JP5497279B2 - 薄膜トランジスタ、及び薄膜トランジスタを有する表示装置 - Google Patents
薄膜トランジスタ、及び薄膜トランジスタを有する表示装置 Download PDFInfo
- Publication number
- JP5497279B2 JP5497279B2 JP2008257708A JP2008257708A JP5497279B2 JP 5497279 B2 JP5497279 B2 JP 5497279B2 JP 2008257708 A JP2008257708 A JP 2008257708A JP 2008257708 A JP2008257708 A JP 2008257708A JP 5497279 B2 JP5497279 B2 JP 5497279B2
- Authority
- JP
- Japan
- Prior art keywords
- film
- donor
- impurity element
- semiconductor film
- microcrystalline semiconductor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000010409 thin film Substances 0.000 title claims description 244
- 239000010408 film Substances 0.000 claims description 1277
- 239000004065 semiconductor Substances 0.000 claims description 563
- 239000012535 impurity Substances 0.000 claims description 528
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical group [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 claims description 70
- 229910052698 phosphorus Inorganic materials 0.000 claims description 70
- 239000011574 phosphorus Substances 0.000 claims description 70
- 238000001004 secondary ion mass spectrometry Methods 0.000 claims description 55
- 238000001514 detection method Methods 0.000 claims description 33
- 229910052787 antimony Inorganic materials 0.000 claims description 5
- WATWJIUSRGPENY-UHFFFAOYSA-N antimony atom Chemical compound [Sb] WATWJIUSRGPENY-UHFFFAOYSA-N 0.000 claims description 5
- 229910052785 arsenic Inorganic materials 0.000 claims description 5
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 claims description 5
- 238000006243 chemical reaction Methods 0.000 description 202
- 239000000758 substrate Substances 0.000 description 164
- 239000010410 layer Substances 0.000 description 163
- 238000000034 method Methods 0.000 description 152
- 239000007789 gas Substances 0.000 description 135
- 230000008569 process Effects 0.000 description 101
- 229910052710 silicon Inorganic materials 0.000 description 99
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 98
- 239000010703 silicon Substances 0.000 description 98
- 125000004429 atom Chemical group 0.000 description 94
- 229910021424 microcrystalline silicon Inorganic materials 0.000 description 87
- 230000015572 biosynthetic process Effects 0.000 description 83
- 229910052739 hydrogen Inorganic materials 0.000 description 75
- 239000001257 hydrogen Substances 0.000 description 75
- 229910052581 Si3N4 Inorganic materials 0.000 description 66
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 66
- XYFCBTPGUUZFHI-UHFFFAOYSA-N Phosphine Chemical compound P XYFCBTPGUUZFHI-UHFFFAOYSA-N 0.000 description 60
- 238000000151 deposition Methods 0.000 description 54
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 52
- 230000008021 deposition Effects 0.000 description 52
- 229910021417 amorphous silicon Inorganic materials 0.000 description 48
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 47
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 46
- 230000005669 field effect Effects 0.000 description 43
- 229910000077 silane Inorganic materials 0.000 description 42
- 239000004973 liquid crystal related substance Substances 0.000 description 38
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 36
- 238000004519 manufacturing process Methods 0.000 description 35
- 230000001681 protective effect Effects 0.000 description 33
- 229910052732 germanium Inorganic materials 0.000 description 32
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 32
- 229910000073 phosphorus hydride Inorganic materials 0.000 description 30
- 238000009826 distribution Methods 0.000 description 29
- 238000004088 simulation Methods 0.000 description 25
- 150000002431 hydrogen Chemical class 0.000 description 23
- 229910052757 nitrogen Inorganic materials 0.000 description 23
- GQPLMRYTRLFLPF-UHFFFAOYSA-N Nitrous Oxide Chemical compound [O-][N+]#N GQPLMRYTRLFLPF-UHFFFAOYSA-N 0.000 description 20
- 239000011521 glass Substances 0.000 description 19
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 17
- 239000001301 oxygen Substances 0.000 description 17
- 229910052760 oxygen Inorganic materials 0.000 description 17
- 229910052782 aluminium Inorganic materials 0.000 description 16
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 15
- QGZKDVFQNNGYKY-UHFFFAOYSA-N Ammonia Chemical compound N QGZKDVFQNNGYKY-UHFFFAOYSA-N 0.000 description 14
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 14
- 229910052750 molybdenum Inorganic materials 0.000 description 14
- 239000011733 molybdenum Substances 0.000 description 14
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 13
- 239000003990 capacitor Substances 0.000 description 13
- 238000010790 dilution Methods 0.000 description 13
- 239000012895 dilution Substances 0.000 description 13
- 230000007423 decrease Effects 0.000 description 12
- 230000006870 function Effects 0.000 description 12
- 229910052814 silicon oxide Inorganic materials 0.000 description 12
- 238000004364 calculation method Methods 0.000 description 11
- 239000000969 carrier Substances 0.000 description 11
- 238000005530 etching Methods 0.000 description 11
- -1 here Substances 0.000 description 11
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 description 10
- 239000013078 crystal Substances 0.000 description 10
- 239000000463 material Substances 0.000 description 10
- 239000000203 mixture Substances 0.000 description 10
- 229960001730 nitrous oxide Drugs 0.000 description 10
- 235000013842 nitrous oxide Nutrition 0.000 description 10
- 238000004544 sputter deposition Methods 0.000 description 9
- 238000002834 transmittance Methods 0.000 description 9
- 229910052731 fluorine Inorganic materials 0.000 description 8
- 239000011737 fluorine Substances 0.000 description 8
- 238000002156 mixing Methods 0.000 description 8
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 7
- 229910021529 ammonia Inorganic materials 0.000 description 7
- 238000000576 coating method Methods 0.000 description 7
- 238000010438 heat treatment Methods 0.000 description 7
- 229910052751 metal Inorganic materials 0.000 description 7
- 239000002184 metal Substances 0.000 description 7
- 229910052719 titanium Inorganic materials 0.000 description 7
- 239000010936 titanium Substances 0.000 description 7
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 6
- 229910052796 boron Inorganic materials 0.000 description 6
- 230000007547 defect Effects 0.000 description 6
- 229910052786 argon Inorganic materials 0.000 description 5
- 239000001307 helium Substances 0.000 description 5
- 229910052734 helium Inorganic materials 0.000 description 5
- SWQJXJOGLNCZEY-UHFFFAOYSA-N helium atom Chemical compound [He] SWQJXJOGLNCZEY-UHFFFAOYSA-N 0.000 description 5
- AMGQUBHHOARCQH-UHFFFAOYSA-N indium;oxotin Chemical compound [In].[Sn]=O AMGQUBHHOARCQH-UHFFFAOYSA-N 0.000 description 5
- 229910052756 noble gas Inorganic materials 0.000 description 5
- 229910052990 silicon hydride Inorganic materials 0.000 description 5
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 description 4
- YCKRFDGAMUMZLT-UHFFFAOYSA-N Fluorine atom Chemical compound [F] YCKRFDGAMUMZLT-UHFFFAOYSA-N 0.000 description 4
- GWEVSGVZZGPLCZ-UHFFFAOYSA-N Titan oxide Chemical compound O=[Ti]=O GWEVSGVZZGPLCZ-UHFFFAOYSA-N 0.000 description 4
- 239000002585 base Substances 0.000 description 4
- 229910052804 chromium Inorganic materials 0.000 description 4
- 239000011651 chromium Substances 0.000 description 4
- 239000002772 conduction electron Substances 0.000 description 4
- 229920001940 conductive polymer Polymers 0.000 description 4
- 238000011109 contamination Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 229910052736 halogen Inorganic materials 0.000 description 4
- 150000002367 halogens Chemical class 0.000 description 4
- 229910003437 indium oxide Inorganic materials 0.000 description 4
- PJXISJQVUVHSOJ-UHFFFAOYSA-N indium(iii) oxide Chemical compound [O-2].[O-2].[O-2].[In+3].[In+3] PJXISJQVUVHSOJ-UHFFFAOYSA-N 0.000 description 4
- 238000005259 measurement Methods 0.000 description 4
- 239000013081 microcrystal Substances 0.000 description 4
- QGLKJKCYBOYXKC-UHFFFAOYSA-N nonaoxidotritungsten Chemical compound O=[W]1(=O)O[W](=O)(=O)O[W](=O)(=O)O1 QGLKJKCYBOYXKC-UHFFFAOYSA-N 0.000 description 4
- 239000002356 single layer Substances 0.000 description 4
- 230000005236 sound signal Effects 0.000 description 4
- OGIDPMRJRNCKJF-UHFFFAOYSA-N titanium oxide Inorganic materials [Ti]=O OGIDPMRJRNCKJF-UHFFFAOYSA-N 0.000 description 4
- 229910001930 tungsten oxide Inorganic materials 0.000 description 4
- YVTHLONGBIQYBO-UHFFFAOYSA-N zinc indium(3+) oxygen(2-) Chemical compound [O--].[Zn++].[In+3] YVTHLONGBIQYBO-UHFFFAOYSA-N 0.000 description 4
- 229910000838 Al alloy Inorganic materials 0.000 description 3
- 230000005856 abnormality Effects 0.000 description 3
- 230000004913 activation Effects 0.000 description 3
- 230000004888 barrier function Effects 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 238000004040 coloring Methods 0.000 description 3
- 238000005401 electroluminescence Methods 0.000 description 3
- 230000007246 mechanism Effects 0.000 description 3
- 239000007769 metal material Substances 0.000 description 3
- 150000002894 organic compounds Chemical class 0.000 description 3
- 230000003071 parasitic effect Effects 0.000 description 3
- 238000005192 partition Methods 0.000 description 3
- 238000000206 photolithography Methods 0.000 description 3
- 238000012545 processing Methods 0.000 description 3
- 230000006798 recombination Effects 0.000 description 3
- 238000005215 recombination Methods 0.000 description 3
- 239000011347 resin Substances 0.000 description 3
- 229920005989 resin Polymers 0.000 description 3
- 229910052715 tantalum Inorganic materials 0.000 description 3
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 3
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 2
- KZBUYRJDOAKODT-UHFFFAOYSA-N Chlorine Chemical compound ClCl KZBUYRJDOAKODT-UHFFFAOYSA-N 0.000 description 2
- ZAMOUSCENKQFHK-UHFFFAOYSA-N Chlorine atom Chemical compound [Cl] ZAMOUSCENKQFHK-UHFFFAOYSA-N 0.000 description 2
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 2
- 238000001237 Raman spectrum Methods 0.000 description 2
- WGLPBDUCMAPZCE-UHFFFAOYSA-N Trioxochromium Chemical compound O=[Cr](=O)=O WGLPBDUCMAPZCE-UHFFFAOYSA-N 0.000 description 2
- 230000003321 amplification Effects 0.000 description 2
- 229910052799 carbon Inorganic materials 0.000 description 2
- 239000000460 chlorine Substances 0.000 description 2
- 229910052801 chlorine Inorganic materials 0.000 description 2
- 229910000423 chromium oxide Inorganic materials 0.000 description 2
- 238000004891 communication Methods 0.000 description 2
- 239000004020 conductor Substances 0.000 description 2
- 229910052802 copper Inorganic materials 0.000 description 2
- 239000010949 copper Substances 0.000 description 2
- 238000002425 crystallisation Methods 0.000 description 2
- 230000008025 crystallization Effects 0.000 description 2
- 230000006378 damage Effects 0.000 description 2
- 238000005137 deposition process Methods 0.000 description 2
- 238000013461 design Methods 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- 230000005281 excited state Effects 0.000 description 2
- 238000002347 injection Methods 0.000 description 2
- 239000007924 injection Substances 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 229910052743 krypton Inorganic materials 0.000 description 2
- DNNSSWSSYDEUBZ-UHFFFAOYSA-N krypton atom Chemical compound [Kr] DNNSSWSSYDEUBZ-UHFFFAOYSA-N 0.000 description 2
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 2
- 229910052754 neon Inorganic materials 0.000 description 2
- GKAOGPIIYCISHV-UHFFFAOYSA-N neon atom Chemical compound [Ne] GKAOGPIIYCISHV-UHFFFAOYSA-N 0.000 description 2
- 150000004767 nitrides Chemical class 0.000 description 2
- 238000003199 nucleic acid amplification method Methods 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 239000002245 particle Substances 0.000 description 2
- 238000009832 plasma treatment Methods 0.000 description 2
- 238000007639 printing Methods 0.000 description 2
- 239000002994 raw material Substances 0.000 description 2
- 230000009467 reduction Effects 0.000 description 2
- 238000009751 slip forming Methods 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- 230000003746 surface roughness Effects 0.000 description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- 239000010937 tungsten Substances 0.000 description 2
- 229910017073 AlLi Inorganic materials 0.000 description 1
- 229910019974 CrSi Inorganic materials 0.000 description 1
- 229910016006 MoSi Inorganic materials 0.000 description 1
- 229910052779 Neodymium Inorganic materials 0.000 description 1
- 238000006124 Pilkington process Methods 0.000 description 1
- 239000004952 Polyamide Substances 0.000 description 1
- 239000004642 Polyimide Substances 0.000 description 1
- NIXOWILDQLNWCW-UHFFFAOYSA-N acrylic acid group Chemical group C(C=C)(=O)O NIXOWILDQLNWCW-UHFFFAOYSA-N 0.000 description 1
- 239000003513 alkali Substances 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 239000005407 aluminoborosilicate glass Substances 0.000 description 1
- 239000005354 aluminosilicate glass Substances 0.000 description 1
- 229910052788 barium Inorganic materials 0.000 description 1
- DSAJWYNOEDNPEQ-UHFFFAOYSA-N barium atom Chemical compound [Ba] DSAJWYNOEDNPEQ-UHFFFAOYSA-N 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 239000011230 binding agent Substances 0.000 description 1
- 230000000903 blocking effect Effects 0.000 description 1
- 239000005388 borosilicate glass Substances 0.000 description 1
- 230000001413 cellular effect Effects 0.000 description 1
- 239000000919 ceramic Substances 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 239000000356 contaminant Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 229920001577 copolymer Polymers 0.000 description 1
- 238000005520 cutting process Methods 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000007872 degassing Methods 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000007865 diluting Methods 0.000 description 1
- KPUWHANPEXNPJT-UHFFFAOYSA-N disiloxane Chemical class [SiH3]O[SiH3] KPUWHANPEXNPJT-UHFFFAOYSA-N 0.000 description 1
- 239000002019 doping agent Substances 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000011156 evaluation Methods 0.000 description 1
- 238000001704 evaporation Methods 0.000 description 1
- 238000007667 floating Methods 0.000 description 1
- QUZPNFFHZPRKJD-UHFFFAOYSA-N germane Chemical compound [GeH4] QUZPNFFHZPRKJD-UHFFFAOYSA-N 0.000 description 1
- GGJOARIBACGTDV-UHFFFAOYSA-N germanium difluoride Chemical compound F[Ge]F GGJOARIBACGTDV-UHFFFAOYSA-N 0.000 description 1
- 229910052986 germanium hydride Inorganic materials 0.000 description 1
- 230000005283 ground state Effects 0.000 description 1
- 229910021478 group 5 element Inorganic materials 0.000 description 1
- 239000003779 heat-resistant material Substances 0.000 description 1
- 230000005525 hole transport Effects 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 150000002484 inorganic compounds Chemical class 0.000 description 1
- 229910010272 inorganic material Inorganic materials 0.000 description 1
- 230000001678 irradiating effect Effects 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 229910021645 metal ion Inorganic materials 0.000 description 1
- QEFYFXOXNSNQGX-UHFFFAOYSA-N neodymium atom Chemical compound [Nd] QEFYFXOXNSNQGX-UHFFFAOYSA-N 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- AHLBNYSZXLDEJQ-FWEHEUNISA-N orlistat Chemical compound CCCCCCCCCCC[C@H](OC(=O)[C@H](CC(C)C)NC=O)C[C@@H]1OC(=O)[C@H]1CCCCCC AHLBNYSZXLDEJQ-FWEHEUNISA-N 0.000 description 1
- 238000007500 overflow downdraw method Methods 0.000 description 1
- 230000000737 periodic effect Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 239000004033 plastic Substances 0.000 description 1
- 238000007747 plating Methods 0.000 description 1
- 229920002647 polyamide Polymers 0.000 description 1
- 229920000767 polyaniline Polymers 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920001721 polyimide Polymers 0.000 description 1
- 229920000642 polymer Polymers 0.000 description 1
- 229920000128 polypyrrole Polymers 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 229920000123 polythiophene Polymers 0.000 description 1
- 238000011002 quantification Methods 0.000 description 1
- 239000010453 quartz Substances 0.000 description 1
- 239000012495 reaction gas Substances 0.000 description 1
- 239000003870 refractory metal Substances 0.000 description 1
- 238000011160 research Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
- 229910052706 scandium Inorganic materials 0.000 description 1
- SIXSYDAISGFNSX-UHFFFAOYSA-N scandium atom Chemical compound [Sc] SIXSYDAISGFNSX-UHFFFAOYSA-N 0.000 description 1
- OFIYHXOOOISSDN-UHFFFAOYSA-N tellanylidenegallium Chemical compound [Te]=[Ga] OFIYHXOOOISSDN-UHFFFAOYSA-N 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
- 230000007723 transport mechanism Effects 0.000 description 1
- 238000001771 vacuum deposition Methods 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Chemical compound O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66742—Thin film unipolar transistors
- H01L29/6675—Amorphous silicon or polysilicon transistors
- H01L29/66765—Lateral single gate single channel transistors with inverted structure, i.e. the channel layer is formed after the gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/04—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
- H01L29/41725—Source or drain electrodes for field effect devices
- H01L29/41733—Source or drain electrodes for field effect devices for thin film transistors with insulated gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/4908—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET for thin film semiconductor, e.g. gate of TFT
Description
本発明は、薄膜トランジスタ、及び少なくとも画素部に薄膜トランジスタを用いた表示装置、並びにそれらの作製方法に関する。
近年、絶縁表面を有する基板上に形成された半導体薄膜（厚さ数十〜数百ｎｍ程度）を用いて薄膜トランジスタを構成する技術が注目されている。薄膜トランジスタはＩＣや電気光学装置のような電子デバイスに広く応用され、特に表示装置のスイッチング素子として開発が急がれている。
表示装置のスイッチング素子として、非晶質半導体膜を用いた薄膜トランジスタ、多結晶半導体膜を用いた薄膜トランジスタ等が用いられている。多結晶半導体膜の形成方法としては、パルス発振のエキシマレーザビームを光学系により線状に加工して、非晶質珪素膜に対し線状ビームを走査させながら照射して結晶化する技術が知られている。
また、表示装置のスイッチング素子として、微結晶半導体膜を用いた薄膜トランジスタが用いられている（特許文献１及び２）。
特開平４−２４２７２４号公報
特開２００５−４９８３２号公報
多結晶半導体膜を用いた薄膜トランジスタは、非晶質半導体膜を用いた薄膜トランジスタに比べて電界効果移動度が２桁以上高く、表示装置の画素部とその周辺の駆動回路を同一基板上に一体形成できるという利点を有している。しかしながら、非晶質半導体膜を用いた場合に比べて、半導体膜の結晶化のために工程が複雑化するため、その分歩留まりが低減し、コストが高まるという問題がある。
また、微結晶半導体膜を用いた逆スタガ型の薄膜トランジスタにおいて、ゲート絶縁膜及び微結晶半導体膜の界面領域における結晶性が低く、薄膜トランジスタの電気的特性が悪いという問題がある。
上述した問題に鑑み、本発明は、電気特性が優れた薄膜トランジスタ、及びそれを有する表示装置、ならびにそれらを作製する方法を提案することを課題とする。
ゲート電極上に形成されるゲート絶縁膜と、ゲート絶縁膜上に形成される微結晶半導体膜と、微結晶半導体膜上に形成される一対のバッファ層と、一対のバッファ層上に形成される一導電型を付与する不純物元素が添加された一対の半導体膜と、一導電型を付与する不純物元素が添加された一対の半導体膜上に形成される配線とを有し、ゲート絶縁膜の一部若しくは全部、または微結晶半導体膜の一部若しくは全部にドナーとなる不純物元素を含む薄膜トランジスタである。
また、代表的には、上記微結晶半導体膜のゲート絶縁膜に接する領域において、ドナーとなる不純物元素を含むことを特徴とする。この場合、微結晶半導体膜全体にドナーとなる不純物元素を含む場合がある。また、ゲート絶縁膜に接する領域にのみドナーとなる不純物元素を含む場合がある。この場合、ゲート絶縁膜に接する領域にドナーとなる不純物元素を含む第１の微結晶半導体膜が形成され、第１の微結晶半導体膜上に第２の微結晶半導体膜が形成される。なお、第２の微結晶半導体膜は、二次イオン質量分析法（ＳＩＭＳ、Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）の検出限界より多くのドナーとなる不純物元素を含まない。
または、上記ゲート絶縁膜にドナーとなる不純物元素を含むことを特徴とする。
または、ゲート絶縁膜に接する第１の微結晶半導体膜と、第１の微結晶半導体膜に接し、ドナーとなる不純物元素を含む第２の微結晶半導体膜と、ドナーとなる不純物元素を含む第２の微結晶半導体膜に接する第３の微結晶半導体膜が形成されることを特徴とする。なお、第１の微結晶半導体膜及び第３の微結晶半導体膜は、ＳＩＭＳの検出限界より多くのドナーとなる不純物元素を含まない。
なお、ここでは、ゲート絶縁膜または微結晶半導体膜に含まれるドナーとなる不純物元素のピーク濃度は、６×１０１５ａｔｏｍｓ／ｃｍ３以上３×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは３×１０１６ａｔｏｍｓ／ｃｍ３以上３×１０１７ａｔｏｍｓ／ｃｍ３以下である。また、ドナーとなる不純物元素の濃度は、二次イオン質量分析法における濃度分布（濃度プロファイル）のピーク濃度で決定する。
または、ドナーとなる不純物元素を含むゲート絶縁膜または微結晶半導体膜を形成し、当該微結晶半導体膜をチャネル形成領域とする薄膜トランジスタを作製することを特徴とする。なお、チャネルとして機能する微結晶半導体膜において、ドナーとなる不純物元素のピーク濃度は６×１０１５ａｔｏｍｓ／ｃｍ３以上３×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは３×１０１６ａｔｏｍｓ／ｃｍ３以上３×１０１７ａｔｏｍｓ／ｃｍ３以下となる。
代表的には、ゲート電極上にゲート絶縁膜を形成し、ドナーとなる不純物元素を含む気体を反応室内に導入した後、ゲート絶縁膜上にシリコンまたはゲルマニウムを含む堆積性ガス、及び水素を用いてドナーとなる不純物元素を含む微結晶半導体を成膜し、当該微結晶半導体膜を用いて薄膜トランジスタを作製する。
または、ゲート電極上にゲート絶縁膜を形成し、ゲート絶縁膜上に、ドナーとなる不純物元素を含む気体、シリコンまたはゲルマニウムを含む堆積性ガス、及び水素を用いて、ドナーとなる不純物元素を含む第１の微結晶半導体を成膜し、第１の微結晶半導体膜上に、シリコンまたはゲルマニウムを含む堆積性ガス、及び水素を用いて第２の微結晶半導体を成膜し、当該第１の微結晶半導体膜及び第２の微結晶半導体膜を用いて薄膜トランジスタを作製する。
または、ゲート電極上に、ドナーとなる不純物元素を含む気体、及びシリコンまたはゲルマニウムを含む堆積性ガスを用いてドナーとなる不純物元素を含むゲート絶縁膜を成膜し、ドナーとなる不純物元素を含むゲート絶縁膜上にシリコンまたはゲルマニウムを含む堆積性ガス、及び水素を用いて、ドナーとなる不純物元素を含む微結晶半導体膜を成膜し、当該微結晶半導体膜を用いて薄膜トランジスタを作製する。
または、プラズマＣＶＤ装置の反応室内に、ドナーとなる不純物元素を含む気体、シリコンまたはゲルマニウムを含む堆積性ガス、及び水素を用いて、ドナーとなる不純物元素を含む保護膜を成膜した後、前記反応室内にゲート電極が形成された基板を挿入し、ゲート電極上にゲート絶縁膜を形成し、ゲート絶縁膜上にシリコンまたはゲルマニウムを含む堆積性ガス、及び水素を用いて微結晶半導体膜を成膜し、当該微結晶半導体膜を用いて薄膜トランジスタを作製する。
または、プラズマＣＶＤ装置の反応室内に、ドナーとなる不純物元素を含む気体を流した後、ゲート電極が形成された基板上にドナーとなる不純物元素を含むゲート絶縁膜を形成し、ゲート絶縁膜上にシリコンまたはゲルマニウムを含む堆積性ガス、及び水素を用いて微結晶半導体膜を形成し、当該微結晶半導体膜を用いて薄膜トランジスタを作製する。
または、ゲート電極が形成された基板上にゲート絶縁膜を形成し、プラズマＣＶＤ装置の反応室内に、ドナーとなる不純物元素を含む気体を流した後、シリコンまたはゲルマニウムを含む堆積性ガス、及び水素を用いて、ゲート絶縁膜上に、ドナーとなる不純物元素を含む微結晶半導体膜を形成し、当該ドナーとなる不純物元素を含む微結晶半導体膜を用いて薄膜トランジスタを作製する。
また、ゲート電極が形成された基板上に第１のゲート絶縁膜を形成し、プラズマＣＶＤ装置の反応室内に、ドナーとなる不純物元素を含む気体を流した後、酸素または窒素を含む非堆積性ガスとシリコンを含む堆積性ガスを用いて、第１のゲート絶縁膜上にドナーとなる不純物元素を含む第２のゲート絶縁膜を形成し、第２のゲート絶縁膜上に微結晶半導体膜を形成し、当該微結晶半導体膜を用いて薄膜トランジスタを作製する。
また、ゲート電極が形成された基板上に第１のゲート絶縁膜を形成し、第１のゲート絶縁膜上に第２のゲート絶縁膜を形成した後、プラズマＣＶＤ装置の反応室内に、半導体のドナーとなる不純物元素を含む気体を流した後、酸素または窒素を含む非堆積性ガスとシリコンを含む堆積性ガスを用いて、第２のゲート絶縁膜上にドナーとなる不純物元素を含む第３のゲート絶縁膜を形成し、第３のゲート絶縁膜上にシリコンまたはゲルマニウムを含む堆積性ガス、及び水素を用いて微結晶半導体膜を形成し、当該微結晶半導体膜を用いて薄膜トランジスタを作製する。
なお、ドナーとなる不純物元素は、リン、砒素、またはアンチモンである。
ゲート電極上に、ドナーとなる不純物元素を含むゲート絶縁膜を形成する、またはゲート絶縁膜上にドナーとなる不純物元素を吸着させると、微結晶半導体膜を形成する際に、ゲート絶縁膜との界面における結晶性を高めることができる。このため、ゲート絶縁膜との界面における結晶性が高められた微結晶半導体膜をチャネル形成領域として用いて薄膜トランジスタを作製することができる。
また、ゲート絶縁膜に接する微結晶半導体膜において、ドナーとなる不純物元素を含む微結晶半導体膜を形成することで、キャリアが微結晶半導体膜を移動する速度が上昇するため、電界効果移動度が高く、オン電流の高い薄膜トランジスタを作製することができる。
また、ゲート絶縁膜または微結晶半導体膜に含まれるドナーとなる不純物元素のピーク濃度が６×１０１５ａｔｏｍｓ／ｃｍ３以上３×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは３×１０１６ａｔｏｍｓ／ｃｍ３以上３×１０１７ａｔｏｍｓ／ｃｍ３以下とすることで、アキュムレート型薄膜トランジスタ（即ち、チャネル形成領域が低濃度のＮ型となっている薄膜トランジスタ）を作製することができる。なお、ゲート絶縁膜または微結晶半導体膜に含まれるドナーとなる不純物元素のピーク濃度を６×１０１５ａｔｏｍｓ／ｃｍ３未満とすると、ドナーとなる不純物元素の量が不十分で、電界効果移動度、及びオン電流の上昇が望めない。また、ゲート絶縁膜または微結晶半導体膜に含まれるドナーとなる不純物元素のピーク濃度を３×１０１８ａｔｏｍｓ／ｃｍ３より大とすると、閾値がゲート電圧のマイナス側にシフトしてしまい、トランジスタとしての動作をしないため、ドナーとなる不純物元素の濃度は、６×１０１５ａｔｏｍｓ／ｃｍ３以上３×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは３×１０１６ａｔｏｍｓ／ｃｍ３以上３×１０１７ａｔｏｍｓ／ｃｍ３以下であることが好ましい。
また、ゲート絶縁膜との界面における結晶性が高められた微結晶半導体膜上に連続的にバッファ層を形成し、バッファ層上にソース領域及びドレイン領域、並びにソース配線及びドレイン配線を形成することで、薄膜トランジスタを形成する。
また、当該薄膜トランジスタに接続する画素電極を形成して表示装置を作製することを特徴とする。
また、本発明の微結晶半導体膜を用い、薄膜トランジスタ（ＴＦＴ）を作製し、該薄膜トランジスタを画素部、さらには駆動回路に用いて表示装置を作製する。本発明の微結晶半導体膜は、ゲート絶縁膜との界面における結晶性が高いため、当該微結晶半導体膜を用いた薄膜トランジスタは、その電界効果移動度が２．５〜１０ｃｍ２／Ｖ・ｓｅｃと、非晶質半導体膜を用いた薄膜トランジスタの５〜２０倍の電界効果移動度を有しているので、駆動回路の一部または全体を、画素部と同じ基板上に一体形成し、システムオンパネルを形成することができる。
また、表示装置としては、発光装置や液晶表示装置を含む。発光装置は発光素子を含み、液晶表示装置は液晶素子を含む。発光素子は、電流または電圧によって輝度が制御される素子をその範疇に含んでおり、具体的には有機ＥＬ（エレクトロルミネッセンス）及び無機ＥＬが含まれる。
また、表示装置は、表示素子が封止された状態にあるパネルと、該パネルにコントローラを含むＩＣ等を実装した状態にあるモジュールとを含む。さらに本発明の一は、該表示装置を作製する過程における、表示素子が完成する前の一形態に相当する素子基板に関し、該素子基板は、電流を表示素子に供給するための手段を複数の各画素に備える。素子基板は、具体的には、表示素子の画素電極のみが形成された状態であっても良いし、画素電極となる導電膜を成膜した後であって、エッチングして画素電極を形成する前の状態であっても良いし、あらゆる形態があてはまる。
なお、本明細書中における表示装置とは、画像表示デバイス、発光デバイス、もしくは光源（照明装置含む）を指す。また、コネクター、例えばＦＰＣ（Ｆｌｅｘｉｂｌｅ ｐｒｉｎｔｅｄ ｃｉｒｃｕｉｔ）もしくはＴＡＢ（Ｔａｐｅ Ａｕｔｏｍａｔｅｄ Ｂｏｎｄｉｎｇ）テープもしくはＴＣＰ（Ｔａｐｅ Ｃａｒｒｉｅｒ Ｐａｃｋａｇｅ）が取り付けられたモジュール、ＴＡＢテープやＴＣＰの先にプリント配線板が設けられたモジュール、または表示素子にＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）方式によりＩＣ（集積回路）が直接実装されたモジュールも全て表示装置に含むものとする。
本発明により、絶縁膜との界面から結晶性の高い微結晶半導体膜を形成し、当該微結晶半導体膜をチャネル形成領域に用いて、電気特性が優れた薄膜トランジスタを作製することができる。また、それを有する表示装置を作製することができる。
本発明の実施の形態について、図面を用いて以下に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細をさまざまに変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。以下に説明する本発明の構成において、同じものを指す符号は異なる図面間で共通して用いる。
（実施の形態１）
ここでは、ゲート絶縁膜との界面における結晶性が高く、従来の微結晶半導体膜をチャネル形成領域に有する薄膜トランジスタと比較して、電界効果移動度及びオン電流の高い薄膜トランジスタの構造について、図１乃至図５を用いて説明する。
ここでは、ゲート絶縁膜との界面における結晶性が高く、従来の微結晶半導体膜をチャネル形成領域に有する薄膜トランジスタと比較して、電界効果移動度及びオン電流の高い薄膜トランジスタの構造について、図１乃至図５を用いて説明する。
図１（Ａ）に示す薄膜トランジスタは、基板５０上にゲート電極５１が形成され、ゲート電極５１上にゲート絶縁膜５２ａ、５２ｂが形成され、ゲート絶縁膜５２ａ、５２ｂ上にドナーとなる不純物元素を含む微結晶半導体膜６１が形成され、微結晶半導体膜６１上にドナーとなる不純物元素をＳＩＭＳの検出限界より多く含まない微結晶半導体膜５８が形成され、微結晶半導体膜５８の一部上に一対のバッファ層７３が形成され、一対のバッファ層７３上に一導電型を付与する不純物元素が添加された一対の半導体膜７２（以下、ソース領域及びドレイン領域７２ともいう）が形成され、一導電型を付与する不純物元素が添加された一対の半導体膜７２上に配線７１ａ〜７１ｃが形成される。即ち、ゲート絶縁膜５２ｂ上に形成される微結晶半導体膜において、ゲート絶縁膜５２ｂ側にドナーとなる不純物元素が含まれる。
ドナーとなる不純物元素を含む微結晶半導体膜６１としては、ピーク濃度が６×１０１５ａｔｏｍｓ／ｃｍ３以上３×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは３×１０１６ａｔｏｍｓ／ｃｍ３以上３×１０１７ａｔｏｍｓ／ｃｍ３以下のドナーとなる不純物が含まれる微結晶半導体膜を形成する。また、ドナーとなる不純物元素を含む微結晶半導体膜６１の厚さは、１ｎｍ以上５０ｎｍ以下とする。微結晶半導体膜としては、微結晶シリコン膜、ゲルマニウムを含む微結晶シリコン膜等がある。また、ドナーとなる不純物元素としては、リン、砒素、アンチモン等がある。
微結晶半導体膜に含まれるドナーとなる不純物元素のピーク濃度を上記範囲とすることにより、ゲート絶縁膜５２ｂ及び微結晶半導体膜６１の界面における結晶性を高めることが可能であり、微結晶半導体膜６１の抵抗率を低減することが可能であるため、移動度が高く、オン電流の高い薄膜トランジスタを作製することができる。なお、微結晶半導体膜に含まれるドナーとなる不純物元素のピーク濃度を６×１０１５ａｔｏｍｓ／ｃｍ３未満とすると、ドナーとなる不純物元素の量が不十分で、電界効果移動度、及びオン電流の上昇が望めない。また、微結晶半導体膜に含まれるドナーとなる不純物元素のピーク濃度を３×１０１８ａｔｏｍｓ／ｃｍ３より大とすると、閾値がゲート電圧のマイナス側にシフトしてしまい、トランジスタとしての動作をしないため、ドナーとなる不純物元素の濃度は、６×１０１５ａｔｏｍｓ／ｃｍ３以上３×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは３×１０１６ａｔｏｍｓ／ｃｍ３以上３×１０１７ａｔｏｍｓ／ｃｍ３以下であることが好ましい。
ここでの微結晶半導体膜とは、非晶質と結晶構造（単結晶、多結晶を含む）の中間的な構造の半導体を含む膜である。この半導体は、自由エネルギー的に安定な第３の状態を有する半導体であって、短距離秩序を持ち格子歪みを有する結晶質なものであり、粒径が０．５〜２０ｎｍの柱状または針状結晶が基板表面に対して法線方向に成長している。また、複数の微結晶半導体の間に非晶質半導体が存在している。微結晶半導体の代表例である微結晶シリコンは、そのラマンスペクトルが単結晶シリコンを示す５２０ｃｍ−１よりも低波数側に、シフトしている。即ち、単結晶シリコンを示す５２０ｃｍ−１とアモルファスシリコンを示す４８０ｃｍ−１の間に微結晶シリコンのラマンスペクトルのピークがある。また、未結合手（ダングリングボンド）を終端するため水素またはハロゲンを少なくとも１原子％またはそれ以上含ませている。さらに、ヘリウム、アルゴン、クリプトン、ネオンなどの希ガスを含ませて格子歪みをさらに助長させることで、安定性が増し良好な微結晶半導体膜が得られる。このような微結晶半導体膜に関する記述は、例えば、米国特許４，４０９，１３４号で開示されている。
ドナーとなる不純物元素を含む微結晶半導体膜６１及び微結晶半導体膜５８は、それぞれ１ｎｍ以上２００ｎｍ以下、好ましくは１ｎｍ以上１００ｎｍ以下、さらに好ましくは１ｎｍ以上５０ｎｍ以下で形成する。ドナーとなる不純物元素を含む微結晶半導体膜６１、さらには当該微結晶半導体膜６１の厚さが薄い場合は微結晶半導体膜５８もが、後に形成される薄膜トランジスタのチャネル形成領域として機能する。少なくとも、ドナーとなる不純物元素を含む微結晶半導体膜６１の厚さを１ｎｍ以上５０ｎｍ以下とすることで、完全空乏型の薄膜トランジスタを作製することができる。
また、微結晶半導体膜の酸素濃度、及び窒素濃度は、ドナーとなる不純物元素の濃度の１０倍未満、代表的には３×１０１９ａｔｏｍｓ／ｃｍ３未満、更に好ましくは３×１０１８ａｔｏｍｓ／ｃｍ３未満、炭素の濃度を３×１０１８ａｔｏｍｓ／ｃｍ３以下とすることが好ましい。酸素、窒素、及び炭素が微結晶半導体膜に混入する濃度を低減することで、微結晶半導体膜の欠陥の生成を抑制する事ができる。さらには、酸素、及び窒素が微結晶半導体膜中に入っていると、結晶化しにくい。このため、微結晶半導体膜中の酸素濃度、窒素濃度が比較的低く、且つドナーとなる不純物元素が含まれることで、微結晶半導体膜の結晶性を高めることができる。
また、本実施の形態のドナーとなる不純物元素が含まれる微結晶半導体膜には、ドナーとなる不純物元素が含まれるため、薄膜トランジスタのチャネル形成領域として機能する微結晶半導体膜に対しては、アクセプターとなる不純物元素を、成膜と同時に、或いは成膜後に添加することで、しきい値制御をすることが可能となる。アクセプターとなる不純物元素としては、代表的には硼素であり、Ｂ２Ｈ６、ＢＦ３などの不純物気体を１ｐｐｍ〜１０００ｐｐｍ、好ましくは１〜１００ｐｐｍの割合で水素化珪素に混入させると良い。そしてボロンの濃度は、ドナーとなる不純物元素の１０分の１程度、例えば１×１０１４〜６×１０１６ａｔｏｍｓ／ｃｍ３とすると良い。
また、一対のバッファ層７３としては、非晶質半導体膜を用いる。または、フッ素、または塩素等のハロゲンが含まれる非晶質半導体膜を用いる。または、窒素が含まれる非晶質半導体膜を用いる。バッファ層７３の厚さを５０ｎｍ〜２００ｎｍとする。非晶質半導体膜としては、アモルファスシリコン膜、またはゲルマニウムを含むアモルファスシリコン膜等がある。
一対のバッファ層７３は、非晶質半導体膜で形成されるため、エネルギーギャップが微結晶半導体膜５８に比べて大きく、また抵抗率が高く、移動度が微結晶半導体膜５８の１／５〜１／１０と低い。このため、後に形成される薄膜トランジスタにおいて、バッファ層７３は高抵抗領域として機能し、ソース領域及びドレイン領域７２と、微結晶半導体膜６１との間に生じるリーク電流を低減することができる。
基板５０は、バリウムホウケイ酸ガラス、アルミノホウケイ酸ガラス、若しくはアルミノシリケートガラスなど、フュージョン法やフロート法で作製される無アルカリガラス基板、セラミック基板の他、本作製工程の処理温度に耐えうる耐熱性を有するプラスチック基板等を用いることができる。また、ステンレス合金などの金属基板の表面に絶縁膜を設けた基板を適用しても良い。
ゲート電極５１は、金属材料で形成される。金属材料としてはアルミニウム、クロム、チタン、タンタル、モリブデン、銅などが適用される。ゲート電極５１の好適例は、アルミニウム又はアルミニウムとバリア金属の積層構造体によって形成される。バリア金属としては、チタン、モリブデン、クロムなどの高融点金属が適用される。バリア金属はアルミニウムのヒロック防止、酸化防止のために設けることが好ましい。
ゲート電極５１は厚さ５０ｎｍ以上３００ｎｍ以下で形成する。ゲート電極５１の厚さを５０ｎｍ以上１００ｎｍ以下とすることで、後に形成される半導体膜や配線の段切れ防止が可能である。また、ゲート電極５１の厚さを１５０ｎｍ以上３００ｎｍ以下とすることで、ゲート電極５１の抵抗を低減することが可能であり、大面積化が可能である。
なお、ゲート電極５１上には半導体膜や配線を形成するので、段切れ防止のため端部がテーパー状になるように加工することが望ましい。また、図示しないがこの工程でゲート電極に接続する配線や容量配線も同時に形成することができる。
ゲート絶縁膜５２ａ、５２ｂはそれぞれ、厚さ５０〜１５０ｎｍの酸化珪素膜、窒化珪素膜、酸化窒化珪素膜、または窒化酸化珪素膜で形成することができる。ここでは、ゲート絶縁膜５２ａとして窒化珪素膜または窒化酸化珪素膜を形成し、ゲート絶縁膜５２ｂとして酸化珪素膜または酸化窒化珪素膜を形成して積層する形態を示す。なお、ゲート絶縁膜を２層とせず、ゲート絶縁膜を、酸化珪素膜、窒化珪素膜、酸化窒化珪素膜、または窒化酸化珪素膜の単層で形成することができる。
ゲート絶縁膜５２ａを窒化珪素膜、または窒化酸化珪素膜を用いて形成することで、基板５０とゲート絶縁膜５２ａの密着力が高まり、基板５０としてガラス基板を用いた場合、基板５０からの不純物が、ドナーとなる不純物元素を含む微結晶半導体膜６１に拡散するのを防止することが可能であり、さらにゲート電極５１の酸化防止が可能である。即ち、膜剥れを防止することができると共に、後に形成される薄膜トランジスタの電気特性を向上させることができる。また、ゲート絶縁膜５２ａ、５２ｂはそれぞれ厚さ５０ｎｍ以上であると、ゲート電極５１の凹凸による被覆率の低減を緩和することが可能であるため好ましい。
ここでは、酸化窒化珪素膜とは、その組成として、窒素よりも酸素の含有量が多いものであって、組成範囲として酸素が５５〜６５原子％、窒素が１〜２０原子％、Ｓｉが２５〜３５原子％、水素が０．１〜１０原子％の範囲で含まれるものをいう。また、窒化酸化珪素膜とは、その組成として、酸素よりも窒素の含有量が多いものであって、組成範囲として酸素が１５〜３０原子％、窒素が２０〜３５原子％、Ｓｉが２５〜３５原子％、水素が１５〜２５原子％の範囲で含まれるものをいう。
一導電型を付与する不純物元素が添加された半導体膜７２は、ｎチャネル型の薄膜トランジスタを形成する場合には、代表的な不純物元素としてリンを添加すれば良く、水素化珪素にＰＨ３などの不純物気体を加えれば良い。また、ｐチャネル型の薄膜トランジスタを形成する場合には、代表的な不純物元素としてボロンを添加すれば良く、水素化珪素にＢ２Ｈ６などの不純物気体を加えれば良い。リンまたはボロンの濃度を１×１０１９〜１×１０２１ａｔｏｍｓ／ｃｍ３とすることで、導電膜とオーミックコンタクトすることが可能であり、ソース領域及びドレイン領域として機能する。一導電型を付与する不純物元素が添加された半導体膜７２は、微結晶半導体、または非晶質半導体で形成することができる。一導電型を付与する不純物元素が添加された半導体膜７２は２ｎｍ以上５０ｎｍ以下の厚さで形成する。一導電型を付与する不純物元素が添加された半導体膜の膜厚を、薄くすることでスループットを向上させることができる。
配線７１ａ〜７１ｃは、アルミニウム、若しくは銅、シリコン、チタン、ネオジム、スカンジウム、モリブデンなどの耐熱性向上元素若しくはヒロック防止元素が添加されたアルミニウム合金の単層または積層で形成することが好ましい。また、一導電型を付与する不純物元素が添加された半導体膜と接する側の膜を、チタン、タンタル、モリブデン、タングステン、またはこれらの元素の窒化物で形成し、その上にアルミニウムまたはアルミニウム合金を形成した積層構造としても良い。更には、アルミニウムまたはアルミニウム合金の上面及び下面を、チタン、タンタル、モリブデン、タングステン、またはこれらの元素の窒化物で挟んだ積層構造としてもよい。ここでは、導電膜としては、配線７１ａ〜７１ｃの３層が積層した構造の導電膜を示し、配線７１ａ、７１ｃにモリブデン膜、導電膜７１ｂにアルミニウム膜を用いた積層導電膜や、配線７１ａ、７１ｃにチタン膜、導電膜７１ｂにアルミニウム膜を用いた積層導電膜を示す。
次に、図１（Ｂ）及び（Ｃ）に、ゲート絶縁膜５２ａ、５２ｂ、ドナーとなる不純物元素を含む微結晶半導体膜６１、ドナーとなる不純物元素をＳＩＭＳの検出限界より多く含まない微結晶半導体膜５８、バッファ層７３の積層部においてＳＩＭＳで示されるドナーとなる不純物元素の濃度分布を曲線４１及び曲線４２で模式的に示す。
図１（Ｂ）に示すように、図１（Ａ）に示す薄膜トランジスタのドナーとなる不純物元素の濃度は、ドナーとなる不純物元素を含む微結晶半導体膜６１において、ピークを有する。なお、図１（Ｂ）に示すように、ドナーとなる不純物元素の濃度分布のピークが、ドナーとなる不純物元素を含む微結晶半導体膜６１の中央付近に位置してもよい。また、図１（Ｃ）の曲線４２で示すドナーとなる不純物元素の濃度分布のように、ゲート絶縁膜５２ｂ及びドナーとなる不純物元素を含む微結晶半導体膜６１の界面近傍に、ドナーとなる不純物元素の濃度分布のピークが位置してもよい。
なお、微結晶半導体膜においてドナーとなる不純物元素は、ゲート絶縁膜側にだけ含まれる必要はない。例えば、図１（Ｄ）に示すように、微結晶半導体膜全体にドナーとなる不純物元素が含まれてもよい。即ち、ゲート絶縁膜５２ｂ及び一対のバッファ層７３の間に、ドナーとなる不純物元素を含む微結晶半導体膜６１が設けられてもよい。
図１（Ｄ）に示す薄膜トランジスタは、基板５０上にゲート電極５１が形成され、ゲート電極５１上にゲート絶縁膜５２ａ、５２ｂが形成され、ゲート絶縁膜５２ｂ上にドナーとなる不純物元素を含む微結晶半導体膜６１が形成され、ドナーとなる不純物元素を含む微結晶半導体膜６１上に一対のバッファ層７３が形成され、一対のバッファ層７３上に一導電型を付与する不純物元素が添加された一対の半導体膜７２が形成され、一導電型を付与する不純物元素が添加された一対の半導体膜７２上に配線７１ａ〜７１ｃが形成される。
本形態では、ゲート絶縁膜５２ｂ及び一対のバッファ層７３の間に、ドナーとなる不純物元素を含む微結晶半導体膜６１が形成されることを特徴とする。ドナーとなる不純物元素のピーク濃度は、６×１０１５ａｔｏｍｓ／ｃｍ３以上３×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは３×１０１６ａｔｏｍｓ／ｃｍ３以上３×１０１７ａｔｏｍｓ／ｃｍ３以下であることが好ましい。また、ドナーとなる不純物元素を含む微結晶半導体膜６１の厚さは、５ｎｍ以上１００ｎｍ以下、好ましくは１０ｎｍ以上５０ｎｍ以下とする。また、微結晶半導体膜６１全体においてドナーとなる不純物元素のピーク濃度が上記濃度を満たしてもよいし、ゲート絶縁膜５２ｂ及び微結晶半導体膜６１の界面近傍において、ピークを有し、ゲート絶縁膜５２ｂから一対のバッファ層７３に向かってドナーとなる不純物元素の濃度が低くなってもよい。また、ドナーとなる不純物元素を含む微結晶半導体膜６１中の、酸素のピーク濃度、及び窒素のピーク濃度は、ドナーとなる不純物元素の濃度の１０倍未満、さらには、アクセプターとなる不純物元素、代表的にはボロンのピーク濃度はドナーとなる不純物元素のピーク濃度の１０分の１以下であることで、更にドナーとなる不純物元素を含む微結晶半導体膜の結晶性を高めることができる。
微結晶半導体膜に含まれるドナーとなる不純物元素のピーク濃度を上記範囲とすることにより、ゲート絶縁膜５２ｂ及び微結晶半導体膜６１の界面における結晶性を高めることが可能であり、微結晶半導体膜６１の抵抗率を低減することが可能であるため、電界効果移動度が高く、オン電流の高い薄膜トランジスタを作製することができる。なお、微結晶半導体膜に含まれるドナーとなる不純物元素のピーク濃度を６×１０１５ａｔｏｍｓ／ｃｍ３未満とすると、ドナーとなる不純物元素の量が不十分で、電界効果移動度、及びオン電流の上昇が望めない。また、微結晶半導体膜に含まれるドナーとなる不純物元素のピーク濃度を３×１０１８ａｔｏｍｓ／ｃｍ３より大とすると、閾値がゲート電圧のマイナス側にシフトしてしまい、トランジスタとしての動作をしないため、ドナーとなる不純物元素の濃度は、６×１０１５ａｔｏｍｓ／ｃｍ３以上３×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは３×１０１６ａｔｏｍｓ／ｃｍ３以上３×１０１７ａｔｏｍｓ／ｃｍ３以下であることが好ましい。
次に、図１（Ｅ）及び（Ｆ）に、ゲート絶縁膜５２ａ、５２ｂ、ドナーとなる不純物元素を含む微結晶半導体膜６１、バッファ層７３の積層部においてＳＩＭＳで示されるドナーとなる不純物元素の濃度分布を曲線４７、４８で模式的に示す。
図１（Ｅ）の曲線４７で示すように、図１（Ｄ）に示す薄膜トランジスタのドナーとなる不純物元素の濃度は、ゲート絶縁膜５２ｂ及びバッファ層７３の間に設けられる、ドナーとなる不純物元素を含む微結晶半導体膜６１においてピークを有する。また、図１（Ｆ）の曲線４８で示すドナーとなる不純物元素の濃度分布のように、ゲート絶縁膜５２ｂ及びドナーとなる不純物元素を含む微結晶半導体膜６１の界面近傍に、ドナーとなる不純物元素の濃度分布のピークが位置し、バッファ層７３へ向けて濃度が減少してもよい。
次に、上記と異なる形態について、図２を用いて示す。
図２（Ａ）に、本実施の形態に示す薄膜トランジスタの断面を示す。
図２（Ａ）に示す薄膜トランジスタは、基板５０上にゲート電極５１が形成され、ゲート電極５１上にゲート絶縁膜５２ａが形成され、ゲート絶縁膜５２ａ上にドナーとなる不純物元素を含むゲート絶縁膜５９が形成され、ゲート絶縁膜５９上に微結晶半導体膜５８が形成され、微結晶半導体膜５８に一対のバッファ層７３が形成され、一対のバッファ層７３上に一導電型を付与する不純物元素が添加された一対の半導体膜７２が形成され、一導電型を付与する不純物元素が添加された一対の半導体膜７２上に配線７１ａ〜７１ｃが形成される。
ドナーとなる不純物元素を含むゲート絶縁膜５９におけるリンのピーク濃度は、６×１０１５ａｔｏｍｓ／ｃｍ３以上３×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは３×１０１６ａｔｏｍｓ／ｃｍ３以上３×１０１７ａｔｏｍｓ／ｃｍ３以下であることが好ましい。また、微結晶半導体膜５８の厚さは、１ｎｍ以上５０ｎｍ以下とする。
ゲート絶縁膜５２ａとしては、図１に示すゲート絶縁膜５２ａと同様の材料を用いて形成することができる。また、ドナーとなる不純物元素を含むゲート絶縁膜５９としては、ドナーとなる不純物元素（リン、砒素、またはアンチモン）を含む酸化珪素膜、窒化珪素膜、酸化窒化珪素膜、または窒化酸化珪素膜等を用いて形成することができる。
次に、図２（Ｂ）乃至（Ｄ）に、ゲート絶縁膜５２ａ、ドナーとなる不純物元素を含むゲート絶縁膜５９、微結晶半導体膜５８、バッファ層７３の積層部においてＳＩＭＳで示されるドナーとなる不純物元素の濃度分布を曲線４３乃至４５で模式的に示す。
図２（Ｂ）に示すように、図２（Ａ）に示す薄膜トランジスタのドナーとなる不純物元素の濃度は、ゲート絶縁膜５２ａ及び微結晶半導体膜５８の間に設けられる、ドナーとなる不純物元素を含むゲート絶縁膜５９においてピークを有する。
なお、ここでは、ゲート絶縁膜５２ａにおいては、ドナーとなる不純物元素がＳＩＭＳの検出限界より多く含まれず、ゲート絶縁膜５９にのみドナーとなる不純物元素が含まれる形態を示したが、これに限られない。たとえば、ゲート絶縁膜が一層からなり、ゲート絶縁膜にドナーとなる不純物が含まれる形態とすることもできる。このときのドナーとなる不純物元素を含むゲート絶縁膜５９ａ、微結晶半導体膜５８、バッファ層７３の積層部においてＳＩＭＳで示されるドナーとなる不純物元素の濃度分布を図２（Ｃ）の曲線４４で模式的に示す。ここでは、ドナーとなる不純物元素の濃度分布を示す曲線４４は、ドナーとなる不純物元素を含むゲート絶縁膜５９ａにおいて、ゲート電極側にピークを有し、ゲート電極側から微結晶半導体膜５８側へと減少する。なお、ドナーとなる不純物元素の濃度分布を示す曲線の形状は、当該形状に限定されず、ドナーとなる不純物元素を含むゲート絶縁膜５９ａの中央近傍にピークを有してもよい。
また、図２（Ａ）において、ゲート絶縁膜５２ａとドナーとなる不純物元素を含むゲート絶縁膜５９を逆としてもよい。即ち、ゲート電極５１上にドナーとなる不純物元素を含むゲート絶縁膜５９が形成され、ドナーとなる不純物元素を含むゲート絶縁膜５９上にゲート絶縁膜５２ａが形成されてもよい。このときのドナーとなる不純物元素を含むゲート絶縁膜５９、ゲート絶縁膜５２ａ、微結晶半導体膜５８、バッファ層７３の積層部においてＳＩＭＳで示されるドナーとなる不純物元素の濃度分布を図２（Ｄ）の曲線４５で模式的に示す。ここでは、ドナーとなる不純物元素の濃度分布を示す曲線４５は、ドナーとなる不純物元素を含むゲート絶縁膜５９において、ゲート電極側にピークを有し、ゲート電極側からゲート絶縁膜５２ａ側へと減少する。なお、ドナーとなる不純物元素の濃度分布を示す曲線の形状は、当該形状に限定されず、ドナーとなる不純物元素を含むゲート絶縁膜５９の中央近傍にピークを有してもよい。
図２（Ｅ）に示す薄膜トランジスタは、基板５０上にゲート電極５１が形成され、ゲート電極５１上にゲート絶縁膜５２ａが形成され、ゲート絶縁膜５２ａ上にドナーとなる不純物元素を含むゲート絶縁膜５９が形成され、ドナーとなる不純物元素を含むゲート絶縁膜５９上にドナーとなる不純物元素を含む微結晶半導体膜６１が形成され、微結晶半導体膜６１に一対のバッファ層７３が形成され、一対のバッファ層７３上に一導電型を付与する不純物元素が添加された一対の半導体膜７２が形成され、一導電型を付与する不純物元素が添加された一対の半導体膜７２上に配線７１ａ〜７１ｃが形成される。
次に、図２（Ｆ）に、ゲート絶縁膜５２ａ、ドナーとなる不純物元素を含むゲート絶縁膜５９、ドナーとなる不純物元素を含む微結晶半導体膜６１、バッファ層７３の積層部においてＳＩＭＳで示されるドナーとなる不純物元素の濃度分布を曲線３５で模式的に示す。
図２（Ｆ）に示すように、図２（Ｅ）に示す薄膜トランジスタのドナーとなる不純物元素の濃度は、且つドナーとなる不純物元素を含むゲート絶縁膜５９において、ピークを有する。またピーク位置は、ゲート絶縁膜５２ａ及びドナーとなる不純物元素を有するゲート絶縁膜５９の界面近傍にある。なお、ドナーとなる不純物元素の濃度分布を示す曲線の形状は、当該形状に限定されず、ドナーとなる不純物元素を含むゲート絶縁膜５９の中央近傍にピークを有してもよい。
本形態では、微結晶半導体膜５８またはドナーとなる不純物元素を含む微結晶半導体膜６１に接するゲート絶縁膜５９に、ドナーとなる不純物元素を含むことを特徴とする。ゲート絶縁膜５９において微結晶半導体膜５８、６１側にドナーとなる不純物元素を含ませることで、ゲート絶縁膜５９の表面にはドナーとなる不純物元素が析出する。ドナーとなる不純物元素がゲート絶縁膜５９の表面に析出することで、微結晶半導体膜５８、６１が堆積し始める際の結晶性を高めることができる。
また、ゲート絶縁膜において、ゲート電極５１側にドナーとなる不純物元素を含ませることを特徴とする。ゲート絶縁膜において、ゲート電極５１側にドナーとなる不純物元素を含ませることで、低濃度の不純物元素をゲート絶縁膜の微結晶半導体膜側に拡散させることができる。これらのことから、ゲート絶縁膜５９及び微結晶半導体膜５８、６１における界面の結晶性を高めることが可能であり、微結晶半導体膜５８、６１の抵抗率を低減することが可能であるため、電界効果移動度が高く、オン電流の高い薄膜トランジスタを作製することができる。
また、ゲート絶縁膜５９に含まれるドナーとなる不純物元素のピーク濃度を６×１０１５ａｔｏｍｓ／ｃｍ３未満とすると、ドナーとなる不純物元素の量が不十分で、電界効果移動度、及びオン電流の上昇が望めない。また、ゲート絶縁膜５９に含まれるドナーとなる不純物元素のピーク濃度を３×１０１８ａｔｏｍｓ／ｃｍ３より大とすると、閾値がゲート電圧のマイナス側にシフトしてしまい、トランジスタとしての動作をしないため、ドナーとなる不純物元素の濃度は、６×１０１５ａｔｏｍｓ／ｃｍ３以上３×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは３×１０１６ａｔｏｍｓ／ｃｍ３以上３×１０１７ａｔｏｍｓ／ｃｍ３以下であることが好ましい。
また、ドナーとなる不純物元素を含むゲート絶縁膜５９上にドナーとなる不純物元素を含む微結晶半導体膜６１を形成することで、微結晶半導体膜６１が堆積し始める際の結晶性を高めることができると共に、チャネルとして機能する微結晶半導体膜６１中にもドナーとなる不純物元素が含まれているため、微結晶半導体膜の抵抗率をさらに低減することができる。このため、オン電流及び電界効果移動度の高い薄膜トランジスタを作製することができる。
次に、上記と異なる形態について、図３を用いて示す。
図３（Ａ）に、本実施の形態に示す薄膜トランジスタの断面を示す。
図３（Ａ）に示す薄膜トランジスタは、基板５０上にゲート電極５１が形成され、ゲート電極５１上にドナーとなる不純物元素を含むゲート絶縁膜５９ａ、５９ｂが形成され、ドナーとなる不純物元素を含むゲート絶縁膜５９ｂ上にドナーとなる不純物元素を含む微結晶半導体膜６１が形成され、ドナーとなる不純物元素を含む微結晶半導体膜６１に一対のバッファ層７３が形成され、一対のバッファ層７３上に一導電型を付与する不純物元素が添加された一対の半導体膜７２が形成され、一導電型を付与する不純物元素が添加された一対の半導体膜７２上に配線７１ａ〜７１ｃが形成される。
ドナーとなる不純物元素を含むゲート絶縁膜５９ａ、５９ｂ及びドナーとなる不純物元素を含む微結晶半導体膜６１において、ドナーとなる不純物元素のピーク濃度は、６×１０１５ａｔｏｍｓ／ｃｍ３以上３×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは３×１０１６ａｔｏｍｓ／ｃｍ３以上３×１０１７ａｔｏｍｓ／ｃｍ３以下であることが好ましい。
次に、図３（Ｂ）に、ゲート電極５１、ドナーとなる不純物元素を含むゲート絶縁膜５９ａ、５９ｂドナーとなる不純物元素を含む微結晶半導体膜６１、バッファ層７３の積層部においてＳＩＭＳで示されるドナーとなる不純物元素の濃度分布を曲線４６で模式的に示す。
図３（Ｂ）に示すように、図３（Ａ）に示す薄膜トランジスタのドナーとなる不純物元素の濃度は、ゲート絶縁膜５９ａ、５９ｂ及び微結晶半導体膜６１において上記濃度を満たし、且つピークを有する。また、ピーク位置は、ゲート電極５１及びゲート絶縁膜５９ａの界面近傍にある。なお、ドナーとなる不純物元素の濃度分布を示す曲線４６の形状は、当該形状に限定されず、ドナーとなる不純物元素を含むゲート絶縁膜５９ａ、５９ｂの中央近傍にピークを有してもよい。また、ドナーとなる不純物元素を含むゲート絶縁膜５９ｂ及びドナーとなる不純物元素を含む微結晶半導体膜６１の界面近傍にピークを有してもよい。また、ドナーとなる不純物元素を含む微結晶半導体膜６１の中央にピークを有してもよい。
なお、図３（Ａ）に示す薄膜トランジスタにおいて、ドナーとなる不純物元素を含む微結晶半導体膜６１及びバッファ層７３の間に、微結晶半導体膜５８を有してもよい（図４（Ａ）参照）。なお、ここでは、微結晶半導体膜５８とは、具体的には、ＳＩＭＳの検出限界より多くのドナーとなる不純物元素を含まない微結晶半導体膜のことをいう。ただし、ＳＩＭＳの検出限界においては、理論的にはプロファイルが平坦となるべきだが、実際には、測定対象イオンの低濃度領域でのＳ／Ｎ（Ｓｉｇｎａｌ／Ｎｏｉｓｅ）比が悪いため、プロファイルは平坦になりづらい。このため、測定対象イオンの低濃度領域での平均値を検出限界とする。
次に、図４（Ｂ）に、ドナーとなる不純物元素を含むゲート絶縁膜５９ａ、５９ｂ、ドナーとなる不純物元素を含む微結晶半導体膜６１、微結晶半導体膜５８、バッファ層７３の積層部においてＳＩＭＳで示されるドナーとなる不純物元素の濃度分布を曲線３３で模式的に示す。
図４（Ｂ）に示すように、図４（Ａ）に示す薄膜トランジスタのドナーとなる不純物元素の濃度は、ドナーとなる不純物元素を含むゲート絶縁膜５９ａにおいてピークを有する。
ドナーとなる不純物元素を含む微結晶半導体膜６１上に、微結晶半導体膜５８が形成されることで、ドナーとなる不純物元素を含む微結晶半導体膜６１に含まれるドナーとなる不純物元素が、一対のバッファ層７３に拡散することを防ぐことができる。ドナーとなる不純物元素が、高抵抗領域である一対のバッファ層７３に拡散すると、一対のバッファ層７３の抵抗が下がり、ドナーとなる不純物元素を含む微結晶半導体膜６１と、ソース領域及びドレイン領域７２との間にリーク電流が流れ、スイッチング特性が低下する。このため、ドナーとなる不純物元素を含む微結晶半導体膜６１及び一対のバッファ層７３の間に、ドナーとなる不純物元素をＳＩＭＳの検出限界より多く含まない微結晶半導体膜５８が形成されることは好ましい。なお、ドナーとなる不純物元素の濃度分布を示す曲線３４の形状は、当該形状に限定されず、ドナーとなる不純物元素を含むゲート絶縁膜５９ａ、５９ｂの中央近傍にピークを有してもよい。また、ドナーとなる不純物元素を含むゲート絶縁膜５９ｂ及びドナーとなる不純物元素を含む微結晶半導体膜６１の界面近傍にピークを有してもよい。また、ドナーとなる不純物元素を含む微結晶半導体膜６１の中央にピークを有してもよい。
また、図３において、ドナーとなる不純物元素を含む微結晶半導体膜６１の代わりに、微結晶半導体膜５８が形成されてもよい（図４（Ｃ）参照）。
次に、図４（Ｄ）に、ドナーとなる不純物元素を含むゲート絶縁膜５９ａ、５９ｂ、微結晶半導体膜５８、バッファ層７３の積層部においてＳＩＭＳで示されるドナーとなる不純物元素の濃度分布を曲線３４で模式的に示す。
図４（Ｄ）に示すように、図４（Ｃ）に示す薄膜トランジスタのドナーとなる不純物元素の濃度は、ドナーとなる不純物元素を含むゲート絶縁膜５９ａにおいてピークを有する。
次に、上記と異なる形態について、図５を用いて示す。
図５（Ａ）に、本実施の形態に示す薄膜トランジスタの断面を示す。
図５（Ａ）に示す薄膜トランジスタは、基板５０上にゲート電極５１が形成され、ゲート電極５１上にゲート絶縁膜５２ａ、５２ｂが形成され、ゲート絶縁膜５２ｂ上に第１の微結晶半導体膜５８ａが形成され、第１の微結晶半導体膜５８ａ上にドナーとなる不純物元素を含む第２の微結晶半導体膜６４が形成され、ドナーとなる不純物元素を含む第２の微結晶半導体膜６４上に第３の微結晶半導体膜５８ｂが形成され、第３の微結晶半導体膜５８ｂ上に一対のバッファ層７３が形成され、一対のバッファ層７３上に一導電型を付与する不純物元素が添加された一対の半導体膜７２が形成され、一導電型を付与する不純物元素が添加された一対の半導体膜７２上に配線７１ａ〜７１ｃが形成される。
本形態では、ドナーとなる不純物元素をＳＩＭＳの検出限界より多く含まない第１の微結晶半導体膜５８ａ及び第３の微結晶半導体膜５８ｂの間に、ドナーとなる不純物元素を含む第２の微結晶半導体膜６４が形成されることを特徴とする。ドナーとなる不純物元素のピーク濃度は、６×１０１５ａｔｏｍｓ／ｃｍ３以上３×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは３×１０１６ａｔｏｍｓ／ｃｍ３以上３×１０１７ａｔｏｍｓ／ｃｍ３以下であることが好ましい。
次に、図５（Ｂ）に、ゲート絶縁膜５２ａ、５２ｂ、第１の微結晶半導体膜５８ａ、ドナーとなる不純物元素を含む第２の微結晶半導体膜６４、第３の微結晶半導体膜５８ｂ、バッファ層７３の積層部において、ＳＩＭＳで示されるドナーとなる不純物元素の濃度分布を曲線４９で模式的に示す。
図５（Ｂ）に示すように、図５（Ａ）に示す薄膜トランジスタのドナーとなる不純物元素の濃度は、ドナーとなる不純物元素を含む第２の微結晶半導体膜６４において、ドナーとなる不純物元素の上記ピーク濃度を満たす。また、ドナーとなる不純物元素を含む第２の微結晶半導体膜６４の中央にピークを有する。なお、ドナーとなる不純物元素の濃度分布を示す曲線の形状は、当該形状に限定されず、第１の微結晶半導体膜５８ａ及びドナーとなる不純物元素を含む第２の微結晶半導体膜６４の界面近傍にピークを有し、第３の微結晶半導体膜５８ｂに向けて濃度が低減してもよい。
以上のように、ゲート絶縁膜または微結晶半導体膜にドナーとなる不純物元素を含むアキュムレート型薄膜トランジスタとすることで、ゲート絶縁膜及び微結晶半導体膜の界面における結晶性を高めることが可能であり、微結晶半導体膜の抵抗率を低減することが可能であるため、電界効果移動度が高く、オン電流の高い薄膜トランジスタを作製することができる。
また、チャネル形成領域を微結晶半導体膜で構成することにより、しきい値電圧の変動が抑制され、電界効果移動度が向上し、サブスレッショルド係数（ｓｕｂｔｈｒｅｓｈｏｌｄ ｓｗｉｎｇ：Ｓ値）も小さくなるので、薄膜トランジスタの高性能化を図ることができる。それにより、表示装置の駆動周波数を高くすることが可能であり、パネルサイズの大面積化や画素の高密度化にも十分対応することができる。
（実施の形態２）
本実施の形態では、実施の形態１に示す薄膜トランジスタにおいて、ゲート絶縁膜の層の構造の異なる薄膜トランジスタについて、図６及び図７を用いて示す。ここでは、図１乃至図５に示すような２層のゲート絶縁膜代わりに、図６及び図７に示すように、３層のゲート絶縁膜を有する薄膜トランジスタについて示す。
本実施の形態では、実施の形態１に示す薄膜トランジスタにおいて、ゲート絶縁膜の層の構造の異なる薄膜トランジスタについて、図６及び図７を用いて示す。ここでは、図１乃至図５に示すような２層のゲート絶縁膜代わりに、図６及び図７に示すように、３層のゲート絶縁膜を有する薄膜トランジスタについて示す。
図１（Ａ）に示す薄膜トランジスタのゲート絶縁膜５２ａ、５２ｂの代わりに、図６に示すように、３層のゲート絶縁膜５２ａ、５２ｂ、５２ｃを形成してもよい。１層目及び２層目のゲート絶縁膜５２ａ、５２ｂは、実施の形態１と同様に形成することができる。３層目のゲート絶縁膜５２ｃとしては、厚さ１ｎｍ〜５ｎｍ程度の窒化珪素膜または窒化酸化珪素膜を形成することができる。
また、２層のゲート絶縁膜５２ａ、５２ｂの代わりに、図７（Ａ）に示すように、基板５０及びゲート電極５１上に、ゲート絶縁膜５２ａ、５２ｂ、及びドナーとなる不純物元素を含むゲート絶縁膜５９ｃを形成し、その上に微結晶半導体膜５８、一対のバッファ層７３、一導電型を付与する不純物元素が添加された一対の半導体膜７２、一導電型を付与する不純物元素が添加された一対の半導体膜７２上に配線７１ａ〜７１ｃを形成することができる。
１層目及び２層目のゲート絶縁膜５２ａ、５２ｂは、実施の形態１と同様に、窒化珪素膜、窒化酸化珪素膜、酸化珪素膜、酸化窒化珪素膜をプラズマＣＶＤ法またはスパッタリング法により形成することができる。３層目のドナーとなる不純物元素を有するゲート絶縁膜５９ｃとしては、厚さ１ｎｍ〜５ｎｍ程度のリン、砒素、またはアンチモンを有する、窒化珪素膜または窒化酸化珪素膜を用いて形成することができる。
次に、図７（Ｂ）に、ゲート絶縁膜５２ａ、５２ｂ、ドナーとなる不純物元素を含むゲート絶縁膜５９ｃ、微結晶半導体膜５８、一対のバッファ層７３の積層部においてＳＩＭＳで示されるドナーとなる不純物元素の濃度分布を曲線３６で模式的に示す。
図７（Ｂ）に示すように、図７（Ａ）に示す薄膜トランジスタのドナーとなる不純物元素の濃度は、ドナーとなる不純物元素を含むゲート絶縁膜５９ｃにおいて、ピークを有する。またピーク位置は、ゲート絶縁膜５２ｂ及びドナーとなる不純物元素を有するゲート絶縁膜５９ｃの界面近傍にある。なお、ドナーとなる不純物元素の濃度分布を示す曲線の形状は、当該形状に限定されず、ドナーとなる不純物元素を含むゲート絶縁膜５９ｃの中央近傍にピークを有してもよい。
なお、図７（Ａ）に示す微結晶半導体膜５８の代わりに、ドナーとなる不純物元素を含む微結晶半導体膜６１を形成してもよい（図７（Ｃ）参照）。例えば、ドナーとなる不純物元素を含むゲート絶縁膜５９ｃを形成した後、反応室内にドナーとなる不純物元素が残留した状態で、上記微結晶半導体膜５８の成膜条件で、微結晶半導体を堆積する。次に、バッファ層７３を成膜した後、実施の形態１の工程を経ることで、図７（Ｃ）に示すような、ゲート電極５１上に、ゲート絶縁膜５２ａ、５２ｂ、及びドナーとなる不純物元素を含むゲート絶縁膜５９ｃが形成され、当該ゲート絶縁膜５９ｃ上に、ドナーとなる不純物元素を含む微結晶半導体膜６１が形成され、当該微結晶半導体膜６１上にバッファ層７３が形成される薄膜トランジスタを作製することができる。
次に、図７（Ｄ）に、ゲート絶縁膜５２ａ、５２ｂ、ドナーとなる不純物元素を含むゲート絶縁膜５９ｃ、ドナーとなる不純物元素を含む微結晶半導体膜６１、一対のバッファ層７３の積層部においてＳＩＭＳで示されるドナーとなる不純物元素の濃度分布を曲線３７で模式的に示す。
図７（Ｄ）に示すように、図７（Ｃ）に示す薄膜トランジスタのドナーとなる不純物元素の濃度は、ドナーとなる不純物元素を含むゲート絶縁膜５９ｃにおいて、ピークを有する。またピーク位置は、ゲート絶縁膜５２ｂ及びドナーとなる不純物元素を有するゲート絶縁膜５９ｃの界面近傍にある。なお、ドナーとなる不純物元素の濃度分布を示す曲線の形状は、当該形状に限定されず、ドナーとなる不純物元素を含むゲート絶縁膜５９ｃの中央近傍にピークを有してもよい。
３層目のゲート絶縁膜５２ｃ、５９ｃとして形成する、厚さ１ｎｍ〜５ｎｍ程度の窒化珪素膜もしくは窒化酸化珪素膜、またはドナーとなる不純物元素を含む窒化珪素膜若しくは窒化酸化珪素膜の形成方法としては、プラズマＣＶＤ法で形成することができる。また、ゲート絶縁膜５２ｂに対し、高密度プラズマを用いて窒化処理して、ゲート絶縁膜５２ｂの表面に窒化珪素層を形成することができる。高密度プラズマ窒化を行うことで、より高い濃度の窒素を含有する窒化珪素層を得ることも可能である。高密度プラズマは、高い周波数のマイクロ波、たとえば２．４５ＧＨｚを使うことによって生成される。低電子温度が特徴である高密度プラズマは、活性種の運動エネルギーが低いため、従来のプラズマ処理に比べプラズマダメージが少なく欠陥が少ない層を形成することができる。また、ゲート絶縁膜５２ｂの表面の粗さが小さくできるため、キャリア移動度を大きくすることができる。
また、微結晶半導体膜には、非晶質半導体及び結晶質半導体が混在する。このため、非晶質半導体は酸化珪素または酸化窒化珪素と接すると、非晶質半導体に含まれる水素が酸化珪素または酸化窒化珪素と反応しやすく、微結晶半導体膜中の水素濃度が低下すると共に、ゲート絶縁膜及び微結晶半導体膜の界面が劣化してしまう。このため、膜厚の薄い窒化珪素膜または窒化酸化珪素膜を微結晶半導体膜の下地膜として形成することにより、当該膜を水素拡散のブロッキング膜として機能させることが可能であり、ゲート絶縁膜及び微結晶半導体膜の界面の劣化を低減することができる。
なお、当該ゲート絶縁膜の構造は、図１（Ａ）、１（Ｄ）、図２乃至図５に示す薄膜トランジスタのゲート絶縁膜に用いることができる。
（実施の形態３）
本実施の形態では、上記実施の形態１に示す薄膜トランジスタの作製工程について示す。
本実施の形態では、上記実施の形態１に示す薄膜トランジスタの作製工程について示す。
微結晶半導体膜を有する薄膜トランジスタは、ｐ型よりもｎ型の方が、電界効果移動度が高いので駆動回路に用いるのにより適している。同一の基板上に形成する薄膜トランジスタを全て同じ極性にそろえておくことが、工程数を抑えるためにも望ましい。ここでは、ｎチャネル型の薄膜トランジスタを用いて説明する。
はじめに、図１（Ａ）及び図１（Ｄ）に示す薄膜トランジスタの作製工程について、以下に示す。
図９（Ａ）に示すように、基板５０上にゲート電極５１を形成し、ゲート電極５１上に、ゲート絶縁膜５２ａ、５２ｂを形成する。
ゲート電極５１は、スパッタリング法、ＣＶＤ法、めっき法、印刷法、液滴吐出法等を用いて実施の形態１で示す金属材料で形成する。ここでは、基板５０上に導電膜としてモリブデン膜をスパッタリング法により成膜し、第１のフォトマスクを用いて形成したレジストマスクを用いて基板５０上に形成された導電膜をエッチングしてゲート電極５１を形成する。
ゲート絶縁膜５２ａ、５２ｂはそれぞれ、ＣＶＤ法やスパッタリング法等を用いて、酸化珪素膜、窒化珪素膜、酸化窒化珪素膜、または窒化酸化珪素膜で形成することができる。
次に、ゲート絶縁膜５２ｂ上にドナーとなる不純物元素を吸着させた後、シリコン、またはゲルマニウムを含む堆積性ガス及び水素を用いてプラズマＣＶＤ法により微結晶半導体膜を堆積することで、ドナーとなる不純物元素を含む微結晶半導体膜５７を形成する。
以下に、ドナーとなる不純物元素を有する微結晶半導体膜を形成する方法として、代表例としてリンを含む微結晶シリコン膜を成膜する工程について、図８を参照して時系列的に説明する。
図８はゲート絶縁膜５２ａ、５２ｂ、及びドナーとなる不純物元素を含む微結晶半導体膜５７を形成する工程を説明するタイムチャートであり、代表的な一例を示す。図８の説明はプラズマＣＶＤ装置の反応室を大気圧から真空排気４４０する段階から示されており、その後に行われるプレコート処理４４１、基板搬入４４２、ゲート絶縁膜５２ａを形成する成膜処理（１）４４３、真空排気処理４４４、ゲート絶縁膜５２ｂを形成する成膜処理（２）４４５、真空排気処理４４６、フラッシュ処理４４７、ドナーとなる不純物元素を含む微結晶半導体膜５７を形成する成膜処理（３）４４８、基板搬出４４９の各処理が時系列的に示されている。
まず、反応室内を所定の真空度（ＮＰ：Ｎｏｒｍａｌ Ｐｒｅｓｓｕｒｅ）まで真空排気する。高真空排気する場合には、ターボ分子ポンプ等による排気を行い、真空度として１０−１Ｐａよりも低い圧力に真空排気する。また、クライオポンプによる排気により、反応室の圧力を１０−５Ｐａよりも低い圧力の超高真空としてもよい。また、反応室を加熱処理して内壁からの脱ガス処理を行うことが好ましい。また、基板を加熱するヒータも動作させて温度を安定化させる。基板の加熱温度は１００℃〜３００℃、好ましくは１２０℃〜２２０℃で行う。
プレコート処理４４１において、プラズマＣＶＤ装置の反応室内にゲート絶縁膜と同様または類似の組成の膜をプレコートする。この結果、ゲート絶縁膜中に反応室を構成する金属を不純物として取り込んでしまうのを防ぐことができる。すなわち、反応室内をゲート絶縁膜と同様または類似の組成の膜で被覆しておくことで、反応室内がプラズマにより食刻されるのを防ぐことができ、ゲート絶縁膜中に含まれる反応室からの不純物濃度を低減することができる。
基板搬入４４２において、反応室に接続されるロードロック室から基板が反応室に搬入される。このときの反応室の圧力はロードロック室と同じ圧力（ＬＰ：Ｌｏａｄ Ｌｏｃｋ Ｐｒｅｓｓｕｒｅ）となる。
ゲート絶縁膜５２ａを形成する成膜処理（１）４４３は、原料ガス、ここでは、水素と、シランと、アンモニアとを導入して混合し、所定の圧力（ＳＰ：Ｓｅｔｔｉｎｇ Ｐｒｅｓｓｕｒｅ）にして、高周波電力を印加して発生させたグロー放電プラズマにより、窒化珪素膜を形成する。なお、上記の原料ガスの他に窒素を反応室内に導入してもよい。ゲート絶縁膜５２ａが成膜されたら、上記原料ガスの導入をやめ、電源をオフにして、プラズマを停止する。
真空排気処理４４４において、反応室内を所定の真空度まで真空排気する。
ゲート絶縁膜５２ｂを形成する成膜処理（２）４４５は、原料ガス、ここでは、水素と、シランと、一酸化二窒素とを導入して混合し、高周波電力を印加して発生させたグロー放電プラズマにより、酸化窒化珪素膜を形成する。ゲート絶縁膜５２ｂが成膜されたら、上記原料ガスの導入をやめ、電源をオフにして、プラズマを停止する。
真空排気処理４４６において、反応室内を所定の真空度まで真空排気する。
フラッシュ処理４４７は、反応室内にドナーとなる不純物元素を含む気体を導入し、ゲート絶縁膜５２ｂ表面、さらには、反応室の内壁にドナーとなる不純物元素を吸着させる。ここでは、０．００１％〜１％のフォスフィン（水素希釈またはシラン希釈）を反応室内に導入する。なお、フォスフィンは水素希釈またはシラン希釈されていなくともよい。ドナーとなる不純物元素を含む気体のほかに、破線４６１で示すようにシリコン、またはゲルマニウムを含む堆積性ガスや、破線４６２で示すように水素を反応室内に導入してもよい。シリコン、またはゲルマニウムを含む堆積性ガスや水素を反応室に導入することで、反応室の酸素、窒素、フッ素などの不純物を反応室外へ排出することが可能であり、成膜する膜への汚染を防ぐことができる。
ドナーとなる不純物元素を含む微結晶半導体膜５７を形成する成膜処理（３）４４８は、反応室内において、シリコンまたはゲルマニウムを含む堆積性ガス、ここではシランと、水素及び／又は希ガスとを導入して混合し、高周波電力を印加して発生させたグロー放電プラズマにより、微結晶半導体膜を形成する。シランは水素及び／又は希ガスで１０倍から２０００倍に希釈される。そのため多量の水素及び／又は希ガスが必要とされる。基板の加熱温度は１００℃〜３００℃、好ましくは１２０℃〜２２０℃で行う。微結晶シリコン膜の成長表面を水素で不活性化し、微結晶シリコンの成長を促進するためには１２０℃〜２２０℃で成膜を行うことが好ましい。この際、ゲート絶縁膜５２ｂの表面に吸着されたドナーとなる不純物元素、ここではリンを結晶核とし、微結晶半導体の成長がおこなわれるため、半導体膜堆積初期段階において非晶質半導体が形成されず、ゲート絶縁膜５２ｂに対して法線方向に結晶が成長し、柱状の微結晶半導体が並んだ、結晶性の高い微結晶半導体膜を形成することができる。また、ゲート絶縁膜５２ｂ表面に吸着されたドナーとなる不純物元素が微結晶半導体膜中に取り込まれるため、導電性の高いドナーとなる不純物元素を含む微結晶半導体膜５７を形成することができる。
また、シラン等のガス中にＧｅＨ４、ＧｅＦ４などの水素化ゲルマニウム、フッ化ゲルマニウムを混合して、エネルギーバンド幅を０．９〜１．１ｅＶに調節しても良い。シリコンにゲルマニウムを加えると薄膜トランジスタの温度特性を変えることができる。
基板搬出４４９において、反応室から反応室に接続されるロードロック室へ基板を搬出する。このときの反応室の圧力はロードロック室と同じ圧力となる。
なお、ここでは、フラッシュ処理４４７をした後、ドナーとなる不純物元素を含む微結晶半導体膜５７を成膜する成膜処理（３）４４８を行ったが、これらの工程の代わりに、フラッシュ処理４４７をせず、シリコンまたはゲルマニウムを含む堆積性ガスと、水素及び／又は希ガスとともに、ドナーとなる不純物元素を含む気体を導入して混合し、高周波電力を印加して発生させたグロー放電プラズマにより、ドナーとなる不純物元素を含む微結晶半導体膜５７を形成することもできる。
従来の微結晶半導体膜の形成方法では、ドナーとなる不純物元素を除く不純物や格子不整合などの要因により堆積初期段階において非晶質半導体層が形成されてしまう。逆スタガ型の薄膜トランジスタにおいては、ゲート絶縁膜の近傍の微結晶半導体膜においてキャリアが流れるため、界面において非晶質半導体層が形成されると、電界効果移動度が低下すると共に、電流量が少なく、薄膜トランジスタの電気特性が低下してしまう。
しかしながら、本形態に示すように、ドナーとなる不純物元素を含む微結晶半導体膜をゲート絶縁膜上に形成することで、膜の厚さ方向における結晶性を高めると共に、ゲート絶縁膜及び微結晶半導体膜の界面の結晶性を高めることができる。
次に、図９（Ａ）に示すように、ドナーとなる不純物元素を含む微結晶半導体膜５７上に微結晶半導体膜５３を形成する。微結晶半導体膜５３は、反応室内において、シリコンまたはゲルマニウムを含む堆積性ガス、ここではシランと、水素及び／又は希ガスとを導入して混合し、高周波電力を印加して発生させたグロー放電プラズマにより、微結晶半導体膜を形成する。シランは水素及び／又は希ガスで１０倍から２０００倍に希釈される。そのため多量の水素及び／又は希ガスが必要とされる。基板の加熱温度は１００℃〜３００℃、好ましくは１２０℃〜２２０℃で行う。微結晶シリコン膜の成長表面を水素で不活性化し、微結晶シリコンの成長を促進するためには１２０℃〜２２０℃で成膜を行うことが好ましい。なお、ドナーとなる不純物元素を含む微結晶半導体膜５７を成膜する反応室と異なる反応室で微結晶半導体膜５３を成膜することで、ドナーとなる不純物元素をＳＩＭＳの検出限界より多く含まない微結晶半導体膜５３を形成することができる。また、図８で示す基板搬出４４９を行わず、引き続き微結晶半導体膜を成膜することで、ドナーとなる不純物元素をＳＩＭＳの検出限界より多く含まない微結晶半導体膜５３を形成することができる。この場合は、フラッシュ処理４４７において、ゲート絶縁膜５２ｂ及び反応室内に吸着させるドナーとなる不純物元素の濃度を低くすることが好ましい。
次に、図９（Ｂ）に示すように、微結晶半導体膜５３上にバッファ層５４及び一導電型を付与する不純物元素が添加された半導体膜５５を形成する。次に、一導電型を付与する不純物元素が添加された半導体膜５５上にレジストマスク５６を形成する。
バッファ層５４としては、シリコン、またはゲルマニウムを含む堆積性ガスを用いたプラズマＣＶＤ法により非晶質半導体膜を形成することができる。また、シリコン、またはゲルマニウムを含む堆積性ガスに、ヘリウム、アルゴン、クリプトン、ネオンから選ばれた一種または複数種の希ガスで希釈して非晶質半導体膜を形成することができる。シリコン、またはゲルマニウムを含む堆積性ガスの流量の１倍以上１０倍以下、更に好ましくは１倍以上５倍以下の流量の水素を用いて、水素を含む非晶質半導体膜を形成することができる。また、上記水素化半導体膜に、フッ素、または塩素等のハロゲン、または窒素を添加してもよい。
また、バッファ層５４は、ターゲットにシリコン、ゲルマニウム等の半導体を用いて水素、または希ガスでスパッタリングして非晶質半導体膜を形成することができる。
バッファ層５４は、結晶粒を含まない非晶質半導体膜で形成することが好ましい。このため、周波数が数十ＭＨｚ〜数百ＭＨｚの高周波プラズマＣＶＤ法、またはマイクロ波プラズマＣＶＤ法で形成する場合は、結晶粒を含まない非晶質半導体膜となるように、成膜条件を制御することが好ましい。
バッファ層５４は、後のソース領域及びドレイン領域の形成プロセスにおいて、一部エッチングされ、一対のバッファ層となる。このときに、高抵抗領域として機能するため、代表的には、３０ｎｍ以上５００ｎｍ以下、好ましくは５０ｎｍ以上２００ｎｍ以下の厚さで形成することが好ましい。薄膜トランジスタの印加電圧の高い（例えば１５Ｖ程度）表示装置、代表的には液晶表示装置において、バッファ層５４を厚く形成すると、耐圧が高くなり、薄膜トランジスタに高い電圧が印加されても、薄膜トランジスタが劣化することを回避することができる。
また、バッファ層５４は、非晶質半導体膜を用いて形成する、または、水素、窒素、若しくはハロゲンを含む非晶質半導体膜で形成するため、エネルギーギャップが微結晶半導体膜５３に比べて大きく、また抵抗率が高く、移動度が微結晶半導体膜５３の１／５〜１／１０と低い。このため、後に形成される薄膜トランジスタにおいて、ソース領域及びドレイン領域と、微結晶半導体膜５３との間に形成されるバッファ層は高抵抗領域として機能し、微結晶半導体膜５７がチャネル形成領域として機能する。このため、薄膜トランジスタのオフ電流を低減することができる。また、当該薄膜トランジスタを表示装置のスイッチング素子として用いた場合、表示装置のコントラストを向上させることができる。
なお、微結晶半導体膜５３を形成した後、プラズマＣＶＤ法によりバッファ層５４を３００℃〜４００℃の温度にて成膜してもよい。この成膜処理により水素が微結晶半導体膜５３に供給され、微結晶半導体膜５３を水素化したのと同等の効果が得られる。すなわち、微結晶半導体膜５３上にバッファ層５４を堆積することにより、微結晶半導体膜５３に水素を拡散させて、ダングリングボンドの終端をすることができる。
なお、ドナーとなる不純物元素を含む微結晶半導体膜５７の後、微結晶半導体膜５３を形成せず、バッファ層５４を形成することで、図１（Ｄ）に示すような薄膜トランジスタを作製することができる。
一導電型を付与する不純物元素が添加された半導体膜５５は、ｎチャネル型の薄膜トランジスタを形成する場合には、代表的な不純物元素としてリンを添加すれば良く、水素化珪素にＰＨ３などの不純物気体を加えれば良い。また、ｐチャネル型の薄膜トランジスタを形成する場合には、代表的な不純物元素としてボロンを添加すれば良く、水素化珪素にＢ２Ｈ６などの不純物気体を加えれば良い。一導電型を付与する不純物元素が添加された半導体膜５５は、微結晶半導体、または非晶質半導体で形成することができる。一導電型を付与する不純物元素が添加された半導体膜５５は２ｎｍ以上５０ｎｍ以下の厚さで形成する。一導電型を付与する不純物元素が添加された半導体膜の膜厚を、薄くすることでスループットを向上させることができる。
次に、一導電型を付与する不純物元素が添加された半導体膜５５上にレジストマスク５６を形成する。
レジストマスク５６は、フォトリソグラフィ技術により形成する。ここでは、第２のフォトマスクを用いて、一導電型を付与する不純物元素が添加された半導体膜５５上に塗布されたレジストを露光現像して、レジストマスク５６を形成する。
次に、レジストマスク５６を用いてドナーとなる不純物元素を含む微結晶半導体膜５７、微結晶半導体膜５３、バッファ層５４、及び一導電型を付与する不純物元素が添加された半導体膜５５をエッチングし分離して、図９（Ｃ）に示すように、ドナーとなる不純物元素を含む微結晶半導体膜６１、微結晶半導体膜５８、バッファ層６２、及び導電型を付与する不純物元素が添加された半導体膜６３を形成する。この後、レジストマスク５６を除去する。なお、図９（Ｃ）（レジストマスク５６は除く。）は、図１２（Ａ）のＡ−Ｂの断面図に相当する。
微結晶半導体膜６１、微結晶半導体膜５８、バッファ層６２の端部側面が傾斜していることにより、微結晶半導体膜５８と、ソース領域及びドレイン領域との距離が離れるため、バッファ層に形成されるソース領域及びドレイン領域と微結晶半導体膜６１との間にリーク電流が生じること防止することが可能である。また、配線と、微結晶半導体膜６１との間にリーク電流が生じるのを防止することが可能である。微結晶半導体膜６１、微結晶半導体膜５８、及びバッファ層６２の端部側面の傾斜角度は、３０°〜９０°、好ましくは４５°〜８０°である。このような角度とすることで、段差形状による配線の段切れを防ぐことができる。
次に、図１０（Ａ）に示すように、一導電型を付与する不純物元素が添加された半導体膜６３及びゲート絶縁膜５２ｂ上に導電膜６５ａ〜６５ｃを形成し、導電膜６５ａ〜６５ｃ上にレジストマスク６６を形成する。導電膜６５ａ〜６５ｃは、スパッタリング法、ＣＶＤ法、印刷法、液滴吐出法、蒸着法等を用いて形成する。ここでは、導電膜としては、導電膜６５ａ〜６５ｃの３層が積層した構造の導電膜を示し、導電膜６５ａ、６５ｃにモリブデン膜、導電膜６５ｂにアルミニウム膜を用いた積層導電膜や、導電膜６５ａ、６５ｃにチタン膜、導電膜６５ｂにアルミニウム膜を用いた積層導電膜を示す。導電膜６５ａ〜６５ｃは、スパッタリング法や真空蒸着法で形成する。
レジストマスク６６は、レジストマスク５６と同様に形成することができる。
次に、図１０（Ｂ）に示すように、導電膜６５ａ〜６５ｃの一部をエッチングし、一対の配線７１ａ〜７１ｃ（ソース電極及びドレイン電極として機能する。）を形成する。ここでは、第３のフォトマスクを用いたフォトリソグラフィ工程により形成したレジストマスク６６を用いて、導電膜６５ａ〜６５ｃをウエットエッチングすると、導電膜６５ａ〜６５ｃが選択的にエッチングされる。この結果、導電膜が等方的にエッチングされるため、レジストマスク６６より面積の小さい配線７１ａ〜７１ｃを形成することができる。
次に、レジストマスク６６を用いて一導電型を付与する不純物元素が添加された半導体膜６３をエッチングし分離する。この結果、図１０（Ｃ）に示すような、一対のソース領域及びドレイン領域７２を形成することができる。なお、当該エッチング工程において、バッファ層６２もエッチングすることで、一対のバッファ層７３を形成する。このとき、一対のバッファ層７３が形成されるように、若干、微結晶半導体膜５８をオーバーエッチングしてもよい。この後、レジストマスク６６を除去する。
次に、露出している微結晶半導体膜５８にダメージが入らず、且つ該微結晶半導体膜５８に対するエッチングレートが低い条件でドライエッチングする。この工程により、ソース領域及びドレイン領域間の微結晶半導体膜５８上のエッチング残渣物、レジストマスクの残渣、及びレジストマスクの除去に用いる装置内の汚染源を除去することが可能であり、ソース領域及びドレイン領域間の絶縁を確実なものとすることができる。この結果、薄膜トランジスタのリーク電流を低減することが可能であり、オフ電流が小さく、耐圧の高い薄膜トランジスタを作製することが可能である。なお、エッチングガスには例えば塩素ガスを用いればよい。
なお、図１０（Ｃ）（レジストマスク６６は除く。）は、図１２（Ｂ）のＡ−Ｂの断面図に相当する。図１２（Ｂ）に示すように、ソース領域及びドレイン領域７２の端部は、配線７１ｃの端部の外側に位置することが分かる。また、一対のバッファ層７３の端部は配線７１ｃ及びソース領域及びドレイン領域７２の端部の外側に位置する。また、配線の一方は配線の他方を囲む形状（具体的には、Ｕ字型、Ｃ字型）である。このため、キャリアが移動する領域の面積を増加させることが可能であるため、電流量を増やすことが可能であり、薄膜トランジスタの面積を縮小することができる。また、ゲート電極上において、微結晶半導体膜、配線が重畳されているため、ゲート電極の凹凸の影響が少なく、被覆率の低減及びリーク電流の発生を抑制することができる。
以上の工程により、チャネルエッチ型の薄膜トランジスタ７４を形成することができる。
次に、図１１（Ａ）に示すように、配線７１ａ〜７１ｃ、ソース領域及びドレイン領域７２、一対のバッファ層７３、微結晶半導体膜５８、及びゲート絶縁膜５２ｂ上に保護絶縁膜７６を形成する。保護絶縁膜７６は、ゲート絶縁膜５２ａ、５２ｂと同様に形成することができる。なお、保護絶縁膜７６は、大気中に浮遊する有機物や金属物、水蒸気などの汚染不純物の侵入を防ぐためのものであり、緻密な膜が好ましい。また、保護絶縁膜７６に窒化珪素膜を用いることで、バッファ層７３中の酸素濃度を５×１０１９ａｔｏｍｓ／ｃｍ３以下、好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３以下とすることができ、一対のバッファ層７３の酸化を防止することができる。
次に、図１１（Ｂ）に示すように、保護絶縁膜７６に第４のフォトマスクを用いて形成したレジストマスクを用いて保護絶縁膜７６の一部をエッチングしてコンタクトホールを形成し、当該コンタクトホールにおいて配線７１ｃに接する画素電極７７を形成する。なお、図１１（Ｂ）は、図１２（Ｃ）のＡ−Ｂの断面図に相当する。
画素電極７７は、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム錫酸化物（ＩＴＯ、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの透光性を有する導電性材料を用いることができる。
また、画素電極７７として、導電性高分子（導電性ポリマーともいう）を含む導電性組成物を用いて形成することができる。導電性組成物を用いて形成した画素電極は、シート抵抗が１００００Ω／□以下、波長５５０ｎｍにおける透光率が７０％以上であることが好ましい。また、導電性組成物に含まれる導電性高分子の抵抗率が０．１Ω・ｃｍ以下であることが好ましい。
導電性高分子としては、いわゆるπ電子共役系導電性高分子を用いることができる。例えば、ポリアニリンまたはその誘導体、ポリピロールまたはその誘導体、ポリチオフェンまたはその誘導体、若しくはこれらの２種以上の共重合体などがあげられる。
ここでは、画素電極７７としては、スパッタリング法によりＩＴＯを成膜した後、ＩＴＯ上にレジストを塗布する。次に、第５のフォトマスクを用いてレジストを露光及び現像し、レジストマスクを形成する。次に、レジストマスクを用いてＩＴＯをエッチングして画素電極７７を形成する。
以上により、薄膜トランジスタ、及び表示装置に用いることが可能な素子基板を形成することができる。
次に、図２（Ａ）に示す薄膜トランジスタの作製工程について、以下に示す。
図９（Ａ）に示す工程と同様に、基板５０上にゲート電極５１を形成し、ゲート電極５１上に、ゲート絶縁膜５２ａを形成する。
次に、図１４に示すように、ゲート絶縁膜５２ａ上にドナーとなる不純物元素を含むゲート絶縁膜５９を形成し、ゲート絶縁膜５９上に、シリコン、またはゲルマニウムを含む堆積性ガス及び水素を用いてプラズマＣＶＤ法により微結晶半導体膜５３を形成する。
以下に、ドナーとなる不純物元素を含むゲート絶縁膜５９を形成する方法として、代表例としてリンを含む酸化窒化珪素膜を成膜する工程について、図１３を参照して時系列的に説明する。
図１３は、ゲート絶縁膜５２ａ、ドナーとなる不純物元素を含むゲート絶縁膜５９、微結晶半導体膜５３を形成する工程を説明するタイムチャートであり、代表的な一例を示す。図１３の説明は反応室を大気圧から真空排気４４０する段階から示されており、その後に行われるプレコート処理４４１、基板搬入４４２、ゲート絶縁膜５２ａを形成する成膜処理（１）４４３、真空排気処理４４４、ドナーとなる不純物元素を含むゲート絶縁膜５９を形成する成膜処理（２）４５０、真空排気処理４４６、微結晶半導体膜５３を形成する成膜処理（３）４５１、基板搬出４４９の各処理が時系列的に示されている。
なお、プレコート処理４４１、基板搬入４４２、ゲート絶縁膜５２ａを形成する成膜処理（１）４４３、真空排気処理４４４、真空排気処理４４６、基板搬出４４９は、図８に示す工程と同様であり、真空排気処理４４４及び基板搬出４４９の間にドナーとなる不純物元素を含むゲート絶縁膜５９を形成する成膜処理（２）４５０、微結晶半導体膜５３を形成する成膜処理（３）４５１が入る。
ドナーとなる不純物元素を含むゲート絶縁膜５９を形成する成膜処理（２）４５０は、ゲート絶縁膜を形成する原料ガスに、ドナーとなる不純物元素を含む気体を導入する。ここでは、シランと、一酸化二窒素と、０．００１％〜１％のフォスフィン（水素希釈またはシラン希釈）を反応室内に導入し、グロー放電プラズマにより、リンを含む酸化窒化珪素膜を形成する。ドナーとなる不純物元素を含むゲート絶縁膜５９が成膜されたら、上記原料ガスの導入をやめ、電源をオフにして、プラズマを停止する。
微結晶半導体膜５３を形成する成膜処理（３）４５１は、反応室内において、シリコンまたはゲルマニウムを含む堆積性ガス、ここではシランと、水素及び／又は希ガスとを導入して混合し、高周波電力を印加して発生させたグロー放電プラズマにより、微結晶半導体膜を形成する。シランは水素及び／又は希ガスで１０倍から２０００倍に希釈される。そのため多量の水素及び／又は希ガスが必要とされる。基板の加熱温度は１００℃〜３００℃、好ましくは１２０℃〜２２０℃で行う。微結晶半導体膜５３が形成されたら、上記原料ガスの導入をやめ、電源をオフにして、プラズマを停止する。
なお、微結晶半導体膜５３として、ドナーとなる不純物元素をＳＩＭＳの検出限界より多く含まない微結晶半導体膜を形成するためには、ドナーとなる不純物元素を含むゲート絶縁膜５９を形成する際に、堆積し始める時にドナーとなる不純物を含む気体、ここではフォスフィンを反応室内に導入し、その後フォスフィンの導入を停止して、酸化窒化珪素膜を形成することで、反応室内のリンの概略すべてが酸化窒化珪素内に取り込まれる。このため、後に形成する微結晶半導体膜５３にはドナーとなる不純物元素がＳＩＭＳの検出限界より多く膜中に含まれない。または、ドナーとなる不純物元素が含まれるゲート絶縁膜５９を形成した後、反応室から基板を搬出し、反応室内をクリーニングした後、再度反応室内に基板を搬入して微結晶半導体膜５３を形成することで、ＳＩＭＳの検出限界より多くのドナーとなる不純物元素を含まない微結晶半導体膜５３を形成することができる。さらには、ドナーとなる不純物元素が含まれるゲート絶縁膜５９を形成した後、反応室から基板を搬出し、別の反応室で微結晶半導体膜５３を形成することで、ドナーとなる不純物元素をＳＩＭＳの検出限界より多く含まない微結晶半導体膜５３を形成することができる。
また、図１４において、微結晶半導体膜５３の代わりに、ドナーとなる不純物元素を含む微結晶半導体膜を形成することで、図２（Ｅ）に示すような、ドナーとなる不純物元素を含むゲート絶縁膜５９上に、ドナーとなる不純物元素を含む微結晶半導体膜６１を有する薄膜トランジスタを作製することができる。ドナーとなる不純物元素を含む微結晶半導体膜６１は、ドナーとなる不純物元素を含むゲート絶縁膜５９を形成する際にフォスフィンを反応室内に導入した後、反応室内に残存するフォスフィンを取り込みながら微結晶半導体膜を形成すればよい。または、微結晶半導体膜を形成する際、シラン、水素及び／またはアルゴンと共に、フォスフィンを反応室に導入して形成すればよい。または、ドナーとなる不純物元素を含むゲート絶縁膜５９を形成した後に、反応室内にフォスフィンを流し、反応室内にフォスフィンを付着させた後、微結晶半導体膜を形成すればよい。
次に、図９（Ｂ）乃至図１０の工程を経て、図２（Ａ）に示すような薄膜トランジスタを作製することができる。また、こののち、図１１に示す工程を経て、表示装置に用いることが可能な素子基板を形成することができる。
次に、図２（Ａ）に示す薄膜トランジスタの別の作製方法について、以下に示す。
以下に、ドナーとなる不純物元素を含むゲート絶縁膜５９を形成する方法として、代表例としてリンを含む酸化窒化珪素膜を成膜する工程について、図１５を参照して時系列的に説明する。
図１５は、ゲート絶縁膜５２ａ、ドナーとなる不純物元素を含むゲート絶縁膜５９、微結晶半導体膜５３を形成する工程を説明するタイムチャートであり、代表的な一例を示す。図１５の説明は反応室を大気圧から真空排気４４０する段階から示されており、その後に行われるプレコート処理４４１、基板搬入４４２、ゲート絶縁膜５２ａを形成する成膜処理（１）４４３、真空排気処理４４４、フラッシュ処理４４７、ドナーとなる不純物元素を含むゲート絶縁膜５９を形成する成膜処理（２）４５７、真空排気処理４４６、微結晶半導体膜５３を形成する成膜処理（３）４５１、基板搬出４４９の各処理が時系列的に示されている。
なお、プレコート処理４４１、基板搬入４４２、ゲート絶縁膜５２ａを形成する成膜処理（１）４４３、真空排気処理４４４、真空排気処理４４６、微結晶半導体膜５３を形成する成膜処理（３）４５１、基板搬出４４９は、図１３に示す工程と同様であり、真空排気処理４４４及び真空排気処理４４６の間に、フラッシュ処理４４７、ドナーとなる不純物元素を含むゲート絶縁膜５９を形成する成膜処理（２）４５７が入る。
フラッシュ処理４４７は、反応室内にドナーとなる不純物元素を含む気体を導入し、ゲート絶縁膜５２ａ表面、さらには、反応室の内壁にドナーとなる不純物元素を吸着させる。ここでは、０．００１％〜１％のフォスフィン（水素希釈またはシラン希釈）を反応室内に導入する。なお、ドナーとなる不純物元素を含む気体のほかに、破線４６２で示すように、水素を反応室に導入してもよい。また、破線４６１で示すようにシリコン、またはゲルマニウムを含む堆積ガスを反応室内に導入してもよい。
ドナーとなる不純物元素を含むゲート絶縁膜５９を形成する成膜処理（２）４５７は、原料ガス、ここでは、水素と、シランと、一酸化二窒素とを反応室に導入し、高周波電力を印加して発生させたグロー放電プラズマにより、酸化窒化珪素膜を形成する。この際、ゲート絶縁膜５２ａの表面に析出するドナーとなる不純物元素、さらには反応室の内壁の表面に吸着されたドナーとなる不純物元素、ここではリンを取り込みながら酸化窒化珪素膜が堆積されるため、リンを含む酸化窒化珪素膜を形成することができる。ドナーとなる不純物元素を含むゲート絶縁膜５９が成膜されたら、上記原料ガスの導入をやめ、電源をオフにして、プラズマを停止する。
なお、微結晶半導体膜５３を形成する成膜処理（３）４５１において、ドナーとなる不純物元素をＳＩＭＳの検出限界より多く含まない微結晶半導体膜を形成するためには、ドナーとなる不純物元素を含むゲート絶縁膜５９を形成する際に、堆積し始める時にドナーとなる不純物を含む気体、ここではフォスフィンを反応室内に導入し、その後フォスフィンの導入を停止して、酸化窒化珪素膜を形成することで、反応室内のリンの概略すべてが酸化窒化珪素内に取り込まれる。このため、後に形成する微結晶半導体膜５３にはドナーとなる不純物元素がＳＩＭＳの検出限界より多く膜中に含まれない。または、ドナーとなる不純物元素が含まれるゲート絶縁膜５９を形成した後、反応室から基板を搬出し、反応室内をクリーニングした後、再度反応室内に基板を搬入して微結晶半導体膜５３を形成することで、ドナーとなる不純物元素をＳＩＭＳの検出限界より多く含まない微結晶半導体膜５３を形成することができる。さらには、ドナーとなる不純物元素が含まれるゲート絶縁膜５９を形成した後、反応室から基板を搬出し、別の反応室で微結晶半導体膜５３を形成することで、ドナーとなる不純物元素をＳＩＭＳの検出限界より多く含まない微結晶半導体膜５３を形成することができる。
次に、図９（Ｂ）乃至図１０の工程を経て、図２（Ａ）に示すような薄膜トランジスタを作製することができる。また、こののち、図１１に示す工程を経て、表示装置に用いることが可能な素子基板を形成することができる。
また、微結晶半導体膜５３の代わりに、ドナーとなる不純物元素を含む微結晶半導体膜を形成することで、図２（Ｅ）に示すような、ドナーとなる不純物元素を含むゲート絶縁膜５９上に、ドナーとなる不純物元素を含む微結晶半導体膜６１を有する薄膜トランジスタを作製することができる。ドナーとなる不純物元素を含む微結晶半導体膜６１は、ドナーとなる不純物元素を含むゲート絶縁膜５９を形成する際にフォスフィンを反応室内に導入した後、反応室内に残存するフォスフィンを取り込みながら微結晶半導体膜を形成すればよい。または、微結晶半導体膜を形成する際、シラン、水素及び／またはアルゴンと共に、フォスフィンを反応室に導入して形成すればよい。または、ドナーとなる不純物元素を含むゲート絶縁膜５９を形成した後に、反応室内にフォスフィンを流し、反応室内にフォスフィンを付着させた後、微結晶半導体膜を形成すればよい。
次に、図３（Ａ）に示す薄膜トランジスタの作製工程について、以下に示す。
図９（Ａ）に示す工程と同様に、基板５０上にゲート電極５１を形成する。
次に、プラズマＣＶＤ装置の反応室内に、ドナーとなる不純物元素を含む膜を保護膜として形成した後、反応室内に基板５０を搬入し、ゲート電極５１上にゲート絶縁膜及び微結晶半導体膜を堆積する。この場合、反応室内を真空にすると、更にはプラズマを発生させることにより、反応室内に形成された保護膜からドナーとなる不純物元素が反応室内に脱離される。また、当該脱離したドナーとなる不純物元素を取り込みつつ、ゲート絶縁膜及び微結晶半導体膜を形成するため、ゲート電極５１上にドナーとなる不純物元素を含むゲート絶縁膜と、ドナーとなる不純物元素を含む微結晶半導体膜を形成することができる。
以下に、ドナーとなる不純物元素を含むゲート絶縁膜及び微結晶半導体膜の形成方法として、代表例としてリンを含む窒化珪素膜、リンを含む酸化窒化珪素膜、及びリンを含む微結晶シリコン膜を成膜する工程について、図１６を参照して時系列的に説明する。
図１６は、ドナーとなる不純物元素を含むゲート絶縁膜５９ａ、５９ｂ、ドナーとなる不純物元素を含む微結晶半導体膜６７を形成する工程を説明するタイムチャートであり、代表的な一例を示す。図１６の説明は反応室を大気圧から真空排気４４０する段階から示されており、その後に行われるプレコート処理４５２、基板搬入４４２、ドナーとなる不純物元素を含むゲート絶縁膜５９ａを形成する成膜処理（１）４５３、真空排気処理４４４、ドナーとなる不純物元素を含むゲート絶縁膜５９ｂを形成する成膜処理（２）４５４、真空排気処理４４６、ドナーとなる不純物元素を含む微結晶半導体膜６７を形成する成膜処理（３）４５５、基板搬出４４９の各処理が時系列的に示されている。
プレコート処理４５２において、プラズマＣＶＤ装置の反応室内に、ドナーとなる不純物元素を含むゲート絶縁膜と同様または類似の組成の膜を保護膜としてプレコートする。ここでは、０．００１％〜１％のフォスフィン（水素希釈）と、シリコン、またはゲルマニウムを含む堆積性ガス、ここではシランと、水素と、更にはアンモニア、一酸化二窒素、窒素のいずれか一つまたは複数とを反応室内に導入し、グロー放電プラズマにより、リンを含む酸化窒化珪素膜、リンを含む酸化珪素膜、リンを含む窒化珪素膜、またはリンを含む窒化酸化珪素膜を形成する。この結果、ゲート絶縁膜中に反応室を構成する金属を不純物として取り込んでしまうのを防ぐことができると共に、ドナーとなる不純物元素を後に形成されるゲート絶縁膜、微結晶半導体膜等に添加することができる。
基板搬入４４２において、反応室に接続されるロードロック室から基板が反応室に搬入される。また、基板搬入の前後において、反応室内の圧力を真空排気するが、そのときに、反応室にプレコートされた保護膜から含まれるドナーとして機能する不純物元素が反応室内に解離する。
ドナーとなる不純物元素を含むゲート絶縁膜５９ａを形成する成膜処理（１）４５３は、原料ガス、ここでは、水素と、シランと、アンモニアとを導入して混合し、高周波電力を印加して発生させたグロー放電プラズマにより、窒化珪素膜を堆積させると、反応室内に解離されたドナーとなる不純物元素、ここでは、リンを取り込みながら窒化珪素が堆積される。また、グロー放電プラズマが反応室の内壁まで広がると、上記原料ガスに加え、反応室内にプレコートされた保護膜からもドナーとなる不純物元素、ここではリンが解離する。このため、リンを含む窒化珪素膜を形成することができる。なお、上記の原料ガスの他に窒素を反応室内に導入してもよい。ドナーとなる不純物元素を含むゲート絶縁膜５９ａが成膜されたら、上記原料ガスの導入をやめ、電源をオフにして、プラズマを停止する。
真空排気処理４４４において、反応室内を所定の真空度まで真空排気する。
ドナーとなる不純物元素を含むゲート絶縁膜５９ｂを形成する成膜処理（２）４５４は、原料ガス、ここでは、水素と、シランと、一酸化二窒素とを導入して混合し、高周波電力を印加して発生させたグロー放電プラズマにより、酸化窒化珪素膜を堆積させると、反応室内に解離されたドナーとなる不純物元素、ここでは、リンを取り込みながら酸化窒化珪素膜が堆積される。ドナーとなる不純物元素を含むゲート絶縁膜５９ｂが成膜されたら、上記原料ガスの導入をやめ、電源をオフにして、プラズマを停止する。
真空排気処理４４６において、反応室内を所定の真空度まで真空排気する。
ドナーとなる不純物元素を含む微結晶半導体膜６７を形成する成膜処理（３）４５５は、反応室内において、シリコンまたはゲルマニウムを含む堆積性ガス、ここではシランと、水素及び／又は希ガスとを導入して混合し、高周波電力を印加して発生させたグロー放電プラズマにより、微結晶半導体膜を形成する。シランは水素及び／又は希ガスで１０倍から２０００倍に希釈される。そのため多量の水素及び／又は希ガスが必要とされる。基板の加熱温度は１００℃〜３００℃、好ましくは１２０℃〜２２０℃で行う。この際、反応室内に解離されたドナーとなる不純物元素を取り込みつつ堆積するため、ここではリンを含む微結晶半導体膜が形成される。この結果、半導体膜堆積初期段階において非晶質半導体が形成されず、ゲート絶縁膜５９ｂに対して法線方向に結晶が成長し、柱状の微結晶半導体が並んだ、結晶性の高い微結晶半導体膜を形成することができる。また、導電性の高いドナーとなる不純物元素を含む微結晶半導体膜を形成することができる。
本形態では、ドナーとなる不純物元素を含むゲート絶縁膜５９ａ、５９ｂ、ドナーとなる不純物元素を含む微結晶半導体膜６７が形成されることを特徴とする。ドナーとなる不純物元素のピーク濃度は、６×１０１５ａｔｏｍｓ／ｃｍ３以上３×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは３×１０１６ａｔｏｍｓ／ｃｍ３以上３×１０１７ａｔｏｍｓ／ｃｍ３以下であることが好ましい。
基板搬出４４９において、反応室から反応室に接続されるロードロック室へ基板を搬出する。このときの反応室の圧力はロードロック室と同じ圧力となる。
次に、図１７（Ｂ）に示すように、ドナーとなる不純物元素を含む微結晶半導体膜６７上にバッファ層５４、及び一導電型を付与する不純物元素が添加された半導体膜５５を形成する。次に、図９（Ｂ）乃至図１０の工程を経て、図３（Ａ）に示すような薄膜トランジスタを作製することができる。また、こののち、図１１に示す工程を経て、表示装置に用いることが可能な素子基板を形成することができる。
なお、微結晶半導体膜６７の代わりに、図１９に示すように、ドナーとなる不純物元素をＳＩＭＳの検出限界より多く含まない微結晶半導体膜５３を形成することで、図４（Ｃ）に示すような薄膜トランジスタを作製することができる。微結晶半導体膜５３を形成するためには、ドナーとなる不純物元素を含むゲート絶縁膜５９ｂを形成する際に、堆積し始める時にドナーとなる不純物元素を含む気体、ここではフォスフィンを反応室内に導入し、その後フォスフィンの導入を停止して、酸化窒化珪素膜を形成することで、反応室内のリンの概略すべてが酸化窒化珪素内に取り込まれる。このため、後に形成する微結晶半導体膜５３にはドナーとなる不純物元素がＳＩＭＳの検出限界より多く膜中に含まれない。または、ドナーとなる不純物元素が含まれるゲート絶縁膜５９ｂを形成した後、反応室から基板を搬出し、反応室内をクリーニングした後、再度反応室内に基板を搬入して微結晶半導体膜５３を形成することで、ドナーとなる不純物元素をＳＩＭＳの検出限界より多く含まない微結晶半導体膜５３を形成することができる。さらには、ドナーとなる不純物元素が含まれるゲート絶縁膜５９ｂを形成した後、反応室から基板を搬出し、別の反応室で微結晶半導体膜５３を形成することで、ドナーとなる不純物元素をＳＩＭＳの検出限界より多く含まない微結晶半導体膜５３を形成することができる。
次に、図３（Ａ）に示す薄膜トランジスタの別の作製方法について、以下に示す。
図１８は、図１７（Ａ）に示すように、ドナーとなる不純物元素を含むゲート絶縁膜５９ａ、５９ｂ、ドナーとなる不純物元素を含む微結晶半導体膜６７を形成する工程を説明するタイムチャートであり、代表的な一例を示す。図１８には、反応室を大気圧から真空排気４４０する段階から示されており、その後に行われるプレコート処理４４１、基板搬入４４２、フラッシュ処理４４７、ドナーとなる不純物元素を含むゲート絶縁膜５９ａを形成する成膜処理（１）４５６、真空排気処理４４４、ドナーとなる不純物元素を含むゲート絶縁膜５９ｂを形成する成膜処理（２）４５７、真空排気処理４４６、ドナーとなる不純物元素を含む微結晶半導体膜６７を形成する成膜処理（３）４５５、基板搬出４４９の各処理が時系列的に示されている。
なお、プレコート処理４４１、基板搬入４４２、基板搬出４４９は、図１３に示す工程と同様であり、基板搬入４４２、基板搬出４４９の間に、フラッシュ処理４４７、ドナーとなる不純物元素を含むゲート絶縁膜５９ａを形成する成膜処理（１）４５６、真空排気処理４４４、ドナーとなる不純物元素を含むゲート絶縁膜５９ｂを形成する成膜処理（２）４５７、真空排気処理４４６、ドナーとなる不純物元素を含む微結晶半導体膜６７を形成する成膜処理（３）４５５が入る。
フラッシュ処理４４７は反応室内にドナーとなる不純物元素を含む気体を導入し、基板５０、ゲート電極５１表面、さらには、反応室の内壁にドナーとなる不純物元素を吸着させる。ここでは、０．００１％〜１％のフォスフィン（水素希釈）を反応室内に導入する。なお、ドナーとなる不純物元素を含む気体のほかに、破線４６２で示すように、水素を反応室に導入してもよい。また、破線４６１で示すようにシリコン、またはゲルマニウムを含む堆積ガスを反応室内に導入してもよい。シリコン、またはゲルマニウムを含む堆積ガスを反応室に導入することで、反応室の酸素、窒素、フッ素などの不純物を反応室外へ排出することが可能であり、成膜する膜への汚染を防ぐことができる。
ドナーとなる不純物元素を含むゲート絶縁膜５９ａを形成する成膜処理（１）４５６は、原料ガス、ここでは、水素と、シランと、アンモニアとを導入して混合し、高周波電力を印加して発生させたグロー放電プラズマにより、窒化珪素膜を形成する。なお、上記の原料ガスの他に窒素を反応室内に導入してもよい。この際、基板５０またはゲート電極５１、さらには反応室の内壁の表面に吸着されたドナーとなる不純物元素、ここではリンを取り込みながら窒化珪素膜が堆積されるため、リンを含む窒化珪素膜を形成することができる。ドナーとなる不純物元素を含むゲート絶縁膜５９ａが成膜されたら、上記原料ガスの導入をやめ、電源をオフにして、プラズマを停止する。
真空排気処理４４４において、反応室内を所定の真空度まで真空排気する。
ドナーとなる不純物元素を含むゲート絶縁膜５９ｂを形成する成膜処理（２）４５７は、原料ガス、ここでは、水素と、シランと、一酸化二窒素とを導入して混合し、高周波電力を印加して発生させたグロー放電プラズマにより、酸化窒化珪素膜を形成する。この際、ドナーとなる不純物元素を含むゲート絶縁膜５９ａの表面に析出するドナーとなる不純物元素、さらには反応室の内壁の表面に吸着されたドナーとなる不純物元素、ここではリンを取り込みながら酸化窒化珪素膜が堆積されるため、ドナーとなる不純物元素を含むゲート絶縁膜５９ｂとして、リンを含む酸化窒化珪素膜を形成することができる。ドナーとなる不純物元素を含むゲート絶縁膜５９ｂが成膜されたら、上記原料ガスの導入をやめ、電源をオフにして、プラズマを停止する。
真空排気処理４４６において、反応室内を所定の真空度まで真空排気する。
ドナーとなる不純物元素を含む微結晶半導体膜を形成する成膜処理（３）４５５は、反応室内において、シリコンまたはゲルマニウムを含む堆積性ガス、ここではシランと、水素及び／又は希ガスとを導入して混合し、高周波電力を印加して発生させたグロー放電プラズマにより、微結晶半導体膜を形成する。シランは水素及び／又は希ガスで１０倍から２０００倍に希釈される。そのため多量の水素及び／又は希ガスが必要とされる。基板の加熱温度は１００℃〜３００℃、好ましくは１２０℃〜２２０℃で行う。微結晶シリコン膜の成長表面を水素で不活性化し、微結晶シリコンの成長を促進するためには１２０℃〜２２０℃で成膜を行うことが好ましい。この際、反応室内に解離されたドナーとなる不純物元素を取り込みつつ堆積されるため、ここではリンを含む微結晶半導体膜が形成される。半導体膜堆積初期段階において非晶質半導体が形成されず、ドナーとなる不純物元素を含むゲート絶縁膜５９ｂに対して法線方向に結晶が成長し、柱状の微結晶半導体が並んだ、結晶性の高い微結晶半導体膜を形成することができる。また、ドナーとなる不純物元素を含むゲート絶縁膜５９ｂ表面に析出するドナーとなる不純物元素が微結晶半導体膜中に取り込まれるため、導電性の高いドナーとなる不純物元素を含む微結晶半導体膜を形成することができる。
本形態では、ドナーとなる不純物元素を含むゲート絶縁膜５９ａ、５９ｂ、微結晶半導体膜６７が形成されることを特徴とする。ドナーとなる不純物元素のピーク濃度は、６×１０１５ａｔｏｍｓ／ｃｍ３以上３×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは３×１０１６ａｔｏｍｓ／ｃｍ３以上３×１０１７ａｔｏｍｓ／ｃｍ３以下であることが好ましい。
基板搬出４４９において、反応室から反応室に接続されるロードロック室へ基板を搬出する。このときの反応室の圧力はロードロック室と同じ圧力となる。
次に、図１７（Ｂ）に示すように、ドナーとなる不純物元素を含む微結晶半導体膜６７上にバッファ層５４、及び一導電型を付与する不純物元素が添加された半導体膜５５を形成する。次に、図９（Ｂ）乃至図１０の工程を経て、図３（Ａ）に示すような薄膜トランジスタを作製することができる。また、こののち、図１１に示す工程を経て、表示装置に用いることが可能な素子基板を形成することができる。
なお、微結晶半導体膜６７の代わりに、図１９に示すように、ＳＩＭＳの検出限界より多くのドナーとなる不純物元素を含まない微結晶半導体膜５３を形成することで、図４（Ｃ）に示すような薄膜トランジスタを作製することができる。微結晶半導体膜５３を形成するためには、ドナーとなる不純物元素を含むゲート絶縁膜５９ｂを形成する際に、堆積し始める時にドナーとなる不純物元素を含む気体、ここではフォスフィンを反応室内に導入し、その後フォスフィンの導入を停止して、酸化窒化珪素膜を形成することで、反応室内のリンの概略すべてが酸化窒化珪素内に取り込まれる。このため、後に形成する微結晶半導体膜５３にはドナーとなる不純物元素がＳＩＭＳの検出限界より多く膜中に含まれない。または、ドナーとなる不純物元素が含まれるゲート絶縁膜５９ｂを形成した後、反応室から基板を搬出し、反応室内をクリーニングした後、再度反応室内に基板を搬入して微結晶半導体膜５３を形成することで、ＳＩＭＳの検出限界より多くのドナーとなる不純物元素を含まない微結晶半導体膜５３を形成することができる。さらには、ドナーとなる不純物元素が含まれるゲート絶縁膜５９ｂを形成した後、反応室から基板を搬出し、別の反応室で微結晶半導体膜５３を形成することで、ＳＩＭＳの検出限界より多くのドナーとなる不純物元素を含まない微結晶半導体膜５３を形成することができる。
次に、図７（Ａ）に示す薄膜トランジスタの作製方法について、以下に示す。
以下に、ドナーとなる不純物元素を含むゲート絶縁膜５９ｃを形成する方法として、代表例としてリンを含む窒化珪素膜を成膜する工程について、図２０を参照して時系列的に説明する。
図２０は、図２１に示すように、ゲート電極５１及び基板５０上に、ゲート絶縁膜５２ａ、５２ｂ、ドナーとなる不純物元素を含むゲート絶縁膜５９ｃ、微結晶半導体膜５３を形成する工程を説明するタイムチャートであり、代表的な一例を示す。図２０の説明は反応室を大気圧から真空排気４４０する段階から示されており、その後に行われるプレコート処理４４１、基板搬入４４２、ゲート絶縁膜５２ａを形成する成膜処理（１）４４３、真空排気処理４４４、ゲート絶縁膜５２ｂを形成する成膜処理（２）４４５、真空排気処理４４６、フラッシュ処理４４７、ドナーとなる不純物元素を含むゲート絶縁膜５９ｃを形成する成膜処理（４）４５８、真空排気処理４５９、微結晶半導体膜５３を形成する成膜処理（３）４５１、基板搬出４４９の各処理が時系列的に示されている。
なお、プレコート処理４４１、基板搬入４４２、ゲート絶縁膜５２ａを形成する成膜処理（１）４４３、真空排気処理４４４、ゲート絶縁膜５２ｂを形成する成膜処理（２）４４５、真空排気処理４４６、基板搬出４４９は、図８に示す工程と同様であり、微結晶半導体膜５３を形成する成膜処理（３）４５１は図１３に示す工程と同様であり、真空排気処理４４６及び成膜処理（３）４５１の間に、フラッシュ処理４４７、ドナーとなる不純物元素を含むゲート絶縁膜５９ｃを形成する成膜処理（４）４５８、真空排気処理４５９が入る。
フラッシュ処理４４７は、反応室内にドナーとなる不純物元素を含む気体を導入し、ゲート絶縁膜５２ｂ表面、さらには、反応室の内壁にドナーとなる不純物元素を吸着させる。ここでは、０．００１％〜１％のフォスフィン（水素希釈）を反応室内に導入する。なお、ドナーとなる不純物元素を含む気体のほかに、破線４６２で示すように、水素を反応室に導入してもよい。また、破線４６１で示すようにシリコン、またはゲルマニウムを含む堆積ガスを反応室内に導入してもよい。
ドナーとなる不純物元素を含むゲート絶縁膜５９ｃを形成する成膜処理（４）４５８は、ゲート絶縁膜の原料ガス、ここでは、水素と、シランと、アンモニアとを導入して混合し、高周波電力を印加して発生させたグロー放電プラズマにより、窒化珪素膜を形成する。この際、ゲート絶縁膜５２ｂの表面に析出するドナーとなる不純物元素、さらには反応室の内壁の表面に吸着されたドナーとなる不純物元素、ここではリンを取り込みながら窒化珪素膜が堆積されるため、リンを含む窒化珪素膜を形成することができる。ドナーとなる不純物元素を含むゲート絶縁膜５９ｃが成膜されたら、上記原料ガスの導入をやめ、電源をオフにして、プラズマを停止する。
真空排気処理４５９において、反応室内を所定の真空度まで真空排気する。
この後、ドナーとなる不純物元素を含むゲート絶縁膜５９ｃ上に微結晶半導体膜５３を形成する。
なお、微結晶半導体膜５３を形成する成膜処理（３）４５１において、ＳＩＭＳの検出限界より多くのドナーとなる不純物元素を含まない微結晶半導体膜を形成するためには、フラッシュ処理４４７の際における、ドナーとなる不純物元素を含む気体、ここではフォスフィンを反応室内に導入する量を制御することで、後に形成する微結晶半導体膜５３にはドナーとなる不純物元素がＳＩＭＳの検出限界より多く膜中に含まれない。または、ドナーとなる不純物元素が含まれるゲート絶縁膜５９ｃを形成した後、反応室から基板を搬出し、反応室内をクリーニングした後、再度反応室内に基板を搬入して微結晶半導体膜５３を形成することで、ＳＩＭＳの検出限界より多くのドナーとなる不純物元素を含まない微結晶半導体膜５３を形成することができる。さらには、ドナーとなる不純物元素が含まれるゲート絶縁膜５９ｃを形成した後、反応室から基板を搬出し、別の反応室で微結晶半導体膜５３を形成することで、ＳＩＭＳの検出限界より多くのドナーとなる不純物元素を含まない微結晶半導体膜５３を形成することができる。
なお、ドナーとなる不純物元素を含むゲート絶縁膜５９ｃの形成方法として、フラッシュ処理４４７を行った後、ゲート絶縁膜５２ｂに対し、高密度プラズマを用いて窒化処理して、ゲート絶縁膜５９ｂの表面にドナーとなる不純物元素を含む窒素珪素層を形成することができる。高密度プラズマは、高い周波数のマイクロ波、たとえば２．４５ＧＨｚを使うことによって生成される。低電子温度が特徴である高密度プラズマは、活性種の運動エネルギーが低いため、従来のプラズマ処理に比べプラズマダメージが少なく欠陥が少ない層を形成することができる。また、ゲート絶縁膜５９ｂの表面の粗さが小さくできるため、キャリア移動度を大きくすることができる。
また、図２０に示すフラッシュ処理４４７を行わず、ゲート絶縁膜を形成する原料ガスと共に、図２０に示す破線４６３のようにドナーとなる不純物元素を含む気体を用いて、ドナーとなる不純物元素を有するゲート絶縁膜５９ｃを形成してもよい。
この後、実施の形態１に示す薄膜トランジスタの作製工程と同様の工程により、図７（Ｃ）に示す薄膜トランジスタを作製することができる。
なお、本実施の形態における工程においてグロー放電プラズマの生成は、１ＭＨｚから２０ＭＨｚ、代表的には１３．５６ＭＨｚの高周波電力、または２０ＭＨｚより大きく１２０ＭＨｚ程度までのＶＨＦ帯の高周波電力を印加することで行われる。
また、微結晶半導体膜の成膜処理においては、シラン及び水素の他、反応ガスに希ガスとしてヘリウムを加えても良い。ヘリウムは２４．５ｅＶとすべての気体中で最も高いイオン化エネルギーを持ち、そのイオン化エネルギーよりも少し低い、約２０ｅＶの準位に準安定状態があるので、放電持続中においては、イオン化にはその差約４ｅＶしか必要としない。そのため放電開始電圧も全ての気体中最も低い値を示す。このような特性から、ヘリウムはプラズマを安定的に維持することができる。また、均一なプラズマを形成することができるので、微結晶シリコン膜を堆積する基板の面積が大きくなってもプラズマ密度の均一化を図る効果を奏する。
本実施の形態で作製する薄膜トランジスタは、ゲート絶縁膜または微結晶半導体膜にドナーとなる不純物元素が含まれるため、微結晶半導体膜はゲート絶縁膜との界面における結晶性が高いとともに、微結晶半導体膜の結晶性が向上する。このため、微結晶半導体膜を用いた薄膜トランジスタは、非晶質半導体膜や従来の微結晶半導体膜を用いた薄膜トランジスタと比較して電界効果移動度が高く、またオン電流も高い。このため、表示素子のスイッチングとして、チャネル形成領域が微結晶半導体膜で形成される薄膜トランジスタを用いることで、チャネル形成領域の面積、即ち薄膜トランジスタの面積を縮小することが可能である。このため、一画素あたりに示す薄膜トランジスタの面積が小さくなり、画素の開口率を高めることが可能である。この結果、解像度の高い表示装置を作製することができる。
また、本実施の形態で作製する薄膜トランジスタのチャネル形成領域は、微結晶半導体膜で形成されているため、非晶質半導体膜と比較して抵抗率が低い。このため、微結晶半導体膜５３を用いた薄膜トランジスタは、電流電圧特性を示す曲線の立ち上がり部分の傾きが急峻となり、スイッチング素子としての応答性が優れ、高速動作が可能となる。また、薄膜トランジスタのチャネル形成領域に当該微結晶半導体膜を用いることで、薄膜トランジスタの閾値の変動を抑制することが可能である。このため、電気特性のばらつきの少ない表示装置を作製することができる。
さらには、本実施の形態で作製する薄膜トランジスタは、チャネル形成領域である微結晶半導体膜とソース領域及びドレイン領域である一導電型を付与する不純物元素が添加された半導体膜の間に、バッファ層として、抵抗率の高い非晶質半導体膜を形成する。オフ電流は当該バッファ層を流れるが、バッファ層は高抵抗領域であるため、オフ電流を抑えることができる。
次に、上記反応室が適用されるプラズマＣＶＤ装置の一例として、ゲート絶縁膜、微結晶半導体膜の成膜に適した構成の一例を示す。
図２２は複数の反応室を備えたマルチ・チャンバ・プラズマＣＶＤ装置の一例を示す。この装置は共通室４２３と、ロード／アンロード室４２２、第１反応室４００ａ、第２反応室４００ｂ、第３反応室４００ｃを備えた構成となっている。ロード／アンロード室４２２のカセットに装填される基板は、共通室４２３の搬送機構４２６によって各反応室に搬出入される枚葉式の構成である。共通室４２３と各室の間にはゲートバルブ４２５が備えられ、各反応室で行われる処理が、相互に干渉しないように構成されている。
各反応室は形成する薄膜の種類によって区分されている。例えば、第１反応室４００ａはゲート絶縁膜などの絶縁膜を成膜し、第２反応室４００ｂはチャネルを形成する微結晶半導体膜及びバッファ層を成膜し、第３反応室４００ｃはソース及びドレインを形成する一導電型を付与する不純物元素が添加された半導体膜を成膜する反応室として充当される。勿論、反応室の数はこれに限定されるわけではなく、必要に応じて任意に増減することができる。また、一の反応室で一の膜を成膜するようにしても良いし、一の反応室で複数の膜を成膜するように構成しても良い。
各反応室には排気手段としてターボ分子ポンプ４１９とドライポンプ４２０が接続されている。排気手段はこれらの真空ポンプの組み合わせに限定されるものではなく、概略１０−１Ｐａから１０−５Ｐａの真空度にまで排気できるものであれば他の真空ポンプを適用することができる。排気手段４３０と各反応室との間にはバタフライバルブ４１７が設けられており、これによって真空排気を遮断させることができ、コンダクタンスバルブ４１８によって排気速度を制御して、それぞれの反応室の圧力を調節することができる。
なお、微結晶半導体膜を形成する第２反応室４００ｂは超高真空まで真空排気するものとして、クライオポンプ４２１を連結してもよい。クライオポンプ４２１を用いることで、反応室の圧力を１０−５Ｐａよりも低い圧力の超高真空とすることができる。本実施の形態では、反応室内を１０−５Ｐａよりも低い圧力の超高真空とすることで、微結晶半導体膜中の酸素濃度の低減に効果的である。この結果、微結晶半導体膜５３に含まれる酸素の濃度を１×１０１６ａｔｏｍｓ／ｃｍ３以下とすることができる。微結晶半導体膜中の酸素濃度を低減することで、膜中の欠陥を低減し、結晶性を高めることが可能となるため、キャリアの移動度を向上させることが可能である。
ガス供給手段４０８はシランに代表される半導体材料ガス若しくは希ガスなどプロセスに用いるガスが充填されるシリンダ４１０、ストップバルブ４１２、マスフローコントローラ４１３などで構成されている。ガス供給手段４０８ｇは第１反応室４００ａに接続され、ゲート絶縁膜を成膜するためのガスを供給する。ガス供給手段４０８ｉは第２反応室４００ｂに接続され、微結晶半導体膜、及びバッファ層用のガスを供給する。ガス供給手段４０８ｎは第３反応室４００ｃに接続され、例えばｎ型半導体膜用のガスを供給する。また、ドナーとなる不純物元素を含む気体の一つであるフォスフィンは、第１の反応室４００ａ、第２の反応室４００ｂに供給される。ガス供給手段４０８ａはアルゴンを供給し、ガス供給手段４０８ｆは反応室内のクリーニングに用いるエッチングガスを供給する系統であり、これらは各反応室共通のラインとして構成されている。
各反応室にはプラズマを形成するための高周波電力供給手段４０３が連結されている。高周波電力供給手段４０３は高周波電源４０４と整合器４０６が含まれる。
図２３は、図２２のマルチ・チャンバ・プラズマＣＶＤ装置の構成に、第４反応室４００ｄを追加した構成を示す。第４反応室４００ｄには、ガス供給手段４０８ｂが連結されている。その他、高周波電力供給手段、排気手段の構成は同様である。各反応室は形成する薄膜の種類によって使い分けることが可能である。例えば、第１反応室４００ａはゲート絶縁膜などの絶縁膜を成膜し、第２反応室４００ｂは半導体膜及びチャネル形成領域用の微結晶半導体膜を成膜し、第４反応室４００ｄではチャネル形成領域用の微結晶半導体膜を保護するバッファ層を形成し、第３反応室４００ｃはソース及びドレインを形成する一導電型を付与する不純物元素が添加された半導体膜を成膜する反応室として用いることができる。それぞれの薄膜は最適な成膜温度があるので、反応室を個別に分けておくことで成膜温度を管理することが容易となる。さらに、同じ膜種を繰り返し成膜することができるので、前に形成された膜に起因する残留不純物の影響を排除することができる。
なお、同一反応室内において、微結晶半導体膜、バッファ層、一導電型を付与する不純物元素が添加された半導体膜を連続的に形成してもよい。具体的には、ゲート絶縁膜が形成された基板を反応室に搬入し、そこで微結晶半導体膜、バッファ層、及び一導電型を付与する不純物元素が添加された半導体膜を連続的に成膜する。この後、反応室から基板を搬出した後、反応室内をフッ素ラジカル等でクリーニングする。しかしながら、反応室内をクリーニングしても、反応室内にはドナーとなる不純物元素が残留する場合がある。このような反応室に、ゲート絶縁膜が形成された基板を搬入し、微結晶半導体膜を形成すると、微結晶半導体膜中にドナーとなる不純物元素が含まれる。このため、ゲート絶縁膜との界面における結晶性が高く、ドナーとなる不純物元素を含む微結晶半導体膜を形成することができる。
次に、上記形態とは異なる薄膜トランジスタの作製方法について、図２４乃至図３０を用いて説明する。ここでは、上記形態よりフォトマスク数を削減することが可能なプロセスを用いて薄膜トランジスタを作製する工程について示す。ここでは、図１（Ａ）に示す薄膜トランジスタの作製工程を示すが、図１（Ｄ）、図２乃至図５に示す薄膜トランジスタの作製工程に以下の形態を適用することができる。
図１（Ａ）と同様に、基板５０上に導電膜を形成し、導電膜上にレジストを塗布し、第１のフォトマスクを用いたフォトリソグラフィ工程により形成したレジストマスクを用いて導電膜の一部をエッチングして、ゲート電極５１を形成する。次に、図２４（Ａ）に示すように、ゲート電極５１上に、ゲート絶縁膜５２ａ、５２ｂを形成する。図９（Ｂ）及び（Ｃ）と同様の工程により、ドナーとなる不純物元素を含む微結晶半導体膜５７を形成する。次に、当該微結晶半導体膜５７上に、微結晶半導体膜５３、バッファ層５４、一導電型を付与する不純物元素が添加された半導体膜５５、及び導電膜６５ａ〜６５ｃを順に形成する。次に、導電膜６５ａ上にレジスト８０を塗布する。
レジスト８０は、ポジ型レジストまたはネガ型レジストを用いることができる。ここでは、ポジ型レジストを用いて示す。
次に、第２のフォトマスクとして多階調マスク１５９を用いて、レジスト８０に光を照射して、レジスト８０を露光する。
ここで、多階調マスク１５９を用いた露光について、図２５を用いて説明する。
多階調マスクとは、露光部分、中間露光部分、及び未露光部分に３つのレベルで露光を行うことが可能なマスクであり、一度の露光及び現像工程により、複数（代表的には二種類）の厚さの領域を有するレジストマスクを形成することが可能である。このため、多階調マスクを用いることで、フォトマスクの枚数を削減することが可能である。
多階調マスクの代表例としては、図２５（Ａ）に示すようなグレートーンマスク１５９ａ、図２５（Ｃ）に示すようなハーフトーンマスク１５９ｂがある。
図２５（Ａ）に示すように、グレートーンマスク１５９ａは、透光性を有する基板１６３及びその上に形成される遮光部１６４並びに回折格子１６５で構成される。遮光部１６４においては、光の透過率が０％である。一方、回折格子１６５はスリット、ドット、メッシュ等の光透過部の間隔を、露光に用いる光の解像度限界以下の間隔とすることにより、光の透過率を制御することができる。なお、回折格子１６５は、周期的なスリット、ドット、メッシュ、または非周期的なスリット、ドット、メッシュどちらも用いることができる。
透光性を有する基板１６３は、石英等の透光性を有する基板を用いることができる。遮光部１６４及び回折格子１６５は、クロムや酸化クロム等の光を吸収する遮光材料を用いて形成することができる。
グレートーンマスク１５９ａに露光光を照射した場合、図２５（Ｂ）に示すように、遮光部１６４においては、光透過率１６６は０％であり、遮光部１６４及び回折格子１６５が設けられていない領域では光透過率１６６は１００％である。また、回折格子１６５においては、１０〜７０％の範囲で調整可能である。回折格子１６５における光の透過率の調整は、回折格子のスリット、ドット、またはメッシュの間隔及びピッチの調整により可能である。
図２５（Ｃ）に示すように、ハーフトーンマスク１５９ｂは、透光性を有する基板１６３及びその上に形成される半透過部１６７並びに遮光部１６８で構成される。半透過部１６７は、ＭｏＳｉＮ、ＭｏＳｉ、ＭｏＳｉＯ、ＭｏＳｉＯＮ、ＣｒＳｉなどを用いることができる。遮光部１６８は、クロムや酸化クロム等の光を吸収する遮光材料を用いて形成することができる。
ハーフトーンマスク１５９ｂに露光光を照射した場合、図２５（Ｄ）に示すように、遮光部１６８においては、光透過率１６９は０％であり、遮光部１６８及び半透過部１６７が設けられていない領域では光透過率１６９は１００％である。また、半透過部１６７においては、１０〜７０％の範囲で調整可能である。半透過部１６７に於ける光の透過率の調整は、半透過部１６７の材料により可能である。
多階調マスクを用いて露光した後、現像することで、図２４（Ｂ）に示すように、膜厚の異なる領域を有するレジストマスク８１を形成することができる。
次に、レジストマスク８１により、ドナーとなる不純物元素を含む微結晶半導体膜５７、微結晶半導体膜５３、バッファ層５４、一導電型を付与する不純物元素が添加された半導体膜５５、及び導電膜６５ａ〜６５ｃをエッチングし分離する。この結果、図２６（Ａ）に示すような、ドナーとなる不純物元素を含む微結晶半導体膜６１、微結晶半導体膜５８、バッファ層６２、一導電型を付与する不純物元素が添加された半導体膜６３、及び導電膜８５ａ〜８５ｃを形成することができる。なお、図２６（Ａ）（レジストマスク８１を除く。）は図３０（Ａ）のＡ−Ｂにおける断面図に相当する。
次に、レジストマスク８１をアッシングする。この結果、レジストの面積が縮小し、厚さが薄くなる。このとき、膜厚の薄い領域のレジスト（ゲート電極５１の一部と重畳する領域）は除去され、図２６（Ａ）に示すように、分離されたレジストマスク８６を形成することができる。
次に、レジストマスク８６を用いて、導電膜８５ａ〜８５ｃをエッチングし分離する。この結果、図２６（Ｂ）に示すような、一対の配線９２ａ〜９２ｃを形成することができる。レジストマスク８６を用いて導電膜８５ａ〜８５ｃをウエットエッチングすると、導電膜８５ａ〜８５ｃが選択的にエッチングされる。この結果、導電膜が等方的にエッチングされるため、レジストマスク８６より面積の小さい配線９２ａ〜９２ｃを形成することができる。
次に、レジストマスク８６を用いて、一導電型を付与する不純物元素が添加された半導体膜６３をエッチングして、一対のソース領域及びドレイン領域８８を形成する。なお、当該エッチング工程において、バッファ層６２もエッチングし、一対のバッファ層８７を形成する。ソース領域及びドレイン領域の形成工程と、一対のバッファ層とを同一工程で形成することができる。また、配線９２ａ〜９２ｃの端部と、ソース領域及びドレイン領域８８の端部は一致せずずれており、配線９２ａ〜９２ｃの端部の外側に、ソース領域及びドレイン領域８８の端部が形成される。この後、レジストマスク８６を除去する。
次に、露出している微結晶半導体膜６１にダメージが入らず、且つ該微結晶半導体膜６１に対するエッチングレートが低い条件でドライエッチングする。この工程により、ソース領域及びドレイン領域間の微結晶半導体膜６１上のエッチング残渣物、レジストマスクの残渣、及びレジストマスクの除去に用いる装置内の汚染源を除去することが可能であり、ソース領域及びドレイン領域間の絶縁を確実なものとすることができる。この結果、薄膜トランジスタのリーク電流を低減することが可能であり、オフ電流が小さく、耐圧の高い薄膜トランジスタを作製することが可能である。なお、エッチングガスには例えば塩素ガスを用いればよい。
図２６（Ｃ）に示すように、配線９２ａ〜９２ｃの端部と、ソース領域及びドレイン領域８８の端部は一致せずずれた形状となることで、配線９２ａ〜９２ｃの端部の距離が離れるため、配線間のリーク電流やショートを防止することができる。このため逆スタガ型の薄膜トランジスタを作製することができる。
以上の工程により、チャネルエッチ型の薄膜トランジスタ８３を形成することができる。また、２枚のフォトマスクを用いて薄膜トランジスタを形成することができる。
次に、図２７（Ａ）に示すように、配線９２ａ〜９２ｃ、ソース領域及びドレイン領域８８、一対のバッファ層８７、微結晶半導体膜６１、ドナーとなる不純物元素を含む微結晶半導体膜５８、及びゲート絶縁膜５２ｂ上に保護絶縁膜７６を形成する。保護絶縁膜７６は、ゲート絶縁膜５２ａ、５２ｂと同様に形成することができる。
次に、第３のフォトマスクを用いて形成したレジストマスクを用いて保護絶縁膜７６の一部をエッチングしてコンタクトホールを形成する。次に、当該コンタクトホールにおいて配線９２ｃに接する画素電極７７を形成する。ここでは、画素電極７７としては、スパッタリング法によりＩＴＯを成膜した後、ＩＴＯ上にレジストを塗布する。次に、第４のフォトマスクを用いてレジストを露光及び現像し、レジストマスクを形成する。次に、レジストマスクを用いてＩＴＯをエッチングして画素電極７７を形成する。なお、図２７（Ｂ）は、図３０（Ｃ）のＡ−Ｂの断面図に相当する。
以上により、薄膜トランジスタ、及び当該薄膜トランジスタを有し、表示装置に用いることが可能な素子基板を形成することができる。
次に、コンタクトホールと容量素子を形成する場合、１枚のフォトマスクで形成することが可能な工程について、以下に示す。ここでは、図３０のＣ−Ｄの断面図を示す。
図２７（Ａ）の後、図２８（Ａ）に示すように、保護絶縁膜７６上に絶縁膜１０１を形成する。ここでは、感光性の有機樹脂を用いて絶縁膜１０１を形成する。次に、多階調マスク１６０を用いて絶縁膜１０１を感光した後、現像して、図２８（Ｂ）に示すように、薄膜トランジスタの配線を覆う保護絶縁膜７６を露出する凹部１１１ａと、容量配線５１ｃ上に凹部１１１ｂとを有する絶縁膜１０２を形成する。ここでは、薄膜トランジスタの配線においては、絶縁膜１０１を１００％露光することが可能であり、また容量配線５１ｃ上では絶縁膜１０１を１０〜７０％の範囲で露光することが可能な多階調マスク１６０を用いる。
次に、凹部を有する絶縁膜１０２を全体的にエッチング（エッチバック）して、保護絶縁膜７６ａの一部をエッチングした後、図２９（Ａ）に示すように、配線９２ｃを露出するコンタクトホール１１２ａ及び保護絶縁膜７６ａを形成すると共に、容量配線５１ｃ上に凹部１１２ｂを有する絶縁膜１０３を形成する。
次に、絶縁膜１０３をアッシングして、コンタクトホール１１２ａ及び凹部１１２ｂの面積を広げ、コンタクトホール１１３ａおよび凹部１１３ｂを形成する。なお、保護絶縁膜７６ａは感光性有機樹脂では形成されず、無機絶縁膜で形成されるため、アッシングされない。このため、配線上には上面形状が２重の輪となっているコンタクトホール１１３ａが形成される。
この後、画素電極７７を形成すると共に、容量配線５１ｃ、ゲート絶縁膜５２ａ、５２ｂ、保護絶縁膜７６ａ、及び画素電極７７で構成される容量素子を形成することができる。
以上の工程により、一枚の多階調マスクによって、画素電極及び配線を接続するコンタクトホールを形成する共に、容量素子を形成することができる。
また、図１０（Ｂ）または図２６（Ｂ）において、配線７１ａ〜７１ｃ、９２ａ〜９２ｃを形成した後、レジストマスク６６、８６を除去し、配線７１ａ〜７１ｃ、９２ａ〜９２ｃをマスクとして一導電型を付与する不純物元素が添加された半導体膜６３をエッチングしてもよい。この結果、配線７１ａ〜７１ｃ、９２ａ〜９２ｃと、ソース領域及びドレイン領域７２、８８の端部が一致した薄膜トランジスタを形成することができる。ここでは、図１０（Ｂ）のレジストマスク６６を除去した後、配線７１ａ〜７１ｃをマスクとして、一導電型を付与する不純物元素が添加された半導体膜６３をエッチングして、ソース領域及びドレイン領域８９の端部と配線７１ａ〜７１ｃの端部が揃っている薄膜トランジスタを図３１に示す。
なお、本実施の形態では、チャネルエッチ型の薄膜トランジスタを用いて示したが、チャネル保護型薄膜トランジスタのチャネル形成領域に、微結晶半導体膜を用いることができる。
本実施の形態により、電気特性が優れた逆スタガ型の薄膜トランジスタ、及びそれを有する表示基板を作製することができる。
なお、本実施の形態では、薄膜トランジスタとして逆スタガ型薄膜トランジスタを用いて説明したが、これに限定されるものではなく、ドナーとなる不純物元素を含む絶縁膜と微結晶半導体膜の作製方法を、順スタガ型薄膜トランジスタ、トップゲート型薄膜トランジスタ等にも適用することが可能である。具体的には、下地膜として機能する絶縁膜または微結晶半導体膜にドナーとなる不純物元素を含有させ、微結晶半導体膜上にゲート絶縁膜及びゲート電極を形成すると、絶縁膜との界面の結晶性を高めた微結晶半導体膜を有する薄膜トランジスタを作製することができる。このため、電気特性に優れた薄膜トランジスタを形成することができる。
（実施の形態４）
本実施の形態では、表示装置の一形態として、実施の形態１で示す薄膜トランジスタを有する液晶表示装置について、以下に示す。ここでは、ＶＡ（Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）型の液晶表示装置について、図３２乃至図３４を用いて説明する。ＶＡ型の液晶表示装置とは、液晶パネルの液晶分子の配列を制御する方式の一種である。ＶＡ型の液晶表示装置は、電圧が印加されていないときにパネル面に対して液晶分子が垂直方向を向く方式である。本実施の形態では、特に画素（ピクセル）をいくつかの領域（サブピクセル）に分け、それぞれ別の方向に分子を倒すよう工夫されている。これをマルチドメイン化あるいはマルチドメイン設計という。以下の説明では、マルチドメイン設計が考慮された液晶表示装置について説明する。
本実施の形態では、表示装置の一形態として、実施の形態１で示す薄膜トランジスタを有する液晶表示装置について、以下に示す。ここでは、ＶＡ（Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）型の液晶表示装置について、図３２乃至図３４を用いて説明する。ＶＡ型の液晶表示装置とは、液晶パネルの液晶分子の配列を制御する方式の一種である。ＶＡ型の液晶表示装置は、電圧が印加されていないときにパネル面に対して液晶分子が垂直方向を向く方式である。本実施の形態では、特に画素（ピクセル）をいくつかの領域（サブピクセル）に分け、それぞれ別の方向に分子を倒すよう工夫されている。これをマルチドメイン化あるいはマルチドメイン設計という。以下の説明では、マルチドメイン設計が考慮された液晶表示装置について説明する。
図３２と図３３は、ＶＡ型液晶パネルの画素構造を示している。図３３は基板６００の平面図であり、図中に示す切断線Ｙ−Ｚに対応する断面構造を図３２に表している。以下の説明ではこの両図を参照して説明する。
この画素構造は、一つの画素に複数の画素電極６２４、６２６が有り、それぞれの画素電極６２４、６２６に平坦化膜６２２を介して薄膜トランジスタ６２８、６２９が接続されている。各薄膜トランジスタ６２８、６２９は、異なるゲート信号で駆動されるように構成されている。すなわち、マルチドメイン設計された画素において、個々の画素電極６２４、６２６に印加する信号を、独立して制御する構成を有している。
画素電極６２４はコンタクトホール６２３において、配線６１８により薄膜トランジスタ６２８と接続している。また、画素電極６２６はコンタクトホール６２７において、配線６１９で薄膜トランジスタ６２９と接続している。薄膜トランジスタ６２８のゲート配線６０２と、薄膜トランジスタ６２９のゲート配線６０３には、異なるゲート信号を与えることができるように分離されている。一方、データ線として機能する配線６１６は、薄膜トランジスタ６２８と薄膜トランジスタ６２９で共通に用いられている。薄膜トランジスタ６２８及び薄膜トランジスタ６２９は実施の形態３で示す方法を用いて作製することができる。
画素電極６２４と画素電極６２６の形状は異なっており、スリット６２５によって分離されている。Ｖ字型に広がる画素電極６２４の外側を囲むように画素電極６２６が形成されている。画素電極６２４と画素電極６２６に印加する電圧のタイミングを、薄膜トランジスタ６２８及び薄膜トランジスタ６２９により異ならせることで、液晶の配向を制御している。ゲート配線６０２とゲート配線６０３は異なるゲート信号を与えることで、薄膜トランジスタ６２８と薄膜トランジスタ６２９の動作タイミングを異ならせることができる。また、画素電極６２４、６２６上に配向膜６４８が形成されている。
対向基板６０１には、遮光膜６３２、着色膜６３６、対向電極６４０が形成されている。また、着色膜６３６と対向電極６４０の間には平坦化膜６３７が形成され、液晶の配向乱れを防いでいる。また、対向電極６４０上に配向膜６４６が形成される。図３４に対向基板側の構造を示す。対向電極６４０は異なる画素間で共通化されている電極であるが、スリット６４１が形成されている。このスリット６４１と、画素電極６２４及び画素電極６２６側のスリット６２５とを交互に咬み合うように配置することで、斜め電界を効果的に発生させて液晶の配向を制御することができる。これにより、液晶が配向する方向を場所によって異ならせることができ、視野角を広げている。
ここでは、基板、着色膜、遮光膜、及び平坦化膜で、カラーフィルターを構成する。なお、遮光膜、平坦化膜の何れか一方、または両方は、基板上に形成されていなくともよい。
また、着色膜は、可視光の波長範囲のうち、任意の波長範囲の光の成分を優先的に透過させる機能を有する。通常は、赤色波長範囲の光、青色波長範囲の光、及び緑色波長範囲の光、それぞれを優先的に透過させる着色膜を組み合わせて、カラーフィルターに用いることが多い。しかしながら、着色膜の組み合わせに関しては、これに限られない。
画素電極６２４と液晶層６５０と対向電極６４０が重なり合うことで、第１の液晶素子が形成されている。また、画素電極６２６と液晶層６５０と対向電極６４０が重なり合うことで、第２の液晶素子が形成されている。また、一画素に第１の液晶素子と第２の液晶素子が設けられたマルチドメイン構造である。
なお、ここでは、液晶表示装置として、ＶＡ（Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）型の液晶表示装置を示したが、実施の形態１を用いて形成した素子基板を、ＦＦＳ型の液晶表示装置、ＩＰＳ型の液晶表示装置、ＴＮ型の液晶表示装置、その他の液晶表示装置に用いることができる。
以上の工程により、液晶表示装置を作製することができる。本実施の形態の液晶表示装置は、オフ電流が少なく、電気特性が優れた逆スタガ型の薄膜トランジスタを用いているため、コントラストが高く、視認性の高い液晶表示装置を作製することができる。
（実施の形態５）
本実施の形態では、表示装置の一形態として、実施の形態１で示す薄膜トランジスタを有する発光表示装置について、以下に示す。ここでは、発光表示装置が有する画素の構成について説明する。図３５（Ａ）に、画素の上面図の一形態を示し、図３５（Ｂ）に図３５（Ａ）のＡ−Ｂに対応する画素の断面構造の一形態を示す。
本実施の形態では、表示装置の一形態として、実施の形態１で示す薄膜トランジスタを有する発光表示装置について、以下に示す。ここでは、発光表示装置が有する画素の構成について説明する。図３５（Ａ）に、画素の上面図の一形態を示し、図３５（Ｂ）に図３５（Ａ）のＡ−Ｂに対応する画素の断面構造の一形態を示す。
発光装置としては、ここではエレクトロルミネッセンスを利用する発光素子を有する表示装置を用いて示す。エレクトロルミネッセンスを利用する発光素子は、発光材料が有機化合物であるか、無機化合物であるかによって区別され、一般的に、前者は有機ＥＬ素子、後者は無機ＥＬ素子と呼ばれている。また、ここでは、薄膜トランジスタの作製工程として実施の形態１を用いることができる。
有機ＥＬ素子は、発光素子に電圧を印加することにより、一対の電極から電子および正孔がそれぞれ発光性の有機化合物を含む層に注入され、電流が流れる。そして、それらキャリア（電子および正孔）が再結合することにより、発光性の有機化合物が励起状態を形成し、その励起状態が基底状態に戻る際に発光する。このようなメカニズムから、このような発光素子は、電流励起型の発光素子と呼ばれる。
無機ＥＬ素子は、その素子構成により、分散型無機ＥＬ素子と薄膜型無機ＥＬ素子とに分類される。分散型無機ＥＬ素子は、発光材料の粒子をバインダ中に分散させた発光層を有するものであり、発光メカニズムはドナー準位とアクセプター準位を利用するドナー−アクセプター再結合型発光である。薄膜型無機ＥＬ素子は、発光層を誘電体層で挟み込み、さらにそれを電極で挟んだ構造であり、発光メカニズムは金属イオンの内殻電子遷移を利用する局在型発光である。なお、ここでは、発光素子として有機ＥＬ素子を用いて説明する。また、第１の電極への信号の入力を制御するためのスイッチング用の薄膜トランジスタ、及び発光素子の駆動を制御する駆動用の薄膜トランジスタとして、チャネルエッチ型の薄膜トランジスタを用いて示すが、チャネル保護型の薄膜トランジスタを適宜用いることができる。
図３５（Ａ）及び図３５（Ｂ）において、第１の薄膜トランジスタ７４ａは第１の電極への信号の入力を制御するためのスイッチング用の薄膜トランジスタであり、第２の薄膜トランジスタ７４ｂは発光素子９４への電流または電圧の供給を制御するための駆動用の薄膜トランジスタに相当する。
第１の薄膜トランジスタ７４ａのゲート電極は走査線５１ａに接続され、ソースまたはドレインの一方は信号線として機能する配線７１ａ〜７１ｃに接続され、ソースまたはドレインの他方は第２の薄膜トランジスタ７４ｂのゲート電極５１ｂに接続される。第２の薄膜トランジスタ７４ｂのソースまたはドレインの一方は電源線９３ａ〜９３ｃに接続され、ソースまたはドレインの他方は表示装置の第１の電極７９に接続される。第２の薄膜トランジスタ７４ｂのゲート電極、ゲート絶縁膜、及び電源線９３ａで容量素子９６を構成し、第１の薄膜トランジスタ７４ａのソースまたはドレインの他方は容量素子９６に接続される。
なお、容量素子９６は、第１の薄膜トランジスタ７４ａがオフのときに第２の薄膜トランジスタ７４ｂのゲート／ソース間電圧またはゲート／ドレイン間電圧（以下、ゲート電圧とする）を保持するための容量素子に相当し、必ずしも設ける必要はない。
本実施の形態では、第１の薄膜トランジスタ７４ａ及び第２の薄膜トランジスタ７４ｂを、実施の形態１に示す薄膜トランジスタを用いて形成することができる。また、第１の薄膜トランジスタ７４ａ及び第２の薄膜トランジスタ７４ｂはここではｎチャネル型薄膜トランジスタで形成するが、第１の薄膜トランジスタ７４ａをｎチャネル型薄膜トランジスタで形成し、第２の薄膜トランジスタ７４ｂをｐチャネル型薄膜トランジスタで形成してもよい。さらには、第１の薄膜トランジスタ７４ａ及び第２の薄膜トランジスタ７４ｂをｐチャネル型の薄膜トランジスタで形成してもよい。
第１の薄膜トランジスタ７４ａ及び第２の薄膜トランジスタ７４ｂ上に保護絶縁膜７６を形成し、保護絶縁膜７６上に平坦化膜７８を形成し、平坦化膜７８及び保護絶縁膜７６に形成されるコンタクトホールにおいて、配線９３ｆに接続する第１の電極７９が形成される。平坦化膜７８は、アクリル、ポリイミド、ポリアミドなどの有機樹脂、またはシロキサンポリマーを用いて形成することが好ましい。コンタクトホールにおいては、第１の電極７９が凹凸を有するため、当該領域を覆い、且つ開口部を有する隔壁９１を設ける。隔壁９１の開口部において第１の電極７９と接するように、ＥＬ層９２が形成され、ＥＬ層９２を覆うように第２の電極９３が形成され、第２の電極９３及び隔壁９１を覆うように保護絶縁膜９５が形成される。
ここでは、発光素子として上面射出構造の発光素子９４を示す。上面射出構造の発光素子９４は、第１の薄膜トランジスタ７４ａ、第２の薄膜トランジスタ７４ｂ上でも発光することが可能であるため、発光面積を増大することが可能である。しかしながら、ＥＬ層９２下に存在する層が凹凸を有すると、当該凹凸において膜厚分布が不均一となり第２の電極９３及び第１の電極７９がショートし、表示欠陥となってしまう。このため、平坦化膜７８を設けることが好ましい。
第１の電極７９及び第２の電極９３でＥＬ層９２を挟んでいる領域が発光素子９４に相当する。図３５（Ａ）に示した画素の場合、発光素子９４から発せられる光は、白抜きの矢印で示すように第２の電極９３側に射出する。
陰極として機能する第１の電極７９は仕事関数が小さく、なおかつ光を反射する導電膜であれば公知の材料を用いることができる。例えば、Ｃａ、Ａｌ、ＣａＦ、ＭｇＡｇ、ＡｌＬｉ等が望ましい。ＥＬ層９２は、単数の層で構成されていても、複数の層が積層されるように構成されていてもどちらでも良い。複数の層で構成されている場合、陰極として機能する第１の電極７９に電子注入層、電子輸送層、発光層、ホール輸送層、ホール注入層の順に積層する。なお、これらの層を全て設ける必要はない。陽極として機能する第２の電極９３は、光を透過する透光性を有する導電性材料を用いて形成し、例えば酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、ＩＴＯ、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの透光性を有する導電膜を用いても良い。
ここでは、基板とは逆側の面から発光を取り出す上面射出構造の発光素子について示したが、基板側の面から発光を取り出す下面射出構造の発光素子や、基板側及び基板とは反対側の面から発光を取り出す両面射出構造の発光素子を適宜適用することができる。
また、ここでは、発光素子として有機ＥＬ素子について述べたが、発光素子として無機ＥＬ素子を設けることも可能である。
なお、本実施の形態では、発光素子の駆動を制御する薄膜トランジスタ（駆動用薄膜トランジスタ）と発光素子が電気的に接続されている例を示したが、駆動用薄膜トランジスタと発光素子との間に電流制御用薄膜トランジスタが接続されている構成であってもよい。
以上の工程により、発光表示装置を作製することができる。本実施の形態の発光装置は、オフ電流が少なく、電気特性が優れた逆スタガ型の薄膜トランジスタを用いているため、コントラストが高く、視認性の高い発光表示装置を作製することができる。
（実施の形態６）
次に、本発明の表示装置の一形態である表示パネルの構成について、以下に示す。
次に、本発明の表示装置の一形態である表示パネルの構成について、以下に示す。
図３６（Ａ）に、信号線駆動回路６０１３のみを別途形成し、基板６０１１上に形成された画素部６０１２と接続している表示パネルの形態を示す。画素部６０１２及び走査線駆動回路６０１４は、微結晶半導体膜をチャネル形成領域に用いた薄膜トランジスタを用いて形成する。微結晶半導体膜をチャネル形成領域に用いた薄膜トランジスタよりも高い電界効果移動度が得られるトランジスタで信号線駆動回路を形成することで、走査線駆動回路よりも高い駆動周波数が要求される信号線駆動回路の動作を安定させることができる。なお、信号線駆動回路６０１３は、単結晶の半導体をチャネル形成領域に用いたトランジスタ、多結晶の半導体をチャネル形成領域に用いた薄膜トランジスタ、またはＳＯＩをチャネル形成領域に用いたトランジスタであっても良い。画素部６０１２と、信号線駆動回路６０１３と、走査線駆動回路６０１４とに、それぞれ電源の電位、各種信号等が、ＦＰＣ６０１５を介して供給される。さらに、信号線駆動回路６０１３及びＦＰＣ６０１５の間、または信号線駆動回路６０１３及び画素部６０１２の間に、保護回路を設けてもよい。保護回路は、薄膜トランジスタ、ダイオード、抵抗素子及び容量素子等から選択された１つ又は複数の素子によって構成される。また、ダイオードとして、実施の形態１または２に示す薄膜トランジスタをダイオード接続したダイオードを用いることもできる。
なお、信号線駆動回路及び走査線駆動回路を、共に画素部と同じ基板上に形成しても良い。
また、駆動回路を別途形成する場合、必ずしも駆動回路が形成された基板を、画素部が形成された基板上に貼り合わせる必要はなく、例えばＦＰＣ上に貼り合わせるようにしても良い。図３６（Ｂ）に、信号線駆動回路６０２３のみを別途形成し、基板６０２１上に形成された画素部６０２２及び走査線駆動回路６０２４と接続している表示装置パネルの形態を示す。画素部６０２２及び走査線駆動回路６０２４は、微結晶半導体膜をチャネル形成領域に用いた薄膜トランジスタを用いて形成する。信号線駆動回路６０２３は、ＦＰＣ６０２５を介して画素部６０２２と接続されている。画素部６０２２と、信号線駆動回路６０２３と、走査線駆動回路６０２４とに、それぞれ電源の電位、各種信号等が、ＦＰＣ６０２５を介して供給される。さらに、信号線駆動回路６０２３及びＦＰＣ６０２５の間、または信号線駆動回路６０２３及び画素部６０２２の間に、保護回路を設けてもよい。
また、信号線駆動回路の一部または走査線駆動回路の一部のみを、微結晶半導体膜をチャネル形成領域に用いた薄膜トランジスタを用いて画素部と同じ基板上に形成し、残りを別途形成して画素部と電気的に接続するようにしても良い。図３６（Ｃ）に、信号線駆動回路が有するアナログスイッチ６０３３ａを、画素部６０３２、走査線駆動回路６０３４と同じ基板６０３１上に形成し、信号線駆動回路が有するシフトレジスタ６０３３ｂを別途異なる基板に形成して貼り合わせる表示装置パネルの形態を示す。画素部６０３２及び走査線駆動回路６０３４は、微結晶半導体膜をチャネル形成領域に用いた薄膜トランジスタを用いて形成する。信号線駆動回路が有するシフトレジスタ６０３３ｂは、ＦＰＣ６０３５を介して画素部６０３２と接続されている。画素部６０３２と、信号線駆動回路と、走査線駆動回路６０３４とに、それぞれ電源の電位、各種信号等が、ＦＰＣ６０３５を介して供給される。さらに、信号線駆動回路６０３３及びＦＰＣ６０３５の間、または信号線駆動回路６０３３及び画素部６０３２の間に、保護回路を設けてもよい。
図３６に示すように、本実施の形態の表示装置は、駆動回路の一部または全部を、画素部と同じ基板上に、微結晶半導体膜をチャネル形成領域に用いた薄膜トランジスタを用いて形成することができる。
なお、別途形成した基板の接続方法は、特に限定されるものではなく、公知のＣＯＧ方法、ワイヤボンディング方法、或いはＴＡＢ方法などを用いることができる。また接続する位置は、電気的な接続が可能であるならば、図３６に示した位置に限定されない。また、コントローラ、ＣＰＵ、メモリ等を別途形成し、接続するようにしても良い。
なお本発明で用いる信号線駆動回路は、シフトレジスタとアナログスイッチを有する。または、シフトレジスタとアナログスイッチに加え、バッファ、レベルシフタ、ソースフォロワ等、他の回路を有していても良い。また、シフトレジスタとアナログスイッチは必ずしも設ける必要はなく、例えばシフトレジスタの代わりにデコーダ回路のような信号線の選択ができる別の回路を用いても良いし、アナログスイッチの代わりにラッチ等を用いても良い。
（実施の形態７）
本発明により得られる表示装置等は、アクティブマトリクス型表示装置パネルに用いることができる。即ち、それらを表示部に組み込んだ電子機器全てに本発明を実施できる。
本発明により得られる表示装置等は、アクティブマトリクス型表示装置パネルに用いることができる。即ち、それらを表示部に組み込んだ電子機器全てに本発明を実施できる。
その様な電子機器としては、ビデオカメラ及びデジタルカメラ等のカメラ、ヘッドマウントディスプレイ（ゴーグル型ディスプレイ）、カーナビゲーション、プロジェクタ、カーステレオ、パーソナルコンピュータ、携帯情報端末（モバイルコンピュータ、携帯電話または電子書籍等）などが挙げられる。それらの一例を図３７に示す。
図３７（Ａ）はテレビジョン装置である。表示パネルを、図３７（Ａ）に示すように、筐体に組みこんで、テレビジョン装置を完成させることができる。表示パネルにより主画面２００３が形成され、その他付属設備としてスピーカ部２００９、操作スイッチなどが備えられている。このように、テレビジョン装置を完成させることができる。
図３７（Ａ）に示すように、筐体２００１に表示素子を利用した表示用パネル２００２が組みこまれ、受信機２００５により一般のテレビ放送の受信をはじめ、モデム２００４を介して有線又は無線による通信ネットワークに接続することにより一方向（送信者から受信者）又は双方向（送信者と受信者間、又は受信者間同士）の情報通信をすることもできる。テレビジョン装置の操作は、筐体に組みこまれたスイッチ又は別体のリモコン操作機２００６により行うことが可能であり、このリモコン装置にも出力する情報を表示する表示部２００７が設けられていても良い。
また、テレビジョン装置にも、主画面２００３の他にサブ画面２００８を第２の表示パネルで形成し、チャネルや音量などを表示する構成が付加されていても良い。この構成において、主画面２００３を液晶表示パネルで形成し、サブ画面２００８を発光表示パネルで形成しても良い。また、主画面２００３を発光表示パネルで形成し、サブ画面２００８を発光表示パネルで形成し、サブ画面は点滅可能とする構成としても良い。
図３８はテレビ装置の主要な構成を示すブロック図を示している。表示パネル９００には、画素部９２１が形成されている。信号線駆動回路９２２と走査線駆動回路９２３は、表示パネル９００にＣＯＧ方式により実装されていても良い。
その他の外部回路の構成として、映像信号の入力側では、チューナ９２４で受信した信号のうち、映像信号を増幅する映像信号増幅回路９２５と、そこから出力される信号を赤、緑、青の各色に対応した色信号に変換する映像信号処理回路９２６と、その映像信号をドライバＩＣの入力仕様に変換するためのコントロール回路９２７などを有している。コントロール回路９２７は、走査線側と信号線側にそれぞれ信号が出力する。デジタル駆動する場合には、信号線側に信号分割回路９２８を設け、入力デジタル信号をｍ個に分割して供給する構成としても良い。
チューナ９２４で受信した信号のうち、音声信号は、音声信号増幅回路９２９に送られ、その出力は音声信号処理回路９３０を経てスピーカ９３３に供給される。制御回路９３１は受信局（受信周波数）や音量の制御情報を入力部９３２から受け、チューナ９２４や音声信号処理回路９３０に信号を送出する。
勿論、本発明はテレビジョン装置に限定されず、パーソナルコンピュータのモニタをはじめ、鉄道の駅や空港などにおける情報表示盤や、街頭における広告表示盤など大面積の表示媒体としても様々な用途に適用することができる。
主画面２００３、サブ画面２００８において、上記実施の形態で説明した表示装置を適用することで、テレビ装置の量産性を高めることができる。
図３７（Ｂ）は携帯電話機２３０１の一例を示している。この携帯電話機２３０１は、表示部２３０２、操作部２３０３などを含んで構成されている。表示部２３０２においては、上記実施の形態で説明した表示装置を適用することで、携帯電話の量産性を高めることができる。
また、図３７（Ｃ）に示す携帯型のコンピュータは、本体２４０１、表示部２４０２等を含んでいる。表示部２４０２に、上記実施の形態に示す表示装置を適用することにより、コンピュータの量産性を高めることができる。
図３７（Ｄ）は卓上照明器具であり、照明部２５０１、傘２５０２、可変アーム２５０３、支柱２５０４、台２５０５、電源２５０６を含む。本発明の発光装置を照明部２５０１に用いることにより作製される。なお、照明器具には天井固定型の照明器具または壁掛け型の照明器具なども含まれる。上記実施の形態に示す表示装置を適用することにより、量産性を高めることができ、安価な卓上照明器具を提供することができる。
ガラス基板上に、ゲート絶縁膜を形成し、ドナーとなる不純物元素を含む気体の一つであるフォスフィンを用いてフラッシュ処理した後、微結晶シリコン膜を成膜したときの、リンのピーク濃度をＳＩＭＳで測定した結果を図３９に示す。
０．７ｍｍのガラス基板に、ゲート絶縁膜の成膜条件を、ＲＦ電源周波数を１３．５６ＭＨｚ、ＲＦ電源のパワーを５０Ｗとし、成膜温度を２８０℃とし、シランガス流量と一酸化二窒素流量をそれぞれ３０ｓｃｃｍ、１２００ｓｃｃｍとし、４０Ｐａの圧力として、厚さ１００ｎｍの酸化窒化珪素膜をプラズマＣＶＤ法によりガラス基板上に形成した。
つぎに、反応室内にフォスフィンを含む気体を導入して、フラッシュ処理した。このときの条件を以下に示す。
（条件１）
０．１％ＰＨ３（Ａｒ希釈）の流量５００ｓｃｃｍ
（条件２）
ＳｉＨ４の流量１００ｓｃｃｍ、０．５％ＰＨ３（（Ｈ２）希釈）の流量１７０ｓｃｃｍ
（条件３）
ＳｉＨ４の流量１００ｓｃｃｍ、Ｈ２の流量１５３ｓｃｃｍ、０．５％ＰＨ３／Ｈ２の流量１７ｓｃｃｍ
０．１％ＰＨ３（Ａｒ希釈）の流量５００ｓｃｃｍ
（条件２）
ＳｉＨ４の流量１００ｓｃｃｍ、０．５％ＰＨ３（（Ｈ２）希釈）の流量１７０ｓｃｃｍ
（条件３）
ＳｉＨ４の流量１００ｓｃｃｍ、Ｈ２の流量１５３ｓｃｃｍ、０．５％ＰＨ３／Ｈ２の流量１７ｓｃｃｍ
次に、微結晶シリコン膜の成膜条件を、ＲＦ電源周波数を１３．５６ＭＨｚ、ＲＦ電源のパワーを５０Ｗとし、成膜温度を２８０℃とし、シランガス流量と水素流量をそれぞれ１０ｓｃｃｍ、１５００ｓｃｃｍとし、２８０Ｐａの圧力として、厚さ５０ｎｍの微結晶シリコン膜をプラズマＣＶＤ法によりゲート絶縁膜上に成膜した。
基板を反応室から搬出し、フッ素ラジカルで反応室内をクリーニングした後、再度基板を反応室に搬入した。
次に、微結晶シリコン膜上にバッファ層としてアモルファスシリコン膜を形成した、アモルファスシリコン膜の成膜条件を、ＲＦ電源周波数を１３．５６ＭＨｚ、ＲＦ電源のパワーを６０Ｗとし、成膜温度を２８０℃とし、シランガス流量と水素流量をそれぞれ２８０ｓｃｃｍ、３００ｓｃｃｍとし、１７０Ｐａの圧力として、厚さ１００ｎｍのアモルファスシリコン膜をプラズマＣＶＤ法により微結晶シリコン膜上に形成した。このとき、条件１乃至条件３でフラッシュ処理した基板それぞれにおいて、基板表面から深さ方向への二次イオン質量分析法（ＳＩＭＳ）で測定した結果を図３９に示す。
図３９において、縦軸はリンの濃度（ａｔｏｍｓ／ｃｍ３）、横軸は試料をエッチングした深さ（ｎｍ）を表す。また、約７０ｎｍの深さまでがバッファ層であるアモルファスシリコン膜であり、約７０〜１２０ｎｍの深さまでが微結晶シリコン膜であり、約１２０〜２２０ｎｍの深さまでがゲート絶縁膜である酸化窒化珪素膜である。
図３９において、微結晶シリコン膜中のリン濃度を以下に示す。なお、微結晶シリコン膜及び酸化窒化珪素膜界面におけるピークはシリコンのイオン強度に異常がみられるため、当該濃度は考慮していない。
・条件１の試料・・・５×１０１６〜２×１０１８ａｔｏｍｓ／ｃｍ３
・条件２の試料・・・６×１０１６〜３×１０１８ａｔｏｍｓ／ｃｍ３
・条件３の試料・・・３×１０１６〜２×１０１７ａｔｏｍｓ／ｃｍ３
・条件１の試料・・・５×１０１６〜２×１０１８ａｔｏｍｓ／ｃｍ３
・条件２の試料・・・６×１０１６〜３×１０１８ａｔｏｍｓ／ｃｍ３
・条件３の試料・・・３×１０１６〜２×１０１７ａｔｏｍｓ／ｃｍ３
以上のことから、フォスフィンフラッシュ処理した後、微結晶シリコン膜を成膜することで、リンを含む微結晶シリコン膜を形成することができる。
ガラス基板上にドナーとなる不純物元素であるリンを含むゲート絶縁膜を形成した後、微結晶シリコン膜を成膜したときの、リンのピーク濃度をＳＩＭＳで測定した結果を図４０に示す。ここでは、リンを含む条件で第１のゲート絶縁膜として酸化窒化珪素膜を形成し、第２のゲート絶縁膜として酸化窒化珪素膜を形成した。
０．７ｍｍのガラス基板に、第１のゲート絶縁膜の成膜条件を、ＲＦ電源周波数を１３．５６ＭＨｚ、ＲＦ電源のパワーを５０Ｗとし、成膜温度を２８０℃とし、４０Ｐａの圧力として、厚さ１０ｎｍのリンを含む酸化窒化珪素膜をプラズマＣＶＤ法によりガラス基板上に形成した。また、このときの原料ガスの流量条件を以下に示す。
（条件４）
ＳｉＨ４の流量３０ｓｃｃｍ、Ｎ２Ｏの流量１２００ｓｃｃｍ、０．５％ＰＨ３（Ｈ２希釈）の流量６０ｓｃｃｍ
（条件５）
ＳｉＨ４の流量３０ｓｃｃｍ、Ｎ２Ｏの流量１２００ｓｃｃｍ、０．５％ＰＨ３（Ｈ２希釈）の流量６ｓｃｃｍ
ＳｉＨ４の流量３０ｓｃｃｍ、Ｎ２Ｏの流量１２００ｓｃｃｍ、０．５％ＰＨ３（Ｈ２希釈）の流量６０ｓｃｃｍ
（条件５）
ＳｉＨ４の流量３０ｓｃｃｍ、Ｎ２Ｏの流量１２００ｓｃｃｍ、０．５％ＰＨ３（Ｈ２希釈）の流量６ｓｃｃｍ
次に、第１のゲート絶縁膜上に第２のゲート絶縁膜を形成した。このときの条件は、ＲＦ電源周波数を１３．５６ＭＨｚ、ＲＦ電源のパワーを５０Ｗとし、成膜温度を２８０℃とし、シランガス流量と一酸化二窒素流量をそれぞれ３０ｓｃｃｍｍ、１２００ｓｃｃｍとし、４０Ｐａの圧力として、厚さ１００ｎｍの酸化窒化珪素膜をプラズマＣＶＤ法によりガラス基板上に形成した。
次に、微結晶シリコン膜の成膜条件を、ＲＦ電源周波数を１３．５６ＭＨｚ、ＲＦ電源のパワーを５０Ｗとし、成膜温度を２８０℃とし、シランガス流量と水素流量それぞれを１０ｓｃｃｍ、１５００ｓｃｃｍとし、２８０Ｐａの圧力として、厚さ５０ｎｍの微結晶シリコン膜をプラズマＣＶＤ法によりゲート絶縁膜上に成膜した。
基板を反応室から搬出し、フッ素ラジカルで反応室内をクリーニングした後、再度基板を反応室に搬入した。
次に、微結晶シリコン膜上にバッファ層としてアモルファスシリコン膜を形成した、アモルファスシリコン膜の成膜条件を、ＲＦ電源周波数を１３．５６ＭＨｚ、ＲＦ電源のパワーを６０Ｗとし、成膜温度を２８０℃とし、シランガス流量と水素流量それぞれを２８０ｓｃｃｍ、３００ｓｃｃｍとし、１７０Ｐａの圧力として、厚さ１００ｎｍのアモルファスシリコン膜をプラズマＣＶＤ法により微結晶シリコン膜上に形成した。このとき、条件４及び条件５で第１のゲート絶縁膜を形成した基板それぞれにおいて、基板表面から深さ方向への二次イオン質量分析法（ＳＩＭＳ）で測定した結果を図４０に示す。
図４０において、縦軸はリンの濃度（ａｔｏｍｓ／ｃｍ３）、横軸は試料をエッチングした深さ（ｎｍ）を表す。また、約７０ｎｍの深さまでがバッファ層であるアモルファスシリコン膜であり、約７０〜１２０ｎｍの深さまでが微結晶シリコン膜であり、約１２０〜２２０ｎｍの深さまでがゲート絶縁膜である酸化窒化珪素膜である。
図４０において、微結晶シリコン膜中のリン濃度を以下に示す。なお、微結晶シリコン膜及び酸化窒化珪素界面におけるピークはシリコンのイオン強度に異常がみられるため、当該濃度は考慮していない。
・条件４の試料・・・３×１０１６〜７×１０１７ａｔｏｍｓ／ｃｍ３
・条件５の試料・・・３×１０１６〜２×１０１７ａｔｏｍｓ／ｃｍ３
・条件４の試料・・・３×１０１６〜７×１０１７ａｔｏｍｓ／ｃｍ３
・条件５の試料・・・３×１０１６〜２×１０１７ａｔｏｍｓ／ｃｍ３
図４０は、シリコン標準試料により定量したため、酸化窒化珪素膜中での正確なリンの濃度を測定することはできないが、ピークの形状からリンが含まれるか否かは予想できる。深さが２００〜２３０ｎｍにおいても、リン濃度の大きなピークがあるため、微結晶シリコン膜とはなれたゲート絶縁膜にリンが含まれることが分かる。
以上のことから、リンを含むゲート絶縁膜を形成した後、微結晶シリコン膜を形成することで、ゲート絶縁膜及び微結晶シリコン膜にリンが含まれることが分かる。即ち、リンを含むゲート絶縁膜及び微結晶シリコン膜を形成することができる。
プラズマＣＶＤ装置の反応室内に、保護膜をプリコートした後、反応室内にガラス基板を導入し、第１のゲート絶縁膜及び第２のゲート絶縁膜、微結晶シリコン膜を成膜、及びバッファ層として機能するアモルファスシリコン膜を成膜したときの、リンのピーク濃度をＳＩＭＳで測定した結果を図４１に示す。ここでは、第１のゲート絶縁膜として窒化珪素膜を形成し、第２のゲート絶縁膜として酸化窒化珪素膜を形成した。
反応室内に保護膜をプリコートした。このときの条件を以下に示す。
保護膜としてリンを含むアモルファスシリコン膜を形成した。このときの成膜条件を、ＲＦ電源周波数を１３．５６ＭＨｚ、ＲＦ電源のパワーを３７０Ｗとし、１７０Ｐａの圧力として、厚さ５０ｎｍのリンを含むアモルファスシリコンを反応室の内壁に成膜した。また、このときの原料ガスの流量条件を以下に示す。
（条件６）
ＳｉＨ４の流量１００ｓｃｃｍ、０．５％ＰＨ３（Ｈ２希釈）の流量１７０ｓｃｃｍ
（条件７）
保護膜として窒化珪素膜、酸化窒化珪素膜、及びアモルファスシリコン膜を積層した。このときの窒化珪素膜の成膜条件を、ＲＦ電源周波数を１３．５６ＭＨｚ、ＲＦ電源のパワーを３７０Ｗとし、シラン流量、水素流量、窒素流量、アンモニア流量をそれぞれ、１０ｓｃｃｍ、５００ｓｃｃｍ、５５０ｓｃｃｍ、１４０ｓｃｃｍとし、１００Ｐａの圧力として、厚さ１１０ｎｍの窒化珪素膜を反応室の内壁に成膜した。また、酸化窒化珪素膜の成膜条件を、ＲＦ電源周波数を１３．５６ＭＨｚ、ＲＦ電源のパワーを５０Ｗとし、成膜温度を２８０℃とし、シランガス流量と一酸化二窒素流量をそれぞれ３０ｓｃｃｍ、１２００ｓｃｃｍとし、４０Ｐａの圧力として、プラズマＣＶＤ法により窒化珪素膜上に厚さ１１０ｎｍの酸化窒化珪素膜を形成した。アモルファスシリコン膜の成膜条件を、ＲＦ電源周波数を１３．５６ＭＨｚ、ＲＦ電源のパワーを１２０Ｗとし、成膜温度を２８０℃とし、シランガスの流量を３００ｓｃｃｍとし、１７０Ｐａの圧力としてプラズマＣＶＤ法により酸化窒化珪素膜上に厚さ２００ｎｍのアモルファスシリコン膜を形成した。
ＳｉＨ４の流量１００ｓｃｃｍ、０．５％ＰＨ３（Ｈ２希釈）の流量１７０ｓｃｃｍ
（条件７）
保護膜として窒化珪素膜、酸化窒化珪素膜、及びアモルファスシリコン膜を積層した。このときの窒化珪素膜の成膜条件を、ＲＦ電源周波数を１３．５６ＭＨｚ、ＲＦ電源のパワーを３７０Ｗとし、シラン流量、水素流量、窒素流量、アンモニア流量をそれぞれ、１０ｓｃｃｍ、５００ｓｃｃｍ、５５０ｓｃｃｍ、１４０ｓｃｃｍとし、１００Ｐａの圧力として、厚さ１１０ｎｍの窒化珪素膜を反応室の内壁に成膜した。また、酸化窒化珪素膜の成膜条件を、ＲＦ電源周波数を１３．５６ＭＨｚ、ＲＦ電源のパワーを５０Ｗとし、成膜温度を２８０℃とし、シランガス流量と一酸化二窒素流量をそれぞれ３０ｓｃｃｍ、１２００ｓｃｃｍとし、４０Ｐａの圧力として、プラズマＣＶＤ法により窒化珪素膜上に厚さ１１０ｎｍの酸化窒化珪素膜を形成した。アモルファスシリコン膜の成膜条件を、ＲＦ電源周波数を１３．５６ＭＨｚ、ＲＦ電源のパワーを１２０Ｗとし、成膜温度を２８０℃とし、シランガスの流量を３００ｓｃｃｍとし、１７０Ｐａの圧力としてプラズマＣＶＤ法により酸化窒化珪素膜上に厚さ２００ｎｍのアモルファスシリコン膜を形成した。
次に、反応室内に基板を搬入した後、０．７ｍｍのガラス基板に、第１のゲート絶縁膜の成膜条件を、ＲＦ電源周波数を１３．５６ＭＨｚ、ＲＦ電源のパワーを３７０Ｗとし、成膜温度を２８０℃とし、シラン流量、水素流量、窒素流量、アンモニア流量をそれぞれ、１０ｓｃｃｍ、５００ｓｃｃｍ、５５０ｓｃｃｍ、１４０ｓｃｃｍとし、１００Ｐａの圧力として、プラズマＣＶＤ法によりガラス基板上に厚さ１００ｎｍの窒化珪素膜を形成した。
次に、第１のゲート絶縁膜上に第２のゲート絶縁膜を形成した。このときの条件は、ＲＦ電源周波数を１３．５６ＭＨｚ、ＲＦ電源のパワーを５０Ｗとし、成膜温度を２８０℃とし、シランガス流量と一酸化二窒素流量をそれぞれ３０ｓｃｃｍ、１２００ｓｃｃｍとし、４０Ｐａの圧力として、厚さ１００ｎｍの酸化窒化珪素膜をプラズマＣＶＤ法により第１のゲート絶縁膜上に形成した。
次に、微結晶シリコン膜の成膜条件を、ＲＦ電源周波数を１３．５６ＭＨｚ、ＲＦ電源のパワーを５０Ｗとし、成膜温度を２８０℃とし、シランガス流量と水素流量をそれぞれ１０ｓｃｃｍ、１５００ｓｃｃｍとし、２８０Ｐａの圧力として、厚さ５０ｎｍの微結晶シリコン膜をプラズマＣＶＤ法によりゲート絶縁膜上に成膜した。
基板を反応室から搬出し、フッ素ラジカルで反応室内をクリーニングした後、再度基板を反応室に搬入した。
次に、微結晶シリコン膜上にバッファ層としてアモルファスシリコン膜を形成した。アモルファスシリコン膜の成膜条件を、ＲＦ電源周波数を１３．５６ＭＨｚ、ＲＦ電源のパワーを６０Ｗとし、成膜温度を２８０℃とし、シランガス流量と水素流量の比を２８０ｓｃｃｍ、３００ｓｃｃｍとし、１７０Ｐａの圧力として、厚さ１００ｎｍのアモルファスシリコン膜をプラズマＣＶＤ法により微結晶シリコン膜上に形成した。このとき、条件６及び条件７で反応室にプリコートした基板それぞれにおいて、基板表面から深さ方向への二次イオン質量分析法（ＳＩＭＳ）で測定した結果を図４１に示す。
図４１において、縦軸はリンの濃度（ａｔｏｍｓ／ｃｍ３）、横軸は試料をエッチングした深さ（ｎｍ）を表す。また、約７０ｎｍの深さまでがバッファ層であるアモルファスシリコン膜であり、約７０〜１２０ｎｍの深さまでが微結晶シリコン膜であり、約１２０〜２２０ｎｍの深さまでがゲート絶縁膜である酸化窒化珪素膜である。
図４１において、微結晶シリコン膜中のリン濃度を以下に示す。なお、微結晶シリコン膜及び酸化窒化珪素膜界面におけるピークはシリコンのイオン強度に異常がみられるため、当該濃度は考慮していない。
・条件６の試料・・・５×１０１６〜１×１０１７ａｔｏｍｓ／ｃｍ３
・条件７の試料・・・３×１０１６〜５×１０１６ａｔｏｍｓ／ｃｍ３
・条件６の試料・・・５×１０１６〜１×１０１７ａｔｏｍｓ／ｃｍ３
・条件７の試料・・・３×１０１６〜５×１０１６ａｔｏｍｓ／ｃｍ３
以上のことから、プラズマＣＶＤ装置の反応室内にリンを含むアモルファスシリコン膜を保護膜としてプレコートした後、ゲート絶縁膜、及び微結晶シリコン膜を形成することで、微結晶シリコン膜にリンが含まれることが分かる。
本実施例では、絶縁膜上に形成される微結晶シリコン膜に含まれるキャリアのライフタイムを測定し、微結晶シリコン膜に与える絶縁膜の影響について、以下に示す。
試料１の断面構造を図４２（Ａ）に示す。ガラス基板１２１上に厚さ１１０ｎｍの窒化珪素膜１２２を成膜し、その上に厚さ１１０ｎｍの酸化窒化珪素膜１２３を成膜し、その上に厚さ９５ｎｍの微結晶シリコン膜１２４を形成した。
試料２の断面構造を図４２（Ｂ）に示す。ガラス基板１２１上に厚さ１１０ｎｍの窒化珪素膜１２２を成膜し、その上に厚さ１１０ｎｍの酸化窒化珪素膜１２３を成膜し、その上に厚さ１ｎｍの窒化珪素膜１２５を成膜し、その上に厚さ９５ｎｍの微結晶シリコン膜１２４を形成した。
試料３の断面構造を図４２（Ｃ）に示す。ガラス基板１２１上に厚さ１１０ｎｍの窒化珪素膜１２２を成膜し、その上に厚さ１１０ｎｍの酸化窒化珪素膜１２３を成膜し、その上に厚さ３ｎｍの窒化珪素膜１２６を成膜し、その上に厚さ９５ｎｍの微結晶シリコン膜１２４を形成した。
試料４の断面構造を図４２（Ｄ）に示す。ガラス基板１２１上に厚さ１１０ｎｍの窒化珪素膜１２２を成膜し、その上に厚さ１１０ｎｍの酸化窒化珪素膜１２３を成膜し、その上に厚さ５ｎｍの窒化珪素膜１２７を成膜し、その上に厚さ９５ｎｍの微結晶シリコン膜１２４を形成した。
試料５の断面構造を図４２（Ｅ）に示す。ガラス基板１２１上に厚さ１１０ｎｍの窒化珪素膜１２２を成膜し、その上に厚さ９５ｎｍの微結晶シリコン膜１２４を形成した。
なお、窒化珪素膜１２２の成膜条件は、実施例３の第１のゲート絶縁膜で形成した窒化珪素膜と同様の条件である。また、酸化窒化珪素膜１２３は、実施例３の第２のゲート絶縁膜で形成した酸化窒化珪素膜と同様の条件である。微結晶シリコン膜１２４は、実施例３の微結晶シリコン膜と同様の条件である。窒化珪素膜１２５〜１２７は、窒化珪素膜１２２と同様の成膜条件である。
試料１乃至試料５をマイクロ波光導電減衰法（Ｍｉｃｒｏｗａｖｅ Ｐｈｏｔｏ Ｃｏｎｄｕｃｔｉｖｉｔｙ Ｄｅｃａｙ：μ―ＰＣＤ法）により、微結晶シリコン膜に含まれるキャリアのライフタイムを測定した。μ−ＰＣＤ法とは、微結晶シリコン膜にレーザ光をパルス照射して、微結晶シリコン膜に過剰のキャリアが生成されてから当該キャリアが再結合して消滅するまでのライフタイムを測定する方法である。キャリアの生成により、微結晶シリコン膜の導電率が増加するため、微結晶シリコン膜に照射しているマイクロ波の反射率が過剰のキャリア密度に対応して変化する。当該マイクロ波の反射率の減少時間を測定することで、キャリアのライフタイムを測定することができる。
本実施例では、マイクロ波を用いたポリシリコン薄膜の結晶性評価装置（株式会社コベルコ科研製）を用い、試料１乃至試料５に１３．５６ＭＨｚのマイクロ波及び波長が３４９ｎｍのＹＬＧレーザの３倍波を照射して、マイクロ波の位相差を測定する電圧計でキャリアの発生により変化するマイクロ波の位相差を測定した。また、当該測定値を図４３に示した。なお、測定値のピークが急峻でキャリアの再結合による消滅時間を測定することができない。しかしながら、ピーク値が大きいほど、相対的にキャリアのライフタイムが長く、また結晶性がよい。このため、ピーク値により各試料キャリアのライフタイムを比較した。
図４３から、試料１、即ち、微結晶シリコン膜の下地膜が、窒化珪素膜と比較して酸化窒化珪素膜のほうが、ピーク値が大きくキャリアのライフタイムが長いことがわかる。また、酸化窒化珪素膜上に極めて膜厚の薄い窒化珪素膜を成膜しても、キャリアのライフタイムが長いことが分かる。このことから、微結晶シリコン膜の下地膜が、酸化窒化珪素膜、または酸化窒化珪素膜上に極めて膜厚の薄い窒化珪素膜とした場合、キャリアの再結合中心が少なく、また欠陥が少なく、結晶性が高いことが分かる。このため、このような積層構造を用いた薄膜トランジスタは、オン電流が上昇すると共に、オフ電流を抑えることが可能であるため、優れた電流電圧特性を示すといえる。
本実施例では、チャネル形成領域に、ドナーとなる不純物元素を含む微結晶半導体膜を用いた薄膜トランジスタにおいて、微結晶半導体膜に含まれるドナー濃度及び薄膜トランジスタの電気特性について、計算した結果を示す。
なお、ここでは、不純物元素を添加していない微結晶半導体膜をμｃ−Ｓｉ（ｉ）、ドナーとなる不純物元素（例えば、リン）を添加した微結晶半導体膜をμｃ−Ｓｉ（ｎ−）、不純物元素を添加していないバッファ層をａ−Ｓｉ（ｉ）、一導電型を付与する不純物元素（例えば、燐）を添加した非晶質半導体膜をａ−Ｓｉ（ｎ−）、一導電型を付与する不純物元素（例えば、燐）を導電性を有する程度に大量に添加した非晶質半導体膜をａ−Ｓｉ（ｎ＋）とする。
微結晶半導体膜もしくは非晶質半導体膜に不純物元素を添加した場合、不純物濃度とは、単位体積あたりに添加した不純物の原子数とする。また、添加した不純物元素が第５族元素もしくは第３族元素の場合に、不純物濃度に活性化率を乗じて算出することで、ドナー濃度もしくはアクセプター濃度を定義する。なお、活性化率は、微結晶半導体膜の場合で４０〜６０％、代表的には５０％、非晶質半導体膜の場合で１〜５％、代表的には３％である。このため、本実施例で計算されたドナー濃度の２倍がドナーとなる不純物元素のピーク濃度となる。
次に、シミュレーションを行ったデバイスモデルについて以下に示す。
デバイスシミュレーションには、Ｓｉｌｖａｃｏ社製デバイスシミュレータ”ＡＴＬＡＳ”を用いている。デバイスシミュレーションに用いたａ−Ｓｉ及びμｃ−Ｓｉのモデルパラメータを、表１にまとめる。デバイスシミュレーションにおいて、ａ−Ｓｉ及びμｃ−Ｓｉのモデル化は、主に状態密度を定義することで実現した。具体的には、ａ−Ｓｉのモデルパラメータは、表１に示すようなパラメータを適宜定義し、逆スタガ型ａ−Ｓｉ ＴＦＴのＤＣ特性をデバイスシミュレータで計算する。また、μｃ−Ｓｉのモデルパラメータは、デバイスシミュレータで算出した逆スタガ型μｃ−Ｓｉ ＴＦＴのＤＣ特性から導出した最大電界効果移動度が、デバイスシミュレータで算出した逆スタガ型ａ−Ｓｉ ＴＦＴのＤＣ特性から導出した最大電界効果移動度の１０倍程度になるように、μｃ−Ｓｉのモデルパラメータを定義した。
次に、シミュレーションを行ったデバイス構造を図４４に示す。
絶縁基板は酸化珪素（誘電率４．１）を主成分とするガラス基板（厚さ０．５μｍ）を仮定している。なお、絶縁基板の厚さは、実際の製造工程では０．５ｍｍ、０．７ｍｍなどが使われることが多いが、絶縁基板の下面における電界が、ＴＦＴ特性に影響が無い程度に十分厚くなるようにしながら、計算効率を考慮して定義している。
絶縁基板上に、アルミニウムＡｌとモリブデンＭｏとの積層構造（合計厚さ１５０ｎｍ）のゲート電極を積層している。モリブデンＭｏの仕事関数は４．６ｅＶとしている。なお、図４４におけるデバイス構造では、ＴＦＴ特性は、ゲート電極の下層材料（今回はアルミニウムＡｌ）の如何には依存しない。そのため、計算の簡略化のため、モリブデンＭｏのみ（厚さ１５０ｎｍ）として計算を行っている。
ゲート電極の上に、窒化珪素（誘電率７．０、厚さ１１０ｎｍ）と酸化窒化珪素（誘電率４．１、厚さ１１０ｎｍ）との積層構造のゲート絶縁膜を積層している。
ゲート絶縁膜の上に、μｃ−Ｓｉ（ｎ−）（厚さ１０ｎｍ、２０ｎｍ、５０ｎｍで条件振り、ドナー濃度１×１０１５ａｔｏｍｓ／ｃｍ３〜５×１０１７ ａｔｏｍｓ／ｃｍ３で条件振り）、μｃ−Ｓｉ（ｉ）（厚さ９０ｎｍ、８０ｎｍ、５０ｎｍで条件振り）を積層している。また、μｃ−Ｓｉ（ｉ）の上に、左側に第１のａ−Ｓｉ（ｉ）（厚さ５０ｎｍ）、右側に第２のａ−Ｓｉ（ｉ）（厚さ５０ｎｍ）を積層している。
第１のａ−Ｓｉ（ｉ）と第２のａ−Ｓｉ（ｉ）との上に、第１のａ−Ｓｉ（ｎ＋）（厚さ５０ｎｍ）と第２のａ−Ｓｉ（ｎ＋）（厚さ５０ｎｍ）とを各々積層している。図４４において、第１のａ−Ｓｉ（ｎ＋）と第２のａ−Ｓｉ（ｎ＋）との距離が、ＴＦＴのチャネル長Ｌになる。ここでは、チャネル長Ｌ＝６［μｍ］としている。また、第１のａ−Ｓｉ（ｎ＋）と第２のａ−Ｓｉ（ｎ＋）とのドナー濃度は１×１０１９ａｔｏｍｓ／ｃｍ３としており、高い導電性を有する。
第１のａ−Ｓｉ（ｎ＋）と第２のａ−Ｓｉ（ｎ＋）との上に、モリブデンＭｏとアルミニウムＡｌとの積層構造（厚さ３００ｎｍ）のソース電極とドレイン電極とを各々積層している。モリブデンと第１のａ−Ｓｉ（ｎ＋）及び第２のａ−Ｓｉ（ｎ＋）との間は、オーミック接触を仮定している。なお、図４４におけるデバイス構造では、ＴＦＴ特性は、ソース電極とドレイン電極との上層材料（今回はアルミニウムＡｌ）の如何には依存しない。そのため、計算の簡略化のため、ソース電極とドレイン電極とは、モリブデンＭｏのみ（厚さ３００ｎｍ）として計算を行っている。
以下に、デバイスシミュレーションを行った結果を示す。なお、図４５乃至図５１においてそれぞれ（Ａ）はＶｄが１Ｖのとき、（Ｂ）はＶｄが１４Ｖのときのシミュレーション結果である。
図４５〜図５１に、μｃ−Ｓｉ（ｎ−）とμｃ−Ｓｉ（ｉ）の膜厚及びμｃ−Ｓｉ（ｎ−）のドナー濃度を変えて、デバイスシミュレーションを行った際の、ＤＣ特性（Ｖｇ−Ｉｄ特性、Ｖｄ＝１Ｖ、１４Ｖ）の結果をまとめる。なお、図４５においては、μｃ−Ｓｉ（ｎ−）の厚さを１０ｎｍ、ａ−Ｓｉ（ｉ）の厚さを９０ｎｍとした。また、図４６においては、μｃ−Ｓｉ（ｎ−）の厚さを２０ｎｍとし、ａ−Ｓｉ（ｉ）の厚さを８０ｎｍとした。また、図４７においては、μｃ−Ｓｉ（ｎ−）の厚さを５０ｎｍとし、ａ−Ｓｉ（ｉ）の厚さを５０ｎｍとした。また、図４８〜図５１に、オン電流、しきい値電圧、Ｓ値、最大電界効果移動度の結果を各々まとめる。
デバイスシミュレーションを行った結果を元に、Ｖｇ−Ｉｄ特性について、以下に示す。
半導体層に不純物を添加することによる、しきい値電圧シフトは、Ｖｇ−Ｉｄ特性においては、ドナー濃度を増大することで、Ｉｄ曲線が、Ｖｇ軸方向にマイナスシフトすることに相当する。上記計算結果を示す図４５〜図４７において、上記の傾向が明らかに見られる。また、不純物を添加する半導体層の膜厚を増大することで、Ｉｄ曲線が、Ｖｇ軸方向にマイナスシフトする量が増大する。これは、ドナー総数が増大し、ドナー準位の数が増大するため、フェルミエネルギーがより伝導帯エネルギーＥｃに近づくことによる。すなわち、より低いゲート電位で反転層を形成することができるためである。
デバイスシミュレーションを行った結果を元に、オン電流について、以下に示す。
図４５〜図４７より明らかなように、オン状態では、ドレイン電流Ｉｄは、ゲート電圧Ｖｇに対して、単調増加関数である。これは、ゲート電圧Ｖｇを増大するほど、ゲート絶縁膜界面に誘起される半導体層の伝導電子数が増大するためである。したがって、ドナー濃度を増大することで、Ｉｄ曲線が、Ｖｇ軸方向にマイナスシフトすることを考慮すると、オン電流（ゲート電圧Ｖｇ＝２０Ｖにおけるドレイン電流）は増大することになる。なお、不純物散乱を考慮すると、ドレイン電流は減少するが、伝導電子数の増加の方の寄与が大きいため、結果として、ドレイン電流が増大することになる。また、不純物を添加する半導体層の膜厚を増大することで、伝導に寄与する半導体層が増大することになる。したがって、オン電流が増大することになる。上記で示した計算結果を示す図４８において、上記の傾向が明らかに見られる。
なお、ドナー濃度が１×１０１５ａｔｏｍｓ／ｃｍ３の場合、実質的に微結晶半導体膜にドナーが含まれていない、即ちドナーとなる不純物元素が含まれていないとすることができる。図４８より、微結晶半導体膜にドナーが含まれることで、オン電流が上昇することが分かる。
デバイスシミュレーションを行った結果を元に、しきい値電圧について、以下に示す。
ドナー濃度を増大することで、しきい値電圧はマイナスシフトする。上記の計算結果を示す図４９において、上記の傾向が明らかに見られる。また、不純物を添加する半導体層の膜厚を増大することで、しきい値電圧のマイナスシフトする量が増大する。これは、ドナー総数が増大し、ドナー準位の数が増大するため、フェルミエネルギーがより伝導帯エネルギーＥｃに近づくことによる。すなわち、より低いゲート電位で反転層を形成することができるためである。
デバイスシミュレーションを行った結果を元に、Ｓ値について、以下に示す。
半導体層に不純物を添加することにより、不純物散乱が生じるため、Ｓ値は増大する。上記の計算結果を示す図５０において、上記の傾向が明らかに見られる。また、不純物を添加する半導体層の膜厚を増大することでも、Ｓ値は増大する。これは、不純物総数が増大し、ドナー準位の数が増大するため、伝導電子がより散乱されやすくなるためと考えられる。
デバイスシミュレーションを行った結果を元に、最大電界効果移動度について、以下に示す。
最大電界効果移動度の考察をするには、電界効果移動度について、さらに詳しく考慮する必要がある。そこで、図５２（Ａ）に示すようなデバイス構造を考える。すなわち、絶縁基板２００、ゲート電極２０２、ゲート絶縁膜２０４、第１の半導体層２０６、第２の半導体層２０８、ソース領域２１０、ドレイン領域２１２、ソース電極２１４、ドレイン電極２１６、から構成されるＴＦＴを考える。
図５２（Ｂ）において、ＴＦＴがオン状態、すなわち、ゲート電極２０２に適当な正電位を印加し、ソース電極２１４を接地電位とし、ドレイン電極２１６に正電位を印加した場合に、ドレイン電極２１６−ソース電極２１４間に流れるドレイン電流が流れる経路を破線２１８で示す。
ドレイン電流は、ドレイン電極２１６、ドレイン領域２１２、第２の半導体層２０８、第１の半導体層２０６のゲート絶縁膜２０４界面付近、第２の半導体層２０８、ソース領域２１０、ソース電極２１４を経路とする。この時の等価回路を図５２（Ｃ）に示す。ここで、抵抗Ｒｓは、主に第２の半導体層２０８の順方向接続の抵抗値、抵抗Ｒｄは、主に空乏化した第２の半導体層２０８の抵抗値、抵抗Ｒｃ（ｏｎ）は反転した第１の半導体層２０６の抵抗値である。ここで、反転した第１の半導体層２０６とは、ゲート電極２０２に電位を印加することで、ゲート絶縁膜２０４との界面に伝導電子が誘起された状態の第１の半導体層２０６を示す。なお、抵抗Ｒｓは、抵抗Ｒｄ及び抵抗Ｒｃ（ｏｎ）に比べ、非常に小さいと考えられる。
ここで、実際のデバイス構造では、抵抗Ｒｄは、代表的には、厚さ２００ｎｍ程度の第２の半導体層２０８で形成される。一方、抵抗Ｒｃ（ｏｎ）は、代表的には、長さ６μｍ程度の第１の半導体層２０６で形成される。したがって、空乏化した第２の半導体層２０８の単位長さあたりの抵抗値が、反転した第１の半導体層２０６の単位長さあたりの抵抗値の約３０倍より大きい場合、ドレイン電流に対して、抵抗Ｒｄが支配的になると考えられる。また、空乏化した第２の半導体層２０８の単位長さあたりの抵抗値が、反転した第１の半導体層２０６の単位長さあたりの抵抗値の約３０倍より小さい場合、ドレイン電流に対して、抵抗Ｒｃ（ｏｎ）が支配的になると考えられる。
ゲート電圧を増加していくと、抵抗Ｒｃ（ｏｎ）は、抵抗Ｒｄより非常に大きい値から、抵抗Ｒｄと同程度の値、さらには抵抗Ｒｄより非常に小さい値になると考えられる。抵抗Ｒｃ（ｏｎ）が、抵抗Ｒｄより非常に大きい値から、抵抗Ｒｄと同程度の値にかけては、抵抗Ｒｃ（ｏｎ）の低下に伴い、ドレイン電流は急激に増大していくと考えられる。一方、抵抗Ｒｃ（ｏｎ）が、抵抗Ｒｄより非常に小さい値になると、もはや、抵抗Ｒｃ（ｏｎ）が低下しても、ドレイン電流への依存が小さくなる。また、抵抗Ｒｄは、ドレイン電圧を増大するに伴い、抵抗値が下がると考えられる。
電界効果移動度は、ゲート電圧Ｖｇの増加に対するドレイン電流Ｉｄの増加率と考えられる。そこで、上記の内容をまとめると、次のようになる。すなわち、ドレイン電圧が低い（抵抗Ｒｄが高い）場合、ゲート電圧の増加に伴い、電界効果移動度は極大値をもつ。また、ドレイン電圧が高い（抵抗Ｒｄが低い）場合、ゲート電圧の増加に伴い、電界効果移動度は単調増加する。この様子を図５３に示す。ここで、最大電界効果移動度を考えると、ドレイン電圧が低い場合の電界効果移動度を破線２２０で示す。ドレイン電圧が低い場合には、最大電界効果移動度は、図５３における極大値を導出することになる。また、ドレイン電圧が高い場合の電界効果移動度を実線２２２で示す。ドレイン電圧が高い場合には、最大電界効果移動度は、図５３におけるＶｇの最大値における電界効果移動度を導出することになる。
以上の考察に、ドナー濃度を増大することで、Ｉｄ曲線が、Ｖｇ軸方向にマイナスシフトすることを考慮し、上記の計算結果を示す図５１の説明をする。
図５１（Ｂ）において、ドレイン電圧が高い（Ｖｄ＝１４Ｖ）場合は、ドナー濃度が増大するにつれ、最大電界効果移動度が向上している。これは、図５３における上述のドレイン電圧が高い場合の考察に加えて、不純物添加によるしきい値電圧のマイナスシフトを考慮すれば、容易に説明できる。
一方、図５１（Ａ）に示すように、ドレイン電圧が低い（Ｖｄ＝１Ｖ）場合は、傾向が分かれる。まず、不純物を添加する半導体層の膜厚が薄い場合、例えば、図５１（Ａ）のμｃ−Ｓｉ（ｎ−）１０ｎｍ、２０ｎｍの結果は、ドナー濃度が増大するにつれ、最大電界効果移動度が低下している。これは、上述のドレイン電圧が低い場合の考察に加えて、不純物散乱による電界効果移動度の低下を考慮すれば、容易に説明できる。
また、不純物を添加する半導体層の膜厚が厚い場合、例えば、図５１（Ａ）のμｃ−Ｓｉ（ｎ−）５０ｎｍの結果は、ドナー濃度が増大するにつれ、最大電界効果移動度が増大している。不純物を添加する半導体層の膜厚を増大することで、伝導に寄与する半導体層が増大する。したがって、電界効果移動度が増大することになる。図５１（Ａ）のμｃ−Ｓｉ（ｎ−）５０ｎｍについては、半導体層の膜厚増加による電界効果移動度向上が、不純物散乱による電界効果移動度低下を打ち消したものと考えられる。
なお、ドナー濃度が１×１０１５ａｔｏｍｓ／ｃｍ３の場合、実質的に微結晶半導体膜にドナーが含まれていない、即ちドナーとなる不純物元素が含まれていないとすることができる。図５１より、微結晶半導体膜にドナーが含まれることで、最大電界効果移動度が上昇することが分かる。
本発明の薄膜トランジスタは高速に動作させることが可能であるため、液晶表示装置の動作方法において、フレーム周波数を高くすることができる。ここでは、フレーム周波数を４倍（例えば４８０ヘルツ、４００ヘルツ）に上げ、画像データを補間することにより、動画の表示特性が改善され、滑らかな表示を行うことが出来る液晶表示装置の画素部に作製することが可能な薄膜トランジスタの特性と、それを満たすチャネル形成領域中のドナーとなる不純物元素の濃度を求めた。
なお、本シミュレーションで想定している液晶表示装置の仕様を以下に示す。
・ＨＤＴＶ（画素数１９２０×１０８０）１１２５ｐ １１．７インチ（２７８．４ｍｍ×１５６．６ｍｍ）
・ＶＡモード
・画素容量８８ｆＦ
・ゲート信号線（シート抵抗０．３Ω／□、配線幅７μｍ）抵抗１１．９ｋΩ、容量４９５ｐＦ
・ビデオ信号線（シート抵抗０．１４Ω／□、配線幅５μｍ）抵抗４．４ｋΩ、容量１２６ｐＦ
・画素ＴＦＴのＬ／Ｗ＝６μｍ／１５μｍ
・ゲート信号線の駆動電圧２４Ｖ
・ビデオ信号４．５Ｖ〜１７．５Ｖ
・ＨＤＴＶ（画素数１９２０×１０８０）１１２５ｐ １１．７インチ（２７８．４ｍｍ×１５６．６ｍｍ）
・ＶＡモード
・画素容量８８ｆＦ
・ゲート信号線（シート抵抗０．３Ω／□、配線幅７μｍ）抵抗１１．９ｋΩ、容量４９５ｐＦ
・ビデオ信号線（シート抵抗０．１４Ω／□、配線幅５μｍ）抵抗４．４ｋΩ、容量１２６ｐＦ
・画素ＴＦＴのＬ／Ｗ＝６μｍ／１５μｍ
・ゲート信号線の駆動電圧２４Ｖ
・ビデオ信号４．５Ｖ〜１７．５Ｖ
図５４に、回路シミュレーションに用いた回路図を示す。ビデオ信号線２２４およびゲート信号線２２６の寄生容量及び配線抵抗によって信号の遅延が最大となる画素ＴＦＴ２２８を想定している。図５４において、Ｃｇ、Ｒｇ、Ｃｓ、Ｒｓは、各々ビデオ信号線２２４の寄生容量、ビデオ信号線２２４の配線抵抗、ゲート信号線２２６の寄生容量、ゲート信号線２２６の配線抵抗で、２段のπ型回路を用いて回路シミュレーションを行っている。
図５４の回路において、ビデオ信号線２２４に高電位（２４Ｖ）を印加、ゲート信号線２２６にゲート信号（１７．５Ｖ）を入力し、画素電極２３０の電位が所望の電位（１７．５Ｖ（ゲート信号）−０．１Ｖ＝１７．４Ｖ）に達するまでの遅延時間を回路シミュレータにより計算する。前記遅延時間が、３．７μｓ（４倍速表示の場合の１ゲート選択期間）以内であれば、４倍速表示のために画素ＴＦＴ２２８に要求されるＴＦＴ特性を満たすと考えられる。以上の操作を、画素ＴＦＴ２２８のモデルパラメータを変更しながら繰り返すことで、画素ＴＦＴ２２８に要求されるＴＦＴ特性の必要条件を得る。
４倍速表示に必要な画素ＴＦＴの特性は、オン電流４．１１×１０−６Ａ以上（Ｖｄ＝１Ｖ、Ｖｇ＝２０Ｖ）、５．５４×１０−４Ａ以上（Ｖｄ＝１４Ｖ、Ｖｇ＝２０Ｖ）、しきい値電圧０．５Ｖ以下（Ｖｄ＝１Ｖ）、１．９４Ｖ以下（Ｖｄ＝１４Ｖ）、Ｓ値０．８３６Ｖ／ｄｅｃ以下（Ｖｄ＝１Ｖ）、０．８４５Ｖ／ｄｅｃ以下（Ｖｄ＝１４Ｖ）、電界効果移動度５．４６ｃｍ２／Ｖｓ以上（Ｖｄ＝１Ｖ）、６９．４ｃｍ２／Ｖｓ以上（Ｖｄ＝１４Ｖ）である。なお、微結晶シリコン膜をチャネル形成領域に用いる薄膜トランジスタは、アモルファスシリコンをチャネル形成領域に用いる薄膜トランジスタと比較して、閾値変動が少ないため、しきい値電圧を−３Ｖ以上とした。
図５５に、実施例５で求めたモデルの薄膜トランジスタにおいて、ドナーとなる不純物元素を含む微結晶シリコン膜の膜厚（１０ｎｍ〜５０ｎｍ）と、ドナー濃度（１×１０１５ａｔｏｍｓ／ｃｍ３〜５×１０１７ａｔｏｍｓ／ｃｍ３）を設定した場合に満たすしきい値を曲線で表した。上記ＴＦＴ特性の必要条件から、しきい値は−３Ｖ以上１Ｖ以下であるため、ドナーとなる不純物元素を含む微結晶シリコン膜の膜厚が１０〜５０ｎｍの場合、上記範囲を満たすドナーの濃度は、６×１０１５ａｔｏｍｓ／ｃｍ３〜５×１０１７ａｔｏｍｓ／ｃｍ３である。なお、ここでは、ドナー濃度を示しており、ドナー濃度は、ドナーとなる不純物元素の活性化率に依存するため、ドナーとなる不純物元素濃度とは異なる。
即ち、ドナー濃度が８×１０１５ａｔｏｍｓ／ｃｍ３〜５×１０１７ａｔｏｍｓ／ｃｍ３の微結晶シリコン膜をチャネル形成領域に用いた薄膜トランジスタを画素部に設け、液晶素子のスイッチングとして用いることで、４倍速表示が可能な液晶表示装置を作製することができる。
Claims (6)
- ゲート電極上の、ドナーとなる不純物元素を含むゲート絶縁膜と、
前記ドナーとなる不純物元素を含むゲート絶縁膜上の、微結晶半導体膜と、
前記微結晶半導体膜上の、一対のバッファ層と、
前記一対のバッファ層上の、一導電型を付与する不純物元素が添加された一対の半導体膜と、
前記一導電型を付与する不純物元素が添加された一対の半導体膜上の、配線と、を有することを特徴とする薄膜トランジスタ。 - ゲート電極上の、ゲート絶縁膜と、
前記ゲート絶縁膜上の、ドナーとなる不純物元素を含む第１の微結晶半導体膜と、
前記ドナーとなる不純物元素を含む第１の微結晶半導体膜上の、第２の微結晶半導体膜と、
前記第２の微結晶半導体膜上の、一対のバッファ層と、
前記一対のバッファ層上の、一導電型を付与する不純物元素が添加された一対の半導体膜と、
前記一導電型を付与する不純物元素が添加された一対の半導体膜上の、配線と、を有し、
前記第２の微結晶半導体膜は、ＳＩＭＳの検出限界より多くのドナーとなる不純物元素を含まないことを特徴とする薄膜トランジスタ。 - ゲート電極上の、ドナーとなる不純物元素を含むゲート絶縁膜と、
前記ドナーとなる不純物元素を含むゲート絶縁膜上の、ドナーとなる不純物元素を含む微結晶半導体膜と、
前記ドナーとなる不純物元素を含む微結晶半導体膜上の、一対のバッファ層と、
前記一対のバッファ層上の、一導電型を付与する不純物元素が添加された一対の半導体膜と、
前記一導電型を付与する不純物元素が添加された一対の半導体膜上の、配線と、を有することを特徴とする薄膜トランジスタ。 - 請求項１乃至３のいずれか一項において、
前記ドナーとなる不純物元素を含むゲート絶縁膜、前記ドナーとなる不純物元素を含む微結晶半導体膜、または前記ドナーとなる不純物元素を含む前記第１の微結晶半導体膜に含まれる前記ドナーとなる不純物元素の、二次イオン質量分析法（ＳＩＭＳ）により分析されるピーク濃度は、６×１０１５ａｔｏｍｓ／ｃｍ３以上３×１０１８ａｔｏｍｓ／ｃｍ３以下であることを特徴とする薄膜トランジスタ。 - 請求項１乃至４のいずれか一項において、
前記ドナーとなる不純物元素は、リン、砒素、またはアンチモンであることを特徴とする薄膜トランジスタ。 - 請求項１乃至５のいずれか一項の薄膜トランジスタの前記配線に接する画素電極を有することを特徴とする表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2008257708A JP5497279B2 (ja) | 2007-10-05 | 2008-10-02 | 薄膜トランジスタ、及び薄膜トランジスタを有する表示装置 |
Applications Claiming Priority (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2007262739 | 2007-10-05 | ||
| JP2007262739 | 2007-10-05 | ||
| JP2007267085 | 2007-10-12 | ||
| JP2007267085 | 2007-10-12 | ||
| JP2008257708A JP5497279B2 (ja) | 2007-10-05 | 2008-10-02 | 薄膜トランジスタ、及び薄膜トランジスタを有する表示装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2009111365A JP2009111365A (ja) | 2009-05-21 |
| JP5497279B2 true JP5497279B2 (ja) | 2014-05-21 |
Family
ID=40522487
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2008257708A Expired - Fee Related JP5497279B2 (ja) | 2007-10-05 | 2008-10-02 | 薄膜トランジスタ、及び薄膜トランジスタを有する表示装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (2) | US20090090915A1 (ja) |
| JP (1) | JP5497279B2 (ja) |
| KR (2) | KR101551294B1 (ja) |
| CN (1) | CN101404294B (ja) |
| TW (2) | TWI470805B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11183650B2 (en) | 2017-12-12 | 2021-11-23 | Samsung Display Co., Ltd. | Display substrate, method of manufacturing the same, and display device including the same |
Families Citing this family (36)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4759598B2 (ja) * | 2007-09-28 | 2011-08-31 | キヤノン株式会社 | 薄膜トランジスタ、その製造方法及びそれを用いた表示装置 |
| JP5311957B2 (ja) * | 2007-10-23 | 2013-10-09 | 株式会社半導体エネルギー研究所 | 表示装置及びその作製方法 |
| JP5311955B2 (ja) * | 2007-11-01 | 2013-10-09 | 株式会社半導体エネルギー研究所 | 表示装置の作製方法 |
| KR101523353B1 (ko) * | 2007-12-03 | 2015-05-27 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 박막트랜지스터 및 반도체 장치 |
| US8247276B2 (en) | 2009-02-20 | 2012-08-21 | Semiconductor Energy Laboratory Co., Ltd. | Thin film transistor, method for manufacturing the same, and semiconductor device |
| EP2256814B1 (en) * | 2009-05-29 | 2019-01-16 | Semiconductor Energy Laboratory Co, Ltd. | Oxide semiconductor device and method for manufacturing the same |
| CN105810753A (zh) | 2009-09-04 | 2016-07-27 | 株式会社半导体能源研究所 | 半导体器件及其制造方法 |
| KR102157249B1 (ko) * | 2009-09-16 | 2020-09-17 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 및 그 제조 방법 |
| WO2011043206A1 (en) * | 2009-10-09 | 2011-04-14 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| KR101084233B1 (ko) | 2009-10-13 | 2011-11-16 | 삼성모바일디스플레이주식회사 | 박막트랜지스터 및 그 제조 방법 |
| EP2494601A4 (en) * | 2009-10-30 | 2016-09-07 | Semiconductor Energy Lab | SEMICONDUCTOR COMPONENT AND MANUFACTURING METHOD THEREFOR |
| KR102089200B1 (ko) | 2009-11-28 | 2020-03-13 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 및 그 제조 방법 |
| US8598586B2 (en) * | 2009-12-21 | 2013-12-03 | Semiconductor Energy Laboratory Co., Ltd. | Thin film transistor and manufacturing method thereof |
| KR101836067B1 (ko) * | 2009-12-21 | 2018-03-08 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 박막 트랜지스터와 그 제작 방법 |
| KR101588355B1 (ko) | 2009-12-23 | 2016-02-15 | 삼성디스플레이 주식회사 | 터치스크린 기판, 이의 제조 방법 및 표시 패널 |
| US8476744B2 (en) * | 2009-12-28 | 2013-07-02 | Semiconductor Energy Laboratory Co., Ltd. | Thin film transistor with channel including microcrystalline and amorphous semiconductor regions |
| JP5752447B2 (ja) * | 2010-03-15 | 2015-07-22 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| TWI541782B (zh) | 2010-07-02 | 2016-07-11 | 半導體能源研究所股份有限公司 | 液晶顯示裝置 |
| JP5948025B2 (ja) | 2010-08-06 | 2016-07-06 | 株式会社半導体エネルギー研究所 | 液晶表示装置 |
| JP5961391B2 (ja) * | 2011-01-26 | 2016-08-02 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| JP5832780B2 (ja) * | 2011-05-24 | 2015-12-16 | 株式会社半導体エネルギー研究所 | 半導体装置の製造方法 |
| CN102629555B (zh) * | 2011-10-11 | 2014-11-26 | 北京京东方光电科技有限公司 | 栅极绝缘层、tft、阵列基板、显示装置以及制备方法 |
| CN102646676B (zh) * | 2011-11-03 | 2015-06-10 | 京东方科技集团股份有限公司 | 一种tft阵列基板 |
| KR102088462B1 (ko) * | 2013-07-03 | 2020-05-28 | 삼성디스플레이 주식회사 | 박막 트랜지스터 표시판 및 이의 제조 방법 |
| US9524849B2 (en) | 2013-07-18 | 2016-12-20 | Varian Semiconductor Equipment Associates, Inc. | Method of improving ion beam quality in an implant system |
| KR102084177B1 (ko) * | 2013-11-07 | 2020-03-04 | 삼성디스플레이 주식회사 | 박막 트랜지스터 기판, 그것을 포함하는 표시 장치, 및 그것의 제조 방법 |
| US9236243B2 (en) | 2014-01-09 | 2016-01-12 | Stmicroelectronics Pte Ltd | Method for making semiconductor devices including reactant treatment of residual surface portion |
| CN105093816B (zh) * | 2015-09-23 | 2019-08-02 | 武汉华星光电技术有限公司 | 一种显示面板的信号线的制程方法及显示面板 |
| KR102263122B1 (ko) | 2017-10-19 | 2021-06-09 | 삼성디스플레이 주식회사 | 트랜지스터 표시판 |
| JP2020004861A (ja) * | 2018-06-28 | 2020-01-09 | 堺ディスプレイプロダクト株式会社 | 薄膜トランジスタ、表示装置及び薄膜トランジスタの製造方法 |
| JP2020086346A (ja) * | 2018-11-30 | 2020-06-04 | セイコーエプソン株式会社 | 導光装置及び虚像表示装置 |
| CN109659235B (zh) * | 2018-12-14 | 2021-12-03 | 武汉华星光电半导体显示技术有限公司 | Tft的制备方法、tft、阵列基板及显示装置 |
| CN109671623B (zh) * | 2018-12-21 | 2020-11-24 | 深圳市华星光电技术有限公司 | 栅极与薄膜晶体管的制造方法 |
| CN111129037B (zh) * | 2019-12-25 | 2022-09-09 | Tcl华星光电技术有限公司 | Tft阵列基板及其制作方法 |
| KR20210152721A (ko) | 2020-06-09 | 2021-12-16 | 삼성전자주식회사 | 반도체 패키지 |
| CN113111498B (zh) * | 2021-03-26 | 2022-11-29 | 中山大学 | 一种偏栅晶体管进行建模的方法及电路仿真方法 |
Family Cites Families (76)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5091334A (en) * | 1980-03-03 | 1992-02-25 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| JPS56122123A (en) * | 1980-03-03 | 1981-09-25 | Shunpei Yamazaki | Semiamorphous semiconductor |
| JPS6098680A (ja) | 1983-11-04 | 1985-06-01 | Seiko Instr & Electronics Ltd | 電界効果型薄膜トランジスタ |
| JPS60160170A (ja) | 1984-01-31 | 1985-08-21 | Seiko Instr & Electronics Ltd | 薄膜トランジスタ |
| JPS6187371A (ja) | 1984-10-05 | 1986-05-02 | Hitachi Ltd | 薄膜半導体装置 |
| JPS6267872A (ja) | 1985-09-20 | 1987-03-27 | Toshiba Corp | 非晶質シリコン薄膜トランジスタ |
| JPS63258072A (ja) * | 1987-04-15 | 1988-10-25 | Nec Corp | 電界効果トランジスタ |
| US5256509A (en) | 1989-11-20 | 1993-10-26 | Semiconductor Energy Laboratory Co., Ltd. | Image-forming member for electrophotography and manufacturing method for the same |
| JP2934874B2 (ja) * | 1990-05-21 | 1999-08-16 | カシオ計算機株式会社 | 薄膜トランジスタの製造方法 |
| EP0473988A1 (en) | 1990-08-29 | 1992-03-11 | International Business Machines Corporation | Method of fabricating a thin film transistor having amorphous/polycrystalline semiconductor channel region |
| JP2791422B2 (ja) | 1990-12-25 | 1998-08-27 | 株式会社 半導体エネルギー研究所 | 電気光学装置およびその作製方法 |
| US7115902B1 (en) | 1990-11-20 | 2006-10-03 | Semiconductor Energy Laboratory Co., Ltd. | Electro-optical device and method for manufacturing the same |
| US5849601A (en) * | 1990-12-25 | 1998-12-15 | Semiconductor Energy Laboratory Co., Ltd. | Electro-optical device and method for manufacturing the same |
| US7098479B1 (en) | 1990-12-25 | 2006-08-29 | Semiconductor Energy Laboratory Co., Ltd. | Electro-optical device and method for manufacturing the same |
| US7576360B2 (en) | 1990-12-25 | 2009-08-18 | Semiconductor Energy Laboratory Co., Ltd. | Electro-optical device which comprises thin film transistors and method for manufacturing the same |
| JP3255942B2 (ja) * | 1991-06-19 | 2002-02-12 | 株式会社半導体エネルギー研究所 | 逆スタガ薄膜トランジスタの作製方法 |
| US5495121A (en) | 1991-09-30 | 1996-02-27 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| KR970002267B1 (en) * | 1991-09-30 | 1997-02-27 | Semiconductor Energy Lab Kk | Semiconductor integrated circuit device fabrication process |
| EP0535979A3 (en) | 1991-10-02 | 1993-07-21 | Sharp Kabushiki Kaisha | A thin film transistor and a method for producing the same |
| JPH05226656A (ja) * | 1992-02-13 | 1993-09-03 | Hitachi Ltd | 薄膜半導体装置及びその製造方法 |
| US6709907B1 (en) | 1992-02-25 | 2004-03-23 | Semiconductor Energy Laboratory Co., Ltd. | Method of fabricating a thin film transistor |
| JP2924441B2 (ja) | 1992-04-27 | 1999-07-26 | 日本電気株式会社 | 薄膜トランジスタ及びその製造方法 |
| US6078059A (en) | 1992-07-10 | 2000-06-20 | Sharp Kabushiki Kaisha | Fabrication of a thin film transistor and production of a liquid display apparatus |
| JP3429034B2 (ja) * | 1992-10-07 | 2003-07-22 | シャープ株式会社 | 半導体膜の製造方法 |
| EP0592227A3 (en) | 1992-10-07 | 1995-01-11 | Sharp Kk | Manufacture of a thin film transistor and production of a liquid crystal display device. |
| JPH06326312A (ja) | 1993-05-14 | 1994-11-25 | Toshiba Corp | アクティブマトリクス型表示装置 |
| TW303526B (ja) * | 1994-12-27 | 1997-04-21 | Matsushita Electric Ind Co Ltd | |
| JP2833545B2 (ja) * | 1995-03-06 | 1998-12-09 | 日本電気株式会社 | 半導体装置の製造方法 |
| JP2661594B2 (ja) * | 1995-05-25 | 1997-10-08 | 日本電気株式会社 | 薄膜トランジスタおよびその製造方法 |
| JPH10261801A (ja) * | 1997-03-19 | 1998-09-29 | Toshiba Electron Eng Corp | 薄膜トランジスタ装置及び薄膜トランジスタ装置の製造方法 |
| KR100257158B1 (ko) | 1997-06-30 | 2000-05-15 | 김영환 | 박막 트랜지스터 및 그의 제조 방법 |
| US6197624B1 (en) | 1997-08-29 | 2001-03-06 | Semiconductor Energy Laboratory Co., Ltd. | Method of adjusting the threshold voltage in an SOI CMOS |
| JPH11177094A (ja) * | 1997-12-08 | 1999-07-02 | Advanced Display Inc | 半導体薄膜トランジスタおよび該半導体薄膜トランジスタを含む半導体薄膜トランジスタアレイ基板 |
| JP4293385B2 (ja) | 1998-01-27 | 2009-07-08 | 株式会社半導体エネルギー研究所 | 光電変換装置の作製方法 |
| JP2001007024A (ja) | 1999-06-18 | 2001-01-12 | Sanyo Electric Co Ltd | 多結晶シリコン膜の形成方法 |
| JP2001077366A (ja) | 1999-08-20 | 2001-03-23 | Internatl Business Mach Corp <Ibm> | 薄膜トランジスタ、液晶表示装置、及び薄膜トランジスタの製造方法 |
| JP3538088B2 (ja) | 1999-10-25 | 2004-06-14 | Ｎｅｃ液晶テクノロジー株式会社 | 薄膜トランジスタおよびその製造方法 |
| JP2001217424A (ja) | 2000-02-03 | 2001-08-10 | Matsushita Electric Ind Co Ltd | 薄膜トランジスタおよびそれを用いた液晶表示装置 |
| JP4118485B2 (ja) | 2000-03-13 | 2008-07-16 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| JP2002246605A (ja) | 2001-02-20 | 2002-08-30 | Matsushita Electric Ind Co Ltd | 液晶表示用薄膜トランジスタの製造方法 |
| KR100796795B1 (ko) * | 2001-10-22 | 2008-01-22 | 삼성전자주식회사 | 반도체 소자의 접촉부 및 그 제조 방법과 이를 포함하는표시 장치용 박막 트랜지스터 어레이 기판 및 그 제조 방법 |
| EP1367659B1 (en) | 2002-05-21 | 2012-09-05 | Semiconductor Energy Laboratory Co., Ltd. | Organic field effect transistor |
| JP3805750B2 (ja) * | 2003-01-21 | 2006-08-09 | 株式会社東芝 | 相補型電界効果トランジスタ及びその製造方法 |
| TW577176B (en) | 2003-03-31 | 2004-02-21 | Ind Tech Res Inst | Structure of thin-film transistor, and the manufacturing method thereof |
| JP4748954B2 (ja) * | 2003-07-14 | 2011-08-17 | 株式会社半導体エネルギー研究所 | 液晶表示装置 |
| TWI399580B (zh) * | 2003-07-14 | 2013-06-21 | Semiconductor Energy Lab | 半導體裝置及顯示裝置 |
| US7365361B2 (en) * | 2003-07-23 | 2008-04-29 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for manufacturing the same |
| US7314785B2 (en) | 2003-10-24 | 2008-01-01 | Semiconductor Energy Laboratory Co., Ltd. | Display device and manufacturing method thereof |
| JP2005167051A (ja) * | 2003-12-04 | 2005-06-23 | Sony Corp | 薄膜トランジスタおよび薄膜トランジスタの製造方法 |
| US7205171B2 (en) | 2004-02-11 | 2007-04-17 | Au Optronics Corporation | Thin film transistor and manufacturing method thereof including a lightly doped channel |
| US7642038B2 (en) * | 2004-03-24 | 2010-01-05 | Semiconductor Energy Laboratory Co., Ltd. | Method for forming pattern, thin film transistor, display device, method for manufacturing thereof, and television apparatus |
| JP2005322845A (ja) * | 2004-05-11 | 2005-11-17 | Sekisui Chem Co Ltd | 半導体デバイスと、その製造装置、および製造方法 |
| KR101009677B1 (ko) * | 2004-05-24 | 2011-01-19 | 엘지디스플레이 주식회사 | 액정표시장치 및 이의 제조방법 |
| JP4397753B2 (ja) * | 2004-07-28 | 2010-01-13 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| JP4628040B2 (ja) | 2004-08-20 | 2011-02-09 | 株式会社半導体エネルギー研究所 | 半導体素子を備えた表示装置の製造方法 |
| JP4882322B2 (ja) * | 2004-09-17 | 2012-02-22 | 日本電気株式会社 | 半導体装置、回路、これらを用いた表示装置、及びこれらの駆動方法 |
| US8058652B2 (en) * | 2004-10-28 | 2011-11-15 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device used as electro-optical device having channel formation region containing first element, and source or drain region containing second element |
| KR100645718B1 (ko) | 2005-04-28 | 2006-11-14 | 삼성에스디아이 주식회사 | 박막 트랜지스터 및 그 제조방법 |
| JP4577114B2 (ja) | 2005-06-23 | 2010-11-10 | ソニー株式会社 | 薄膜トランジスタの製造方法および表示装置の製造方法 |
| JP2007035964A (ja) | 2005-07-27 | 2007-02-08 | Sony Corp | 薄膜トランジスタとその製造方法、及び表示装置 |
| US7576359B2 (en) * | 2005-08-12 | 2009-08-18 | Semiconductor Energy Laboratory Co., Ltd. | Liquid crystal display device and method for manufacturing the same |
| KR100719566B1 (ko) * | 2005-10-22 | 2007-05-17 | 삼성에스디아이 주식회사 | 유기 박막 트랜지스터, 및 이를 구비한 평판 표시 장치 |
| KR101277606B1 (ko) * | 2006-03-22 | 2013-06-21 | 삼성디스플레이 주식회사 | 표시 장치 및 그 제조 방법 |
| CN100529866C (zh) * | 2006-04-19 | 2009-08-19 | 群康科技(深圳)有限公司 | 液晶显示器制造方法 |
| KR101266273B1 (ko) * | 2006-06-30 | 2013-05-22 | 엘지디스플레이 주식회사 | 액정표시소자의 제조방법 |
| JP2007049171A (ja) | 2006-08-30 | 2007-02-22 | Chi Mei Electronics Corp | 微結晶薄膜トランジスタを用いた画像表示装置 |
| KR20080056493A (ko) * | 2006-12-18 | 2008-06-23 | 삼성전자주식회사 | 박막 트랜지스터 기판 및 이의 제조 방법 |
| JP5331389B2 (ja) | 2007-06-15 | 2013-10-30 | 株式会社半導体エネルギー研究所 | 表示装置の作製方法 |
| JP2009049384A (ja) | 2007-07-20 | 2009-03-05 | Semiconductor Energy Lab Co Ltd | 発光装置 |
| US7633089B2 (en) | 2007-07-26 | 2009-12-15 | Semiconductor Energy Laboratory Co., Ltd. | Liquid crystal display device and electronic device provided with the same |
| KR101446251B1 (ko) | 2007-08-07 | 2014-10-01 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 표시 장치, 이 표시 장치를 구비한 전자기기 및 그 제조 방법 |
| JP5395382B2 (ja) | 2007-08-07 | 2014-01-22 | 株式会社半導体エネルギー研究所 | トランジスタの作製方法 |
| US7611930B2 (en) | 2007-08-17 | 2009-11-03 | Semiconductor Energy Laboratory Co., Ltd. | Method of manufacturing display device |
| JP2009071289A (ja) | 2007-08-17 | 2009-04-02 | Semiconductor Energy Lab Co Ltd | 半導体装置およびその作製方法 |
| US9054206B2 (en) | 2007-08-17 | 2015-06-09 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing semiconductor device |
| US8076222B2 (en) * | 2008-02-11 | 2011-12-13 | Applied Materials, Inc. | Microcrystalline silicon thin film transistor |
-
2008
- 2008-09-26 US US12/238,517 patent/US20090090915A1/en not_active Abandoned
- 2008-09-28 CN CN 200810168087 patent/CN101404294B/zh not_active Expired - Fee Related
- 2008-09-30 KR KR1020080096096A patent/KR101551294B1/ko not_active IP Right Cessation
- 2008-10-02 JP JP2008257708A patent/JP5497279B2/ja not_active Expired - Fee Related
- 2008-10-02 TW TW97137937A patent/TWI470805B/zh not_active IP Right Cessation
- 2008-10-02 TW TW103137795A patent/TWI557922B/zh not_active IP Right Cessation
-
2013
- 2013-03-18 US US13/845,443 patent/US8945962B2/en not_active Expired - Fee Related
-
2014
- 2014-12-01 KR KR1020140170040A patent/KR101564006B1/ko active IP Right Grant
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11183650B2 (en) | 2017-12-12 | 2021-11-23 | Samsung Display Co., Ltd. | Display substrate, method of manufacturing the same, and display device including the same |
Also Published As
| Publication number | Publication date |
|---|---|
| KR101564006B1 (ko) | 2015-10-27 |
| KR101551294B1 (ko) | 2015-09-08 |
| US20130217191A1 (en) | 2013-08-22 |
| KR20140147071A (ko) | 2014-12-29 |
| TWI557922B (zh) | 2016-11-11 |
| TW200933893A (en) | 2009-08-01 |
| KR20090035431A (ko) | 2009-04-09 |
| JP2009111365A (ja) | 2009-05-21 |
| US20090090915A1 (en) | 2009-04-09 |
| US8945962B2 (en) | 2015-02-03 |
| CN101404294A (zh) | 2009-04-08 |
| CN101404294B (zh) | 2013-11-06 |
| TWI470805B (zh) | 2015-01-21 |
| TW201507167A (zh) | 2015-02-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP5497279B2 (ja) | 薄膜トランジスタ、及び薄膜トランジスタを有する表示装置 | |
| JP5503861B2 (ja) | 薄膜トランジスタ、及び薄膜トランジスタを有する表示装置 | |
| JP5311955B2 (ja) | 表示装置の作製方法 | |
| JP5395415B2 (ja) | 薄膜トランジスタの作製方法 | |
| KR101511494B1 (ko) | 다이오드, 및 이것을 갖는 표시장치 | |
| JP5503857B2 (ja) | 薄膜トランジスタの作製方法 | |
| JP5101471B2 (ja) | 微結晶半導体膜及び薄膜トランジスタの作製方法 | |
| JP5395414B2 (ja) | 薄膜トランジスタの作製方法 | |
| JP5311957B2 (ja) | 表示装置及びその作製方法 | |
| JP5314870B2 (ja) | 薄膜トランジスタの作製方法 | |
| JP4825181B2 (ja) | 薄膜トランジスタの作製方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20110927 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20130731 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20130806 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20130808 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20140225 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20140306 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 5497279 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |