TWI535035B - 薄膜電晶體，具有該薄膜電晶體的顯示裝置，和其製造方法 - Google Patents

薄膜電晶體，具有該薄膜電晶體的顯示裝置，和其製造方法 Download PDF

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Description

薄膜電晶體，具有該薄膜電晶體的顯示裝置，和其製造方法
本發明係關於一種薄膜電晶體、及至少將該薄膜電晶體用於像素部的顯示裝置、和其製造方法。
近年來，藉由利用形成在具有絕緣表面的基板上的半導體薄膜(厚度大約為幾十nm至幾百nm)來構成薄膜電晶體的技術引人注目。薄膜電晶體廣泛地應用於電子裝置如IC或電光裝置，尤其是作為顯示裝置的開關元件，正在積極地進行研究開發。
作為顯示裝置的開關元件，使用利用非晶半導體膜的薄膜電晶體、利用多晶半導體膜的薄膜電晶體等。作為多晶半導體膜的形成方法，已知藉由使用光學系統將脈衝振盪受激準分子雷射光束加工為線形並藉由使線形光束對非晶矽膜進行掃描及照射以實現結晶化的技術。
另外，作為顯示裝置的開關元件，使用利用微晶半導體膜的薄膜電晶體(參照專利文獻1及2)。
[專利文獻1]日本專利申請公開第Hei4-242724號公報
[專利文獻2]日本專利申請公開第2005-49832號公報
利用多晶半導體膜的薄膜電晶體具有如下優點：與利用非晶半導體膜的薄膜電晶體相比，其電場效應遷移率高2位數以上；可以在同一個基板上一體形成顯示裝置的像素部和其週邊驅動電路。然而，與利用非晶半導體膜時相比，其製程由於半導體膜的結晶化而被複雜化，這導致成品率的降低及成本的上升。
另外，還有如下問題：在利用微晶半導體膜的反交錯型薄膜電晶體中，閘極絕緣膜及微晶半導體膜的介面區域中的結晶性低，而薄膜電晶體的電特性不好。
鑒於上述問題，本發明的目的在於提供一種電特性良好的薄膜電晶體、以及具有該薄膜電晶體的顯示裝置、和其製造方法。
本發明的技術要點之一是一種薄膜電晶體，包括：形成在閘極電極上的閘極絕緣膜；形成在閘極絕緣膜上的微晶半導體膜；形成在微晶半導體膜上的緩衝層；形成在緩衝層上的添加有賦予一種導電型的雜質元素的一對半導體膜；形成在添加有賦予一種導電型的雜質元素的一對半導體膜上的佈線，其中，在閘極絕緣膜的一部分或全部或者 微晶半導體膜的一部分或全部包含成為施體的雜質元素。
此外，典型的是，本發明的特徵在於：在接觸於上述微晶半導體膜的閘極絕緣膜的區域中包含成為施體的雜質元素。在此情況下，有時在整個微晶半導體膜中包含成為施體的雜質元素。此外，有時只在接觸於閘極絕緣膜的區域中包含成為施體的雜質元素。在此情況下，在接觸於閘極絕緣膜的區域中形成包含成為施體的雜質元素的第一微晶半導體膜，並且在第一微晶半導體膜上形成第二微晶半導體膜。注意，第二微晶半導體膜不包含高於二次離子質量分析法(SIMS)的檢測限度的成為施體的雜質元素。
或者，本發明的特徵在於：在上述閘極絕緣膜中包含成為施體的雜質元素。
或者，本發明的特徵在於：形成接觸於閘極絕緣膜的第一微晶半導體膜；形成接觸於第一微晶半導體膜且包含成為施體的雜質元素的第二微晶半導體膜；形成接觸於包含成為施體的雜質元素的第二微晶半導體膜的第三微晶半導體膜。注意，第一微晶半導體膜及第三微晶半導體膜不包含高於SIMS的檢測限度的成為施體的雜質元素。
注意，在此，閘極絕緣膜或微晶半導體膜所包含的成為施體的雜質元素的峰值濃度為6×1015atoms/cm3以上且3×1018atoms/cm3以下、較佳的為3×1016atoms/cm3以上且3×1017atoms/cm3以下。此外，成為施體的雜質元素的濃度根據二次離子質量分析法中的濃度分佈(濃度輪廓)的峰值濃度而決定。
或者，本發明的特徵在於；形成包含成為施體的雜質元素的閘極絕緣膜或微晶半導體膜，並且製造將微晶半導體膜用作通道形成區的薄膜電晶體。注意，在用作通道的微晶半導體膜中，成為施體的雜質元素的峰值濃度為6×1015atoms/cm3以上且3×1018atoms/cm3以下、較佳的為3×1016atoms/cm3以上且3×1017atoms/cm3以下。
典型的是，在閘極電極上形成閘極絕緣膜，將包含成為施體的雜質元素的氣體引入於反應室內後，在閘極絕緣膜上利用包含矽或鍺的沉積性氣體、以及氫形成包含成為施體的雜質元素的微晶半導體膜，並且利用該微晶半導體膜製造薄膜電晶體。
或者，在閘極電極上形成閘極絕緣膜，在閘極絕緣膜上利用包含成為施體的雜質元素的氣體、包含矽或鍺的沉積性氣體、以及氫形成包含成為施體的雜質元素的第一微晶半導體膜，在該第一微晶半導體膜上利用包含矽或鍺的沉積性氣體、以及氫形成第二微晶半導體膜，並且利用第一微晶半導體膜及第二微晶半導體膜製造薄膜電晶體。
或者，在閘極電極上利用包含成為施體的雜質元素的氣體、以及包含矽或鍺的沉積性氣體形成包含成為施體的雜質元素的閘極絕緣膜，在包含成為施體的雜質元素的閘極絕緣膜上利用包含矽或鍺的沉積性氣體、以及氫形成包含成為施體的雜質元素的微晶半導體膜，並且利用該微晶半導體膜製造薄膜電晶體。
或者，在電漿CVD裝置的反應室內利用包含成為施 體的雜質元素的氣體、包含矽或鍺的沉積性氣體，以及氫形成包含成為施體的雜質元素的保護膜之後，對所述反應室內插入形成有閘極電極的基板，在閘極電極上形成閘極絕緣膜，在閘極絕緣膜上利用包含矽或鍺的沉積性氣體，以及氫形成微晶半導體膜，並且利用該微晶半導體膜製造薄膜電晶體。
或者，在電漿CVD裝置的反應室內流過包含成為施體的雜質元素的氣體之後，在形成有閘極電極的基板上形成包含成為施體的雜質元素的閘極絕緣膜，在閘極絕緣膜上利用包含矽或鍺的沉積性氣體、以及氫形成微晶半導體膜，並且利用該微晶半導體膜製造薄膜電晶體。
或者，在形成有閘極電極的基板上形成閘極絕緣膜，在電漿CVD裝置的反應室內流過包含成為施體的雜質元素的氣體之後，在閘極絕緣膜上利用包含矽或鍺的沉積性氣體、以及氫形成包含成為施體的雜質元素的微晶半導體膜，並且利用該包含成為施體的雜質元素的微晶半導體膜製造薄膜電晶體。
此外，在形成有閘極電極的基板上形成第一閘極絕緣膜，在電漿CVD裝置的反應室內流過包含成為施體的雜質元素的氣體之後，在第一閘極絕緣膜上利用包含氧或氮的非沉積性氣體和包含矽的沉積性氣體形成包含成為施體的雜質元素的第二閘極絕緣膜，在第二閘極絕緣膜上形成微晶半導體膜，並且利用該微晶半導體膜製造薄膜電晶體。
此外，在形成有閘極電極的基板上形成第一閘極絕緣膜，在第一閘極絕緣膜上形成第二閘極絕緣膜之後，在電漿CVD裝置的反應室內流過包含成為半導體的施體的雜質元素的氣體之後，在第二閘極絕緣膜上利用包含氧或氮的非沉積性氣體和包含矽的沉積性氣體形成包含成為施體的雜質元素的第三閘極絕緣膜，在第三閘極絕緣膜上利用包含矽或鍺的沉積性氣體、以及氫形成微晶半導體膜，並且利用該微晶半導體膜製造薄膜電晶體。
注意，成為施體的雜質元素是磷、砷、或者銻。
如果在閘極電極上形成包含成為施體的雜質元素的閘極絕緣膜，或者將成為施體的雜質元素吸附在閘極絕緣膜上，則當形成微晶半導體膜時，可以提高與閘極絕緣膜的介面的結晶性。因此，可以藉由將與閘極絕緣膜的介面的結晶性提高的微晶半導體膜用作通道形成區，來製造薄膜電晶體。
此外，藉由在接觸於閘極絕緣膜的微晶半導體膜中形成包含成為施體的雜質元素的微晶半導體膜，載流子在微晶半導體膜中移動的速度上升，所以可以製造電場效應遷移率高且導通電流高的薄膜電晶體。
此外，藉由將閘極絕緣膜或微晶矽膜所包含的成為施體的雜質元素的峰值濃度設定為6×1015atoms/cm3以上且3×1018atoms/cm3以下、較佳的為3×1016atoms/cm3以上且3×1017atoms/cm3以下，可以製造蓄積型薄膜電晶體(即，通道形成區為低濃度N型的薄膜電晶體)。注意，當將閘 極絕緣膜或微晶半導體膜所包含的成為施體的雜質元素的峰值濃度設定得小於6×1015atoms/cm3時，成為施體的雜質元素的數量不足夠，而不能希望電場效應遷移率以及導通電流的上升。此外，因為當將閘極絕緣膜或微晶半導體膜所包含的成為施體的雜質元素的峰值濃度設定得大於3×1018atoms/cm3時，臨界值轉移到閘極電壓的負側，而不用作電晶體，所以成為施體的雜質元素的濃度較佳的為6×1015atoms/cm3以上且3×1018atoms/cm3以下、更佳的為3×1016atoms/cm3以上且3×1017atoms/cm3以下。
此外，藉由在與閘極絕緣膜的介面的結晶性提高的微晶半導體膜上連續形成緩衝層，並且在緩衝層上形成源區及汲區、源佈線及汲佈線，形成薄膜電晶體。
此外，本發明的特徵在於：形成連接到該薄膜電晶體的像素電極來製造顯示裝置。
另外，藉由利用本發明的微晶半導體膜製造薄膜電晶體(TFT)，並且將該薄膜電晶體用於像素部及驅動電路來製造顯示裝置。本發明的微晶半導體膜的與閘極絕緣膜的介面的結晶性高，所以利用該微晶半導體膜的薄膜電晶體的電場效應遷移率為2.5cm2/V．sec至10cm2/V．sec，即利用非晶半導體膜的薄膜電晶體的5至20倍，因此可以在與像素部相同的基板上一體形成驅動電路的一部分或全部，來形成系統化面板。
此外，作為顯示裝置，包括發光裝置及液晶顯示裝置。發光裝置包括發光元件，而液晶顯示裝置包括液晶元 件。發光元件將由電流或電壓控制亮度的元件包括於其範疇內，具體地說，包括有機EL(即電致發光)以及無機EL。
另外，顯示裝置包括顯示元件被密封的面板、以及處於在該面板上安裝有包括控制器的IC等狀態的模組。再者，本發明之一係關於相當於在製造該顯示裝置的過程中完成顯示元件之前的一個狀態的元件基板，該元件基板在多個像素中分別具備將電流提供給顯示元件的單元。具體地說，元件基板既可是只形成有顯示元件的像素電極的狀態，又可是在形成用作像素電極的導電膜之後且在藉由蝕刻形成像素電極之前的狀態，無論是任何狀態都可以。
注意，在本說明書中，顯示裝置指的是圖像顯示裝置、發光裝置、或光源(包括照明裝置)。另外，安裝有連接器如FPC(撓性印刷電路)、TAB(卷帶式自動接合)膠帶或TCP(帶式載體封裝)的模組、將印刷線路板設置在TAB帶或TCP端部上的模組、或藉由COG(玻璃上晶片)方式將IC(積體電路)直接安裝在顯示元件上的模組都包括在顯示裝置中。
根據本發明，形成從與絕緣膜的介面開始結晶性高的微晶半導體膜，並且將該微晶半導體膜用作通道形成區，來可以製造電特性優越的薄膜電晶體。此外，也可以製造具有該薄膜電晶體的顯示裝置。
33‧‧‧曲線
34‧‧‧曲線
35‧‧‧曲線
36‧‧‧曲線
37‧‧‧曲線
41‧‧‧曲線
42‧‧‧曲線
43‧‧‧曲線
44‧‧‧曲線
45‧‧‧曲線
46‧‧‧曲線
47‧‧‧曲線
48‧‧‧曲線
49‧‧‧曲線
50‧‧‧基板
51‧‧‧閘極電極
53‧‧‧微晶半導體膜
54‧‧‧緩衝層
55‧‧‧半導體膜
56‧‧‧抗蝕劑掩模
57‧‧‧微晶半導體膜
58‧‧‧微晶半導體膜
59‧‧‧閘極絕緣膜
61‧‧‧微晶半導體膜
62‧‧‧緩衝層
63‧‧‧半導體膜
64‧‧‧微晶半導體膜
66‧‧‧抗蝕劑掩模
67‧‧‧微晶半導體膜
68‧‧‧微晶半導體膜
72‧‧‧半導體膜
72‧‧‧汲區
73‧‧‧緩衝層
74‧‧‧薄膜電晶體
76‧‧‧保護絕緣膜
77‧‧‧像素電極
78‧‧‧平坦化膜
79‧‧‧像素電極
80‧‧‧抗蝕劑
81‧‧‧抗蝕劑掩模
83‧‧‧薄膜電晶體
86‧‧‧抗蝕劑掩模
87‧‧‧緩衝層
88‧‧‧汲區
89‧‧‧汲區
91‧‧‧分隔壁
92‧‧‧EL層
93‧‧‧相對電極
94‧‧‧發光元件
95‧‧‧保護絕緣膜
96‧‧‧電容元件
101‧‧‧絕緣膜
102‧‧‧絕緣膜
103‧‧‧絕緣膜
121‧‧‧玻璃基板
122‧‧‧氮化矽膜
123‧‧‧氧氮化硅膜
124‧‧‧微晶矽膜
125‧‧‧氮化矽膜
126‧‧‧氮化矽膜
127‧‧‧氮化矽膜
159‧‧‧多灰度掩模
160‧‧‧多灰度掩模
163‧‧‧基板
164‧‧‧遮光部
165‧‧‧衍射光閘
166‧‧‧光透過率
167‧‧‧半透過部
168‧‧‧遮光部
169‧‧‧光透過率
200‧‧‧絕緣基板
202‧‧‧閘極電極
204‧‧‧閘極絕緣膜
204‧‧‧半導體層
206‧‧‧半導體層
208‧‧‧半導體層
210‧‧‧源區
212‧‧‧汲區
214‧‧‧源極電極
216‧‧‧汲極電極
218‧‧‧虛線
220‧‧‧虛線
222‧‧‧實線
224‧‧‧閘極信號線
226‧‧‧視頻信號線
228‧‧‧像素TFT
230‧‧‧像素電極
403‧‧‧高頻電力供給單元
404‧‧‧高頻電源
406‧‧‧匹配器
408‧‧‧氣體供給單元
410‧‧‧汽缸
412‧‧‧停止閥
413‧‧‧質量流量控制器
417‧‧‧蝶閥
418‧‧‧導氣閥
419‧‧‧渦輪分子泵
420‧‧‧乾燥泵
421‧‧‧低溫泵
422‧‧‧裝載/卸載室
423‧‧‧公共室
425‧‧‧閘閥
426‧‧‧搬送機構
430‧‧‧排氣單元
440‧‧‧真空排氣
441‧‧‧預塗處理
442‧‧‧基板搬入
444‧‧‧真空排氣處理
446‧‧‧真空排氣處理
447‧‧‧吹洗處理
448‧‧‧成膜處理
449‧‧‧基板搬出
452‧‧‧預塗處理
459‧‧‧真空排氣處理
461‧‧‧虛線
462‧‧‧虛線
463‧‧‧虛線
51a‧‧‧掃描線
51b‧‧‧閘極電極
51c‧‧‧電容佈線
52a‧‧‧閘極絕緣膜
52b‧‧‧閘極絕緣膜
52c‧‧‧閘極絕緣膜
58a‧‧‧微晶半導體膜
58b‧‧‧微晶半導體膜
59a‧‧‧閘極絕緣膜
59b‧‧‧閘極絕緣膜
59c‧‧‧閘極絕緣膜
600‧‧‧基板
601‧‧‧相對基板
602‧‧‧閘極佈線
603‧‧‧閘極佈線
616‧‧‧佈線
618‧‧‧佈線
619‧‧‧佈線
622‧‧‧平坦化膜
623‧‧‧接觸孔
624‧‧‧像素電極
625‧‧‧狹縫
626‧‧‧像素電極
627‧‧‧接觸孔
628‧‧‧薄膜電晶體
629‧‧‧薄膜電晶體
632‧‧‧遮光膜
636‧‧‧顏色濾光片
637‧‧‧平坦化膜
640‧‧‧相對電極
641‧‧‧狹縫
646‧‧‧取向膜
64c‧‧‧佈線
650‧‧‧液晶層
65a‧‧‧導電膜
65b‧‧‧導電膜
71a‧‧‧佈線
71b‧‧‧導電膜
71c‧‧‧佈線
74a‧‧‧薄膜電晶體
74b‧‧‧薄膜電晶體
75c‧‧‧佈線
76a‧‧‧保護絕緣膜
85a‧‧‧導電膜
89a‧‧‧導電膜
900‧‧‧顯示面板
921‧‧‧像素部
922‧‧‧信號線驅動電路
923‧‧‧掃描線驅動電路
924‧‧‧調諧器
925‧‧‧視頻信號放大電路
926‧‧‧視頻信號處理電路
927‧‧‧控制電路
928‧‧‧信號分割電路
929‧‧‧音頻信號放大電路
92a‧‧‧佈線
92c‧‧‧佈線
930‧‧‧音頻信號處理電路
931‧‧‧控制電路
932‧‧‧輸入部
933‧‧‧揚聲器
93a‧‧‧電源線
111a‧‧‧凹部
111b‧‧‧凹部
112a‧‧‧接蝕孔
112b‧‧‧凹部
113a‧‧‧接觸孔
113b‧‧‧凹部
159a‧‧‧灰度色調掩模
159b‧‧‧半色調掩模
2001‧‧‧框體
2002‧‧‧顯示用面板
2003‧‧‧主畫面
2004‧‧‧數據機
2005‧‧‧接收機
2006‧‧‧遙控裝置
2007‧‧‧顯示部
2008‧‧‧輔助畫面
2009‧‧‧揚聲器部分
2301‧‧‧行動電話
2302‧‧‧顯示部
2303‧‧‧操作部
2401‧‧‧主體
2402‧‧‧顯示部
2501‧‧‧照明部分
2502‧‧‧燈罩
2503‧‧‧可變臂
2504‧‧‧支柱
2505‧‧‧台
2506‧‧‧電源
400a‧‧‧反應室
400b‧‧‧反應室
400c‧‧‧反應室
400d‧‧‧反應室
408a‧‧‧氣體供給單元
408b‧‧‧氣體供給單元
408f‧‧‧氣體供給單元
408g‧‧‧氣體供給單元
408i‧‧‧氣體供給單元
408n‧‧‧氣體供給單元
6011‧‧‧基板
6012‧‧‧像素部
6013‧‧‧信號線驅動電路
6014‧‧‧掃描線驅動電路
6015‧‧‧FPC
6021‧‧‧基板
6022‧‧‧像素部
6023‧‧‧信號線驅動電路
6024‧‧‧掃描線驅動電路
6025‧‧‧FPC
6031‧‧‧基板
6032‧‧‧像素部
6033‧‧‧信號線驅動電路
6034‧‧‧掃描線驅動電路
6035‧‧‧FPC
6033a‧‧‧類比開關
6033b‧‧‧移位暫存器
在附圖中：圖1A和1D是說明本發明的顯示裝置的製造方法的截面圖，圖1B、1C、1E和1F是表示疊層膜中的峰值濃度的圖；圖2A和2E是說明本發明的顯示裝置的製造方法的截面圖，圖2B至2D、2F是表示疊層膜中的峰值濃度的圖；圖3A是說明本發明的顯示裝置的製造方法的截面圖，圖3B是表示疊層膜中的峰值濃度的圖；圖4A和4C是說明本發明的顯示裝置的製造方法的截面圖，圖4B和4D是表示疊層膜中的峰值濃度的圖；圖5A是說明本發明的顯示裝置的製造方法的截面圖，圖5B是表示疊層膜中的峰值濃度的圖；圖6是說明本發明的顯示裝置的製造方法的截面圖；圖7A和7C是說明本發明的顯示裝置的製造方法的截面圖，圖7B和7D是表示疊層膜中的峰值濃度的圖；圖8是說明形成閘極絕緣膜及微晶半導體膜的製程的時序圖的一個例子；圖9A至9C是說明本發明的顯示裝置的製造方法的截面圖；圖10A至10C是說明本發明的顯示裝置的製造方法的截面圖；圖11A和11B是說明本發明的顯示裝置的製造方法的截面圖； 圖12A至12C是說明本發明的顯示裝置的製造方法的俯視圖；圖13是說明形成閘極絕緣膜及微晶半導體膜的製程的時序圖的一個例子；圖14是說明本發明的顯示裝置的製造方法的截面圖；圖15是說明形成閘極絕緣膜及微晶半導體膜的製程的時序圖的一個例子；圖16是說明形成閘極絕緣膜及微晶半導體膜的製程的時序圖的一個例子；圖17A和17B是說明本發明的顯示裝置的製造方法的截面圖；圖18是說明形成閘極絕緣膜及微晶半導體膜的製程的時序圖的一個例子；圖19是說明本發明的顯示裝置的製造方法的截面圖；圖20是說明形成閘極絕緣膜及微晶半導體膜的製程的時序圖的一個例子；圖21是說明本發明的顯示裝置的製造方法的截面圖；圖22是表示可以應用於本發明的電漿CVD裝置的結構的圖；圖23是表示可以應用於本發明的電漿CVD裝置的結構的圖； 圖24A和24B是說明本發明的顯示裝置的製造方法的截面圖；圖25A至25D是說明可以應用於本發明的多級灰度掩模的圖；圖26A至26C是說明本發明的顯示裝置的製造方法的截面圖；圖27A和27B是說明本發明的顯示裝置的製造方法的截面圖；圖28A和28B是說明本發明的顯示裝置的製造方法的截面圖；圖29A至29C是說明本發明的顯示裝置的製造方法的截面圖；圖30A至30C是說明本發明的顯示裝置的製造方法的俯視圖；圖31是說明本發明的顯示裝置的製造方法的截面圖；圖32是說明本發明的顯示裝置的截面圖；圖33是說明本發明的顯示裝置的俯視圖；圖34是說明本發明的顯示裝置的俯視圖；圖35A和35B是說明本發明的顯示裝置的截面圖及俯視圖；圖36A至36C是說明本發明的顯示面板的立體圖；圖37A至37D是說明利用本發明的顯示裝置的電子裝置的立體圖； 圖38是說明利用本發明的顯示裝置的電子裝置的圖；圖39是說明藉由SIMS測定本發明的微晶矽膜中的磷濃度的結果的圖；圖40是說明藉由SIMS測定本發明的微晶矽膜中的磷濃度的結果的圖；圖41是說明藉由SIMS測定本發明的微晶矽膜中的磷濃度的結果的圖；圖42A至42E是說明樣品1至樣品5的結構的圖；圖43是說明藉由μ-PCD法測定微晶矽膜的載流子的壽命的結果的圖；圖44是說明用於類比實驗的模型的截面圖；圖45A和45B是表示藉由模擬實驗而獲得的DC特性的圖；圖46A和46B是表示藉由模擬實驗而獲得的DC特性的圖；圖47A和47B是表示藉由模擬實驗而獲得的DC特性的圖；圖48A和48B是表示藉由模擬實驗而獲得的導通電流的圖；圖49A和49B是表示藉由模擬實驗而獲得的臨界值的圖；圖50A和50B是表示藉由模擬實驗而獲得的S值的圖； 圖51A和51B是表示藉由模擬實驗而獲得的最大電場效應遷移率的圖；圖52是說明用於類比實驗的模型的截面圖；圖53A和53B是表示藉由模擬實驗而獲得的DC特性的圖；圖54A和54B是表示藉由模擬實驗而獲得的DC特性的圖；圖55A和55B是表示藉由模擬實驗而獲得的DC特性的圖；圖56A和56B是表示藉由模擬實驗而獲得的導通電流的圖；圖57A和57B是表示藉由模擬實驗而獲得的臨界值的圖；圖58A和58B是表示藉由模擬實驗而獲得的S值的圖；圖59A和59B是表示藉由模擬實驗而獲得的最大電場效應遷移率的圖；圖60A至60C是說明薄膜電晶體的元件結構及等效電路圖的圖；圖61是說明薄膜電晶體的最大電場效應遷移率的圖；圖62是說明用於電路類比實驗的電路圖的圖；以及圖63A和63B是說明微晶矽膜的厚度、施體濃度、以及臨界值的圖。
下面，參照附圖說明本發明的實施例模式。注意，本發明不局限於以下說明，所述技術領域的普通人員可以很容易地理解一個事實就是，其方式和詳細內容可以在不脫離本發明的宗旨及其範圍的情況下被變換為各種各樣的形式。因此，本發明不應該被解釋為僅限定在以下所示的實施例模式所記載的內容中。在以下說明的本發明的結構中，在不同的附圖中共同使用表示相同部分的附圖標記。
實施例模式1
在此，參照圖1A至圖4D說明一種薄膜電晶體的結構，該薄膜電晶體的與閘極絕緣膜的介面的結晶性高，而與通常的在通道形成區中具有微晶半導體膜的薄膜電晶體相比，其電場效應遷移率及導通電流高。
在圖1A所示的薄膜電晶體中，在基板50上形成閘極電極51，在閘極電極51上形成閘極絕緣膜52a、52b，在閘極絕緣膜52a、52b上形成包含成為施體的雜質元素的微晶半導體膜61，在微晶半導體膜61上形成不包含高於SIMS的檢測限度的成為施體的雜質元素的微晶半導體膜58，在微晶半導體膜58上形成緩衝層73，在緩衝層73上形成添加有賦予一種導電型的雜質元素的一對半導體膜(以下，也稱為源區及汲區)72，在添加有賦予一種導電型的雜質元素的一對半導體膜72上形成佈線71a至71c。 就是說，在形成在閘極絕緣膜52b上的微晶半導體膜中，在閘極絕緣膜52b一側包含成為施體的雜質元素。
作為包含成為施體的雜質元素的微晶半導體膜61，形成包含其峰值濃度為6×1015atoms/cm3以上且3×1018atoms/cm3以下、較佳的為3×1016atoms/cm3以上且3×1017atoms/cm3以下的成為施體的雜質元素的微晶半導體膜。此外，包含成為施體的雜質元素的微晶半導體膜61的厚度為1nm以上且50nm以下。作為微晶半導體膜，有微晶矽膜、包含鍺的微晶矽膜等。此外，作為成為施體的雜質元素，有磷、砷、銻等。
藉由將微晶半導體膜所包含的成為施體的雜質元素的峰值濃度設定於上述範圍內，可以提高閘極絕緣膜52b及微晶半導體膜61的介面的結晶性，並且可以降低微晶半導體膜61的電阻率，所以可以製造電場效應遷移率高且導通電流高的薄膜電晶體。注意，當將微晶半導體膜所包含的成為施體的雜質元素的峰值濃度設定得小於6×1015atoms/cm3時，成為施體的雜質元素的數量不足夠，而不能希望電場效應遷移率以及導通電流的上升。此外，因為當將微晶半導體膜所包含的成為施體的雜質元素的峰值濃度設定得大於3×1018atoms/cm3時，臨界值轉移到閘極電壓的負側，而不用作電晶體，所以成為施體的雜質元素的濃度較佳的為6×1015atoms/cm3以上且3×1018atoms/cm3以下、更佳的為3×1016atoms/cm3以上且3×1017atoms/cm3以下。
這裏的微晶半導體膜是包含非晶和結晶結構(包括單晶、多晶)的中間結構的半導體的膜。該半導體是具有在自由能方面穩定的第三狀態的半導體，並是具有短程有序且晶格畸變的結晶半導體，其中粒徑為0.5nm至20nm的柱狀或針狀結晶對於基板表面在法線方向生長。另外，在多個微晶半導體之間存在非晶半導體。微晶半導體的典型例子的微晶矽的拉曼光譜轉移到比表示單晶矽的520cm-1低的波數一側。就是說，微晶矽的拉曼光譜的峰值位於表示單晶矽的520cm-1和表示非晶矽的480cm-1之間。另外，包含至少1原子%或其以上的氫或鹵素，以終結懸空鍵。再者，藉由包含氦、氬、氪、氖等的稀有氣體來進一步促進晶格畸變，可以獲得穩定性提高的優良微晶半導體膜。關於這種微晶半導體膜的記述例如在美國專利4,409,134號中公開。
包含成為施體的雜質元素的微晶半導體膜61及微晶半導體膜58分別以1nm以上且200nm以下、較佳的為1nm以上且100nm以下、更佳的為1nm以上且50nm以下形成。包含成為施體的雜質元素的微晶半導體膜61、以及當該微晶半導體膜61的厚度薄時，微晶半導體膜53也用作之後形成的薄膜電晶體的通道形成區。至少藉由將包含成為施體的雜質元素的微晶半導體膜61的厚度設定為1nm以上且50nm以下，可以製造完全耗盡型薄膜電晶體。
此外，較佳的將微晶半導體膜的氧濃度、以及氮濃度 設定得小於成為施體的雜質元素的濃度的10倍，典型為小於3×1019atoms/cm3，更佳的為小於3×1018atoms/cm3，並且較佳的將碳的濃度設定為3×1018atoms/cm3以下。藉由降低氧、氮、以及碳混入於微晶半導體膜的濃度，可以抑制微晶半導體膜的缺陷的產生。再者，當氧、以及氮進入於微晶半導體膜中時，難以實現結晶化。因此，藉由降低微晶半導體膜中的氧濃度、氮濃度並且包含成為施體的雜質元素，可以提高微晶半導體膜的結晶性。
此外，因為在本實施例模式的包含成為施體的雜質元素的微晶半導體膜中包含成為施體的雜質元素，所以藉由與成膜同時或者成膜後對用作薄膜電晶體的通道形成區的微晶半導體膜添加成為受體的雜質元素，可以控制臨界值。作為成為受體的雜質元素，典型有硼，並且將B2H6、BF3等雜質氣體以1ppm至1000ppm、較佳的以1ppm至100ppm的比例混入於氫化矽，即可。並且，將硼的濃度設定為成為施體的雜質元素的1/10左右、例如為1×1014atoms/cm3至6×1016atoms/cm3，即可。
此外，作為緩衝層73，使用非晶半導體膜。或者，使用包含氟或氯等鹵素的非晶半導體膜。或者，使用包含氮的非晶半導體膜。將緩衝層73的厚度設定為50nm至200nm。作為非晶半導體膜，有非晶矽膜、或者包含鍺的非晶矽膜等。
因為緩衝層73由非晶半導體膜形成，所以其能隙比微晶半導體膜58大，電阻率高，且遷移率比微晶半導體 膜58低，即微晶半導體膜53的1/5至1/10。因此，在之後形成的薄膜電晶體中，緩衝層用作高電阻區，而可以降低發生在源區及汲區72和微晶半導體膜61之間的汲極電流。此外，可以降低截止電流。
此外，藉由在包含成為施體的雜質元素的微晶半導體膜61上形成微晶半導體膜58，可以防止包含成為施體的雜質元素的微晶半導體膜61所包含的成為施體的雜質元素擴散到緩衝層73。當成為施體的雜質元素擴散到高電阻區的緩衝層73時，緩衝層73的電阻率降低，並且在包含成為施體的雜質元素的微晶半導體膜61和源區及汲區72之間流過汲極電流，而開關特性降低。因此，較佳的在包含成為施體的雜質元素的微晶半導體膜61及緩衝層73之間形成微晶半導體膜58。
此外，藉由在微晶半導體膜58的表面上作為緩衝層73形成非晶半導體膜、包含氫、氮、或鹵素的非晶半導體膜，可以防止包括在微晶半導體膜58中的晶粒表面的自然氧化。尤其是在非晶半導體和微晶粒接觸的區域中，容易因局部應力而產生裂縫。當該裂縫與氧接觸時晶粒氧化，而形成氧化矽。但是，藉由在微晶半導體膜58的表面上形成緩衝層73，可以防止微晶粒的氧化。
基板50除了可以使用如鋇硼矽酸鹽玻璃、鋁硼矽酸鹽玻璃、鋁矽酸鹽玻璃等藉由利用熔化法或浮法而製造的無鹼玻璃基板、或陶瓷基板之外，還可以使用具有能夠承受本製程中的處理溫度的耐熱性的塑膠基板等。此外，還 可以應用在不銹鋼合金等金屬基板表面上設置絕緣膜的基板。
閘極電極51由金屬材料形成。作為金屬材料，應用鋁、鉻、鈦、鉭、鉬、銅等。閘極電極51的較佳的實例由鋁或鋁和阻擋金屬的疊層結構體形成。作為阻擋金屬，應用鈦、鉬、鉻等難熔金屬。較佳的設置阻擋金屬，以便防止鋁的小丘、鋁的氧化。
閘極電極51以50nm以上且300nm以下的厚度形成。藉由將閘極電極51的厚度設定為50nm以上且100nm以下，可以防止之後形成的半導體膜或佈線的破裂。另外，藉由將閘極電極51的厚度設定為150nm以上且300nm以下，可以降低閘極電極51的電阻。
注意，由於在閘極電極51上形成半導體膜或佈線，所以較佳的將其端部加工為錐形形狀以防止破裂。此外，雖然未圖示，但是在該製程中還可以同時形成與閘極電極連接的佈線、電容佈線。
閘極絕緣膜52a及52b可以分別由厚度為50nm至150nm的氧化矽膜、氮化矽膜、氧氮化矽膜、或氮氧化矽膜形成。這裏，示出形成氮化矽膜或氮氧化矽膜作為閘極絕緣膜52a並形成氧化矽膜或氧氮化矽膜作為閘極絕緣膜52b來層疊它們的方式。注意，不使閘極絕緣膜具有兩層結構，而可以藉由利用氧化矽膜、氮化矽膜、氧氮化矽膜、或者氮氧化矽膜的單層形成閘極絕緣膜。
藉由使用氮化矽膜或氮氧化矽膜形成閘極絕緣膜 52a，提高基板50和閘極絕緣膜52a的緊密力，在使用玻璃基板作為基板50的情況下，可以防止來自基板50的雜質擴散到包含成為施體的雜質元素的微晶半導體膜61中，並且可以防止閘極電極51的氧化。就是說，可以防止膜剝離，並可以提高之後形成的薄膜電晶體的電特性。另外，這是因為閘極絕緣膜52a及52b的厚度較佳的分別為50nm以上時，可以緩和由閘極電極51的凹凸導致的覆蓋度降低的緣故。
這裏，氧氮化矽膜指的是在其組成上氧含量多於氮含量的膜，作為其組成範圍包含55原子%至65原子%的氧、1原子%至20原子%的氮、25原子%至35原子%的Si、以及0.1原子%至10原子%的氫。此外，氮氧化矽膜指的是在其組成上氮含量多於氧含量的膜，作為其組成範圍包含15原子%至30原子%的氧、20原子%至35原子%的氮、25原子%至35原子%的Si、以及15原子%至25原子%的氫。
關於添加有賦予一種導電型的雜質元素的半導體膜72，在形成n通道型薄膜電晶體的情況下，可以添加磷作為典型的雜質元素，即將PH3等的雜質氣體添加到氫化矽中，即可。另外，在形成p通道型薄膜電晶體的情況下，可以添加硼作為典型的雜質元素，即將B2H6等的雜質氣體添加到氫化矽中，即可。藉由將磷或硼的濃度設定為1×1019atoms/cm3至1×1021atoms/cm3，可以獲得與導電膜的歐姆接觸，而用作源區及汲區。添加有賦予一種導電型 的雜質元素的半導體膜72可以由微晶半導體或非晶半導體形成。添加有賦予一種導電型的雜質元素的半導體膜72以2nm以上且50nm以下的厚度形成。藉由減少添加有賦予一種導電型的雜質元素的半導體膜的厚度，可以提高處理量。
佈線71a至71c較佳的由鋁、或添加有銅、矽、鈦、釹、鈧、鉬等的耐熱性高的元素或小丘防止元素的鋁合金的單層或疊層形成。還可以採用如下疊層結構：使用鈦、鉭、鉬、鎢或這些元素的氮化物形成與添加有賦予一種導電型的雜質元素的半導體膜接觸一側的膜，並在其上形成鋁或鋁合金。再者，還可以採用如下疊層結構：鋁或鋁合金的上表面及下表面由鈦、鉭、鉬、鎢或這些元素的氮化物夾住。這裏，示出佈線71a至71c這三個層層疊的導電膜，並示出如下疊層導電膜：佈線71a、71c由鉬膜構成，且佈線71b由鋁膜構成；或者，佈線71a、71c由鈦膜構成，且佈線71b由鋁膜構成的疊層結構。
接著，圖1B及圖1C利用曲線41及曲線42模式性地示出：在閘極絕緣膜52a和52b、包含成為施體的雜質元素的微晶半導體膜61、不包含高於SIMS的檢測限度的成為施體的雜質元素的微晶半導體膜58、緩衝層73的疊層部分中的由SIMS表示的成為施體的雜質元素的濃度分佈。
如圖1B所示，圖1A所示的薄膜電晶體的成為施體的雜質元素的濃度在包含成為施體的雜質元素的微晶半導 體膜61中具有高峰。注意，如圖1B所示，成為施體的雜質元素的濃度分佈的高峰也可以位於包含成為施體的雜質元素的微晶半導體膜61的中央附近。此外，如圖1C的曲線42所示的成為施體的雜質元素的濃度分佈那樣，成為施體的雜質元素的濃度分佈的高峰也可以位於閘極絕緣膜52b與包含成為施體的雜質元素的微晶半導體膜61的介面附近。
注意，在微晶半導體膜中，成為施體的雜質元素無需僅包含於閘極絕緣膜一側。例如，如圖1D所示，也可以在整個微晶半導體膜中包含成為施體的雜質元素。就是說，也可以在閘極絕緣膜52b及緩衝層73之間設置有包含成為施體的雜質元素的微晶半導體膜61。
在圖1D所示的薄膜電晶體中，在基板50上形成閘極電極51，在閘極電極51上形成閘極絕緣膜52a、52b，在閘極絕緣膜52a、52b上形成包含成為施體的雜質元素的微晶半導體膜61，在包含成為施體的雜質元素的微晶半導體膜61上形成緩衝層73，在緩衝層73上形成添加有賦予一種導電型的雜質元素的一對半導體膜72，在添加有賦予一種導電型的雜質元素的一對半導體膜72上形成佈線71a至71c。
在本方式中，特徵在於：在閘極絕緣膜52b及緩衝層73之間形成包含成為施體的雜質元素的微晶半導體膜61。成為施體的雜質元素的峰值濃度較佳的為6×1015atoms/cm3以上且3×1018atoms/cm3以下、更佳的為3×1016 atoms/cm3以上且3×1017atoms/cm3以下。此外，包含成為施體的雜質元素的微晶半導體膜61的厚度為5nm以上且100nm以下、較佳的為10nm以上且50nm以下。此外，既可以在整個微晶半導體膜61中成為施體的雜質元素的峰值濃度滿足上述濃度，又可以在閘極絕緣膜52b及微晶半導體膜61的介面附近具有高峰，並且從閘極絕緣膜52b向緩衝層73成為施體的雜質元素的濃度降低。此外，藉由包含成為施體的雜質元素的微晶半導體膜61中的氧的峰值濃度、以及氮的峰值濃度小於成為施體的雜質元素的濃度的10倍，並且由於成為受體的雜質元素、典型的是硼的峰值濃度為成為施體的雜質元素的峰值濃度的1/10以下，所以可以進一步提高包含成為施體的雜質元素的微晶半導體膜的結晶性。
藉由將微晶半導體膜所包含的成為施體的雜質元素的峰值濃度設定於上述範圍內，可以提高閘極絕緣膜52b與微晶半導體膜61的介面的結晶性，並且可以降低微晶半導體膜61的電阻率，所以可以製造電場效應遷移率高且導通電流高的薄膜電晶體。注意，當將微晶半導體膜所包含的成為施體的雜質元素的峰值濃度設定得小於6×1015atoms/cm3時，成為施體的雜質元素的數量不足夠，而不能希望電場效應遷移率以及導通電流的上升。此外，因為當將微晶半導體膜所包含的成為施體的雜質元素的峰值濃度設定得大於3×1018atoms/cm3時，臨界值轉移到閘極電壓的負側，而不用作薄膜電晶體，所以成為施體的雜質元 素的濃度較佳的為6×1015atoms/cm3以上且3×1018atoms/cm3以下、更佳的為3×1016atoms/cm3以上且3×1017atoms/cm3以下。
接著，圖1E及圖1F利用曲線47、48模式性地示出：在閘極絕緣膜52a和52b、包含成為施體的雜質元素的微晶半導體膜61、緩衝層73的疊層部分中的由SIMS表示的成為施體的雜質元素的濃度分佈。
如圖1E的曲線47所示，圖1D所示的薄膜電晶體的成為施體的雜質元素的濃度在設置於閘極絕緣膜52b及緩衝層73之間的包含成為施體的雜質元素的微晶半導體膜61中具有高峰。此外，如圖1F的曲線48所示的成為施體的雜質元素的濃度分佈，成為施體的雜質元素的濃度分佈的峰值也可以位於閘極絕緣膜52b與包含成為施體的雜質元素的微晶半導體膜61的介面附近，並且向緩衝層73濃度減少。
接著，參照圖2A至2F表示不同於上述的方式。
圖2A表示本實施例模式所示的薄膜電晶體的截面。
在圖2A所示的薄膜電晶體中，在基板50上形成閘極電極51，在閘極電極51上形成閘極絕緣膜52a，在閘極絕緣膜52a上形成包含成為施體的雜質元素的閘極絕緣膜59，在閘極絕緣膜59上形成微晶半導體膜58，在微晶半導體膜58上形成緩衝層73，在緩衝層73上形成添加有賦予一種導電型的雜質元素的一對半導體膜72，在添加有賦予一種導電型的雜質元素的一對半導體膜72上形成 佈線71a至71c。
作為包含成為施體的雜質元素的閘極絕緣膜59的磷的峰值濃度較佳的為6×1015atoms/cm3以上且3×1018atoms/cm3以下、更佳的為3×1016atoms/cm3以上且3×1017atoms/cm3以下。此外，微晶半導體膜58的厚度為1nm以上且50nm以下。
閘極絕緣膜52a可以由與圖1A至1F所示的閘極絕緣膜52a同樣的材料形成。此外，包含成為施體的雜質元素的第二閘極絕緣膜59可以由包含成為施體的雜質元素(磷、砷、或者銻)的氧化矽膜、氮化矽膜、氧氮化矽膜、或者氮氧化矽膜等形成。
接著，圖2B至圖2D利用曲線43至曲線45模式性地示出：在閘極絕緣膜52a、包含成為施體的雜質元素的閘極絕緣膜59、微晶半導體膜58、緩衝層73的疊層部分中的由SIMS表示的成為施體的雜質元素的濃度分佈。
如圖2B所示，圖2A所示的薄膜電晶體的成為施體的雜質元素的濃度在設置於閘極絕緣膜52a及微晶半導體膜58之間的包含成為施體的雜質元素的閘極絕緣膜59中具有高峰。
注意，在此示出閘極絕緣膜52a不包含高於SIMS的檢測限度的成為施體的雜質元素，而只閘極絕緣膜59包含成為施體的雜質元素的方式，但是不局限於此。例如，也可以採用閘極絕緣膜由一個層構成，並且閘極絕緣膜包含成為施體的雜質元素的方式。利用圖2C的曲線44模式 性地示出：此時的在包含成為施體的雜質元素的閘極絕緣膜59a、微晶半導體膜58、緩衝層73的疊層部分中由SIMS表示的成為施體的雜質元素的濃度分佈。在此，表示成為施體的雜質元素的濃度分佈的曲線44，在包含成為施體的雜質元素的閘極絕緣膜59a中，在閘極電極一側具有高峰，從閘極電極一側向微晶半導體膜58一側減少。注意，表示成為施體的雜質元素的濃度分佈的曲線的形狀不局限於該形狀，也可以在包含成為施體的雜質元素的閘極絕緣膜59a的中央附近具有高峰。
此外，在圖2A中也可以相反地設置閘極絕緣膜52a和包含成為施體的雜質元素的閘極絕緣膜59。就是說，也可以在閘極電極51上形成包含成為施體的雜質元素的閘極絕緣膜59，並且在包含成為施體的雜質元素的閘極絕緣膜59上形成閘極絕緣膜52a。利用圖2D的曲線45模式性地示出：此時的在包含成為施體的雜質元素的第二閘極絕緣膜59、第一閘極絕緣膜52a、微晶半導體膜58、緩衝層73的疊層部分中由SIMS表示的成為施體的雜質元素的濃度分佈。在此，表示成為施體的雜質元素的濃度分佈的曲線45，在包含成為施體的雜質元素的閘極絕緣膜59中，在閘極電極一側具有高峰，從閘極電極一側向閘極絕緣膜52a一側減少。注意，表示成為施體的雜質元素的濃度分佈的曲線的形狀不局限於該形狀，也可以在包含成為施體的雜質元素的閘極絕緣膜59的中央附近具有高峰。
在圖2E所示的薄膜電晶體中，在基板50上形成閘極電極51，在閘極電極51上形成閘極絕緣膜52a，在閘極絕緣膜52a上形成包含成為施體的雜質元素的閘極絕緣膜59，在閘極絕緣膜59上形成包含成為施體的雜質元素的微晶半導體膜61，在微晶半導體膜61上形成緩衝層73，在緩衝層73上形成添加有賦予一種導電型的雜質元素的一對半導體膜72，在添加有賦予一種導電型的雜質元素的一對半導體膜72上形成佈線71a至71c。
接著，利用圖2F的曲線35模式性地示出：在閘極絕緣膜52a、包含成為施體的雜質元素的閘極絕緣膜59、包含成為施體的雜質元素的微晶半導體膜61、緩衝層73的疊層部分中由SIMS表示的成為施體的雜質元素的濃度分佈。
如圖2F所示，圖2E所示的薄膜電晶體的成為施體的雜質元素的濃度在包含成為施體的雜質元素的閘極絕緣膜59中具有高峰。此外，高峰位置在於閘極絕緣膜52a與包含成為施體的雜質元素的閘極絕緣膜59的介面附近。注意，表示包含成為施體的雜質元素的濃度分佈的曲線的形狀不局限於該形狀，也可以在包含成為施體的雜質元素的閘極絕緣膜59的中央附近具有高峰。
在本方式中，特徵在於：接觸於微晶半導體膜58或包含成為施體的雜質元素的微晶半導體膜61的閘極絕緣膜59包含成為施體的雜質元素。藉由使閘極絕緣膜59中的微晶半導體膜58、61一側包含成為施體的雜質元素， 在閘極絕緣膜59的表面上提取成為施體的雜質元素。藉由在閘極絕緣膜59的表面上提取成為施體的雜質元素，可以提高當微晶半導體膜58、61開始沉積時的結晶性。
此外，特徵在於：使閘極絕緣膜中的閘極電極51一側包含成為施體的雜質元素。藉由使閘極絕緣膜中的閘極電極51一側包含成為施體的雜質元素，可以將低濃度的雜質元素擴散到閘極絕緣膜的微晶半導體膜一側。根據這些事實，可以提高閘極絕緣膜59及微晶半導體膜58、61的介面的結晶性，並且可以降低微晶半導體膜58、61的電阻率，所以可以製造電場效應遷移率高且導通電流高的薄膜電晶體。
此外，當將閘極絕緣膜59所包含的成為施體的雜質元素的峰值濃度設定得小於6×1015atoms/cm3時，成為施體的雜質元素的數量不足夠，而不能希望電場效應遷移率以及導通電流的上升。此外，因為當將閘極絕緣膜59所包含的成為施體的雜質元素的峰值濃度設定得大於3×1018atoms/cm3時，臨界值轉移到閘極電壓的負側，而不用作電晶體，所以成為施體的雜質元素的濃度較佳的為6×1015atoms/cm3以上且3×1018atoms/cm3以下、更佳的為3×1016atoms/cm3以上且3×1017atoms/cm3以下。
此外，藉由在包含成為施體的雜質元素的閘極絕緣膜59上形成包含成為施體的雜質元素的微晶半導體膜61，可以提高當微晶半導體膜61開始沉積時的結晶性，同時因為用作通道的微晶半導體膜61也包含成為施體的雜質 元素，所以可以進一步降低微晶半導體膜的電阻率。因此，可以製造導通電流及電場效應遷移率高的薄膜電晶體。
接著，參照圖3A和3B表示不同於上述的方式。
圖3A表示本實施例模式所示的薄膜電晶體的截面。
在圖3A所示的薄膜電晶體中，在基板50上形成閘極電極51，在閘極電極51上形成包含成為施體的雜質元素的閘極絕緣膜59a、59b，在包含成為施體的雜質元素的閘極絕緣膜59b上形成包含成為施體的雜質元素的微晶半導體膜61，在包含成為施體的雜質元素的微晶半導體膜61上形成緩衝層73，在緩衝層73上形成添加有賦予一種導電型的雜質元素的一對半導體膜72，在添加有賦予一種導電型的雜質元素的一對半導體膜72上形成佈線71a至71c。
在包含成為施體的雜質元素的閘極絕緣膜59a、59b及包含成為施體的雜質元素的微晶半導體膜61中，成為施體的雜質元素的峰值濃度較佳的為6×1015atoms/cm3以上且3×1018atoms/cm3以下、更佳的為3×1016atoms/cm3以上且3×1017atoms/cm3以下。
接著，圖3B利用曲線46模式性地示出：在閘極電極51、包含成為施體的雜質元素的閘極絕緣膜59a和59b、包含成為施體的雜質元素的微晶半導體膜61、緩衝層73的疊層部分中的由SIMS表示的成為施體的雜質元素的濃度分佈。
如圖3B所示，圖3A所示的薄膜電晶體的成為施體的雜質元素的濃度在閘極絕緣膜59a、59b及微晶半導體膜61中滿足上述濃度並且具有高峰。此外，高峰位置在閘極電極51及閘極絕緣膜59a的介面附近。注意，表示成為施體的雜質元素的濃度分佈的曲線46的形狀不局限於該形狀，既可以在包含成為施體的雜質元素的閘極絕緣膜59a、59b的各中央附近具有高峰，又可以在閘極絕緣膜59a、59b的介面附近具有高峰。此外，也可以在包含成為施體的雜質元素的閘極絕緣膜59b與包含成為施體的雜質元素的微晶半導體膜61的介面附近具有高峰。此外，也可以在包含成為施體的雜質元素的微晶半導體膜61的中央具有高峰。
注意，在圖3A所示的薄膜電晶體中，也可以在包含成為施體的雜質元素的微晶半導體膜61及緩衝層73之間具有微晶半導體膜58(參照圖4A)。注意，在此，具體地說，微晶半導體膜58是指不包含高於SIMS的檢測限度的成為施體的雜質元素的微晶半導體膜。但是，在SIMS的檢測限度中，在邏輯上輪廓應該是平坦的，然而在實際上因為測定物件離子的在低濃度區域中的S/N(Signal/Noise)比不好，所以輪廓難以成為平坦。因此，將測定物件離子的在低濃度區域中的平均值設定為檢測限度。
接著，圖4B利用曲線33模式性地示出：在包含成為施體的雜質元素的閘極絕緣膜59a和59b、包含成為施體 的雜質元素的微晶半導體膜61、微晶半導體膜58、緩衝層73的疊層部分中的由SIMS表示的成為施體的雜質元素的濃度分佈。
如圖4B所示，圖4A所示的薄膜電晶體的成為施體的雜質元素的濃度在包含成為施體的雜質元素的閘極絕緣膜59a中具有高峰。此外，也可以在包含成為施體的雜質元素的閘極絕緣膜59b與包含成為施體的雜質元素的微晶半導體膜61的介面附近具有高峰。此外，也可以在包含成為施體的雜質元素的微晶半導體膜61的中央具有高峰。
藉由在包含成為施體的雜質元素的微晶半導體膜61上形成微晶半導體膜58，可以防止包含成為施體的雜質元素的微晶半導體膜61所包含的成為施體的雜質元素擴散到緩衝層73。當成為施體的雜質元素擴散到作為高電阻區的緩衝層73時，緩衝層73的電阻率降低，並且在包含成為施體的雜質元素的微晶半導體膜61和源區及汲區72之間產生汲極電流，而開關特性降低。因此，較佳的在包含成為施體的雜質元素的微晶半導體膜61及緩衝層73之間形成不包含高於SIMS的檢測限度的成為施體的雜質元素的微晶半導體膜58。
此外，在圖3A和3B中，也可以形成微晶半導體膜58而代替包含成為施體的雜質元素的微晶半導體膜61(參照圖4C)。
接著，圖4D利用曲線34模式性地示出：在包含成為 施體的雜質元素的閘極絕緣膜59a和59b、微晶半導體膜58、緩衝層73的疊層部分中的由SIMS表示的成為施體的雜質元素的濃度分佈。
如圖4D所示，圖4C所示的薄膜電晶體的成為施體的雜質元素的濃度在包含成為施體的雜質元素的閘極絕緣膜59a中具有高峰。注意，表示成為施體的雜質元素的濃度分佈的曲線34的形狀不局限於該形狀，也可以在包含成為施體的雜質元素的閘極絕緣膜59a、59b的各中央附近具有高峰，又可以在閘極絕緣膜59a、59b的介面附近具有高峰。
接著，參照圖5A和5B表示不同於上述的方式。
圖5A表示本實施例模式所示的薄膜電晶體的截面。
在圖5A所示的薄膜電晶體中，在基板50上形成閘極電極51，在閘極電極51上形成閘極絕緣膜52a、52b，在閘極絕緣膜52a、52b上形成第一微晶半導體膜58a，在第一微晶半導體膜58a上形成包含成為施體的雜質元素的第二微晶半導體膜64，在包含成為施體的雜質元素的第二微晶半導體膜64上形成第三微晶半導體膜58b，在第三微晶半導體膜58b上形成緩衝層73，在緩衝層73上形成添加有賦予一種導電型的雜質元素的一對半導體膜72，在添加有賦予一種導電型的雜質元素的一對半導體膜72上形成佈線71a至71c。
在本方式中，特徵在於：在不包含高於SIMS的檢測限度的成為施體的雜質元素的第一微晶半導體膜58a及第 三微晶半導體膜58b之間形成包含成為施體的雜質元素的第二微晶半導體膜64。成為施體的雜質元素的峰值濃度較佳的為6×1015atoms/cm3以上且3×1018atoms/cm3以下、更佳的為3×1016atoms/cm3以上且3×1017atoms/cm3以下。
接著，圖5B利用曲線49模式性地示出：在閘極絕緣膜52a和52b、第一微晶半導體膜58a、包含成為施體的雜質元素的第二微晶半導體膜64、第三微晶半導體膜58b、緩衝層73的疊層部分中的由SIMS表示的成為施體的雜質元素的濃度分佈。
如圖5B所示，圖5A所示的薄膜電晶體的成為施體的雜質元素的濃度在包含成為施體的雜質元素的第二微晶半導體膜64中滿足成為施體的雜質元素的上述峰值濃度。此外，在包含成為施體的雜質元素的第二微晶半導體膜64的中央具有高峰。注意，表示成為施體的雜質元素的濃度分佈的曲線的形狀不局限於該形狀，也可以在第一微晶半導體膜58a及包含成為施體的雜質元素的第二微晶半導體膜64的介面附近具有高峰，並且向第三微晶半導體膜58b濃度減少。
如上所述，藉由採用在閘極絕緣膜或微晶半導體膜中包含成為施體的雜質元素的蓄積型薄膜電晶體，可以提高閘極絕緣膜及微晶半導體膜的介面的結晶性，並且可以降低微晶半導體膜的電阻率，因此，可以製造電場效應遷移率高且導通電流高的薄膜電晶體。
此外，藉由由微晶半導體膜構成通道形成區，抑制臨 界值電壓的變動，並提高電場效應遷移率，且降低亞臨界值擺幅(S值)，所以可以謀求實現薄膜電晶體的高性能化。由此，可以提高顯示裝置的驅動頻率，而可以充分對應於面板尺寸的大面積化、像素的高密度化。
實施例模式2
在本實施例模式中，利用圖6及圖7A至7D表示閘極絕緣膜的層結構與實施例模式1所示的不同的薄膜電晶體。在此，如圖6及圖7A至7D所示，示出具有三層閘極絕緣膜而代替如圖1A至5B所示的兩層閘極絕緣膜的薄膜電晶體。
也可以如圖6所示那樣形成三層閘極絕緣膜52a、52b、52c而代替圖1A所示的薄膜電晶體的閘極絕緣膜52a、52b。第一層及第二層的閘極絕緣膜52a、52b可以與實施例模式1同樣地形成。作為第三層閘極絕緣膜52c，可以形成厚度為1nm至5nm左右的氮化矽膜或者氮氧化矽膜。
此外，可以代替兩層的閘極絕緣膜52a、52b，如圖7A所示，在基板50及閘極電極51上形成閘極絕緣膜52a、52b、以及包含成為施體的雜質元素的閘極絕緣膜59c，並在其上形成微晶半導體膜58、緩衝層73、添加有賦予一種導電型的雜質元素的一對半導體膜72，且在添加有賦予一種導電型的雜質元素的一對半導體膜72上形成佈線71a至71c。
作為第一層及第二層的閘極絕緣膜52a、52b，可以與實施例模式1同樣地藉由電漿CVD法或濺射法，形成氮化矽膜、氮氧化矽膜、氧化矽膜、氧氮化矽膜。第三層的包含成為施體的雜質元素的閘極絕緣膜59c可以藉由利用具有厚度為1nm至5nm左右的磷、砷、或者銻的氮化矽膜或者氮氧化矽膜來形成。
接著，圖7B利用曲線36模式性地示出：在閘極絕緣膜52a和52b、包含成為施體的雜質元素的閘極絕緣膜59c、微晶半導體膜58、緩衝層73的疊層部分中的由SIMS表示的成為施體的雜質元素的濃度分佈。
如圖7B所示，圖7A所示的薄膜電晶體的成為施體的雜質元素的濃度在包含成為施體的雜質元素的閘極絕緣膜59c中具有高峰。此外，高峰位置在閘極絕緣膜52b與包含成為施體的雜質元素的閘極絕緣膜59c的介面附近。注意，表示成為施體的雜質元素的濃度分佈的曲線的形狀不局限於該形狀，也可以在包含成為施體的雜質元素的閘極絕緣膜59c的中央附近具有高峰。
注意，也可以代替圖7A所示的微晶半導體膜58而形成包含成為施體的雜質元素的微晶半導體膜61(參照圖7C)。例如，在形成包含成為施體的雜質元素的閘極絕緣膜59c之後，在成為施體的雜質元素留下於反應室內的狀態下，利用上述微晶半導體膜58的成膜條件，沉積微晶半導體。接著，在形成緩衝層73之後，經過實施例模式1所示的製程，如圖7C所示，在閘極電極51上形成閘極 絕緣膜52a、52b以及包含成為施體的雜質元素的閘極絕緣膜59c，在該閘極絕緣膜59c上形成包含成為施體的雜質元素的微晶半導體膜61，在該微晶半導體膜61上形成緩衝層73，以可以製造薄膜電晶體。
接著，圖7D利用曲線37模式性地示出：在閘極絕緣膜52a和52b、包含成為施體的雜質元素的閘極絕緣膜59c、包含成為施體的雜質元素的微晶半導體膜61、緩衝層73的疊層部分中的由SIMS表示的成為施體的雜質元素的濃度分佈。
如圖7D所示，圖7C所示的薄膜電晶體的成為施體的雜質元素的濃度在包含成為施體的雜質元素的閘極絕緣膜59c中具有高峰。此外，高峰位置在於閘極絕緣膜52a與包含成為施體的雜質元素的閘極絕緣膜59c的介面附近。注意，表示成為施體的雜質元素的濃度分佈的曲線的形狀不局限於該形狀，也可以在包含成為施體的雜質元素的閘極絕緣膜59c的中央附近具有高峰。
可以藉由電漿CVD法形成作為第三層閘極絕緣膜52c、59c的厚度為1nm至5nm左右的氮化矽膜或氮氧化矽膜、或者包含成為施體的氮化矽膜或氮氧化矽膜。此外，藉由對閘極絕緣膜52b進行利用高密度電漿的氮化處理，可以在閘極絕緣膜52b的表面上形成氮化矽層。藉由進行高密度電漿氮化，也可以獲得含有更高濃度的氮的氮化矽層。高密度電漿例如藉由利用高頻率的微波，例如2.45GHz的微波來產生。因為其特徵在於低電子溫度的高 密度電漿的活性種類的動能低，所以可以形成與現有的電漿處理相比電漿損傷少且缺陷少的層。此外，因為可以使閘極絕緣膜52b的表面粗糙小，所以可以增高載流子的遷移率。
此外，在微晶半導體膜中摻雜有非晶半導體及結晶半導體。因此，當非晶半導體與氧化矽或氧氮化矽接觸時，包含在非晶半導體中的氫容易與氧化矽或氧氮化矽起反應，而微晶半導體膜中的氫濃度降低，同時閘極絕緣膜與微晶半導體膜的介面退化。因此，藉由形成厚度薄的氮化矽膜或者氮氧化矽膜作為微晶半導體膜的底膜，可以使該膜用作對於氫擴散的阻擋膜，可以降低閘極絕緣膜與微晶半導體膜的介面的退化。
注意，該閘極絕緣膜的結構可以用於圖1D、以及圖2A至圖5B所示的薄膜電晶體的閘極絕緣膜。
實施例模式3
在本實施例模式中，示出上述實施例模式1所示的薄膜電晶體的製程。
關於具有微晶半導體膜的薄膜電晶體，n型薄膜電晶體具有比p型薄膜電晶體高的電場效應遷移率，因此更適合用於驅動電路。較佳的的是，在同一個基板上形成全部為同一極性的薄膜電晶體，以抑制製程數目。這裏，使用n通道型薄膜電晶體進行說明。
首先，以下示出圖1A及圖1D所示的薄膜電晶體的 製程。
如圖9A所示，在基板50上形成閘極電極51，並且在閘極電極51上形成閘極絕緣膜52a、52b。
閘極電極51藉由濺射法、CVD法、鍍敷法、印刷法、液滴噴射法等且使用實施例模式1所示的金屬材料形成。這裏，在基板50上藉由濺射法形成鉬膜作為導電膜，並利用藉由使用第一光掩模而形成的抗蝕劑掩模來蝕刻形成在基板50上的導電膜，以形成閘極電極51。
閘極絕緣膜52a及52b分別藉由CVD法或濺射法等且利用氧化矽膜、氮化矽膜、氧氮化矽膜、或氮氧化矽膜而形成。
接著，藉由在閘極絕緣膜52b上吸附成為施體的雜質元素之後，使用包含矽或鍺的沉積性氣體及氫且利用電漿CVD法沉積微晶半導體膜，來形成包含成為施體的雜質元素的微晶半導體膜57。
以下，參照圖8而按時間順序說明包含成為施體的雜質元素的微晶半導體膜的形成方法，典型的是，包含磷的微晶矽膜的形成製程。
圖8是說明閘極絕緣膜52a、52b以及包含成為施體的雜質元素的微晶半導體膜57的形成製程的時序圖，它表示典型例子。圖8的說明從對在大氣壓下的電漿CVD裝置的反應室進行真空排氣440的階段開始，並且按時間順序示出之後進行的預塗處理441、基板搬入442、形成閘極絕緣膜52a的成膜處理(1)443、真空排氣處理 444、形成閘極絕緣膜52b的成膜處理(2)445、真空排氣處理446、吹洗處理447、形成包含成為施體的雜質元素的微晶半導體膜57的成膜處理(3)448、基板搬出449的各處理。
首先，對反應室內進行真空排氣到預定的真空度。在進行高真空排氣的情況下，進行使用渦輪分子泵等的排氣，並且進行真空排氣到低於10-1Pa的壓力的真空度。另外，也可以藉由利用低溫泵的排氣，將反應室的壓力設定為低於10-5Pa的壓力的超高真空(NP)。此外，較佳的對反應室進行加熱處理以進行從內壁開始的脫氣處理。另外，也藉由使加熱基板的加熱器工作來使溫度穩定化(ST)。基板的加熱溫度為100℃至300℃、較佳的為120℃至220℃。
在預塗處理441中，將與閘極絕緣膜同樣或者類似組成的膜預塗在電漿CVD裝置的反應室內。結果，可以防止構成反應室的金屬作為雜質而包含在閘極絕緣膜中。即，藉由利用與閘極絕緣膜同樣或者類似組成的膜覆蓋反應室內，可以防止反應室內被電漿蝕刻，並且可以降低包含在閘極絕緣膜中的來自反應室的雜質的濃度。
在基板搬入442中，將基板從連接到反應室的裝載閉鎖室搬入到反應室。此時的反應室的壓力為與裝載閉鎖室相同的壓力(LP)。
在形成閘極絕緣膜52a的成膜處理(1)443中，引入原料氣體(在此，氫、矽烷和氨)並混合，利用施加高 頻電力而產生的輝光放電電漿，來形成氮化矽膜。注意，除了上述原料氣體之外，還可以將氮引入於反應室內(ST)。在形成閘極絕緣膜52a之後，停止上述原料氣體的引入，關掉電源，停止電漿。
在真空排氣處理444中，對反應室內進行真空排氣到預定的真空度。
在形成閘極絕緣膜52b的成膜處理(2)445中，引入原料氣體(在此，氫、矽烷和一氧化二氮)並混合，利用施加高頻電力而產生的輝光放電電漿，來形成氧氮化矽膜。在形成閘極絕緣膜52b之後，停止上述原料氣體的引入，關掉電源，停止電漿。
在真空排氣處理446中，對反應室內進行真空排氣到預定的真空度。
在吹洗處理447中，將包含成為施體的雜質元素的氣體引入於反應室內，並且將成為施體的雜質元素吸附到閘極絕緣膜52b的表面以及反應室的內壁。在此，將0.001%至1%的磷化氫(氫稀釋或矽烷稀釋)引入於反應室內。注意，磷化氫也可以不受到氫稀釋或矽烷稀釋。除了包含成為施體的雜質元素的氣體之外，如虛線461所示，還可以將包含矽或鍺的沉積性氣體引入於反應室內，或者如虛線462所示，還可以將氫引入於反應室內。藉由將包含矽或鍺的沉積性氣體、氫引入於反應室內，可以將反應室內的氧、氮、氟等雜質排出到反應室外，而可以防止對於要形成的膜的污染。
在形成包含成為施體的雜質元素的微晶半導體膜57的成膜處理(3)448中，對反應室內引入包含矽或鍺的沉積性氣體(在此，矽烷、氫及/或稀有氣體)並混合，利用施加高頻電力而產生的輝光放電電漿，來形成微晶半導體膜。矽烷由氫及/或稀有氣體稀釋為10倍至2000倍。因此，需要大量的氫及/或稀有氣體。基板的加熱溫度為100℃至300℃、較佳的為120℃至220℃。為了以氫使微晶矽膜的生長表面惰性化並促進微晶矽的生長，較佳的以120℃至220℃進行成膜。此時，因為以吸附到閘極絕緣膜52b的表面的成為施體的雜質元素(在此，磷)為結晶核而進行微晶半導體的生長，所以在半導體膜沉積的初期階段中不形成非晶半導體，在對於閘極絕緣膜52b的法線方向上生長結晶，可以形成其中柱狀微晶半導體排列且結晶性高的微晶半導體膜。此外，因為在微晶半導體膜中包含吸附到閘極絕緣膜52b的表面的成為施體的雜質元素，可以形成導電性高的包含成為施體的雜質元素的微晶半導體膜57。
另外，也可以藉由在矽烷等氣體中混合GeH4、GeF4等的氫化鍺、氟化鍺，來將能帶寬度調節為0.9eV至1.1eV。當對矽添加鍺時，可以改變薄膜電晶體的溫度特性。
在基板搬出449中，將基板從反應室搬出到連接到反應室的裝載閉鎖室。此時的反應室的壓力成為與裝載閉鎖室相同的壓力。
注意，雖然在此在進行吹洗處理447之後進行形成包含成為施體的雜質元素的微晶半導體膜57的成膜處理(3)448，但是也可以代替這些製程，不進行吹洗處理447，利用與包含矽或鍺的沉積性氣體、氫及/或稀有氣體一起引入包含成為施體的雜質元素的氣體並混合且施加高頻電源而產生的輝光放電電漿，來形成包含成為施體的雜質元素的微晶半導體膜。
在現有的微晶半導體膜的形成方法中，由於除成為施體的雜質元素外的雜質、晶格不整合等的要因，在沉積初期階段中形成非晶半導體層。因為在反交錯型薄膜電晶體中，載流子流過在閘極絕緣膜附近的微晶半導體膜中，所以當在介面形成非晶半導體層時，電場效應遷移率降低，同時電流量也少，而薄膜電晶體的電特性降低。
然而，如本方式所示，藉由在閘極絕緣膜上形成包含成為施體的雜質元素的微晶半導體膜，可以提高在膜的厚度方向上的結晶性，同時可以提高閘極絕緣膜及微晶半導體膜的介面的結晶性。
接著，如圖9A所示，在包含成為施體的雜質元素的微晶半導體膜57上形成微晶半導體膜53。作為微晶半導體膜53，藉由在反應室中引入包含矽或鍺的沉積性氣體(在此，矽烷、氫及/或稀有氣體)並混合且利用輝光放電電漿，來形成微晶半導體膜。矽烷由氫及/或稀有氣體稀釋為10倍至2000倍。因此，需要大量的氫及/或稀有氣體。基板的加熱溫度為100℃至300℃、較佳的為120 ℃至220℃。為了利用氫使微晶矽膜的生長表面惰性化並促進微晶矽的生長，較佳的以120℃至220℃進行成膜。注意，藉由在與形成包含成為施體的雜質元素的微晶半導體膜57的反應室不同的反應室中形成微晶半導體膜53，可以形成不包含高於SIMS的檢測限度的成為施體的雜質元素的微晶半導體膜53。此外，藉由不進行圖8所示的基板搬出449而繼續形成微晶半導體膜，可以形成不包含高於SIMS的檢測限度的成為施體的雜質元素的微晶半導體膜53。在此情況下，較佳的在吹洗處理447中降低吸附到閘極絕緣膜52b及反應室內的成為施體的雜質元素的濃度。
接著，如圖9B所示，在微晶半導體膜53上形成緩衝層54以及添加有賦予一種導電型的雜質元素的半導體膜55。接著，在添加有賦予一種導電型的雜質元素的半導體膜55上形成抗蝕劑掩模56。
作為緩衝層54，可以藉由利用包含矽或鍺的沉積性氣體的電漿CVD法形成非晶半導體膜。此外，可以藉由利用選自氦、氬、氪、氖中的一種或多種稀有氣體對包含矽或鍺的沉積性氣體進行稀釋，來形成非晶半導體膜。可以藉由利用包含矽或鍺的沉積性氣體的流量的1倍以上且10倍以下、較佳的為1倍以上且5倍以下的流量的氫，來形成包含氫的非晶半導體膜。此外，也可以將氟、氯等鹵素，或者氮添加到上述氫化半導體膜。
此外，緩衝層54可以利用如下非晶半導體膜來形 成，該非晶半導體膜是使用矽、鍺等半導體作為靶子且利用氫或稀有氣體進行濺射而成的。
緩衝層54較佳的由不包括晶粒的非晶半導體膜形成。因此，在利用頻率為幾十MHz至幾百MHz的高頻電漿CVD法、或微波電漿CVD法形成的情況下，較佳的控制成膜條件，以取得不包括晶粒的非晶半導體膜。
在之後形成源區及汲區的製程中，有時會有緩衝層54的一部分被蝕刻的情況，此時緩衝層54較佳的形成為其一部分殘留的厚度。典型地說，緩衝層54形成為具有30nm以上且500nm以下、較佳的為50nm以上且200nm以下的厚度。當在薄膜電晶體的外加電壓高(例如大約為15V)的顯示裝置，典型地為液晶顯示裝置中，將緩衝層54形成得厚時，耐壓性提高，並且即使高電壓被施加到薄膜電晶體也可以避免薄膜電晶體的退化。
藉由在微晶半導體膜53的表面上作為緩衝層54形成非晶半導體膜、包含氫、氮、或鹵素的非晶半導體膜，可以防止包括在微晶半導體膜53中的晶粒表面的自然氧化。尤其是在非晶半導體和微晶粒接觸的區域中，容易因局部應力而產生裂縫。當該裂縫與氧接觸時晶粒被氧化，而形成氧化矽。但是，藉由將緩衝層54形成在微晶半導體膜53的表面上，可以防止微晶粒的氧化。
此外，緩衝層54利用非晶半導體膜形成，或由包含氫、氮、或鹵素的非晶半導體膜形成，所以能隙比微晶半導體膜53大，電阻率高，並且遷移率低到微晶半導體膜 53的1/5至1/10。因此，在之後形成的薄膜電晶體中，形成在源區及汲區和微晶半導體膜53之間的緩衝層用作高電阻區域，並且微晶半導體膜57用作通道形成區。因此，可以降低薄膜電晶體的截止電流。另外，在將該薄膜電晶體用作顯示裝置的開關元件的情況下，可以提高顯示裝置的對比度。
也可以在形成微晶半導體膜53之後，藉由電漿CVD法以300℃至400℃的溫度形成緩衝層54。藉由該成膜處理，將氫提供給微晶半導體膜53，可以獲得與使微晶半導體膜53氫化相同的效果。就是說，藉由在微晶半導體膜53上沉積緩衝層54，可以將氫擴散到微晶半導體膜53，而終結懸空鍵。
注意，藉由在形成包含成為施體的雜質元素的微晶半導體膜57之後，不形成微晶半導體膜53，而形成緩衝層54，可以製造如圖1D所示的薄膜電晶體。
關於添加有賦予一種導電型的雜質元素的半導體膜55，在形成n通道型薄膜電晶體的情況下，可以添加磷作為典型的雜質元素，即可以將PH3等的雜質氣體添加到氫化矽中。另外，在形成p通道型薄膜電晶體的情況下，可以添加硼作為典型的雜質元素，即可以將B2H6等的雜質氣體添加到氫化矽中。添加有賦予一種導電型的雜質元素的半導體膜55可以由微晶半導體或非晶半導體形成。添加有賦予一種導電型的雜質元素的半導體膜55以2nm以上且50nm以下的厚度形成。藉由減少添加有賦予一種導 電型的雜質元素的半導體膜55的厚度，可以提高處理量。
接著，在添加有賦予一種導電型的雜質元素的半導體膜55上形成抗蝕劑掩模56。
抗蝕劑掩模56藉由利用光微影技術來形成。這裏，藉由使用第二光掩模，對塗敷在添加有賦予一種導電型的雜質元素的半導體膜55上的抗蝕劑進行曝光及顯影，以形成抗蝕劑掩模56。
接著，藉由利用抗蝕劑掩模56將包含成為施體的雜質元素的微晶半導體膜57、微晶半導體膜53、緩衝層54、以及添加有賦予一種導電型的雜質元素的半導體膜55蝕刻並分離，如圖9C所示那樣形成包含成為施體的雜質元素的微晶半導體膜61、微晶半導體膜58、緩衝層62、以及添加有賦予一種導電型的雜質元素的半導體膜63。然後，去除抗蝕劑掩模56。注意，圖9C(抗蝕劑掩模56除外)相當於圖12A的A-B的截面圖。
由於微晶半導體膜61、微晶半導體膜58、緩衝層62的端部側面傾斜，而微晶半導體膜58和源區及汲區的距離離開，因此可以防止在形成在緩衝層62上的源區及汲區和微晶半導體膜61之間產生的洩漏電流。還可以防止在佈線和微晶半導體膜61之間產生的洩漏電流。微晶半導體膜61、微晶半導體膜58以及緩衝層62的端部側面的傾斜角度為30º至90º、較佳的為45º至80º。藉由採用上述角度，可以防止臺階形狀所導致的佈線的破裂。
接著，如圖10A所示，在添加有賦予一種導電型的雜質元素的半導體膜63及閘極絕緣膜52b上形成導電膜65a至65c，並在導電膜65a至65c上形成抗蝕劑掩模66。導電膜65a至65c藉由利用濺射法、CVD法、印刷法、液滴噴射法、蒸鍍法等形成。在此，作為導電膜，示出導電膜65a至65c這三個層層疊的結構的導電膜，並示出如下疊層導電膜：導電膜65a及65c由鉬膜構成，且導電膜65b由鋁膜構成；導電膜65a及65c由鈦膜構成，且導電膜65b由鋁膜構成。導電膜65a至65c藉由濺射法或真空蒸鍍法形成。
抗蝕劑掩模66可以與抗蝕劑掩模56同樣地形成。
接著，如圖10B所示，對導電膜65a至65c的一部分進行蝕刻，以形成一對佈線71a至71c(用作源極電極及汲極電極)。這裏，使用抗蝕劑掩模66對導電膜65a至65c進行濕蝕刻，從而選擇性地對導電膜65a至65c進行蝕刻，該抗蝕劑掩模66藉由使用第三光掩模的光微影製程而形成。其結果，因為導電膜被各向同性地蝕刻，所以可以形成其面積比抗蝕劑掩模66小的佈線71a至71c。
接著，使用抗蝕劑掩模66對添加有賦予一種導電型的雜質元素的半導體膜63進行蝕刻並分離。其結果，可以如圖10C所示那樣形成一對源區及汲區72。注意，在該蝕刻製程中，緩衝層62的一部分也被蝕刻。由於其一部分被蝕刻而形成有凹部的緩衝層被稱為緩衝層73。可以以同一個製程形成源區及汲區、以及緩衝層的凹部。藉 由將緩衝層的凹部的深度設定為緩衝層的最厚區域的1/2至1/3，可以增加源區及汲區的距離，因此可以降低源區及汲區之間的洩漏電流。之後，去除抗蝕劑掩模66。
接著，在露出的緩衝層不受到損傷且相對於該緩衝層的蝕刻速度低的條件下，進行乾蝕刻。藉由該製程，可以去除源區及汲區之間的緩衝層上的蝕刻渣滓物、抗蝕劑掩模的渣滓、以及用於去除抗蝕劑掩模的裝置內的污染源，而可以實現源區及汲區之間的確實的絕緣。其結果，可以降低薄膜電晶體的洩漏電流，而可以製造截止電流小且耐壓性高的薄膜電晶體。注意，例如可以使用氯氣體作為蝕刻氣體。
注意，圖10C(抗蝕劑掩模66除外)相當於圖12B的A-B的截面圖。如圖12B所示，源區及汲區72的端部位於佈線71c的端部的外側。另外，緩衝層73的端部位於佈線71c、以及源區及汲區72的端部的外側。另外，佈線中的一方具有包圍佈線中的另一方的形狀(具體地說，U字型、C字型)。因此，可以增加載流子移動的區域的面積，從而可以增大電流量，並可以縮小薄膜電晶體的面積。另外，由於在閘極電極上重疊有微晶半導體膜、佈線，所以閘極電極的凹凸的影響少，而可以抑制覆蓋度的降低以及洩漏電流的產生。
藉由上述製程，可以形成通道蝕刻型薄膜電晶體74。
接著，如圖11A所示，在佈線71a至71c、源區及汲 區72、緩衝層73、以及閘極絕緣膜52b上形成保護絕緣膜76。保護絕緣膜76可以與閘極絕緣膜52a及52b同樣地形成。注意，保護絕緣膜76是為了防止浮游在大氣中的有機物、金屬物、水蒸氣等污染雜質的侵入而提供的，因此較佳的採用緻密的膜。另外，藉由將氮化矽膜用於保護絕緣膜76，可以將緩衝層73中的氧濃度設定為5×1019atoms/cm3以下、較佳的為1×1019atoms/cm3以下，而可以防止緩衝層73的氧化。
接著，如圖11B所示，藉由使用利用第四光掩模而形成在保護絕緣膜76上的抗蝕劑掩模對保護絕緣膜76的一部分進行蝕刻，形成接觸孔，並在該接觸孔中形成與佈線71c接觸的像素電極77。注意，圖11B相當於圖12C的A-B的截面圖。
像素電極77可以使用包含氧化鎢的銦氧化物、包含氧化鎢的銦鋅氧化物、包含氧化鈦的銦氧化物、包含氧化鈦的銦錫氧化物、ITO、銦鋅氧化物、添加有氧化矽的銦錫氧化物等的具有透光性的導電材料。
另外，可以使用包含導電高分子(也稱為導電聚合物)的導電組成物形成像素電極77。較佳的是，藉由使用導電組成物而形成的像素電極的薄層電阻為10000Ω/□以下，波長550nm的透光率為70%以上。另外，包含在導電組成物中的導電高分子的電阻率較佳的為0.1Ω‧cm以下。
作為導電高分子，可以使用所謂的π電子共軛類導電 高分子。例如，可以舉出聚苯胺或其衍生物、聚吡咯或其衍生物、聚噻吩或其衍生物、或這些兩種以上的共聚物等。
這裏，作為像素電極77，在藉由濺射法形成ITO之後將抗蝕劑塗敷在ITO上。接著，藉由利用第五光掩模對抗蝕劑進行曝光及顯影，以形成抗蝕劑掩模。然後，使用抗蝕劑掩模對ITO進行蝕刻，以形成像素電極77。
藉由上述製程，可以形成薄膜電晶體、以及能夠用於顯示裝置的元件基板。
接著，以下示出圖2A所示的薄膜電晶體的製程。
與如圖9A所示的製程同樣，在基板50上形成閘極電極51，並且在閘極電極51上形成閘極絕緣膜52a。
接著，如圖14所示，在閘極絕緣膜52a上形成包含成為施體的雜質元素的閘極絕緣膜59，並且在閘極絕緣膜59上使用包含矽或鍺的沉積性氣體及氫且利用電漿CVD法形成微晶半導體膜53。
以下，參照圖13按時間順序說明包含成為施體的雜質元素的閘極絕緣膜59的形成方法，典型的是，包含磷的氧氮化矽膜的形成製程。
圖13是說明閘極絕緣膜52a、包含成為施體的雜質元素的閘極絕緣膜59、微晶半導體膜53的形成製程的時序圖，它表示典型例子。圖13的說明從對在大氣壓下的反應室進行真空排氣440的階段開始，並且按時間順序示出之後進行的預塗處理441、基板搬入442、形成閘極絕 緣膜52a的成膜處理(1)443、真空排氣處理444、形成包含成為施體的雜質元素的閘極絕緣膜59的成膜處理(2)450、真空排氣處理446、形成微晶半導體膜53的成膜處理(3)451、基板搬出449的各處理。
注意，預塗處理441、基板搬入442、形成閘極絕緣膜52a的成膜處理(1)443、真空排氣處理444、真空排氣處理446、基板搬出449與圖8所示的製程同樣，並且在真空排氣處理444和基板搬出449之間有形成包含成為施體的雜質元素的閘極絕緣膜59的成膜處理(2)450和形成微晶半導體膜53的成膜處理(3)451。
在形成包含成為施體的雜質元素的閘極絕緣膜59的成膜處理(2)450中，將包含成為施體的雜質元素的氣體引入於形成閘極絕緣膜的原料氣體中。在此，藉由將矽烷、一氧化二氮、0.001%至1%的磷化氫(氫稀釋或矽烷稀釋)引入於反應室內，並且利用輝光放電等離子，形成包含磷的氧氮化矽膜。在形成包含成為施體的雜質元素的閘極絕緣膜59之後，停止上述原料氣體的引入，關掉電源，停止電漿。
在形成微晶半導體膜53的成膜處理(3)451中，對反應室內引入包含矽或鍺的沉積性氣體(在此，矽烷、氫及/或稀有氣體)並混合，利用施加高頻電力而產生的輝光放電電漿，來形成微晶半導體膜。矽烷由氫及/或稀有氣體稀釋為10倍至2000倍。因此，需要大量的氫及/或稀有氣體。基板的加熱溫度為100℃至300℃、較佳的為 120℃至220℃。在形成微晶半導體膜53之後，停止上述原料氣體的引入，關掉電源，停止電漿。
注意，為了形成不包含高於SIMS的檢測限度的成為施體的雜質元素的微晶半導體膜作為微晶半導體膜53，藉由在形成包含成為施體的雜質元素的閘極絕緣膜59時，在開始沉積時將包含成為施體的雜質元素的氣體(在此磷化氫)引入於反應室內，然後停止磷化氫的引入，形成氧氮化矽膜，來將反應室內的大約所有的磷引入於氧氮化矽中。因此，在之後形成的微晶半導體膜53中不包含高於SIMS的檢測限度的成為施體的雜質元素。或者，藉由在形成包含成為施體的雜質元素的閘極絕緣膜59之後，從反應室內搬出基板，清潔反應室內，然後再次將基板搬入於反應室內形成微晶半導體膜53，可以形成不包含高於SIMS的檢測限度的成為施體的雜質元素的微晶半導體膜53。再者，藉由在形成包含成為施體的雜質元素的閘極絕緣膜59之後，從反應室搬出基板，在別的反應室內形成微晶半導體膜53，可以形成不包含高於SIMS的檢測限度的成為施體的雜質元素的微晶半導體膜53。
此外，在圖14中，藉由形成包含成為施體的雜質元素的微晶半導體膜而代替微晶半導體膜53，可以製造如圖2E所示那樣的在包含成為施體的雜質元素的閘極絕緣膜59上具有包含成為施體的雜質元素的微晶半導體膜61的薄膜電晶體。作為包含成為施體的雜質元素的微晶半導體膜61，在當形成包含成為施體的雜質元素的閘極絕緣 膜59時將磷化氫引入於反應室內之後，在引入留下於反應室內的磷化氫的同時形成微晶半導體膜，即可。或者，當形成微晶半導體膜時，與矽烷、及氫及/或氬一起，將磷化氫引入於反應室內來形成，即可。或者，在形成包含成為施體的雜質元素的閘極絕緣膜59之後，將磷化氫流過反應室內，將磷化氫附著到反應室內，然後形成微晶半導體膜，即可。
接著，藉由圖9B至圖10C所示的製程，可以製造如圖2A所示的薄膜電晶體。此外，之後，藉由圖11A和11B所示的製程，可以形成能夠用於顯示裝置的元件基板。
接著，以下示出圖2A所示的薄膜電晶體的另一製造方法。
以下，參照圖15按時間順序說明包含成為施體的雜質元素的閘極絕緣膜59的形成方法，典型的是，包含磷的氧氮化矽膜的形成製程。
圖15是說明閘極絕緣膜52a、包含成為施體的雜質元素的閘極絕緣膜59、微晶半導體膜53的形成製程的時序圖，它表示典型例子。圖15的說明從對在大氣壓下的反應室進行真空排氣440的階段開始，並且按時間順序示出之後進行的預塗處理441、基板搬入442、形成閘極絕緣膜52a的成膜處理(1)443、真空排氣處理444、吹洗處理447、形成包含成為施體的雜質元素的閘極絕緣膜59的成膜處理(2)457、真空排氣處理446、形成微晶半導 體膜53的成膜處理(3)451、基板搬出449的各處理。
注意，預塗處理441、基板搬入442、形成閘極絕緣膜52a的成膜處理(1)443、真空排氣處理444、真空排氣處理446、形成微晶半導體膜53的成膜處理(3)451、基板搬出449與圖13所示的製程同樣，並且在真空排氣處理444和真空排氣處理446之間有吹洗處理447、形成包含成為施體的雜質元素的閘極絕緣膜59的成膜處理(2)457。
在吹洗處理447中，將包含成為施體的雜質元素的氣體引入於反應室內，並且將成為施體的雜質元素吸附到閘極絕緣膜52a的表面以及反應室的內壁。在此，將0.001%至1%的磷化氫(氫稀釋或矽烷稀釋)引入於反應室內。注意，除了包含成為施體的雜質元素的氣體之外，如虛線462所示，還可以將氫引入於反應室內。或者，如虛線461所示，還可以將包含矽或鍺的沉積性氣體引入於反應室內。
在形成包含成為施體的雜質元素的閘極絕緣膜59的成膜處理(2)457中，將原料氣體(在此，氫、矽烷和一氧化二氮)引入於反應室內，利用施加高頻電力而產生的輝光放電電漿，形成氧氮化矽膜。在此，因為在引入析出在閘極絕緣膜52a的表面上的成為施體的雜質元素、以及吸附在反應室的內壁的表面的成為施體的雜質元素(在此，磷)的同時，沉積氧氮化矽膜，所以可以形成包含磷的氧氮化矽膜。在形成包含成為施體的雜質元素的閘極絕 緣膜59之後，停止上述原料氣體的引入，關掉電源，停止電漿。
注意，在形成微晶半導體膜53的成膜處理(3)451中，為了形成不包含高於SIMS的檢測限度的成為施體的雜質元素的微晶半導體膜，藉由在形成包含成為施體的雜質元素的閘極絕緣膜59時，在開始沉積時將包含成為施體的雜質元素的氣體(在此磷化氫)引入於反應室內，然後停止磷化氫的引入，形成氧氮化矽膜，來將反應室內的大約所有的磷引入於氧氮化矽中。因此，在之後形成的微晶半導體膜53中不包含高於SIMS的檢測限度的成為施體的雜質元素。或者，藉由在形成包含成為施體的雜質元素的閘極絕緣膜59之後，從反應室內搬出基板，清潔反應室內，然後再次將基板搬入於反應室內形成微晶半導體膜53，可以形成不包含高於SIMS的檢測限度的成為施體的雜質元素的微晶半導體膜53。再者，藉由在形成包含成為施體的雜質元素的閘極絕緣膜59b之後，從反應室搬出基板，在別的反應室內形成微晶半導體膜53，可以形成不包含高於SIMS的檢測限度的成為施體的雜質元素的微晶半導體膜53。
接著，藉由圖9B至圖10C所示的製程，可以製造如圖2A所示的薄膜電晶體。此外，之後，藉由圖11A和11B所示的製程，可以形成能夠用於顯示裝置的元件基板。
此外，藉由形成包含成為施體的雜質元素的微晶半導 體膜而代替微晶半導體膜53，可以製造如圖2E所示那樣的在包含成為施體的雜質元素的閘極絕緣膜59上具有包含成為施體的雜質元素的微晶半導體膜61的薄膜電晶體。作為包含成為施體的雜質元素的微晶半導體膜61，在當形成包含成為施體的雜質元素的閘極絕緣膜59時將磷化氫引入於反應室內之後，在引入留下於反應室內的磷化氫的同時形成微晶半導體膜，即可。或者，當形成微晶半導體膜時，與矽烷、氫及/或氬一起，將磷化氫引入於反應室內來形成，即可。或者，在形成包含成為施體的雜質元素的閘極絕緣膜59之後，將磷化氫流過反應室內，將磷化氫附著到反應室內，然後形成微晶半導體膜，即可。
接著，以下示出圖3A所示的薄膜電晶體的製造方法。
與圖9A所示的製程同樣，在基板50上形成閘極電極51。
接著，在電漿CVD裝置的反應室內形成包含成為施體的雜質元素的膜作為保護膜之後，將基板50搬入於反應室內，在閘極電極51上沉積閘極絕緣膜及微晶半導體膜。在此情況下，當將反應室內成為真空時，藉由進一步產生電漿，成為施體的雜質元素從形成在反應室內的保護膜脫離到反應室內。此外，因為藉由在引入該脫離的成為施體的雜質元素的同時，形成閘極絕緣膜及微晶半導體膜，所以可以在閘極電極上形成包含成為施體的雜質元素 的閘極絕緣膜、以及包含成為施體的雜質元素的微晶半導體膜。
以下，參照圖16按時間順序說明包含成為施體的雜質元素的閘極絕緣膜以及微晶半導體膜的形成方法，典型的是，包含磷的氮化矽膜、包含磷的氧氮化矽膜、以及包含磷的微晶矽膜的形成製程。
圖16是說明包含成為施體的雜質元素的閘極絕緣膜59a和59b、包含成為施體的雜質元素的微晶半導體膜67的形成製程的時序圖，它表示典型例子。圖16的說明從對在大氣壓下的反應室進行真空排氣440的階段開始，並且按時間順序示出之後進行的預塗處理452、基板搬入442、形成包含成為施體的雜質元素的閘極絕緣膜59a的成膜處理(1)453、真空排氣處理444、形成包含成為施體的雜質元素的閘極絕緣膜59b的成膜處理(2)454、真空排氣處理446、形成包含成為施體的微晶半導體膜67的成膜處理(3)455、基板搬出449的各處理。
在預塗處理452中，在電漿CVD裝置的反應室內預塗包含成為施體的雜質元素的與閘極絕緣膜同樣或者類似的組成的膜作為保護膜。在此，藉由對反應室內引入0.001%至1%的磷化氫(氫稀釋)、包含矽或鍺的沉積性氣體(在此，矽烷、氫、氨、一氧化二氮、氮中的任一種或多種)且利用輝光放電電漿，來形成包含磷的氧氮化矽膜、包含磷的氧化矽膜、包含磷的氮化矽膜、或者包含磷的氮氧化矽膜。其結果，可以防止構成反應室的金屬進入 閘極絕緣膜中作為雜質，同時還可以將成為施體的雜質元素添加到之後形成的閘極絕緣膜、微晶半導體膜等。
在基板搬入442中，將基板從連接到反應室的裝載閉鎖室搬入到反應室。此外，在搬入基板的前後，對反應室內的壓力進行真空排氣，但是，此時預塗在反應室內的保護膜所包含的用作施體的雜質元素離解到反應室內。
在形成包含成為施體的雜質元素的閘極絕緣膜59a的成膜處理(1)453中，當利用引入原料氣體(在此，氫、矽烷和氨)並混合且施加高頻電源而產生的輝光放電電漿，沉積氮化矽膜時，在取入離解到反應室內的成為施體的雜質元素(在此，磷)的同時，沉積氮化矽。此外，當輝光放電電漿擴大到反應室的內壁時，除了上述原料氣體之外，還從預塗在反應室內的保護膜離解成為施體的雜質元素(在此，磷)。因此，可以形成包含磷的氮化矽膜。注意，除了上述原料氣體以外，也可以將氮引入於反應室內。在形成包含成為施體的雜質元素的閘極絕緣膜59a之後，停止上述原料氣體的引入，關掉電源，停止電漿。
在真空排氣處理444中，對反應室內進行真空排氣到預定的真空度。
在形成包含成為施體的雜質元素的閘極絕緣膜59b的成膜處理(2)454中，當利用引入原料氣體(在此，氫、矽烷和一氧化二氮)並混合且施加高頻電源而產生的輝光放電電漿，沉積氧氮化矽膜時，在取入離解到反應室 內的成為施體的雜質元素(在此，磷)的同時，沉積氧氮化矽膜。在形成包含成為施體的雜質元素的閘極絕緣膜59b之後，停止上述原料氣體的引入，關掉電源，停止電漿。
在真空排氣處理446中，對反應室內進行真空排氣到預定的真空度。
在形成包含成為施體的雜質元素的微晶半導體膜67的成膜處理(3)455中，利用對反應室內引入包含矽或鍺的沉積性氣體(在此，矽烷、氫及/或稀有氣體)並混合，且施加高頻電力而產生的輝光放電電漿，來形成微晶半導體膜。矽烷由氫及/或稀有氣體稀釋為10倍至2000倍。因此，需要大量的氫及/或稀有氣體。基板的加熱溫度為100℃至300℃、較佳的為120℃至220℃。此時，因為在取入離解到反應室內的成為施體的雜質元素的同時進行沉積，所以在此形成包含磷的微晶半導體膜。其結果，在半導體膜沉積的初期階段中不形成非晶半導體，在相對於閘極絕緣膜59b的法線方向上生長結晶，可以形成排列柱狀微晶半導體且結晶性高的微晶半導體膜。此外，可以形成導電性高的包含成為施體的雜質元素的微晶半導體膜。
在本方式中，其特徵在於：形成包含成為施體的雜質元素的閘極絕緣膜59a和59b、包含成為施體的雜質元素的微晶半導體膜67。成為施體的雜質元素的峰值濃度較佳的為6×1015atoms/cm3以上且3×1018atoms/cm3以下、更 佳的為3×1016atoms/cm3以上且3×1017atoms/cm3以下。
在基板搬出449中，將基板從反應室搬出於連接到反應室的裝載閉鎖室。此時的反應室的壓力為與裝載閉鎖室相同的壓力。
接著，如圖17B所示，在包含成為施體的雜質元素的微晶半導體膜67上形成緩衝層54、以及添加有賦予一種導電型的雜質元素的半導體膜55。接著，藉由圖9B至圖10C所示的製程，可以製造如圖3A所示的薄膜電晶體。此外，之後，藉由圖11A和11B所示的製程，可以形成能夠用於顯示裝置的元件基板。
此外，如圖19所示，藉由形成不包含高於SIMS的檢測限度的成為施體的雜質元素的微晶半導體膜53而代替微晶半導體膜67，可以製造如圖4C所示那樣的薄膜電晶體。為了形成微晶半導體膜53，藉由當形成包含成為施體的雜質元素的閘極絕緣膜59b時，在開始沉積時將包含成為施體的雜質元素的氣體(在此磷化氫)引入於反應室內，然後停止磷化氫的引入，形成氧氮化矽膜，來將反應室內的大約所有的磷取入於氧氮化矽中。因此，在之後形成的微晶半導體膜53中不包含高於SIMS的檢測限度的成為施體的雜質元素。或者，藉由在形成包含成為施體的雜質元素的閘極絕緣膜59b之後，從反應室內搬出基板，清潔反應室內，然後再次將基板搬入於反應室內形成微晶半導體膜53，可以形成不包含高於SIMS的檢測限度的成為施體的雜質元素的微晶半導體膜53。再者，藉由 在形成包含成為施體的雜質元素的閘極絕緣膜59b之後，從反應室搬出基板，在別的反應室內形成微晶半導體膜53，可以形成不包含高於SIMS的檢測限度的成為施體的雜質元素的微晶半導體膜53。
接著，以下示出圖3A所示的薄膜電晶體的另一製造方法。
圖18是如圖17A所示那樣說明包含成為施體的雜質元素的閘極絕緣膜59a和59b、包含成為施體的雜質元素的閘極絕緣膜67的形成製程的時序圖，它表示典型例子。圖18的說明從對在大氣壓下的反應室進行真空排氣440的階段開始，並且按時間順序示出之後進行的預塗處理441、基板搬入442、吹洗處理447、形成包含成為施體的雜質元素的閘極絕緣膜59a的成膜處理(1)456、真空排氣處理444、形成包含成為施體的雜質元素的閘極絕緣膜59b的成膜處理(2)457、真空排氣處理446、形成包含成為施體的雜質元素的微晶半導體膜67的成膜處理(3)455、基板搬出449的各處理。
注意，預塗處理441、基板搬入442、基板搬出449與圖13所示的製程同樣，並且在基板搬入442和基板搬出449之間有吹洗處理447、形成包含成為施體的雜質元素的閘極絕緣膜59a的成膜處理(1)456、真空排氣處理444、形成包含成為施體的雜質元素的閘極絕緣膜59b的成膜處理(2)457、真空排氣處理446、形成包含成為施體的雜質元素的微晶半導體膜67的成膜處理(3)455。
在吹洗處理447中，將包含成為施體的雜質元素的氣體引入於反應室內，並且將成為施體的雜質元素吸附到基板50、閘極電極51的表面以及反應室的內壁。在此，將0.001%至1%的磷化氫(氫稀釋)引入於反應室內。注意，除了包含成為施體的雜質元素的氣體之外，如虛線462所示，還可以將氫引入於反應室內。或者，如虛線461所示，還可以將包含矽或鍺的沉積性氣體引入於反應室內。藉由將包含矽或鍺的沉積性氣體引入於反應室內，可以將反應室內的氧、氮、氟等雜質排出到反應室外，而可以防止對於要形成的膜的污染。
在形成包含成為施體的雜質元素的閘極絕緣膜59a的成膜處理(1)456中，利用引入原料氣體(在此，氫、矽烷和氨)並混合，且施加高頻電力而產生的高頻電力且利用輝光放電電漿，形成氮化矽膜。注意，除了上述原料氣體之外，還可以將氮引入於反應室內。此時，在取入吸附到基板50或者閘極電極51、反應室的內壁表面的成為施體的雜質元素(在此，磷)的同時沉積氮化矽膜，所以可以形成包含磷的氮化矽膜。在形成包含成為施體的雜質元素的閘極絕緣膜59a之後，停止上述原料氣體的引入，關掉電源，停止電漿。
在真空排氣處理444中，對反應室內進行真空排氣到預定的真空度。
在形成包含成為施體的雜質元素的閘極絕緣膜59b的成膜處理(2)457中，引入原料氣體(在此，氫、矽烷 和一氧化二氮)並混合，利用施加高頻電力而產生的輝光放電電漿，形成氧氮化矽膜。此時，因為在取入析出在包含成為施體的雜質元素的閘極絕緣膜59a的表面上的成為施體的雜質元素、以及吸附在反應室的內壁的表面的成為施體的雜質元素(在此，磷)的同時，沉積氧氮化矽膜，所以可以形成包含磷的氧氮化矽膜作為包含成為施體的雜質元素的閘極絕緣膜59b。在形成包含成為施體的雜質元素的閘極絕緣膜59b之後，停止上述原料氣體的引入，關掉電源，停止電漿。
在真空排氣處理446中，對反應室內進行真空排氣到預定的真空度。
在形成包含成為施體的雜質元素的微晶半導體膜67的成膜處理(3)455中，對反應室內引入包含矽或鍺的沉積性氣體(在此，矽烷、氫及/或稀有氣體)並混合，利用施加高頻電力而產生的輝光放電電漿，來形成微晶半導體膜。矽烷由氫及/或稀有氣體稀釋為10倍至2000倍。因此，需要大量的氫及/或稀有氣體。基板的加熱溫度為100℃至300℃、較佳的為120℃至220℃。為了利用氫使微晶矽膜的生長表面惰性化，並且促進微晶矽的生長，較佳的以120℃至220℃進行成膜。此時，因為在取入離解到反應室內的成為施體的雜質元素的同時進行沉積，所以在此形成包含磷的微晶半導體膜。其結果，在半導體膜沉積的初期階段中不形成非晶半導體，在相對於包含成為施體的雜質元素的閘極絕緣膜59b的法線方向上生 長結晶，可以形成排列柱狀微晶半導體且結晶性高的微晶半導體膜。此外，因為將析出在包含成為施體的雜質元素的閘極絕緣膜59b的表面上的成為施體的雜質元素取入於微晶半導體膜中，所以可以形成導電性高的包含成為施體的雜質元素的微晶半導體膜。
在本方式中，其特徵在於：形成包含成為施體的雜質元素的閘極絕緣膜59a和59b、微晶半導體膜67。成為施體的雜質元素的峰值濃度較佳的為6×1015atoms/cm3以上且3×1018atoms/cm3以下、更佳的為3×1016atoms/cm3以上且3×1017atoms/cm3以下。
在基板搬出449中，將基板從反應室搬出在連接到反應室的裝載閉鎖室。此時的反應室的壓力為與裝載閉鎖室相同的壓力。
接著，如圖17B所示，在包含成為施體的雜質元素的微晶半導體膜67上形成緩衝層54、以及添加有賦予一種導電型的雜質元素的半導體膜55。接著，藉由圖9B至圖10C所示的製程，可以製造如圖3A所示的薄膜電晶體。此外，之後，藉由圖11A和11B所示的製程，可以形成能夠用於顯示裝置的元件基板。
此外，如圖19所示，藉由形成不包含高於SIMS的檢測限度的成為施體的雜質元素的微晶半導體膜53而代替微晶半導體膜67，可以製造如圖4C所示那樣的薄膜電晶體。為了形成微晶半導體膜53，藉由當形成包含成為施體的雜質元素的閘極絕緣膜59b時，在開始沉積時將包 含成為施體的雜質元素的氣體(在此磷化氫)引入於反應室內，然後停止磷化氫的引入，形成氧氮化矽膜，來將反應室內的大約所有的磷引入於氧氮化矽中。因此，在之後形成的微晶半導體膜53中不包含高於SIMS的檢測限度的成為施體的雜質元素。或者，藉由在形成包含成為施體的雜質元素的閘極絕緣膜59b之後，從反應室內搬出基板，清潔反應室內，然後還將基板搬入於反應室內形成微晶半導體膜53，可以形成不包含高於SIMS的檢測限度的成為施體的雜質元素的微晶半導體膜53。再者，藉由在形成包含成為施體的雜質元素的閘極絕緣膜59b之後，從反應室搬出基板，在別的反應室內形成微晶半導體膜53，可以形成不包含高於SIMS的檢測限度的成為施體的雜質元素的微晶半導體膜53。
接著，以下示出圖7A所示的薄膜電晶體的製造方法。
以下，參照圖20按時間順序說明包含成為施體的雜質元素的閘極絕緣膜59c的形成方法，典型的是，包含磷的氮化矽膜的形成製程。
圖20是如圖21所示那樣說明在閘極電極51及基板50上形成閘極絕緣膜52a和52b、包含成為施體的雜質元素的閘極絕緣膜59c、微晶半導體膜53的形成製程的時序圖，它表示典型例子。圖20的說明從對在大氣壓下的反應室進行真空排氣440的階段開始，並且按時間順序示出之後進行的預塗處理441、基板搬入442、形成閘極絕 緣膜52a的成膜處理(1)443、真空排氣處理444、形成閘極絕緣膜52b的成膜處理(2)445、真空排氣處理446、吹洗處理447、形成包含成為施體的雜質元素的閘極絕緣膜59c的成膜處理(4)458、真空排氣處理459、形成微晶半導體膜53的成膜處理(3)451、基板搬出449的各處理。
注意，預塗處理441、基板搬入442、形成閘極絕緣膜52a的成膜處理(1)443、真空排氣處理444、形成閘極絕緣膜52b的成膜處理(2)445、真空排氣處理446、基板搬出449與圖8所示的製程同樣，並形成微晶半導體膜53的成膜處理(3)451與圖13所示的製程同樣，且在真空排氣處理446和成膜處理(3)451之間有吹洗處理447、形成包含成為施體的雜質元素的閘極絕緣膜59c的成膜處理(4)458、真空排氣處理459。
在吹洗處理447中，將包含成為施體的雜質元素的氣體引入於反應室內，並且將成為施體的雜質元素吸附到閘極絕緣膜52b的表面以及反應室的內壁。在此，將0.001%至1%的磷化氫(氫稀釋)引入於反應室內。注意，除了包含成為施體的雜質元素的氣體之外，如虛線462所示，還可以將氫引入於反應室內。或者，如虛線461所示，還可以將包含矽或鍺的沉積性氣體引入於反應室內。
在形成包含成為施體的雜質元素的閘極絕緣膜59c的成膜處理(4)458中，引入閘極絕緣膜的原料氣體(在 此，氫、矽烷和氨)並混合，利用施加高頻電力而產生的輝光放電電漿，形成氮化矽膜。此時，因為在引入析出在閘極絕緣膜52b的表面上的成為施體的雜質元素、以及吸附在反應室的內壁的表面的成為施體的雜質元素(在此，磷)的同時，沉積氮化矽膜，所以可以形成包含磷的氮化矽膜。在形成包含成為施體的雜質元素的閘極絕緣膜59c之後，停止上述原料氣體的引入，關掉電源，停止電漿。
在真空排氣處理459中，對反應室內進行真空排氣到預定的真空度。
之後，在包含成為施體的雜質元素的閘極絕緣膜59c上形成微晶半導體膜53。
注意，在形成微晶半導體膜53的成膜處理(3)451中，為了形成不包含高於SIMS的檢測限度的成為施體的雜質元素的微晶半導體膜，藉由控制當進行吹洗處理447時的將包含成為施體的雜質元素的氣體(在此，磷化氫)引入於反應室內的量，在之後形成的微晶半導體膜53中不包含高於SIMS的檢測限度的成為施體的雜質元素。或者，藉由在形成包含成為施體的雜質元素的閘極絕緣膜59c之後，從反應室搬出基板，清潔反應室內，然後還將基板搬入於反應室內形成微晶半導體膜53，可以形成不包含高於SIMS的檢測限度的成為施體的雜質元素的微晶半導體膜53。再者，藉由在形成包含成為施體的雜質元素的閘極絕緣膜59c之後，從反應室搬出基板，在別的反應室內形成微晶半導體膜53，可以形成不包含高於SIMS 的檢測限度的成為施體的雜質元素的微晶半導體膜53。
注意，作為包含成為施體的雜質元素的閘極絕緣膜59c的形成方法，可以在進行吹洗處理447之後，對閘極絕緣膜52b進行利用高密度電漿的氮化處理，來在閘極絕緣膜52b的表面上形成包含成為施體的雜質元素的氮化矽層。高密度電漿藉由使用高頻率的微波例如2.45GHz來產生。因為其特徵在於低電子溫度的高密度電漿的活性種類的動能低，所以可以形成與現有的電漿處理相比電漿損傷少且缺陷少的層。此外，因為可以使閘極絕緣膜52b的表面粗糙度小，所以可以增高載流子的遷移率。
此外，也可以不進行圖20所示的吹洗處理447，而與形成閘極絕緣膜的原料氣體一起，如圖20所示的虛線463所示，使用包含成為施體的雜質元素的氣體，來形成包含成為施體的雜質元素的閘極絕緣膜59c。
此後，藉由與實施例模式1同樣的製程，可以製造圖7A所示的薄膜電晶體。
注意，在本實施例模式所示的製程中，藉由施加1MHz至20MHz、典型為13.56MHz的高頻電力；或者大於20MHz且小於120MHz左右的VHF帶的高頻電力，來產生輝光放電電漿。
此外，在微晶半導體膜的成膜處理中，除了矽烷及氫之外，還可以將氦作為稀有氣體添加到反應氣體。氦具有在所有的氣體中最高的離子化能量即24.5eV，並且在稍低於該離子化能量的大約20eV的能級中具有準穩定狀態， 因此在維持放電時，離子化只需要其差值的大約4eV。因此，其放電開始電壓也示出在所有的氣體中最低的值。根據如上所述的特性，氦可以穩定地維持電漿。另外，因為可以形成均勻的電漿，所以即使沉積微晶矽膜的基板的面積增大，也可以發揮謀求實現電漿密度的均勻化的效果。
因為在本實施例模式中製造的薄膜電晶體在閘極絕緣膜或微晶半導體膜中包含成為施體的雜質元素，所以微晶半導體膜在與閘極絕緣膜的介面的結晶性高，並且微晶半導體膜的結晶性提高。因此，利用微晶半導體膜的薄膜電晶體的電場效應遷移率及導通電流比利用非晶半導體膜、現有的微晶半導體膜的薄膜電晶體高。因此，藉由利用其通道形成區由微晶半導體膜形成的薄膜電晶體作為顯示元件的開關，可以縮小通道形成區的面積，即薄膜電晶體的面積。由此，可以縮小每個像素中的薄膜電晶體的面積，而可以提高像素的開口率。其結果，可以製造高解析度的顯示裝置。
此外，在本實施例模式中製造的薄膜電晶體的通道形成區由微晶半導體膜形成，因此其電阻率比非晶半導體膜低。由此，在利用微晶半導體膜53的薄膜電晶體中，示出電流電壓特性的曲線的上升部分的傾斜成為陡峭，作為開關元件的回應性優良，而且能夠進行高速工作。另外，藉由將該微晶半導體膜用於薄膜電晶體的通道形成區，可以抑制薄膜電晶體的臨界值變動。因此，可以製造電特性的不均勻性低的顯示裝置。
再者，在本實施例模式中製造的薄膜電晶體在作為通道形成區域的微晶半導體膜和作為源區及汲區的添加有賦予一種導電型的雜質元素的半導體膜之間形成電阻率高的非晶半導體膜作為緩衝層。雖然截止電流流過該緩衝區域，但是緩衝層為高電阻區域，所以在可以抑制截止電流的同時，也可以防止微晶半導體膜的氧化。因此，在可以抑制截止電流的同時，也可以謀求實現在通道形成區域中的由於缺陷減少引起的導通電流的上升。
接著，示出適合閘極絕緣膜、微晶半導體膜的成膜的結構的一例作為應用上述反應室的電漿CVD裝置的一例。
圖22表示具備多個反應室的多室電漿CVD裝置的一例。該裝置具備公共室423、裝載/卸載室422、第一反應室400a、第二反應室400b、第三反應室400c。嵌裝於裝載/卸載室422的卡盒的基板具有利用公共室423的搬送機構426從各反應室搬出或者搬入於各反應室的單晶片加工式(single wafer-processing type)的結構。在公共室423和各室之間設置有閘閥425，以使各反應室內進行的處理互不干涉。
各反應室根據形成的薄膜的種類區分。例如，第一反應室400a是用作形成閘極絕緣膜等絕緣膜的反應室，第二反應室400b是用作形成構成通道的微晶半導體膜以及緩衝層的反應室，第三反應室400c是用作形成構成源極及汲極的添加有賦予一種導電型的雜質元素的半導體膜的 反應室。當然，反應室的數目不局限於此，根據需要可以隨便增減。另外，既可以在一個反應室內形成一種膜，又可以在一個反應室內形成多種膜。
各反應室連接有渦輪分子泵419和乾燥泵420作為排氣單元。排氣單元不局限於這些真空泵的組合，只要能夠排氣到大約10-1Pa至10-5Pa的真空度，就可以應用其他真空泵。在排氣單元430和各反應室之間設置有蝶閥417，由此可以遮斷真空排氣，並且藉由利用導氣閥418，控制排氣速度，以調節各反應室的壓力。
注意，也可以將低溫泵421與用來形成微晶半導體膜的第二反應室400b連接，以在第二反應室400b中進行真空排氣到超高真空。藉由利用低溫泵421，可以使反應室的壓力成為低於10-5Pa的壓力的超高真空。在本實施例模式中，藉由使反應室內成為低於10-5Pa的壓力的超高真空，可以降低微晶半導體膜中的氧濃度。其結果，可以使微晶半導體膜53所包含的氧的濃度成為1×1016atoms/cm3以下。藉由降低微晶半導體膜中的氧濃度，可以降低膜中的缺陷，並且可以提高結晶性，所以可以提高載流子的遷移率。
氣體供給單元408由填充以矽烷為代表的半導體材料氣體或稀有氣體等的用於製程的氣體的汽缸410、停止閥412、質量流量控制器413等構成。氣體供給單元408g連接到第一反應室400a並供給用來形成閘極絕緣膜的氣體。氣體供給單元408i連接到第二反應室400b並供給用 來形成微晶半導體膜以及緩衝層的氣體。氣體供給單元408n連接到第三反應室400c並供給如用來形成n型半導體膜的氣體。此外，包含成為施體的雜質元素的氣體之一的磷化氫被供應於第一反應室400a、第二反應室400b。氣體供給單元408a供給氬氣，並且氣體供給單元408f是供給用於反應室內的清洗的蝕刻氣體的系統，這些單元作為各反應室公共路線而構成。
各反應室連接有用來產生電漿的高頻電力供給單元403。高頻電力供給單元403包括高頻電源404和匹配器406。
圖23表示對圖22的多室電漿CVD裝置的結構追加第四反應室400d的結構。第四反應室400d連接有氣體供給單元408b。另外，高頻電力供給單元、排氣單元的結構與圖22的結構相同。各反應室可以根據形成的薄膜的種類而區別使用。例如，第一反應室400a是用來形成閘極絕緣膜等絕緣膜的反應室，第二反應室400b是用來形成半導體膜以及通道形成區用的微晶半導體膜的反應室，第四反應室400d是用來形成保護通道形成區用的微晶半導體膜的緩衝層的反應室，第三反應室400c是用來形成形成源極及汲極的添加有賦予一種導電型的雜質元素的半導體膜的反應室。每個薄膜具有最合適的成膜溫度，因此藉由個別區分使用反應室，可以容易管理成膜溫度。而且，可以反復形成相同種類的膜，因此可以排除起因於先形成的膜的殘留雜質物的影響。
注意，也可以在同一個反應室內連續形成微晶半導體膜、緩衝層、添加有賦予一種導電型的雜質元素的半導體膜。具體地說，將形成有閘極絕緣膜的基板搬入於反應室，並且在該反應室內連續形成微晶半導體膜、緩衝層、以及添加有賦予一種導電型的雜質元素的半導體膜。此後，從反應室搬出基板，然後利用氟自由基等清洗反應室內。然而，有即使清洗反應室內，也在反應室內留下成為施體的雜質元素的情況。當對這種反應室搬入形成有閘極絕緣膜的基板，並形成微晶半導體膜時，在微晶半導體膜中包含成為施體的雜質元素。因此，可以形成在與閘極絕緣膜的介面的結晶性高且包含成為施體的雜質元素的微晶半導體膜。
接著，參照圖24A至圖30C說明與上述方式不同的薄膜電晶體的製造方法。這裏，示出藉由利用其光掩模個數比上述方式少的製程來製造薄膜電晶體的製程。雖然在此示出圖1A所示的薄膜電晶體的製程，但是可以將以下方式應用於圖1D、圖2A至圖5B所示的薄膜電晶體的製程。
與圖1A同樣，在基板50上形成導電膜，並藉由使用抗蝕劑掩模蝕刻導電膜的一部分，以形成閘極電極51。該抗蝕劑掩模藉由在導電膜上塗敷抗蝕劑並進行利用第一光掩模的光微影製程而形成。接著，如圖24A所示，在閘極電極51上形成閘極絕緣膜52a及52b。藉由與圖9B及圖9C同樣的製程，形成包含成為施體的雜質元素的微晶 半導體膜57。在該微晶半導體膜57上依次形成微晶半導體膜53、緩衝層54、添加有賦予一種導電型的雜質元素的半導體膜55、以及導電膜65a至65c。接著，在導電膜65a上塗敷抗蝕劑80。
抗蝕劑80可以使用正型抗蝕劑或負型抗蝕劑。這裏，使用正型抗蝕劑。
接著，藉由使用多灰度掩模159作為第二光掩模，將光照射到抗蝕劑80，以對抗蝕劑80進行曝光。
這裏，參照圖25A至25D說明利用多灰度掩模159的曝光。
多灰度掩模指的是能夠以三個級別對曝光部分、中間曝光部分、以及未曝光部分進行曝光的掩模。藉由進行一次曝光及顯影製程，可以形成具有多種(典型為兩種)厚度區域的抗蝕劑掩模。因此，藉由使用多灰度掩模，可以減少光掩模數目。
作為多灰度掩模的典型例子，可以舉出圖25A所示的灰度色調掩模159a、以及圖25C所示的半色調掩模159b。
如圖25A所示，灰度色調掩模159a由具有透光性的基板163、形成在其上的遮光部164、以及衍射光閘165構成。在遮光部164中，光的透過率為0%。另一方面，衍射光閘165可以藉由將狹縫、點、網眼等的光透過部的間隔設定為用於曝光的光的解析度限度以下來控制光的透過率。注意，衍射光閘165可以使用：週期性狹縫、點、 網眼；或者非週期性狹縫、點、網眼。
作為具有透光性的基板163，可以使用石英等的具有透光性的基板。遮光部164及衍射光閘165可以藉由利用鉻或氧化鉻等的吸收光的遮光材料形成。
在將曝光的光照射到灰度色調掩模159a的情況下，如圖25B所示，在遮光部164中，光透過率166為0%，而在未設置有遮光部164及衍射光閘165的區域中，光透過率166為100%。另外，在衍射光閘165中，可以將光透過率調整為10至70%的範圍內。衍射光閘165中的光透過率可以藉由調整衍射光閘的狹縫、點、或網眼的間隔及閘距而控制。
如圖25C所示，半色調掩模159b由具有透光性的基板163、形成在其上的半透過部167、以及遮光部168構成。半透過部167可以使用MoSiN、MoSi、MoSiO、MoSiON、CrSi等。遮光部168可以藉由利用鉻、氧化鉻等的吸收光的遮光材料形成。
在將曝光的光照射到半色調掩模159b的情況下，如圖25D所示，在遮光部168中，光透過率169為0%，而在未設置有遮光部168及半透過部167的區域中，光透過率169為100%。另外，在半透過部167中，可以將光透過率調整為10至70%的範圍內。半透過部167中的光透過率可以根據半透過部167的材料而調整。
藉由在使用多灰度掩模進行曝光之後進行顯影，如圖24B所示，可以形成具有不同的厚度區域的抗蝕劑掩模 81。
接著，藉由使用抗蝕劑掩模81將包含成為施體的雜質元素的微晶半導體膜57、微晶半導體膜53、緩衝層54、添加有賦予一種導電型的雜質元素的半導體膜55、以及導電膜65a至65c蝕刻並分離。其結果，如圖26A所示，可以形成包含成為施體的雜質元素的微晶半導體膜61、微晶半導體膜58、緩衝層62、添加有賦予一種導電型的雜質元素的半導體膜63、以及導電膜85a至85c。注意，圖26A(抗蝕劑掩模81除外)相當於圖30A的A-B的截面圖。
接著，對抗蝕劑掩模81進行灰化處理。其結果，抗蝕劑的面積縮小，其厚度變薄。此時，厚度薄的區域的抗蝕劑(與閘極電極51的一部分重疊的區域)被去除，由此如圖26A所示，可以形成被分離的抗蝕劑掩模86。
接著，藉由使用抗蝕劑掩模86將導電膜85a至85c蝕刻並分離。其結果，如圖26B所示那樣可以形成一對佈線92a至92c。藉由使用抗蝕劑掩模86對導電膜85a至85c進行濕蝕刻，選擇性地蝕刻導電膜85a至85c。其結果，因為導電膜各向同性地被蝕刻，所以可以形成其面積比抗蝕劑掩模86小的佈線92a至92c。
接著，藉由使用抗蝕劑掩模86對添加有賦予一種導電型的雜質元素的半導體膜63進行蝕刻，形成一對源區及汲區88。注意，在該蝕刻製程中，緩衝層62的一部分也被蝕刻。將其一部分被蝕刻的緩衝層稱為緩衝層87。 另外，在緩衝層87中形成有凹部。可以以同一個製程形成源區及汲區、以及緩衝層的凹部。這裏，由於藉由使用其面積比抗蝕劑掩模81小的抗蝕劑掩模86對緩衝層62的一部分進行蝕刻，所以緩衝層87成為向源區及汲區88的外側突出的形狀。另外，佈線92a至92c的端部與源區及汲區88的端部不一致且彼此錯開，並在佈線92a至92c的端部的外側形成源區及汲區88的端部。此後，去除抗蝕劑掩模86。
接著，在露出的緩衝層不受到損傷且對於該緩衝層的蝕刻速度低的條件下，進行乾蝕刻。藉由該製程，可以去除源區及汲區之間的緩衝層上的蝕刻殘渣物、抗蝕劑掩模的殘渣、以及用於去除抗蝕劑掩模的裝置內的污染源，而可以實現源區及汲區之間的確實的絕緣。其結果，可以降低薄膜電晶體的洩漏電流，而可以製造截止電流小且耐壓性高的薄膜電晶體。注意，例如可以使用氯氣作為蝕刻氣體。
如圖26C所示，藉由使佈線92a至92c的端部與源區及汲區88的端部不一致且彼此錯開，佈線92a至92c的端部的距離離開，所以可以防止佈線之間的洩漏電流、短路。由此，可以制造反交錯型薄膜電晶體。
藉由上述製程，可以形成通道蝕刻型薄膜電晶體83。此外，可以藉由利用兩個光掩模來形成薄膜電晶體。
此外，如圖27A所示，在佈線92a至92c、源區及汲區88、緩衝層87、微晶半導體膜58、包含成為施體的雜 質元素的微晶半導體膜61、以及閘極絕緣膜52b上形成保護絕緣膜76a。保護絕緣膜76a可以與閘極絕緣膜52a及52b同樣地形成。
接著，藉由使用利用第三光掩模而形成的抗蝕劑掩模對保護絕緣膜76a的一部分進行蝕刻，形成接觸孔。接著，形成在該接觸孔中與佈線92c接觸的像素電極77。這裏，作為像素電極77，在藉由濺射法形成ITO之後將抗蝕劑塗敷在ITO上。接著，藉由利用第四光掩模對抗蝕劑進行曝光及顯影，以形成抗蝕劑掩模。然後，使用抗蝕劑掩模對ITO進行蝕刻，以形成像素電極77。注意，圖27B相當於圖30C的A-B的截面圖。
藉由上述製程，可以形成薄膜電晶體、以及具有該薄膜電晶體且能夠用於顯示裝置的元件基板。
接著，以下示出在形成接觸孔和電容元件的情況下的可以利用一個光掩模來形成的製程。在此，示出圖30A至30C的C-D的截面圖。
在圖27A之後，如圖28A所示，在保護絕緣膜76a上形成絕緣膜101。在此，藉由利用感光性有機樹脂來形成絕緣膜101。接著，在利用多灰度掩模160使絕緣膜101感光之後，進行顯影，而如圖28B所示，形成絕緣膜102。該絕緣膜102包括使覆蓋薄膜電晶體的佈線的保護絕緣膜76a露出的凹部111a、以及電容佈線51c上的凹部111b。在此，使用多灰度掩模160。該多灰度掩模160在薄膜電晶體的佈線中可以以100%使絕緣膜101曝光，而 在電容佈線51c上可以以10%至70%的範圍使絕緣膜101曝光。
接著，藉由對保護絕緣膜76a以及具有凹部的絕緣膜102進行整體性的蝕刻(回蝕刻)，對保護絕緣膜76a的一部分進行蝕刻，如圖29A所示，形成使佈線92c露出的接觸孔112a，同時在電容佈線51c上形成具有凹部112b的絕緣膜103。
接著，藉由對絕緣膜103進行灰化處理，擴大接觸孔112a以及凹部112b的面積，以形成接觸孔113a以及凹部113b。注意，保護絕緣膜76a不由感光性有機樹脂形成，而由無機絕緣膜形成，因此不被灰化。因此，在佈線上形成接觸孔113a，該接觸孔113a的上表面形狀為雙層的環。
此後，可以在形成像素電極77的同時，形成由電容佈線51c、閘極絕緣膜52a和52b、保護絕緣膜76a、以及像素電極77構成的電容元件。
藉由上述製程，可以在利用一個多灰度掩模形成連接像素電極及佈線的接觸孔的同時，形成電容元件。
此外，也可以在圖10B或圖26B中形成佈線71a至71c、佈線92a至92c之後，去除抗蝕劑掩模66、86，以佈線71a至71c、佈線92a至92c為掩模來對添加有賦予一種導電型的雜質元素的半導體膜63進行蝕刻。其結果，可以形成佈線71a至71c、佈線92a至92c與源區及汲區72、88的端部一致的薄膜電晶體。在此，圖31表示 薄膜電晶體，其中，在去除圖10B的抗蝕劑掩模66之後，以佈線71a至71c為掩模來對添加有賦予一種導電型的雜質元素的半導體膜63進行蝕刻，使源區及汲區89的端部與佈線71a至71c的端部一致。
注意，雖然在本實施例模式中，使用通道蝕刻型的薄膜電晶體表示，但是可以將微晶半導體膜用於通道保護型的薄膜電晶體的通道形成區。
根據本實施例模式，可以製造電特性優良的反交錯型薄膜電晶體、以及具有其的顯示基板。
注意，雖然在本實施例模式中利用反交錯型薄膜電晶體作為薄膜電晶體進行說明，但是不局限於此，也可以將包含成為施體的雜質元素的絕緣膜和微晶半導體膜的製造方法應用於正交錯型薄膜電晶體、頂閘型薄膜電晶體等。具體地說，當使用作基底膜的絕緣膜或者微晶半導體膜包含成為施體的雜質元素，並且在微晶半導體膜上形成閘極絕緣膜以及閘極電極時，可以製造包括提高與絕緣膜的介面的結晶性的微晶半導體膜的薄膜電晶體。因此，可以形成電特性優良的薄膜電晶體。
實施例模式4
在本實施例模式中，以下示出包括實施例模式1所示的薄膜電晶體的液晶顯示裝置作為顯示裝置的一個方式。在此，參照圖32至圖34說明VA(垂直取向)型液晶顯示裝置。VA型液晶顯示裝置是控制液晶面板的液晶分子 的排列的方式之一。VA型液晶顯示裝置是當不施加電壓時液晶分子朝向垂直於面板的方向的方式。在本實施例模式中，特別設法將像素分為幾個區域(子像素)，並且將分子分別對準於不同方向上。將此稱為多域化、或者多域設計。在以下說明中，將說明考慮了多域設計的液晶顯示裝置。
圖32及圖33示出VA型液晶面板的像素結構。圖33是基板600的平面圖，而圖32示出相對於圖33中的切斷線Y-Z的截面結構。在以下說明中，參照這兩個附圖進行說明。
在該像素結構中，一個像素具有多個像素電極624、626，並且各像素電極624、626隔著平坦化膜622連接到薄膜電晶體628、629。各薄膜電晶體628、629以不同的閘極信號驅動。就是說，在多域設計的像素中，獨立控制施加到各像素電極624、626的信號。
像素電極624在接觸孔623中藉由佈線618連接到薄膜電晶體628。此外，像素電極626在接觸孔627中藉由佈線619連接到薄膜電晶體629。薄膜電晶體628的閘極佈線602和薄膜電晶體629的閘極佈線603彼此分離，以便能夠提供不同的閘極信號。另一方面，薄膜電晶體628和薄膜電晶體629共同使用用作資料線的佈線616。可以藉由使用實施例模式3所示的方法，來製造薄膜電晶體628及薄膜電晶體629。
像素電極624和像素電極626具有不同的形狀，並且 被狹縫625彼此分離。像素電極626形成為圍繞擴大為V字型的像素電極624的外側。藉由根據薄膜電晶體628及薄膜電晶體629使施加到像素電極624和像素電極626的電壓時序不同，來控制液晶的取向。藉由對閘極佈線602和閘極佈線603施加不同的閘極信號，可以使薄膜電晶體628及薄膜電晶體629的工作時序互不相同。此外，在像素電極624、626上形成有取向膜648。
在相對基板601上形成有遮光膜632、著色膜636、相對電極640。此外，在著色膜636和相對電極640之間形成平坦化膜637，以便防止液晶取向的錯亂。此外，在相對電極640上形成取向膜646。圖34示出相對基板一側的結構。相對電極640是在不同的像素之間共同使用的電極並形成有狹縫641。藉由互相咬合地配置該狹縫641和在像素電極624及像素電極626一側的狹縫625，可以有效地產生傾斜電場來控制液晶的取向。由此，可以使液晶的取向方向根據位置不同，從而擴大視角。
這裏，利用基板、著色膜、遮光膜以及平坦化膜構成顏色濾光片。注意，也可以在基板上不形成遮光膜以及平坦化膜中的任一方或者雙方。
此外，著色膜具有使可見光的波長範圍中的任意波長範圍的光的成分優先透過的功能。通常，在很多情況下，組合使紅色波長範圍的光、藍色波長範圍的光、以及綠色波長範圍的光分別優先透過的著色膜，用於顏色濾光片。然而，著色膜的組合不局限於這些。
藉由使像素電極624、液晶層650、以及相對電極640重疊，形成第一液晶元件。此外，藉由使像素電極626、液晶層650、以及相對電極640重疊，形成第二液晶元件。此外，採用在一個像素中設置有第一液晶元件和第二液晶元件的多域結構。
注意，雖然在此示出VA型液晶顯示裝置作為液晶顯示裝置，但是可以將藉由實施例模式1而形成的元件基板用於FFS型液晶顯示裝置、IPS型液晶顯示裝置、TN型液晶顯示裝置、以及其他液晶顯示裝置。
藉由上述製程，可以製造液晶顯示裝置。因為本實施例模式的液晶顯示裝置利用截止電流小且電特性優良的反交錯型薄膜電晶體，所以可以製造對比度高且可見度高的液晶顯示裝置。
實施例模式5
在本實施例模式中，以下示出包括實施例模式1所示的薄膜電晶體的發光顯示裝置作為顯示裝置的一個方式。在此，說明發光顯示裝置包括的像素的結構。圖35A表示像素的俯視圖的一個方式，而圖35B表示對應於圖35A中的A-B的像素的截面結構的一個方式。
作為發光裝置，在此利用包括利用電致發光的發光元件的顯示裝置而表示。利用電致發光的發光元件根據發光材料是有機化合物還是無機化合物被區分。一般地，前者稱為有機EL元件，而後者稱為無機EL元件。另外，這 裏，作為薄膜電晶體的製程，可以使用實施例模式1。
關於有機EL元件，藉由將電壓施加到發光元件，電子和電洞從一對電極分別注入到包括發光有機化合物的層中，並流過電流。並且，藉由那些載流子(電子和電洞)複合，發光有機化合物形成激發態，並且當該激發態返回基態時發光。由於這種機理，這種發光元件稱為電流激發型發光元件。
無機EL元件根據其元件結構，被分類為分散型無機EL元件和薄膜型無機EL元件。分散型無機EL元件是具有將發光材料的粒子分散在黏結劑中的發光層的，其發光機理為利用施體能級和受體能級的施體-受體複合型發光。薄膜型無機EL元件具有以電介質層夾住發光層並且它被電極夾住的結構，其發光機理為利用金屬離子的內殼層電子躍遷的局部存在型發光。注意，這裏，使用有機EL元件作為發光元件進行說明。另外，雖然使用通道蝕刻型薄膜電晶體作為用來控制對於第一電極的信號的輸入的開關薄膜電晶體、以及用來控制發光元件的驅動的驅動薄膜電晶體，但是可以適當地使用通道保護型薄膜電晶體。
在圖35A及35B中，第一薄膜電晶體74a是用來控制對於第一電極的信號的輸入的開關薄膜電晶體，而第二薄膜電晶體74b相當於用來控制對於發光元件94的電流或電壓的供給的驅動薄膜電晶體。
第一薄膜電晶體74a的閘極電極連接到用作掃描線的 佈線51a，源極及汲極中的一方連接到用作信號線的佈線71a至71c，並且源極及汲極中的另一方連接到第二薄膜電晶體74b的閘極電極51b。第二薄膜電晶體74b的源極及汲極中的一方連接到電源線93a至93c，並且源極及汲極中的另一方連接到顯示裝置的第一電極79。藉由利用第二薄膜電晶體74b的閘極電極、閘極絕緣膜、以及電源線93a構成電容元件96，並且第一薄膜電晶體74a的源極及汲極中的另一方連接到電容元件96。
注意，電容元件96相當於在第一薄膜電晶體74a截止時保持第二薄膜電晶體74b的閘極-源極間電壓或閘極-汲極間電壓(以下稱為閘極電壓)的電容元件，並不一定需要設置。
在本實施例模式中，可以藉由使用實施例模式1所示的薄膜電晶體來形成第一薄膜電晶體74a及第二薄膜電晶體74b。此外，雖然在此第一薄膜電晶體74a及第二薄膜電晶體74b由n通道型薄膜電晶體形成，也可以使用n通道型薄膜電晶體形成第一薄膜電晶體74a且使用p通道型薄膜電晶體形成第二薄膜電晶體74b。再者，還可以使用p通道型薄膜電晶體形成第一薄膜電晶體74a及第二薄膜電晶體74b。
在第一薄膜電晶體74a及第二薄膜電晶體74b上形成保護絕緣膜76，在保護絕緣膜76上形成平坦化膜78，形成第一電極79，該第一電極79在形成於平坦化膜78以及保護絕緣膜76中的接觸孔處連接到佈線93f。平坦化膜 78較佳的使用有機樹脂如丙烯、聚醯亞胺、聚醯胺等、或者矽氧烷聚合物來形成。在接觸孔中，第一電極79具有凹凸，所以設置覆蓋該區域且具有開口部的分隔壁91。以在分隔壁91的開口部中與第一電極79接觸的方式形成EL層92，以覆蓋EL層92的方式形成第二電極93，並且以覆蓋第二電極93及分隔壁91的方式形成保護絕緣膜95。
在此，示出頂部發射結構的發光元件94作為發光元件。因為頂部發射結構的發光元件94也在第一薄膜電晶體74a、第二薄膜電晶體74b上可以發光，所以可以增大發光面積。然而，如果在EL層92下存在的層具有凹凸，在該凹凸上的膜厚度的分佈不均勻，第二電極93及第一電極79短路而導致顯示缺陷。因此，較佳的設置平坦化膜78。
由第一電極79及第二電極93夾住EL層92的區域相當於發光元件94。在採用圖35A所示的像素的情況下，來自發光元件94的光如空心箭頭所示發射到第二電極93一側。
用作陰極的第一電極79只要是其功函數小且反射光的導電膜，就可以使用已知的材料。例如，較佳的使用Ca、Al、MgAg、AlLi等。EL層92既可以由單獨層構成，又可以由多層的疊層構成。在由多層構成的情況下，在第一電極79上按順序層疊電子注入層、電子傳輸層、發光層、電洞傳輸層、電洞注入層。注意，不一定需要設 置這些層的全部。用作陽極的第二電極93使用透過光的透光導電材料形成，例如也可以使用具有透光性的導電膜如含有氧化鎢的銦氧化物、含有氧化鎢的銦鋅氧化物、含有氧化鈦的銦氧化物、含有氧化鈦的銦錫氧化物、ITO、銦鋅氧化物、添加有氧化矽的銦錫氧化物等。
在此，示出從與基板相反一側的面取出發光的頂部發射結構的發光元件，但是可以適當地應用從基板一側的面取出發光的底部發射結構的發光元件、從基板一側及與基板相反一側的面取出發光的雙面發射結構的發光元件。
此外，雖然在此，說明了有機EL元件作為發光元件，但是也可以設置無機EL元件作為發光元件。
注意，雖然在本實施例模式中示出控制發光元件的驅動的薄膜電晶體(驅動薄膜電晶體)和發光元件電連接的一例，但是也可以採用在驅動薄膜電晶體和發光元件之間連接有電流控制薄膜電晶體的結構。
藉由上述製程，可以製造發光顯示裝置。本實施例模式的發光顯示裝置使用截止電流小且電特性優良的反交錯型薄膜電晶體，所以可以製造對比度高且可見度高的發光顯示裝置。
實施例模式6
接著，以下示出本發明的顯示裝置的一個方式的顯示面板的結構。
在圖36A中示出另外僅形成信號線驅動電路6013且 與形成在基板6011上的像素部6012連接的顯示面板的方式。像素部6012及掃描線驅動電路6014使用將微晶半導體膜用於通道形成區域的薄膜電晶體而形成。藉由由其電場效應遷移率高於將微晶半導體膜用於通道形成區域的薄膜電晶體的電晶體形成信號線驅動電路，可以使信號線驅動電路的工作穩定，該信號線驅動電路的驅動頻率需要高於掃描線驅動電路的驅動頻率。注意，信號線驅動電路6013可以為將單晶半導體用於通道形成區域的電晶體、將多晶半導體用於通道形成區域的薄膜電晶體、或將SOI用於通道形成區域的電晶體。電源的電位、各種信號等藉由FPC6015分別供給給像素部6012、信號線驅動電路6013、掃描線驅動電路6014。再者，還可以在信號線驅動電路6013和FPC6015之間、或者在信號線驅動電路6013和像素部6012之間設置保護電路。保護電路由選自薄膜電晶體、二極體、電阻元件以及電容元件等中的一種或多種元件構成。此外，作為二極體，也可以使用實施例模式1或2所示的對薄膜電晶體進行二極體連接而成的二極體。
注意，也可以將信號線驅動電路及掃描線驅動電路都形成在與像素部相同的基板上。
此外，在另外形成驅動電路的情況下，不一定需要將形成有驅動電路的基板貼合到形成有像素部的基板上，也可以如貼合到FPC上。在圖36B中表示另外僅形成信號線驅動電路6023且與形成在基板6021上的像素部6022 及掃描線驅動電路6024連接的顯示裝置面板的方式。像素部6022及掃描線驅動電路6024藉由使用將微晶半導體膜用於通道形成區域的薄膜電晶體而形成。信號線驅動電路6023藉由FPC6025連接到像素部6022。電源的電位、各種信號等藉由FPC6025分別供給給像素部6022、信號線驅動電路6023、掃描線驅動電路6024。再者，也可以在信號線驅動電路6023及FPC6025之間、或者在信號線驅動電路6023及像素部6022之間設置保護電路。
另外，也可以使用將微晶半導體膜用於通道形成區域的薄膜電晶體在與像素部相同的基板上僅形成信號線驅動電路的一部分或掃描線驅動電路的一部分，另外形成其他部分且與像素部電連接。在圖36C中表示將信號線驅動電路所具有的類比開關6033a形成在與像素部6032、掃描線驅動電路6034相同的基板6031上，並且將信號線驅動電路所具有的移位暫存器6033b另外形成在不同的基板上，而彼此貼合的顯示裝置面板的方式。像素部6032及掃描線驅動電路6034使用將微晶半導體膜用於通道形成區域的薄膜電晶體形成。信號線驅動電路所具有的移位暫存器6033b藉由FPC6035連接到像素部6032。電源的電位、各種信號等藉由FPC6035分別供給給像素部6032、信號線驅動電路、掃描線驅動電路6034。再者，也可以在信號線驅動電路6033及FPC6035之間、或者在信號線驅動電路6033及像素部6032之間設置保護電路。
如圖36A至36C所示，可以在與像素部相同的基板 上使用將微晶半導體膜用於通道形成區域的薄膜電晶體形成本實施例模式的顯示裝置的驅動電路的一部分或全部。
注意，對另外形成的基板的連接方法沒有特別的限制，可以使用已知的COG方法、引線鍵合方法、或TAB方法等。此外，連接的位置只要能夠電連接，就不限於圖36A至36C所示的位置。另外，也可以另外形成控制器、CPU、記憶體等而連接。
注意，在本發明中使用的信號線驅動電路包括移位暫存器和類比開關。或者，除了移位暫存器和類比開關之外，還可以包括緩衝器、位準轉移器、源極跟隨器等其他電路。另外，不一定需要設置移位暫存器和類比開關，例如既可以使用像解碼器電路那樣的可以選擇信號線的其他電路代替移位暫存器，又可以使用鎖存器等代替類比開關。
實施例模式7
可以將根據本發明而得到的顯示裝置等用於主動矩陣型顯示裝置面板。就是說，可以在將這些都組合到顯示部的所有的電子設備中實施本發明。
作為這種電子設備，可以舉出影像拍攝裝置如攝像機和數位相機等、頭戴式顯示器(護目鏡型顯示器)、汽車導航系統、投影機、汽車音響、個人電腦、可擕式資訊終端(移動電腦、行動電話或電子書等)等。圖37A至37D示出其一例。
圖37A表示電視裝置。如圖37A所示，可以將顯示面板組裝在框體中來完成電視裝置。由顯示面板形成主畫面2003，作為其他附屬裝置還具有揚聲器部分2009、操作開關等。如上所述，可以完成電視裝置。
如圖37A所示，在框體2001中組裝利用顯示元件的顯示用面板2002，並且可以由接收機2005接收普通的電視廣播，而且藉由數據機2004連接到有線或無線方式的通訊網絡，從而還可以進行單向(從發送者到接收者)或雙向(在發送者和接收者之間，或者在接收者之間)的資訊通訊。電視裝置的操作可以由組裝在框體中的開關或另外形成的遙控裝置2006進行，並且該遙控裝置2006也可以設置有顯示輸出的資訊的顯示部2007。
另外，電視裝置還可以附加有如下結構：除了主畫面2003以外，使用第二顯示面板形成子畫面2008，並顯示頻道或音量等。在這種結構中，也可以利用液晶顯示面板形成主畫面2003，並且利用發光顯示面板形成子畫面。另外，也可以採用如下結構：利用發光顯示面板形成主畫面2003，利用發光顯示面板形成子畫面，並且子畫面能夠點亮和熄滅。
圖38是電視裝置的主要結構的方塊圖。像素部921形成在顯示面板900上。也可以採用COG方式將信號線驅動電路922和掃描線驅動電路923安裝在顯示面板900上。
作為其他外部電路的結構，在視頻信號的輸入一側具 有視頻信號放大電路925、視頻信號處理電路926、控制電路927等。其中，視頻信號放大電路925放大調諧器924所接收的信號中的視頻信號，視頻信號處理電路926將從視頻信號放大電路925輸出的信號轉換成對應於紅、綠和藍各種顏色的色信號，控制電路927將該視頻信號轉換成驅動器IC輸入規格。控制電路927將信號分別輸出到掃描線一側和信號線一側。在進行數位驅動的情況下，可以採用如下結構：在信號線一側設置信號分割電路928，並將輸入數位信號劃分成m個而供給。
由調諧器924接收的信號中的音頻信號被發送到音頻信號放大電路929，並其輸出經過音頻信號處理電路930供給到揚聲器933。控制電路931從輸入部932接收接收站(接收頻率)或音量的控制資訊，並將信號傳送到調諧器924、音頻信號處理電路930。
當然，本發明不局限於電視裝置，還可以應用於各種用途如個人電腦的監視器、火車站或機場等中的資訊顯示幕或街頭上的廣告顯示幕等的大面積顯示媒體。
藉由在主畫面2003、子畫面2008中應用上述實施例模式所說明的顯示裝置，可以提高電視裝置的批量生產性。
圖37B表示行動電話2301的一例。該行動電話2301包括顯示部2302、操作部2303等而構成。藉由在顯示部2302中應用上述實施例模式所說明的顯示裝置，可以提高行動電話的批量生產性。
另外，圖37C所示的可擕式電腦包括主體2401、顯示部2402等。藉由在顯示部2402中應用上述實施例模式所示的顯示裝置，可以提高電腦的批量生產性。
圖37D是桌上照明器具，包括照明部分2501、燈罩2502、可變臂2503、支柱2504、台2505和電源2506。藉由對照明部分2501使用本發明的發光裝置來製造桌上照明器具。注意，照明器具包括固定到天花板上的照明器具、壁掛型照明器具等。藉由應用上述實施例模式所示的顯示裝置，可以提高批量生產性，可以提供廉價的桌上照明器具。
實施例1
圖39表示藉由利用SIMS測定當在玻璃基板上形成閘極絕緣膜並利用包含成為施體的雜質元素的氣體之一的磷化氫進行吹洗處理之後形成微晶矽膜時的磷的峰值濃度而得到的結果。
在如下閘極絕緣膜的成膜條件下，在0.7mm的玻璃基板上利用電漿CVD法形成厚度為100nm的氧氮化矽膜：RF電源頻率為13.56MHz，RF電源的功率為50W，成膜溫度為280℃，矽烷氣體的流量和一氧化二氮的流量分別為30sccm、1200sccm，並且壓力為40Pa。
接著，將包含磷化氫的氣體引入於反應室內，進行吹洗處理。以下示出此時的條件。
(條件1)
0.1%PH3(Ar稀釋)的流量500sccm
(條件2)
SiH4的流量100sccm，0.5%PH3(H2稀釋)的流量170sccm
(條件3)
SiH4的流量100sccm，H2的流量153sccm，0.5%PH3/H2的流量17sccm
接著，在如下成膜條件下，在閘極絕緣膜上利用電漿CVD法形成厚度為50nm的微晶矽膜：RF電源頻率為13.56MHz，RF電源的功率為50W，成膜溫度為280℃，矽烷氣體的流量和氫的流量分別為10sccm、1500sccm，並且壓力為280Pa。
在從反應室搬出基板，利用氟自由基清洗反應室內後，再度將基板搬入於反應室中。
接著，在如下成膜條件下，在微晶矽膜上利用電漿CVD法形成厚度為100nm的非晶矽膜作為緩衝層：RF電源頻率為13.56MHz，RF電源的功率為60W，成膜溫度為280℃，矽烷氣體的流量和氫的流量分別為280sccm、300sccm，並且壓力為170Pa。圖39表示：此時，利用二次離子質量分析法(SIMS)對在條件1至條件3下進行吹洗處理的各基板進行從基板表面向深度方向的測定的結果。
在圖39中，縱軸表示磷的濃度(atoms/cm3)，而橫軸表示蝕刻樣品的深度(nm)。此外，直到大約70nm的 深度是緩衝層的非晶矽膜，直到大約70nm至120nm的深度是微晶矽膜，直到大約120nm至220nm的深度是閘極絕緣膜的氧氮化矽膜。
在圖39中，以下示出微晶矽膜中的磷的濃度。注意，關於微晶矽膜及氧氮化矽膜的介面上的峰，因為觀察到矽的離子強度有異常，所以不考慮到該區域的濃度。
‧條件1的樣品…5×1016atoms/cm3至2×1018atoms/cm3
‧條件2的樣品…6×1016atoms/cm3至3×1018atoms/cm3
‧條件3的樣品…3×1016atoms/cm3至2×1017atoms/cm3
藉由上述製程，藉由在進行磷化氫吹洗處理之後，形成微晶矽膜，可以形成包含磷的微晶矽膜。
實施例2
圖40表示藉由利用SIMS測定當在玻璃基板上形成包含成為施體的雜質元素的磷的閘極絕緣膜之後形成微晶矽膜時的磷的峰值濃度而得到的結果。在此，在包含磷的條件下形成氧氮化矽膜作為第一閘極絕緣膜，而形成氧氮化矽膜作為第二閘極絕緣膜。
在如下成膜條件下，在0.7mm的玻璃基板上利用電漿CVD法形成厚度為10nm的包含磷的氧氮化矽膜：RF電源頻率為13.56MHz，RF電源的功率為50W，成膜溫度 為280℃，並且壓力為40Pa。此外，以下示出此時的原料氣體的流量條件。
(條件4)
SiH4的流量30sccm，N2O的流量1200sccm，0.5%PH3(H2稀釋)的流量60sccm
(條件5)
SiH4的流量30sccm，N2O的流量1200sccm，0.5%PH3(H2稀釋)的流量6sccm
接著，在第一閘極絕緣膜上形成第二閘極絕緣膜。此時，在如下成膜條件下，在玻璃基板上藉由利用電漿CVD法形成厚度為100nm的氧氮化矽膜：RF電源頻率為13.56MHz，RF電源的功率為50W，成膜溫度為280℃，矽烷氣體的流量和一氧化二氮的流量分別為30sccm、1200sccm，並且壓力為40Pa。
接著，在如下微晶矽膜的成膜條件下，在閘極絕緣膜上利用電漿CVD法形成厚度為50nm的微晶矽膜：RF電源頻率為13.56MHz，RF電源的功率為50W，成膜溫度為280℃，矽烷氣體的流量和氫的流量分別為10sccm、1500sccm，並且壓力為280Pa。
在從反應室搬出基板，利用氟自由基清洗反應室內後，再度將基板搬入於反應室中。
接著，在如下成膜條件下，在微晶矽膜上利用電漿CVD法形成厚度為100nm的非晶矽膜作為緩衝層：RF電源頻率為13.56MHz，RF電源的功率為60W，成膜溫度為 280℃，矽烷氣體的流量和氫的流量分別為280sccm、300sccm，並且壓力為170Pa。圖40表示：此時，利用二次離子質量分析法(SIMS)對在條件4及條件5下形成的第一閘極絕緣膜的各基板進行從基板表面向深度方向的測定的結果。
在圖40中，縱軸表示磷的濃度(atoms/cm3)，而橫軸表示對樣品進行蝕刻的深度(nm)。此外，直到大約70nm的深度是緩衝層的非晶矽膜，直到大約70nm至120nm的深度是微晶矽膜，直到大約120nm至220nm的深度是閘極絕緣膜的氧氮化矽膜。
在圖40中，以下示出微晶矽膜中的磷的濃度。注意，關於微晶矽膜及氧氮化矽膜的介面上的峰，因為可以觀察到矽的離子強度有異常，所以不考慮該濃度。
‧條件4的樣品…3×1016atoms/cm3至7×1017atoms/cm3
‧條件5的樣品…3×1016atoms/cm3至2×1017atoms/cm3
在圖40中，因為利用矽標準樣品制定分量，所以不能測定氧氮化矽膜中的準確的磷的濃度，但是根據峰的形狀可以預料是否包含磷。在深度為200nm至230nm的區域中也有磷濃度的大峰值，所以可以知道在與微晶矽膜離開的閘極絕緣膜中包含磷。
根據上述，可以知道：藉由在形成包含磷的閘極絕緣膜之後，形成微晶矽膜，在閘極絕緣膜及微晶矽膜中包含 磷。就是說，可以形成包含磷的閘極絕緣膜以及微晶矽膜。
實施例3
圖41表示藉由利用SIMS測定當在電漿CVD裝置的反應室內預塗保護膜之後，將玻璃基板引入於反應室內，形成第一閘極絕緣膜、第二閘極絕緣膜、微晶矽膜、以及用作緩衝層的非晶矽膜時的磷的峰值濃度而得到的結果。在此，形成氮化矽膜作為第一閘極絕緣膜，而形成氧氮化矽膜作為第二閘極絕緣膜。
在反應室內預塗保護膜。以下示出此時的條件。
(條件6)
作為保護膜，形成包含磷的非晶矽膜。將此時的成膜條件設定為如下，在反應室的內壁上形成厚度為50nm的包含磷的非晶矽膜：RF電源頻率為13.56MHz，RF電源的功率為370W，並且壓力為170Pa。此外，以下示出此時的原料氣體的流量條件。
SiH4的流量100sccm，0.5%PH3(H2稀釋)的流量170sccm
(條件7)
作為保護膜，層疊氮化矽膜、氧氮化矽膜、以及非晶矽膜。將此時的成膜條件設定為如下，在反應室的內壁上形成厚度為110nm的氮化矽膜：RF電源頻率為13.56MHz，RF電源的功率為370W，矽烷流量、氫流 量、氮流量、氨流量分別為10sccm、500sccm、550sccm、140sccm，並且壓力為100Pa。此外，在如下成膜條件下，在氮化矽膜上利用電漿CVD法形成厚度為110nm的氧氮化矽膜：RF電源頻率為13.56MHz，RF電源的功率為50W，成膜溫度為280℃，矽烷氣體的流量和一氧化二氮的流量分別為30sccm、1200sccm，並且壓力為40Pa。此外，在如下成膜條件下，在氧氮化矽膜上利用電漿CVD法形成厚度為200nm的非晶矽膜：RF電源頻率為13.56MHz，RF電源的功率為120W，成膜溫度為280℃，矽烷氣體為300sccm，並且壓力為170Pa。
接著，在將基板搬入於反應室內之後，在如下第一閘極絕緣膜的成膜條件下，在0.7mm的玻璃基板上利用電漿CVD法形成厚度為100nm的氮化矽膜：RF電源頻率為13.56MHz，RF電源的功率為370W，成膜溫度為280℃，矽烷流量、氫流量、氮流量、氨流量分別為10sccm、500sccm、550sccm、140sccm，並且壓力為100Pa。
接著，在第一閘極絕緣膜上形成第二閘極絕緣膜。此時，在如下成膜條件下，在玻璃基板上利用電漿CVD法形成厚度為100nm的氧氮化矽膜：RF電源頻率為13.56MHz，RF電源的功率為50W，成膜溫度為280℃，矽烷氣體的流量和一氧化二氮的流量分別為30sccm、1200sccm，並且壓力為40Pa。
接著，在如下成膜條件下，在閘極絕緣膜上利用電漿CVD法形成厚度為50nm的微晶矽膜：RF電源頻率為 13.56MHz，RF電源的功率為50W，成膜溫度為280℃，矽烷氣體的流量和氫的流量分別為10sccm、1500sccm，並且壓力為280Pa。
在從反應室搬出基板，利用氟自由基清洗反應室內後，再度將基板搬入於反應室中。
接著，在如下成膜條件下，在微晶矽膜上利用電漿CVD法形成厚度為100nm的非晶矽膜作為緩衝層：RF電源頻率為13.56MHz，RF電源的功率為60W，成膜溫度為280℃，矽烷氣體的流量和氫的流量分別為280sccm、300sccm，並且壓力為170Pa。圖41表示：此時，利用二次離子質量分析法(SIMS)對在條件6及條件7下在反應室上預塗的各基板進行從基板表面向深度方向的測定的結果。
在圖41中，縱軸表示磷的濃度(atoms/cm3)，而橫軸表示對樣品進行蝕刻的深度(nm)。此外，直到大約70nm的深度是緩衝層的非晶矽膜，直到大約70nm至120nm的深度是微晶矽膜，直到大約120nm至220nm的深度是閘極絕緣膜的氧氮化矽膜。
在圖41中，以下示出微晶矽膜中的磷的濃度。注意，關於微晶矽膜及氧氮化矽膜的介面上的峰，因為觀察到矽的離子強度有異常，所以不考慮該區域的濃度。
‧條件6的樣品…5×1016atoms/cm3至1×1017atoms/cm3
‧條件7的樣品…3×1016atoms/cm3至5×1016atoms/ cm3
根據上述，可以知道：藉由在電漿CVD裝置的反應室內預塗包含磷的非晶矽膜作為保護膜之後，形成閘極絕緣膜、以及微晶矽膜，在微晶矽膜中包含磷。
實施例4
在本實施例中，測定形成在絕緣膜上的微晶矽膜中所包含的載流子的壽命，並且以下示出微晶矽膜受到的絕緣膜的影響。
圖42A表示樣品1的截面結構。在玻璃基板121上形成厚度為110nm的氮化矽膜122，在其上形成厚度為110nm的氧氮化矽膜123，在其上形成厚度為95nm的微晶矽膜124。
圖42B表示樣品2的截面結構。在玻璃基板121上形成厚度為110nm的氮化矽膜122，在其上形成厚度為110nm的氧氮化矽膜123，在其上形成厚度為1nm的氮化矽膜125，在其上形成厚度為95nm的微晶矽膜124。
圖42C表示樣品3的截面結構。在玻璃基板121上形成厚度為110nm的氮化矽膜122，在其上形成厚度為110nm的氧氮化矽膜123，在其上形成厚度為3nm的氮化矽膜126，在其上形成厚度為95nm的微晶矽膜124。
圖42D表示樣品4的截面結構。在玻璃基板121上形成厚度為110nm的氮化矽膜122，在其上形成厚度為110nm的氧氮化矽膜123，在其上形成厚度為5nm的氮化 矽膜127，在其上形成厚度為95nm的微晶矽膜124。
圖42E表示樣品5的截面結構。在玻璃基板121上形成厚度為110nm的氮化矽膜122，在其上形成厚度為95nm的微晶矽膜124。
注意，氮化矽膜122的成膜條件是與實施例3的由第一閘極絕緣膜形成的氮化矽膜同樣的條件。此外，氧氮化矽膜123的成膜條件是與實施例3的由第二閘極絕緣膜形成的氧氮化矽膜同樣的條件。微晶矽膜124的成膜條件是與實施例3的微晶矽膜同樣的條件。氮化矽膜125至127的成膜條件是與氮化矽膜122同樣的條件。
關於樣品1至樣品5，藉由微波光導電衰減法(Microwave Photo Condutivity Decay：μ-PCD法)測定微晶矽膜所包含的載流子的壽命。μ-PCD法是如下方法：藉由對微晶矽膜進行雷射光束的脈衝照射，測定從在微晶矽膜中產生過剩的載流子到該載流子複合而消失的壽命。藉由載流子的產生，微晶矽膜的導電率增加，所以照射到微晶矽膜的微波的反射率對應於過剩的載流子密度而變化。藉由測定該微波的反射率的減少時間，可以測定載流子的壽命。
在本實施例中，藉由利用微波的多晶矽薄膜的結晶性評價裝置(KOBELCO Research Institute.Inc.製造)，對樣品1至樣品5照射13.56MHz的微波以及波長為349nm的YLG雷射的3倍波，利用測定微波的相位差的電壓計，來測定由於載流子的產生而變化的微波的相位差。此 外，圖43表示該測定值。注意，因為測定值的峰值陡峭，所以不能測定由載流子的複合的消失時間。然而，峰值越大，載流子的壽命相對地越長，並且結晶性良好。因此，根據峰值，比較各樣品的載流子的壽命。
根據圖43，可以知道：對樣品1即微晶矽膜的底膜來說，與氮化矽膜相比，氧氮化矽膜的峰值大並且載流子的壽命長。此外，也可以知道：即使在氧氮化矽膜上形成極薄的氮化矽膜，載流子的壽命也較長。由此，可以知道：在微晶矽膜的底膜為氧氮化矽膜或者氧氮化矽膜上的極薄的氮化矽膜的情況下，載流子的複合中心少，並且缺陷少，結晶性高。因此，因為採用這種疊層結構的薄膜電晶體在導通電流上升的同時可以抑制截止電流，所以呈現優越的電流電壓特性。
實施例5
在本實施例中，示出對於在將包含成為施體的雜質元素的微晶半導體膜用於通道形成區域的薄膜電晶體中的微晶半導體膜所包含的施體濃度及薄膜電晶體的電特性進行計算而獲得的結果。
注意，在此，將不添加雜質元素的微晶半導體膜設定為μc-Si(i)，將添加有成為施體的雜質元素(例如，磷)的微晶半導體膜設定為μc-Si(n-)，將未添加雜質元素的緩衝層設定為a-Si(i)，將添加有賦予一種導電型的雜質元素(例如，磷)的非晶半導體膜設定為a-Si (n-)，將以具有導電性的程度添加有大量的賦予一種導電型的雜質元素(例如，磷)的非晶半導體膜設定為a-Si(n+)。
在將雜質元素添加到微晶半導體膜或者非晶半導體膜的情況下，雜質濃度是指對於單位體積添加的雜質的原子數。此外，藉由在添加的雜質元素為第五族元素或者第三族元素的情況下，雜質濃度乘以活性化率而計算出來，來定義施體濃度或者受體濃度。注意，在採用微晶半導體膜的情況下，活性化率為40%至60%、典型為50%，而在採用非晶半導體膜的情況下，活性化率為1%至5%、典型為3%。因此，在本實施例中計算出來的施體濃度的2倍是指成為施體的雜質元素的峰值濃度。
接著，以下示出進行類比實驗的裝置模型。
在裝置的類比實驗中，使用Silvaco Data Systems Inc.製造的裝置模擬器“ATLAS”。表1示出用於裝置的類比實驗的a-Si以及μc-Si的模型參數。在裝置的類比實驗中，a-Si以及μc-Si的模型化主要藉由定義狀態密度而實現。具體地說，關於a-Si的模型參數，適當地定義如表1所示的參數，利用裝置模擬器計算出反交錯型a-Si TFT的DC特性來。此外，對μc-Si的模型參數進行定義，以使根據利用裝置模擬器計算出來的反交錯型μc-Si TFT的DC特性導出來的最大電場效應遷移率成為根據利用裝置模擬器計算出來的反交錯型a-Si TFT的DC特性導出來的最大電場效應遷移率的10倍左右。
接著，以下示出進行類比實驗的裝置結構。
(模型1)
圖44表示裝置結構。假定絕緣基板5000是以氧化矽(介電常數為4.1)為主要成分的玻璃基板(厚度為0.5μm)。注意，關於絕緣基板的厚度，雖然在實際的製程中常使用0.5mm、0.7mm等，但是在以絕緣基板的下面的電場不影響到TFT特性的程度使絕緣基板的厚度成為十分厚的同時考慮計算效率進行定義。
在絕緣基板5000上層疊由鋁(Al)5011和鉬(Mo)5012構成的疊層結構(總計厚度為150nm)的閘極電極5010。鉬(Mo)的功函數為4.6eV。注意，在圖44的裝 置結構中，TFT特性不依賴於閘極電極的下層材料(此次，鋁(Al))。因此，為了簡化計算，假定只有鉬(Mo)(厚度為150nm)，而進行計算。
在閘極電極5010上層疊由氮化矽(介電常數為7.0，厚度為110nm)5021和氧氮化矽(介電常數為4.1，厚度為110nm)5022構成的疊層結構的閘極絕緣膜5020。
在閘極絕緣膜5020上層疊μc-Si(n-)5030(厚度的條件分別為10nm、20nm、50nm，並且施體濃度的條件為1×1015atoms/cm3至5×1017atoms/cm3)以及第三a-Si(i)5040(厚度的條件分別為90nm、80nm、50nm)。此外，在第三a-Si(i)5040上，在左側層疊第一a-Si(i)5050(厚度為50nm)，而在右側層疊第二a-Si(i)5070(厚度為50nm)。第一a-Si(i)至第三a-Si(i)5040用作通道蝕刻層，所以具有凹部。
在第一a-Si(i)5050和第二a-Si(i)5070上分別層疊第一a-Si(n+)5060(厚度為50nm)和第二a-Si(n+)5080(厚度為50nm)。在圖44中，第一a-Si(n+)5060和第二a-Si(n+)5080之間的距離成為TFT的通道長度L。在此，設定通道長度L=6[μm]。此外，設定第一a-Si(n+)5060和第二a-Si(n+)5080的施體濃度為1×1019atoms/cm3，而具有高導電性。
在第一a-Si(n+)5060和第二a-Si(n+)5080上分別層疊由鉬(Mo)5091、5101和鋁(Al)5092、5102構成的疊層結構(厚度為300nm)的源極電極5090及汲 極電極5100。假定在鉬和第一a-Si(n+)5060及第二a-Si(n+)5080之間具有歐姆接觸。注意，在圖44的裝置結構中，TFT特性不依賴於源極電極5090及汲極電極5100的上層材料(此次，鋁(Al))。因此，為了簡化計算，假定源極電極及汲極電極只由鉬(Mo)構成(厚度為300nm)，而進行計算。
(模型2)
圖52表示裝置結構。在絕緣基板7000上層疊有具有由鋁(Al)7011和鉬(Mo)7012構成的疊層結構的閘極電極7010。從絕緣基板7000到閘極絕緣膜7020的疊層結構與模型1同樣。在閘極電極7010上層疊有具有由氮化矽7021和氧氮化矽7022構成的疊層結構的閘極電極7020。
在閘極絕緣膜7020上層疊μc-Si(n-)7031(厚度的條件分別為10nm、20nm、50nm，並且施體濃度的條件為1×1015atorms/cm3至5×1017atoms/cm3)、μc-Si(i)7032(厚度為20nm)以及第三a-Si(i)7040(厚度的條件分別為70nm、60nm、30nm)。
此外，第三a-Si(i)7040、第一a-Si(i)7050、第二a-Si(i)7070、第一a-Si(n+)7060、第二a-Si(n+)7080、源極電極7090、汲極電極7100的疊層結構與模型1同樣。在第一a-Si(n+)7060和第二a-Si(n+)7080上分別層疊鉬(Mo)7091、7101和鋁(Al)7092、7102的疊層結構的源極電極7090和汲極電極 7100。
就是說，與模型1不同處在於：在μc-Si(n-)及第三a-Si(i)之間形成有μc-Si(i)。
以下，示出進行裝置類比實驗的結果。注意，在圖45A至51B中，(A)分別表示Vd為1V時的模擬實驗結果，而(B)分別表示Vd為14V時的模擬實驗結果。
圖45A至圖47B表示當改變μc-Si(n-)和a-Si(i)的厚度、以及μc-Si(n-)的施體濃度，進行裝置的類比實驗時的DC特性(Vg-Id特性，Vd=1V、14V)的結果。注意，在圖45A和45B中，μc-Si(n-)的厚度為10nm，且第三a-Si(i)的厚度為90nm。此外，在圖46A和46B中，μc-Si(n-)的厚度為20nm，且第三a-Si(i)的厚度為80nm。此外，在圖47A和47B中，μc-Si(n-)的厚度為50nm，且第三a-Si(i)的厚度為50nm。此外，圖48A至圖51B分別表示導通電流、臨界值電壓、S值、最大電場效應遷移率的結果。
圖53A至圖55B表示當改變μc-Si(n-)和a-Si(i)的厚度、以及μc-Si(n-)的施體濃度，進行裝置的類比實驗時的DC特性(Vg-Id特性，Vd=1V、14V)的結果。注意，在圖53A和53B中，μc-Si(n-)的厚度為10nm，第三a-Si(i)的厚度為90nm。此外，在54A和54B中，μc-Si(n-)的厚度為20nm，第三a-Si(i)的厚度為80nm。此外，在圖55A和55B中，μc-Si(n-)的厚度為50nm，第三a-Si(i)的厚度為50nm。此外，圖56A 至圖59B分別表示導通電流、臨界值電壓、S值、最大電場效應遷移率的結果。
根據進行裝置的類比實驗而獲得的結果，以下示出模型1及模型2中的Vg-Id特性。
藉由對半導體層添加雜質而發生的臨界值電壓的變化相當於在Vg-Id特性中增大施體濃度而使Id曲線在Vg軸方向上進行的負向偏移。在表示上述計算結果的圖45A至圖47B、圖53A至圖55B中，上述傾向很顯著。此外，藉由增大添加雜質的半導體層的厚度，Id曲線在Vg軸方向上負向偏移的量增大。這是因為如下緣故：因為施體的總數增大，並且施體能級的數量增大，所以費密能量進一步靠近傳導帶能量Ec。換言之，這是因為可以以更低的閘極電位形成反相層的緣故。
根據進行裝置的類比實驗而獲得的結果，以下示出模型1及模型2中的導通電流。
如圖45A至47B所示，在導通狀態下，汲極電流Id為對於閘極電壓Vg的單調增加函數。這是因為如下緣故：越增大閘極電壓Vg，越增大在閘極絕緣膜的介面引起的半導體層的傳導電子數。因此，考慮到藉由增大施體濃度，Id曲線在Vg軸方向上負向偏移，就導通電流(閘極電壓Vg=20V時的汲極電流)。注意，考慮到雜質散射，就要減小汲極電流，然而傳導電子數的增加的貢獻更大，所以其結果汲極電流增大。此外，藉由增大添加雜質的半導體層的厚度，增大有助於傳導的半導體層。從而， 增大導通電流。在表示上述計算結果的圖48A和48B、圖56A和56B中，上述傾向很顯著。
注意，在施體濃度為1×1015atoms/cm3的情況下，實際上可以看作微晶半導體膜，即不包含施體即成為施體的雜質元素。根據圖48A和48B、圖56A和56B，可以知道藉由在微晶半導體膜中包含施體，導通電流上升。
根據進行裝置的類比實驗而獲得的結果，以下示出模型1及模型2中的臨界值電壓。
藉由增大施體濃度，臨界值電壓負向偏移。在表示上述計算結果的圖49A和圖49B、圖57A和圖57B中，上述傾向很顯著。此外，藉由增大添加雜質的半導體層的厚度，臨界值電壓的負向偏移的量增大。這是因為如下緣故：因為施體的總數增大，並且施體能級的數量增大，所以費密能量進一步接近傳導帶能量Ec。換言之，這是因為可以以更低的閘極電位形成反相層的緣故。
根據進行裝置的類比實驗而獲得的結果，以下示出模型1及模型2中的S值。
由於藉由對半導體層添加雜質，發生雜質散射，因此增大S值。在表示上述計算結果的圖50A和50B、圖58A和58B中，上述傾向很顯著。此外，藉由增大添加雜質的半導體層的厚度，也增大S值。可以認為這是因為如下緣故：因為增大雜質的總數，並且增大施體能級的數量，所以更容易使傳導電子散射。
根據進行裝置的類比實驗而獲得的結果，以下示出模 型1及模型2中的最大電場效應遷移率。
為了考察最大電場效應遷移率，需要更詳細地考慮電場效應遷移率。於是，考慮到圖60A所示的裝置結構。換言之，考慮到由絕緣基板200、閘極電極202、閘極絕緣膜204、第一半導體層206、第二半導體層208、源區210、汲區212、源極電極214、汲極電極216構成的TFT。
在圖60B中，利用虛線218表示：在TFT處於導通狀態，即對閘極電極202施加適當的正電位，使源極電極214成為接地電位，對汲極電極216施加正電位的情況下，在汲極電極216及源極電極214之間的汲極電流通過的路徑。
汲極電流的路徑是汲極電極216、汲區212、第二半導體層208、第一半導體層206的閘極絕緣膜204介面附近、第二半導體層208、源區210、源極電極214。圖60C表示此時的等效電路。這裏，電阻Rs主要是第二半導體層208的正向電阻值，電阻Rd主要是耗盡化的第二半導體層208的電阻值，電阻Rc(on)是反相的第一半導體層206的電阻值。此時，反相的第一半導體層206是指處於藉由對閘極電極202施加電位而在與閘極絕緣膜204之間的介面引起傳導電子的狀態的第一半導體層206。注意，可以認為電阻Rs與電阻Rd以及電阻Rc(on)相比非常小。
這裏，在實際的裝置結構中，電阻Rd典型地由厚度 為200nm左右的第二半導體層208構成。另一方面，電阻Rc(on)典型地由厚度為6μm左右的第一半導體層206構成。從而，在耗盡化的第二半導體層208的單位長度的電阻值大於反相的第一半導體層206的單位長度的電阻值的大約30倍的情況下，可以認為，對於汲極電流，電阻Rd具有支配性。此外，在耗盡化的第二半導體層208的單位長度的電阻值小於反相的第一半導體層206的單位長度的電阻值的大約30倍的情況下，可以認為，對於汲極電流，電阻Rc(on)具有支配性。
可以認為，當增加閘極電壓時，電阻Rc(on)從遠遠大於電阻Rd的值成為與電阻Rd相同程度的值，還成為遠遠小於電阻Rd的值。可以認為，當電阻Rc(on)從非常大於電阻Rd的值成為與電阻Rd相同程度的值時，伴隨電阻Rc(on)的降低，汲極電流急劇增大。另一方面，當電阻Rc(on)成為遠遠小於電阻Rd的值時，即使降低電阻Rc(on)，也會使對於汲極電流的影響變小。此外，可以認為，伴隨汲電壓的增大，電阻Rd的電阻值降低。
可以認為，電場效應遷移率是對於閘極電壓Vg的增加的汲極電流Id的增加率。就是說，根據上述，在汲極電壓低(電阻Rd高)的情況下，伴隨閘極電壓的增加，電場效應遷移率具有極大值。此外，在汲極電壓高(電阻Rd低)的情況下，伴隨閘極電壓的增加，電場效應遷移率單調增加。圖61表示該情況。在此，利用虛線220表 示在汲極電壓低的情況下的電場效應遷移率。在汲極電壓低的情況下，最大電場效應遷移率導出圖61中的極大值。利用實線222表示在汲極電壓高的情況下的電場效應遷移率。在汲極電壓高的情況下，最大電場效應遷移率導出圖61中的Vg的最大值時的電場效應遷移率。
除了上述以外，考慮到藉由增大施體濃度，Id曲線在Vg軸方向上負向偏移的事實，將說明表示上述計算結果的圖51A和51B、圖59A和59B。
如圖51B、圖59B所示，在汲電壓高(Vd=14V)的情況下，伴隨施體濃度的增大，最大電場效應遷移率提高。若在對圖61中的上述汲電壓高的情況進行考察時考慮到由於添加雜質而導致的臨界值電壓的負偏移，則可以容易進行說明。
另一方面，如圖51A、圖59A所示，在汲極電壓低(Vd=1V)的情況下，傾向不同。首先，在添加雜質的半導體層的厚度薄的情況下，例如作為圖51A、圖59A的μc-Si(n-)10nm、20nm的結果，伴隨施體濃度的增大，最大電場效應遷移率降低，或者增加一些。若在對上述汲極電壓低的情況進行考察時考慮到由於雜質散射的增大而電場效應遷移率降低，則可以容易進行說明。
此外，在添加雜質的半導體層的厚度厚的情況下，例如作為圖51A、圖59A的μc-Si(n-)50nm的結果，伴隨施體濃度的增大，最大電場效應遷移率增大。藉由增大添加雜質的半導體層的厚度，增大有助於傳導的半導體層。 從而，增大電場效應遷移率。關於圖51A、圖59A的μc-Si(n-)50nm，可以認為半導體層的厚度增加所引起的電場效應遷移率的提高消除雜質散射的增大所引起的電場效應遷移率的降低。
注意，在施體濃度為1×1015atoms/cm3的情況下，實際上可以看作微晶半導體膜不包含施體，即不包含成為施體的雜質元素。根據圖51A和51B以及圖59A和59B，可以知道藉由在微晶半導體膜中包含施體，最大電場效應遷移率上升。
實施例6
因為本發明的薄膜電晶體可以實現高速工作，所以可以在液晶顯示裝置的工作方法中提高框頻率。在此，計算可以在液晶顯示裝置的像素部中製造的薄膜電晶體的特性、以及滿足其的通道形成區域中的成為施體的雜質元素的濃度。該液晶顯示裝置藉由將框頻率提高4倍(例如，480Hz、400Hz)，並內插圖像資料，改善動畫的顯示特性，而可以進行順利的顯示。
注意，以下示出在本模擬實驗中設想的液晶顯示裝置的規格。
‧HDTV(像素數目為1920×1080)1125p 11.7英吋(278.4mm×156.6mm)
‧VA方式
‧像素電容88fF
‧閘極信號線(薄層電阻0.3Ω/□，佈線寬度7μm)電阻11.9kΩ，電容495pF
‧視頻信號線(薄層電阻0.14Ω/□，佈線寬度5μm)電阻4.4kΩ，電容126pF
‧像素TFT的L/W=6μm/15μm
‧閘極信號線的驅動電壓24V
‧視頻信號4.5V至17.5V
圖62表示用於電路模擬實驗的電路圖。設想如下像素TFT228：由於視頻信號線224及閘極信號線226中寄生電容及佈線電阻而使信號的延遲成為最大。在圖62中，Cg、Rg、Cs、Rs分別是閘極信號線226的寄生電容、閘極信號線226的佈線電阻、視頻信號線224的寄生電容、視頻信號線224的佈線電阻，並且利用兩段的π型電路進行電路類比實驗。
在圖62的電路中，利用電路類比實驗計算出對閘極信號線226施加高電位(24V)，並對視頻信號線224輸入視頻信號(17.5V)，而像素電極230的電位到達所希望的電位(17.5V(視頻信號)-0.1V=17.4V)的延遲時間。如果上述延遲時間為3.7μs(4倍速顯示時的一個閘極選擇時間)以內，則可以認為滿足為4倍速顯示而對像素TFT228要求的TFT特性。藉由在改變像素TFT228的模型參數的同時反復上述操作，獲得對像素TFT228要求的TFT特性的必要條件。
為了進行4倍速顯示而需要的像素TFT的特性為如 下：導通電流為4.11×10-6A以上(Vd=1V，Vg=20V)、5.54×10-4A以上(Vd=14V，Vg=20V)。臨界值電壓為0.98V以下(Vd=1V)、1.94V以下(Vd=14V)。S值為0.836V/dec以下(Vd=1V)、0.845V/dec以下(Vd=14V)。電場效應遷移率為5.46cm2/Vs以上(Vd=1V)、69.4cm2/Vs以上(Vd=14V)。注意，與將非晶矽使用於通道形成區的薄膜電晶體相比，將微晶矽膜使用於通道形成區的薄膜電晶體的臨界值變動少，所以臨界值電壓為-3V以上。
在圖63A中，利用曲線表示當在實施例5所尋求的模型1的薄膜電晶體中設定包含成為施體的雜質元素的微晶矽膜的厚度(10nm至50nm)和施體濃度(1×1015atoms/cm3至5×1017atoms/cm3)時滿足的臨界值。因為根據上述TFT特性的必要條件，臨界值為-3V以上且1V以下，所以在包含成為施體的雜質元素的微晶矽膜的厚度為10nm至50nm的情況下，滿足上述範圍的施體濃度為8×1015atoms/cm3至5×1017atoms/cm3。注意，在此，表示施體濃度，並且因為施體濃度依賴於成為施體的雜質元素的活性化率，所以與成為施體的雜質元素的濃度不同。
在圖63B中，利用曲線表示當在實施例5所尋求的模型2的薄膜電晶體中設定包含成為施體的雜質元素的微晶矽膜的厚度(10nm至50nm)和施體濃度(1×1015atoms/cm3至5×1017atoms/cm3)時滿足的臨界值。因為根據上述TFT特性的必要條件，臨界值為-3V以上且1V以下， 所以在包含成為施體的雜質元素的微晶矽膜的厚度為10nm至50nm的情況下，滿足上述範圍的施體濃度為2×1015atoms/cm3至5×1017atoms/cm3。注意，在此，表示施體濃度，並且因為施體濃度依賴於成為施體的雜質元素的活性化率，所以與成為施體的雜質元素的濃度不同。
就是說，藉由在像素部中設置將施體濃度為2×1015atoms/cm3至5×1017atoms/cm3的微晶矽膜使用於通道形成區的薄膜電晶體，並且用作液晶元件的開關，可以製造能夠進行4倍速顯示的液晶顯示裝置。
50‧‧‧基板
51‧‧‧閘極電極
52a‧‧‧閘極絕緣膜
52b‧‧‧閘極絕緣膜
58‧‧‧微晶半導體膜
61‧‧‧微晶半導體膜
71a‧‧‧佈線
71b‧‧‧導電膜
71c‧‧‧佈線
72‧‧‧一對半導體膜
73‧‧‧緩衝層

Claims (9)

  1. 一種薄膜電晶體的製造方法，包含如下步驟：藉由引入包括一雜質元素的氣體以及包括矽或鍺的沉積性氣體，在一閘極電極上形成包括該雜質元素的一閘極絕緣膜；以及藉由引入包括矽或鍺的沉積性氣體、以及氫，在包括該雜質元素的該閘極絕緣膜上形成一微晶半導體膜。
  2. 一種薄膜電晶體的製造方法，包含如下步驟：藉由引入包括一雜質元素的氣體、包括矽或鍺的沉積性氣體、以及氫，在電漿CVD裝置的反應室的內壁上形成包括該雜質元素的一保護膜；在形成該保護膜之後，將設置有一閘極電極的一基板搬入於該反應室內；藉由引入包括氧或氮的非沉積性氣體和包括矽的沉積性氣體，在設置有該閘極電極的該基板上形成一閘極絕緣膜；以及藉由引入包括矽或鍺的沉積性氣體、以及氫，在該閘極絕緣膜上形成一微晶半導體膜。
  3. 一種薄膜電晶體的製造方法，包含如下步驟：對一電漿CVD裝置的一反應室供應包括一雜質元素的氣體；在供應該氣體之後，藉由引入包括氧或氮的非沉積性氣體和包括矽的沉積性氣體，在一閘極電極上形成包含該雜質元素的一閘極絕緣膜；以及 藉由引入包括矽或鍺的沉積性氣體、以及氫，在該閘極絕緣膜上形成一微晶半導體膜。
  4. 一種薄膜電晶體的製造方法，包含如下步驟：藉由引入包括氧或氮的非沉積性氣體和包括矽的沉積性氣體，在一閘極電極上形成第一閘極絕緣膜；對一電漿CVD裝置的一反應室供應包括一雜質元素的氣體；在供應該氣體之後，藉由引入包括氧或氮的非沉積性氣體和包括矽的沉積性氣體，在該第一閘極絕緣膜上形成包括該雜質元素的第二閘極絕緣膜；以及藉由引入包括矽或鍺的沉積性氣體、以及氫，在該第二閘極絕緣膜上形成一微晶半導體膜。
  5. 一種薄膜電晶體的製造方法，包含如下步驟：藉由引入包括氧或氮的非沉積性氣體和包括矽的沉積性氣體，在一閘極電極上形成第一閘極絕緣膜；藉由引入包括氧或氮的非沉積性氣體和包括矽的沉積性氣體，在該第一閘極絕緣膜上形成第二閘極絕緣膜；對一電漿CVD裝置的一反應室供應包括一雜質元素的氣體；在供應該氣體之後，藉由引入包括氧或氮的非沉積性氣體和包括矽的沉積性氣體，在該第二閘極絕緣膜上形成包括該雜質元素的第三閘極絕緣膜；以及藉由引入包括矽或鍺的沉積性氣體、以及氫，在該第三閘極絕緣膜上形成一微晶半導體膜。
  6. 一種薄膜電晶體的製造方法，包含如下步驟：藉由引入包括氧或氮的非沉積性氣體和包括矽的沉積性氣體，在一閘極電極上形成一閘極絕緣膜；藉由引入包括一雜質元素的氣體、包括矽或鍺的沉積性氣體、以及氫，在該閘極絕緣膜上形成包括該雜質元素的一第一微晶半導體膜；以及藉由引入包括矽或鍺的沉積性氣體、以及氫，在該第一微晶半導體膜上形成一第二微晶半導體膜，其中該雜質元素的濃度分佈的峰值位於該閘極絕緣膜與該第一微晶半導體膜之間的介面附近。
  7. 如申請專利範圍第1到6項中任一項的薄膜電晶體的製造方法，其中該雜質元素為磷、砷、或者銻。
  8. 如申請專利範圍第1到5項中任一項的薄膜電晶體的製造方法，還包含如下步驟：在形成該微晶半導體膜之後，在該微晶半導體膜上形成一緩衝層。
  9. 如申請專利範圍第6項的薄膜電晶體的製造方法，還包含如下步驟：在形成該第二微晶半導體膜之後，在該第二微晶半導體膜上形成一緩衝層。
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