JP2010114179A - 表示装置および表示装置の製造方法 - Google Patents

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Abstract

【課題】ボトムゲート型の薄膜トランジスタの特性を改善した表示装置を提供すること。
【解決手段】本発明にかかる表示装置は、ゲート電極が設けられた導電層と、前記導電層の上に設けられた第１の絶縁層と、前記第１の絶縁層の上に設けられ、前記ゲート電極の上方に多結晶シリコンを含む半導体膜が形成される半導体層と、前記半導体層の上に設けられる第２の絶縁層と、を含み、前記半導体膜は、前記ゲート電極と平面的に重なるチャネル領域を有し、前記チャネル領域において、前記半導体膜の前記第２の絶縁層に接する部分は前記半導体膜の前記第１の絶縁層に接する部分より不純物濃度が高い。
【選択図】図５

Description

本発明は表示装置およびその製造方法に関する。
液晶表示装置などの表示装置において、多結晶シリコンを用いたボトムゲート型の薄膜トランジスタを用いるものの開発が進んでいる。ボトムゲート型の薄膜トランジスタの場合、絶縁基板上にゲート電極が形成され、その上に第１の絶縁膜、半導体膜および第２の絶縁膜が順に形成される。半導体膜はチャネル領域を有し、それは平面的にゲート電極と重なっている。チャネル領域の周りの部分には例えばｎ型を付与する不純物が添加される不純物領域がある。チャネル領域には薄膜トランジスタの閾値電圧等の特性を制御するために上記不純物領域と異なる型（例えばｐ型）を付与する不純物が添加されている。半導体膜のチャネル領域に不純物を添加するには、例えばイオンインプランテーション法などを用い、その場合は半導体膜の膜厚方向でみたその濃度の最大部分が半導体膜の中央部分もしくはその下方となるよう不純物が添加されている。チャネル領域について不純物の濃度分布をみると、第２の絶縁膜と接する面の近傍部分の不純物濃度は、第１の絶縁層と接する面の近傍部分の不純物濃度を超えない。
多結晶シリコンを用いて表示装置を製造する場合、半導体膜の成膜後にその上側に絶縁膜（第２の絶縁膜）や配線材を成膜および加工する。第２の絶縁膜や配線剤の成膜や加工時に薄膜トランジスタのチャネル領域に相当する半導体膜の領域の上側に存在する第２の絶縁膜に電荷が溜まり、その電荷は製造後には固定電荷として残る。
絶縁膜の固定電荷は薄膜トランジスタの特性に影響する。ｎ型の薄膜トランジスタの場合、チャネル領域において固定電荷のある絶縁膜の近傍ではキャリアが誘起されやすくなり、この部分を通じて電流が流れやすくなる。特にボトムゲート型の薄膜トランジスタのチャネル領域においては、スイッチオン時に通常の電流が流れる下面近傍の部分（フロントチャネル）だけではなくその反対側である上面近傍の部分（バックチャネル）にも電流が流れることになる。このために薄膜トランジスタのＶｇ−Ｉｄ特性にハンプがあらわれ、製造時に薄膜トランジスタの特性を制御することが難しかった。
本発明は上記課題に鑑みてなされたものであって、その目的は、ボトムゲート型の薄膜トランジスタの特性を改善した表示装置を提供することにある。
本出願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、以下
の通りである。
本発明にかかる表示装置は、ゲート電極が設けられた導電層と、前記導電層の上に設けられた第１の絶縁層と、前記第１の絶縁層の上に設けられ、前記ゲート電極の上方に多結晶シリコンを含む半導体膜が形成される半導体層と、前記半導体層の上に設けられる第２の絶縁層と、を含み、前記半導体膜は、前記ゲート電極と平面的に重なるチャネル領域を有し、前記チャネル領域において、前記半導体膜の前記第２の絶縁層に接する部分は前記半導体膜の前記第１の絶縁層に接する部分より不純物濃度が高い、ことを特徴とする。
また、本発明の一態様では、前記チャネル領域における前記半導体膜は、膜厚方向において前記半導体膜の中央より上側に不純物濃度が最大となるピークを有してもよい。
また、本発明の一態様では、前記チャネル領域における前記半導体膜は、前記ピークの位置から前記半導体膜の上面に向かうにつれて前記不純物の濃度が単調減少するとともに、前記ピークから前記半導体膜の下面に向かうにつれて前記不純物の濃度が単調減少する分布を有してもよい。
また、本発明の一態様では、前記不純物は、ボロンであってもよい。
また、本発明の一態様では、前記半導体膜は、前記チャネル領域における前記半導体膜の中央より上側に前記不純物の分布のピークが位置するように、電界加速された前記不純物のイオンを注入されていてもよい。
本発明にかかる表示装置の製造方法は、絶縁基板上にゲート電極が設けられた導電層を形成する工程と、前記導電層の上層に第１の絶縁層を形成する工程と、前記第１の絶縁層の上層に、多結晶シリコンを含み前記ゲート電極と平面的に重なる半導体膜が設けられた半導体層を形成する工程と、前記半導体層の上層に前記第２の絶縁層を形成する工程と、前記半導体膜の前記第１の絶縁層に接する部分より前記第２の絶縁層に接する部分の不純物の濃度が高くなるように前記半導体膜に前記不純物を添加する工程と、を含むことを特徴とする。
また、本発明の一態様では、前記半導体膜に前記不純物を添加する前記工程は、前記半導体膜の中央より上側に前記不純物の膜厚方向の分布のピークが位置するように、前記半導体膜に電界加速された前記不純物のイオンを注入する工程であってもよい。
また、本発明の一態様では、前記不純物は、ボロンであってもよい。
本発明によれば、薄膜トランジスタのＶｇ−Ｉｄ特性にあらわれるハンプを抑制し、薄膜トランジスタの特性を改善した表示装置を提供することができる。
以下、本発明の実施形態の例について図面に基づき詳細に説明する。本実施形態にかかる表示装置は、ＩＰＳ（In-Plane-Switching）方式の液晶表示装置であって、アレイ基板と、当該アレイ基板と対向し、カラーフィルタが設けられたフィルタ基板と、両基板に挟まれた領域に封入された液晶材料と、アレイ基板に取付けられたドライバＩＣと、を含んで構成される。アレイ基板及びフィルタ基板は、いずれもガラス基板などである。
図１は、本実施形態に係るアレイ基板の表示領域およびその周辺部分の等価回路を示す図である。アレイ基板の表示領域では、多数のゲート信号線ＧＬが互いに並んで横方向に延びており、ゲート信号線駆動回路ＹＤＶに接続されている。また、多数の映像信号線ＤＬも互いに並んで縦方向に延びており、映像信号線駆動回路ＸＤＶに接続されている。そして、これらのゲート信号線ＧＬ及び映像信号線ＤＬにより表示領域がマトリクス状に区画されており、その一つ一つの区画が一つの画素領域となっている。また、各ゲート信号線ＧＬに対応してコモン信号線ＣＬが横方向に延びている。
ゲート信号線ＧＬと映像信号線ＤＬとが交差する箇所に対応して各画素領域に画素スイッチＳＷが配置されている。画素スイッチＳＷはいわゆるマルチゲート構造をもつ薄膜トランジスタであり、二つのトランジスタのゲート電極同士が接続されて画素スイッチＳＷのゲート電極となり、さらに一方のトランジスタのソース電極と他方のトランジスタのドレイン電極とが接続されており、接続されていないソース電極とドレイン電極がそれぞれ画素スイッチＳＷのソース電極とドレイン電極になる。画素スイッチＳＷのゲート電極はゲート信号線ＧＬに接続され、画素スイッチＳＷのドレイン電極は映像信号線ＤＬに接続されている。また、各画素領域には画素電極ＰＸ及びコモン電極ＣＴが対になって形成されており、画素電極ＰＸは画素スイッチＳＷのソース電極に接続され、コモン電極ＣＴはコモン信号線ＣＬに接続されている。なお、画素スイッチＳＷのソース電極とドレイン電極の間では通常は極性がないため、接続先を反対にしてもよい。
以上の回路構成において、各画素のコモン電極ＣＴにコモン信号線ＣＬを介して基準電圧を印加し、ゲート信号線ＧＬにゲート電圧を印加することにより、画素行が選択される。また、その選択のタイミングにおいて、各映像信号線ＤＬに映像信号を供給することにより、各画素の画素電極ＰＸに映像信号の電圧が印加される。これにより、画素電極ＰＸとコモン電極ＣＴの間に映像信号の電圧に応じた強度の横電界が発生し、この横電界の強度に応じて液晶分子の配向が決まるようになっている。
図２は、アレイ基板の１つの画素領域を拡大した平面図である。本図では、説明の容易のため、導電性を有する層を中心に示しており、それらの層の間にある絶縁性の層は示していない。ゲート信号線ＧＬは図中横方向に延び、映像信号線ＤＬは図中縦方向に延びている。半導体膜ＳＬは、図１に示す画素スイッチＳＷの一部を構成している。半導体膜ＳＬの一端は図中上方で、映像信号線ＤＬとドレイン電極ＤＴを介して接続されている。ドレイン電極ＤＴは、コンタクトホールＤＣＨを通じて半導体膜ＳＬと映像信号線ＤＬとを接続している。半導体膜ＳＬの他端は、画素領域の中央より下寄りの部分でコンタクトホールＳＣＨを通じてソース電極ＳＴに接続されており、そのソース電極ＳＴは、コンタクトホールＰＣＨを通じて画素電極ＰＸに接続されている。画素電極ＰＴは、櫛歯状の形状をしており、画素領域のほぼ中央に位置している。画素電極ＰＸより下層にあるコモン電極ＣＴは、複数の隣り合うゲート信号線ＧＬに平面的に挟まれる領域に存在し、コンタクトホールＰＣＨとは平面的に離間するように設けられている。ここで、コモン電極ＣＴ自体は横方向につながっておりコモン信号線ＣＬの機能を兼ねる構成としている。もちろん、独立してコモン信号線ＣＬを設ける構成としても良い。また、配向膜については図示されていない。
以下、半導体膜ＳＬの構造について説明する。半導体膜ＳＬは、等しい帯幅を有する帯状の形状をしている。図中Ａ側の端にあるドレイン電極ＤＴとの接続部分から、帯状の半導体膜ＳＬが、映像信号線ＤＬの下側を平行に延び、つぎに斜め方向に曲がり映像信号線ＤＬの下側より離れ、再び、映像信号線ＤＬと平行に延びる。そして、半導体膜ＳＬの下側に位置し帯状の形状をしたゲート信号線ＧＬと、間にゲート絶縁膜ＧＩを介して垂直に交差した後、折り返し、再び、上記ゲート信号線ＧＬと垂直に交差する。そして、帯状の半導体膜ＳＬは、映像信号線ＤＬと平行に延び、図中Ｃ側の端にあるソース電極ＳＴに接続する。半導体膜ＳＬは不純物の添加状況により、第１の不純物領域ＨＡ、第２の不純物領域ＬＡ、およびチャネル領域ＣＡ１，ＣＡ２に分けられる。半導体膜ＳＬがゲート信号線ＧＬと平面的に重なり合う二つの領域において、図中Ａ側に近い方の領域はチャネル領域ＣＡ１とその両端に隣接する第２の不純物領域ＬＡとからなり、図中Ｃ側に近い方の領域はチャネル領域ＣＡ２とその両端に隣接する第２の不純物領域ＬＡとからなる。半導体膜ＳＬがゲート信号線ＧＬと平面的に重なり合わない領域が第１の不純物領域ＨＡである。第１の不純物領域ＨＡおよび第２の不純物領域ＬＡにはｎ型の導電型を付与する不純物（例えばリンなど）が拡散されており、その濃度は、第２の不純物領域ＬＡより、第１の不純物領域ＨＡの方が高い。
図３は、図２のＡ−Ｂ−Ｃ切断面における断面図である。アレイ基板ＳＵＢ上に汚染防止膜ＧＮが形成され、その上にゲート信号線ＧＬが形成されている。図中では、図２のＡＢ間で半導体膜ＳＬとゲート信号線ＧＬとが交差する箇所、および図２のＢＣ間で半導体膜ＳＬとゲート信号線ＧＬとが交差する箇所がそれぞれゲート電極ＧＴ１、ゲート電極ＧＴ２として記されている。これらはゲート信号線ＧＬの一部であり、かつ薄膜トランジスタのゲート電極としても機能する。ゲート信号線ＧＬが形成される層の上には、ゲート絶縁膜ＧＩの層が形成されている。ゲート絶縁膜ＧＩの層の上には、半導体膜ＳＬが形成されている、半導体膜ＳＬは、前述のように第１の不純物領域ＨＡ、第２の不純物領域ＬＡ、およびチャネル領域ＣＡ１，ＣＡ２に分けられる。
半導体膜ＳＬが形成される層の上には、例えば窒化シリコンなどからなる層間絶縁膜ＭＩの層が形成されている。層間絶縁膜ＭＩを貫通してコンタクトホールＳＣＨとコンタクトホールＤＣＨが形成されている。コンタクトホールＤＣＨは半導体膜ＳＬのＡ点側の第１の不純物領域ＨＡの上面に達し、その内部には電極材料が充填されドレイン電極ＤＴとなり、層間絶縁膜ＭＩの上に形成された映像信号線ＤＬとつながっている。コンタクトホールＳＣＨは半導体膜ＳＬのＣ点側にある第１の不純物領域ＨＡの上面に達し、その内部には電極材料が充填されソース電極ＳＴの一部となっている。ソース電極ＳＴは層間絶縁膜ＭＩの上面にも映像信号線ＤＬと離間した膜として形成されている。これらの電極の層の上方には下部絶縁保護膜ＰＩ、平坦化膜ＦＬの順で絶縁性の層が形成されている。平坦化膜ＦＬの上には透明電極膜からなるコモン電極ＣＴが形成されており、その上方には上部絶縁保護膜ＴＩが形成されている。上部絶縁保護膜ＴＩ、平坦化膜ＦＬ、下部絶縁保護膜ＰＩにはそれらを貫通しソース電極ＳＴに達するコンタクトホールＰＣＨが形成されている。コンタクトホールＰＣＨの内側とその周りには透明電極からなる画素電極ＰＸが形成されている。なお、コンタクトホールＰＣＨとコモン電極ＣＴとは離間するように設けられている。
図４は、本実施形態に係る薄膜トランジスタの断面の部分拡大図である。本図では、図３のうちアレイ基板ＳＵＢから半導体膜ＳＬまでかつゲート電極ＧＴ１，ＧＴ２とその周りの部分について示している。半導体膜ＳＬは、前記ゲート電極ＧＴ１，ＧＴ２と平面的にそれぞれ重なるチャネル領域ＣＡ１，ＣＡ２を有している。本図において、チャネル領域ＣＡ１の左側は、第２の不純物領域ＬＡ、第１の不純物領域ＨＡを経て、図示しないドレイン電極ＤＴに接続されている。チャネル領域ＣＡ２の右側は、第２の不純物領域ＬＡ、第１の不純物領域ＨＡを経て、図示しないソース電極ＳＴに接続されている。チャネル領域ＣＡ１とチャネル領域ＣＡ２との間は、第２の不純物領域ＬＡ、第１の不純物領域ＨＡ、第２の不純物領域ＬＡの順で領域が連続している。チャネル領域ＣＡ１の両側に位置する第２の不純物領域ＬＡは平面的にゲート電極ＧＴ１と重なり、チャネル領域ＣＡ２の両側に位置する第２の不純物領域ＬＡは平面的にゲート電極ＧＴ２と重なる。なお、第２の不純物領域ＬＡやチャネル領域とゲート電極とが上述の関係を持った構造のことをＧＯＬＤ構造（Gate Overlapped Lightly Doped Drain）と呼ぶ。
図５は、本実施形態に係る薄膜トランジスタおよび従来の薄膜トランジスタのチャネル領域ＣＡ１，ＣＡ２の不純物の膜厚方向の濃度分布を示す図である。図中縦軸はチャネル領域ＣＡ１，ＣＡ２の膜厚方向の位置Ｚ（以下高さという）を示し、Ｚｔはチャネル領域の上面の高さを、Ｚｂはチャネル領域の下面の高さを示す。横軸は不純物の濃度Ｃｂである。本図は横軸を対数スケールとした片対数グラフである。従来の薄膜トランジスタにおける濃度分布Ｃｏを破線で示された曲線で示し、本実施形態の薄膜トランジスタにおける濃度分布Ｃｎを実線で示された曲線で示す。従来の薄膜トランジスタにおける濃度分布Ｃｏは濃度が最大となるピークがチャネル領域の上面と下面の中央の高さにある。不純物濃度はそのピークから上方に向かって単調減少するとともに、そのピークから下方に向かっても単調減少する。グラフはほぼ２次曲線であり、これは濃度分布が正規分布とみなせることを意味する。なお、濃度分布は厳密に正規分布に一致するわけではないが、統計的に検定を行うことで正規分布とみなせるかどうか判断できる。一方、本実施形態にかかる薄膜トランジスタでは、濃度のピークは半導体膜の上面と下面を１：３で内分した高さのところにある。そして、不純物の濃度はピークから上方にいくにつれ単調減少し、反対にピークから下方に向かっても濃度は単調減少する。
図６は、バックチャネルの概念を示す図である。説明の容易のため、シングルゲートの薄膜トランジスタについて図示している。半導体層ＳＬはチャネル領域ＣＡと、その両側の第２の不純物領域ＬＡ、さらにその両側の第１の不純物領域ＨＡに分けられる。ゲート電極ＧＴと、チャネル領域ＣＡおよび第２の不純物領域ＬＡとは平面的に重なっている。チャネル領域ＣＡのうち、ゲート絶縁膜ＧＩと接する面の近傍部分はゲート電極ＧＴに電圧を印加するとキャリアが誘起される部分であり、これを以下ではフロントチャネル部分ＣＬＦという。本図にも示す通り、バックチャネル部分ＣＬＢとフロントチャネル部分ＣＬＦとは重ならず、かつ離れて存在している。チャネル領域ＣＡのうち、層間絶縁膜ＭＩと接する面の近傍部分は製造時に蓄えられた層間絶縁膜ＭＩの固定電荷によりキャリアが誘起される部分であり、これを以下ではバックチャネル部分ＣＬＢという。従来の薄膜トランジスタにおいては、バックチャネル部分ＣＬＢではゲート電極ＧＴに電圧を印加しなくてもキャリアが誘起されるため、薄膜トランジスタのバックチャネル部分ＣＬＢに流れる電流（以下バックチャネル成分ＩＢＫという）と、フロントチャネル部分ＣＬＦを流れる電流（以下フロントチャネル成分ＩＦＲという）とではＶｇ−Ｉｄ特性が異なる。
図７Ａから図７Ｄは、薄膜トランジスタのＶｇ−Ｉｄ特性を示す図である。図７Ａは従来の薄膜トランジスタのＶｇ−Ｉｄ特性をバックチャネル成分ＩＢＫとフロントチャネル成分ＩＦＲに分けて示し、図７Ｂは、その薄膜トランジスタ全体としてのＶｇ−Ｉｄ特性を示す。図７Ａから図７Ｄは、Ｉｄの値が対数スケールで示される片対数グラフである。図７Ａに示すように、従来の薄膜トランジスタでのドレイン電流Ｉｄはフロントチャネル成分ＩＦＲよりバックチャネル成分ＩＢＫの方がより低いゲート電圧Ｖｇから立ち上がっている。図７Ｂは、これらの成分を合成した図であり、実線が合成した結果Ｖｇ−Ｉｄ特性を示す。バックチャネル成分ＩＢＫが立ち上がるゲート電圧Ｖｇからフロントチャネル成分ＩＦＲが立ち上がるゲート電圧ＶｇまでがハンプＨＭ（瘤）となっていることがわかる。
図７Ｃは本実施形態に係る薄膜トランジスタのＶｇ−Ｉｄ特性をバックチャネル成分とフロントチャネル成分に分けて示し、図７Ｄは、その薄膜トランジスタ全体としてのＶｇ−Ｉｄ特性を示す。図７Ｃに示すように、ドレイン電流Ｉｄはフロントチャネル成分ＩＦＲよりバックチャネル成分ＩＢＫの方がより高いゲート電圧Ｖｇから立ち上がっている。これは、不純物濃度のピークが上に移動した結果、バックチャネル部分ＣＬＢでの不純物濃度が高くなり、バックチャネル部分ＣＬＢでいわゆる閾値電圧Ｖｔｈが大きくなったからである。図７Ｄは、これらの成分を合成した図であり、実線が合成した結果Ｖｇ−Ｉｄ特性を示す。フロントチャネル成分ＩＦＲが立ち上がる電圧より高いゲート電圧Ｖｇでは、バックチャネル成分ＩＢＫはフロントチャネル成分ＩＦＲより大幅に小さいため、グラフ上ではハンプが大幅に抑制されている。
ハンプが抑制されていれば、製造時の閾値電圧Ｖｔｈの制御は、フロントチャネル成分のみに着目して行えばよい。結果、閾値電圧Ｖｔｈの制御が容易になり、製品の閾値電圧Ｖｔｈのばらつきを抑えることができる。それにより製造時の歩留まり向上の効果も得ることができる。
次に、本実施形態にかかるアレイ基板を製造する方法について、図８Ａ〜図８Ｊを用いて説明する。ここでは、多結晶シリコンを用いたボトムゲート構造を有するｎ型の薄膜トランジスタをアレイ基板に形成する場合について説明する。
まず、アレイ基板ＳＵＢ上に、アレイ基板ＳＵＢからの不純物の汚染を防止する汚染防止膜ＧＮを積層する。アレイ基板ＳＵＢは、例えばガラス基板などの透明基板である。汚染防止膜ＧＮは、例えばＣＶＤ法により窒化シリコンが成膜されて形成される（図８Ａ）。
次に、ゲート電極膜を形成する。ゲート電極膜は、後のＳｉの結晶化工程で高温に加熱されるので、Ｍｏ、Ｗ、Ｔｉ、Ｔａ、又はそれらの合金など比較的高融点の導電性材料で形成されるのが望ましい。公知のリソグラフィ工程とエッチング工程を経て、その形状が形成される（図８Ｂ）。なお、図８Ｂには、このゲート電極膜の一部として、ゲート電極ＧＴ１，ＧＴ２が示されている。
ゲート電極膜を被覆するようにゲート絶縁膜ＧＩが形成されるとともに、半導体膜ＳＬがゲート絶縁膜ＧＩ上に形成される。ゲート絶縁膜ＧＩは、たとえば二酸化シリコン（ＳｉＯ２）であり、ＣＶＤ法などによって成膜される。半導体膜ＳＬは、まず、非晶質シリコンがＣＶＤ法によって成膜され、非晶質シリコン膜の脱水素処理などを行った後、エキシマレーザなどのレーザアニールなどによって多結晶シリコンへと結晶化される（図８Ｃ）。
半導体膜ＳＬは、公知のリソグラフィ工程とエッチング工程を経て、図２や図３に示す半導体膜ＳＬの形状などに加工される（図８Ｄ）。
次に、半導体膜ＳＬを被覆するように絶縁膜ＭＩ１を成膜する。絶縁膜ＭＩ１は、たとえば窒化シリコンの膜であり、ＣＶＤ法によって成膜される。絶縁膜ＭＩ１を介して半導体膜ＳＬに不純物が打ち込まれることとなるので、絶縁膜ＭＩ１の膜厚は２００ｎｍ以下が望ましい。そして、薄膜トランジスタの電気的特性を制御するために、半導体膜ＳＬに対して不純物を添加する（図８Ｅ）。この不純物とは、たとえば、ボロン（Ｂ）などである。
ここで、不純物を打ち込む際には、半導体膜ＳＬの中央より上側、例えば半導体膜の上面と下面を１：３で内分する深さに不純物の濃度分布のピークが位置するように、電界加速された前記不純物のイオンを注入する。この位置の調整は、イオンにかける電界やドーズ量などのパラメータを調整することで行う。図８Ｅ上部における複数の矢印は、不純物が打ち込まれる様子を模式的にあらわしたものである。
フォトレジストを上記の絶縁膜ＲＧ上に塗布した後、ゲート電極ＧＴ１，ＧＴ２と対向しているチャネル領域ＣＡ１，ＣＡ２及びその近傍の所定の位置に、フォトレジストＲＧが残るパターンを形成させる。半導体膜ＳＬに対して典型的には１ｅ１９（ａｔｏｍ／ｃｍ３）以上の不純物を打ち込むことで、第１の不純物領域ＨＡを形成させる（図８Ｆ）。この不純物とは、たとえば、リン（Ｐ）などである。図８Ｆ上部における複数の矢印は、図８Ｅと同様に、不純物が打ち込まれる様子をあらわしたものである。
このフォトレジストＲＧを、アッシング処理や熱処理などによりリフロー処理を施すことにより、典型的には、０．５〜２．０μｍの長さ、後退させる。そして、半導体膜ＳＬに対して典型的には１ｅ１７〜１ｅ１９（ａｔｏｍ／ｃｍ３）の範囲で不純物を打ち込むことで、前記第１の不純物領域ＨＡよりも低濃度の不純物が添加された第２の不純物領域ＬＡを形成する（図８Ｇ）。この不純物とは、例えば、リン（Ｐ）などであり、一般には、第１の不純物領域ＨＡの不純物と同じ物質であるが、該領域ＨＡの不純物と異なる物質の場合もあり得る。その後、該フォトレジストＲＧをアッシング処理により除去する。なお、図８Ｇ上部における複数の矢印も、図８Ｅや図８Ｆと同様である。
上記のフォトレジストＲＧのパターン形状や、上記のリフロー処理の後退させる長さなどを調整することにより、図２や図３において示す各々のＴＦＴにおけるチャネル領域ＣＡ１，ＣＡ２、それに接する第２の不純物領域ＬＡ、さらに外方に接する第１の不純物領域ＨＡが、形成されることとなる。
なお、上記のリフロー処理により、第２の不純物領域ＬＡの領域長のばらつきを抑制することができる。また、上記のフォトレジストＲＧのパターン形状などにより、各々の薄膜トランジスタにおけるチャネル領域のチャネル長を増減させることも可能となる。
絶縁膜ＭＩ１上層に、さらに絶縁膜ＭＩ２を積層することで、層間絶縁膜ＭＩを形成する。ゲート電極膜と、映像信号線ＤＬ及びソース電極ＳＴなどとの間に生じる容量を抑制するためである。その後、不純物領域ＨＡ，ＬＡに含まれる不純物を活性化させるため、また、不純物打ち込みにより生じた結晶欠陥を修復させるため、アニール処理を行う（図８Ｈ）。
さらに、公知のリソグラフィ工程及びエッチング工程により、コンタクトホールＤＣＨ及びＳＣＨを形成する（図８Ｉ）。
このコンタクトホールを介して、画素電極ＰＸとの接続を担うソース電極ＳＴ、及び、映像信号線ＤＬを形成する。ソース電極ＳＴ、映像信号線ＤＬ及び層間絶縁膜ＭＩを被覆するようパッシベーション膜ＰＩを成膜する。このパッシベーション膜ＰＩは、例えば、ＣＶＤ法により窒化シリコン（ＳｉＮ）が成膜される。その後、半導体膜ＳＬ、半導体膜ＳＬとゲート絶縁膜ＧＩとの界面、などにあるダングリングボンドに水素を結合させるため、アニール処理を行う（図８Ｊ）。
さらに図３に示した通り、その後、平坦化膜ＦＬ、コモン電極ＣＴを形成する。次に、上部絶縁保護膜ＴＩを成膜し、公知のリソグラフィ工程及びエッチング工程により、コンタクトホールＰＣＨを形成する。その後、画素電極ＰＸを形成することで、ＩＰＳ方式の画素領域を構成する。
図９は、本実施形態に係る薄膜トランジスタのもう一つの例を示す断面図である。図４に示す構造との違いは、ゲート電極ＧＴ１，ＧＴ２と第１の不純物領域ＨＡおよびチャネル領域ＣＡ１，ＣＡ２との平面的な位置関係であり、チャネル領域ＣＡ１，ＣＡ２における半導体膜ＳＬの不純物の濃度分布は図４の例と同様である。この例の薄膜トランジスタでは、ゲート電極ＧＴ１，ＧＴ２はそれぞれチャネル領域ＣＡ１，ＣＡ２と重なっており、かつ第２の不純物領域ＬＡとは重なっていない点に特徴がある。なお、第２の不純物領域ＬＡおよびチャネル領域とゲート電極とが上述の関係を持った構造のことをＬＤＤ構造（Lightly Doped Drain）と呼ぶ。この構造においてもバックチャネル部分によるＶｇ−Ｉｄ特性のハンプを抑制することができる。製造工程は図４の例と同様であり、特に図８Ｂの段階でゲート電極ＧＴ１，ＧＴ２の大きさをそれぞれチャネル領域ＣＡ１，ＣＡ２に合わせた大きさとすればよい。
図１０は、本実施形態に係る薄膜トランジスタのもう一つの例を示す断面図である。図４に示す構造との違いは、ゲート電極ＧＴ１，ＧＴ２と第１の不純物領域ＨＡおよびチャネル領域ＣＡ１，ＣＡ２との平面的な位置関係であり、チャネル領域ＣＡ１，ＣＡ２における半導体膜ＳＬの不純物の濃度分布は図４の例と同様である。この例の薄膜トランジスタでは前述のＬＤＤ構造とＧＯＬＤ構造とを組み合わせた構造となっている。つまり、ゲート電極ＧＴ１はチャネル領域ＣＡ１と重なっており、かつ第２の不純物領域ＬＡとは重なっておらず、一方ゲート電極ＧＴ２はチャネル領域ＣＡ１および第２の不純物領域ＬＡと重なっている。この構造においてもバックチャネル部分によるＶｇ−Ｉｄ特性のハンプを抑制することができる。製造工程は図４の例と同様であり、特に図８Ｂの段階でゲート電極ＧＴ１の大きさをチャネル領域ＣＡ１に合わせた大きさとすればよい。
なお、上記においては、不純物によってキャリアが電子となるｎ型の薄膜トランジスタを例に説明したが、キャリアが正孔となるｐ型の薄膜トランジスタであっても適用できる。
なお、これまで本発明の実施形態に係る表示装置としてＩＰＳ方式の液晶表示装置について説明しているが、ＶＡ（Vertically Aligned）方式やＴＮ（Twisted Nematic）方式等の液晶表示装置、また有機ＥＬ（Electro
Luminescence）等の素子を用いた表示装置に対しても適用することもできる。図１２は、ＶＡ方式及びＴＮ方式の液晶表示装置を構成するアレイ基板の等価回路を示す図である。ＶＡ方式及びＴＮ方式の場合には、コモン電極ＣＴがアレイ基板と対向するフィルタ基板に設けられているが、画素スイッチＳＷはＩＰＳ方式と同様に存在しており、ここに前述の薄膜トランジスタを用いることができる。
本発明の実施形態に係るアレイ基板の表示領域およびその周辺領域の等価回路を示す図である。 本実施形態に係るアレイ基板の１つの画素領域の拡大平面図である。 図２のＡ−Ｂ−Ｃ切断面における断面図である。 本実施形態に係る薄膜トランジスタの断面の部分拡大図である。 本実施形態に係る薄膜トランジスタおよび従来の薄膜トランジスタのチャネル領域の不純物の厚さ方向の濃度分布を示す図である。 バックチャネルの概念を説明する図である。 従来の薄膜トランジスタのＶｇ−Ｉｄ特性をバックチャネル成分とフロントチャネル成分に分けて示す図である。 従来の薄膜トランジスタのＶｇ−Ｉｄ特性を示す図である。 本実施形態に係る薄膜トランジスタのＶｇ−Ｉｄ特性をバックチャネル成分とフロントチャネル成分に分けて示す図である。 本実施形態に係る薄膜トランジスタのＶｇ−Ｉｄ特性を示す図である。 本実施形態に係るアレイ基板の製造工程を説明するための図である。 本実施形態に係るアレイ基板の製造工程を説明するための図である。 本実施形態に係るアレイ基板の製造工程を説明するための図である。 本実施形態に係るアレイ基板の製造工程を説明するための図である。 本実施形態に係るアレイ基板の製造工程を説明するための図である。 本実施形態に係るアレイ基板の製造工程を説明するための図である。 本実施形態に係るアレイ基板の製造工程を説明するための図である。 本実施形態に係るアレイ基板の製造工程を説明するための図である。 本実施形態に係るアレイ基板の製造工程を説明するための図である。 本実施形態に係るアレイ基板の製造工程を説明するための図である。 本実施形態に係る薄膜トランジスタのもう一つの例を示す断面図である。 本実施形態に係る薄膜トランジスタのもう一つの例を示す断面図である。 ＶＡ方式及びＴＮ方式の液晶表示装置を構成するアレイ基板の等価回路の一例を示す図である。
符号の説明
ＤＬ 映像信号線、ＧＬ ゲート信号線、ＣＬ コモン信号線、ＸＤＶ 映像信号線駆動回路、ＹＤＶ ゲート信号線駆動回路、ＣＴ コモン電極、ＰＸ 画素電極、ＳＷ 画素スイッチ、ＤＴ ドレイン電極、ＳＴ ソース電極、ＧＴ，ＧＴ１，ＧＴ２ ゲート電極、ＳＬ 半導体膜、ＤＣＨ，ＳＣＨ，ＰＣＨ コンタクトホール、ＣＡ，ＣＡ１，ＣＡ２ チャネル領域、ＨＡ 第１の不純物領域、ＬＡ 第２の不純物領域、ＳＵＢ アレイ基板、ＧＮ 汚染防止膜、ＧＩ ゲート絶縁膜、ＭＩ 層間絶縁膜、ＰＩ 下部絶縁保護膜、ＦＬ 平坦化膜、ＴＩ 上部絶縁保護膜、ＣＬＢ バックチャネル部分、ＣＬＦ フロントチャネル部分、ＩＢＫ バックチャネル成分、ＩＦＲ フロントチャネル成分。

Claims (8)

  1. ゲート電極が設けられた導電層と、
    前記導電層の上に設けられた第１の絶縁層と、
    前記第１の絶縁層の上に設けられ、前記ゲート電極の上方に多結晶シリコンを含む半導体膜が形成される半導体層と、
    前記半導体層の上に設けられる第２の絶縁層と、を含み、
    前記半導体膜は、前記ゲート電極と平面的に重なるチャネル領域を有し、
    前記チャネル領域において、前記半導体膜の前記第２の絶縁層に接する部分は前記半導体膜の前記第１の絶縁層に接する部分より不純物濃度が高い、
    ことを特徴とする表示装置。
  2. 前記チャネル領域における前記半導体膜は、膜厚方向において前記半導体膜の中央より上側に不純物濃度が最大となるピークを有する、
    ことを特徴とする請求項１に記載の表示装置。
  3. 前記チャネル領域における前記半導体膜は、前記ピークの位置から前記半導体膜の上面に向かうにつれて前記不純物の濃度が単調減少するとともに、前記ピークから前記半導体膜の下面に向かうにつれて前記不純物の濃度が単調減少する分布を有する、
    ことを特徴とする請求項２に記載の表示装置。
  4. 前記半導体膜は、前記チャネル領域における前記半導体膜の中央より上側に前記不純物の分布のピークが位置するように、電界加速された前記不純物のイオンを注入されている、
    ことを特徴とする請求項２に記載の表示装置。
  5. 前記不純物は、ボロンであることを特徴とする請求項４に記載の表示装置。
  6. 絶縁基板上にゲート電極が設けられた導電層を形成する工程と、
    前記導電層の上層に第１の絶縁層を形成する工程と、
    前記第１の絶縁層の上層に、多結晶シリコンを含み前記ゲート電極と平面的に重なる半導体膜が設けられた半導体層を形成する工程と、
    前記半導体層の上層に前記第２の絶縁層を形成する工程と、
    前記半導体膜の前記第１の絶縁層に接する部分より前記第２の絶縁層に接する部分の不純物の濃度が高くなるように前記半導体膜に前記不純物を添加する工程と、
    を含むことを特徴とする表示装置の製造方法。
  7. 前記半導体膜に前記不純物を添加する前記工程は、前記半導体膜の中央より上側に前記不純物の膜厚方向の分布のピークが位置するように、前記半導体膜に電界加速された前記不純物のイオンを注入する工程である、
    ことを特徴とする請求項６に記載の表示装置の製造方法。
  8. 前記不純物は、ボロンであることを特徴とする請求項７に記載の表示装置の製造方法。
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