JP4455855B2 - 半導体装置及びその作製方法 - Google Patents

Description

本発明は、半導体装置及びその作製方法に係わり、特にソースドレイン間耐圧又はホットキャリア耐性を向上できる半導体装置及びその作製方法に関する。

表示装置を構成する基板にはＴＦＴ(thin film transistor)が配置される。ＴＦＴのホットキャリア耐性を向上させる手段として、ＬＤＤ(lightly doped drain)構造やＧＯＬＤ(Gate-drain Overlapped LDD)構造が用いられる。これらの構造は、実験上もシミュレーション上もドレインとチャネルの接合部の横方向電界を大きく緩和し、キャリア濃度を抑え、ホットキャリア耐性を上昇させることが知られている。

特開２００１−２９０１７１号公報（６〜１０頁、図１〜５）

ガラス基板上に高移動度を持つポリシリコンが形成できるようになり、システムオンパネルが現実的なものとなりつつある。これに従い、ガラス基板上にＣＰＵ（機能回路）やアンプ等を作り込むことが可能になると考えられる。特に、アンプを搭載する場合、出力によっては液晶以上の高電圧が掛かることが考えられる。このため、ＴＦＴのソースドレイン間耐圧やホットキャリア耐性の向上がより一層必要となってくる。

本発明は上記のような事情を考慮してなされたものであり、その目的は、ソースドレイン間耐圧又はホットキャリア耐性を向上できる半導体装置及びその作製方法を提供することにある。

課題を解決するために、まず、ＧＯＬＤ構造の耐圧メカニズムを考察する。ここではＮチャネル型について議論する。ドレイン側にのみＧＯＬＤ構造があるＴＦＴの場合、図７に示すようにダブルゲート構造のＴＦＴと等価回路であると考えることができる。

ＳＯＩ(Silicon On Insulator)の場合、基板側はフローティングのため、図７の左のゲート電位はソース電位Ｖｓ＝０Ｖで決まり、図７の右のゲート電位は中間電位Ｖmで決まることになる。従って、右のゲートはＶg−Ｖth＞Ｖmでなければオンにすることができない。これは、例えばホットキャリア劣化をＶd＝２０Ｖ、Ｖg＝Ｖth＋１Ｖで測定した場合、Ｖm＜１であることを意味する。また、左右のＴＦＴを両方同時に飽和領域で駆動することは出来ないことを意味する。従って、ドレイン電圧２０Ｖは、ほとんど右のＴＦＴにかかることになる。

しかしながら、左右のＴＦＴのＶthを別々に設定することができれば、両方のＴＦＴを同時に飽和領域で駆動することが可能になる。ここで、両方のＴＦＴを飽和領域で駆動させた場合、
Ｉd＝Ｉ_Ｌ＝０．５α（Ｖg−ＶthＬ）^２
Ｉd＝Ｉ_Ｒ＝０．５α（Ｖg−ＶthＲ−Ｖm）^２
ここで、α＝ＷμＣox／Ｌである。

従って、ＴＦＴのサイズが等しい場合、Ｖm＝ＶthＬ−ＶthＲが成り立つ。例えば、ＶthＬ＝１．０Ｖであるとすれば、右のＴＦＴのチャネルにリンをドープし、ＶthＲ＜０にシフトさせることにより、Ｖmの電位を上昇させていくと図８のようになる。

このときＶg＝ＶthＬ＋１Ｖであれば、Ｖm＞１Ｖで左のＴＦＴは飽和領域、また、Ｖmが変化してもＶg−ＶthＲ＞Ｖmの関係はＶm＝ＶthＬ−ＶthＲのため常に成り立ち、Ｖd−Ｖm＞１Ｖであれば右のＴＦＴも飽和領域で駆動する。つまり、図１１のグラフのラインが交差するＶthＲ＝−９Ｖのときにドレイン電圧が左右ＴＦＴに等分配され、ダブルゲートＴＦＴにかかるストレスが最低になる。以上がＧＯＬＤ構造の耐圧原理である。

また、ＴＦＴのサイズ及び移動度が違うときは次のような式が成り立つ。
Ｖm＝(１−(μＬ_ｏｖ／μ_ｏｖＬ)^1/2)Ｖg＋(μＬ_ｏｖ／μ_ｏｖＬ)^１／２ＶthＬ−ＶthＲ

この際、Ｖmの表式にＶg依存性が出現する。Ｖg＞ＶthＬであることを考えると、μ_ｏｖ（Ｌ_ｏｖ部のＴＦＴとしての移動度）がダメージ等により低下した場合、Ｖmが小さくなる。これは、ドープによりＶthＲを制御しようとしてＬ_ｏｖ部のμ_ｏｖが小さくなると、最適ＶthＲがマイナス方向にずれてしまうことを示す。この場合、余計なドープが必要になり、その余計なドープでμ_ｏｖがさらに低下し、最適ＶthＲがさらにマイナス方向にずれる。つまり、最適ドープ量が得られなくなる。これを防ぐためには、ダメージによる移動度の低下を活性化処理で回復してやれば良い。活性化された実効キャリアによるＶthＲとμ_ｏｖが最適になれば高い信頼性が得られる。

これまでの議論から、ゲート数をさらに増やしてドレイン電圧を分配すれば信頼性はされに上昇することがわかる。例えば、４ゲートにし、ドレイン電圧２０Ｖを５Ｖずつ分配すれば良い。このためには最もソース側のＴＦＴのＶthをＶth１とし、最もドレイン側のＴＦＴのＶthをＶth４とすれば、
Ｖth１＞Ｖth２＞Ｖth３＞Ｖth４
とする必要があり、それぞれのリン等のｎ⁻ドープを
ｎ^２−＜ｎ^３−＜ｎ^４−
で最適にコントロールする必要がある。

次に、本発明に係る半導体装置及びその作製方法について説明する。
本発明に係る半導体装置は、半導体層上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成され、第１の導電膜及び第２の導電膜からなるゲート電極であって前記第１の導電膜上に前記第２の導電膜が形成され且つ前記第１の導電膜の一部が前記第２の導電膜から露出した形状を有するゲート電極と、
前記ゲート電極における前記第２の導電膜から露出した前記第１の導電膜下の前記半導体層に形成された第１のＬＤＤ領域と、
前記第１のＬＤＤ領域の外側に位置する前記半導体層に形成された前記第１のＬＤＤ領域より不純物濃度の高い第２のＬＤＤ領域と、
前記第２のＬＤＤ領域の外側に位置する前記半導体層に形成されたソース領域及びドレイン領域と、
前記ゲート電極及び前記ゲート絶縁膜の上に形成された層間絶縁膜と、
前記層間絶縁膜上に形成され、前記ゲート電極上、少なくともドレイン領域側の前記第１及び第２のＬＤＤ領域上を覆うように配置された補助ゲートと、
を具備することを特徴とする。

上記半導体装置によれば、半導体層に濃度の異なる第１及び第２のＬＤＤ領域を形成し、チャネル領域に近い側の第１のＬＤＤ領域をソース及びドレイン領域に近い側の第２のＬＤＤ領域に比べて不純物濃度を低くする。これにより、ＧＯＬＤ構造のトランジスタのソースドレイン間耐圧又はホットキャリア耐性を向上させることができる。

本発明に係る半導体装置は、第１の半導体層及び第２の半導体層それぞれの上に形成されたゲート絶縁膜と、
前記第１の半導体層及び前記第２の半導体層それぞれの上に前記ゲート絶縁膜を介して形成され、第１の導電膜及び第２の導電膜からなるゲート電極であって前記第１の導電膜上に前記第２の導電膜が形成され且つ前記第１の導電膜の一部が前記第２の導電膜から露出した形状を有するゲート電極と、
前記ゲート電極における前記第２の導電膜から露出した前記第１の導電膜下に位置する前記第１の半導体層及び前記第２の半導体層それぞれに形成された第１のＬＤＤ領域と、
前記第１のＬＤＤ領域の外側に位置する前記第１の半導体層に形成された前記第１のＬＤＤ領域より不純物濃度の高い第２のＬＤＤ領域と、
前記第２のＬＤＤ領域の外側に位置する前記第１の半導体層に形成された第１のソース領域及び第１のドレイン領域と、
前記第１のＬＤＤ領域の外側に位置する前記第２の半導体層に形成された第２のソース領域及び第２のドレイン領域と、
前記ゲート電極及び前記ゲート絶縁膜の上に形成された層間絶縁膜と、
前記層間絶縁膜上に形成され、前記ゲート電極上、少なくともドレイン領域側の前記第１及び第２のＬＤＤ領域上を覆うように配置された前記第１の半導体層の上方に位置する補助ゲートと、
具備することを特徴とする。

本発明に係る半導体装置は、第１の半導体層及び第２の半導体層それぞれの上に形成されたゲート絶縁膜と、
前記第１の半導体層上に前記ゲート絶縁膜を介して形成され、第１の導電膜及び第２の導電膜からなる第１のゲート電極であって前記第１の導電膜上に前記第２の導電膜が形成され且つ前記第１の導電膜の一部が前記第２の導電膜から露出した形状を有する第１のゲート電極と、
前記第２の半導体層上に前記ゲート絶縁膜を介して形成され、第１の導電膜及び第２の導電膜からなる第２のゲート電極であって前記第１の導電膜上に前記第２の導電膜が形成された第２のゲート電極と、
前記第１のゲート電極における前記第２の導電膜から露出した前記第１の導電膜下に位置する前記第１の半導体層、及び、前記第２のゲート電極下の外側に位置する前記第２の半導体層それぞれに形成された第１のＬＤＤ領域と、
前記第１のＬＤＤ領域の外側に位置する前記第１の半導体層に形成された前記第１のＬＤＤ領域より不純物濃度の高い第２のＬＤＤ領域と、
前記第２のＬＤＤ領域の外側に位置する前記第１の半導体層に形成された第１のソース領域及び第１のドレイン領域と、
前記第１のＬＤＤ領域の外側に位置する前記第２の半導体層に形成された第２のソース領域及び第２のドレイン領域と、
前記ゲート電極及び前記ゲート絶縁膜の上に形成された層間絶縁膜と、
前記層間絶縁膜上に形成され、前記ゲート電極上、少なくともドレイン領域側の前記第１及び第２のＬＤＤ領域上を覆うように配置された前記第１の半導体層の上方に位置する補助ゲートと、
具備することを特徴とする。

本発明に係る半導体装置は、半導体層上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成され、第１の導電膜及び第２の導電膜からなるゲート電極であって前記第１の導電膜上に前記第２の導電膜が形成され且つ前記第１の導電膜の一部が前記第２の導電膜から露出した形状を有するゲート電極と、
前記ゲート電極における前記第２の導電膜から露出した前記第１の導電膜下の前記半導体層に形成された第１のＬＤＤ領域と、
前記第１のＬＤＤ領域の外側に位置する前記半導体層に形成された前記第１のＬＤＤ領域より不純物濃度の高い第２のＬＤＤ領域と、
前記第２のＬＤＤ領域の外側に位置する前記半導体層に形成されたソース領域及びドレイン領域と、
前記ゲート電極及び前記ゲート絶縁膜の上に形成され、前記ゲート電極上、少なくともドレイン領域側の前記第１及び第２のＬＤＤ領域上を覆うように配置された補助ゲートと、
を具備することを特徴とする。

上記半導体装置によれば、半導体層に濃度の異なる第１及び第２のＬＤＤ領域を形成し、チャネル領域に近い側の第１のＬＤＤ領域をソース及びドレイン領域に近い側の第２のＬＤＤ領域に比べて不純物濃度を低くする。このような構造のＬＤＤ領域を形成することにより、ＧＯＬＤ構造のトランジスタのソースドレイン間耐圧又はホットキャリア耐性を向上させることができる。

本発明に係る半導体装置は、第１の半導体層及び第２の半導体層それぞれの上に形成されたゲート絶縁膜と、
前記第１の半導体層及び前記第２の半導体層それぞれの上に前記ゲート絶縁膜を介して形成され、第１の導電膜及び第２の導電膜からなるゲート電極であって前記第１の導電膜上に前記第２の導電膜が形成され且つ前記第１の導電膜の一部が前記第２の導電膜から露出した形状を有するゲート電極と、
前記ゲート電極における前記第２の導電膜から露出した前記第１の導電膜下に位置する前記第１の半導体層及び前記第２の半導体層それぞれに形成された第１のＬＤＤ領域と、
前記第１のＬＤＤ領域の外側に位置する前記第１の半導体層及び前記第２の半導体層それぞれに形成された前記第１のＬＤＤ領域より不純物濃度の高い第２のＬＤＤ領域と、
前記第２のＬＤＤ領域の外側に位置する前記第１の半導体層及び前記第２の半導体層それぞれに形成されたソース領域及びドレイン領域と、
前記ゲート電極及び前記ゲート絶縁膜の上に形成され、前記ゲート電極上、少なくともドレイン領域側の前記第１及び第２のＬＤＤ領域上を覆うように配置された前記第１の半導体層の上方に位置する補助ゲートと、
を具備することを特徴とする。

本発明に係る半導体装置は、第１の半導体層及び第２の半導体層それぞれの上に形成されたゲート絶縁膜と、
前記第１の半導体層上に前記ゲート絶縁膜を介して形成され、第１の導電膜及び第２の導電膜からなる第１のゲート電極であって前記第１の導電膜上に前記第２の導電膜が形成され且つ前記第１の導電膜の一部が前記第２の導電膜から露出した形状を有する第１のゲート電極と、
前記第２の半導体層上に前記ゲート絶縁膜を介して形成され、第１の導電膜及び第２の導電膜からなる第２のゲート電極であって前記第１の導電膜上に前記第２の導電膜が形成された第２のゲート電極と、
前記第１のゲート電極における前記第２の導電膜から露出した前記第１の導電膜下に位置する前記第１の半導体層、及び、前記第２のゲート電極下の外側に位置する前記第２の半導体層それぞれに形成された第１のＬＤＤ領域と、
前記第１のＬＤＤ領域の外側に位置する前記第１の半導体層及び前記第２の半導体層それぞれに形成された前記第１のＬＤＤ領域より不純物濃度の高い第２のＬＤＤ領域と、
前記第２のＬＤＤ領域の外側に位置する前記第１の半導体層及び前記第２の半導体層それぞれに形成されたソース領域及びドレイン領域と、
前記ゲート電極及び前記ゲート絶縁膜の上に形成され、前記ゲート電極上、少なくともドレイン領域側の前記第１及び第２のＬＤＤ領域上を覆うように配置された前記第１の半導体層の上方に位置する補助ゲートと、
を具備することを特徴とする。

本発明に係る半導体装置は、半導体層上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成され、第１の導電膜及び第２の導電膜からなるゲート電極であって前記第１の導電膜上に前記第２の導電膜が形成されたゲート電極と、
前記ゲート電極下の外側に位置する前記半導体層に形成された第１のＬＤＤ領域と、
前記第１のＬＤＤ領域の外側に位置する前記半導体層に形成された前記第１のＬＤＤ領域より不純物濃度の高い第２のＬＤＤ領域と、
前記第２のＬＤＤ領域の外側に位置する前記半導体層に形成されたソース領域及びドレイン領域と、
前記ゲート電極及び前記ゲート絶縁膜の上に形成され、前記ゲート電極上、少なくともドレイン領域側の前記第１及び第２のＬＤＤ領域上を覆うように配置された補助ゲートと、
を具備することを特徴とする。

本発明に係る半導体装置は、第１の半導体層及び第２の半導体層それぞれの上に形成されたゲート絶縁膜と、
前記第１の半導体層及び前記第２の半導体層それぞれの上に前記ゲート絶縁膜を介して形成され、第１の導電膜及び第２の導電膜からなるゲート電極であって前記第１の導電膜上に前記第２の導電膜が形成されたゲート電極と、
前記ゲート電極下の外側に位置する前記第１の半導体層及び前記第２の半導体層それぞれに形成された第１のＬＤＤ領域と、
前記第１のＬＤＤ領域の外側に位置する前記第１の半導体層及び前記第２の半導体層それぞれに形成された前記第１のＬＤＤ領域より不純物濃度の高い第２のＬＤＤ領域と、
前記第２のＬＤＤ領域の外側に位置する前記第１の半導体層及び前記第２の半導体層それぞれに形成されたソース領域及びドレイン領域と、
前記ゲート電極及び前記ゲート絶縁膜の上に形成され、前記ゲート電極上、少なくともドレイン領域側の前記第１及び第２のＬＤＤ領域上を覆うように配置された前記第１の半導体層の上方に位置する補助ゲートと、
を具備することを特徴とする。

本発明に係る半導体装置は、半導体層上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成され、第１の導電膜及び第２の導電膜からなるゲート電極であって前記第１の導電膜上に前記第２の導電膜が形成され且つ前記第１の導電膜の一部が前記第２の導電膜から露出した形状を有し且つ該露出した第１の導電膜の厚さが第２の導電膜から離れるにつれて薄くなるゲート電極と、
前記ゲート電極における前記第２の導電膜から露出した前記第１の導電膜下の前記半導体層に形成され、前記第２の導電膜下から離れるにつれて不純物濃度が高くなるＬＤＤ領域と、
前記ＬＤＤ領域の外側に位置する前記半導体層に形成されたソース領域及びドレイン領域と、
前記ゲート電極及び前記ゲート絶縁膜の上に形成された層間絶縁膜と、
前記層間絶縁膜上に形成され、前記ゲート電極上、少なくともドレイン領域側の前記ＬＤＤ領域上を覆うように配置された補助ゲートと、
を具備することを特徴とする。

上記半導体装置によれば、半導体層に第２の導電膜下から離れるにつれて不純物濃度が高くなるＬＤＤ領域を形成する。これにより、ＧＯＬＤ構造のトランジスタのソースドレイン間耐圧又はホットキャリア耐性を向上させることができる。

本発明に係る半導体装置は、第１の半導体層及び第２の半導体層それぞれの上に形成されたゲート絶縁膜と、
前記第１の半導体層及び前記第２の半導体層それぞれの上に前記ゲート絶縁膜を介して形成され、第１の導電膜及び第２の導電膜からなるゲート電極であって前記第１の導電膜上に前記第２の導電膜が形成され且つ前記第１の導電膜の一部が前記第２の導電膜から露出した形状を有し且つ該露出した第１の導電膜の厚さが第２の導電膜から離れるにつれて薄くなるゲート電極と、
前記ゲート電極における前記第２の導電膜から露出した前記第１の導電膜下に位置する前記第１の半導体層及び前記第２の半導体層それぞれに形成され、前記第２の導電膜下から離れるにつれて不純物濃度が高くなるＬＤＤ領域と、
前記ＬＤＤ領域の外側に位置する前記第１の半導体層及び前記第２の半導体層それぞれに形成されたソース領域及びドレイン領域と、
前記ゲート電極及び前記ゲート絶縁膜の上に形成された層間絶縁膜と、
前記層間絶縁膜上に形成され、前記ゲート電極上及び少なくともドレイン領域側の前記ＬＤＤ領域上を覆うように配置された前記第１の半導体層の上方に位置する補助ゲートと、
具備することを特徴とする。

本発明に係る半導体装置は、半導体層上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成され、第１の導電膜及び第２の導電膜からなるゲート電極であって前記第１の導電膜上に前記第２の導電膜が形成され且つ前記第１の導電膜の一部が前記第２の導電膜から露出した形状を有し且つ該露出した第１の導電膜の厚さが第２の導電膜から離れるにつれて薄くなるゲート電極と、
前記ゲート電極における前記第２の導電膜から露出した前記第１の導電膜下の前記半導体層に形成され、前記第２の導電膜下から離れるにつれて不純物濃度が高くなるＬＤＤ領域と、
前記ＬＤＤ領域の外側に位置する前記半導体層に形成されたソース領域及びドレイン領域と、
前記ゲート電極及び前記ゲート絶縁膜の上に形成され、前記ゲート電極上、少なくともドレイン領域側の前記ＬＤＤ領域上を覆うように配置された補助ゲートと、
を具備することを特徴とする。

本発明に係る半導体装置は、第１の半導体層及び第２の半導体層それぞれの上に形成されたゲート絶縁膜と、
前記第１の半導体層及び前記第２の半導体層それぞれの上に前記ゲート絶縁膜を介して形成され、第１の導電膜及び第２の導電膜からなるゲート電極であって前記第１の導電膜上に前記第２の導電膜が形成され且つ前記第１の導電膜の一部が前記第２の導電膜から露出した形状を有し且つ該露出した第１の導電膜の厚さが第２の導電膜から離れるにつれて薄くなるゲート電極と、
前記ゲート電極における前記第２の導電膜から露出した前記第１の導電膜下に位置する前記第１の半導体層及び前記第２の半導体層それぞれに形成され、前記第２の導電膜下から離れるにつれて不純物濃度が高くなるＬＤＤ領域と、
前記ＬＤＤ領域の外側に位置する前記第１の半導体層及び前記第２の半導体層それぞれに形成されたソース領域及びドレイン領域と、
前記ゲート電極及び前記ゲート絶縁膜の上に形成され、前記ゲート電極上及び少なくともドレイン領域側の前記ＬＤＤ領域上を覆うように配置された前記第１の半導体層の上方に位置する補助ゲートと、
を具備することを特徴とする。

本発明に係る半導体装置の作製方法は、半導体層上にゲート絶縁膜を形成し、
前記ゲート絶縁膜上に第１の導電膜を形成し、
前記第１の導電膜上に第２の導電膜を形成し、
前記第２の導電膜及び前記第１の導電膜をエッチング加工することにより、前記第２の導電膜及び前記第１の導電膜からなるゲート電極であって前記第１の導電膜の一部が前記第２の導電膜から露出した形状を有するゲート電極を前記ゲート絶縁膜上に形成し、
前記ゲート電極をマスクとして前記半導体層に不純物を導入することにより、前記ゲート電極における前記第２の導電膜から前記第１の導電膜が露出した部分の下の前記半導体層に第１のＬＤＤ領域を形成すると共に、前記第１のＬＤＤ領域の外側に位置する前記半導体層に前記第１のＬＤＤ領域より不純物濃度の高い第２のＬＤＤ領域を形成し、
前記ゲート電極及び前記ゲート絶縁膜の上に層間絶縁膜を形成し、
前記層間絶縁膜上に第３の導電膜を形成し、
前記第３の導電膜をエッチング加工することにより、前記ゲート電極、少なくともドレイン領域側の前記第１及び第２のＬＤＤ領域を覆うように前記第３の導電膜からなる補助ゲートを形成し、
前記補助ゲート及び前記ゲート電極をマスクとして前記半導体層に不純物を導入することにより、前記第２のＬＤＤ領域の外側に位置する前記半導体層にソース領域及びドレイン領域を形成することを特徴とする。

上記半導体装置の作製方法によれば、ゲート電極をマスクとして半導体層に不純物を導入することにより、ゲート電極における第２の導電膜から第１の導電膜が露出した部分の下の前記半導体層に第１のＬＤＤ領域を形成すると共に、前記第１のＬＤＤ領域の外側に位置する前記半導体層に前記第１のＬＤＤ領域より不純物濃度の高い第２のＬＤＤ領域を形成する。これにより、半導体層に濃度の異なる第１及び第２のＬＤＤ領域を形成することができ、チャネル領域に近い側の第１のＬＤＤ領域をソース及びドレイン領域に近い側の第２のＬＤＤ領域に比べて不純物濃度を低くすることができる。このような構造のＬＤＤ領域を形成することにより、ＧＯＬＤ構造のトランジスタのソースドレイン間耐圧又はホットキャリア耐性を向上させることができる。

本発明に係る半導体装置の作製方法は、第１の半導体層及び第２の半導体層それぞれの上にゲート絶縁膜を形成し、
前記ゲート絶縁膜上に第１の導電膜を形成し、
前記第１の導電膜上に第２の導電膜を形成し、
前記第２の導電膜及び前記第１の導電膜をエッチング加工することにより、前記第２の導電膜及び前記第１の導電膜からなるゲート電極であって前記第１の導電膜の一部が前記第２の導電膜から露出した形状を有するゲート電極を前記第１の半導体層及び前記第２の半導体層それぞれの上に前記ゲート絶縁膜を介して形成し、
前記ゲート電極をマスクとして前記第１の半導体層及び前記第２の半導体層に不純物を導入することにより、前記ゲート電極における前記第２の半導体層から露出した前記第１の導電膜下に位置する前記第１の半導体層及び前記第２の半導体層それぞれに第１のＬＤＤ領域を形成すると共に、前記第１のＬＤＤ領域の外側に位置する前記第１の半導体層に前記第１のＬＤＤ領域より不純物濃度の高い第２のＬＤＤ領域を形成し、
前記ゲート電極及び前記ゲート絶縁膜の上に層間絶縁膜を形成し、
前記層間絶縁膜上に第３の導電膜を形成し、
前記第３の導電膜をエッチング加工することにより、前記第１の半導体層の上方に位置する前記ゲート電極、前記第１の半導体層における少なくともドレイン領域側の前記第１及び第２のＬＤＤ領域を覆うように前記第３の導電膜からなる補助ゲートを形成し、
前記補助ゲート及び前記ゲート電極をマスクとして前記第１の半導体層及び前記第２の半導体層それぞれに不純物を導入することにより、前記第２のＬＤＤ領域の外側に位置する前記第１の半導体層、及び、前記第１のＬＤＤ領域の外側に位置する第２の半導体層それぞれにソース領域及びドレイン領域を形成することを特徴とする。

また、本発明に係る半導体装置の作製方法においては、前記ソース領域及びドレイン領域を形成した後に、前記補助ゲートをマスクとして前記層間絶縁膜をエッチング除去し、前記第２の半導体層の上方に位置する前記ゲート電極の前記第２の導電膜をマスクとして前記第１の導電膜をエッチング除去することも可能である。

本発明に係る半導体装置の作製方法は、半導体層上にゲート絶縁膜を形成し、
前記ゲート絶縁膜上に第１の導電膜を形成し、
前記第１の導電膜上に第２の導電膜を形成し、
前記第２の導電膜及び前記第１の導電膜を側面がテーパーを有するようにエッチング加工し、
前記第２の導電膜及び前記第１の導電膜をマスクとして前記半導体層に不純物を導入することにより、前記半導体層にソース領域及びドレイン領域を形成し、
前記第２の導電膜及び前記第１の導電膜をエッチング加工することにより、前記側面のテーパーの角度を大きくし、
前記第２の導電膜を選択的にエッチング加工することにより、前記第２の導電膜及び前記第１の導電膜からなるゲート電極であって前記第１の導電膜の一部が前記第２の導電膜から露出した形状を有するゲート電極を前記ゲート絶縁膜上に形成し、
前記ゲート電極をマスクとして前記半導体層に不純物を導入することにより、前記ゲート電極における前記第２の導電膜から前記第１の導電膜が露出した部分の下の前記半導体層に第１のＬＤＤ領域を形成すると共に、前記第１のＬＤＤ領域と前記ソース領域及び前記ドレイン領域それぞれとの間に位置する前記半導体層に前記第１のＬＤＤ領域より不純物濃度の高い第２のＬＤＤ領域を形成し、
前記ゲート電極及び前記ゲート絶縁膜の上に第３の導電膜を形成し、
前記第３の導電膜をエッチング加工することにより、前記ゲート電極、少なくともドレイン領域側の前記第１及び第２のＬＤＤ領域を覆うように前記第３の導電膜からなる補助ゲートを形成することを特徴とする。

上記半導体装置の作製方法によれば、ゲート電極をマスクとして半導体層に不純物を導入することにより、ゲート電極における第２の導電膜から第１の導電膜が露出した部分の下の前記半導体層に第１のＬＤＤ領域を形成すると共に、前記第１のＬＤＤ領域とソース領域及びドレイン領域それぞれとの間に位置する前記半導体層に前記第１のＬＤＤ領域より不純物濃度の高い第２のＬＤＤ領域を形成する。これにより、半導体層に濃度の異なる第１及び第２のＬＤＤ領域を形成することができ、チャネル領域に近い側の第１のＬＤＤ領域をソース及びドレイン領域に近い側の第２のＬＤＤ領域に比べて不純物濃度を低くすることができる。このような構造のＬＤＤ領域を形成することにより、ＧＯＬＤ構造のトランジスタのソースドレイン間耐圧又はホットキャリア耐性を向上させることができる。

本発明に係る半導体装置の作製方法は、第１の半導体層及び第２の半導体層それぞれの上にゲート絶縁膜を形成し、
前記ゲート絶縁膜上に第１の導電膜を形成し、
前記第１の導電膜上に第２の導電膜を形成し、
前記第２の導電膜及び前記第１の導電膜を側面がテーパーを有するようにエッチング加工し、
前記第２の導電膜及び前記第１の導電膜をマスクとして前記第１の半導体層及び前記第２の半導体層それぞれに不純物を導入することにより、前記第１の半導体層及び前記第２の半導体層それぞれにソース領域及びドレイン領域を形成し、
前記第２の導電膜及び前記第１の導電膜をエッチング加工することにより、前記側面のテーパーの角度を大きくし、
前記第２の導電膜を選択的にエッチング加工することにより、前記第２の導電膜及び前記第１の導電膜からなるゲート電極であって前記第１の導電膜の一部が前記第２の導電膜から露出した形状を有するゲート電極を、前記第１の半導体層及び前記第２の半導体層それぞれの上に前記ゲート絶縁膜を介して形成し、
前記ゲート電極をマスクとして前記第１の半導体層及び前記第２の半導体層それぞれに不純物を導入することにより、前記ゲート電極における前記第２の導電膜から前記第１の導電膜が露出した部分の下に位置する前記第１の半導体層及び前記第２の半導体層それぞれに第１のＬＤＤ領域を形成すると共に、前記第１のＬＤＤ領域と前記ソース領域及び前記ドレイン領域それぞれとの間に位置する前記第１の半導体層及び前記第２の半導体層それぞれに前記第１のＬＤＤ領域より不純物濃度の高い第２のＬＤＤ領域を形成し、
前記ゲート電極及び前記ゲート絶縁膜の上に第３の導電膜を形成し、
前記第３の導電膜をエッチング加工することにより、前記第１の半導体層の上方に位置する前記ゲート電極、前記第１の半導体層における少なくともドレイン領域側の前記第１及び第２のＬＤＤ領域を覆うように前記第３の導電膜からなる補助ゲートを形成することを特徴とする。

また、本発明に係る半導体装置の作製方法においては、前記補助ゲートを形成した後に、前記第２の半導体層の上方に位置する前記ゲート電極の前記第２の導電膜をマスクとして前記第１の導電膜をエッチング除去することも可能である。

また、本発明に係る半導体装置の作製方法において、前記第３の導電膜はＡｌ又はＡｌ合金からなる膜であることが好ましい。これにより、大型パネルの作製に適することとなる。

以上説明したように本発明によれば、半導体層に第１のＬＤＤ領域を形成すると共に、前記第１のＬＤＤ領域の外側に位置する前記半導体層に前記第１のＬＤＤ領域より不純物濃度の高い第２のＬＤＤ領域を形成する。したがって、ソースドレイン間耐圧又はホットキャリア耐性を向上できる半導体装置及びその作製方法を提供することができる。

発明を実施するための形態

以下、図面を参照して本発明の実施の形態について説明する。
（実施の形態１）
図１（Ａ）〜（Ｃ）及び図２（Ｄ）〜（Ｆ）は、本発明の実施の形態１による半導体装置の作製方法を示す断面図である。この半導体装置の作製方法は、大型パネルの作製に適したプロセスである。大型パネル用のプロセスでは、配線を引き回すためにゲート配線の低抵抗化が要求される。このためにはＡｌによる補助ゲートが必要になり、画素部は低オフ電流のためにＬＤＤ構造のＴＦＴを用い、駆動回路部は高信頼性のためにＧＯＬＤ構造のＴＦＴが必要になってくる。

まず、図１（Ａ）に示すように、ガラス基板１を用意し、このガラス基板１の上に酸化シリコン膜、窒化シリコン膜又は酸化窒化シリコン膜などの絶縁膜からなる２層構造の下地絶縁膜２ａ，２ｂを形成する。なお、下地絶縁膜２ａ，２ｂは、ガラス基板１中に含まれるアルカリ金属が半導体層中に拡散しないようにバリア膜（可動イオン防止膜）として形成するものであり、例えば膜厚５０〜１００ｎｍのＳｉＮ膜２ａ及びその上に応力緩和層としての膜厚５０〜１００ｎｍのＳｉＯ_２膜２ｂをＣＶＤ法又はスパッタ法で形成したものを使用する。また、前記ＳｉＮ膜に代えて酸素を含有した窒化珪素膜（ＳｉＮＯ膜）を用いても良いし、前記ＳｉＯ_２膜に代えて窒素を含有した酸化珪素膜（ＳｉＯＮ膜）又はＴＥＯＳ膜を用いても良い。また、ガラス基板に代えて石英基板を使用しても良い。

次に、下地絶縁膜２ａ，２ｂの上に４０〜１００ｎｍの非晶質珪素膜をプラズマＣＶＤ法、減圧ＣＶＤ法もしくはスパッタ法を用いて成膜する。

次いで、非晶質珪素膜の上に、金属元素を含む溶液、例えば重量換算で１〜１００ｐｐｍのニッケルを含む酢酸ニッケル塩溶液をスピナーでスピンコート法により塗布して触媒元素含有層（図示せず）を形成する。なお、ここでは、ニッケルを含む溶液を用いているが、他の金属元素を含む溶液を用いることも可能である。他の金属元素としては、鉄、コバルト、ルテニウム、パラジウム、オスミウム、イリジウム、白金、銅、金などの群より選ばれた１種又は複数種を用いることも可能である。

この後、例えば５５０℃の温度、１時間の加熱時間で基板１を加熱処理することにより、非晶質珪素膜が含有する水素を放出させる。次に、基板１を５００〜６５０℃の温度で１〜２４時間の加熱時間（例えば５５０℃で４時間の加熱時間）で加熱することにより、下地絶縁膜２ａ，２ｂ上に結晶性珪素膜を形成する。この際の加熱方法はレーザ照射によるものであっても良い。

次に、結晶性珪素膜の結晶性をよりよくするために、結晶性珪素膜にレーザ光を照射する。

この後、結晶性珪素膜上にレジスト膜（図示せず）を塗布し、このレジスト膜を露光、現像することにより、結晶性珪素膜上には第１のレジストパターンが形成される。次いで、第１のレジストパターンをマスクとして結晶性珪素膜をエッチング加工することにより、下地絶縁膜２ａ，２ｂ上には該結晶性珪素膜からなる島状の半導体層（活性層）３，４が形成される。

次いで、半導体層３，４及び下地絶縁膜２ａ，２ｂの上にプラズマＣＶＤ法又はスパッタ法によりＳｉＯＮ膜からなるゲート絶縁膜５を形成する。次いで、ゲート絶縁膜５の上に窒化タンタル膜（ＴａＮ膜）からなる第１の導電膜をスパッタ法により成膜する。次いで、第１の導電膜上にタングステン膜（Ｗ膜）からなる第２の導電膜をスパッタ法により成膜する。なお、第１の導電膜を成膜する前に、トランジスタのしきい値電圧を調整するためのチャネルドープを行ってもよい。

この後、第２の導電膜上にフォトレジスト膜（図示せず）を塗布し、このフォトレジスト膜を露光、現像することにより、第２の導電膜上には第２のレジストパターンが形成される。次に、第２のレジストパターンを後退させながら第１及び第２の導電膜をテーパー形状にエッチングする。

次に、第２のレジストパターンをマスクとして第２の導電膜７ｂ，８ｂ，９ｂのみを選択的にエッチングする。これにより、第１の導電膜７ａ，８ａ，９ａを露出させるように第２の導電膜が加工される。このようにしてゲート絶縁膜５上には第１及び第２の導電膜７ａ，７ｂからなるゲート電極７、第１及び第２の導電膜８ａ，８ｂからなるゲート電極８並びに第１及び第２の導電膜９ａ，９ｂからなるゲート電極９が形成される。これらゲート電極７〜９それぞれは、前記第１の導電膜上に前記第２の導電膜が形成され且つ前記第１の導電膜の一部が前記第２の導電膜から露出したハット形状を有している。

次いで、第１及び第２の導電膜７ａ，８ａ，９ａ，７ｂ，８ｂ，９ｂをマスクとして第１及び第２のＬＤＤ領域１５〜２６を形成するための低濃度の不純物、例えばリンを半導体層３，４にドーピングする。これにより、第２の導電膜下の半導体層３，４には不純物が導入されず、第１の導電膜が露出している部分（即ち第１の導電膜のみが存在する部分）の下の半導体層３，４には第１ドーズ量の不純物が導入されて第１のＬＤＤ領域（ｎ^――領域）２１〜２６が形成され、第１の導電膜が存在しない部分の下の半導体層には第１ドーズ量より少ない第２ドーズ量の不純物が導入されて第２のＬＤＤ領域（ｎ^―領域）１５〜２０が形成される。次いで、第２のレジストパターンを除去する。

この後、図１（Ｂ）に示すように、ゲート電極７〜８及びゲート絶縁膜５を含む全面上にキャップ絶縁膜（図示せず）として例えば窒化酸化珪素膜（ＳｉＯＮ膜）をプラズマＣＶＤ法により成膜する。次いで、炉アニール法、ランプアニール法などの熱処理法により５５０℃程度の熱処理を行うことにより、第２のＬＤＤ領域１５〜２０及び第１のＬＤＤ領域２１〜２６の不純物の活性化を行う。このようにして不純物濃度の異なる第１及び第２のＬＤＤ領域１５〜２６を形成することができ、チャネル領域側の第１のＬＤＤ領域２１，２２の不純物濃度を、ソース領域側及びドレイン領域側の第２のＬＤＤ領域１５〜２０の不純物濃度より低くしている。尚、この熱処理により、チャネル領域に含まれるＮｉが高濃度不純物領域（ソース及びドレイン領域）に取り込まれてゲッタリングを行うことができる。

次いで、前記キャップ絶縁膜上に水素を含有した第１の層間絶縁膜３６として例えば窒化珪素膜（ＳｉＮ膜）をプラズマＣＶＤ法により成膜する。この後、Ｎ_２雰囲気、４１０℃以上の水素化の熱処理を行う。これにより、半導体層の結晶欠陥部を水素終端することができる。

次に、図１（Ｃ）に示すように、第１の層間絶縁膜３６の上にＡｌ又はＡｌ合金からなる第３の導電膜をスパッタ法などにより成膜する。次いで、第３の導電膜上にフォトレジスト膜を塗布し、このフォトレジスト膜を露光、現像することにより、第３の導電膜上には第３のレジストパターン３７が形成される。次いで、第３のレジストパターン３７をマスクとして第３の導電膜をドライエッチング又はウエットエッチングする。これにより、ゲート電極７上、第１及び第２のＬＤＤ領域１５，１６，２１，２２上を覆うように第３の導電膜からなる補助ゲート２７ａが形成され、ゲート絶縁膜５上には第３の導電膜からなる信号線２７ｂが形成される。ゲート電極７及び補助ゲート２７ａによってＧＯＬＤ構造が形成される。尚、補助ゲート２７ａは、ゲート電極上、少なくともドレイン領域側の第１及び第２のＬＤＤ領域上を覆うように形成されていれば良い。

この後、図２（Ｄ）に示すように、第３のレジストパターン３７、補助ゲート２７ａ、第１の層間絶縁膜３６及びゲート電極７〜９をマスクとしてソース及びドレイン領域１０〜１４を形成するための高濃度の不純物、例えばリンを半導体層３，４にドーピングする。このようにして半導体層３にはソース及びドレイン領域（ｎ^＋領域）１０，１１が形成され、このソース及びドレイン領域の内側には第２のＬＤＤ領域（ｎ^―領域）１５，１６が形成され、第２のＬＤＤ領域の内側には第１のＬＤＤ領域（ｎ^――領域）２１，２２が形成される。半導体層４にはソース及びドレイン領域（ｎ^＋領域）１２〜１４が形成され、このソース及びドレイン領域の内側には第１のＬＤＤ領域（ｎ^――領域）２３〜２６が形成される。

次に、図２（Ｅ）に示すように、第３のレジストパターン３７及び補助ゲート２７ａをマスクとして第１の層間絶縁膜３６をエッチング除去する。これにより、
ゲート電極８，９が露出される。次いで、補助ゲート２７ａ及び第２の導電膜８ｂ，９ｂをマスクとして第１の導電膜８ａ，９ａをエッチングすることにより、第１の導電膜の露出した部分が除去され、第１及び第２の導電膜からなるゲート電極８ｃ，９ｃが形成される。次いで、第３のレジストパターン３７を除去する。

この後、図２（Ｆ）に示すように、補助ゲート２７ａ、信号線２７ｂ及びゲート電極８ｃ，９ｃを含む全面上に有機樹脂（例えばアクリル）などの自己平坦性のある第２の層間絶縁膜２８を形成する。

次に、第２の層間絶縁膜２８の上にフォトレジスト膜（図示せず）を塗布し、このフォトレジスト膜を露光、現像することにより、第２の層間絶縁膜２８上には第４のレジストパターンが形成される。次いで、第４のレジストパターンをマスクとして第２の層間絶縁膜２８及びゲート絶縁膜５をエッチング加工する。これにより、第２の層間絶縁膜２８及びゲート絶縁膜５には、ソース及びドレイン領域１０〜１２，１４の上に位置するコンタクトホール２８ａ〜２８ｄが形成され、信号線２７ｂの上に位置するコンタクトホール２８ｅが形成され、補助ゲート２７ａの上に位置するコンタクトホール２８ｆが形成される。次いで、補助ゲート２７ａ及びその下の第１の層間絶縁膜３６にコンタクトホールを形成する。このコンタクトホールは図２（Ｆ）に示す断面以外の断面に形成しても良い。コンタクトホール２８ａ〜２８ｄによりソース及びドレイン領域の一部が露出され、コンタクトホール２８ｅにより信号線２７ｂの一部が露出される。次いで、第４のレジストパターンを除去する。

この後、コンタクトホール内及び第２の層間絶縁膜２８上にＩＴＯなどの透明性導電膜を形成する。次いで、透明性導電膜上にフォトレジスト膜（図示せず）を塗布し、このフォトレジスト膜を露光、現像することにより、透明性導電膜上には第５のレジストパターンが形成される。次いで、第５のレジストパターンをマスクとして透明性導電膜をエッチング加工することにより、第２の層間絶縁膜２８上には透明性導電膜からなる画素電極２９が形成される。

次に、コンタクトホール２８ａ〜２８ｅ内、画素電極２９上及び第２の層間絶縁膜２８上にＡｌ又はＡｌ合金からなる第４の導電膜を成膜する。次いで、第４の導電膜上にフォトレジスト膜（図示せず）を塗布し、このフォトレジスト膜を露光、現像することにより、第４の導電膜上には第６のレジストパターンが形成される。次いで、第６のレジストパターンをマスクとして第４の導電膜をエッチング加工することにより、コンタクトホール内及び第２の層間絶縁膜上には第４の導電膜からなる配線３０〜３３，３８が形成される。各々の配線３０〜３３,３８は、信号線２７ｂ、ソース及びドレイン領域１０〜１２，１４、補助ゲート２７ａ、ゲート電極７それぞれに電気的に接続される。また、配線３３は画素電極２９に電気的に接続される。

このようにして駆動回路部３４にはＧＯＬＤ構造の薄膜トランジスタが形成され、画素部３５にはダブルゲート構造でＬＤＤ構造の薄膜トランジスタが形成される。

上記実施の形態１によれば、図１（Ａ）に示すように第１及び第２の導電膜からなるゲート電極であって第１の導電膜が第２の導電膜から露出する部分を有するハット形状のゲート電極７〜９をマスクとして低濃度不純物を半導体層３，４にドーピングする。これにより、半導体層に濃度の異なる第１及び第２のＬＤＤ領域を形成することができ、チャネル領域に近い側の第１のＬＤＤ領域をソース及びドレイン領域に近い側の第２のＬＤＤ領域に比べて不純物濃度を低くすることができる。このような構造のＬＤＤ領域を形成することにより、ＧＯＬＤ構造の薄膜トランジスタのソースドレイン間耐圧やホットキャリア耐性を向上させることができる。

次に、デバイスシミュレーターを用いて実際にＬＤＤ領域（ＧＯＬＤ領域）を２つの濃度に分けた場合のキャリア温度のシミュレーションを行った結果について説明する。

デバイス構造はチャネル長Ｌが１０μｍ、チャネル幅Ｗが８μｍのＮチャネル型薄膜トランジスタであって、ＬＤＤ領域の長さを２μｍとし、ドレイン領域にリンを３×１０^１９／ｃｍ^３の濃度でドープし、チャネル領域側のＬＤＤ領域（長さ１μｍの部分）にリンを２．５×１０^１７／ｃｍ^３の濃度でドープし、ドレイン領域側のＬＤＤ領域（長さ１μｍの部分）にリンを５．５×１０^１７／ｃｍ^３の濃度でドープした。ゲート電圧は３Ｖ、ドレイン電圧は２０Ｖに設定した。このような構造においてキャリア温度を計算する共に、ＧＯＬＤ領域を単一のキャリア密度で計算した。

ＧＯＬＤ領域を単一のキャリア密度とした場合、４．５×１０^１７／ｃｍ^３の濃度で最適キャリア密度を示し、ドレイン接合部、チャネル接合部で６０００[Ｋ]程度の電子温度になっている。それ以外のキャリア密度ではドレイン接合部かチャネル接合部に電界が集中し、電子温度が上がってしまう。

これに対し、ＧＯＬＤ領域を２つのキャリア密度領域に分けることにより、キャリア温度は全体的に４０００[Ｋ]以下に下げられることが確認できた。マスク枚数が増えることが予想されるが、さらに多くの領域に分けることで、キャリア温度を下げることができる。また、ＧＯＬＤ領域のキャリア密度がドレイン領域からチャネル領域にかけて低くなっていくように設定することにより、多くのキャリア密度領域に分けるのと同様の効果が得られる。また、前述したように、ＧＯＬＤ構造を用いなくても、マルチゲートＴＦＴのチャネルドープをｎ^―で打ち分けていくことでも同様の効果が得られる。

尚、上記実施の形態１では、画素部３５に形成するＬＤＤ構造の薄膜トランジスタをダブルゲート構造としているが、ダブルゲート構造に限定されるものではなく、シングルゲート構造であっても良い。

また、上記実施の形態１では、駆動回路部３４にＧＯＬＤ構造の薄膜トランジスタを形成しているが、駆動回路部３４にＧＯＬＤ構造の薄膜トランジスタ及びＬＤＤ構造の薄膜トランジスタの両方を形成することも可能である。

また、上記実施の形態１では、一導電型（例えばＮチャネル型）の薄膜トランジスタのみをガラス基板１上に形成する半導体装置の作製方法について説明しているが、Ｐチャネル型の薄膜トランジスタを加えてＣＭＯＳをガラス基板上に形成することも可能であり、この場合はＰチャネル型薄膜トランジスタの不純物領域を形成するためのマスクが１枚増えることになる。

（実施の形態２）
図３（Ａ）〜（Ｃ）及び図４（Ｄ），（Ｅ）は、本発明の実施の形態２による半導体装置の作製方法を示す断面図であり、図１及び図２と同一部分には同一符号を付し、異なる部分についてのみ説明する。

図３（Ａ）に示すように、第２の導電膜上にフォトレジスト膜を塗布し、このフォトレジスト膜を露光、現像することにより、第２の導電膜上には第２のレジストパターン６が形成される。次に、第２のレジストパターン６を後退させながら第１及び第２の導電膜をテーパー形状にエッチングする。次いで、第１及び第２の導電膜７ａ，８ａ，９ａ，７ｂ，８ｂ，９ｂをマスクとしてソース及びドレイン領域１０〜１４を形成するための高濃度の不純物、例えばリンを半導体層３，４にドーピングする。

次に、図３（Ｂ）に示すように、第２のレジストパターン６をマスクとして第１及び第２の導電膜７ａ，８ａ，９ａ，７ｂ，８ｂ，９ｂを異方性エッチングすることにより、第１及び第２の導電膜のテーパー角度を大きくして第１及び第２の導電膜それぞれの幅を狭くする。

この後、図３（Ｃ）に示すように、第２のレジストパターン６をマスクとして第２の導電膜７ｂ，８ｂ，９ｂのみを選択的にエッチングする。これにより、第１の導電膜７ａ，８ａ，９ａを露出させるように第２の導電膜が加工される。このようにしてゲート絶縁膜５上には第１及び第２の導電膜７ａ，７ｂからなるゲート電極７、第１及び第２の導電膜８ａ，８ｂからなるゲート電極８並びに第１及び第２の導電膜９ａ，９ｂからなるゲート電極９が形成される。これらゲート電極７〜９それぞれは、前記第１の導電膜上に前記第２の導電膜が形成され且つ前記第１の導電膜の一部が前記第２の導電膜から露出したハット形状を有している。

次いで、第１及び第２の導電膜７ａ，８ａ，９ａ，７ｂ，８ｂ，９ｂをマスクとしてＬＤＤ領域１５〜２６を形成するための低濃度の不純物、例えばリンを半導体層３，４にドーピングする。これにより、第２の導電膜下の半導体層３，４には不純物が導入されず、第１の導電膜が存在しない部分の下の半導体層には第１ドーズ量の不純物が導入されて第２のＬＤＤ領域（ｎ^―領域）１５〜２０が形成され、第１の導電膜が露出している部分（即ち第１の導電膜のみが存在する部分）の下の半導体層３，４には第１ドーズ量より少ない第２ドーズ量の不純物が導入されて第１のＬＤＤ領域（ｎ^――領域）２１〜２６が形成される。次いで、第２のレジストパターン６を除去する。

次に、炉アニール法、ランプアニール法などの熱処理法により５５０℃程度の熱処理を行うことにより、ソース及びドレイン領域１０〜１４、第２のＬＤＤ領域１５〜２０及び第１のＬＤＤ領域２１〜２６の不純物の活性化を行う。このようにして不純物濃度の異なる第１及び第２のＬＤＤ領域１５〜２６を形成することができ、チャネル領域側の第１のＬＤＤ領域２１〜２６の不純物濃度を、ソース領域側及びドレイン領域側の第２のＬＤＤ領域１５〜２０の不純物濃度より低くしている。尚、この熱処理により、チャネル領域に含まれるＮｉが高濃度不純物領域（ソース及びドレイン領域）に取り込まれてゲッタリングを行うことができる。

次に、図４（Ｄ）に示すように、ゲート電極７〜９を含む全面上にＡｌ又はＡｌ合金からなる第３の導電膜をスパッタ法などにより成膜する。次いで、第３の導電膜上にフォトレジスト膜（図示せず）を塗布し、このフォトレジスト膜を露光、現像することにより、第３の導電膜上には第３のレジストパターンが形成される。次いで、第３のレジストパターンをマスクとして第３の導電膜をエッチングする。これにより、ゲート電極７上、第１及び第２のＬＤＤ領域１５，１６，２１，２２上、並びにソース及びドレイン領域１０，１１の一部を覆うように第３の導電膜からなる補助ゲート２７ａが形成され、ゲート絶縁膜５上には第３の導電膜からなる信号線２７ｂが形成される。補助ゲート２７ａはゲート電極７と接触している。ゲート電極７及び補助ゲート２７ａによってＧＯＬＤ構造が形成される。

次いで、補助ゲート２７ａ及び第２の導電膜８ｂ，９ｂをマスクとして第１の導電膜８ａ，９ａをエッチングすることにより、第１の導電膜の露出した部分が除去され、第１及び第２の導電膜からなるゲート電極８ｃ，９ｃが形成される。

次に、補助ゲート２７ａ、ゲート電極８ｃ，９ｃ、信号線２７ｂ及びゲート絶縁膜５を含む全面上に水素を含有した絶縁膜（図示せず）として例えば窒化珪素膜（ＳｉＮ膜）をプラズマＣＶＤ法により成膜した後、４１０℃以上の水素化の熱処理を行う。これにより、半導体層の結晶欠陥部を水素終端することができる。

この後、図４（Ｅ）に示すように、前記絶縁膜上に有機樹脂（例えばアクリル）などの自己平坦性のある層間絶縁膜２８形成する。

次に、層間絶縁膜２８上にフォトレジスト膜（図示せず）を塗布し、このフォトレジスト膜を露光、現像することにより、層間絶縁膜２８には第４のレジストパターンが形成される。次いで、第４のレジストパターンをマスクとして層間絶縁膜２８、前記絶縁膜及びゲート絶縁膜５をエッチング加工する。これにより、層間絶縁膜２８、前記絶縁膜及びゲート絶縁膜５には、ソース及びドレイン領域１０〜１２，１４の上に位置するコンタクトホール２８ａ〜２８ｄが形成され、信号線２７ｂの上に位置するコンタクトホール２８ｅが形成される。コンタクトホール２８ａ〜２８ｄによりソース及びドレイン領域の一部が露出され、コンタクトホール２８ｅにより信号線２７ｂの一部が露出される。次いで、第４のレジストパターンを除去する。

この後、コンタクトホール内及び層間絶縁膜２８上にＩＴＯなどの透明性導電膜を形成する。次いで、透明性導電膜上にフォトレジスト膜（図示せず）を塗布し、このフォトレジスト膜を露光、現像することにより、透明性導電膜上には第５のレジストパターンが形成される。次いで、第５のレジストパターンをマスクとして透明性導電膜をエッチング加工することにより、層間絶縁膜２８上には透明性導電膜からなる画素電極２９が形成される。

次に、コンタクトホール２８ａ〜２８ｅ内、画素電極２９上及び層間絶縁膜２８上にＡｌ又はＡｌ合金からなる第４の導電膜を成膜する。次いで、第４の導電膜上にフォトレジスト膜（図示せず）を塗布し、このフォトレジスト膜を露光、現像することにより、第４の導電膜上には第６のレジストパターンが形成される。次いで、第６のレジストパターンをマスクとして第４の導電膜をエッチング加工することにより、コンタクトホール内及び層間絶縁膜上には第４の導電膜からなる配線３０〜３３が形成される。各々の配線３０〜３３は、信号線２７ｂ、ソース及びドレイン領域１０〜１２，１４それぞれに電気的に接続される。また、配線３３は画素電極２９に電気的に接続される。

このようにして駆動回路部３４にはＧＯＬＤ構造の薄膜トランジスタが形成され、画素部３５にはダブルゲート構造でＬＤＤ構造の薄膜トランジスタが形成される。

上記実施の形態２においても実施の形態１と同様の効果を得ることができる。すなわち、図３（Ｃ）に示すように第１及び第２の導電膜からなるゲート電極であって第１の導電膜が第２の導電膜から露出する部分を有するハット形状のゲート電極７〜９をマスクとして低濃度不純物を半導体層３，４にドーピングする。これにより、半導体層に濃度の異なる第１及び第２のＬＤＤ領域を形成することができ、チャネル領域に近い側の第１のＬＤＤ領域をソース及びドレイン領域に近い側の第２のＬＤＤ領域に比べて不純物濃度を低くすることができる。このような構造のＬＤＤ領域を形成することにより、ＧＯＬＤ構造の薄膜トランジスタのソースドレイン間耐圧やホットキャリア耐性を向上させることができる。

尚、本発明は上記実施の形態に限定されず、本発明の主旨を逸脱しない範囲内で種々変更して実施することが可能である。

また、上記実施の形態１，２では、不純物濃度の異なる第１のＬＤＤ領域と第２のＬＤＤ領域を形成し、ＧＯＬＤ領域を２つのキャリア密度領域に分けているが、ＧＯＬＤ領域を３つ以上のキャリア密度領域に分けることも可能であり、この場合も本発明の効果を得ることができる。

例えば、図４（Ｄ）に示すＧＯＬＤ構造の薄膜トランジスタに代えて図５に示すＧＯＬＤ構造の薄膜トランジスタを用いることも可能である。図５に示す薄膜トランジスタは、第１乃至第４のＬＤＤ領域３９〜４６を有しており、ソース領域側及びドレイン領域側の第４のＬＤＤ領域３９，４０から第３のＬＤＤ領域４１，４２、第２のＬＤＤ領域４３，４４、第１のＬＤＤ領域４５，４６へとチャネル領域側に向かうに従い不純物濃度を低くしたものである。

例えば、図２（Ｄ）又は図４（Ｄ）に示すＧＯＬＤ構造の薄膜トランジスタに代えて図６に示すＧＯＬＤ構造の薄膜トランジスタを用いることも可能である。図６に示す薄膜トランジスタはＬＤＤ領域４７，４８を有しており、このＬＤＤ領域４７，４８はソース領域側及びドレイン領域側からチャネル領域側に向かうに従い不純物濃度が連続的に低くなる濃度勾配を有している。このような濃度勾配を形成する方法は、第１の導電膜７ａにおける第２の導電膜７ｂから露出した部分に鋭いテーパー形状（即ち、該露出した第１の導電膜の厚さが第２の導電膜から離れるにつれて薄くなるような形状）を設け、この第１の導電膜７ａをマスクとして半導体層３に低濃度の不純物をドーピングするというものである。

（Ａ）〜（Ｃ）は、本発明の実施の形態１による半導体装置の作製方法を示す断面図である。 （Ｄ）〜（Ｆ）は、本発明の実施の形態１による半導体装置の作製方法を示すものであり、図１（Ｃ）の次の工程を示す断面図である。 （Ａ）〜（Ｃ）は、本発明の実施の形態２による半導体装置の作製方法を示す断面図である。 （Ｄ），（Ｅ）は、本発明の実施の形態２による半導体装置の作製方法を示すものであり、図３（Ｃ）の次の工程を示す断面図である。 実施の形態１，２の変形例による半導体装置を示す断面図である。 実施の形態１，２の変形例による半導体装置を示す断面図である。 ＧＯＬＤ構造の耐圧メカニズムを考察するための等価回路図である。 トランジスタのしきい値電圧ＶｔｈＲと駆動電圧との関係を示す図である。

符号の説明

１…ガラス基板
２ａ，２ｂ…下地絶縁膜
３，４…半導体層（活性層）
５…ゲート絶縁膜
６…第２のレジストパターン
７〜９…ゲート電極
７ａ，８ａ，９ａ…第１の導電膜
７ｂ，８ｂ，９ｂ…第２の導電膜
１０〜１４…ソース及びドレイン領域
１５〜２０…第２のＬＤＤ領域（ｎ^―領域）
２１〜２６…第１のＬＤＤ領域（ｎ^――領域）
２７ａ…補助ゲート
２７ｂ…信号線
２８…第２の層間絶縁膜
２８ａ〜２８ｆ…コンタクトホール
２９…画素電極
３０〜３３，３８…配線
３４…駆動回路部
３５…画素部
３６…第１の層間絶縁膜
３７…第３のレジストパターン
３９，４０…第４のＬＤＤ領域
４１，４２…第３のＬＤＤ領域
４３，４４…第２のＬＤＤ領域
４５，４６…第１のＬＤＤ領域
４７，４８…ＬＤＤ領域

Claims (12)

1. 第１の半導体層及び第２の半導体層それぞれの上に形成されたゲート絶縁膜と、
   前記第１の半導体層及び前記第２の半導体層それぞれの上に前記ゲート絶縁膜を介して形成され、第１の導電膜及び第２の導電膜からなるゲート電極であって前記第１の導電膜上に前記第２の導電膜が形成され且つ前記第１の導電膜の一部が前記第２の導電膜から露出した形状を有するゲート電極と、
   前記ゲート電極における前記第２の導電膜から露出した前記第１の導電膜下に位置する前記第１の半導体層及び前記第２の半導体層それぞれに形成された第１のＬＤＤ領域と、
   前記第１のＬＤＤ領域の外側に位置する前記第１の半導体層に形成された前記第１のＬＤＤ領域より不純物濃度の高い第２のＬＤＤ領域と、
   前記第２のＬＤＤ領域の外側に位置する前記第１の半導体層に形成された第１のソース領域及び第１のドレイン領域と、
   前記第１のＬＤＤ領域の外側に位置する前記第２の半導体層に形成された第２のソース領域及び第２のドレイン領域と、
   前記ゲート電極及び前記ゲート絶縁膜の上に形成された層間絶縁膜と、
   前記層間絶縁膜上に形成され、前記ゲート電極上、少なくともドレイン領域側の前記第１及び第２のＬＤＤ領域上を覆うように配置された前記第１の半導体層の上方に位置する補助ゲートと、
   を具備することを特徴とする半導体装置。
2. 第１の半導体層及び第２の半導体層それぞれの上に形成されたゲート絶縁膜と、
   前記第１の半導体層上に前記ゲート絶縁膜を介して形成され、第１の導電膜及び第２の導電膜からなる第１のゲート電極であって前記第１の導電膜上に前記第２の導電膜が形成され且つ前記第１の導電膜の一部が前記第２の導電膜から露出した形状を有する第１のゲート電極と、
   前記第２の半導体層上に前記ゲート絶縁膜を介して形成され、第１の導電膜及び第２の導電膜からなる第２のゲート電極であって前記第１の導電膜上に前記第２の導電膜が形成された第２のゲート電極と、
   前記第１のゲート電極における前記第２の導電膜から露出した前記第１の導電膜下に位置する前記第１の半導体層、及び、前記第２のゲート電極下の外側に位置する前記第２の半導体層それぞれに形成された第１のＬＤＤ領域と、
   前記第１のＬＤＤ領域の外側に位置する前記第１の半導体層に形成された前記第１のＬＤＤ領域より不純物濃度の高い第２のＬＤＤ領域と、
   前記第２のＬＤＤ領域の外側に位置する前記第１の半導体層に形成された第１のソース領域及び第１のドレイン領域と、
   前記第１のＬＤＤ領域の外側に位置する前記第２の半導体層に形成された第２のソース領域及び第２のドレイン領域と、
   前記ゲート電極及び前記ゲート絶縁膜の上に形成された層間絶縁膜と、
   前記層間絶縁膜上に形成され、前記ゲート電極上、少なくともドレイン領域側の前記第１及び第２のＬＤＤ領域上を覆うように配置された前記第１の半導体層の上方に位置する補助ゲートと、
   を具備することを特徴とする半導体装置。
3. 第１の半導体層及び第２の半導体層それぞれの上に形成されたゲート絶縁膜と、
   前記第１の半導体層及び前記第２の半導体層それぞれの上に前記ゲート絶縁膜を介して形成され、第１の導電膜及び第２の導電膜からなるゲート電極であって前記第１の導電膜上に前記第２の導電膜が形成され且つ前記第１の導電膜の一部が前記第２の導電膜から露出した形状を有するゲート電極と、
   前記ゲート電極における前記第２の導電膜から露出した前記第１の導電膜下に位置する前記第１の半導体層及び前記第２の半導体層それぞれに形成された第１のＬＤＤ領域と、
   前記第１のＬＤＤ領域の外側に位置する前記第１の半導体層及び前記第２の半導体層それぞれに形成された前記第１のＬＤＤ領域より不純物濃度の高い第２のＬＤＤ領域と、
   前記第２のＬＤＤ領域の外側に位置する前記第１の半導体層及び前記第２の半導体層それぞれに形成されたソース領域及びドレイン領域と、
   前記ゲート電極及び前記ゲート絶縁膜の上に形成され、前記ゲート電極上、少なくともドレイン領域側の前記第１及び第２のＬＤＤ領域上を覆うように配置された前記第１の半導体層の上方に位置する補助ゲートと、
   を具備することを特徴とする半導体装置。
4. 第１の半導体層及び第２の半導体層それぞれの上に形成されたゲート絶縁膜と、
   前記第１の半導体層上に前記ゲート絶縁膜を介して形成され、第１の導電膜及び第２の導電膜からなる第１のゲート電極であって前記第１の導電膜上に前記第２の導電膜が形成され且つ前記第１の導電膜の一部が前記第２の導電膜から露出した形状を有する第１のゲート電極と、
   前記第２の半導体層上に前記ゲート絶縁膜を介して形成され、第１の導電膜及び第２の導電膜からなる第２のゲート電極であって前記第１の導電膜上に前記第２の導電膜が形成された第２のゲート電極と、
   前記第１のゲート電極における前記第２の導電膜から露出した前記第１の導電膜下に位置する前記第１の半導体層、及び、前記第２のゲート電極下の外側に位置する前記第２の半導体層それぞれに形成された第１のＬＤＤ領域と、
   前記第１のＬＤＤ領域の外側に位置する前記第１の半導体層及び前記第２の半導体層それぞれに形成された前記第１のＬＤＤ領域より不純物濃度の高い第２のＬＤＤ領域と、
   前記第２のＬＤＤ領域の外側に位置する前記第１の半導体層及び前記第２の半導体層それぞれに形成されたソース領域及びドレイン領域と、
   前記ゲート電極及び前記ゲート絶縁膜の上に形成され、前記ゲート電極上、少なくともドレイン領域側の前記第１及び第２のＬＤＤ領域上を覆うように配置された前記第１の半導体層の上方に位置する補助ゲートと、
   を具備することを特徴とする半導体装置。
5. 第１の半導体層及び第２の半導体層それぞれの上に形成されたゲート絶縁膜と、
   前記第１の半導体層及び前記第２の半導体層それぞれの上に前記ゲート絶縁膜を介して形成され、第１の導電膜及び第２の導電膜からなるゲート電極であって前記第１の導電膜上に前記第２の導電膜が形成されたゲート電極と、
   前記ゲート電極下の外側に位置する前記第１の半導体層及び前記第２の半導体層それぞれに形成された第１のＬＤＤ領域と、
   前記第１のＬＤＤ領域の外側に位置する前記第１の半導体層及び前記第２の半導体層それぞれに形成された前記第１のＬＤＤ領域より不純物濃度の高い第２のＬＤＤ領域と、
   前記第２のＬＤＤ領域の外側に位置する前記第１の半導体層及び前記第２の半導体層それぞれに形成されたソース領域及びドレイン領域と、
   前記ゲート電極及び前記ゲート絶縁膜の上に形成され、前記ゲート電極上、少なくともドレイン領域側の前記第１及び第２のＬＤＤ領域上を覆うように配置された前記第１の半導体層の上方に位置する補助ゲートと、
   を具備することを特徴とする半導体装置。
6. 第１の半導体層及び第２の半導体層それぞれの上に形成されたゲート絶縁膜と、
   前記第１の半導体層及び前記第２の半導体層それぞれの上に前記ゲート絶縁膜を介して形成され、第１の導電膜及び第２の導電膜からなるゲート電極であって前記第１の導電膜上に前記第２の導電膜が形成され且つ前記第１の導電膜の一部が前記第２の導電膜から露出した形状を有し且つ該露出した第１の導電膜の厚さが第２の導電膜から離れるにつれて薄くなるゲート電極と、
   前記ゲート電極における前記第２の導電膜から露出した前記第１の導電膜下に位置する前記第１の半導体層及び前記第２の半導体層それぞれに形成され、前記第２の導電膜下から離れるにつれて不純物濃度が高くなるＬＤＤ領域と、
   前記ＬＤＤ領域の外側に位置する前記第１の半導体層及び前記第２の半導体層それぞれに形成されたソース領域及びドレイン領域と、
   前記ゲート電極及び前記ゲート絶縁膜の上に形成された層間絶縁膜と、
   前記層間絶縁膜上に形成され、前記ゲート電極上及び少なくともドレイン領域側の前記ＬＤＤ領域上を覆うように配置された前記第１の半導体層の上方に位置する補助ゲートと、
   を具備することを特徴とする半導体装置。
7. 第１の半導体層及び第２の半導体層それぞれの上に形成されたゲート絶縁膜と、
   前記第１の半導体層及び前記第２の半導体層それぞれの上に前記ゲート絶縁膜を介して形成され、第１の導電膜及び第２の導電膜からなるゲート電極であって前記第１の導電膜上に前記第２の導電膜が形成され且つ前記第１の導電膜の一部が前記第２の導電膜から露出した形状を有し且つ該露出した第１の導電膜の厚さが第２の導電膜から離れるにつれて薄くなるゲート電極と、
   前記ゲート電極における前記第２の導電膜から露出した前記第１の導電膜下に位置する前記第１の半導体層及び前記第２の半導体層それぞれに形成され、前記第２の導電膜下から離れるにつれて不純物濃度が高くなるＬＤＤ領域と、
   前記ＬＤＤ領域の外側に位置する前記第１の半導体層及び前記第２の半導体層それぞれに形成されたソース領域及びドレイン領域と、
   前記ゲート電極及び前記ゲート絶縁膜の上に形成され、前記ゲート電極上及び少なくともドレイン領域側の前記ＬＤＤ領域上を覆うように配置された前記第１の半導体層の上方に位置する補助ゲートと、
   を具備することを特徴とする半導体装置。
8. 第１の半導体層及び第２の半導体層それぞれの上にゲート絶縁膜を形成し、
   前記ゲート絶縁膜上に第１の導電膜を形成し、
   前記第１の導電膜上に第２の導電膜を形成し、
   前記第２の導電膜及び前記第１の導電膜をエッチング加工することにより、前記第２の導電膜及び前記第１の導電膜からなるゲート電極であって前記第１の導電膜の一部が前記第２の導電膜から露出した形状を有するゲート電極を前記第１の半導体層及び前記第２の半導体層それぞれの上に前記ゲート絶縁膜を介して形成し、
   前記ゲート電極をマスクとして前記第１の半導体層及び前記第２の半導体層に不純物を導入することにより、前記ゲート電極における前記第２の導電膜から露出した前記第１の導電膜下に位置する前記第１の半導体層及び前記第２の半導体層それぞれに第１のＬＤＤ領域を形成すると共に、前記第１のＬＤＤ領域の外側に位置する前記第１の半導体層に前記第１のＬＤＤ領域より不純物濃度の高い第２のＬＤＤ領域を形成し、
   前記ゲート電極及び前記ゲート絶縁膜の上に層間絶縁膜を形成し、
   前記層間絶縁膜上に第３の導電膜を形成し、
   前記第３の導電膜をエッチング加工することにより、前記第１の半導体層の上方に位置する前記ゲート電極、前記第１の半導体層における少なくともドレイン領域側の前記第１及び第２のＬＤＤ領域を覆うように前記第３の導電膜からなる補助ゲートを形成し、
   前記補助ゲート及び前記ゲート電極をマスクとして前記第１の半導体層及び前記第２の半導体層それぞれに不純物を導入することにより、前記第２のＬＤＤ領域の外側に位置する前記第１の半導体層、及び、前記第１のＬＤＤ領域の外側に位置する第２の半導体層それぞれにソース領域及びドレイン領域を形成することを特徴とする半導体装置の作製方法。
9. 請求項８において、前記ソース領域及びドレイン領域を形成した後に、前記補助ゲートをマスクとして前記層間絶縁膜をエッチング除去し、前記第２の半導体層の上方に位置する前記ゲート電極の前記第２の導電膜をマスクとして前記第１の導電膜をエッチング除去することを特徴とする半導体装置の作製方法。
10. 第１の半導体層及び第２の半導体層それぞれの上にゲート絶縁膜を形成し、
    前記ゲート絶縁膜上に第１の導電膜を形成し、
    前記第１の導電膜上に第２の導電膜を形成し、
    前記第２の導電膜及び前記第１の導電膜を側面がテーパーを有するようにエッチング加工し、
    前記第２の導電膜及び前記第１の導電膜をマスクとして前記第１の半導体層及び前記第２の半導体層それぞれに不純物を導入することにより、前記第１の半導体層及び前記第２の半導体層それぞれにソース領域及びドレイン領域を形成し、
    前記第２の導電膜及び前記第１の導電膜をエッチング加工することにより、前記側面のテーパーの角度を大きくし、
    前記第２の導電膜を選択的にエッチング加工することにより、前記第２の導電膜及び前記第１の導電膜からなるゲート電極であって前記第１の導電膜の一部が前記第２の導電膜から露出した形状を有するゲート電極を、前記第１の半導体層及び前記第２の半導体層それぞれの上に前記ゲート絶縁膜を介して形成し、
    前記ゲート電極をマスクとして前記第１の半導体層及び前記第２の半導体層それぞれに不純物を導入することにより、前記ゲート電極における前記第２の導電膜から前記第１の導電膜が露出した部分の下に位置する前記第１の半導体層及び前記第２の半導体層それぞれに第１のＬＤＤ領域を形成すると共に、前記第１のＬＤＤ領域と前記ソース領域及び前記ドレイン領域それぞれとの間に位置する前記第１の半導体層及び前記第２の半導体層それぞれに前記第１のＬＤＤ領域より不純物濃度の高い第２のＬＤＤ領域を形成し、
    前記ゲート電極及び前記ゲート絶縁膜の上に第３の導電膜を形成し、
    前記第３の導電膜をエッチング加工することにより、前記第１の半導体層の上方に位置する前記ゲート電極、前記第１の半導体層における少なくともドレイン領域側の前記第１及び第２のＬＤＤ領域を覆うように前記第３の導電膜からなる補助ゲートを形成することを特徴とする半導体装置の作製方法。
11. 請求項１０において、前記補助ゲートを形成した後に、前記第２の半導体層の上方に位置する前記ゲート電極の前記第２の導電膜をマスクとして前記第１の導電膜をエッチング除去することを特徴とする半導体装置の作製方法。
12. 請求項８乃至請求項１１のいずれか一項において、前記第３の導電膜はＡｌ又はＡｌ合金からなる膜であることを特徴とする半導体装置の作製方法。

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