JPS60105275A - Ｍｉｓ型薄膜トランジスタ - Google Patents
Ｍｉｓ型薄膜トランジスタInfo
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- JPS60105275A JPS60105275A JP21185483A JP21185483A JPS60105275A JP S60105275 A JPS60105275 A JP S60105275A JP 21185483 A JP21185483 A JP 21185483A JP 21185483 A JP21185483 A JP 21185483A JP S60105275 A JPS60105275 A JP S60105275A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78651—Silicon transistors
- H01L29/7866—Non-monocrystalline silicon transistors
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- H01L29/78669—Amorphous silicon transistors with inverted-type structure, e.g. with bottom gate
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、薄膜トランジスタの構造に関するものであり
、特に移動度と安定性の改善されたＭＩＳ（Ｍｅｔａｌ
工ｎ５ｕ１ａｔｅｒ ５ｅｎｕｃｏｎｄｕｃｔｏｒ）
型薄膜トランジスタ（ＴＰＴ）に関する。
、特に移動度と安定性の改善されたＭＩＳ（Ｍｅｔａｌ
工ｎ５ｕ１ａｔｅｒ ５ｅｎｕｃｏｎｄｕｃｔｏｒ）
型薄膜トランジスタ（ＴＰＴ）に関する。
従来のＴＰＴとして、逆スタガー型のＭＩＳＴＦＴを例
にとって述べる。第１回は便宜上、不純物ドープのない
アモルファスシリコン（ａ−ｓｉ）のｎチャンネル反転
時を例として、その断面図を示すものである。透明基板
１上にモリブデン等のゲート２が形成され、５１０２等
のゲート絶縁膜。
にとって述べる。第１回は便宜上、不純物ドープのない
アモルファスシリコン（ａ−ｓｉ）のｎチャンネル反転
時を例として、その断面図を示すものである。透明基板
１上にモリブデン等のゲート２が形成され、５１０２等
のゲート絶縁膜。
を介してノンドープのａ−８ｉ４が厚さ２０００〜４０
００Ａ０で形成され、ソース電極Ｔ１ ドレイン電極８
がｎ＋のａ−８Ｌ５．６を介してａ −Ｓ ｉ ４に電
気的接続を得るためアルミニューム等の金１Ｇで形成さ
れている。
００Ａ０で形成され、ソース電極Ｔ１ ドレイン電極８
がｎ＋のａ−８Ｌ５．６を介してａ −Ｓ ｉ ４に電
気的接続を得るためアルミニューム等の金１Ｇで形成さ
れている。
第２図は、第１図に示したｅ、−ｓ’ｉ’ＦＴの理１作
時（チャンネル反転）のエネルギーバンド図である。チ
ャンネル反転時にはゲートに正電圧が印加されゲート絶
縁膜を介してａ −Ｓ ｉの表面には伝導帯の下端ＥＣ
，価電子帯の上ＨＨ５Ｅ Ｖ ％及びノ（ンドの中央の
エネルギーレベルＫｉが下方に曲げられフェルミレベル
ＩＣＦが伝導帯の下端ＥＣへ近づき、黒点で示される電
子が誘起されるような電界が印加されている。この様子
は単結晶のＭ工Ｓトランジスタと同様である。しかしな
がらキャリアである電子の移動度は単結晶の場合の５０
０〜１００゜（ｃｄ／ Ｖ−ｅｅｃ ）に比べてａ−８
ｉの場合、通常０．０５〜１ （、？ｌＩ！／Ｖ−ｓｅ
ｃ）と小さく、そのためトランジスタがｏｎｌ、た時の
電流も極めて小さい。この原因は以下のように考えられ
る。ａ−８ｉ膜自体、及びａ −Ｓ ｉ膜とゲート絶縁
膜界面に多数の構造欠陥や不純物が存在し、これらが電
気的には前記バンド間に局在準位として存在する。この
事情はａ −Ｓ ｉに限らず多結晶シリコン、を（テル
ル）、Ｃａ５ｅ（カドミウムセレン）でＴＦＴｅ形成し
入場台も同様である。水素化ａ −Ｓ ｉの場合この局
在準位がＥＣからＥｉへ向けて１０〜６ １０ ”ａｍ−８ｅｖ−” 程度分布している。このた
めＴＰＴのゲートへ電圧が印加された時ａ−８ｉ表面の
フェルミレベルはＥｃ側へ移動しにりく、結果として伝
導帯へのキャリア電子の発生は少くなる。
時（チャンネル反転）のエネルギーバンド図である。チ
ャンネル反転時にはゲートに正電圧が印加されゲート絶
縁膜を介してａ −Ｓ ｉの表面には伝導帯の下端ＥＣ
，価電子帯の上ＨＨ５Ｅ Ｖ ％及びノ（ンドの中央の
エネルギーレベルＫｉが下方に曲げられフェルミレベル
ＩＣＦが伝導帯の下端ＥＣへ近づき、黒点で示される電
子が誘起されるような電界が印加されている。この様子
は単結晶のＭ工Ｓトランジスタと同様である。しかしな
がらキャリアである電子の移動度は単結晶の場合の５０
０〜１００゜（ｃｄ／ Ｖ−ｅｅｃ ）に比べてａ−８
ｉの場合、通常０．０５〜１ （、？ｌＩ！／Ｖ−ｓｅ
ｃ）と小さく、そのためトランジスタがｏｎｌ、た時の
電流も極めて小さい。この原因は以下のように考えられ
る。ａ−８ｉ膜自体、及びａ −Ｓ ｉ膜とゲート絶縁
膜界面に多数の構造欠陥や不純物が存在し、これらが電
気的には前記バンド間に局在準位として存在する。この
事情はａ −Ｓ ｉに限らず多結晶シリコン、を（テル
ル）、Ｃａ５ｅ（カドミウムセレン）でＴＦＴｅ形成し
入場台も同様である。水素化ａ −Ｓ ｉの場合この局
在準位がＥＣからＥｉへ向けて１０〜６ １０ ”ａｍ−８ｅｖ−” 程度分布している。このた
めＴＰＴのゲートへ電圧が印加された時ａ−８ｉ表面の
フェルミレベルはＥｃ側へ移動しにりく、結果として伝
導帯へのキャリア電子の発生は少くなる。
また、局在準位は伝導帯中の電子の長時間トラップとし
ても働くため移動度は小さくなるのである。
ても働くため移動度は小さくなるのである。
このようにＭＩＳ型ＴＰＴのゲート絶縁膜は低温で形成
されるため良質のものが得られず局在準位増加の一因と
なっているが、更に、電気特性の不安定性の要因にもな
っている。すなわちＴＰＴへのゲート電圧印加によって
、・そのスレシシホールド電圧が増加し、ドレイン電流
が大幅に低下するという経時変化が発生ずるが、これは
ゲート絶縁膜、及びゲート絶縁Ｉｌか界面の準位の帯電
状態の変化が主因と考えられているのである。
されるため良質のものが得られず局在準位増加の一因と
なっているが、更に、電気特性の不安定性の要因にもな
っている。すなわちＴＰＴへのゲート電圧印加によって
、・そのスレシシホールド電圧が増加し、ドレイン電流
が大幅に低下するという経時変化が発生ずるが、これは
ゲート絶縁膜、及びゲート絶縁Ｉｌか界面の準位の帯電
状態の変化が主因と考えられているのである。
本発明は以上の点に鑑みてなされたもので、ゲート絶縁
膜に起因する準位の影響か少なくキャリア移動度の高い
Ｍ工Ｓ型Ｔ ＩＩ’ Ｔを提供するもので、チャンネル
領域となる半導体層が６ノーでなり、ゲート絶縁膜に隣
接する嶋１層のフェルミレベルが、第１層に隣接する第
２層のフェルミレベルよシ小さく、かつ第２層のフェル
ミレベルが、第２層に隣接する第６層のフェルミレベル
よシ大きいととを特徴とする。以下図面によυ本発明の
詳細な説明する。
膜に起因する準位の影響か少なくキャリア移動度の高い
Ｍ工Ｓ型Ｔ ＩＩ’ Ｔを提供するもので、チャンネル
領域となる半導体層が６ノーでなり、ゲート絶縁膜に隣
接する嶋１層のフェルミレベルが、第１層に隣接する第
２層のフェルミレベルよシ小さく、かつ第２層のフェル
ミレベルが、第２層に隣接する第６層のフェルミレベル
よシ大きいととを特徴とする。以下図面によυ本発明の
詳細な説明する。
第３図は本発明のＭＩＳ型ＴＰＴの実施例の断面図を示
すもので、ソーダガラスあるいは石英などの透明基板１
上にモリブデン等の金Ｆ１であるゲート２が形成され、
Ｓ １０２等のゲート絶縁膜３に接してノンドープのａ
−８ｉ膜４１、前記ノンドープミー８１膜４１に接して
ドナー不純物をドープしたｎ”ａ−８１膜４２、及び前
記ｎ”’ａ−８ｉ膜４２に膜上２ノンドープのａ −８
ｉ膜４６が６層に連続的に形成されている。
すもので、ソーダガラスあるいは石英などの透明基板１
上にモリブデン等の金Ｆ１であるゲート２が形成され、
Ｓ １０２等のゲート絶縁膜３に接してノンドープのａ
−８ｉ膜４１、前記ノンドープミー８１膜４１に接して
ドナー不純物をドープしたｎ”ａ−８１膜４２、及び前
記ｎ”’ａ−８ｉ膜４２に膜上２ノンドープのａ −８
ｉ膜４６が６層に連続的に形成されている。
そして、ソース電極７、ドレイン電極８がｎ のａ −
Ｓｉ ５．６を介してａ −Ｓ ｉ ４に電気的接続を
得るためアルミニューム等の金属で形成されている。
Ｓｉ ５．６を介してａ −Ｓ ｉ ４に電気的接続を
得るためアルミニューム等の金属で形成されている。
ノンドープａ−Ｅｌｉ膜４１はゲート絶縁膜３とｎ−ａ
−８ｉ膜４２とのバッファ層のようなもので、その厚
さは通常の形成法（水素希釈のＳｉ Ｈ，グロー放電の
プラズマ分解）で０．０２〜１．５ ｎｍ／ｓｅｃ程度
の成長レートであるから膜厚の制御可能範囲である０、
’１ｎｍ、１層は電子の導電路がｎ −ａ −８１膜４
２に形成される必要があシ、その値は表面のエネルギー
バンドの曲シの最大値の両側３ Ｋ Ｔ （Ｋ ：ボル
ツマン定数、Ｔ：絶対温度）の距Ｆ［トにはソ９９９チ
のキャリアが存在するので、これを基準に１０層ｍ程度
の値になる。
−８ｉ膜４２とのバッファ層のようなもので、その厚
さは通常の形成法（水素希釈のＳｉ Ｈ，グロー放電の
プラズマ分解）で０．０２〜１．５ ｎｍ／ｓｅｃ程度
の成長レートであるから膜厚の制御可能範囲である０、
’１ｎｍ、１層は電子の導電路がｎ −ａ −８１膜４
２に形成される必要があシ、その値は表面のエネルギー
バンドの曲シの最大値の両側３ Ｋ Ｔ （Ｋ ：ボル
ツマン定数、Ｔ：絶対温度）の距Ｆ［トにはソ９９９チ
のキャリアが存在するので、これを基準に１０層ｍ程度
の値になる。
ｎ −ａ −Ｓ ｉ膜４２は、主導電路がこの領域に形
成されるべく：その厚さを設定する必要があり、前述ノ
ンドープａ８ｉ膜４１の上限の設定と同様の１０層ｍ程
度が好ましい。
成されるべく：その厚さを設定する必要があり、前述ノ
ンドープａ８ｉ膜４１の上限の設定と同様の１０層ｍ程
度が好ましい。
第４図はｎ”’ａ−Ｅｌｉ膜４２を形成することを目的
と１７で、Ｐ（リン）ドープのためプラズマ０ＶＤ装置
のチャンド内へ流ず］？Ｈｓ（フォスフイン）とＥｔｉ
Ｈ，（モノミラン）のガス流量比と形成された膜のフェ
ルミレベル１ｉｌｉＦとの間係を示すもので、伝導体の
下端のエネルギーＥＣは一定であるからガス流量比によ
シＥＦがコントロールされていることがわかる。トラン
ジスタはスイッチング動作をするためにＯＮ、ＯＦＦの
電流比は一般に４桁以上必要である。一方、ＴＦＴは活
性化電流で支配され、例えば第４図でエネルギー０−０
．４ｅｖで約４桁電流が変化する。この′；ＡＥ ｃ
−Ｉｉｉ ｙは０．４ ｅ ｖ以上である必要がありガ
ス流量比（Ｐ Ｈ３／ ５ｉｌＥ（４）は６ｘ１０−５
以下に認定する必要がある。
と１７で、Ｐ（リン）ドープのためプラズマ０ＶＤ装置
のチャンド内へ流ず］？Ｈｓ（フォスフイン）とＥｔｉ
Ｈ，（モノミラン）のガス流量比と形成された膜のフェ
ルミレベル１ｉｌｉＦとの間係を示すもので、伝導体の
下端のエネルギーＥＣは一定であるからガス流量比によ
シＥＦがコントロールされていることがわかる。トラン
ジスタはスイッチング動作をするためにＯＮ、ＯＦＦの
電流比は一般に４桁以上必要である。一方、ＴＦＴは活
性化電流で支配され、例えば第４図でエネルギー０−０
．４ｅｖで約４桁電流が変化する。この′；ＡＥ ｃ
−Ｉｉｉ ｙは０．４ ｅ ｖ以上である必要がありガ
ス流量比（Ｐ Ｈ３／ ５ｉｌＥ（４）は６ｘ１０−５
以下に認定する必要がある。
ノンドープａ Ｓｉ膜４３は、導電路が形成された時同
時に発生する空乏層などが形成される領域で、λクエＳ
型Ｔ Ｆ ＴのＯＩｔ’ ？時にソース電極Ｔ１ドレイ
ン電極８に流れを電流を低減すべく、導電率が１ｏ−９
（Ω・ｃｍ）７１以下であるノンドープａＢ１膜で形成
した。しかしこの層は導電率がよシ小さいことが好まし
くＢ（ボロン）をドープしたａ−８ｉ膜であってもかま
わない。ノンドープａ −８ｉ膜は前述したように多数
の局在準位の存在のため、フエミレベルがエネルギーバ
ンド図中で中央より伝導帯に近いところに存在し弱いｎ
型半導体としての特性を示す。ａ −Ｓ ｉ ＃中にＢ
、 Ｈ。
時に発生する空乏層などが形成される領域で、λクエＳ
型Ｔ Ｆ ＴのＯＩｔ’ ？時にソース電極Ｔ１ドレイ
ン電極８に流れを電流を低減すべく、導電率が１ｏ−９
（Ω・ｃｍ）７１以下であるノンドープａＢ１膜で形成
した。しかしこの層は導電率がよシ小さいことが好まし
くＢ（ボロン）をドープしたａ−８ｉ膜であってもかま
わない。ノンドープａ −８ｉ膜は前述したように多数
の局在準位の存在のため、フエミレベルがエネルギーバ
ンド図中で中央より伝導帯に近いところに存在し弱いｎ
型半導体としての特性を示す。ａ −Ｓ ｉ ＃中にＢ
、 Ｈ。
（ジボラン）などでＢをドーピングすると、ノンドープ
の場合に比べて２桁以上小さい導電率が得られる条件が
Ｂ２’Ｈ，とＳ ｉ Ｈ４のガス流量比が１０−４以下
のところで得られる。したがって本発明によればノンド
ープａ −Ｓ ｉ膜４５をＢドープ膜とし適当な厚さに
設定すれば前記ＯＦＦ時の電流を従来例より減らすこと
が可能である。またノンドープミー３ｉ膜４１、ｎ ”
’ ａ、 −ＥＥ ｉ Ｉ］％’４２、及びノンドープ
ａ Ｓｉ膜４３は、プラズマＯＶＤによる前述した方法
で形成され、同一、もしくは複数のチャンネ内で真空を
破ることなく連続的に形成できるのでそれぞれの膜の界
面で新たな準位全発生することはなく、工程がふえるこ
ともない。
の場合に比べて２桁以上小さい導電率が得られる条件が
Ｂ２’Ｈ，とＳ ｉ Ｈ４のガス流量比が１０−４以下
のところで得られる。したがって本発明によればノンド
ープａ −Ｓ ｉ膜４５をＢドープ膜とし適当な厚さに
設定すれば前記ＯＦＦ時の電流を従来例より減らすこと
が可能である。またノンドープミー３ｉ膜４１、ｎ ”
’ ａ、 −ＥＥ ｉ Ｉ］％’４２、及びノンドープ
ａ Ｓｉ膜４３は、プラズマＯＶＤによる前述した方法
で形成され、同一、もしくは複数のチャンネ内で真空を
破ることなく連続的に形成できるのでそれぞれの膜の界
面で新たな準位全発生することはなく、工程がふえるこ
ともない。
第５図（ａ）及び第５ 図ｉ （ｂ）は本発明の）４Ｌ
ＳＵｑＴＦＴの動作を説明するだめのエネルギーバンド
図で、理想状態でゲート印加電圧がＯの時第５図（ａ）
のように、Ａ−Ａ線より左側のノンドープａ−８ｉ膜の
伝導体の下端ＥＯ、バンドの中央Ｅ１、価電子端の上端
Ｅｖはゲート絶縁膜に近い側で上方へ曲っておシ、相対
的にフェルミレベルＢ Ｆ ｉｊ 小すくなっている。
ＳＵｑＴＦＴの動作を説明するだめのエネルギーバンド
図で、理想状態でゲート印加電圧がＯの時第５図（ａ）
のように、Ａ−Ａ線より左側のノンドープａ−８ｉ膜の
伝導体の下端ＥＯ、バンドの中央Ｅ１、価電子端の上端
Ｅｖはゲート絶縁膜に近い側で上方へ曲っておシ、相対
的にフェルミレベルＢ Ｆ ｉｊ 小すくなっている。
ここでノンドープａ ＯＩ ＭのフェルミレベルＢｙが
バンドの中央Ｅ１より上方にあるのは前述した様にａ−
Ｂ ｉ膜の一般的な測定の結果であって、理想的にはバ
ンドの中央Ｅ１と一致し、本発明のＭＩＳ型ＴＰＴを得
るためにはバンドの中央Ｅ１より下にあってもかまわな
い。Ａ−Ａ′線とＢ −Ｂ’線の間はｎ”−ａ Ｓｉ膜
でＰなどのドナー型不純物ドープの結果フェルミレベル
］ｆｉＦが相対的に大きくなっている。Ｂ ” ｍよシ
右側はノンドープ、もしくはＢなどのアクセプタ型不純
物ドープのａ −Ｓ ｉ膜であるためふたたびフエミレ
ベルＫＦはバンドの中央Ｅ１へ近づきフェルミレベルＢ
ｙが相対的に小さくなっている。
バンドの中央Ｅ１より上方にあるのは前述した様にａ−
Ｂ ｉ膜の一般的な測定の結果であって、理想的にはバ
ンドの中央Ｅ１と一致し、本発明のＭＩＳ型ＴＰＴを得
るためにはバンドの中央Ｅ１より下にあってもかまわな
い。Ａ−Ａ′線とＢ −Ｂ’線の間はｎ”−ａ Ｓｉ膜
でＰなどのドナー型不純物ドープの結果フェルミレベル
］ｆｉＦが相対的に大きくなっている。Ｂ ” ｍよシ
右側はノンドープ、もしくはＢなどのアクセプタ型不純
物ドープのａ −Ｓ ｉ膜であるためふたたびフエミレ
ベルＫＦはバンドの中央Ｅ１へ近づきフェルミレベルＢ
ｙが相対的に小さくなっている。
第５図（ｂ）はゲートに正電圧を印加して伝導体にキャ
リアである電子（黒点で示す）を誘起せしめ導電路を形
成した場合で、バンドの曲りの様子は第２図の従来の場
合と異なり、ノンドープミー８ｉ膜とｎ−ａ−８１膜の
界面Ａ −Ａ’ ａ付近まで、伝導帯の下端Ｅｃ、バン
ドの中央Ｅ１、及び価電子帯の上端Ｅｖの下方への曲が
シが広が９、同時に誘起電子もゲート絶縁膜とａ −Ｓ
ｉ膜の界面より、ａ−８ｉ膜の深い所に分布している
。またこのエネルギー分布のため電子のゲート絶縁膜方
向に対しては第２図の場合に比べて減速電界が生じてい
ることかわかる。
リアである電子（黒点で示す）を誘起せしめ導電路を形
成した場合で、バンドの曲りの様子は第２図の従来の場
合と異なり、ノンドープミー８ｉ膜とｎ−ａ−８１膜の
界面Ａ −Ａ’ ａ付近まで、伝導帯の下端Ｅｃ、バン
ドの中央Ｅ１、及び価電子帯の上端Ｅｖの下方への曲が
シが広が９、同時に誘起電子もゲート絶縁膜とａ −Ｓ
ｉ膜の界面より、ａ−８ｉ膜の深い所に分布している
。またこのエネルギー分布のため電子のゲート絶縁膜方
向に対しては第２図の場合に比べて減速電界が生じてい
ることかわかる。
以上の説明で、半導体膜はａ−８１で説明してきたが、
本発明はこれに限定されるものでなく、価電子制御可能
なものであれば良く、例えば多結晶シリコンなどであっ
てもかまわない。
本発明はこれに限定されるものでなく、価電子制御可能
なものであれば良く、例えば多結晶シリコンなどであっ
てもかまわない。
以上、本発明によれば、ＭｉＥＩ型ＴＰＴの半導体膜を
６層で形成し、そのフェルミレベルを体制することで導
電キャリアが絶縁膜との界面近くでなく、半導体膜のよ
シ深い所を流れるようになりＭ工Ｓ型ＴＦＴがＯＦ １
ｒの時のドレイン、ノース間電流を増大させること無し
に、ＴＰＴの特性を低下させている大きな要因であるゲ
ート絶縁膜に起因する局在準位の影響を低減せしめキャ
リアの移動度を高められるとともに、走行キャリアが絶
縁膜界面へ達する距離が長くなり、かつ減速電界によシ
絶縁膜界面の帯電状態を変化せしめることが少くなくな
シＭ工Ｓ型ＴＦＴの安定性の向上にも貢献することが可
能である。
６層で形成し、そのフェルミレベルを体制することで導
電キャリアが絶縁膜との界面近くでなく、半導体膜のよ
シ深い所を流れるようになりＭ工Ｓ型ＴＦＴがＯＦ １
ｒの時のドレイン、ノース間電流を増大させること無し
に、ＴＰＴの特性を低下させている大きな要因であるゲ
ート絶縁膜に起因する局在準位の影響を低減せしめキャ
リアの移動度を高められるとともに、走行キャリアが絶
縁膜界面へ達する距離が長くなり、かつ減速電界によシ
絶縁膜界面の帯電状態を変化せしめることが少くなくな
シＭ工Ｓ型ＴＦＴの安定性の向上にも貢献することが可
能である。
第１図は従来のＭＩＳ型ＴＰＴの断面図、第２図はＭ工
ＳＲ’１ＴＦＴの動作を説明するだめのエネルギーバン
ド図、第５図は本発明のＭＩＳ型ＴＰＴの実施例の断面
図、第４図はフェルミレベルＢｙとガス流量比の関係を
説明する図、第５図（ａ）は本発明のＭＩＳ型ＴＰＴの
エネルギーバンド図、第５図（ｂ）は本発明のＭＩＳ型
ＴＰＴの導電路形成時のエネルギーバンド図である。 １ ・・・・・・・・・・・・・・・・・・・・・透明
基板２ ・・・・・・・・・・・・・・・・・・・・・
ゲート３ ・・・・・・・・・・・・・・・・・・・
・・ ゲート絶縁「ｙ４１ ・・・・・・・・・・・・
・・・・・・・・・ ノンドープａ Ｓ ＩＪｌ’Ｊ４
２ ・・・・・・・・・・・・・・・・・・・・・ｎ
−ａ −Ｓ ｉ膜４６ ・・・・・・・・・・・・・・
・・・・・・・ノンドープ Ｓ １膜５．６ ・・・・
・・・・・・・・・・・ｎ ７− ａ −Ｓ ｉ膜７
・・・・・・・・・・・・・・・・・・・・・ ソース
電極８ ・・・・・・・・・・・・・・・・・・・・・
ドレイン電極以上
ＳＲ’１ＴＦＴの動作を説明するだめのエネルギーバン
ド図、第５図は本発明のＭＩＳ型ＴＰＴの実施例の断面
図、第４図はフェルミレベルＢｙとガス流量比の関係を
説明する図、第５図（ａ）は本発明のＭＩＳ型ＴＰＴの
エネルギーバンド図、第５図（ｂ）は本発明のＭＩＳ型
ＴＰＴの導電路形成時のエネルギーバンド図である。 １ ・・・・・・・・・・・・・・・・・・・・・透明
基板２ ・・・・・・・・・・・・・・・・・・・・・
ゲート３ ・・・・・・・・・・・・・・・・・・・
・・ ゲート絶縁「ｙ４１ ・・・・・・・・・・・・
・・・・・・・・・ ノンドープａ Ｓ ＩＪｌ’Ｊ４
２ ・・・・・・・・・・・・・・・・・・・・・ｎ
−ａ −Ｓ ｉ膜４６ ・・・・・・・・・・・・・・
・・・・・・・ノンドープ Ｓ １膜５．６ ・・・・
・・・・・・・・・・・ｎ ７− ａ −Ｓ ｉ膜７
・・・・・・・・・・・・・・・・・・・・・ ソース
電極８ ・・・・・・・・・・・・・・・・・・・・・
ドレイン電極以上
Claims (1)
- ゲート電極と、ソース及びドレイン電極と、前記ゲート
電極に接して形成される絶縁膜と、前記絶縁膜に接しか
つその両端がそれぞれ前記ソース及びドレイン電極と接
する半導体層とからなシ、絶縁基板上に形成されたＭＩ
Ｓ型薄膜トランジスタにおいて、前記半導体層が６層で
なり、前記絶縁膜に隣接する第一の半導体層のフェルミ
レベルが、第一の半導体層に隣接する第二の半導体層の
フェルミレベルよシ小さく、かつ第二の半導体層のフェ
ルミレベルが、第二の半導体層に隣接する第三の半導体
層のフェルミレベルよシ大きいことを特徴とするＭＩＳ
型薄膜トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21185483A JPS60105275A (ja) | 1983-11-11 | 1983-11-11 | Ｍｉｓ型薄膜トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21185483A JPS60105275A (ja) | 1983-11-11 | 1983-11-11 | Ｍｉｓ型薄膜トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60105275A true JPS60105275A (ja) | 1985-06-10 |
Family
ID=16612693
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21185483A Pending JPS60105275A (ja) | 1983-11-11 | 1983-11-11 | Ｍｉｓ型薄膜トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60105275A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2593327A1 (fr) * | 1986-01-23 | 1987-07-24 | Commissariat Energie Atomique | Procede de fabrication d'un transistor en couches minces utilisant deux ou trois niveaux de masquage |
| US5034340A (en) * | 1988-02-26 | 1991-07-23 | Seikosha Co., Ltd. | Amorphous silicon thin film transistor array substrate and method for producing the same |
| US5045905A (en) * | 1988-03-23 | 1991-09-03 | Nippon Precision Circuits Ltd. | Amorphous silicon thin film transistor |
| US5053354A (en) * | 1988-05-30 | 1991-10-01 | Seikosha Co., Ltd. | Method of fabricating a reverse staggered type silicon thin film transistor |
| EP0652595A2 (en) * | 1993-11-05 | 1995-05-10 | Sony Corporation | Thin film semiconductor device for display and method of producing same |
-
1983
- 1983-11-11 JP JP21185483A patent/JPS60105275A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2593327A1 (fr) * | 1986-01-23 | 1987-07-24 | Commissariat Energie Atomique | Procede de fabrication d'un transistor en couches minces utilisant deux ou trois niveaux de masquage |
| US5034340A (en) * | 1988-02-26 | 1991-07-23 | Seikosha Co., Ltd. | Amorphous silicon thin film transistor array substrate and method for producing the same |
| US5065202A (en) * | 1988-02-26 | 1991-11-12 | Seikosha Co., Ltd. | Amorphous silicon thin film transistor array substrate and method for producing the same |
| US5045905A (en) * | 1988-03-23 | 1991-09-03 | Nippon Precision Circuits Ltd. | Amorphous silicon thin film transistor |
| US5053354A (en) * | 1988-05-30 | 1991-10-01 | Seikosha Co., Ltd. | Method of fabricating a reverse staggered type silicon thin film transistor |
| EP0652595A2 (en) * | 1993-11-05 | 1995-05-10 | Sony Corporation | Thin film semiconductor device for display and method of producing same |
| EP0652595A3 (en) * | 1993-11-05 | 1997-10-01 | Sony Corp | Thin film semiconductor device for visual display and its manufacturing process. |
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