KR101624484B1 - 트랜지스터의 제작 방법 - Google Patents

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모토무 쿠라타
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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    • H01L29/41733—Source or drain electrodes for field effect devices for thin film transistors with insulated gate

Abstract

박막 트랜지스터의 오프 전류를 저감시키고, 온 전류를 향상시키고, 전기적 특성의 편차를 저감시킨다. 역 스태거, 채널 에치형의 박막 트랜지스터의 제작 방법에 있어서, 소스 전극 및 드레인 전극에서 노출되는 일 도전형을 부여하는 불순물 원소를 포함하는 반도체 층 및 그 아래에 접하여 형성되는 층에 있는 비정질 반도체 층의 일부를 제 1 드라이 에칭에 의하여 제거하고, 제 1 드라이 에칭에 의하여 노출된 비정질 반도체 층의 일부를 제 2 드라이 에칭에 의하여 제거하고, 제 2 드라이 에칭에 의하여 노출된 비정질 반도체 층의 표면에 플라즈마 처리를 행함으로써 변질층(變質層)을 형성한다.
플라즈마, 미결정, TFT, 스라이트(slight) 에칭, 장치.

Description

트랜지스터의 제작 방법{MANUFACTURING METHOD OF TRANSISTOR}
본 발명은, 박막 트랜지스터의 제작 방법에 관한 것이다. 또한, 상기 박막 트랜지스터를 갖는 표시 장치에 관한 것이다. 또한, 액정 표시 장치 등에 대표되는 전기 광학 장치 및 이러한 표시 장치를 부품으로서 탑재한 전자 기기에 관한 것이다.
본 명세서 중에 있어서 반도체 장치란, 반도체 특성을 이용함으로써 기능할 수 있는 장치 전반을 가리키고, 표시 장치, 반도체 회로 및 전자 기기는 모두 반도체 장치이다.
근년에 들어, 절연 표면을 갖는 기판 위에 형성된 반도체 박막(두께가 수십nm 내지 수백nm 정도)을 사용하여 박막 트랜지스터(TFT라고도 기재한다)를 구성하는 기술이 주목을 받고 있다. 박막 트랜지스터는 IC나 표시 장치와 같은 전자 디바이스에 광범위하게 응용된다. 특히, 액정 표시장치 등으로 대표되는 표시 장치의 스위칭 소자로서 개발이 시급하다.
액정 표시 장치 등의 표시 장치에서는, 스위칭 소자로서 주로 아모퍼스 실리 콘 박막 트랜지스터가 실용화된다. 또한, 대표적으로는, 아모퍼스 실리콘으로 형성된 채널 형성 영역을 갖는 채널 에치형의 역 스태거형(또는, 보텀 게이트형) TFT가 다용(多用)된다.
채널 에치형은 박막 트랜지스터를 제작하는 동안, 백 채널부가 대기 및 작업 환경하(環境下)에 노출되기 때문에, 아모퍼스 실리콘과 층간 절연막의 계면부인 백 채널부가 오염되고, 계면에 불순물이 부착하고 오프 전류에 영향을 끼칠 가능성이 있다. 또한, 채널 에치형은, 백 채널부가 에칭되기 때문에 계면에 대미지가 생기고, 트랜지스터 특성의 오프 전류 증가의 요인이 된다.
이러한 백 채널부의 표면에 부착하는 불순물을 제거하기 위한 기술로서, H2 또는 He가 존재하는 분위기 가스로 플라즈마 방전을 행하고, 표면 처리를 행하여 백 채널부의 표면에 부착하는 불순물을 제거하는 것이 개시된다(특허 문헌 1 참조).
[특허 문헌 1] 특개평11-274504
백 채널부에 H2 또는 He가 존재하는 분위기 가스로 플라즈마 방전을 행함으로써 불순물을 제거할 수 있지만, 백 채널부에 플라즈마 손상에 의한 대미지를 끼쳐 버리고, TFT 특성의 오프 전류가 증가하고, 이동도가 저하할 우려가 있다.
그래서, 본 발명의 일 형태는, 박막 트랜지스터의 온 전류가 높고, 오프 전 류를 저감시키고, 이동도를 향상시키는 것을 목적의 하나로 한다. 또한, 본 발명의 일 형태는, TFT의 소자간, 기판간, 로트(lot)간의 전기적 특성의 편차를 저감하는 것을 목적의 하나로 한다. 또한, 본 발명의 일 형태는, 표시 장치의 화질의 향상을 도모하는 것을 목적의 하나로 한다.
상기 목적을 달성하기 위해서 본 발명의 일 형태는 게이트 전극이 형성된 절연 표면을 갖는 기판 위에 게이트 절연층을 형성하고, 상기 게이트 전극층 위에 미결정 반도체 층을 형성하고, 상기 미결정 반도체 층 위에 비정질 반도체 층을 형성하고, 상기 비정질 반도체 층 위에 소스 영역 및 드레인 영역을 형성하는, 일 도전형을 부여하는 불순물 원소를 포함하는 반도체 층을 형성하고, 상기 일 도전형을 부여하는 불순물 원소를 포함하는 반도체 층 위에 마스크를 사용하여 소스 전극 및 드레인 전극을 형성하고, 상기 소스 전극 및 드레인 전극에서 노출되는 상기 일 도전형을 부여하는 불순물 원소를 포함하는 반도체 층 및 그 아래에 접하여 형성되는 상기 비정질 반도체 층의 일부를 제 1 드라이 에칭에 의하여 제거하고, 상기 제 1 드라이 에칭에 의하여 노출된 상기 비정질 반도체 층의 일부를 제 2 드라이 에칭에 의하여 제거하고, 상기 제 2 드라이 에칭에 의하여 노출된 상기 비정질 반도체 층의 표면에 플라즈마 처리를 행함으로써 변질층(절연층이라고도 기재한다)을 형성하는 것을 특징으로 하는 박막 트랜지스터의 제작 방법을 제공한다.
제 1 드라이 에칭에 의하여 노출된 비정질 반도체 층의 일부를 제 2 드라이 에칭에 의하여 제거함으로써, 노출된 비정질 반도체 층의 표면에 존재하는 에칭 잔 사(殘渣) 등의 불순물을 제거할 수 있다. 또한, 제 2 드라이 에칭 후에 플라즈마 처리를 행함으로써, 변질층을 형성할 수 있다.
플라즈마 처리는, 제 2 드라이 에칭에 의하여 노출된 비정질 반도체 층의 표면에 OH 유리기(遊離基)를 포함하는 플라즈마에 노출시키는 것이 바람직하다. 비정질 반도체 층의 표면을 OH 유리기를 포함하는 플라즈마에 노출시킴으로써, 제 1 드라이 에칭 및 제 2 드라이 에칭시에 형성된 댕글링 본드에 OH 유리기가 작용하여 OH 유리기에 의하여 댕글링 본드를 종단화(終端化)시킬 수 있다. 그 결과, 노출된 비정질 반도체 층의 표면에 안정한 변질층을 형성할 수 있다. 이로써, 오프 전류가 낮은, 스위칭 특성이 우수한 박막 트랜지스터로 할 수 있다. 또한, 전기적 특성의 편차를 저감할 수 있다.
또한, 플라즈마 처리는 플라즈마 발생실과 반응실이 분리한 다운 플로우(down-flow)형의 플라즈마 처리 장치에서 행하는 것이 바람직하다. 다운 플로우형의 플라즈마 처리 장치는 시료와 플라즈마가 발생하는 영역과 이간하기 때문에, 플라즈마 처리에 의한 시료의 플라즈마 손상이 억제되기 때문에 바람직하다.
본 발명의 일 형태에 따른 박막 트랜지스터의 채널 형성 영역을 형성하는 반도체 층의 구성으로서, 게이트 절연층 측에 복수의 결정 영역을 포함하는 제 1 반도체 층을 배치하고, 소스 영역 및 드레인 영역 측에 비정질 구조를 갖는 제 2 반도체 층을 배치한다. 복수의 결정 영역을 포함하는 반도체(대표적으로는, 미결정 반도체)와 비정질 구조를 갖는 반도체(대표적으로는, 비정질 반도체)를 적층시킴으로써, 바람직한 오프 전류와 온 전류의 양립(兩立)을 도모한다. 또한, 비정질 구 조를 갖는 제 2 반도체 층을 박막 트랜지스터의 채널 형성 영역으로서 사용할 수도 있다.
본 발명의 일 형태에 의하여 온 전류가 높고, 오프 전류가 낮은, 스위칭 특성이 우수한 박막 트랜지스터를 제작할 수 있다. 또한, TFT의 소자간, 기판간, 로트간의 전기적 특성의 편차를 저감할 수 있다. 이러한 TFT를 사용하여 표시 장치를 제작함으로써, 화질을 향상시킨 표시 장치를 제작할 수 있다.
이하에서는, 본 발명의 실시형태에 대해서, 도면을 참조하여 자세히 설명한다. 그러나, 이하의 설명에 한정되지 않고, 본 발명의 취지 및 범위에서 벗어남이 없이 그 형태 및 상세한 사항은 다양하게 변경될 수 있다는 것은 당업자라면 용이하게 이해할 수 있다. 따라서, 본 발명이 이하에 나타내는 실시형태 및 실시예의 기재 내용에 한정하여 해석되는 것은 아니다. 또한, 도면을 사용하여 본 발명의 일 형태를 설명하는 데에, 동일한 것을 가리키는 부호는 다른 도면간에서도 공통하게 사용한다.
또한, 본 명세서에 있어서, “온 전류”란 트랜지스터가 온 상태일 때, 소스와 드레인의 사이에 흐르는 전류이다. “오프 전류”란, 트랜지스터가 오프 상태일 때, 소스와 드레인의 사이에 흐르는 전류이다. 예를 들어, n채널형의 트랜지스터의 경우, 임계값 전압보다 낮은 게이트 전압일 때에 소스와 드레인의 사이에 흐르는 리크 전류이다.
또한, 본 명세서에 있어서, “막”이란 전면에 형성되고, 패턴 형성되지 않는 것을 가리킨다. 그리고, “층”이란 레지스트 마스크 등에 의하여 원하는 형상으로 패턴 형성되는 것을 가리킨다. 또한, 상술한 “막”과 “층”의 구별은 편의적으로 행하는 것이며, 막과 층을 특별히 구별하지 않고 사용하는 경우가 있다. 또한, 적층막의 각 층에 대해서도, 막과 층을 특별히 구별하지 않고 사용하는 경우가 있다.
(실시형태 1)
본 실시형태에서는, 본 발명의 일 형태에 따른 박막 트랜지스터에 대해서, 도면을 참조하여 설명한다.
도 1a 및 도 1b는, 본 발명의 일 형태에 따른 박막 트랜지스터의 상면도 및 단면도이다. 도 1a 및 도 1b에 도시하는 박막 트랜지스터는, 기판(101) 위에 형성된 게이트 전극층(102)과 상기 게이트 전극층(102)을 피복하는 게이트 절연막(103)과, 상기 게이트 절연막(103) 위에 형성된 제 1 반도체 층(108)(미결정 반도체 층이라고도 기재한다)과, 상기 제 1 반도체 층(108) 위에 접하여 형성된 제 2 반도체 층(114)(비정질 반도체 층이라고도 기재한다)과, 상기 제 2 반도체 층(114) 위에 접하여 이간하여 형성된 한 쌍의 불순물 반도체 층(115)과 한 쌍의 불순물 반도체 층(115)에 접하여 이간하여 형성된 한 쌍의 배선층(113)으로 구성되는, 소위 역 스태거형의 박막 트랜지스터이다. 제 1 반도체 층(108)은, 복수의 결정 영역을 포함하는 반도체 층이다. 제 2 반도체 층(114)은, 비정질 구조를 갖는 반도체 층이다. 제 2 반도체 층(114)에 형성된 오목부의 표면에는 절연층(116)이 형성된다. 한 쌍 의 불순물 반도체 층(115)은, 일 도전형을 부여하는 불순물 원소가 첨가된 일 도전형의 불순물 반도체 층이며, 소스 영역 및 드레인 영역을 구성한다. 또한, 한 쌍의 배선층(113)은, 소스 전극 및 드레인 전극을 구성한다. 이간하여 형성된 한 쌍의 불순물 반도체 층(115)에 대응하여 한 쌍의 배선층(113)이 이간하여 형성된다. 즉, 한 쌍의 불순물 반도체 층(115)의 한 쪽의 상층에 한 쌍의 배선층(113)의 한 쪽이 형성되고, 한 쌍의 불순물 반도체 층(115)의 다른 쪽 상층에 한 쌍의 배선층(113)의 다른 쪽이 형성된다. 배선층(113) 위에는 보호층으로서 기능하는 절연층(117)이 형성된다. 또한, 각 층은 원하는 형상으로 패턴 형성된다.
본 실시형태에 따른 박막 트랜지스터는, 온 상태의 경우는, 제 1 반도체 층(108)을 캐리어가 흐른다. 복수의 결정 영역을 포함하는 제 1 반도체 층(108)은, 비정질 구조를 갖는 제 2 반도체 층(114)보다 높은 전기 전도도를 갖기 때문에, 비정질 반도체로 채널 형성 영역을 구성하는 박막 트랜지스터보다 높은 온 전류를 발생시키도록 작용한다. 또한, 본 실시형태에 따른 박막 트랜지스터는 오프 상태의 경우는 제 2 반도체 층(114)을 리크 전류가 흐른다. 비정질 구조를 갖는 제 2 반도체 층(114)은 결정 영역을 포함하는 제 1 반도체 층(108)보다 낮은 전기 전도도를 갖기 때문에, 미결정 반도체로 채널 형성 영역을 구성하는 박막 트랜지스터보다 오프 전류를 저감시키도록 작용한다. 즉, 게이트 절연층 측에 제 1 반도체 층을 배치하고, 소스 영역 및 드레인 영역을 구성하는 불순물 반도체 층 측에 제 2 반도체 층을 배치함으로써 오프 전류를 저감시키는 것과 함께 온 전류의 향상을 양립시킬 수 있다.
게이트 전극층(102) 위에 형성된 게이트 절연막(103)과, 이간하여 형성된 한 쌍의 불순물 반도체 층(115)의 사이에 게이트 절연막(103) 측으로부터 제 1 반도체 층(108), 제 2 반도체 층(114)이 순차로 형성된다. 제 1 반도체 층(108) 및 제 2 반도체 층(114)의 적층 구조는, 게이트 절연막(103)을 사이에 두고 게이트 전극층(102)과 다른 영역을 갖는다. 또한, 제 1 반도체 층(108), 및 제 2 반도체 층(114)의 적층 구조는, 한 쌍의 불순물 반도체 층(115) 및 한 쌍의 배선층(113)과 겹치는 영역을 갖는다. 제 1 반도체 층(108) 및 제 2 반도체 층(114)의 적층 구조는, 적어도 박막 트랜지스터의 채널 길이 방향으로 연장된다. 여기서는, 제 1 반도체 층(108) 및 제 2 반도체 층(114)의 적층 구조는 이간하여 형성된 한 쌍의 불순물 반도체 층(115)의 한 방향으로부터 다른 방향으로 연속하여 형성된다. 또한, 이간하여 형성된 한 쌍의 배선층(113)의 한 방향으로부터 다른 방향으로 연속하여 형성된다고도 할 수 있다.
제 1 반도체 층(108)은 복수의 결정 영역을 포함하는 반도체 층이다. 복수의 결정 영역을 포함하는 제 1 반도체 층(108)은, 대표적으로는, 미결정 반도체로 형성되고, 미결정 실리콘, 미결정 실리콘 게르마늄, 미결정 게르마늄 등으로 형성된다.
본 형태에 나타내는 미결정 반도체란, 비정질과 결정 구조(단결정, 다결정을 포함한다)의 중간적인 구조의 반도체이다. 미결정 반도체는, 자유 에너지적으로 안정한 제 3 상태를 갖는 반도체이다. 예시적으로는, 결정 입경이 2nm 이상 200nm 이하, 바람직하게는, 10nm 이상 80nm 이하, 보다 바람직하게는, 20nm 이상 50nm 이 하인 반도체 층이다. 미결정 반도체의 대표예인 미결정 실리콘의 라만 스펙트럼은, 단결정 실리콘을 나타내는 520/cm보다 저파수 측에 시프트한다. 즉, 단결정 실리콘을 나타내는 520/cm와 비정질 실리콘을 나타내는 480/cm의 사이에 미결정 실리콘의 라만 스펙트럼의 피크가 있다. 또한, 미결합수(댕글링 본드)를 종단시키기 위해서 수소 또는 할로겐을 적어도 1원자% 또는 그 이상으로 포함시킨다. 또한, 헬륨, 아르곤, 크립톤, 또는 네온 등의 희소 가스 원소를 포함시켜 격자 왜곡을 더 촉진시킴으로써, 미결정 구조의 안정성이 높아지고, 양호한 미결정 반도체를 얻을 수 있다. 이러한 제 1 반도체 층에 관한 기술은 예를 들어, 미국 특허4,409,134호에서 개시된다. 단, 본 실시형태에 있어서, 미결정 반도체의 개념은 상술한 결정 입경에만 고정되지 않는다. 또한, 동등(同等)의 물성값을 갖는 것이라면, 다른 반도체 재료로 치환할 수도 있다.
제 1 반도체 층(108)의 두께는 2nm 이상 60nm 이하, 바람직하게는, 10nm 이상 30nm 이하로 한다.
제 2 반도체 층(114)은, 비정질 구조를 갖는 반도체 층이다. 비정질 구조를 갖는 제 2 반도체 층(114)은, 대표적으로는 비정질 반도체로 구성되고, 비정질 실리콘, 또는 게르마늄을 포함하는 비정질 실리콘 등으로 형성된다. 제 2 반도체 층(114)의 두께는, 30nm 이상 200nm 이하, 바람직하게는, 50nm 이상 150nm 이하로 한다.
박막 트랜지스터는, 게이트 전극에 인가하는 전압에 의하여, 소스 영역 및 드레인 영역의 사이를 흐르는 캐리어(전자 또는 정공)를 제어한다. 여기서는, 소 스 영역 및 드레인 영역을 구성하는 한 쌍의 불순물 반도체 층(115)간(한 쌍의 불순물 반도체 층(115)이 이간되어 이루어지는 틈)에 있어서, 게이트 전극층(102)과 겹치는 영역의 제 1 반도체 층(108) 및 제 2 반도체 층(114)을 캐리어가 흐른다.
박막 트랜지스터가 온 상태일 때, 게이트 절연막(103) 및 제 1 반도체 층(108)의 계면 부근에 있어서, 많은 캐리어가 유기(誘起)된다. 그리고, 본 발명의 일 형태에 따른 박막 트랜지스터가 온 상태가 되면, 제 1 반도체 층(108)에 유기된 캐리어가 한 쌍의 배선층(113)의 한 쪽에서 다른 쪽에 흐른다. 본 발명의 일 형태에 따른 박막 트랜지스터가 오프 상태일 때는, 소스 영역 및 드레인 영역간을 연결하는 층의 표면(백 채널)부를 오프 전류가 흐른다.
또한, 복수의 결정 영역을 포함하는 제 1 반도체 층(108)은, 캐리어로서 전자를 공급하는 불순물 원소인 도너가 첨가된 반도체(대표적으로는, 미결정 반도체), 또는 캐리어로서 정공을 공급하는 불순물 원소인 억셉터가 첨가된 반도체(대표적으로는 미결정 반도체)로 형성할 수도 있다. 도너가 되는 불순물 원소는, 대표적으로는 주기율표 제 15 족인 인, 비소, 또는 안티몬 등을 들 수 있다. 억셉터가 되는 불순물 원소는, 대표적으로는 주기율표 제 13 족 원소인 붕소 또는 알루미늄 등을 들 수 있다.
도 1a 및 도 1b에 도시하는 박막 트랜지스터는, 소스 영역 및 드레인 영역을 구성하는 한 쌍의 불순물 반도체 층(115)간에 위치하는 반도체 층에 불순물 반도체 층(115)과 접하는 반도체 층과 비교하여 오목부를 갖는 예를 나타낸다. 이러한 박막 트랜지스터는 채널 에칭형이라고도 한다. 본 발명의 일 형태에 따른 박막 트랜 지스터는, 제 2 반도체 층(114)에 오목부를 갖고, 오목부에는 절연층(116)이 존재한다.
또한, 도 1a 및 도 1b에 도시하는 박막 트랜지스터는, 액정 표시 장치 또는 EL 표시 장치로 대표되는 발광 표시 장치의 화소부에 형성되는 화소 트랜지스터에 적용할 수 있다. 따라서, 도시한 예에서는, 절연층(117)에 개구부가 형성되고, 절연층(117) 위에 화소 전극층(118)이 형성되고, 절연층(117)에 형성된 개구부를 통하여 화소 전극층(118)과, 한 쌍의 배선층(113)의 한 쪽이 접속된다.
또한, 소스 전극 및 드레인 전극의 한 쪽의 상면 형상은, U자형(또는 ㄷ자형, 마제(馬蹄)형이라고도 한다)의 형상으로 형성되고, 상기 U자형의 형상인 소스 전극 및 드레인 전극의 한 쪽이 소스 전극 및 드레인 전극의 다른 쪽을 둘러싼다. 소스 전극 및 드레인 전극의 거리는 대략 일정하게 유지된다(도 1b 참조).
박막 트랜지스터를 상술한 형상으로 함으로써, 상기 박막 트랜지스터의 채널 폭을 크게 할 수 있고, 전류량이 증대한다. 또한, 전기적 특성의 편차를 저감할 수 있다. 또한, 제작 공정에 있어서의 마스크 패턴의 어긋남에 의한 신뢰성의 저하를 억제할 수 있다. 다만, 본 발명의 일 형태는 이것에 한정되지 않고, 박막 트랜지스터의 소스 전극 및 드레인 전극의 한 쪽이 반드시 U자형이 아니라도 좋다.
다음, 도 1a 및 도 1b에 도시하는 박막 트랜지스터의 제작 방법에 대해서 설명한다. 미결정 반도체를 갖는 박막 트랜지스터에서는, p채널형 박막 트랜지스터보다 n채널형 박막 트랜지스터가 캐리어의 이동도가 높다. 또한, 동일의 기판 위에 형성하는 박막 트랜지스터를 모두 동일의 극성(極性)에 통일하면, 공정수를 저 감할 수 있어, 바람직하다. 따라서, 본 실시형태에서는 n채널형의 박막 트랜지스터의 제작 방법에 대해서 설명한다.
우선, 기판(101) 위에 게이트 전극층(102)을 형성한다(도 2a 참조).
기판(101)으로서는, 유리 기판, 세라믹 기판 이외, 본 제작 공정의 처리 온도에 견딜 수 있는 정도의 내열성을 갖는 플라스틱 기판 등을 사용할 수 있다. 또한, 기판에 투광성이 필요하지 않는 경우에는, 스테인리스 합금 등의 금속의 기판 표면에 절연층을 형성한 것을 사용하여도 좋다. 유리 기판으로서는, 예를 들어, 바륨 보로실리케이트 유리, 알루미노 보로실리케이트 유리, 또는 알루미노 실리케이트 유리 등의 무알칼리 유리 기판을 사용하면 좋다. 기판(101)이 마더 유리인 경우에는, 제 1 세대(예를 들어, 320mm×400mm) 내지 제 7 세대(1870mm×2200mm), 제 8 세대(예를 들어, 2200mm×2400mm)의 기판을 사용할 수 있을 뿐만 아니라, 제 9 세대(예를 들어, 2400mm×2800mm), 제 10 세대(예를 들어, 2950mm×3400mm)의 기판을 사용할 수 있다.
게이트 전극층(102)은, 몰리브덴, 티타늄, 크롬, 탄탈, 텅스텐, 알루미늄, 구리, 네오디뮴, 스칸듐 등의 금속 재료 또는 이들을 주성분으로 하는 합금 재료를 사용하여 단층 구조 또는 적층 구조로서 형성할 수 있다. 또한, 게이트 전극층(102)은, 기판(101) 위에 스퍼터링법 또는 진공 증착법을 사용하여 도전막을 형성하고, 상기 도전막 위에 포토리소그래피법 또는 잉크젯법 등에 의하여 마스크를 형성하고, 상기 마스크를 사용하여 도전막을 에칭하여 형성할 수 있다. 또한, 은, 금 또는 구리 등의 도전성 나노 페이스트를 잉크젯법에 의하여 기판 위에 토출하 고, 소성함으로써 형성할 수도 있다. 여기서는, 기판(101) 위에 도전막을 형성하고, 포토 마스크를 사용하여 형성한 레지스트 마스크를 사용하여 도전막을 에칭하여 게이트 전극층(102)을 형성한다.
게이트 전극층(102)으로서 알루미늄을 사용하는 경우에는, 탄탈을 첨가하여 합금화한 Al-Ta 합금을 사용하면 힐록이 억제되기 때문에, 바람직하다. 또한, 네오디뮴을 첨가하여 합금화한 Al-Nd 합금을 사용하면, 힐록이 억제될 뿐만 아니라, 저항이 낮은 배선을 형성할 수 있기 때문에, 더 바람직하다. 또한, 게이트 전극층(102)으로서, 인 등의 불순물 원소를 도핑한 다결정 실리콘으로 대표되는 반도체나 AgPdCu 합금을 사용하여도 좋다. 예를 들어, 알루미늄 층 위에 몰리브덴 층이 적층된 2층의 적층 구조, 또는 구리층 위에 몰리브덴 층을 적층한 2층 구조, 또는 구리층 위에 질화티타늄층 또는 질화탄탈층을 적층한 2층 구조로 하는 것이 바람직하다. 전기적 저항이 낮은 층 위에 배리어층으로서 기능하는 금속층이 적층됨으로써, 전기적 저항이 낮고, 또 금속층에서 상층에 형성되는 반도체 층에의 금속 원소의 확산을 방지할 수 있다. 또는, 질화티타늄층과 몰리브덴층으로 구성되는 2층의 적층 구조, 또는 막 두께 50nm의 텅스텐층과 막 두께 500nm의 알루미늄과 실리콘의 합금층과 막 두께 30nm의 질화티타늄층을 적층한 3층의 적층 구조로 하여도 좋다. 또한, 상술한 바와 같이, 3층의 적층 구조로 하는 경우에는, 게이트 전극층(102)을 구성하는 제 1 도전막의 텅스텐 대신에 질화텅스텐을 사용하여도 좋고, 제 2 도전막의 알루미늄과 실리콘의 합금 대신에 알루미늄과 티타늄의 합금을 사용하여도 좋고, 제 3 도전막의 질화티타늄 대신에 티타늄을 사용하여도 좋다. 예를 들어, Al- Nd 합금층 위에 몰리브덴 층을 적층하여 형성하면, 내열성이 우수하고, 또 전기적으로 저저항의 도전막을 형성할 수 있다. 또한, 게이트 전극층(102)과 기판(101)의 밀착성 향상 및 하지에의 확산을 방지하는 배리어 메탈로서, 상술한 금속 재료의 질화물층을 기판(101)과 게이트 전극층(102)의 사이에 형성하여도 좋다.
또한, 게이트 전극층(102)의 측면은 테이퍼 형상으로 하는 것이 바람직하다. 게이트 전극층(102) 위에는 후의 공정에서 절연층, 반도체 층 및 배선층을 형성하기 때문에, 단차(段差)의 개소에 있어서의 단선을 방지하기 위해서이다. 게이트 전극층(102)의 측면을 테이퍼 형상으로 하기 위해서는, 레지스트 마스크를 후퇴시키면서 에칭을 행하면 좋다. 예를 들어, 에칭 가스에 산소 가스를 포함시킴으로써, 레지스트를 후퇴시키면서 에칭을 행할 수 있다.
또한, 게이트 전극층(102)을 형성하는 공정에 의하여 게이트 배선(주사선)도 동시에 형성할 수 있다. 또한, 화소부가 갖는 용량선도 동시에 형성할 수 있다. 또한, 주사선이란 화소를 선택하는 배선을 가리키고, 용량선이란 화소의 유지 용량의 한 쪽의 전극에 접속된 배선을 가리킨다. 다만, 이것에 한정되지 않고, 게이트 배선 및 용량 배선의 한쪽 또는 양쪽 모두와, 게이트 전극층(102)은 별도로 형성하여도 좋다.
다음, 게이트 전극층(102)을 덮어 게이트 절연막(103)을 형성한다(도 2a 참조). 게이트 절연막(103)은, CVD법 또는 스퍼터링법 등을 사용하여 산화실리콘막, 질화실리콘막, 산화질화실리콘막 또는 질화산화실리콘막을 단층 또는 적층으로 형성할 수 있다. 또한, 게이트 절연막(103)은, 고주파수(1GHz 정도)의 마이크로파 플라즈마 CVD 장치를 사용하여 형성하여도 좋다. 마이크로파 플라즈마 CVD 장치를 사용하여 높은 주파수에 의하여 게이트 절연막(103)을 형성하면, 치밀한 층을 형성할 수 있다. 게이트 절연막(103)을 치밀하게 형성하면, 게이트 전극과 드레인 전극 및 소스 전극의 사이의 내압을 향상시킬 수 있기 때문에, 신뢰성이 높은 박막 트랜지스터를 얻을 수 있다. 또한, 게이트 절연막(103)을 산화질화실리콘에 의하여 형성함으로써, 트랜지스터의 임계값 전압의 변동을 억제할 수 있다.
또한, 본 명세서 중에 있어서, 산화질화실리콘이란, 그 조성으로서, 질소보다 산소의 함유량이 많은 것으로, 바람직하게는, 러더퍼드 후방 산란법(RBS: Rutherford Backscattering Spectrometry) 및 수소 전방 산란법(HFS: Hydrogen Forward Scattering)을 사용하여 측정한 경우에, 농도 범위로서 산소가 50at.% 내지 70at.%, 질소가 0.5at.% 내지 15at.%, 실리콘이 25at.% 내지 35at.%, 수소가 0.1at.% 내지 10at.%의 범위로 포함되는 것을 말한다. 또한, 질화산화실리콘이란, 그 조성으로서, 산소보다 질소의 함유량이 많은 것으로, 바람직하게는, RBS 및 HFS를 사용하여 측정한 경우에, 농도 범위로서 산소가 5at.% 내지 30at.%, 질소가 20at.% 내지 55at.%, 실리콘이 25at.% 내지 35at.%, 수소가 10at.% 내지 30at.% 이하의 범위로 포함되는 것을 말한다. 다만, 산화질화실리콘 또는 질화산화실리콘을 구성하는 원자의 합계를 100at.%로 할 때, 질소, 산소, 실리콘 및 수소의 함유 비율이 상기 범위 내에 포함된다.
다음, 게이트 절연막(103) 위에 복수의 결정 영역을 포함하는 제 1 반도체 막(104)을 형성한다(도 2b 참조). 제 1 반도체 막(104)은, 복수의 결정 영역을 포 함하는 반도체, 대표적으로는, 미결정 반도체의 생성이 가능한 혼합 비율로 반도체 재료 가스와 희석 가스를 반응 가스로 하여, 플라즈마를 생성하여 성막한다. 구체적으로는, 실란으로 대표되는 반도체 재료 가스를 수소 등으로 희석한 반응 가스(재료 가스라고도 한다)를 반응 공간 내에 도입하고, 소정의 압력을 유지하고 플라즈마, 대표적으로는, 글로우 방전 플라즈마를 생성하고, 반응 공간 내에 놓여진 피처리 기판 위에 피막(복수의 결정 영역을 포함하는 반도체 막)이 성막된다. 반도체 가스로서는, 실란, 디실란으로 대표되는 수소화 실리콘을 사용할 수 있다. 수소는 희석 가스의 대표예이며, 수소화 실리콘 및 수소에 더하여 헬륨, 아르곤, 크립톤 및 네온 중으로부터 선택된 1종 또는 복수 종의 희서 가스 원소로 희석하고, 제 1 반도체 막(104)을 형성할 수도 있다. 희석은 수소화 실리콘에 대해서 수소의 유량 비율을 5배 이상 200배 이하, 바람직하게는, 50배 이상 150배 이하, 더 바람직하게는, 100배로 한다. 예를 들어, 제 1 반도체 막(104)은, 플라즈마 CVD 장치의 처리실(챔버, 반응실, 성막실, 반응 공간이라고도 한다) 내에 있어서, 실란으로 대표되는 반도체 재료 가스를 수소 등으로 희석하여, 글로우 방전 플라즈마에 의하여 형성할 수 있다. 또한, 수소화 실리콘 대신에 SiH2Cl2, SiHCl3, SiCl4 등의 염화실리콘 또는 SiF4 등의 불화실리콘을 사용할 수 있다. 글로우 방전 플라즈마의 생성은, 1 MHz 내지 20 MHz, 대표적으로는 13.56 MHz의 고주파 전력, 또는 20 MHz보다 크고 120 MHz 정도까지의 고주파 전력, 대표적으로는 27.12 MHz, 60 MHz를 인가함으로써 행해진다. 또한, 주파수가 1GHz 이상의 마이크로파의 고주파 전력을 인 가하여도 좋다. 주파수가 1GHz 이상의 마이크로파 플라즈마에 의하여 형성된 막은 전자 밀도가 높고, 수소화 실리콘의 해리(解離)가 쉽게 된다. 따라서, 마이크로파 플라즈마를 사용한 복수의 결정 영역을 포함하는 반도체 막의 형성은, 주파수가 수십MHz 이상 수백MHz 이하의 고주파 플라즈마 CVD법에 의하여 형성한 경우와 비교하여 복수의 결정 영역을 포함하는 반도체 막의 제작이 용이하고, 성막 속도를 높일 수 있고, 생산성을 향상시킬 수 있다.
복수의 결정 영역을 포함하는 제 1 반도체 막(104)은, 2nm 이상 60nm 이하, 바람직하게는, 10nm 이상 30nm 이하의 두께로 형성하면 좋다. 또한, 복수의 결정 영역을 포함하는 반도체 막이 미결정 반도체인 경우, 미결정 반도체 막의 성막 속도는, 비정질 반도체 막의 성막 속도의 1/10 내지 1/100로 느리기 때문에, 얇게 형성하여 스루풋을 향상시키는 것이 바람직하다.
다음, 제 1 반도체 막(104) 위에 비정질 구조를 갖는 제 2 반도체 막(105)을 형성한다(도 2b 참조). 비정질 구조를 갖는 제 2 반도체 막(105), 대표적으로는 비정질 반도체 막은, 실란으로 대표되는 반도체 재료 가스를 사용하여 플라즈마를 생성하여 성막한다. 반도체 재료 가스는, 제 1 반도체 막(104)과 같은 재료를 사용할 수 있고, 실란, 디실란으로 대표되는 수소화실리콘, 불화실리콘 또는 염화실리콘을 헬륨, 아르곤, 크립톤, 네온 중으로부터 선택된 1종 또는 복수 종의 희소 가스 원소로 희석하고, 플라즈마 CVD법에 의하여 형성할 수 있다. 또한, 수소화실리콘의 유량의 1배 이상 10배 이하, 바람직하게는, 1배 이상 5배 이하의 유량의 수소를 사용하여 희석하여 수소를 포함하는 비정질 반도체를 형성할 수 있다. 또한, 상기 수소를 포함하는 비정질 반도체에 불소, 염소 등의 할로겐 원소를 첨가하여도 좋다.
또한, 비정질 구조를 갖는 제 2 반도체 막(105)은, 타깃에 실리콘, 게르마늄 등의 반도체 타깃을 사용하여, 수소 또는 희소 가스로 스퍼터링하여 비정질 반도체를 형성할 수 있다. 즉, 제 2 반도체 막(105)을 스퍼터링법에 의하여 형성할 수 있다.
다음, 제 2 반도체 막(105) 위에 일 도전형을 부여하는 불순물 원소가 첨가된 일 도전형의 불순물 반도체 막(106)을 형성한다(도 2b 참조).
여기서는, n채널형 박막 트랜지스터를 형성하기 때문에, 불순물 반도체 막(106)은 도너가 되는 일 도전형을 부여하는 불순물 원소(n형을 부여하는 불순물 원소라고도 부른다)를 포함하는 반도체 막(불순물 반도체 막)을 형성한다. 불순물 반도체 막(106)을 후에 에칭함으로써, 소스 영역 및 드레인 영역을 구성하는 한 쌍의 일 도전형의 불순물 반도체 층을 형성한다. n채널형의 박막 트랜지스터를 형성하는 경우에는, 도너가 되는 불순물 원소로서 인을 첨가하여 불순물 반도체 막(106)을 형성하면 좋고, 실란으로 대표되는 반도체 재료 가스에 포스핀(PH3) 등의 n형을 부여하는 불순물 원소를 포함하는 기체를 더하여 형성할 수 있다. 불순물 반도체 막(106)은, 비정질 반도체에 의하여 형성할 수 있다. 비정질 반도체 중에는 결정립을 포함하여도 좋다. 또는, 미결정 반도체라도 좋다. 불순물 반도체 막(106)은 30nm 이상 100nm 이하 정도의 두께로 형성하면 좋다.
또한, p채널형의 박막 트랜지스터를 형성하는 경우에는, 불순물 반도체 막(106)으로서, 억셉터가 되는 일 도전형을 부여하는 불순물 원소(p형을 부여하는 불순물 원소라고도 부른다)를 포함하는 반도체 막(불순물 반도체 막)을 형성한다. 대표적인 억셉터가 되는 불순물 원소로서는, 붕소를 첨가하면 좋고, 실란으로 대표되는 반도체 재료 가스에 디보란(B2H6) 등의 p형을 부여하는 불순물 원소를 포함하는 기체를 더하면 좋다.
다음, 불순물 반도체 막(106) 위에 제 1 레지스트 마스크(107)를 형성한다(도 2c 참조). 제 1 레지스트 마스크(107)는, 포토 마스크를 사용하여 레지스트 마스크를 형성한다.
다음, 제 1 레지스트 마스크(107)를 사용하여 불순물 반도체 막(106), 제 2 반도체 막(105), 및 제 1 반도체 막(104)을 에칭한다. 이 공정에 의하여 제 1 반도체 막(104), 제 2 반도체 막(105), 불순물 반도체 막(106)을 소자마다 분리한다. 소자마다 분리함으로써, 원하는 형상으로 패턴 형성된 제 1 반도체 층(108), 제 2 반도체 층(109) 및 불순물 반도체 층(110)을 얻을 수 있다(도 2d 참조). 이 후, 제 1 레지스트 마스크(107)를 제거한다.
다음, 게이트 절연막(103) 및 불순물 반도체 층(110) 위에 도전막(111)을 형성한다. 도전막(111)은, 불순물 반도체 층(110), 제 2 반도체 층(109), 및 제 1 반도체 층(108)의 측면을 덮도록 형성한다(도 3a 참조).
도전막(111)은, 알루미늄, 구리, 티타늄, 네오디뮴, 스칸듐, 몰리브덴, 크롬, 탄탈, 또는 텅스텐 등에 의하여 단층 또는 적층으로 형성할 수 있다. 또는, 힐록 방지 원소가 첨가된 알루미늄 합금(게이트 전극층(102)에 사용할 수 있는 Al-Nd 합금 등)에 의하여 형성하여도 좋다. 일 도전형을 부여하는 불순물 원소를 첨가한 결정성 실리콘을 사용하여도 좋다. 일 도전형을 부여하는 불순물이 첨가된 결정성 실리콘과 접하는 측의 막을 티타늄, 탄탈, 몰리브덴, 텅스텐, 또는 이들의 원소의 질화물에 의하여 형성하고, 그 위에 알루미늄 또는 알루미늄 합금을 형성한 적층 구조로 하여도 좋다. 또한, 알루미늄 또는 알루미늄 합금의 상면 및 하면을 티타늄, 탄탈, 몰리브덴, 텅스텐 또는 이들 원소의 질화물로 끼운 적층 구조로 하여도 좋다. 예를 들어, 도전막(111)으로서, 알루미늄 막을 몰리브덴 막으로 끼운 3층의 적층 구조로 하면 좋다.
도전막(111)은, CVD법, 스퍼터링법 또는 진공 증착법을 사용하여 형성한다. 또한, 도전막(111)은, 은, 금 또는 구리 등의 도전성 나노 페이스트를 사용하여 스크린 인쇄법 또는 잉크젯법 등을 사용하여 토출하고 소성함으로써 형성하여도 좋다.
다음, 도전막(111) 위에 제 2 레지스트 마스크(112)를 형성한다. 제 2 레지스트 마스크(112)는, 제 1 레지스트 마스크(107)와 마찬가지로 포토 마스크를 사용하여 형성한다.
다음, 제 2 레지스트 마스크(112)를 사용하여 도전막(111)을 에칭하여 한 쌍의 배선층(113)을 형성한다(도 3b 참조). 한 쌍의 배선층(113)은, 소스 전극 및 드레인 전극을 구성한다. 도전막(111)의 에칭은, 웨트 에칭을 사용하는 것이 바람직하다. 웨트 에칭에 의하여 도전막(111)이 등방적으로 에칭된다. 그 결과, 도전 막(111)은 제 2 레지스트 마스크(117)보다 내측에 후퇴되어, 분리한 한 쌍의 배선층(113)이 형성된다. 웨트 에칭을 적용함으로써, 이간하여 형성된 한 쌍의 배선층(113)의 사이에 있어서, 대향하는 한 쌍의 배선층(113)의 측면과, 후에 형성되는 대향하는 한 쌍의 불순물 반도체 층의 측면은 일치하지 않고, 배선층(113)의 측면의 외측에 소스 영역 및 드레인 영역을 구성하는 한 쌍의 불순물 반도체 층의 측면이 형성된다. 배선층(113)은, 소스 전극 및 드레인 전극뿐만 아니라, 신호선으로서도 기능한다. 다만, 이것에 한정되지 않고, 신호선을 구성하는 배선층과, 소스 전극 및 드레인 전극을 구성하는 배선층은 별도로 형성하여도 좋다.
다음, 제 2 레지스트 마스크(112)가 형성된 상태로, 불순물 반도체 층(110)을 에칭한다(도 3c 참조). 이 에칭에 의하여, 원하는 형상으로 패턴 형성된 한 쌍의 불순물 반도체 층(115)을 얻을 수 있다. 한 쌍의 불순물 반도체 층(115)은 이간하고, 소스 영역 및 드레인 영역을 구성한다.
또한, 소스 영역 및 드레인 영역을 구성하는 한 쌍의 불순물 반도체 층(115)을 형성하는 에칭에 의하여, 제 2 반도체 층(109)의 일부에 에칭되어 오목부가 형성되어 제 2 반도체 층(114)이 형성된다. 여기서, 오목부에는 제 2 반도체 층(109)의 일부가 잔존하도록, 불순물 반도체 층(110)의 에칭을 제어하는 것이 바람직하다. 불순물 반도체 층(110)의 에칭을 행한 후, 오목부에 잔존하는 제 2 반도체 층(114)의 막 두께(제 2 반도체 층(114)의 오목부의 막 두께)는, 상기 에칭을 행하기 전의 막 두께의 1/2 정도로 하는 것이 바람직하다. 즉, 에칭에 의한 한 쌍의 불순물 반도체 층(115)을 형성한 후, 불순물 반도체 층(115)의 아래에 있는 제 2 반도체 층(114)에 있어서, 불순물 반도체 층(115)과 겹치는 영역과, 불순물 반도체 층(115)과 겹치지 않는 영역(불순물 반도체 층(115)이 이간된 틈에 겹치는 영역)에서 막 두께에 차이가 난다. 이 이유는, 소스 영역 및 드레인 영역을 구성하는 불순물 반도체 층(115)의 형성 프로세스에 있어서, 불순물 반도체 층(115)과 겹치는 영역의 제 2 반도체 층은 에칭되지 않고, 불순물 반도체 층(115)과 겹치지 않는 영역의 제 2 반도체 층은 에칭되기 때문이다. 또한, 오목부는 소스 영역 및 드레인 영역간을 연결하는 층의 표면이며, 백 채널이라고도 한다.
그러나, 제 2 반도체 층의 일부를 에칭함으로써, 오목부를 형성할 때에 오목부의 표면이 에칭에 의한 대미지를 받아 버린다. 오목부의 표면에는 드라이 에칭과 동일 장치 내에서, 수소, 질소, 산소, 탄소, 붕소, 염소의 적어도 어느 하나가 존재하는 가스 분위기의 플라즈마에 노출시킴으로써, 오목부의 표면에 상기 원소를 도입한 변질층이 형성된다. 또한, 오목부의 표면을 대기에 노출시킴으로써도 대기 중의 원소를 도입한 변질층이 형성된다. 오목부의 표면에 탄소나 염소 등을 포함하는 변질층이 형성되면, 오프 전류의 증가나 이동도의 저하 등, 전기적 특성에 악영향을 미친다. 또한, 제 2 반도체 층의 일부를 에칭함으로써, 제 2 반도체 층에 결함 등의 대미지가 형성된다. 이러한 결함이나 불순물 원소 등이 제 2 반도체 층의 표면에 존재하면, 결함이나 불순물 원소가 리크 패스가 되기 때문에, 오프 전류가 증가해 버린다.
다음, 제 2 레지스트 마스크(112)가 형성된 상태로, 드라이 에칭을 행한다. 제 2 반도체 층의 일부를 에칭함으로써, 오목부를 형성한 후에 제 2 반도체 층(114)에 대미지를 주지 않는 조건으로 더욱 드라이 에칭을 행함으로써, 오목부의 표면에 존재하는 에칭 잔사 등의 불순물을 제거할 수 있다.
드라이 에칭의 조건은, 노출되는 제 2 반도체 층(109)에 대미지가 발생하지 않고, 또 상기 제 1 반도체 층(109)에 대한 에칭 레이트가 낮은 조건을 사용한다. 즉, 노출되는 제 2 반도체 층(109) 표면에 거의 대미지를 주지 않고, 또 노출되는 제 2 반도체 층(109)의 막 두께가 거의 감소하지 않는 조건을 사용한다. 노출되고 있는 제 2 반도체 층(109)은, 제 2 반도체 층(109)에 형성된 오목부의 표면에 상당한다. 에칭 가스로서는, 염소계 가스를 사용하여 대표적으로는, Cl2 가스를 사용한다. 또한, 에칭 방법에 대해서는 특히 한정되지 않고, ICP 방식 이외, CCP 방식, ECR 방식, 반응성 이온 에칭(RIE: Reactive Ion Etching) 방식 등을 사용할 수 있다.
여기서, 상기 드라이 에칭의 조건의 일례로서는, Cl2 가스의 유량을 100sccm, 챔버 내의 압력을 0.67Pa, 하부 전극 온도를 -10℃로 하고, 상부 전극의 코일에 2000W의 RF(13.56MHz) 전력을 투입하여 플라즈마를 생성하고, 기판(101)(제 2 반도체 층(109)이 형성된 기판) 측에는 전력을 투입하지 않고 0W로 하여, 30초간의 에칭을 행한다. 챔버 내벽의 온도는 약 80℃로 하는 것이 바람직하다.
그래서, 제 2 반도체 층에 드라이 에칭을 행한 후, 제 2 레지스트 마스크(112)가 형성된 상태로, 물 플라즈마 처리를 행하고, 절연층(116)을 형성한다(도 5a 참조). 이렇게 함으로써, 제 2 반도체 층의 오목부의 표면에 안정한 변질층(절 연층(116))을 형성할 수 있고, 제 2 반도체 층의 오목부를 형성할 때에 발생한 대미지를 회복시킬 수 있다. 절연층(116)은, 산화실리콘으로 형성되는 것이 바람직하다. 또한, 오목부의 표면과 절연층(116)의 계면을 양질로 할 수 있다. 이러한 절연층(116)을 형성함으로써, 박막 트랜지스터의 오프 전류를 저하시키고, 이동도를 상승시키는 등, 전기적인 특성을 향상시킬 수 있다. 또한, H2O 가스를 사용하여 플라즈마에 노출시킴으로써, 제 2 레지스트 마스크(112)를 제거할 수 있다.
물 플라즈마 처리는, 반응 공간에 수증기(H2O 증기)로 대표되는 물을 주성분으로 하는 가스를 도입하고, 물 플라즈마를 생성하여 행할 수 있다. H2O를 플라즈마화 함으로써, 산소(O) 원자, 수소(H) 원자, 또는 H2O의 여기 분자, 또한, OH 유리기가 생성된다. 플라즈마화할 때에 OH 유리기를 생성하는 것이라면 좋고, 수증기(H2O 증기)로 대표되는 물을 주성분으로 하는 가스 이외에, 과산화 수소수(H2O2)를 사용할 수도 있다. 플라즈마 발생법은, 특히 한정은 없고, 유도 결합형 플라즈마(ICP: Inductively Coupled Plasma) 방식, 용량 결합형(평행평판형) 플라즈마(CCP: Capacitively Coupled Plasma) 방식, 전자 사이클로트론 공명 플라즈마(ECR: Electron Cyclotron Resonance) 방식, 헬리콘 방식 등을 적용할 수 있다. 또한, 플라즈마 처리는, 100℃ 내지 280℃의 온도 범위, 바람직하게는, 220℃ 내지 280℃의 온도 범위로 행하는 것이 바람직하다. 플라즈마 처리의 온도가 지나치게 낮으면, 레지스트 마스크의 애싱 레이트가 저하해 버리고, 반대로, 온도가 지나치 게 높으면, 제 2 반도체 층의 댕글링 본드를 종단화한 OH기가 탈리해 버리고, 댕글링 본드의 종단화가 진행하지 않기 때문이다.
도 4에 본 실시형태에서 사용되는 플라즈마 처리 장치의 일례를 나타내는 개요 구성도를 도시한다. 본 실시형태에서는, 플라즈마 발생실의 하류(下流)측에 존재하는 플라즈마의 분위기 중에 피처리물(130)을 놓는, 소위 다운 플로우형의 ICP 플라즈마 처리 장치를 사용한다.
플라즈마 처리 장치 본체를 구성하는 진공 용기(201)의 상부에는, 내부에 플라즈마 발생실(202)이 형성된 방전관(203)이 형성된다. 예를 들어, 석영으로 이루어지는 방전관(203)의 정상부에는 가스 도입관(204)이 형성된다. 처리 가스는 가스 도입관(204)으로부터 플라즈마 발생실(202) 내에 도입된다. 또한, 가스 도입관(204)에는, 가스 공급 수단(214)이 접속된다. 가스 공급 수단(214)은, 매스 플로우 컨트롤러(211), 기화기(vaporizer)(212), 실린더(213) 등으로 구성된다.
방전관(203)의 외주부(外周部)에는 플라즈마 발생실(202) 내에 있어서, 플라즈마 방전을 여기시키기 위한 방전 코일(205)이 나선 형상으로 감긴다. 이 방전 코일(205)에 전력을 공급하기 위해서, 상기 방전 코일(205)에는 고주파(Radio Frequency) 전원(206)(이하, RF 전원이라고 기재한다)의 일단이 접속된다. 따라서, 방전 코일(205)에는, RF 전원(206)에 의하여 100kHz 내지 100MHz의, 예를 들어, 13.56MHz 정도의 고주파의 전력이 공급된다. 또한, 이 RF 전원(206)의 타단(他端)은 접지되어 그라운드에 접속된다.
진공 용기(201)의 하부, 즉, 플라즈마 발생실(202)의 하방에는, 다운 플로우 실(207)이 형성된다. 이 다운 플로우실(207)에는 피처리물(130)을 유지하기 위한 스테이지(215)가 형성되고, 플라즈마 발생실(202)로부터 플라즈마가 도입된다. 피처리물(130)(여기서는, 도 3c의 상태의 기판(101))을 상방으로 향해서 유지하는 스테이지(215)에는, 이 피처리물(130)을 가열하여 플라즈마 처리를 향상시키기 위한 히터(208)가 내장된다. 또한, 진공 용기(201) 내의 압력을 1.0Pa 정도의 낮은 압력으로 설정하기 위해서, 다운 플로우실(207)의 저벽(低壁)에 개구하여 배기구(209)가 형성되고, 상기 배기구(209)는 도시되지 않는 진공 펌프에 접속된다.
이러한 다운 플로우형의 플라즈마 처리 장치는, 시료와 플라즈마가 발생하는 영역과 이간하기 때문에, 플라즈마 처리에 의한 시료의 플라즈마 손상이 억제되기 때문에 바람직하다.
다음, 상기 플라즈마 처리 장치를 사용하여, 기판에 물 플라즈마 처리를 행하는 방법의 일례에 대해서 이하에 설명한다.
우선, 스테이지(215)의 온도를 히터(208)에 의하여 250℃에 설정하여 피처리물(130)을 가열한 상태로 한다. 챔버 내의 압력을 66.5Pa로 하고, 코일형의 전극에 1800W의 RF(13.56MHz) 전력을 투입하여 플라즈마를 생성하고, 기판 측에서는, 전력을 투입한다. 계속해서, 실린더(213)로부터 순수(純水)를 공급하여, 기화기(212)에 의하여 기화시키고, 가스 상태의 물(H2O)을 유량 300sccm로 플라즈마 발생실(202)에 도입한다. 플라즈마 발생실(202) 내에서는, 마이크로파에 의하여 H2O가 플라즈마화한다. 그리고 플라즈마화한 H2O가, 가스 하류의 다운 플로우실(207) 에 도입되고, 다운 플로우실(207)의 스테이지(215)에서는, 제 2 반도체 층(114) 및 제 2 레지스트 마스크(112)에 플라즈마화된 H2O가 공급된다. 이러한 플라즈마화된 H2O의 공급을 180초 행한다.
이로써, 제 2 반도체 층(114)의 오목부의 표면에는 절연층(116)이 형성되고, 제 2 레지스트 마스크(112)는, 그 플라즈마화된 H2O와 반응하여 회화(灰化)하여 제거된다.
제 2 반도체 층(114)의 오목부를 형성한 후, 제 2 반도체 층(114)에 대미지를 주지 않는 조건으로 더욱 드라이 에칭을 행함으로써, 노출된 제 2 반도체 층(114) 위에 존재하는 잔사 등의 불순물을 제거할 수 있다. 또한, 드라이 에칭에 계속해서 H2O 가스를 사용하여 물 플라즈마 처리를 행함으로써, 제 2 반도체 층의 오목부의 표면에 드라이 에칭시에 형성된 댕글링 본드(대미지)에 OH 유리기가 작용하여 OH 유리기에 의하여 댕글링 본드를 종단화시킬 수 있다. 결과적으로, 제 2 반도체 층의 오목부의 표면에 안정한 변질층(절연층(116))을 형성할 수 있고, 제 2 반도체 층의 오목부를 형성할 때에 발생한 결함을 회복시킬 수 있다. 또한, 오목부의 표면과 절연층(116)의 계면을 양질로 할 수 있다. 따라서, 물 플라즈마 처리를 행함으로써, 막질 개선을 도모할 수 있고, 박막 트랜지스터의 전기적 특성의 향상에 이어질 수 있다.
또한, 제 2 레지스트 마스크(112)를 물 플라즈마에 노출시킴으로써, 제 2 레지스트 마스크(112)을 제거할 수 있다. 제 2 레지스트 마스크(112)를 물 플라즈마 에 노출시킴으로써, 기판에 존재하는 부식(corrosion) 발생의 원인이 되는 염소 등을 물 플라즈마로부터 얻어진 생성물에 의하여 제거할 수 있다. 또한, 금속막으로 이루어지는 배선에 부식의 발생을 억제할 수 있고, 레지스트 잔사를 용이하게 제거할 수 있다. 따라서, 제 2 반도체 층(114)을 오목부를 형성하고, 제 2 반도체 층(114)에 대미지를 주지 않는 조건으로 더욱 드라이 에칭을 행한 후, 드라이 에칭에 계속해서 H2O 가스를 사용하여 물 플라즈마 처리를 행함으로써, 온 전류가 높고, 오프 전류가 낮은, 스위칭 특성이 우수한 박막 트랜지스터로 할 수 있다. 또한, 전기적 특성의 편차를 저감할 수 있다.
여기서, 물 플라즈마에 의하여, 오프 전류가 저감하는 원인에 대해서 검증(檢證)한다. 물 플라즈마 처리에 있어서, H원자, OH기가 주된 생성종(生成種)이다. 그래서, H원자, OH기가 Si의 댕글링 본드(결함)에 작용하는 상태에 대해서 검증하였다.
Si의 하나의 댕글링 본드를 갖는 모델(모델 1), Si의 하나의 댕글링 본드를 H원자로 종단한 모델(모델 2), Si의 하나의 댕글링 본드를 OH기로 종단한 모델(모델 3), 각각에 있어서, 시뮬레이션을 행하였다. 시뮬레이션 용의 소프트웨어로서는, Accelrys사 제조의 CASTEP(밀도 범함수(密度汎函數) 이론을 사용한 제 1 원리 계산 소프트웨어)를 사용하였다. 또한, 여기서는, Si 원자 64개의 격자 중으로부터 1개의 Si를 제거하여 63개로 하였다.
도 29a에 하나의 Si의 댕글링 본드를 갖는 실리콘 막의 격자 구조(모델 1)의 모델도를 도시한다. 도 29b에, Si의 댕글링 본드를 H원자로 종단한 실리콘 막의 격자 구조(모델 2)의 모델도를 도시한다. 또한, 도 29c에 Si의 댕글링 본드를 OH기로 종단한 실리콘 막의 격자 구조(모델 3)의 모델도를 도시한다.
모델 1 내지 모델 3을 사용하여 행한 계산의 결과에 대해서 도 30에 도시한다. 도 30의 가로 축은 진공 준위를 원점(原點)으로 할 때의 전자의 에너지를 나타내고, 세로 축은 전자의 상태 밀도를 나타낸다. 또한, 파선으로 모델 1, 가는 실선으로 모델 2, 굵은 실선으로 모델 3의 시뮬레이션 결과를 나타낸다.
전자의 에너지가 -5.0eV 이하는 가전자 대역(VB라고 나타낸다)을 나타내고, -4.1eV 이상은 전도 대역(CB라고 나타낸다)을 나타내고, -5.0eV 내지 -4.1eV는 밴드 갭(Eg라고 나타낸다)을 나타낸다. 또한, 본 시뮬레이션에 있어서는, 밴드 갭은 0.9eV이며, 실험값의 1.2eV보다 작게 된다. 그러나, 밴드 갭이 작게 되는 것은, 밀도 범함수 이론에 공통하는 문제이며, 이번의 시뮬레이션이 부적절하다는 것을 나타내는 것이 아니다.
모델 1, 즉 댕글링 본드가 1개 포함되는 경우는, 밴드 갭 중에 있어서, 전자의 상태 밀도를 갖는 것을 알 수 있다. 이것은, 댕글링 본드에 기인하는 결함 준위이다. 실리콘 막 중에 결함이 존재하면 결함이 리크 패스가 되기 때문에, 이러한 결함이 존재하는 막(제 2 반도체 층)을 박막 트랜지스터에 사용하면, 오프 전류가 높게 되는 원인이 된다.
한편, 모델 2, 즉, 댕글링 본드가 H원자로 종단되는 경우와, 모델 3, 즉 댕글링 본드가 1개의 OH기와 3개의 H원자로 종단되는 경우는, 밴드 갭에 있어서, 전 자의 상태 밀도가 0이기 때문에, 결함 준위가 포함되지 않는 것을 알 수 있다. 이로써, 결함이 포함되는 실리콘 막을 H원자 또는 OH기에 노출하고, 댕글링 본드가 H원자 또는 OH기로 종단됨으로써, 실리콘 막의 결함 준위가 저감한다. 이러한 결함 준위가 저감된 막을 박막 트랜지스터에 사용함으로써, 오프 전류가 저감하는 것을 알 수 있다.
다음, 수소 플라즈마 처리와 비교하여 물 플라즈마 처리를 행할 때의 효과에 대해서 고찰한다. 또한, 도 31a 및 도 31c에 있어서, 실리콘 막의 격자 구조의 모델도를 나타내고, 도 31b 및 도 31d에 있어서, 실리콘 막의 결합의 모델도를 도시한다.
도 31a 및 도 31b에 도시하는 바와 같이, Si에 결합하는 H에 OH기가 접근하면, 결합 에너지가 높은 OH기가 Si와 결합하고, Si와 결합한 H원자는 해리한다. 한편, 해리한 H원자는, 도 31c 및 도 31d에 도시하는 바와 같이, 실리콘 막 중에 이동한다. Si와 OH기의 결합 에너지는, 3.03eV이며, Si와 H원자의 결합 에너지는 1.94eV이다. 따라서, Si와 H의 결합보다 Si와 OH의 결합이 안정하다. 따라서, H원자보다 OH기가, 실리콘 막 중의 댕글링 본드의 종단이 진행하기 쉽다고 말할 수 있다. 또한, H원자도 OH기도 실리콘 막의 결함 준위를 저감하지만, H원자는 OH기보다 결합 에너지가 작기 때문에, 박막 트랜지스터의 구동시에 용이하게 해리하기 쉽고, 다시 결함 준위를 발생시켜 버리고, 오프 전류가 증가하는 원인이 된다. 그러나, OH기는 H원자보다 결합 에너지가 크기 때문에, 해리하기 어렵고, 결함 준위를 발생하기 어렵다고 말할 수 있다.
이상에 의하여, 결함을 갖는 실리콘 막에 OH기를 노출시킴으로써, 실리콘 막 중의 결함을 저감할 수 있다. 따라서, 상기 실리콘 막을 박막 트랜지스터에 사용하면, 캐리어를 트랩하는 결함이 저감하기 때문에, 오프 전류가 저감한다고 생각할 수 있다.
이상에 의하여, 본 실시형태에 따른 박막 트랜지스터를 제작할 수 있다(도 5a를 참조). 본 실시형태에 따른 박막 트랜지스터는, 액정 표시 장치 또는 발광 표시 장치로 대표되는 표시 장치의 화소에 있어서의 스위칭 트랜지스터에 적용할 수 있다. 따라서, 이 박막 트랜지스터를 덮어 개구부를 갖는 절연층(117)을 형성하고, 상기 개구부에 있어서 배선층(113)에 의하여 구성되는 소스 전극 및 드레인 전극과 접속되도록 화소 전극층(118)을 형성한다(도 5b를 참조). 이 개구부는, 포토리소그래피법에 의하여 형성할 수 있다. 그 후, 상기 개구부를 통하여 접속되도록 절연층(117) 위에 화소 전극층(118)을 형성한다(도 5b를 참조). 이로써, 도 1a 및 도 1b에 도시하는 표시 장치의 화소에 있어서의 스위칭 트랜지스터를 제작할 수 있다.
또한, 절연층(117)은 게이트 절연막(103)과 마찬가지로 형성할 수 있다. 절연층(117)은, 대기중에 부유하는 유기물, 금속 또는 수증기 등의 오염원이 되는 불순물 원소의 침입을 방지할 수 있도록, 치밀한 질화실리콘에 의하여 형성하는 것이 바람직하다.
또한, 화소 전극층(118)은 투광성을 갖는 도전성 고분자(도전성 폴리머라고도 한다)를 포함하는 도전성 조성물을 사용하여 형성할 수 있다. 화소 전극 층(118)은, 시트 저항이 10000Ω/□ 이하이며, 또 파장 550nm에 있어서의 투광률이 70% 이상인 것이 바람직하다. 또한, 도전성 조성물에 포함되는 도전성 고분자의 저항률이 0.1Ω·cm 이하인 것이 바람직하다.
도전성 고분자로서는, 소위 π전자 공액계 도전성 고분자를 사용할 수 있다. 예를 들어, 폴리아닐린 또는 그의 유도체, 폴리피롤 또는 그의 유도체, 폴리티오펜 또는 그의 유도체, 또는 이들 2종 이상의 공중합체 등을 들 수 있다.
화소 전극층(118)은, 예를 들어, 산화텅스텐을 포함하는 인듐산화물, 산화텅스텐을 포함하는 인듐아연산화물, 산화티타늄을 포함하는 인듐산화물, 산화티타늄을 포함하는 인듐주석산화물, 인듐주석산화물(Indium Tin Oxide; ITO), 인듐아연산화물, 또는 산화실리콘을 첨가한 인듐주석산화물 등을 사용하여 형성할 수 있다.
화소 전극층(118)은, 배선층(113) 등과 마찬가지로, 포토리소그래피법을 사용하여 에칭을 행하여, 패턴 형성하면 좋다.
또한, 도시하지 않지만, 절연층(117)과 화소 전극층(118)의 사이에 스핀코팅법 등에 의하여 형성한 유기 수지로 이루어지는 절연층을 가져도 좋다.
본 발명의 일 형태에 따른 박막 트랜지스터는, 복수의 결정 영역을 포함하는 반도체(대표적으로는, 미결정 반도체)와 비정질 구조를 갖는 반도체(대표적으로는, 비정질 반도체)를 적층시킴으로써, 바람직한 오프 전류와 온 전류의 양립을 도모한다. 또한, 제 2 반도체 층에 형성된 오목부에 물 플라즈마 처리를 행함으로써, 오목부에 존재하는 댕글링 본드를 OH 유리기에 의하여 종단화할 수 있다. 오목부의 표면과 절연층의 계면을 양질로 할 수 있고, 오프 전류를 저감하고, 트랜지스터 특 성의 편차를 억제할 수 있다. 따라서, 양호한 전기적 특성을 갖는 박막 트랜지스터를 얻을 수 있다.
또한, 본 실시형태는, 다른 실시형태와 적절히 조합할 수 있다.
(실시형태 2)
본 실시형태에서는, 실시형태 1과 다른 박막 트랜지스터의 제작 방법에 대해서, 도 6a 내지 도 7d를 사용하여 설명한다. 실시형태 1의 박막 트랜지스터의 구조상의 상위점(相違点)은, 제 1 반도체 층(108)의 유무(有無)이다. 본 실시형태에서 설명하는 박막 트랜지스터는, 제 2 반도체 층(109)(비정질 구조를 갖는 반도체 층)이, 본 발명의 일 형태에 따른 박막 트랜지스터의 채널 형성 영역으로서 기능한다. 이하, 본 실시형태에 따른 박막 트랜지스터의 제작 방법에 대해서 설명한다. 본 실시형태에서는, n채널형 박막 트랜지스터의 제작 방법에 대해서 설명한다. 또한, 도 1a 및 도 1b에 도시하는 박막 트랜지스터의 제작 방법과 중복(重複)하는 부분에 대해서는, 생략 또는 간략화하여 설명한다.
상기 실시형태 1의 도 1a 및 도 1b와 같은 공정을 거쳐, 기판(101) 위에 게이트 전극층(102) 및 게이트 절연막(103)을 형성한다(도 6a를 참조).
다음, 게이트 절연막(103) 위에 비정질 구조를 갖는 제 2 반도체 막(105) 및 일 도전형을 부여하는 불순물 원소가 첨가된 일 도전형의 불순물 반도체 막(106)을 형성한다(도 6b 참조).
다음, 불순물 반도체 막(106) 위에 제 1 레지스트 마스크를 형성하고, 상기 제 1 레지스트 마스크를 사용하여 불순물 반도체 막(106) 및 제 2 반도체 막(105) 을 에칭한다. 이 공정에 의하여, 제 2 반도체 막(105), 불순물 반도체 막(106)을 소자마다 분리한다. 소자마다 분리함으로써, 원하는 형상으로 패턴 형성된 제 2 반도체 층(109) 및 불순물 반도체 층(110)이 얻어진다. 이 후, 제 1 레지스트 마스크를 제거한다. 다음, 게이트 절연막(103) 및 불순물 반도체 층(110) 위에 도전막(111)을 형성한다. 도전막(111)은, 불순물 반도체 층(110), 제 2 반도체 층(109)의 측면을 덮도록 형성한다(도 6c를 참조).
다음, 도전막(111) 위에 제 2 레지스트 마스크(112)를 형성하고, 상기 제 2 레지스트 마스크(112)를 사용하여 도전막(111)을 에칭한다. 이 공정에 의하여 한 쌍의 배선층(113)을 형성한다(도 6d를 참조). 한 쌍의 배선층(113)은, 소스 전극 및 드레인 전극을 구성한다.
다음, 제 2 레지스트 마스크(112)가 형성된 상태로, 불순물 반도체 층(110)을 에칭한다(도 7a를 참조). 이 에칭에 의하여 원하는 형상으로 패턴 형성된 한 쌍의 불순물 반도체 층(115)이 얻어진다. 한 쌍의 불순물 반도체 층(115)은 이간하여, 소스 영역 및 드레인 영역을 구성한다.
또한, 소스 영역 및 드레인 영역을 구성하는 한 쌍의 불순물 반도체 층(115)을 형성하는 에칭에 의하여 한 쌍의 불순물 반도체 층(115) 아래에 위치하는 제 2 반도체 층(109)의 일부가 에칭되어 오목부가 형성된 제 2 반도체 층(114)이 얻어진다(도 7a를 참조).
다음, 제 2 레지스트 마스크(112)가 형성된 상태로, 드라이 에칭을 행한다. 드라이 에칭은 노출되는 제 2 반도체 층(114)에 대미지가 생기지 않고, 또 상기 제 2 반도체 층(114)에 대한 에칭 레이트가 낮은 조건으로 행한다. 제 2 반도체 층(114)에 대미지를 주지 않는 조건으로 더욱 드라이 에칭을 행함으로써, 노출된 제 2 반도체 층(114) 위에 존재하는 잔사 등의 불순물을 제거할 수 있다.
다음, 제 2 레지스트 마스크(112)가 형성된 상태로, 물 플라즈마 처리를 행한다(도 7b를 참조). 물 플라즈마 처리는, 반응 공간에 수증기(H2O 증기)로 대표되는 물을 주성분으로 하는 가스를 도입하고, 물 플라즈마를 생성하여 행할 수 있다. 물 플라즈마 처리를 행함으로써, 제 2 반도체 층의 오목부의 표면에 변질층(절연층(116))을 형성할 수 있다. 또한, 제 2 레지스트 마스크를 물 플라즈마에 노출시킴으로써, 제 2 레지스트 마스크를 제거할 수 있다(도 7c를 참조).
상술한 바와 같이, 제 2 반도체 층(114)의 오목부를 형성한 후, 제 2 반도체 층(114)에 대미지를 주지 않는 조건으로 더욱 드라이 에칭을 행함으로써, 노출된 제 2 반도체 층(114) 위에 존재하는 잔사 등의 불순물을 제거할 수 있다. 또한, 드라이 에칭에 계속해서 H2O 가스를 사용하여 물 플라즈마 처리를 행함으로써, 제 2 반도체 층(114)의 오목부의 표면에 드라이 에칭시에 형성된 댕글링 본드에 OH 유리기가 작용하여 OH 유리기에 의하여 댕글링 본드를 종단화할 수 있다. 결과적으로, 제 2 반도체 층의 오목부의 표면에 안정한 변질층(절연층(116))을 형성할 수 있고, 제 2 반도체 층의 오목부를 형성할 때에 발생한 결함을 회복시킬 수 있다. 또한, 오목부의 표면과 절연층(116)의 계면을 양질로 할 수 있다. 따라서, 물 플라즈마 처리를 행함으로써, 막질 개선을 도모할 수 있고, 박막 트랜지스터의 전기적 특성 향상에 이어질 수 있다.
또한, 제 2 레지스트 마스크를 물 플라즈마에 노출시킴으로써, 제 2 레지스트 마스크(112)를 제거할 수 있다. 제 2 레지스트 마스크(112)를 물 플라즈마에 노출시킴으로써, 기판에 존재하는 부식 발생의 원인이 되는 염소 등을 물 플라즈마로부터 얻어진 생성물로 제거할 수 있다. 또한, 금속막으로 이루어지는 배선에 부식의 발생을 억제할 수 있고, 레지스트 잔사를 용이하게 제거할 수 있다. 따라서, 제 2 반도체 층(114)의 오목부를 형성하고, 제 2 반도체 층(114)에 대미지를 주지 않는 조건으로 더욱 드라이 에칭을 행한 후, 드라이 에칭에 계속해서 H2O 가스를 사용하여 물 플라즈마 처리를 행함으로써, 박막 트랜지스터의 오프 전류를 저하시키고, 이동도 등의 전기적 특성을 향상시킬 수 있다.
본 실시형태에 따른 박막 트랜지스터를 제작할 수 있다. 도 7d에 도시하는 바와 같이, 절연층(117)을 형성하고, 상기 절연층(117)에 형성된 개구부를 묻도록 화소 전극층(118)을 형성하여도 좋다.
본 실시형태에 따른 박막 트랜지스터에 있어서도, 제 2 반도체 층에 형성된 오목부에 물 플라즈마 처리를 행함으로써, 오목부에 존재하는 댕글링 본드를 OH 유리기에서 종단화할 수 있다. 오목부의 표면과 절연층의 계면을 양질로 할 수 있고, 오프 전류를 저감하고, 트랜지스터 특성의 편차를 억제할 수 있다. 따라서, 양호한 전기적 특성을 갖는 박막 트랜지스터를 얻을 수 있다.
본 실시형태는, 다른 실시형태와 적절히 조합할 수 있다.
(실시형태 3)
본 실시형태에서는, 상기 실시형태와 다른 박막 트랜지스터의 제작 공정에 대해서 설명한다.
상기 실시형태 1의 도 1a 및 도 1b까지와 같은 공정을 거쳐, 기판(101) 위에 게이트 전극층(102)을 사이에 두고 게이트 절연막(103), 제 1 반도체 막(104), 제 2 반도체 막(105), 및 불순물 반도체 막(106)을 형성한다(도 8a를 참조). 각 구성의 재료 및 제작 방법은, 실시형태 1과 같기 때문에, 생략한다. 또한, 실시형태 2에서 나타내는 바와 같이, 미결정 반도체 막을 형성하지 않고, 게이트 절연막(103) 위에 제 2 반도체 막(105) 및 불순물 반도체 막(106)을 형성하여도 좋다.
다음, 불순물 반도체 막(106) 위에 도전막(111)을 형성한다(도 8a를 참조). 도전막의 재료 및 제작 방법은, 실시형태 1과 같기 때문에, 생략한다.
다음, 도전막(111) 위에 레지스트 마스크(119)를 형성한다(도 8b를 참조). 레지스트 마스크(119)는 두께가 다른 2개의 영역을 갖고, 다계조 마스크를 사용하여 형성할 수 있다. 다계조 마스크를 사용함으로써, 사용하는 포토 마스크의 매수가 저감되고, 제작 공정이 감소하기 때문에 바람직하다. 본 실시형태에 있어서, 미결정 반도체 막 및 비정질 반도체 막의 패턴을 형성하는 공정과, 불순물 반도체 막을 분리하여 소스 영역 및 드레인 영역을 구성하는 한 쌍의 불순물 반도체 막을 형성하는 공정에 있어서, 다계조 마스크를 사용할 수 있다.
다계조 마스크란, 다단계의 광량으로 노광을 행할 수 있는 마스크이며, 대표적으로는, 노광 영역, 반노광 영역 및 미노광 영역의 3단계의 광량으로 노광을 행 한다. 다계조 마스크를 사용함으로써, 1번의 노광 및 현상 공정에 의하여 복수(대표적으로는 2종류)의 두께를 갖는 레지스트 마스크를 형성할 수 있다. 따라서, 다계조 마스크를 사용함으로써, 포토 마스크의 매수를 삭감할 수 있다.
도 9a-1 및 도 9b-1은, 대표적인 다계조 마스크의 단면을 도시한다. 도 9a-1에는, 그레이 톤 마스크(180)를 도시하고, 도 9b-1에는 하프 톤 마스크(185)를 도시한다.
도 9a-1에 도시하는 그레이 톤 마스크(180)는, 투광성을 갖는 기판(181)에 차광층에 의하여 형성된 차광부(182), 및 차광층의 패턴에 의하여 형성된 회절 격자부(183)로 구성된다.
회절 격자부(183)는, 노광에 사용하는 빛의 해상도(解像度) 한계 이하의 간격으로 형성된 슬릿, 도트(dot), 또는 메시(mesh) 등을 가짐으로써, 빛의 투과율을 제어한다. 또한, 회절 격자부(183)에 형성되는 슬릿, 도트, 또는 메시는 주기적으로 형성되어도 좋고, 비주기적으로 형성되어도 좋다.
투광성을 갖는 기판(181)으로서는, 석영 등을 사용할 수 있다. 차광부(182) 및 회절 격자부(183)를 구성하는 차광층은 금속막을 사용하여 형성하면 좋고, 바람직하게는, 크롬 또는 산화크롬 등으로 형성된다.
그레이 톤 마스크(180)에 노광하기 위한 빛을 조사하는 경우, 도 9a-2에 도시하는 바와 같이, 차광부(182)에 중첩하는 영역에 있어서의 투광률은 0%가 되고, 차광부(182) 또는 회절 격자부(183)가 형성되지 않는 영역에 있어서의 투광률은 100%가 된다. 또한, 회절 격자부(183)에 있어서의 투광률은 대략 10% 내지 70%의 범위이며, 회절 격자의 슬릿, 도트, 또는 메시의 간격 등으로 조절할 수 있다.
도 9b-1에 도시하는 하프 톤 마스크(185)는, 투광성을 갖는 기판(186) 위에 반투광층에 의하여 형성된 반투광부(187) 및 차광층에 의하여 형성된 차광부(188)로 구성된다.
반투광부(187)는, MoSiN, MoSi, MoSiO, MoSiON, CrSi 등의 층을 사용하여 형성할 수 있다. 차광부(188)는, 그레이 톤 마스크의 차광층과 같은 금속막을 사용하여 형성하면 좋고, 바람직하게는, 크롬 또는 산화크롬 등으로 형성된다.
하프 톤 마스크(185)에 노광하기 위한 빛을 조사한 경우, 도 9b-2에 도시하는 바와 같이, 차광부(188)에 중첩하는 영역에 있어서의 투광률은 0%가 되고, 차광부(188) 또는 반투광부(187)가 형성되지 않는 영역에 있어서의 투광률은 100%가 된다. 또한, 반투광부(187)에 있어서의 투광률은 대략 10% 내지 70%의 범위이며, 형성하는 재료의 종류 또는 형성하는 막 두께 등으로 조절할 수 있다.
다계조 마스크를 사용하여 노광하여 현상을 행함으로써, 막 두께가 다른 영역을 갖는 레지스트 마스크를 형성할 수 있다.
다음, 레지스트 마스크(119)를 사용하여 도전막(111), 불순물 반도체 막(106), 제 2 반도체 막(105) 및 제 1 반도체 막(104)을 에칭한다. 이 공정에 의하여 제 1 반도체 막(104), 제 2 반도체 막(105), 불순물 반도체 막(106), 도전막(111)을 소자마다 분리한다(도 8c를 참조). 소자마다 분리함으로써, 원하는 형상으로 패턴 형성된 제 1 반도체 층(108), 제 2 반도체 층(109), 불순물 반도체 층(110) 및 도전층(120)이 얻어진다.
다음, 레지스트 마스크(119)를 후퇴시켜 레지스트 마스크(121)를 형성한다. 레지스트 마스크의 후퇴에는, 산소 플라즈마에 의한 애싱을 사용하면 좋다.
다음, 레지스트 마스크(121)를 사용하여 도전막(111)을 에칭하고, 소스 전극 및 드레인 전극을 구성하는 한 쌍의 배선층(122)을 형성한다(도 10a를 참조). 도전막(111)의 에칭은, 웨트 에칭을 사용하는 것이 바람직하다. 웨트 에칭에 의하여 도전막(111)의 측면이 등방적으로 에칭된다. 결과적으로, 도전막(111)은, 레지스트 마스크(121)보다 내측에 후퇴하고, 이간한 한 쌍의 배선층(122)이 형성된다. 따라서, 배선층(122)의 측면과 하층의 불순물 반도체 층(110)의 측면은 일치하지 않고, 배선층(122)의 측면의 외측에, 후에 소스 영역 및 드레인 영역을 형성하는 불순물 반도체 층(110)의 측면이 위치한다. 배선층(122)은, 소스 전극 및 드레인 전극뿐만 아니라, 신호선으로서도 기능한다. 다만, 이것에 한정되지 않고, 신호선을 구성하는 배선층과 소스 전극 및 드레인 전극을 구성하는 배선층은 별도로 형성하여도 좋다.
다음, 레지스트 마스크(121)가 형성된 상태로 불순물 반도체 층(110)을 에칭한다(도 10a를 참조). 이 에칭에 의하여 원하는 형상으로 패턴 형성된 한 쌍의 불순물 반도체 층(115)이 얻어진다. 한 쌍의 불순물 반도체 층(115)은 분리되어 소스 영역 및 드레인 영역을 구성한다.
또한, 소스 영역 및 드레인 영역을 구성하는 한 쌍의 불순물 반도체 층(115)을 형성하는 에칭으로, 제 2 반도체 층(109)의 일부가 에칭되어 오목부가 형성되고, 제 2 반도체 층(114)이 형성된다. 여기서, 오목부에는 제 2 반도체 층(109)의 일부가 잔존하도록 불순물 반도체 층(110)의 에칭을 제어하는 것이 바람직하다. 불순물 반도체 층(110)의 에칭 후, 오목부에 잔존하는 제 2 반도체 층(114)의 막 두께(제 2 반도체 층(114)의 오목부의 막 두께)는, 상기 에칭을 행하기 전의 막 두께의 1/2 정도로 하는 것이 바람직하다. 즉, 에칭에 의한 한 쌍의 불순물 반도체 층(115)을 형성한 후, 불순물 반도체 층(115) 아래의 제 2 반도체 층(114)에 있어서, 불순물 반도체 층(115)과 겹치는 영역과 불순물 반도체 층(115)과 겹치지 않는 영역(불순물 반도체 층(115)이 이간된 틈에 겹치는 영역)에서 막 두께에 차이가 난다. 이 이유는, 소스 영역 및 드레인 영역을 구성하는 불순물 반도체 층(115)의 형성 프로세스에 있어서 불순물 반도체 층(115)과 겹치는 영역의 제 2 반도체 층은 에칭되지 않고, 불순물 반도체 층(115)과 겹치지 않는 영역의 제 2 반도체 층은 에칭되기 때문이다.
다음, 레지스트 마스크(121)가 형성된 상태로, 드라이 에칭을 행한다. 드라이 에칭은 노출되는 제 2 반도체 층(114)에 대미지가 발생하지 않고, 또 상기 제 2 반도체 층(114)에 대한 에칭 레이트가 낮은 조건으로 행한다. 제 2 반도체 층(114)에 대미지를 주지 않는 조건으로 더욱 드라이 에칭을 행함으로써, 노출된 제 2 반도체 층(114) 위에 존재하는 잔사 등의 불순물을 제거할 수 있다.
다음, 레지스트 마스크(121)가 형성된 상태로 물 플라즈마 처리를 행한다. 물 플라즈마 처리는, 반응 공간에서 수증기(H2O 증기)로 대표되는 물을 주성분으로 하는 가스를 도입하고, 물 플라즈마를 생성하여 행할 수 있다(도 10b를 참조). 물 플라즈마 처리를 행함으로써, 제 2 반도체 층의 오목부의 표면에 변질층(절연층(116))을 형성할 수 있다. 또한, 레지스트 마스크(121)를 물 플라즈마로 노출시킴으로써, 레지스트 마스크(121)를 제거할 수 있다(도 10c를 참조).
제 2 반도체 층(114)의 오목부를 형성한 후, 제 2 반도체 층(114)에 대미지를 주지 않는 조건으로 더욱 드라이 에칭을 행함으로써, 노출한 제 2 반도체 층(114) 위에 존재하는 잔사 등의 불순물을 제거할 수 있다. 또한, 드라이 에칭에 계속해서 H2O 가스를 사용하여 물 플라즈마 처리를 행함으로써, 제 2 반도체 층의 오목부의 표면에 드라이 에칭시에 형성된 댕글링 본드에 OH 유리기가 작용하여, OH 유리기로 댕글링 본드를 종단화시킬 수 있다. 결과적으로는, 제 2 반도체 층(114)의 오목부의 표면에 안정한 변질층(절연층(116))을 형성할 수 있고, 제 2 반도체 층(114)의 오목부를 형성할 때에 발생한 결함을 회복시킬 수 있다. 또한, 오목부의 표면과 절연층(116)의 계면을 양질로 할 수 있다. 따라서, 물 플라즈마 처리를 행함으로써, 막질 개선을 도모할 수 있고, 박막 트랜지스터의 전기적 특성의 향상에 이어질 수 있다.
또한, 레지스트 마스크를 물 플라즈마에 노출시킴으로써, 레지스트 마스크(121)를 제거할 수 있다. 레지스트 마스크(121)를 물 플라즈마에 노출시킴으로써, 기판에 존재하는 부식 발생의 원인이 되는 염소 등을 물 플라즈마로부터 얻어진 생성물에 의하여 제거할 수 있다. 또한, 금속막으로 이루어지는 배선에 부식이 발생하는 것을 억제할 수 있고, 레지스트 잔사를 용이하게 제거할 수 있다. 따라 서, 제 2 반도체 층(114)의 오목부를 형성하고, 제 2 반도체 층(114)에 대미지를 주지 않는 조건으로 더욱 드라이 에칭을 행한 후, 드라이 에칭에 계속해서 물 플라즈마 처리를 행함으로써, 박막 트랜지스터의 오프 전류를 저하시키고, 이동도 등의 전기적 특성을 향상시킬 수 있다. 또한, 다계조 마스크를 사용함으로써, 포토 마스크의 매수를 삭감할 수 있다.
이상에 의하여, 실시형태에 따른 박막 트랜지스터를 제작할 수 있다. 이하, 실시형태 1과 마찬가지로, 절연층(117)을 형성하고, 상기 절연층(117)에 형성된 개구를 묻도록 화소 전극층(118)을 형성하여도 좋다(도 5b를 참조).
또한, 본 실시형태에서는, 상기 실시형태 1에서 나타낸 제작 공정으로 설명하였지만, 물론, 실시형태 2에서 나타낸 제작 공정에 적용할 수도 있다.
본 실시형태는, 다른 실시형태와 적절히 조합할 수 있다.
(실시형태 4)
본 실시형태에서는, 표시 장치의 일 형태로서, 실시형태 3에서 나타낸 박막 트랜지스터를 갖는 액정 표시 장치에 대해서 이하에 설명한다. 여기서는, VA(Vertical Alignment)형의 액정 표시 장치에 대해서 도 11 내지 도 13을 사용하여 설명한다. VA형의 액정 표시 장치란, 액정 패널의 액정 분자의 배열을 제어하는 방식의 1종이다. VA형의 액정 표시 장치란, 전압이 인가되지 않을 때에, 패널면에 대해서 액정 분자가 수직 방향을 향하는 방식이다. 본 실시형태에서는, 특히 화소(픽셀)를 몇 개의 영역(서브 픽셀)으로 나누고, 각각 다른 방향으로 분자를 배향하도록 되어 있다. 이것을 멀티 도메인(Multi-domain)화 또는 멀티 도메인 설계 라고 한다. 이하의 설명에서는, 멀티 도메인 설계가 고려된 액정 표시 장치에 대해서 설명한다.
도 11 및 도 12에서는, VA형 액정 패널의 화소 구조를 도시한다. 도 12는 본 형태에서 도시하는 화소 구조의 평면도이며, 도 12에 도시하는 절단선 Y-Z에 대응하는 단면 구조를 도 11에 도시한다. 이하의 설명에서는, 도 11 및 도 12를 참조하여 설명한다.
본 형태에서 나타내는 화소 구조는, 기판(500) 위에 형성된 하나의 화소에 복수의 화소 전극이 있고, 각각 화소 전극에 평탄화 막(522) 및 패시베이션막(520)을 통하여 박막 트랜지스터가 접속된다. 각 박막 트랜지스터는, 다른 게이트 신호에 의하여 구동되도록 구성된다. 즉, 멀티 도메인 설계된 화소에 있어서, 개개의 화소 전극에 인가하는 신호를 독립하여 제어하는 구성을 가진다.
화소 전극(524)은 콘택트 홀(523)에 있어서, 배선(518)을 통하여 박막 트랜지스터(528)와 접속한다. 또한, 화소 전극(526)은 콘택트 홀(527)에 있어서, 배선(519)을 통하여 박막 트랜지스터(529)와 접속한다. 박막 트랜지스터(528)의 게이트 배선(502)과, 박막 트랜지스터(529)의 게이트 배선(503)에는, 다른 게이트 신호를 줄 수 있도록 분리된다. 한편, 데이터 선으로서 기능하는 배선(516)은, 박막 트랜지스터(528)와 박막 트랜지스터(529)에 있어서, 공통으로 사용된다. 박막 트랜지스터(528) 및 박막 트랜지스터(529)는, 실시형태 3에서 나타내는 방법을 사용하여 제작할 수 있다. 물론, 박막 트랜지스터(528) 및 박막 트랜지스터(529)는 다른 실시형태에서 나타내는 방법을 사용하여 제작할 수도 있다.
화소 전극(524)과 화소 전극(526)의 형상은 다르고, 슬릿(525)에 의하여 분리된다. V자형으로 넓어지는 화소 전극(524)의 외측을 둘러싸도록 화소 전극(526)이 형성된다. 화소 전극(524)과 화소 전극(526)에 인가하는 전압의 타이밍을 박막 트랜지스터(528) 및 박막 트랜지스터(529)에 의하여 다르게 함으로써, 액정의 배향을 제어한다. 게이트 배선(502)과 게이트 배선(503)은 다른 게이트 신호를 줌으로써, 박막 트랜지스터(528)와 박막 트랜지스터(529)의 동작 타이밍을 다르게 할 수 있다. 또한, 화소 전극(524, 526) 위에 배향막(548)이 형성된다.
대향 기판(501)에는, 차광막(532), 착색막(536), 대향 전극(540)이 형성된다(도 11을 참조). 또한, 착색막(536)과 대향 전극(540)의 사이에는 평탄화 막(537)이 형성되고, 액정의 배향 흐트러짐을 방지한다. 또한, 대향 전극(540) 위에 배향막(546)이 형성된다. 도 13에 대향 기판(501) 측의 화소 구조를 도시한다. 대향 전극(540)은 다른 화소간에서 공통화되는 전극이며, 상기 대향 전극(540)에는 슬릿(541)이 형성된다. 슬릿(541)과, 화소 전극(524) 및 화소 전극(526) 측의 슬릿(525)을 교대로 배치함으로써 경사 전계를 효과적으로 발생시켜서 액정의 배향을 제어할 수 있다. 결과적으로, 액정이 배향하는 방향을 장소에 따라 다르게 할 수 있어, 시야각을 확대할 수 있다.
화소 전극(524)과 액정층(550)과 대향 전극(540)이 중첩함으로써, 제 1 액정 소자가 형성된다. 또한, 화소 전극(526)과 액정층(550)과 대향 전극(540)이 중첩함으로써, 제 2 액정 소자가 형성된다. 또한, 1화소에 제 1 액정 소자와 제 2 액정 소자가 형성된 멀티 도메인 구조이다.
또한, 여기서는, 액정 표시 장치로서 VA형의 액정 표시 장치를 나타내지만, 본 발명의 일 형태에 따른 박막 트랜지스터를 사용하여 형성한 소자 기판을 FFS형의 액정 표시 장치, IPS형의 액정 표시 장치, TN형의 액정 표시 장치, 그 이외의 액정 표시 장치에 사용할 수 있다.
이상의 공정에 의하여, 액정 표시 장치를 제작할 수 있다. 본 실시형태의 액정 표시 장치는, 온 전류가 높고 오프 전류가 낮은 박막 트랜지스터를 화소 트랜지스터로서 사용하기 때문에, 화질이 양호(예를 들어, 고콘트라스트)하고, 또 소비 전력이 낮은 액정 표시 장치를 제작할 수 있다. 또한, 소자간의 전기적 특성의 편차가 저감되기 때문에, 휘도의 편차가 저감되고, 화질을 향상시킨 액정 표시 장치를 제작할 수 있다.
또한, 본 실시형태는, 다른 실시형태와 적절히 조합할 수 있다.
(실시형태 5)
본 실시형태에서는, 표시 장치의 일 형태로서, 실시형태 3에서 나타내는 박막 트랜지스터를 갖는 발광 표시 장치에 대해서 이하에 나타낸다. 여기서는, 발광 표시 장치가 갖는 화소의 구성에 대해서 설명한다. 도 14a에 화소의 상면도의 일 형태를 나타내고, 도 14b에 도 14a의 절단선 A-B에 대응하는 단면 구조의 일 형태를 도시한다.
발광 장치로서는, 본 형태에서는, 일렉트로루미네선스를 이용하는 발광 소자를 사용하여 나타낸다. 일렉트로루미네선스를 이용하는 발광 소자는 발광재료가 유기 화합물인지 무기 화합물인지에 따라 구별되고, 일반적으로, 전자는 유기 EL 소자, 후자는 무기 EL 소자라고 불린다. 또한, 여기서는 박막 트랜지스터의 제작 공정으로서 실시형태 3을 사용하는 예를 나타낸다. 물론, 본 형태에서 나타내는 박막 트랜지스터는, 다른 실시형태에 나타내는 박막 트랜지스터를 사용할 수 있다.
유기 EL 소자는, 발광 소자에 전압을 인가함으로써, 한 쌍의 전극으로부터 전자 및 정공이 각각 발광성의 유기 화합물을 포함하는 층에 주입됨으로써 전류가 흐른다. 그리고, 그들 캐리어(전자 및 정공)가 재결합함으로써, 발광성의 유기 화합물이 여기 상태를 형성하고, 여기 상태가 기저 상태로 되돌아갈 때에 발광한다. 이러한 메커니즘에 기인하여, 이러한 발광 소자는 전류 여기형 발광 소자라고 불린다.
무기 EL 소자는, 소자 구성에 의하여 분산형 무기 EL소자와 박막형 무기 EL소자로 분류된다. 분산형 무기 EL 소자는, 발광 재료의 입자를 바인더 중에 분산시킨 발광층을 가지는 것이며, 발광 메커니즘은 도너 준위와 억셉터 준위를 이용하는 도너-억셉터 재결합형 발광이다. 박막형 무기 EL 소자는, 발광층을 유전체층으로 끼우고, 또한 발광층을 유전체층으로 끼운 것을 전극으로 끼운 구조이고, 발광 메커니즘은 금속 이온의 내각 전자천이를 이용하는 국재형 발광이다. 또한, 여기서는 발광 소자로서 유기 EL 소자를 사용하여 설명한다. 또한, 화소 전극에의 신호의 입력을 제어하기 위한 스위칭용 박막 트랜지스터 및 발광 소자의 구동을 제어하는 박막 트랜지스터로서 채널 에치형의 박막 트랜지스터를 사용하여 나타내지만, 채널 보호형의 박막 트랜지스터를 적절히 사용할 수 있다.
도 14a 및 도 14b에 있어서, 제 1 박막 트랜지스터(281a)는 화소 전극에의 신호의 입력을 제어하기 위한 스위칭용 박막 트랜지스터이며, 제 2 박막 트랜지스터(281b)는, 발광 소자(282)에의 전류 또는 전압의 공급을 제어하기 위한 구동용의 박막 트랜지스터에 상당한다.
제 1 박막 트랜지스터(281a)의 게이트 전극은, 주사선(283a)에 소스 전극 또는 드레인 전극의 한 쪽은 신호선(284a)에 접속되고, 소스 전극 또는 드레인 전극의 다른 쪽은 배선(284b)을 통하여 제 2 박막 트랜지스터(281b)의 게이트 전극(283b)에 접속된다. 제 2 박막 트랜지스터(281b)의 소스 전극 또는 드레인 전극의 한 쪽은, 전원선(285a)에 접속되고, 소스 전극 또는 드레인 전극의 다른 쪽은 배선(285b)을 통하여 표시 장치의 화소 전극(음극(288))에 접속된다. 제 2 박막 트랜지스터(281b)의 게이트 전극, 게이트 절연막 및 전원선(285a)으로 용량 소자를 구성하고, 제 1 박막 트랜지스터(281a)의 소스 전극 또는 드레인 전극의 다른 쪽은 용량 소자에 접속된다.
또한, 용량 소자는 제 1 박막 트랜지스터(281a)가 오프 상태일 때에 제 2 박막 트랜지스터(281b)의 게이트 전극 및 소스 전극간의 전압, 또는 게이트 전극 및 드레인 전극간 전압(이하, 게이트 전압이라고 기재한다)을 유지하기 위한 용량 소자에 상당하고, 반드시 형성할 필요는 없다.
본 실시형태에서는, 제 1 박막 트랜지스터(281a) 및 제 2 박막 트랜지스터(281b)를 실시형태 1 내지 실시형태 3의 박막 트랜지스터를 사용하여 형성할 수 있다. 또한, 제 1 박막 트랜지스터(281a) 및 제 2 박막 트랜지스터(281b)는 여기서는 n채널형 박막 트랜지스터로 형성하지만, 제 1 박막 트랜지스터(281a)를 n채널 형 박막 트랜지스터로 구성하고, 제 2 박막 트랜지스터(281b)를 p채널형 박막 트랜지스터로 형성하여도 좋다. 또한, 제 1 박막 트랜지스터(281a) 및 제 2 박막 트랜지스터(281b)를 p채널형 박막 트랜지스터로 형성하여도 좋다.
제 1 박막 트랜지스터(281a) 및 제 2 박막 트랜지스터(281b) 위에 절연막(286)을 형성하고, 절연막(286) 위에 평탄화 막(287)을 형성하고, 평탄화 막(287) 및 절연막(286)에 형성되는 콘택트 홀에 있어서, 배선(285b)에 접속하는 음극(288)이 형성된다. 평탄화 막(287)은, 아크릴, 폴리이미드, 폴리아미드 등의 유기 수지, 또한 실록산 폴리머를 사용하여 형성하는 것이 바람직하다. 콘택트 홀에 있어서는, 음극(288)이 요철을 갖기 때문에, 상기 영역을 덮고, 또 개구부를 갖는 격벽(291)을 형성한다. 격벽(291)의 개구부에 있어서 음극(288)과 접하도록, 발광층(289)이 형성되고, 발광층(289)을 덮도록 양극(290)이 형성되고, 양극(290) 및 격벽(291)을 덮도록 보호 절연막(292)이 형성된다.
여기서는, 발광 소자로서, 상면 사출 구조의 발광 소자(282)를 나타낸다. 상면 사출 구조의 발광 소자(282)는, 제 1 박막 트랜지스터(281a), 제 2 박막 트랜지스터(281b) 위에서도 발광할 수 있기 때문에, 발광 면적을 증대할 수 있다. 그러나, 발광층(289)의 하지막이 요철을 가지면, 상기 요철에 있어서 막 두께의 분포가 불균일하게 되기 때문에, 양극(290) 및 음극(288)이 단락하여 표시 결함이 된다. 따라서, 평탄화 막(287)을 형성하는 것이 바람직하다.
음극(288) 및 양극(290)에서 발광층(289)을 끼운 영역이 발광 소자(282)에 상당한다. 도 14a에 도시한 화소의 경우, 발광 소자(282)로부터 방출되는 빛은, 도 14b의 테두리 화살표로 도시하는 바와 같이, 양극(290) 측에 사출된다.
음극(288)은 일 함수가 작고, 또 빛을 반사하는 도전막이면 공지의 재료를 사용할 수 있다. 예를 들어, Ca, Al, MgAg, AlLi 등이 바람직하다. 발광층(289)은, 단수의 층으로 구성되어도 좋고, 복수의 층이 적층되도록 구성되어도 좋다. 복수의 층으로 구성되는 경우, 음극(288) 위에 전자 주입층, 전자 수송층, 발광층, 홀 수송층, 홀 주입층의 순차로 적층한다. 또한, 발광층 이외의 층, 예를 들어, 전자 주입층, 전자 수송층, 발광층, 홀 수송층, 홀 주입층을 모두 형성할 필요는 없고, 실시자가 적당하게 선택할 수 있다. 양극(290)은 빛을 투과하는 투광성을 갖는 도전성 재료를 사용하여 형성하고, 예를 들어, 산화텅스텐을 함유하는 인듐산화물, 산화텅스텐을 함유하는 인듐아연산화물, 산화티타늄을 함유하는 인듐산화물, 산화티타늄을 함유하는 인듐주석산화물, ITO, 인듐아연산화물, 산화규소를 첨가한 인듐주석산화물 등의, 투광성을 갖는 도전성 도전막을 사용하여도 좋다.
여기서는, 기판과 반대 측의 면으로부터 발광을 추출하는 상면 사출 구조의 발광 소자에 대하여 제시하지만, 기판 측의 면으로부터 발광을 추출하는 하면 사출 구조의 발광 소자나, 기판 측 및 기판과 반대 측의 면으로부터 발광을 추출하는 양면 사출 구조의 발광 소자를 적절히 적용할 수 있다.
또한, 여기서는, 발광 소자로서 유기 EL 소자에 대해서 설명하였지만, 발광 소자로서 무기 EL 소자를 형성할 수도 있다.
또한, 본 실시형태에서는, 발광 소자의 구동을 제어하는 박막 트랜지스터(구동용 박막 트랜지스터)와 발광 소자가 전기적으로 접속되는 예를 나타내지만, 구동 용 박막 트랜지스터와 발광 소자의 사이에 전류 제어용 박막 트랜지스터가 접속되는 구성이라도 좋다.
이상의 공정에 의하여 발광 표시 장치를 제작할 수 있다. 온 전류가 높고 오프 전류가 낮은 박막 트랜지스터를 화소 트랜지스터로서 사용하기 때문에, 화질이 양호(예를 들어, 고콘트라스트)하며, 또 소비 전력이 낮은 발광 표시 장치를 제작할 수 있다. 또한, 소자간의 전기적 특성의 편차가 저감되기 때문에, 휘도의 편차가 저감되고, 화질을 향상시킨 발광 표시 장치를 제작할 수 있다.
또한, 본 실시형태는, 다른 실시형태와 적절히 조합할 수 있다.
(실시형태 6)
다음, 본 발명의 일 형태의 표시 장치의 일 형태인 표시 패널의 구성에 대해서 이하에 설명한다.
도 15a에, 신호선 구동 회로(6013)만을 별도로 형성하고, 기판(6011) 위에 형성된 화소부(6012)와 접속하는 표시 패널의 형태를 도시한다. 화소부(6012), 보호 회로(6016), 및 주사선 구동 회로(6014)가 형성된 소자 기판은, 상기 실시형태에 나타내는 박막 트랜지스터를 사용하여 형성한다. 소자간의 특성 편차가 저감되기 때문에, 표시 패널을 편차가 없이 안정하게 동작시킬 수 있다. 신호선 구동 회로(6013)는, 단결정 반도체를 사용한 트랜지스터, 다결정 반도체를 사용한 박막 트랜지스터, 또는 SOI를 사용한 트랜지스터라도 좋다. SOI를 사용한 트랜지스터에 있어서는, 유리 기판 위에 형성된 단결정 반도체 층을 사용한 트랜지스터를 포함한다. 화소부(6012)와, 신호선 구동 회로(6013)와, 주사선 구동 회로(6014)에 각각 전원의 전위, 각종 신호 등이 FPC(6015)를 통하여 공급된다. 신호선 구동회로(6013)와 FPC(6015)의 사이, 또는 신호선 구동회로(6013)와 화소부(6012)의 사이에 상기 실시형태에 나타내는 박막 트랜지스터로 형성된 보호 회로(6016)를 형성하여도 좋다. 보호 회로(6016)는, 상기 실시형태에서 나타낸 박막 트랜지스터로 형성된 보호 회로 대신에, 다른 구조의 박막 트랜지스터, 다이오드, 저항 소자 및 용량 소자 등으로부터 선택된 하나 또는 복수의 소자로 구성되는 보호 회로를 형성하여도 좋다.
또한, 신호선 구동 회로 및 주사선 구동 회로의 양쪽 모두를 화소부와 같은 기판 위에 형성하여도 좋다.
또한, 구동 회로를 별도로 형성하는 경우, 반드시 구동 회로가 형성된 기판을 화소부가 형성된 기판 위에 접합할 필요는 없고, 예를 들어, FPC 위에 접합하도록 하여도 좋다. 도 15b에, 신호선 구동 회로(6023)만을 별도로 형성하고, 기판(6021) 위에 형성된 화소부(6022), 보호 회로(6026), 및 주사선 구동 회로(6024)가 형성된 소자 기판과 FPC가 접속되는 표시 장치 패널의 형태를 도시한다. 화소부(6022), 보호 회로(6026) 및 주사선 구동 회로(6024)는 상기 실시형태에 나타내는 박막 트랜지스터를 사용하여 형성한다. 신호선 구동 회로(6023)는, FPC(6025) 및 보호 회로(6026)를 통하여 화소부(6022)와 접속된다. 화소부(6022)와, 신호선 구동 회로(6023) 및 주사선 구동 회로(6024)에 각각 전원 전위, 각종 신호 등이 FPC(6025)를 통하여 공급된다. FPC(6025) 및 화소부(6022)의 사이에, 상기 실시형태에 나타낸 박막 트랜지스터로 형성된 보호 회로(6026)를 형성하여도 좋다. 보호 회로(6026)는, 상기 실시형태에서 나타낸 박막 트랜지스터로 형성된 보호 회로 대신에 다른 구조의 박막 트랜지스터, 다이오드, 저항 소자 및 용량 소자 등으로부터 선택된 하나 또는 복수의 소자로 구성되는 보호 회로를 형성하여도 좋다.
또한, 신호선 구동 회로의 일부 또는 주사선 구동 회로의 일부만을 상기 실시형태에 나타내는 박막 트랜지스터를 사용하여 화소부와 같은 기판 위에 형성하고, 나머지를 별도로 형성하여 화소부와 전기적으로 접속하도록 하여도 좋다. 도 15c에 신호선 구동 회로가 갖는 아날로그 스위치(6033a)를 화소부(6032), 주사선 구동 회로(6034)와 동일한 기판(6031) 위에 형성하고, 신호선 구동 회로가 갖는 시프트 레지스터(6033b)를 별도로 상이한 기판에 형성하고 접합하는 표시 장치 패널의 형태를 도시한다. 화소부(6032), 보호 회로(6036) 및 주사선 구동 회로(6034)는 상기 실시형태에 나타내는 박막 트랜지스터를 사용하여 형성한다. 신호선 구동 회로가 갖는 시프트 레지스터(6033b)는, FPC(6035) 및 보호 회로(6036)를 통하여 화소부(6032)와 접속된다. 화소부(6032)와 신호선 구동 회로와 주사선 구동 회로(6034)에 각각 전원 전위, 각종 신호 등이 FPC(6035)를 통하여 공급된다. 시프트 레지스터(6033b) 및 아날로그 스위치(6033b) 및 아날로그 스위치(6033a)의 사이에 상기 실시형태에 나타낸 박막 트랜지스터로 형성된 보호 회로(6036)를 형성하여도 좋다. 보호 회로(6036)는, 상기 실시형태에서 나타내는 박막 트랜지스터로 형성된 보호 회로 대신에 박막 트랜지스터, 다이오드, 저항 소자 및 용량 소자 등으로부터 선택된 하나 또는 복수의 소자로 구성되는 보호 회로를 형성하여도 좋다.
도 15a 내지 도 15c에 도시하는 바와 같이, 본 실시형태의 표시 장치는, 구 동 회로의 일부 또는 모두를 화소부와 같은 기판 위에 상기 실시형태에 나타내는 박막 트랜지스터를 사용하여 형성할 수 있다.
또한, 별도로 형성한 기판의 접속 방법은, 특히 한정되지 않고, 공지의 COG 방법, 와이어 본딩 방법, 또는 TAB 방법 등을 사용할 수 있다. 또한 접속하는 위치는, 전기적인 접속이 가능하면, 도 15a 내지 도 15c에 도시한 위치에 한정되지 않는다. 또한, 컨트롤러, CPU, 메모리 등을 별도로 형성하고, 접속하도록 하여도 좋다.
또한, 본 발명의 일 형태로서 사용하는 신호선 구동 회로는, 시프트 레지스터와 아날로그 스위치를 갖는다. 또는, 시프트 레지스터와 아날로그 스위치에 더하여, 버퍼, 레벨 시프터, 소스 폴로워 등, 다른 회로를 가져도 좋다. 또한, 시프트 레지스터와 아날로그 스위치는 반드시 형성할 필요는 없고, 예를 들어, 시프트 레지스터 대신에 디코더 회로와 같은 신호선의 선택을 할 수 있는 다른 회로를 사용하여도 좋고, 아날로그 스위치 대신에 래치 등을 사용하여도 좋다.
본 실시형태는, 다른 실시형태와 적절히 조합할 수 있다.
(실시형태 7)
본 발명의 일 형태에 따른 박막 트랜지스터로 구성되는 소자 기판, 및 그것을 사용한 표시 장치 등에 의하여 액티브 매트릭스형 표시 장치 패널을 제작할 수 있다. 즉, 그들을 표시부에 조합한 전자 기기 모두에 본 발명의 일 형태를 실시할 수 있다.
이와 같은 전자 기기로서는, 비디오 카메라 및 디지털 카메라 등의 카메라, 헤드마운트 디스플레이(고글형 디스플레이), 카네비게이션 시스템, 프로젝터, 카스테레오, 퍼스널 컴퓨터, 휴대 정보 단말(모바일 컴퓨터, 휴대 전화 또는 전자서적 등) 등을 들 수 있다. 그들의 일례를 도 16a 내지 도 16d에 도시한다.
도 16a는 텔레비전 장치이다. 표시 패널을 도 16a에 도시하는 바와 같이, 하우징에 내장하고, 텔레비전 장치를 완성시킬 수 있다. 표시 패널에 의하여 주화면(2003)이 형성되고, 그 이외의 부속 설비로서 스피커부(2009), 조작 스위치 등이 구비된다. 상술한 바와 같이, 텔레비전 장치를 완성시킬 수 있다.
도 16a에 나타낸 것과 같이, 하우징(2001)에 표시 소자를 이용한 표시용 패널(2002)이 조합된다. 수신기(2005)에 의하여 일반의 텔레비전 방송의 수신을 비롯하여, 모뎀(2004)을 통하여 유선 또는 무선에 의한 통신 네트워크에 접속함으로써 일방향(송신자에게서 수신자) 또는 양방향(송신자와 수신자간, 또는 수신자간끼리)의 정보통신을 할 수도 있다. 텔레비전 장치의 조작은 하우징에 내장된 스위치 또는 별도의 리모트 컨트롤러 조작기(2006)로 행할 수 있고, 이 리모트 컨트롤러 조작기(2006)에도 출력하는 정보를 표시하는 표시부(2007)가 형성되어도 좋다.
또한, 텔레비전 장치에도, 주 화면(2003) 외에, 서브 화면(2008)을 제 2 표시 패널로 형성하고, 채널이나 음량 등을 표시하는 구성이 부가되어도 좋다. 이 구성에서, 주 화면(2003)을 액정 표시 패널로 형성하고, 서브 화면을 발광 표시 패널로 형성하여도 좋다. 또한, 주 화면(2003)을 발광 표시 패널로 형성하고, 서브 화면을 발광 표시 패널로 형성하고, 서브 화면은 점멸할 수 있는 구성으로 하여도 좋다.
도 17은 텔레비전 장치의 주요한 구성을 나타내는 블록도이다. 표시 패널에는 화소부(921)가 형성된다. 신호선 구동 회로(922)와 주사선 구동 회로(923)는 표시 패널에 COG 방식에 의해 실장되어도 좋다.
그 외의 외부 회로의 구성으로서, 영상 신호의 입력 측에서는, 튜너(924)로 수신한 신호 중 영상 신호를 증폭하는 영상 신호 증폭 회로(925)와, 그 영상 신호 증폭 회로로부터 출력되는 신호를 적색, 녹색, 청색의 각 색에 대응한 색 신호로 변환하는 영상 신호 처리 회로(926)와, 그 영상 신호를 드라이버 IC의 입력 사양으로 변환하기 위한 컨트롤 회로(927) 등을 갖는다. 컨트롤 회로(927)는 주사선 측과 신호선 측에 각각 신호를 출력한다. 디지털 구동하는 경우에는 신호선 측에 신호 분할 회로(928)를 형성하고, 입력 디지털 신호를 m개로 분할하여 공급하는 구성으로 하여도 좋다.
튜너(924)에서 수신한 신호 중, 음성 신호는 음성 신호 증폭 회로(929)에 보내지고, 그 출력은 음성 신호 처리 회로(930)를 거쳐 스피커(933)에 공급된다. 제어 회로(931)는 수신국(수신 주파수)이나 음량의 제어 정보를 입력부(932)로부터 수신하고 튜너(924)나 음성 신호 처리 회로(930)에 그 신호를 송출한다.
물론, 본 발명의 일 형태는 텔레비전 장치에 한정되지 않고, 퍼스널 컴퓨터의 모니터를 비롯하여, 철도의 역이나 공항 등에서의 정보 표시반이나, 가두에서의 광고 표시반 등 대면적의 표시 매체로서도 여러 가지의 용도에 적용할 수 있다.
주 화면(2003), 서브 화면(2008)에 있어서, 상기 실시형태에서 설명한 박막 트랜지스터를 갖는 소자 기판, 및 그것을 갖는 표시 장치를 적용함으로써, 화질을 향상시킨 텔레비전 장치를 제공할 수 있다.
도 16b는 휴대 전화기(2301)의 일례를 도시한다. 이 휴대 전화기(2301)는 표시부(2302), 조작부(2303) 등을 포함하여 구성된다. 표시부(2302)에 있어서는, 상기 실시형태에서 설명한 박막 트랜지스터를 갖는 소자 기판, 및 그것을 갖는 표시 장치를 적용함으로써, 화질을 향상시킨 휴대 전화를 제공할 수 있다.
또한, 도 16c에 도시하는 휴대형의 컴퓨터는, 본체(2401), 표시부(2402) 등을 포함한다. 표시부(2402)에, 상기 실시형태에 나타내는 박막 트랜지스터를 갖는 소자 기판, 및 그것을 갖는 표시 장치에 적용함으로써 화질을 향상시킨 컴퓨터를 제공할 수 있다.
도 16d는 탁상(卓上) 조명 기구이고, 조명부(2501), 전등갓(2502), 가변 암(arm)(2503), 지주(2504), 받침대(2505), 전원(2506)을 포함한다. 상기 실시형태에서 설명한 발광 장치를 조명부(2501)에 사용함으로써 제작된다. 또한, 조명 기구에는 천정 고정형의 조명 기구 또는 벽걸이형의 조명기구 등도 포함된다. 상기 실시형태에 나타내는 박막 트랜지스터를 갖는 소자 기판 및 그것을 갖는 표시 장치를 적용함으로써, 생산성이 양호하며, 싼값의 조명 기구를 제공할 수 있다.
도 18a 내지 도 18c는 스마트 폰 휴대 전화기의 구성의 일례를 도시하고, 예를 들어, 표시부에 상기 실시형태에서 나타낸 박막 트랜지스터를 갖는 소자 기판 및 그것을 갖는 표시 장치가 적용된다. 도 18a가 정면도, 도 18b가 배면도, 도 18c가 전개도이다. 스마트 폰 휴대 전화기는 하우징(1111) 및 하우징(1109)의 2개의 하우징으로 구성된다. 스마트 폰 휴대 전화기는, 휴대 전화와 휴대 정보 단말 의 쌍방의 기능을 구비하고, 컴퓨터를 내장하고, 음성 통화 이외에도 다양한 데이터 처리가 가능하고, 스마트 폰이라고도 불린다.
하우징(1111)에 있어서는, 표시부(1101), 스피커(1102), 마이크로 폰(1103), 조작 키(1104), 포인팅 디바이스(1105), 표면 카메라용 렌즈(1106), 외부 접속 단자 잭(jack)(1107), 이어폰 단자(1108) 등을 구비하고, 하우징(1109)에 있어서는, 키보드(1201), 외부 메모리 슬롯(1202), 이면 카메라(1203), 라이트(1204) 등으로 구성된다. 또한, 안테나는 하우징(1111) 내부에 내장된다.
또한, 상기 구성에 더하여 비접촉 IC칩, 소형 기록 장치 등을 내장하여도 좋다.
도 18a에서는, 하우징(1111)과 하우징(1109)이 서로 겹치고, 도 18a의 상태로부터 하우징(1111)과 하우징(1109)이 슬라이드하여 도 18c에 도시하는 바와 같이 전개한다. 표시부(1101)에는 상기 실시형태에 나타내는 표시 장치를 조합할 수 있고, 사용 형태에 따라 표시의 방향이 적절히 변화한다. 표시부(1101)와 동일면 위에 표면 카메라용 렌즈(1106)를 구비하기 때문에, TV 전화가 가능하다. 또한, 표시부(1101)을 뷰파인더로서 이면 카메라(1203) 및 라이트(1204)로 정지 화상 및 동영상의 촬영이 가능하다.
스피커(1102) 및 마이크로폰(1103)은 음성 통화에 한정되지 않고, TV 전화, 녹음, 재생 등의 용도로 사용할 수 있다. 조작키(1104)에서는, 전화의 발신/착신, 전자 메일 등의 간단한 정보 입력, 화면의 스크롤, 커서 이동 등이 가능하다.
또한, 서류의 작성, 휴대 정보 단말로서의 사용 등, 취급하는 정보가 많은 경우는 키보드(1201)를 사용하면 편리하다. 서로 겹친 하우징(1111)과 하우징(1109)(도 18a 참조)는, 슬라이드할 수 있고, 도 18c에 도시하는 바와 같이 전개하여 휴대 정보 단말로서 사용할 수 있다. 또한, 키보드(1201), 포인팅 디바이스(1105)를 사용하여 원활한 조작이 가능하다. 외부 접속 단자 잭(1107)은 AC 어댑터 및 USB 케이블 등의 각종 케이블과 접속 가능하고, 충전 및 퍼스널 컴퓨터 등과의 데이터 통신이 가능하다. 또한, 외부 메모리 슬롯(1202)에 기록 매체를 삽입하여, 보다 대량의 데이터 보존 및 이동에 대응할 수 있다.
하우징(1109)의 이면(도 18b 참조)에서는, 이면 카메라(1203) 및 라이트(1204)를 구비하고, 표시부(1101)를 뷰파인더로 하여 정지 화상 및 동영상의 촬영이 가능하다.
또한, 상기 구성에 더하여 적외선 통신 기능, USB 포트, 텔레비 원 세그먼트 수신 기능, 비접촉 IC칩, 이어폰 잭 등을 구비한 것이라도 좋다.
상기 실시형태에 나타내는 표시 장치를 적용함으로써, 화질이 향상한 스마트 폰을 제공할 수 있다.
또한, 본 실시형태는, 다른 실시형태와 적절히 조합할 수 있다.
[실시예 1]
이하에 있어서, 본 발명의 일 형태에 관하여 실시예에 기초하여 더욱 상세하게 설명한다. 본 실시예에서는, 유리 기판 위에 미결정 실리콘 막을 형성하고, 상기 미결정 실리콘 막에 포함되는 캐리어의 라이프 타임(life time)을 측정하고, 채널 에치 이후에 물 플라즈마 처리를 행함으로써 미결정 실리콘 막에 주는 플라즈마 의 영향에 대해서 조사한 결과를 이하에 나타낸다.
여기서, “라이프 타임”이란, 반도체 중에 생성한 캐리어가 재결합하여 소멸할 때까지의 평균 수명을 가리킨다. 예를 들어, 반도체 웨이퍼(실리콘)에 빛을 조사하면, 반도체 중에 전자 및 정공(캐리어)이 생성된다. 생성된 전자와 정공은 재결합하고 소멸한다. 이와 같이, 캐리어가 생성되고, 재결합하여 소멸할 때까지의 평균 수명이 “라이프 타임”이라고 불린다. 또한, “라이프 타임”은 재결합 라이프 타임, 및 캐리어 라이프 타임이라고도 불린다.
광 조사 등으로 반도체 웨이퍼에 과잉의 전자와 정공의 캐리어를 주입할 때, 반도체 웨이퍼 중에 격자 결함이나 중금속 불순물 등에 의한 트랩(포획) 준위가 있으면, 이들의 캐리어는 트랩을 통하여 재결합하기 때문에, 라이프 타임은 저하한다. 즉, 라이프 타임이 향상하는 일은 캐리어 이동도의 향상에도 이어지고, 완성되는 트랜지스터의 전기적 특성(고속 동작 등)의 향상을 실현할 수 있다.
본 실시예에서 사용한 시료에 대해서 설명한다. 본 실시예에서 사용한 시료는, 유리 기판 위에 두께 100nm의 미결정 실리콘 막을 플라즈마 CVD법에 의하여 형성한 것이다. 미결정 실리콘 막의 성막 조건은, RF 전원 주파수 13.56MHz, RF 전원의 파워를 50W로 하고, 성막 온도를 280℃로 하고, 실란 가스의 유량과 수소의 유량 비율을 1:150으로 하고, 280Pa의 압력으로 하였다. 이상에 의하여 제작된 미결정 실리콘 막을 시료 A로 하였다.
다음, 유리 기판 위에 시료 A와 같은 조건으로 성막한 두께가 100nm의 미결정 실리콘 막에 대해서 드라이 에칭을 행한 미결정 실리콘 막을 준비하였다. 드라 이 에칭의 조건은, 에칭 가스인 염소의 유량 100sccm, 코일형의 전극에 투입하는 전력 150W, 하부 전극(바이어스 측)에 투입하는 전력 40W, 반응 압력 1.0Pa, 하부 전극의 온도 70℃로 하였다. 이상에 의하여 얻어진 미결정 실리콘 막을 시료 B로 하였다.
다음, 유리 기판 위에 시료 A와 같은 조건을 성막한 두께가 100nm의 미결정 실리콘 막에 대해서 시료 B와 같은 조건으로 드라이 에칭을 행한 후, O2 가스를 사용하여 플라즈마 처리를 행한 미결정 실리콘 막을 준비하였다. 플라즈마 처리의 조건은, O2의 유량 300sccm, 코일형의 전극에 투입하는 전력 1800W, 반응 압력 66.5Pa, 하부 전극의 온도 250℃로 하였다. 이상에 의하여 얻어진 미결정 실리콘 막을 시료 C로 하였다.
다음, 유리 기판 위에 시료 A와 같은 조건으로 성막한 두께가 100nm의 미결정 실리콘 막에 대해서 시료 B와 같은 조건으로 드라이 에칭을 행한 후, H2O 가스를 사용하여 플라즈마 처리를 행한 미결정 실리콘 막을 준비하였다. 플라즈마 처리의 조건은, H2O의 유량 300sccm, 코일형의 전극에 투입하는 전력 1800W, 반응 압력 66.5Pa, 하부 전극의 온도를 250℃로 하였다. 이상에 의하여 얻어진 미결정 실리콘 막을 시료 D로 하였다.
시료 A 내지 시료 D의 미결정 실리콘 막에 포함되는 캐리어의 라이프 타임을 마이크로파 광도전 감쇠법(Microwave Photo Conductivity Decay: μ-PCD법)에 의하여 평가하였다. μ-PCD법이란, 비접촉으로 라이프 타임을 평가할 수 있는 측정법 의 하나이며, 미결정 실리콘 막에 마이크로파 및 펄스 레이저 광을 조사하여 미결정 실리콘 막에 과잉의 캐리어가 생성되었을 때부터 상기 캐리어가 재결합하여 소멸할 때까지의 라이프 타임을 측정하는 방법이다. 캐리어의 생성에 의하여, 미결정 실리콘 막의 도전율이 증가하기 때문에, 미결정 실리콘 막에 조사되는 마이크로파의 반사율이 과잉의 캐리어 밀도에 대응하여 변화한다. 상기 마이크로파의 반사율의 감소 시간을 측정함으로써, 캐리어의 라이프 타임을 측정할 수 있다.
본 실시예에서는, 마이크로파를 사용한 결정성 평가 장치(KOBELCO Research Institute, Inc. 제)를 사용하여, 시료 A 내지 시료 D에 13.56 MHz의 마이크로파 및 파장이 349nm인 YLG 레이저의 3배파(波)를 조사하고 마이크로파의 위상차를 측정하는 전압계로, 캐리어의 발생에 따라 변화하는 반사 강도의 경시변화(經時變化)를 측정하였다. 또한, 측정값의 피크가 급준(急峻)하기 때문에, 캐리어의 재결합에 의한 소멸 시간을 측정할 수 없다. 그러나, 반사 강도의 피크값이 클수록, 상대적으로 캐리어의 라이프 타임이 길고, 또한 결정성이 좋은 것을 나타낸다. 따라서, 반사 강도의 피크값에 의하여 각 시료의 캐리어의 라이프 타임을 비교하였다.
도 19에 시료 A 내지 시료 D의 라이프 타임 측정 결과를 도시한다. 가로 축은 시료 A 내지 시료 D이며, 세로 축은 반사 강도 피크값이다. 반사 강도의 피크값이 클수록 라이프 타임이 긴 것을 나타낸다. 도 19에서, 시료 D, 시료 A, 시료 B, 시료 C의 순서로 반사 강도 피크값이 큰 것을 알 수 있다. 즉, 드라이 에칭을 행한 후, H2O 가스를 사용하여 플라즈마 처리를 행한 미결정 실리콘 막이 라이프 타 임이 가장 긴 것을 알 수 있다. 드라이 에칭을 행한 후에 O2 가스를 사용하여 플라즈마 처리를 행한 시료 C의 반사 강도 피크값이 드라이 에칭을 행한 시료 B와 거의 변화하지 않으므로, O2 가스는 라이프 타임의 향상에 기여하지 않는 것을 알 수 있었다.
이상에 의하여, 미결정 실리콘 막에 대해서 드라이 에칭을 행한 후, 물 플라즈마 처리함으로써, 캐리어의 재결합 중심이 적고, 또 결함이 적고, 결정성이 높은 것을 알 수 있었다.
[실시예 2]
본 실시예에서는, 비정질 실리콘 막의 일부를 제거하여 오목부를 형성한 후의 비정질 실리콘 막의 표면과, 비정질 실리콘 막의 일부를 제거하여 오목부를 형성하고, H2O 가스를 사용하여 플라즈마 처리를 행한 후의 비정질 실리콘 막의 표면의 상태에 대해서 X선 광전자 분광법(XPS: X-ray Photoelectron Spectroscopy)을 사용하여 비정질 실리콘 막의 오목부의 표면에 존재하는 원소의 종류, 존재량, 화학 결합 상태에 대해서 조사하였다.
본 실시예에서 사용한 시료에 대해서 설명한다. 본 실시예에서 사용한 시료는, 유리 기판 위에 두께가 200nm의 비정질 실리콘 막을 플라즈마 CVD법에 의하여 형성한다. 비정질 실리콘 막의 성막 조건은 RF 전원 주파수를 13.56MHz, RF 전원의 파워를 60W로 하고, 성막 온도를 280℃로 하고, 실란 가스의 유량과 수소 유량의 비율을 28:30으로 하고, 170Pa의 압력으로 하였다. 이상에 의하여 제작된 비정 질 실리콘 막을 시료 E로 하였다.
다음, 유리 기판 위에 시료 E와 같은 조건으로 성막한 두께가 200nm의 비정질 실리콘 막에 대해서는, 드라이 에칭을 행한 비정질 실리콘 막을 준비하였다. 드라이 에칭의 조건은, 비정질 실리콘 막의 일부를 제거하여 오목부를 형성할 때의 드라이 에칭과 같은 조건으로, 에칭 가스인 염소의 유량 100sccm, 코일형의 전극에 투입하는 전력 150W, 하부 전극(바이어스 측)에 투입하는 전력 40W, 반응 압력 1.0Pa, 하부 전극의 온도 70℃로 하였다. 이상에 의하여 얻어진 비정질 실리콘 막을 시료 F로 하였다.
다음, 유리 기판 위에 시료 E와 같은 조건으로 성막한 200nm의 비정질 실리콘 막에 대해서 시료 F와 같은 조건으로 드라이 에칭을 행한 후, H2O 가스를 사용하여 플라즈마 처리를 행한 비정질 실리콘 막을 준비하였다. 플라즈마 처리의 조건은, H2O의 유량 250sccm, 코일형의 전극에 투입하는 전력 1800W, 반응 압력 66.5Pa, 하부 전극의 온도를 250℃로 하였다. 이상에 의하여 얻어진 비정질 실리콘 막을 시료 G로 하였다.
다음, 시료 E의 표면, 시료 F의 표면 및 시료 G의 표면을 XPS 측정하였다. 도 20에 시료 E, 시료 F 및 시료 G의 Si-2p의 광 전자 분광 스펙트럼을 도시한다. 광 전자 피크의 위치는, 원소의 결합 상태의 차이에 의하여 시프트하고, Si-2p는 Si, SiO2, SiOxCy의 결합 상태를 확인할 수 있다.
도 20의 Si-2p 스펙트럼에 있어서, 시료 E의 피크는, Si의 피크를 나타내는 피크가 거의 1개로 형성되는 것에 대해서, 시료 F의 피크는 드라이 에칭 후의 피크가 속박(束縛) 에너지의 플러스 측에 시프트하는 경향(2개의 피크를 갖는 형상)이 되고, SiOx(x<2)화가 진행하고 있는 결과가 되었다. 또한, 드라이 에칭 후에 H2O 가스를 사용하여 플라즈마 처리를 행한 시료 G의 피크는 더욱 플러스 측에 시프트하여 시료 E와 비교하여 피크 강도의 위치가 역전한 결과가 되었다.
이상의 결과에 의하여, 비정질 실리콘 막의 일부를 제거하여 오목부를 형성한 후의 비정질 실리콘 막의 표면은, 시료 F의 피크가 나타내는 바와 같이, 드라이 에칭에 의하여 비정질 실리콘 막에 대미지가 형성된다고 생각할 수 있다. 또한, 비정질 실리콘 막의 일부를 제거하여 오목부를 형성하고, H2O 가스를 사용하여 플라즈마 처리를 행한 후의 비정질 실리콘 막의 표면은, 시료 G의 피크가 나타내는 바와 같이, SiO2화한다고 생각할 수 있다.
[실시예 3]
본 실시예에서는, 비정질 실리콘 막의 일부를 제거하여 오목부를 형성한 후의 비정질 실리콘 막의 표면과, 비정질 실리콘 막의 일부를 제거하여 오목부를 형성하고, H2O 가스를 사용하여 플라즈마 처리를 행한 후의 비정질 실리콘 막의 표면의 상태에 대해서 ToF-SIMS(Time of Flight-Secondary Ion Mass Spectrometry)에 의한 정성(定性) 분석을 행하였다.
본 실시예에서 사용한 시료에 대해서 설명한다. 본 실시예에서 사용한 시료는, 유리 기판 위에 두께 200nm의 비정질 실리콘 막을 플라즈마 CVD법에 의하여 형 성한 것이다. 실시예 2에서 제작한 시료 E와 마찬가지로 제작한 것을 시료 H로 하였다. 다음, 실시예 2에서 제작한 시료 F와 마찬가지로 제작한 것을 시료 I로 하였다. 다음에, 실시예 2에서 제작한 시료 G와 마찬가지로 제작한 것을 시료 J로 하였다.
다음, 시료 H의 표면, 시료 I의 표면 및 시료 J의 표면 상태를 조사하기 위하여, ToF-SIMS에 의한 정성 분석을 행하였다. 도 21에 시료 H 내지 시료 J의 비정질 실리콘 막의 최표면(最表面)의 부(負) 이온의 분석 결과를 도시한다.
시료 H의 비정질 실리콘 막의 최표면으로부터 부 이온으로서 Si3, Si4, SiH3가 검출되었다. 시료 I의 비정질 실리콘 막의 최표면으로부터 부 이온으로서 Si3, Si4, SiH3, SixOyCl이 감출되었다. 시료 H와 비교하여 SixOy계가 강한 경향이 보인다. 또한, 드라이 에칭에 있어서는, Cl 가스를 사용하기 때문에, Cl종단(終端)의 산화실리콘도 검출되었다. 시료 J의 비정질 실리콘 막의 최표면으로부터 부 이온으로서 SixOy가 강하게 검출되었다. 또한, 시료 J로부터는, H종단 및 Cl종단된 산화실리콘은 거의 검출되지 않았다.
이상의 결과에 의하여, 비정질 실리콘 막의 일부를 제거하여 비정질 실리콘 막에 오목부를 형성하기 전의 표면 상태에서는, 비정질 실리콘 막의 표면은 거의 산화되지 않고, H종단되는 것을 알 수 있었다. 또한, 비정질 실리콘 막의 일부를 제거하여 비정질 실리콘 막에 오목부를 형성한 후의 표면 상태는 조금 산화되었으나, H종단 및 Cl종단된 산화실리콘도 형성되는 것을 알 수 있었다. 또한, 비정질 실리콘 막에 오목부를 형성하고, H2O 가스를 사용하여 플라즈마 처리를 행한 후의 표면 상태는 산화되고 99% 산화실리콘인 것을 알 수 있었다.
[실시예 4]
본 실시예에서는, 실시형태 1에서 설명한 박막 트랜지스터를 제작하고, 트랜지스터 특성을 측정한 결과를 나타낸다.
우선, 본 실시예에서 제작한 박막 트랜지스터의 제작 공정을 나타낸다.
도 22a에 도시하는 바와 같이, 기판(1001) 위에 게이트 전극을 형성하기 위한 도전층으로서 몰리브덴 타깃을 아르곤에 의하여 스퍼터링하여 두께 150nm의 몰리브덴 층을 형성하였다. 도전층 위에 레지스트를 도포한 후, 포토리소그래피법에 의하여 레지스트 마스크를 형성하고, 상기 레지스트 마스크를 사용하여 도전층을 드라이 에칭하여 게이트 전극(1002)을 형성하였다. 이 후, 레지스트 마스크를 제거하였다.
다음, 도 22b에 도시하는 바와 같이, 기판(1001) 및 게이트 전극(1002) 위에 게이트 절연막(1003)을 형성하고, 게이트 절연막(1003) 위에 미결정 실리콘 막(1004)을 형성하고, 미결정 실리콘 막(1004) 위에 비정질 실리콘 막(1005)을 형성하고, 비정질 실리콘 막(1005) 위에 일 도전형을 부여하는 불순물 원소가 첨가된 불순물 반도체 막(1006)을 형성하였다.
여기서는, 게이트 절연막(1003)으로서는, 플라즈마 CVD법에 의하여 두께 300nm의 질화실리콘막을 형성하였다. 미결정 실리콘 막(1004)은, RF 전원 주파수 를 13.56MHz, RF 전원 파워를 50W로 하고, 성막 온도를 280℃로 하고, 실란 가스 유량과 수소 유량의 비율을 1:150으로 하고, 280Pa의 압력으로서 두께 50nm의 산화질화실리콘막을 플라즈마 CVD법에 의하여 형성하였다. 다음, 미결정 실리콘 막 위에 형성하는 비정질 실리콘 막(1005)으로서는, 두께 80nm의 비정질 실리콘 막을 플라즈마 CVD법에 의하여 형성하였다. 다음, 비정질 실리콘 막(1005) 위에 일 도전형을 부여하는 불순물 원소가 첨가된 불순물 반도체 막(1006)을 형성하였다. 불순물 반도체 막(1006)은 두께 50nm의 인이 첨가된 비정질 실리콘 막을 플라즈마 CVD법에 의하여 형성하였다.
다음, 일 도전형을 부여하는 불순물 원소가 첨가된 불순물 반도체(1006) 위에 레지스트를 도포한 후, 포토리소그래피 공정에 의하여 레지스트 마스크를 형성하고, 상기 레지스트 마스크를 사용하여 미결정 실리콘 막(1004), 비정질 실리콘 막(1005) 및 불순물 반도체 막(1006)을 드라이 에칭하여 도 22c에 도시하는 바와 같이, 미결정 실리콘 층(1008), 비정질 실리콘 층(1009) 및 불순물 반도체 층(1010)을 형성하였다. 이 후, 레지스트 마스크를 제거하였다.
다음, 게이트 절연막(1003), 불순물 반도체 층(1010) 위에 도전막을 형성하였다. 여기서는, 도전막으로서 몰리브덴 타깃을 아르곤에 의하여 스퍼터링하여 두께 300nm의 몰리브덴 층을 형성하였다. 다음, 도전막 위에 레지스트 도포한 후, 포토리소그래피 공정에 의하여 레지스트 마스크(1012)를 형성하여 상기 레지스트 마스크(1012)를 사용하여 도전막을 웨트 에칭하여 도 23a에 도시하는 바와 같이 소스 배선 및 드레인 배선(1013)을 형성하였다. 또한, 도 23b에 도시하는 바와 같 이, 불순물 반도체 층(1010)을 드라이 에칭하여 한 쌍의 불순물 반도체 층(1010)을 형성하였다. 불순물 반도체 층(1015)을 드라이 에칭할 때에, 비정질 실리콘 막(1005)의 표면도 일부 제거되고, 오목부가 형성된 비정질 실리콘 층(1014)이 되었다.
여기서 시료 K로서 레지스트 마스크를 O2 애싱이나 레지스트 박리액에 의하여 제거된 후, 비정질 실리콘 층(1014)의 표면에 드라이 에칭을 행하고, 비정질 실리콘 층(1014)의 오목부에 잔류(殘留)하는 불순물을 제거한 것을 준비하였다. 드라이 에칭의 조건은, ICP법에 의하여 에칭 가스인 염소의 유량 100sccm, 코일형의 전극에 투입하는 전력 2000W, 기판(101)(비정질 실리콘 막이 형성된 기판) 측에는 전력을 투입하지 않고 0W로서 반응 압력 0.67Pa, 하부 전극의 온도를 -10℃로 하였다.
다음, 시료 L로서 도 23b까지 형성된 기판에 대해서 H2O 가스를 사용하여 플라즈마 처리를 행한 것을 준비하였다. 플라즈마 처리의 조건은, H2O의 유량 300sccm, 코일형의 전극에 투입하는 전력 1800W, 반응 압력 66.5Pa, 하부 전극의 온도 250℃로 하였다. 또한, H2O 가스를 사용하여 플라즈마 처리를 행할 때, 레지스트 마스크가 제거되었다.
다음, 시료 M으로서, 도 23b까지 형성된 기판에 대해서 비정질 실리콘 막의 표면에 드라이 에칭을 행한 후, H2O 가스를 사용하여 플라즈마 처리를 행한 것을 준비하였다. 드라이 에칭의 조건은, 시료 K와 같은 조건으로 행하였다. 또한, 플라 즈마 처리의 조건은, 시료 L과 같은 조건으로 행하였다. 또한, H2O 가스를 사용하여 플라즈마 처리를 행할 때, 레지스트 마스크가 제거되었다.
다음, 시료 N으로서 도 23b까지 형성된 기판에 대해서 비정질 실리콘 막의 표면에 H2O 가스를 사용하여 플라즈마 처리를 행한 후, 드라이 에칭을 행한 것을 준비하였다. 플라즈마 처리의 조건은, 시료 L과 같은 조건으로 행하였다. 또한, 드라이 에칭의 조건은 시료 K와 같은 조건으로 행하였다. 또한, H2O 가스를 사용하여 플라즈마 처리를 행할 때, 레지스트 마스크가 제거되었다.
다음, 시료 K 내지 시료 N 각각에 대해서 도 23c에 도시하는 바와 같이, 보호 절연막을 형성하였다. 여기서는, 보호 절연막(1017)으로서 플라즈마 CVD법에 의하여 두께 300nm의 질화실리콘막을 형성하였다.
다음, 시료 K 내지 시료 N의 박막 트랜지스터의 전기적 특성을 측정하였다. 또한, 시료 K 내지 시료 N의 박막 트랜지스터의 채널 길이를 10㎛, 채널 폭을 8㎛로 하였다. 시료 K 내지 시료 N에 있어서, 측정 점수는 15로 한다.
도 24a 및 도 24b, 도 25a 및 도 25b에 전류전압 특성의 측정 결과를 도시한다. 도 24a는 시료 K의 전류전압 특성을 도시하고, 도 24b는 시료 L의 전류전압 특성을 도시하고, 도 25a는 시료 M의 전류전압 특성을 도시하고, 도 25b는 시료 N의 전류전압 특성을 도시한다. 가로 축이 전압값, 세로 축이 전류값이다. 또한, 드레인 전압이 1V 및 14V의 전류전압 특성을 실선(實線)으로 도시하고, 드레인 전압이 1V 및 14V의 전계 효과 이동도를 파선(破線)으로 도시한다.
도 24b에 도시하는 바와 같이, 시료 L이 가장 이동도가 높고, 오프 전류도 저감하지만, Id=1V와 Id=14V의 커브(curve)가 조금 떨어지고, Id=14V의 커브에서는, 마이너스 시프트하는 것을 현저하게 알 수 있다. 또한, 소자간의 편차가 크게 되었다. 한편, 시료 L과 비교하면, 약간 이동도는 내려가지만, 도 25a에 도시하는 바와 같이, H2O 가스를 사용하여 플라즈마 처리를 행하기 직전(直前)에 드라이 에칭 처리한 시료 M에 대해서는, 오프 전류의 저감에도 효과가 있는 결과가 되었다. 또한, 소자간의 편차를 저감할 수 있었다.
또한, 비정질 실리콘 막과 층간 절연막의 계면 상태와 오프 전류의 저감의 관계를 조사하기 위해서, 비정질 실리콘 막과 층간 절연막의 계면의 단면을 투과형 전자 현미경(Transmission Electron Microscope. 이하, TEM라고 한다)에 의하여 관찰하였다. 도 26a 및 도 26b에 비정질 실리콘 막과 층간 절연막의 계면의 단면을 TEM에 의하여 관찰한 사진을 나타낸다. 도 26a는 시료 K의 비정질 실리콘 막과 층간 절연막의 계면을 관찰한 단면 TEM상을 나타낸다. 도 26b는 시료 M의 비정질 실리콘 막과 층간 절연막의 계면을 관찰한 단면 TEM상을 나타낸다.
도 26a에 나타내는 시료 M의 단면 TEM상에 있어서, 비정질 실리콘 막과 층간 절연막의 계면에 변질층이 형성되는 것을 확인할 수 있다. 이 변질층은 실시예 2에 있어서의 XPS 분석, 및 실시예 3에 있어서의 ToF-SIMS 분석의 결과도 포함하면, 산화실리콘이라고 생각할 수 있다. 한편, 도 26b에 나타내는 시료 K의 단면 TEM상에 있어서도, 비정질 실리콘 막과 층간 절연막의 계면에 변질층이 형성되는 것을 확인할 수 있지만, 채널 에치를 행한 후, 층간 절연막의 성막까지 대기에 노출하기 때문에, 자연 산화막이 형성된다고 생각할 수 있다.
또한, 비정질 실리콘 막과 층간 절연막의 막 두께를 측정한 결과를 표 1에 나타낸다. 측정 개소는 도 26a 및 도 26b의 각각에 나타내는 (1) 및 (2)의 개소이다.
[표 1]
Figure 112009024274473-pat00001
이상의 결과에 의하여, 비정질 실리콘막과 층간 절연막의 계면에 형성되는 변질층의 조성이 TFT의 전기적 특성에 영향을 미친다고 생각할 수 있다. 변질층의 조성에 불순물이 포함되면, TFT의 오프 전류가 높아지는 경향이 있다. 시료 K에 있어서는, 실시예 2에 있어서의 XPS 분석 및 실시예 3에 있어서의 ToF-SIMS 분석의 결과에 의하여 변질층에는 Cl 등의 불순물을 포함한다고 추찰(推察)되기 때문에, TFT의 오프 전류가 높아진다고 생각할 수 있다. 이에 대해서, 시료 M에 있어서는, 실시예 2에 있어서의 XPS 분석, 및 실시예 3에 있어서의 ToF-SIMS에 의한 정성 분석의 결과에 의하면, 변질층에는 불순물이 극히 저감된 산화실리콘이 형성되기 때문에, TFT의 오프 전류의 저감에 기여한다고 생각할 수 있다.
다음, 비정질 실리콘막에 H2O 가스 이외의 가스를 사용하여 플라즈마 처리를 행한 박막 트랜지스터의 트랜지스터 특성을 측정한 결과에 대해서 설명한다.
우선, 시료 O로서 레지스트 마스크를 O2 애싱이나 레지스트 박리액에 의하여 제거한 후, 비정질 실리콘 층(1014)의 표면에 드라이 에칭을 행하고, 비정질 실리콘 층(1014)의 오목부에 잔류하는 불순물을 제거한 것을 준비하였다. 시료 O는 시료 K와 같은 방법으로 제작하였다. 다음, 시료 P로서 도 23b까지 형성된 기판에 대해서 비정질 실리콘 막의 표면에 드라이 에칭을 행한 후, H2O 가스를 사용하여 플라즈마 처리를 행한 것을 준비하였다. 시료 P는 시료 M과 같은 방법으로 제작하였다.
다음, 시료 Q로서, 시료 K와 같은 방법으로 형성한 후, O2 가스를 사용하여 플라즈마 처리를 행한 것을 준비하였다. 플라즈마 처리의 조건은, O2의 유량 300sccm, 코일형의 전극에 투입하는 전력 1800W, 반응 압력 66.5Pa, 하부 전극의 온도를 250℃로 하였다. 또한, O2 가스를 사용하여 플라즈마 처리를 행할 때, 레지스트 마스크가 제거되었다.
다음, 시료 R로서, 시료 Q와 마찬가지로 형성한 후, H2 가스를 사용하여 플라즈마 처리를 행한 것을 준비하였다. 플라즈마 처리의 조건은, H2의 유량 300sccm, 코일형의 전극에 투입하는 전력 1800W, 반응 압력 66.5Pa, 하부 전극의 온도를 250℃로 하였다. H2 가스를 사용하여 플라즈마 처리를 행할 때, 레지스트 마스크가 제거되었다.
다음, 시료 O 내지 시료 R에 대해서 보호 절연층을 형성하였다. 여기서는, 보호 절연층으로서 플라즈마 CVD법에 의하여 두께 300nm의 질화실리콘막을 형성하였다.
다음, 시료 O 내지 시료 R의 박막 트랜지스터의 전기적 특성을 측정하였다. 또한, 시료 O 내지 시료 R의 박막 트랜지스터의 채널 길이를 10㎛, 채널 폭을 8㎛로 하였다. 시료 O 내지 시료 R에 있어서, 측정 점수는 15로 한다.
도 27a 및 도 27b, 도 28a 및 도 28b에 전류전압 특성의 측정 결과를 도시한다. 도 27a는 시료 O의 전류전압 특성을 도시하고, 도 27b는 시료 P의 전류전압 특성을 도시하고, 도 28a는 시료 Q의 전류전압 특성을 도시하고, 도 28b는 시료 R의 전류전압 특성을 도시한다. 가로 축이 전압값, 세로 축이 전류값이다. 또한, 드레인 전압이 1V 및 14V의 전류전압 특성을 실선으로 도시하고, 드레인 전압이 1V 및 14V의 전계 효과 이동도를 파선으로 도시한다.
도 27b에 나타내는 바와 같이, H2O 가스를 사용하여 플라즈마 처리를 행한 시료 P가 가장 오프 전류가 저감되고, 이동도도 상승하고, 소자간의 편차를 저감할 수 있었다. 한편, 도 28a 및 도 28b에 나타내는 시료 Q 및 시료 R에 있어서도, 시료 O보다 대폭적으로 오프 전류가 저감되는 것이 확인되었다. 그러나, 도 28b에 나타내는 시료 R에 있어서, O2 가스를 사용한 플라즈마 처리 후에 H2 가스를 사용한 플라즈마 처리를 행하여도 시료 Q의 특성과 거의 차이가 없기 때문에, O2 가스를 사용한 플라즈마 처리 후에 H2 가스를 사용한 플라즈마 처리의 효과는 적다고 생각할 수 있고, O2 가스를 사용한 플라즈마에 의한 백 채널 표면 산화가 오프 전류의 저감 에 기여한다고 생각할 수 있다.
이상의 결과에 의하여, 채널 에칭 후의 백 채널 표층(表層)은 불순물이 극히 저감된 산화실리콘으로 덮는 것이 TFT의 특성(특히, 오프 전류의 저감)에 효과가 있는 것을 알 수 있다. 본 발명의 일 형태에 따른 박막 트랜지스터의 제작 방법을 사용함으로써, 백 채널 표층에 불순물이 극히 저감된 산화실리콘막을 형성할 수 있다. 따라서, 본 발명의 일 형태에 따른 박막 트랜지스터는 오프 전류가 저감되고, 이동도가 상승되는 등, 우수한 전기적 특성을 나타내는 박막 트랜지스터이다.
도 1a 및 도 1b는 본 발명의 일 형태에 따른 박막 트랜지스터의 구성을 도시하는 단면도 및 상면도.
도 2a 내지 도 2d는 본 발명의 일 형태에 따른 박막 트랜지스터의 제작 방법을 설명하는 단면도.
도 3a 내지 도 3c는 본 발명의 일 형태에 따른 박막 트랜지스터의 제작 방법을 설명하는 단면도.
도 4는 플라즈마 처리 장치의 일례를 도시하는 개요 구성도.
도 5a 및 도 5b는 본 발명의 일 형태에 따른 박막 트랜지스터의 제작 방법을 설명하는 단면도.
도 6a 내지 도 6d는 본 발명의 일 형태에 따른 박막 트랜지스터의 제작 방법을 설명하는 단면도.
도 7a 내지 도 7d는 본 발명의 일 형태에 따른 박막 트랜지스터의 제작 방법 을 설명하는 단면도.
도 8a 내지 도 8c는 본 발명의 일 형태에 따른 박막 트랜지스터의 제작 방법을 설명하는 단면도.
도 9a-1 내지 도 9b-2는 다계조 마스크를 설명하는 도면.
도 10a 내지 도 10c는 본 발명의 일 형태에 따른 박막 트랜지스터의 제작 방법을 설명하는 단면도.
도 11은 본 발명의 일 형태에 따른 박막 트랜지스터를 적용할 수 있는 표시 장치의 일례를 도시하는 단면도.
도 12는 본 발명의 일 형태에 따른 박막 트랜지스터를 적용할 수 있는 표시 장치의 일례를 도시하는 도면.
도 13은 본 발명의 일 형태에 따른 박막 트랜지스터를 적용할 수 있는 표시 장치의 일례를 도시하는 도면.
도 14a 및 도 14b는 본 발명의 일 형태에 따른 박막 트랜지스터를 적용할 수 있는 표시 장치의 일례를 도시하는 상면도 및 단면도.
도 15a 내지 도 15c는 본 발명의 일 형태에 따른 박막 트랜지스터를 적용할 수 있는 표시 장치의 일례를 도시하는 도면.
도 16a 내지 도 16d는 본 발명의 일 형태에 따른 박막 트랜지스터를 적용할 수 있는 전자 기기 등의 일례를 도시하는 도면.
도 17은 본 발명의 일 형태에 따른 박막 트랜지스터를 적용할 수 있는 전자 기기 등의 일례를 도시하는 블록도.
도 18a 내지 도 18c는 본 발명의 일 형태에 따른 박막 트랜지스터를 적용할 수 있는 전자 기기 등의 일례를 도시하는 도면.
도 19는 시료 A 내지 시료 D의 라이프 타임의 평가 측정 결과를 도시하는 그래프.
도 20은 시료 E 내지 시료 G의 XPS를 도시하는 도면.
도 21은 시료 H 내지 시료 J의 ToF-SIMS의 측정 결과를 도시하는 도면.
도 22a 내지 도 22c는 실시예 4에 따른 박막 트랜지스터의 제작 방법을 설명하는 도면.
도 23a 내지 도 23c는 실시예 4에 따른 박막 트랜지스터의 제작 방법을 설명하는 도면.
도 24a 및 도 24b는 시료 K 및 시료 L의 전류전압 특성을 도시하는 도면.
도 25a 및 도 25b는 시료 M 및 시료 N의 전류전압 특성을 도시하는 도면.
도 26a 및 도 26b는 시료 K 및 시료 M의 단면 TEM 사진을 나타내는 도면.
도 27a 및 도 27b는 시료 O 및 시료 P의 전류전압 특성을 도시하는 도면.
도 28a 및 도 28b는 시료 Q 및 시료 R의 전류전압 특성을 도시하는 도면.
도 29a 내지 도 29c는 시뮬레이션 모델을 도시하는 도면.
도 30은 모델 1 내지 모델 3을 사용하여 행한 계산 결과.
도 31a 내지 도 31d는 실리콘 막의 모델을 도시하는 도면.
<도면의 주요 부분에 대한 부호의 설명>
101: 기판 102: 게이트 전극층
103: 게이트 절연막 108: 제 1 반도체 층
113: 한 쌍의 배선층 114: 제 2 반도체 층
115: 한 쌍의 불순물 반도체 층 116: 절연층
117: 절연층 118: 화소 전극층

Claims (16)

  1. 기판 위의 게이트 전극 위에 게이트 절연층을 형성하는 단계와;
    상기 게이트 절연층 위에 미결정 반도체 층을 형성하는 단계와;
    상기 미결정 반도체 층 위에 비정질 반도체 층을 형성하는 단계와;
    상기 비정질 반도체 층 위에 소스 영역 및 드레인 영역을 형성하는 일 도전형을 부여하는 불순물 원소를 포함하는 반도체 층을 형성하는 단계와;
    상기 반도체 층 위에 레지스트 마스크를 사용하여 소스 전극 및 드레인 전극을 형성하는 단계와;
    상기 소스 전극 및 드레인 전극으로부터 노출되는 상기 반도체 층의 일부와, 상기 반도체 층의 일부의 직하에 있고 상기 반도체 층의 일부와 접하는 상기 비정질 반도체 층의 일부를, 제 1 드라이 에칭에 의하여 제거하여, 상기 비정질 반도체 층에 오목부를 형성하는 단계와;
    상기 제 1 드라이 에칭에 의하여 노출된 상기 비정질 반도체 층의 일부를 제 2 드라이 에칭에 의하여 제거하는 단계와;
    변질층을 형성하고 상기 레지스트 마스크를 제거하도록 상기 제 2 드라이 에칭에 의하여 노출된 상기 비정질 반도체 층의 일부의 표면에 OH 유리기를 포함하는 플라즈마 처리를 행하는 단계를 포함하고,
    상기 변질층은 상기 오목부의 표면 및 상기 소스 영역 및 드레인 영역의 측면과 접하는, 트랜지스터의 제작 방법.
  2. 기판 위의 게이트 전극 위에 게이트 절연층을 형성하는 단계와;
    상기 게이트 절연층 위에 비정질 반도체 층을 형성하는 단계와;
    상기 비정질 반도체 층 위에 소스 영역 및 드레인 영역을 형성하는 일 도전형을 부여하는 불순물 원소를 포함하는 반도체 층을 형성하는 단계와;
    상기 반도체 층 위에 레지스트 마스크를 사용하여 소스 전극 및 드레인 전극을 형성하는 단계와;
    상기 소스 전극 및 드레인 전극으로부터 노출되는 상기 반도체 층의 일부와, 상기 반도체 층의 일부의 직하에 있고 상기 반도체 층의 일부와 접하는 상기 비정질 반도체 층의 일부를, 제 1 드라이 에칭에 의하여 제거하여, 상기 비정질 반도체 층에 오목부를 형성하는 단계와;
    상기 제 1 드라이 에칭에 의하여 노출된 상기 비정질 반도체 층의 일부를 제 2 드라이 에칭에 의하여 제거하는 단계와;
    변질층을 형성하고 상기 레지스트 마스크를 제거하도록 상기 제 2 드라이 에칭에 의하여 노출된 상기 비정질 반도체 층의 일부의 표면에 OH 유리기를 포함하는 플라즈마 처리를 행하는 단계를 포함하고,
    상기 변질층은 상기 오목부의 표면 및 상기 소스 영역 및 드레인 영역의 측면과 접하는, 트랜지스터의 제작 방법.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 비정질 반도체 층은 상기 기판에 전력을 투입하지 않고 에칭되는, 트랜지스터의 제작 방법.
  4. 삭제
  5. 삭제
  6. 제 1 항 또는 제 2 항에 있어서,
    상기 기판은 상기 플라즈마 처리로 가열되는, 트랜지스터의 제작 방법.
  7. 제 6 항에 있어서,
    상기 기판은 100℃ 내지 280℃의 온도로 가열되는, 트랜지스터의 제작 방법.
  8. 제 6 항에 있어서,
    상기 기판은 220℃ 내지 280℃의 온도로 가열되는, 트랜지스터의 제작 방법.
  9. 제 1 항 또는 제 2 항에 있어서,
    상기 플라즈마 처리는 플라즈마 발생실과 반응실이 서로 분리한 다운 플로우형의 플라즈마 처리 장치에서 행해지는, 트랜지스터의 제작 방법.
  10. 삭제
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  16. 삭제
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Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP2513893A4 (en) * 2009-12-18 2016-09-07 Semiconductor Energy Lab Liquid crystal display device and electronic device
TW201131712A (en) * 2010-03-12 2011-09-16 Richtek Technology Corp Flip chip package structure with heat dissipation enhancement and its application
US9230826B2 (en) 2010-08-26 2016-01-05 Semiconductor Energy Laboratory Co., Ltd. Etching method using mixed gas and method for manufacturing semiconductor device
JP5848918B2 (ja) 2010-09-03 2016-01-27 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP5767073B2 (ja) 2010-10-15 2015-08-19 株式会社半導体エネルギー研究所 エッチング方法及び半導体装置の作製方法
CN102938379B (zh) * 2012-11-21 2015-06-17 深圳市华星光电技术有限公司 开关管的制作方法及开关管的蚀刻设备
KR20150010065A (ko) * 2013-07-18 2015-01-28 삼성디스플레이 주식회사 산화물 반도체 소자의 제조 방법 및 산화물 반도체 소자를 포함하는 표시 장치의 제조 방법
EP3044568B1 (en) * 2013-09-12 2020-09-09 SiO2 Medical Products, Inc. Rapid, non-destructive, selective infrared spectrometry analysis of organic coatings on molded articles
KR102088227B1 (ko) * 2013-12-02 2020-03-12 엘지디스플레이 주식회사 리페어 구조를 갖는 표시장치
CN104409509A (zh) * 2014-10-20 2015-03-11 深圳市华星光电技术有限公司 薄膜晶体管
JP2016111033A (ja) * 2014-12-02 2016-06-20 東京エレクトロン株式会社 アッシング処理を行う方法
CN110824137B (zh) * 2019-10-10 2022-03-11 中国建筑材料科学研究总院有限公司 低辐射玻璃中银膜在衬底上结晶有序性的预测方法及装置
US11862668B2 (en) * 2021-07-02 2024-01-02 Micron Technology, Inc. Single-crystal transistors for memory devices

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100300165B1 (ko) * 1998-08-05 2001-09-29 마찌다 가쯔히꼬 반도체장치의 제조방법
JP2004241784A (ja) * 1995-09-22 2004-08-26 Seiko Epson Corp 薄膜トランジスタの製造方法

Family Cites Families (55)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS55163848A (en) 1979-06-06 1980-12-20 Shunpei Yamazaki Manufacture of semiconductor device and its manufacturing device
US5091334A (en) 1980-03-03 1992-02-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JPS56122123A (en) 1980-03-03 1981-09-25 Shunpei Yamazaki Semiamorphous semiconductor
JPS5771126A (en) 1980-10-21 1982-05-01 Semiconductor Energy Lab Co Ltd Semiamorhous semiconductor
JPS5842239A (ja) 1981-09-07 1983-03-11 Semiconductor Energy Lab Co Ltd プラズマ酸化法
JPS5892217A (ja) 1981-11-28 1983-06-01 Semiconductor Energy Lab Co Ltd 半導体装置作製方法
JPS6262073A (ja) 1985-09-11 1987-03-18 Ishikawajima Harima Heavy Ind Co Ltd ポペツト弁の温度制御装置
JPH01144682A (ja) 1987-11-30 1989-06-06 Nec Corp 薄膜トランジスタの製造方法
JPH0253941A (ja) 1988-08-17 1990-02-22 Tsudakoma Corp 織機の運転装置
JP2839529B2 (ja) 1989-02-17 1998-12-16 株式会社東芝 薄膜トランジスタ
US5221631A (en) 1989-02-17 1993-06-22 International Business Machines Corporation Method of fabricating a thin film transistor having a silicon carbide buffer layer
EP0473988A1 (en) * 1990-08-29 1992-03-11 International Business Machines Corporation Method of fabricating a thin film transistor having amorphous/polycrystalline semiconductor channel region
US5849601A (en) 1990-12-25 1998-12-15 Semiconductor Energy Laboratory Co., Ltd. Electro-optical device and method for manufacturing the same
US5514879A (en) 1990-11-20 1996-05-07 Semiconductor Energy Laboratory Co., Ltd. Gate insulated field effect transistors and method of manufacturing the same
KR950013784B1 (ko) 1990-11-20 1995-11-16 가부시키가이샤 한도오따이 에네루기 겐큐쇼 반도체 전계효과 트랜지스터 및 그 제조방법과 박막트랜지스터
JP2791422B2 (ja) 1990-12-25 1998-08-27 株式会社 半導体エネルギー研究所 電気光学装置およびその作製方法
US7115902B1 (en) 1990-11-20 2006-10-03 Semiconductor Energy Laboratory Co., Ltd. Electro-optical device and method for manufacturing the same
US7098479B1 (en) 1990-12-25 2006-08-29 Semiconductor Energy Laboratory Co., Ltd. Electro-optical device and method for manufacturing the same
JP3255942B2 (ja) 1991-06-19 2002-02-12 株式会社半導体エネルギー研究所 逆スタガ薄膜トランジスタの作製方法
EP0535979A3 (en) 1991-10-02 1993-07-21 Sharp Kabushiki Kaisha A thin film transistor and a method for producing the same
US6835523B1 (en) 1993-05-09 2004-12-28 Semiconductor Energy Laboratory Co., Ltd. Apparatus for fabricating coating and method of fabricating the coating
JPH06326312A (ja) 1993-05-14 1994-11-25 Toshiba Corp アクティブマトリクス型表示装置
US6183816B1 (en) 1993-07-20 2001-02-06 Semiconductor Energy Laboratory Co., Ltd. Method of fabricating the coating
JPH07131030A (ja) 1993-11-05 1995-05-19 Sony Corp 表示用薄膜半導体装置及びその製造方法
JP3417072B2 (ja) 1994-08-15 2003-06-16 ソニー株式会社 半導体装置の製法
TW303526B (ko) 1994-12-27 1997-04-21 Matsushita Electric Ind Co Ltd
US5677236A (en) 1995-02-24 1997-10-14 Mitsui Toatsu Chemicals, Inc. Process for forming a thin microcrystalline silicon semiconductor film
JP3014334B2 (ja) 1996-11-29 2000-02-28 キヤノン販売株式会社 半導体装置の製造方法
JP3178375B2 (ja) * 1997-06-03 2001-06-18 日本電気株式会社 絶縁膜の形成方法
US5920772A (en) 1997-06-27 1999-07-06 Industrial Technology Research Institute Method of fabricating a hybrid polysilicon/amorphous silicon TFT
JPH11274504A (ja) 1998-03-20 1999-10-08 Advanced Display Inc Ｔｆｔおよびその製法
JP2000277439A (ja) 1999-03-25 2000-10-06 Kanegafuchi Chem Ind Co Ltd 結晶質シリコン系薄膜のプラズマｃｖｄ方法およびシリコン系薄膜光電変換装置の製造方法
JP2001007024A (ja) 1999-06-18 2001-01-12 Sanyo Electric Co Ltd 多結晶シリコン膜の形成方法
TW531802B (en) 2000-07-21 2003-05-11 Canon Sales Co Ltd Semiconductor device and semiconductor device manufacturing method
US6835669B2 (en) 2000-07-21 2004-12-28 Canon Sales Co., Inc. Film forming method, semiconductor device and semiconductor device manufacturing method
US6500752B2 (en) 2000-07-21 2002-12-31 Canon Sales Co., Inc. Semiconductor device and semiconductor device manufacturing method
JP2002164346A (ja) 2000-07-21 2002-06-07 Canon Sales Co Inc 成膜方法、半導体装置及びその製造方法
JP2002110992A (ja) 2000-09-28 2002-04-12 Matsushita Electric Ind Co Ltd 薄膜トランジスタおよびその製造方法ならびにそれを用いた液晶表示装置
JP2002151693A (ja) * 2000-11-08 2002-05-24 Matsushita Electric Ind Co Ltd ボトムゲート薄膜トランジスタとその製造方法およびエッチング装置と窒化装置
JP2002368229A (ja) * 2001-04-04 2002-12-20 Canon Inc 半導体装置、及びその製造方法、並びに放射線検出装置
JP3501793B2 (ja) 2001-05-16 2004-03-02 Ｎｅｃ液晶テクノロジー株式会社 薄膜トランジスタ及びその製造方法
US6869838B2 (en) * 2002-04-09 2005-03-22 Applied Materials, Inc. Deposition of passivation layers for active matrix liquid crystal display (AMLCD) applications
KR100436181B1 (ko) 2002-04-16 2004-06-12 엘지.필립스 엘시디 주식회사 액정표시장치용 어레이기판 제조방법
JP4077241B2 (ja) 2002-05-14 2008-04-16 富士通株式会社 半導体装置の製造方法
JP2004014958A (ja) 2002-06-11 2004-01-15 Fuji Electric Holdings Co Ltd 薄膜多結晶太陽電池とその製造方法
US20040198046A1 (en) * 2003-04-01 2004-10-07 Lee Yu-Chou Method for decreasing contact resistance of source/drain electrodes
TWI222753B (en) * 2003-05-20 2004-10-21 Au Optronics Corp Method for forming a thin film transistor of an organic light emitting display
JP4748954B2 (ja) 2003-07-14 2011-08-17 株式会社半導体エネルギー研究所 液晶表示装置
JP2005050905A (ja) 2003-07-30 2005-02-24 Sharp Corp シリコン薄膜太陽電池の製造方法
JP2005167051A (ja) 2003-12-04 2005-06-23 Sony Corp 薄膜トランジスタおよび薄膜トランジスタの製造方法
JP4221314B2 (ja) 2004-02-10 2009-02-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜トランジスタとそれを用いた液晶表示装置およびその薄膜トランジスタの製造方法
TWI345312B (en) * 2004-07-26 2011-07-11 Au Optronics Corp Thin film transistor structure and method of fabricating the same
CN1993813B (zh) * 2004-08-13 2010-12-22 东京毅力科创株式会社 半导体装置的制造方法和等离子体氧化处理方法
JP2008021722A (ja) 2006-07-11 2008-01-31 Mitsubishi Electric Corp Ｔｆｔの製造方法及びその製造装置
JP5416460B2 (ja) * 2008-04-18 2014-02-12 株式会社半導体エネルギー研究所 薄膜トランジスタおよび薄膜トランジスタの作製方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004241784A (ja) * 1995-09-22 2004-08-26 Seiko Epson Corp 薄膜トランジスタの製造方法
KR100300165B1 (ko) * 1998-08-05 2001-09-29 마찌다 가쯔히꼬 반도체장치의 제조방법

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