KR101663965B1 - 박막 트랜지스터 - Google Patents
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Abstract
역 스태거형 박막 트랜지스터의 전기 특성을 높이는 것이 목적이다.
기판 위에 게이트 전극층과, 반도체층과, 게이트 전극층 및 반도체층 사이에 형성되는 게이트 절연층과, 반도체층에 접하는 소스 영역 및 드레인 영역과, 소스 영역에 접하는 소스 전극과, 드레인 영역에 접하는 드레인 전극을 갖는다. 또한, 소스 영역 및 드레인 영역은 일 도전형을 부여하는 불순물이 첨가된 미결정 반도체층으로 형성되고, 반도체층에 있어서, 소스 영역 및 드레인 영역과 접하는 영역은 결정 영역으로 형성된다. 또한, 반도체층에 있어서의 결정 영역은 백 채널 영역에 형성되지 않고 분리되기 때문에 쌍을 이룬다. 또한, 반도체층에 있어서, 비정질 반도체를 포함하는 반도체층을 갖는 것을 특징으로 한다.
반도체층, 비정질, 미결정, 박막 트랜지스터, 질소
Description
본 발명은 박막 트랜지스터 및 그 제작 방법, 및 상기 박막 트랜지스터를 사용한 반도체 장치 및 표시 장치에 관한 것이다.
전계 효과 트랜지스터의 일종으로서, 절연 표면을 갖는 기판 위에 형성된 반도체층에 채널 형성 영역이 형성되는 박막 트랜지스터가 알려져 있다. 박막 트랜지스터에 사용되는 반도체층으로서, 비정질 실리콘, 미결정 실리콘, 및 다결정 실리콘을 사용하는 기술이 개시되어 있다.
또한, 박막 트랜지스터의 소스 전극층 및 드레인 전극층에 접하는 콘택트층(소스 영역, 드레인 영역이라고도 함)을 n형 미결정 실리콘으로 형성함으로써 소스 및 드레인 사이에 흐르는 전류량을 높이는 기술이 개시되어 있다(특허 문헌 1).
한편, 표시 장치의 해상도 및 화소의 개구율을 향상시키기 위하여, 박막 트랜지스터의 크기의 축소화가 진행되고 있고, 노광 장치(MPA)의 노광 한계 정도로 채널 길이가 짧은 박막 트랜지스터가 검토되고 있다. 채널 길이가 짧은 박막 트랜지스터는 온 전류를 높일 수 있고, 또한, 임계 값 전압을 저감할 수 있다.
[특허 문헌] 특개평3-185840호 공보
종래의 미결정 반도체층은 하지막과의 격자 부정합으로 인하여 퇴적 초기에 있어서는 결정성이 낮고 결함이 많은 비정질 반도체층이 퇴적한다. 따라서, 콘택트층으로서 n형 미결정 실리콘막을 형성하여도 하지막과의 계면에 밀도가 낮고 결함이 많은 저(低)밀도층이 형성되기 때문에, 하지막 및 콘택트층 계면에 장벽이 형성되고, 소스 영역 및 드레인 영역 사이의 저항이 높아지고 상기 영역에 흐르는 전류량이 감소되는 문제가 있다.
또한, 일반적으로, n형 미결정 실리콘막의 퇴적 조건에 있어서, 플라즈마 CVD 장치의 전원 전력이 낮으면, n형 미결정 실리콘막의 퇴적 초기에 있어서의 비정질층의 형성을 저감할 수 있다. 그러나, n형 미결정 실리콘막을 퇴적하기 위해서는 높은 전원 전력이 아니면 결정화가 일어나지 않는다. 즉, n형 미결정 실리콘막을 형성하기 위한 전원 전력의 크기와, n형 미결정 실리콘막의 퇴적 초기에 형성되는 저밀도층을 저감하는 전원 전력의 크기가 상반하기 때문에, 계면에서의 저밀도층을 저감한 미결정 실리콘막을 형성하기 어렵다.
한편, 도 21a 내지 도 21d에 역 스태거형 박막 트랜지스터의 구조를 도시한다. 도 21a는 채널 길이가 100㎛정도로 긴 박막 트랜지스터의 단면도이고, 기판(901) 위에 게이트 전극층(903)이 형성되고, 게이트 전극층(903) 위에 게이트 절연층(905)이 형성되고, 게이트 절연층(905) 위에 채널 형성 영역을 형성하는 반도체층(907)이 형성되고, 반도체층(907) 위에 한 쌍의 소스 영역(909s) 및 드레인 영 역(909d)이 형성된다. 또한, 소스 영역(909s) 위에 소스 전극층(911s)이 형성되고, 드레인 영역(909d) 위에 드레인 전극층(911d)이 형성된다. 또한, 도 21a에 도시하는 박막 트랜지스터의 채널 길이를 L1이라고 도시한다.
도 21b에 도 21a에 도시하는 박막 트랜지스터의 등가 회로를 도시한다. 소스 영역(909s) 및 반도체층(907)의 저항을 Rs이라고 도시하고, 반도체층(907)의 채널 형성 영역의 저항을 Rch1이라고 도시하고, 반도체층(907) 및 드레인 영역(909d)의 저항을 Rd이라고 도시한다.
도 21c에는 채널 길이가 10㎛ 이하, 바람직하게는 5㎛ 이하로 짧은 박막 트랜지스터의 단면도이고, 기판(901) 위에 게이트 전극층(903)이 형성되고, 게이트 전극층(903) 위에 게이트 절연층(905)이 형성되고, 게이트 절연층(905) 위에 채널 형성 영역을 형성하는 반도체층(913)이 형성되고, 반도체층(913) 위에 한 쌍의 소스 영역(909s) 및 드레인 영역(909d)이 형성된다. 또한, 소스 영역(909s) 위에 소스 전극층(911s)이 형성되고, 드레인 영역(909d) 위에 드레인 전극층(911d)이 형성된다. 또한, 도 21c에 도시하는 박막 트랜지스터의 채널 길이를 L2(0<L2<L1)로 나타낸다.
도 21d에 도 21c에 도시하는 박막 트랜지스터의 등가 회로를 도시한다. 소스 영역(909s) 및 반도체층(913)의 저항을 Rs이라고 도시하고, 반도체층(913)의 채널 형성 영역의 저항을 Rch2이라고 도시하고, 반도체층(913) 및 드레인 영역(909d)의 저항을 Rd이라고 도시한다.
도 21a 및 도 21b에 도시하는 바와 같은, 채널 길이가 100㎛ 정도로 긴 박막 트랜지스터에 있어서는 채널 형성 영역에 있어서의 저항 Rch1이 크고, 소스 영역(909s) 및 반도체층(907)의 저항 Rs이나, 반도체층(907) 및 드레인 영역(909d)의 저항 Rd의 영향을 무시할 수 있다.
그러나, 도 21c 및 도 21d에 도시하는 바와 같이, 채널 길이가 10㎛ 이하, 바람직하게는 5㎛ 이하의 박막 트랜지스터에 있어서는 채널 길이 L2가 짧기 때문에, 채널 형성 영역의 저항 Rch2가 작아진다. 따라서, 소스 영역(909s) 및 반도체층(913)의 저항 Rs이나, 반도체층(913) 및 드레인 영역(909d)의 저항 Rd의 영향을 무시할 수 없게 된다.
결과적으로, 채널 길이가 10㎛ 이하, 바람직하게는 5㎛ 이하의 박막 트랜지스터에 있어서, 소스 영역(909s) 및 반도체층(913)의 저항 Rs이나, 반도체층(913) 및 드레인 영역(909d)의 저항 Rd가 높으면, 소스 영역, 반도체층, 및 드레인 영역을 흐르는 전류량이 감소되고, 온 전류의 저하 및 전계 효과 이동도의 저하가 현저하게 된다.
그래서, 역 스태거형 박막 트랜지스터의 전기 특성을 높이는 것을 목적으로 한다.
본 발명의 일 형태는 기판 위에 게이트 전극층과, 반도체층과, 게이트 전극층 및 반도체층 사이에 형성되는 게이트 절연층과, 반도체층에 접하는 소스 영역 및 드레인 영역과, 소스 영역에 접하는 소스 전극층과, 드레인 영역에 접하는 드레인 전극층을 갖는다. 또한, 소스 영역 및 드레인 영역은 일 도전형을 부여하는 불 순물이 첨가된 미결정 반도체층으로 형성되고, 반도체층에 있어서, 소스 영역 및 드레인 영역과 접하는 영역은 결정 영역으로 형성되는 것을 특징으로 한다. 또한, 반도체층에 있어서의 결정 영역은 백 채널 영역에 형성되지 않고 분리되기 때문에 쌍을 이룬다. 또한, 반도체층에 있어서, 비정질 반도체를 포함하는 반도체층을 갖는 것을 특징으로 한다.
반도체층의 소스 영역 및 드레인 영역에 접하는 영역이 한 쌍의 결정 영역이기 때문에, 반도체층과, 소스 영역 및 드레인 영역의 계면의 결정성이 높아진다. 또한, 상기 계면은 반도체 재료로 접하기 때문에, 격자 상수의 차이도 없고, 왜곡도 적고, 결함이 적다. 또한, 소스 영역 및 드레인 영역은 일 도전형을 부여하는 불순물이 첨가된 미결정 반도체층으로 형성되기 때문에, 저항률이 낮다. 따라서, 반도체층 및 소스 영역의 저항, 및 반도체층 및 드레인 영역의 저항을 저감할 수 있다. 또한, 한 쌍의 결정 영역은 백 채널 영역에 있어서 분리된다. 또한, 한 쌍의 결정 영역에는 비정질 반도체를 포함하는 반도체층이 접한다. 따라서, 박막 트랜지스터가 오프 상태일 때 캐리어는 비정질 반도체를 포함하는 반도체층을 흐르기 때문에 오프 전류를 억제할 수 있다.
또한, 반도체층은 게이트 절연층에 접하는 측에서, 미결정 반도체층, 비정질 반도체를 포함하는 반도체층, 및 한 쌍의 결정 영역의 3층 구조라도 좋다. 반도체층에 있어서, 게이트 절연층에 접하는 영역에 미결정 반도체층이 형성됨으로써 박막 트랜지스터가 온 상태일 때 캐리어가 흐르는 영역의 결정성이 높기 때문에 박막 트랜지스터의 온 전류 및 이동도를 높일 수 있다.
또한, 반도체층에 있어서, 소스 영역 및 드레인 영역에 접하는 결정 영역은 역추(逆錐)형의 결정립이 형성된다. 또는, 퇴적 방향으로 연장된 기둥 형상 결정립이 형성된다. 또는, 결정립이 임의로 배치된 결정 영역이다.
또한, 온 전류란, 박막 트랜지스터가 온 상태(즉, 채널 형성 영역에 전류를 흘리기 위해서 게이트 전극층에 적절한 게이트 전압을 인가한 상태)에 있어서, 소스 영역과 드레인 영역 사이, 즉, 채널 형성 영역을 흐르는 전류를 가리킨다. 또한, 여기서 온 상태란, 게이트 전압(게이트 전극층의 전위와 소스 영역의 전위의 전위차)이 트랜지스터의 임계 값 전압을 넘은 상태를 가리킨다. 또한, 오프 전류란, 박막 트랜지스터가 오프 상태(즉, 박막 트랜지스터의 게이트 전압이 임계 값 전압보다 낮은 상태)에 있어서, 소스 영역과 드레인 영역 사이, 즉, 채널 형성 영역을 흐르는 전류를 가리킨다.
게이트 절연층 위에 형성되는 반도체층과, 일 도전형을 부여하는 불순물이 첨가된 미결정 반도체층의 계면의 결정성을 향상시킬 수 있고, 박막 트랜지스터의 오프 전류를 저감하면서, 전계 효과 이동도 및 온 전류를 높일 수 있다.
이하에 개시하는 실시형태에 대하여, 도면을 참조하면서 이하에 설명한다. 다만, 본 발명은 이하의 설명에 한정되지 않는다. 이하에 개시하는 발명의 취지 및 범위에서 벗어남이 없이 그 형태 및 상세한 사항이 다양하게 변경될 수 있다는 것은 당업자라면 용이하게 이해할 수 있다. 따라서, 본 발명은 이하에 제시하는 실시형태의 기재 내용에만 한정하여 해석되는 것은 아니다. 또한, 도면을 사용하여 본 발명의 구성을 설명하는 데에 있어서, 동일한 것을 가리키는 부호는 상이한 도면 간에서 공통적으로 사용한다. 또한, 같은 것을 가리킬 때는 해치 패턴(hatch pattern)을 동일하게 하여 특히 부호를 붙이지 않는 경우가 있다.
(실시형태 1)
도 1a 및 도 1b는 본 실시형태에 따른 박막 트랜지스터의 단면도를 도시한 것이다. 도 1a에 도시하는 박막 트랜지스터는 기판(101) 위에, 게이트 전극층(103)과, 반도체층(129)과, 게이트 전극층(103) 및 반도체층(129) 사이에 형성되는 게이트 절연층(105)과, 반도체층(129)에 접하는 소스 영역(127s) 및 드레인 영역(127d)과, 소스 영역(127s)에 접하는 소스 전극층(125s)과, 드레인 영역(127d)에 접하는 드레인 전극층(125d)을 갖는다. 또한, 소스 영역(127s) 및 드레인 영역(127d)은 일 도전형을 부여하는 불순물이 첨가된 미결정 반도체층으로 형성되고, 반도체층(129)에 있어서, 소스 영역(127s) 및 드레인 영역(127d)과 접하는 영역은 결정 영역(129b, 129c)으로 형성되는 것을 특징으로 한다. 또한, 반도체층(129)에 있어서의 결정 영역(129b, 129c)은 백 채널 영역에 형성되지 않고 분리되기 때문에 쌍을 이룬다. 또한, 반도체층(129)에 있어서, 비정질 반도체를 포함하는 반도체층(129a)을 갖는 것을 특징으로 한다.
반도체층(129)은 비정질 반도체를 포함하는 반도체층(129a)과, 결정 영역(129b, 129c)을 갖는다. 비정질 반도체를 포함하는 반도체층(129a)은 게이트 절연층(105) 측에 형성되고, 결정 영역(129b, 129c)은 소스 영역(127s) 및 드레인 영 역(127d) 측에 형성된다. 또한, 결정 영역(129b, 129c)은 분할되고, 한 쌍의 결정 영역(129b, 129c)이 되고, 한 쌍의 결정 영역(129b, 129c) 사이에서 비정질 반도체를 포함하는 반도체층(129a)이 노출된다.
또한, 소스 영역(127s) 및 드레인 영역(127d)은 일 도전형을 부여하는 불순물이 첨가된 미결정 반도체로 형성되고, 또 결정 영역(129b, 129c)에 접한다. 따라서, 소스 영역(127s) 및 드레인 영역(127d)과 결정 영역(129b, 129c)의 계면에 있어서는 결함이 많고 밀도가 낮은 저밀도층이 저감되고, 계면의 특성을 향상시킬 수 있다. 따라서, 소스 영역(127s) 및 드레인 영역(127d), 및 결정 영역(129b, 129c)의 계면의 저항을 저감할 수 있다. 결과적으로, 박막 트랜지스터의 소스 영역, 반도체층, 및 드레인 영역을 흐르는 전류량을 증가시켜 온 전류 및 전계 효과 이동도의 증가가 가능하게 된다.
또한, 백 채널 영역에 있어서는, 결정 영역(129b, 129c)이 분할되고, 비정질 반도체를 포함하는 반도체층(129a)이 노출되기 때문에, 오프 전류는 소스 영역(127s), 결정 영역(129b), 저항률이 낮은 비정질 반도체를 포함하는 반도체층(129a), 결정 영역(129c), 드레인 영역(127d)을 흐른다. 따라서, 저항률이 낮은 비정질 반도체를 포함하는 반도체층(129a)의 영역에서 캐리어가 흐르기 어렵기 때문에, 오프 전류를 저감시킬 수 있다.
반도체층(129)에 있어서, 비정질 반도체를 포함하는 반도체층(129a)은 비정질 실리콘, 비정질 실리콘 게르마늄, 질소를 함유하는 비정질 실리콘, 질소를 함유하는 비정질 실리콘 게르마늄 등으로 형성할 수 있다. 비정질 반도체를 포함하는 반도체층(129a)은 10㎚ 이상 100㎚ 이하, 바람직하게는 20㎚ 이상 50㎚ 이하의 두께로 형성한다.
반도체층(129)에 포함되는 결정 영역(129b, 129c)에 대하여 도 2a 내지 도 2d를 사용하여 설명한다. 도 2a 내지 도 2d는 비정질 반도체를 포함하는 반도체층(129a), 결정 영역(129b), 및 소스 영역(127s)의 적층부의 확대도이다.
도 2a에 도시하는 바와 같이, 비정질 반도체를 포함하는 반도체층(129a) 및 결정 영역(129b)의 계면을 대략 평탄하게 할 수 있다. 이것은, 비정질 반도체를 포함하는 반도체층(129a)의 표면으로 결정 영역(129b)으로서 미결정 반도체를 형성하면 좋다.
여기서, 미결정 반도체란, 비정질과 결정 구조(단결정, 다결정을 포함함)의 중간적인 구조의 반도체이다. 미결정 반도체는 자유 에너지적으로 안정된 제 3 상태를 갖는 반도체로서, 단거리 질서를 갖고 격자 왜곡을 갖는 결정질 반도체이고, 결정 입경이 2㎚ 이상 200㎚ 이하, 바람직하게는 10㎚ 이상 80㎚ 이하, 더 바람직하게는 20㎚ 이상 50㎚ 이하의 기둥 형상 결정 또는 침 형상 결정이 기판 표면에 대하여 법선(normal) 방향으로 성장한다. 따라서, 기둥 형상 결정 또는 침 형상 결정의 계면에는 결정립계가 형성되는 경우도 있다(도 2a 참조).
또한, 미결정 반도체로 형성되는 결정 영역(129b)에 포함되는 산소 및 질소의 2차 이온 질량 분석법에 의하여 계측되는 농도는 1×1018atoms/㎤ 미만으로 하는 것이 바람직하다.
미결정 반도체의 대표예인 미결정 실리콘은 그 라만 스펙트럼이 단결정 실리콘을 나타내는 520㎝-1보다 저파수 측으로 시프트한다. 즉, 단결정 실리콘을 나타내는 520㎝-1과 비정질 실리콘을 나타내는 480㎝-1 사이에 미결정 실리콘의 라만 스펙트럼의 피크가 있다. 또한, 미결합수(댕글링 본드)를 종단하기 위하여 수소 또는 할로겐을 적어도 1at.% 또는 그 이상 포함시킨다. 또한, 헬륨, 아르곤, 크립톤, 또는 네온 등의 희(稀) 가스 원소를 포함시켜 격자 왜곡을 더 촉진시킴으로써, 안정성이 높아지고, 양호한 미결정 반도체를 얻을 수 있다. 이러한 미결정 반도체에 관한 기술은, 예를 들어, 미국 특허 4,409,134호에 개시되어 있다.
또한, 도 2b에 도시하는 바와 같이, 비정질 반도체를 포함하는 반도체층(129a)과 반도체층(129b)의 계면에 있어서, 분리된 저밀도 영역(129d)이 분산되어 형성되고, 비정질 반도체를 포함하는 반도체층(129a) 및 결정 영역(129b)이 접하는 계면과, 비정질 반도체를 포함하는 반도체층(129a) 및 결정 영역(129b) 사이에 저밀도 영역(129d)이 형성되는 계면을 갖는 구조로 할 수 있다.
도 2a 및 도 2b에 도시하는 구조는 결정 영역(129b)을 일반적인 미결정 반도체의 퇴적 조건으로 형성하면, 저밀도 영역(129d)이 형성되면서도, 비정질 반도체를 포함하는 반도체층(129a)에 접하여 미결정 반도체로 형성되는 결정 영역(129b)도 형성된다.
또한, 도 2c에 도시하는 바와 같이, 비정질 반도체를 포함하는 반도체층(129a) 및 결정 영역(129b)의 계면을 지그재그 형상으로 할 수 있다. 이것은 비 정질 반도체를 포함하는 반도체층(129a)의 표면으로부터 역추형의 미결정 반도체가 두께 방향으로 성장하여, 인접하는 결정립이 소스 영역(127s) 측에서 접함으로써, 도 2c에 도시하는 바와 같이, 비정질 반도체를 포함하는 반도체층(129a) 및 결정 영역(129b)의 계면이 지그재그 형상이 된다. 즉, 비정질 반도체를 포함하는 반도체층(129a) 및 결정 영역(129b)의 계면에 있어서 요철(凹凸)이 형성된다.
도 2c에 도시하는 형상의 비정질 반도체를 포함하는 반도체층(129a) 및 결정 영역(129b)은 실리콘, 게르마늄, 또는 실리콘 게르마늄을 주성분으로 하는 반도체층에 질소를 함유시킴으로써 형성된다.
결정 영역(129b)은 역추형 결정립이 접한 결정 영역이다. 여기서, 역추형이란, 역 스태거형 박막 트랜지스터에 있어서는, (i)다수의 평면으로 구성되는 면과, (ii)상기 면의 외주와 상기 면의 외부에 존재하는 정점을 연결하는 선의 집합으로 이루어지는 입체적 형상이고, 상기 정점이 기판(101) 측에 존재하는 것을 가리킨다. 즉, 비정질 반도체를 포함하는 반도체층(129a) 및 결정 영역(129b)이 퇴적되는 방향을 향하여 대략 방사 형상으로 성장한 형상이다. 이산적으로 형성된 결정 핵 각각이 결정 영역의 형성과 함께 결정 방위를 따라 성장함으로써 결정립은 결정 핵을 기점으로 하여 결정 영역(129b)이 퇴적되는 방향과 수직인 면의 면내 방향으로 확대되도록 성장하고, 인접하는 역추형 결정립이 접함으로써 결정 영역이 된다. 또한, 결정립 내에는 단결정 또는 쌍정(twin crystal)을 포함한다.
이러한 결정립에 관해서 설명하면, 비정질 반도체를 포함하는 반도체 층(129a)에 있어서의 질소 농도를 1×1020㎝-3 이상 1×1021㎝-3 이하, 바람직하게는 2×1020㎝-3 이상 1×1021㎝-3 이하로 하고, 퇴적 방향에 대하여 서서히 질소의 농도를 저감하고, 3×1020㎝-3 이상 1×1021㎝-3 이하까지 저감시킴으로써, 비정질 반도체를 포함하는 반도체층(129a) 표면에 결정 핵이 형성되고, 결정립이 성장하여 결정 영역(129b)이 형성된다.
또한, 비정질 반도체를 포함하는 반도체층(129a)에는 도 2d에 도시하는 바와 같이, 미소 결정립(129e)이 분산되는 형태가 있다. 미소 결정립(129e)이란 상기 역추형 결정립의 성장 핵이 되지 않을 정도의 미소한 크기, 대표적으로는 1㎚ 이상 10㎚ 이하, 바람직하게는 1㎚ 이상 5㎚ 이하의 미소한 크기의 결정립이다. 미소 결정립은 비정질 반도체를 포함하는 반도체층(129a) 중의 질소의 농도를 제어함으로써 형성할 수 있다. 또한, 미소 결정립의 외측, 즉, 비정질 구조와 접하는 측에는 많은 질소가 편석하기 쉽다. 따라서, 질소는 미소 결정립 및 비정질 구조의 계면에 많이 존재한다. 또한, 미소 결정립 및 비정질 구조의 계면에 NH기 또는 NH2기가 많이 존재하는 경우도 있다.
또한, 비정질 반도체를 포함하는 반도체층(129a) 중에 있어서, 미소 결정립(129e)은 비정질 구조 내에 분산되어도 좋다. 또는, 비정질 반도체를 포함하는 반도체층(129a) 중에 있어서 미소 결정립이 응집되어도 좋다. 또한, 분산된 미소 결정립 및 응집된 미소 결정립이 존재하여도 좋다.
미소 결정립을 가짐으로써 비정질 반도체를 포함하는 반도체층(129a)의 세로 방향에서의 저항, 즉, 반도체층과, 소스 영역 또는 드레인 영역 사이의 저항을 낮출 수 있고, 박막 트랜지스터의 온 전류를 높일 수 있다.
도 2c 및 도 2d에 도시하는 바와 같은 형상의 비정질 반도체를 포함하는 반도체층(129a)은 저온 포토 루미네선스 분광에 의한 스펙트럼의 피크 영역은 1.31eV 이상 1.39eV 이하이다. 또한, 비정질 반도체, 대표적으로는 비정질 실리콘의 밴드 갭의 밴드 테일(band tail)과 비교하여 경사가 급준하다. 따라서, 밴드 갭이 넓고, 종래의 비정질 반도체층과 비교하여 터널 전류가 흐르기 어렵다.
또한, 결정 핵의 생성을 억제하는 불순물 원소로서 산소 및 질소가 있지만, 실리콘 중에서 캐리어 트랩을 생성하지 않는 불순물 원소(예를 들어, 질소)를 선택한다. 한편, 실리콘의 배위수를 줄임으로써 댕글링 본드를 생성하는 불순물 원소(예를 들어, 산소)의 농도는 저감시킨다. 따라서, 질소 농도를 저감시키지 않고 산소 농도를 저감시키면 좋다. 구체적으로는 산소에 대해서는 2차 이온 질량 분석법에 의하여 계측되는 농도를 5×1018㎝-3 이하로 하면 좋다.
또한, 비정질 반도체를 포함하는 반도체층(129a) 및 결정 영역(129b)에 있어서, NH기 또는 NH2기를 갖는 경우가 있다. 역추형의 미결정 반도체의 외측, 즉, 역추형 결정립과 비정질 구조와의 계면이나, 미소 결정립과 비정질 구조와의 계면이나, 비정질 반도체의 댕글링 본드에 있어서, NH기가 상이한 실리콘 원자의 댕글링 본드와 결합하면 결함이 저감되고, 캐리어가 흐르기 쉬어진다. 결과적으로, 결정 립계나 결함에 있어서의 캐리어의 이동을 촉진하는 결합이 생겨, 실리콘층의 이동도가 상승되는 것을 알 수 있다. 또한, 박막 트랜지스터의 이동도가 상승된다고 생각된다. 또한, 미소 결정립의 밀도가 높아지면, 반도체층에 있어서의 결정성이 높아지지만, 이와 더불어 캐리어의 이동을 저해하는 입계도 증가해 버린다. 그러나, 반도체층에 NH기를 갖고, 상이한 Si의 댕글링 본드를 가교함으로써 상기 결합이 결정립계에 있어서의 캐리어의 경로가 되므로, 캐리어의 이동이 저해되지 않는다.
또한, 역추형 미결정 반도체의 외측, 즉, 역추형의 결정립에 있어서의 비정질 구조와의 계면이나, 미소 결정립에 있어서의 비정질 구조와의 계면이나, 비정질 반도체의 댕글링 본드에 있어서, 실리콘 원자의 댕글링 본드를 NH2기로 종단함으로써 결함 준위를 없앨 수 있다. 결함 준위가 있으면, 상기 결함 준위를 통하여 열 여기에 의하여 전자 및 정공이 생성·재결합하여 Shockley-Read-Hall 전류가 흐른다. 그러나, 결함 준위가 없어짐으로써 상기 전류를 저감할 수 있다. 이들 이유로, 오프 전류가 흐르는 영역에 NH2기를 갖는 비정질 반도체를 포함하는 반도체층(129a)을 형성함으로써, 오프 전류를 저감할 수 있다.
또한, 반도체층의 산소 농도를 저감함으로써, 미소 결정립과 비정질 구조와의 계면이나 미소 결정립들의 계면의 결함에 있어서 캐리어가 이동하는 것을 저해하는 결합을 저감할 수 있다.
소스 영역(127s) 및 드레인 영역(127d)은 일 도전형을 부여하는 불순물 원소 가 첨가된 미결정 반도체층으로 형성된다. n채널형 박막 트랜지스터를 형성하는 경우에는 일 도전형을 부여하는 불순물 원소로서 인을 사용하면 좋고, 대표적으로는, 인이 함유된 미결정 실리콘층을 사용하여 형성한다. 또한, p채널형 박막 트랜지스터를 형성하는 경우에는, 일 도전형을 부여하는 불순물 원소로서 붕소를 사용하면 좋고, 대표적으로는 붕소가 함유된 미결정 실리콘층을 사용하여 형성한다.
일 도전형을 부여하는 불순물 원소의 농도, 여기서는 인 또는 붕소의 농도를 1×1019㎝-3 이상 1×1021㎝-3 이하로 함으로써, 소스 전극층(125s) 및 드레인 전극층(125d)과의 오믹 콘택트를 얻을 수 있게 된다. 또한, 소스 영역(127s) 및 드레인 영역(127d)을 미결정 반도체층으로 형성하기 때문에, 소스 영역(127s) 및 드레인 영역(127d)의 저항을 저감할 수 있다.
소스 영역(127s) 및 드레인 영역(127d)은 5㎚ 이상 50㎚ 이하, 바람직하게는 10㎚ 이상 30㎚ 이하의 두께로 형성한다. 소스 영역(127s) 및 드레인 영역(127d)의 두께를 얇게 함으로써 스루풋을 향상시킬 수 있다. 또한, 소스 영역(127s) 및 드레인 영역(127d)의 두께를 얇게 하면 응력을 저감할 수 있으므로, 소스 영역(127s) 및 드레인 영역(127d)에 있어서의 박리를 억제할 수 있다.
또한, 도 1b에 도시하는 바와 같이, 게이트 절연층(105) 및 반도체층(129) 사이, 즉, 게이트 절연층(105) 및 비정질 반도체를 포함하는 반도체층(129a) 사이에 미결정 반도체층(131)이 형성되어도 좋다.
또한, 미결정 반도체층(131) 위에 비정질 반도체를 포함하는 반도체층(129a) 을 형성하는 경우, 퇴적 초기에는 미결정 반도체층(131)이 종 결정이 되어, 추 형상으로 결정 성장함으로써, 미결정 반도체층(131)의 표면이 요철 형상이 될 경우가 있다. 즉, 미결정 반도체층(131) 및 비정질 반도체를 포함하는 반도체층(129a)의 계면이 요철 형상이 됨으로써, 미결정 반도체층(131) 및 비정질 반도체를 포함하는 반도체층(129a)에 있어서의 계면의 장벽을 낮게 할 수 있고, 온 전류 및 전계 효과 이동도를 높일 수 있다.
박막 트랜지스터에 있어서, 온 전류는 게이트 절연층(105)에 접하는 반도체층에서 게이트 절연층(105)의 근방을 흐른다. 따라서, 게이트 절연층(105)에 미결정 반도체층(131)을 형성함으로써, 비정질 반도체를 포함하는 반도체층(129a)과 비교하여 결정성이 높고 저항률도 낮기 때문에, 온 전류가 흐르기 쉽다. 결과적으로, 박막 트랜지스터의 온 전류 및 전계 효과 이동도를 더 높게 할 수 있다.
기판(101)으로서는, 유리 기판, 세라믹스 기판 외, 본 제작 공정의 처리 온도에 견딜 수 있는 정도의 내열성을 갖는 플라스틱 기판 등을 사용할 수 있다. 또한, 기판에 투광성이 필요하지 않는 경우에는, 스테인리스 합금 등의 금속의 기판 표면에 절연층을 형성한 것을 사용하여도 좋다. 유리 기판으로서는, 예를 들어, 바륨 보로실리케이트 유리, 알루미노 보로실리케이트 유리, 또는 알루미노 실리케이트 유리 등의 무 알칼리 유리 기판을 사용하면 좋다.
게이트 전극층(103)은 몰리브덴, 티타늄, 크롬, 탄탈, 텅스텐, 알루미늄, 구리, 네오듐, 스칸듐 등의 금속 재료 또는 이들을 주성분으로 하는 합금 재료를 사용하여 단층으로 형성 또는 적층하여 형성할 수 있다. 또한, 인 등의 불순물 원소 를 도핑한 다결정 실리콘으로 대표되는 반도체층이나 AgPdCu 합금을 사용하여도 좋다.
예를 들어, 게이트 전극층(103)의 2층의 적층 구조로서는, 알루미늄층 위에 몰리브덴층이 적층된 2층의 적층 구조, 또는 구리층 위에 몰리브덴층을 적층한 2층 구조, 또는 구리층 위에 질화티타늄층 또는 질화탄탈층을 적층한 2층 구조, 질화티타늄층과 몰리브덴층을 적층한 2층 구조로 하는 것이 바람직하다. 3층의 적층 구조로서는, 텅스텐층 또는 질화텅스텐층과, 알루미늄과 실리콘의 합금 또는 알루미늄과 티타늄의 합금과, 질화티타늄층 또는 티타늄층을 적층한 적층 구조로 하는 것이 바람직하다. 전기적 저항이 낮은 층 위에 배리어층으로서 기능하는 금속층이 적층됨으로써, 전기적 저항이 낮고, 또 금속층으로부터 반도체층으로 금속 원소가 확산되는 것을 방지할 수 있다
게이트 절연막층(105)은 CVD법 또는 스퍼터링법 등을 사용하여 산화실리콘층, 질화실리콘층, 산화질화실리콘층 또는 질화산화실리콘층을 단층으로 형성 또는 적층하여 형성할 수 있다. 또한, 게이트 절연층(105)을 산화실리콘층 또는 산화질화실리콘층으로 형성함으로써, 도 1b에 도시하는 바와 같이, 게이트 절연층(105) 위에 미결정 반도체층(131)을 형성한 경우, 박막 트랜지스터의 임계 값 전압의 변동을 억제할 수 있다.
또한, 본 명세서 중에 있어서, 산화질화실리콘이란, 그 조성으로서, 질소보다 산소의 함유량이 많은 것이며, 바람직하게는, 러더퍼드 후방 산란법(RBS: Rutherford Backscattering Spectrometry) 및 수소 전방 산란법(HFS: Hydrogen Forward Scattering)을 사용하여 측정한 경우에, 조성 범위로서 산소가 50at.% 내지 70at.%, 질소가 0.5at.% 내지 15at.%, 실리콘이 25at.% 내지 35at.%, 수소가 0.1at.% 내지 10at.%의 범위로 함유되는 것을 가리킨다. 또한, 질화산화실리콘이란, 그 조성으로서, 산소보다 질소의 함유량이 많은 것이며, 바람직하게는, RBS 및 HFS를 사용하여 측정한 경우에, 조성 범위로서 산소가 5at.% 내지 30at.%, 질소가 20at.% 내지 55at.%, 실리콘이 25at.% 내지 35at.%, 수소가 10at.% 내지 30at.%의 범위로 함유되는 것을 가리킨다. 다만, 산화질화실리콘 또는 질화산화실리콘을 구성하는 원자의 합계를 100at.%로 하였을 때, 질소, 산소, 실리콘 및 수소의 함유 비율이 상기 범위 내에 포함되는 것으로 한다.
소스 전극층(125s), 드레인 전극층(125d)은 알루미늄, 구리, 티타늄, 네오듐, 스칸듐, 몰리브덴, 크롬, 탄탈, 또는 텅스텐 등에 의하여 단층으로 형성 또는 적층하여 형성할 수 있다. 또는, 힐록 방지 원소가 첨가된 알루미늄 합금(게이트 전극층(103)에 이용할 수 있는 알루미늄-네오듐 합금 등)에 의하여 형성하여도 좋다. 도너가 되는 불순물 원소를 첨가한 결정성 실리콘층을 사용하여도 좋다. 도너가 되는 불순물 원소가 첨가된 결정성 실리콘층과 접하는 측의 층을 티타늄, 탄탈, 몰리브덴, 텅스텐 또는 이들 원소의 질화물로 형성하고, 그 위에 알루미늄 또는 알루미늄 합금을 형성한 적층 구조로 할 수도 있다. 또한, 알루미늄 또는 알루미늄 합금의 상면 및 하면을, 티타늄, 탄탈, 몰리브덴, 텅스텐 또는 이들 원소의 질화물로 끼운 적층 구조로 하여도 좋다. 예를 들어, 소스 전극층(125s), 드레인 전극층(125d)으로서 알루미늄층을 몰리브덴층으로 끼운 3층 적층 구조로 하면 좋 다.
본 실시형태에 의하여, 박막 트랜지스터의 오프 전류를 저감하면서 전계 효과 이동도 및 온 전류를 높일 수 있다. 특히, 채널 길이가 10㎛ 이하, 대표적으로는 2㎛ 이상 5㎛ 이하의 박막 트랜지스터에 있어서, 반도체층과 소스 영역(127s), 드레인 영역(127d) 사이의 저항을 저감할 수 있기 때문에 박막 트랜지스터의 온 전류 및 이동도를 증가시킬 수 있다.
(실시형태 2)
본 실시형태에서는 반도체층에 있어서, 비정질 반도체를 포함하는 반도체층(129a)과, 결정 영역(129b, 129c)의 계면에 있어서의 결정성을 높일 수 있는 구조에 대하여 도 3a 내지 도 4b를 사용하여 제시한다.
도 3a는 실시형태 1의 도 1a에 도시하는 박막 트랜지스터에 추가하여 비정질 반도체를 포함하는 반도체층(129a)과, 결정 영역(129b, 129c)의 계면에 있어서, 할로겐 원소를 포함하는 반도체층(137a, 137b)을 갖는 것을 특징으로 한다.
할로겐 원소를 포함하는 반도체층(137a, 137b)으로서는, 불소 또는 염소를 포함하는 미결정 실리콘, 또는 불소 또는 염소를 포함하는 미결정 실리콘 게르마늄을 포함한다.
도 4a 및 도 4b는 비정질 반도체를 포함하는 반도체층(129a), 할로겐 원소를 포함하는 반도체층(137a), 결정 영역(129b), 및 소스 영역(127s)의 적층부의 확대도이다.
도 4a에 도시하는 바와 같이, 비정질 반도체를 포함하는 반도체층(129a), 할 로겐 원소를 포함하는 반도체층(137a), 및 결정 영역(129b)의 계면을 대략 평탄하게 할 수 있다. 이것은 할로겐 원소를 포함하는 반도체층(137a)의 표면으로 결정 영역(129b)으로서 미결정 반도체를 형성하면 좋다.
또한, 도 4b에 도시하는 바와 같이, 할로겐 원소를 포함하는 반도체층(137a)과 결정 영역(129b)의 계면에 있어서, 분리된 저밀도 영역(129d)이 분산되어 형성되고, 할로겐 원소를 포함하는 반도체층(137a) 및 결정 영역(129b)이 접하는 계면과, 할로겐 원소를 포함하는 반도체층(137a) 및 결정 영역(129b) 사이에 저밀도 영역(129d)이 형성되는 계면을 갖는 구조로 할 수 있다.
할로겐 원소를 포함하는 반도체층(137a, 137b)을 가짐으로써, 할로겐 원소를 포함하는 반도체층(137a, 137b) 위에 반도체층을 형성하는 경우, 비정질 반도체의 함유량이 적고, 결정성이 높은 반도체층이 형성된다. 결과적으로, 할로겐 원소를 포함하는 반도체층(137a, 137b)을 종 결정으로 하여, 할로겐 원소를 포함하는 반도체층(137a, 137b)의 계면으로, 저밀도층을 포함하지 않고, 결정 영역(129b, 129c)이 형성된다. 또한, 결정 영역(129b, 129c)을 종 결정으로 하여, 일 도전형을 부여하는 불순물 원소가 첨가된 미결정 반도체층이 형성된다.
소스 영역(127s) 및 드레인 영역(127d), 및 결정 영역(129b, 129c)의 계면에서, 저항률이 높아지는 저밀도층의 비율이 저감되기 때문에, 상기 영역의 저항을 저감할 수 있다. 따라서, 박막 트랜지스터의 소스 영역, 반도체층, 및 드레인 영역을 흐르는 전류량을 증가시켜 온 전류 및 전계 효과 이동도의 증가가 가능하게 된다.
또한, 도 3b에 도시하는 바와 같이, 도 1b와 마찬가지로, 게이트 절연층(105) 및 반도체층(129) 사이, 즉, 게이트 절연층(105) 및 비정질 반도체를 포함하는 반도체층(129a) 사이에 미결정 반도체층(131)이 형성되어도 좋다.
박막 트랜지스터에 있어서, 온 전류는 게이트 절연층(105)에 접하는 반도체층에서 게이트 절연층(105)의 근방을 흐른다. 따라서, 게이트 절연층(105)에 미결정 반도체층(131)을 형성함으로써, 비정질 반도체를 포함하는 반도체층(129a)과 비교하여 결정성이 높고, 저항률도 낮기 때문에, 온 전류가 흐르기 쉽다. 결과적으로, 박막 트랜지스터의 온 전류 및 전계 효과 이동도를 더 높게 할 수 있다.
(실시형태 3)
본 실시형태에서는 실시형태 1 및 실시형태 2에 적용할 수 있는 구조에 대하여 도 5를 사용하여 제시한다.
실시형태 1 및 실시형태 2에서는, 소스 전극층(125s) 및 드레인 전극층(125d)이 각각 소스 영역(127s) 및 드레인 영역(127d)에 접하지만, 반도체층(129)에 접하지 않는 박막 트랜지스터를 제시한다. 본 실시형태에서는 상기 소스 전극층(125s) 및 드레인 전극층(125d) 대신에, 소스 영역(127s), 비정질 반도체를 포함하는 반도체층(129a), 및 결정 영역(129b)에 접하는 소스 전극층(133s)과, 드레인 영역(127d), 비정질 반도체를 포함하는 반도체층(129a), 및 결정 영역(129c)에 접하는 드레인 전극층(133d)을 갖는다.
또한, 도 5에 있어서는, 소스 전극층(133s)의 단부 및 소스 영역(127s)의 단부, 및 드레인 전극층(133d)의 단부 및 드레인 영역(127d)의 단부가 일치되지만, 이것에 한정되지 않는다. 소스 전극층(133s)의 단부 및 소스 영역(127s)이 어긋나고, 또 소스 영역(127s)이 노출되어도 좋다. 마찬가지로, 드레인 전극층(133d)의 단부 및 드레인 영역(127d)이 어긋나고, 또 드레인 영역(127d)이 노출되어도 좋다.
（실시형태 4）
본 실시형태에서는 실시형태 1에 제시하는 박막 트랜지스터의 제작 방법에 대해서, 도 6a 내지 도 7b를 사용하여 설명한다. 박막 트랜지스터는 p형보다도 n형이 더 캐리어 이동도가 높다. 또한, 동일한 기판 위에 형성하는 박막 트랜지스터를 모두 같은 극성으로 통일하면, 공정의 개수를 억제할 수 있어서 바람직하다. 따라서, 본 실시형태에서는 n형의 박막 트랜지스터의 제작 방법에 대해서 설명한다.
기판(101) 위에 게이트 전극층(103)을 형성한다. 다음에 게이트 전극층(103)을 덮고 게이트 절연층(105), 반도체층(107), 일 전도형을 부여하는 불순물이 첨가된 미결정 반도체층(109), 및 도전층(111)을 형성한다. 그 이후, 도전층(111) 위에 레지스트 마스크(113)를 형성한다(도 6a를 참조).
기판(101)으로서는 실시형태 1에 제시하는 기판(101)을 적절히 사용할 수 있다.
게이트 전극층(103)은 실시형태 1에 제시하는 게이트 전극층(103)의 재료를 적절히 사용하여 형성한다. 게이트 전극층(103)은, 기판(101) 위에 스퍼터링법 또는 진공 증착법을 사용하여 상기한 재료에 의해 도전층을 형성하고, 상기 도전층 위에 포토리소그래피 방법 또는, 잉크젯법 등으로 마스크를 형성하고, 상기 마스크 를 사용하여 도전층을 에칭하여 형성할 수 있다. 또한, 은, 금 또는 구리 등의 도전성 나노페이스트를 잉크젯법으로 기판 위에 토출하고, 소성함으로써 형성할 수도 있다. 또한, 게이트 전극층(103)과, 기판(101)과의 밀착성을 향상시키기 위하여, 상기 금속 재료의 질화물층을 기판(101)과 게이트 전극층(103) 사이에 형성하여도 좋다. 여기서는, 기판(101) 위에 도전층을 형성하고, 포토 마스크를 사용하여 형성한 레지스트 마스크로써 에칭한다.
또한, 게이트 전극층(103)의 측면은 테이퍼 형상으로 하는 것이 바람직하다. 게이트 전극층(103) 위에는, 이후의 공정에서 반도체층 및 배선층을 형성하기 때문에, 단차 개소에서의 배선 단절을 막기 위해서이다. 게이트 전극층(103)의 측면을 테이퍼 형상으로 하기 위해서는, 레지스트 마스크를 후퇴시키면서 에칭을 행하면 좋다.
또한, 게이트 전극층(103)을 형성하는 공정으로 게이트 배선(주사선) 및 용량 배선도 동시에 형성할 수 있다. 또한, 주사선이란 화소를 선택하는 배선을 말하고, 용량 배선이란, 화소의 저장 용량의 한쪽 전극층에 접속된 배선을 말한다. 다만, 이것에 한정되지 않고, 게이트 배선 및 용량 배선의 한쪽 또는 양쪽과, 게이트 전극층(103)은 별도로 형성하여도 좋다.
게이트 절연층(105)은 실시형태 1에 제시하는 게이트 절연층(105)의 재료를 적절히 사용하여 형성할 수 있다. 게이트 절연층(105)은 CVD법 또는 스퍼터링법 등을 사용하여 형성할 수 있다. 또한, 게이트 절연층(105)은 고주파수(1GHz 이상)의 마이크로파 플라즈마 CVD 장치를 사용하여 형성하여도 좋다. 마이크로파 플라 즈마 CVD 장치를 사용하여 높은 주파수로 게이트 절연층(105)을 형성하면, 게이트 전극층과, 드레인 전극층 및 소스 전극층 사이의 내압을 향상시킬 수 있기 때문에, 신뢰성이 높은 박막 트랜지스터를 얻을 수 있다. 또한, 게이트 절연층(105)으로서, 유기 실란 가스를 사용한 CVD법으로, 산화실리콘층을 형성함으로써, 게이트 절연층의 수소 함유량을 저감할 수 있고, 박막 트랜지스터의 임계값 전압의 변동을 저감할 수 있다. 유기 실란 가스로서는, 규산 에틸(TEOS: 화학식 Si(OC2H5)4), 테트라메틸실란(TMS: 화학식 Si(CH3)4), 테트라메틸시클로테트라실록산(TMCTS), 옥타메틸시클로테트라실록산(OMCTS), 헥사메틸디실라잔(HMDS), 트리에톡시실란(SiH(OC2H5)3), 트리스디메틸아미노실란(SiH(N(CH3)2)3) 등의 실리콘 함유 화합물을 사용할 수 있다.
반도체층(107)으로서 비정질 반도체를 포함하는 반도체층(107a) 및 결정 영역(107b)을 형성한다. 비정질 반도체를 포함하는 반도체층(107a)으로서는 비정질 실리콘, 비정질 실리콘 게르마늄 등을 사용하여 형성한다. 비정질 반도체를 포함하는 반도체층(107a)은 10㎚ 이상 100㎚ 이하, 바람직하게는, 20㎚ 이상 50㎚ 이하의 두께로 형성한다.
비정질 반도체를 포함하는 반도체층(107a)은 플라즈마 CVD 장치의 처리실 내에 있어서, 실리콘 또는 게르마늄을 포함하는 퇴적성 기체를 도입하고, 글로우 방전 플라즈마로, 비정질 반도체층을 형성한다. 또는, 실리콘 또는 게르마늄을 함유하는 퇴적성 기체를, 헬륨, 아르곤, 크립톤, 네온 중에서 선택된 일종 또는 복수종 의 희소가스 원소로 희석하고, 글로우 방전 플라즈마로 형성한다. 또는, 실리콘 또는 게르마늄을 포함하는 퇴적성 기체와, 퇴적성 기체의 1배 이상 10배 이하, 더 바람직하게는, 1배 이상 5배 이하의 유량의 수소를 혼합하고, 글로우 방전 플라즈마로 비정질 반도체층을 형성한다. 또한, 상기 비정질 반도체를 포함하는 반도체층(107a)에, 불소, 염소 등의 할로겐, 질소 등을 첨가하여도 좋다.
실리콘 또는 게르마늄을 포함하는 퇴적성 기체의 대표적인 예로서는, SiH4, Si2H6, GeH4, Ge2H6 등이 있다.
또한, 비정질 반도체를 포함하는 반도체층(107a)을 형성하기 전에, CVD 장치의 처리실 내를 배기하면서, 실리콘 또는 게르마늄을 포함하는 퇴적성 기체를 도입하고, 처리실 내의 불순물 원소를 제거함으로써, 후에 형성될 박막 트랜지스터의 게이트 절연층(105) 및 비정질 반도체를 포함하는 반도체층(107a)의 계면에 있어서 불순물을 저감할 수 있고, 박막 트랜지스터의 전기 특성을 향상시킬 수 있다.
결정 영역(107b)으로서는 미결정 실리콘, 미결정 실리콘 게르마늄 등을 사용하여 형성한다. 결정 영역(107b)은 10㎚ 이상 100㎚ 이하, 바람직하게는, 30㎚ 이상 50㎚ 이하의 두께로 형성한다. 결정 영역(107b)은 플라즈마 CVD 장치의 반응실 내에 있어서, 실리콘 또는 게르마늄을 포함하는 퇴적성 기체와, 수소를 혼합하고, 글로우 방전 플라즈마로 형성한다. 실리콘 또는 게르마늄을 포함하는 퇴적성 기체의 유량에 대하여, 수소의 유량을 10배 내지 2000배, 바람직하게는 50배 내지 200배로 희석하고, 미결정 실리콘, 미결정 실리콘 게르마늄 등을 형성한다.
일 도전형을 부여하는 불순물이 첨가된 미결정 반도체층(109)은 인이 첨가된 미결정 실리콘, 인이 첨가된 미결정 실리콘 게르마늄, 인이 첨가된 미결정 게르마늄 등을 사용하여 형성한다. 일 도전형을 부여하는 불순물이 첨가된 미결정 반도체층(109)은 5㎚ 이상 50㎚ 이하, 바람직하게는 10㎚ 이상 30㎚ 이하의 두께로 형성한다. 일 도전형을 부여하는 불순물이 첨가된 미결정 반도체층(109)은 플라즈마 CVD 장치의 반응실 내에 있어서, 실리콘 또는 게르마늄을 포함하는 퇴적성 기체와, 수소와, 포스핀(수소 희석 또는 실란 희석)을 혼합하고, 글로우 방전 플라즈마로 형성한다. 실리콘 또는 게르마늄을 포함하는 퇴적성 기체의 유량에 대하여, 수소 유량을 10배 내지 2000배, 바람직하게는, 50배 내지 200배로 희석하고, 인이 첨가된 미결정 실리콘, 인이 첨가된 미결정 실리콘 게르마늄, 인이 첨가된 미결정 게르마늄 등을 형성한다.
또한, p채널형 박막 트랜지스터를 형성하는 경우는, 실리콘 또는 게르마늄을 포함하는 퇴적성 기체와, 디보란과, 수소를 사용하는 플라즈마 CVD법으로, 일 도전형을 부여하는 불순물이 첨가된 미결정 반도체층(109)을 형성한다.
비정질 반도체를 포함하는 반도체층(107a), 결정 영역(107b), 일 도전형을 부여하는 불순물이 첨가된 미결정 반도체층(109)의 형성 공정에 있어서 글로우 방전 플라즈마의 생성은, 3MHz에서 30MHz, 대표적으로는 13.56MHz, 27.12MHz의 고주파전력, 또는 30MHz보다 크고 300MHz정도까지의 VHF대역의 고주파 전력, 대표적으로는, 60MHz를 인가함으로써 행해진다.
우선, 게이트 전극층(103)이 형성된 기판(101)을 CVD 장치의 처리실 내에서 가열한다. 다음에, 게이트 절연층(105)으로서, 질화실리콘층을 형성하기 위해서, 질화실리콘층의 형성에 사용하는 재료 가스를 처리실 내에 도입한다(도 9의 예비처리(201) 참조). 여기서는, 일례로서, SiH4의 유량을 40sccm, H2의 유량을 500sccm, N2의 유량을 550sccm, NH3의 유량을 140sccm로 하고, 재료 가스를 도입하여 안정시켜, 처리실 내의 압력을 100Pa, 기판의 온도를 280℃로 하고, 370W의 출력으로 플라즈마 방전을 행하여, 약 110㎚의 질화실리콘층을 형성한다. 그 후, SiH4의 공급만을 정지하고 몇 초 후에 플라즈마의 방전을 정지시킨다(도 9의 SiN 형성(203) 참조). 이것은, 처리실 내에 SiH4가 존재하는 상태에서 플라즈마 방전을 정지시키면, 실리콘을 주성분으로 하는 입상물 또는 분상물이 형성되어, 수율을 저하시키는 원인이 되기 때문이다.
상기 공정으로, 게이트 절연층(105)을 형성할 수 있다. 게이트 절연층(105)을 형성한 후, 질화실리콘층의 퇴적에 사용한 재료 가스를 배기시켜, 기판(101)을 처리실로부터 반출한다(도 9의 unload(206) 참조).
다음에, 처리실에 보호층으로서 비정질 실리콘층의 형성에 사용하는 재료 가스를 처리실 내에 도입하고, 처리실 내에 비정질 실리콘층을 형성하는 처리를 행한다(도 9의 프리 코팅 처리(207) 참조). 처리실 내벽에 비정질 실리콘층을 코팅함으로써, 내벽에 부착한 불순물, 또는 처리실 내벽을 구성하는 원소나, 게이트 절연층으로써 형성한 질화실리콘층이, 후에 형성할 비정질 반도체를 포함하는 반도체층(107a)에 혼입되는 것을 방지한다. 여기서는, 비정질 실리콘층의 퇴적 속도를 빠르게 하기 위해, SiH4만을 사용하여 형성하지만, 도 9의 프리 코팅 처리(207)의 파선으로 제시하는 것처럼, 수소도 처리실에 도입하여도 좋다.
그 후, 기판(101)을 처리실 내로 반입하고, 비정질 반도체를 포함하는 반도체층(107a)으로서, 비정질 실리콘층의 퇴적에 사용하는 재료 가스를 처리실 내에 도입한다(도 9의 load(208) 참조).
다음에, 게이트 절연층(105) 위의 전체 면에 비정질 반도체를 포함하는 반도체층(107a)으로서 비정질 실리콘층을 형성한다. 우선, 비정질 반도체를 포함하는 반도체층(107a)으로서 비정질 실리콘층의 형성에 사용하는 재료 가스를 처리실 내에 도입한다. 여기서는, 일례로서, SiH4의 유량을 280sccm, H2의 유량을 300sccm로 하고, 재료 가스를 도입하여 안정시켜, 처리실 내의 압력을 170Pa, 기판의 온도를 280℃로 하고, 60W의 출력으로써 플라즈마 방전을 행하여, 약 50㎚의 비정질 실리콘층을 형성할 수 있다. 그 후, 상기한 질화실리콘층의 형성과 마찬가지로, SiH4의 공급만을 정지하고, 그 몇 초 후에 플라즈마 방전을 정지시킨다(도 9의 a-Si 형성(211) 참조).
다음에, 비정질 반도체를 포함하는 반도체층(107a) 위의 전체 면에 결정 영역(107b)으로서 미결정 실리콘층을 형성한다. 우선, 결정 영역(107b)으로서 미결정 실리콘 형성에 사용하는 재료 가스를 처리실 내에 도입한다. 여기서는, 일례로써, SiH4의 유량을 10sccm, H2의 유량을 1500sccm로 하고 재료 가스를 도입해서 안정시켜, 처리실 내의 압력을 280Pa, 기판의 온도를 280℃로 하고, 50W의 출력으로 플라즈마 방전을 행함으로써, 약 50㎚의 미결정 실리콘층을 형성할 수 있다. 그 후, 상기한 질화실리콘층 등의 형성과 마찬가지로, SiH4의 공급만을 정지하고, 그 몇 초 후에 플라즈마 방전을 정지시킨다(도 9의 결정 영역 형성(215) 참조).
다음에, 결정 영역(107b) 위의 전체 면에 일 도전형을 부여하는 불순물이 첨가된 미결정 반도체층(109)을 형성한다. 우선, 일 도전형을 부여하는 불순물이 첨가된 미결정 반도체층(109)으로서, 인이 첨가된 미결정 실리콘층의 형성에 사용하는 재료 가스를 처리실 내에 도입한다. 여기서는, 일 예로써, SiH4의 유량을 10sccm, PH3을 H2에 의해 0.5vol%까지 희석한 혼합 가스의 유량을 30sccm, 수소의 유량을 1500sccm로 하고 재료 가스를 도입하여 안정시킨다. 처리실 내의 압력을 280Pa, 기판의 온도를 280℃로 하고, 300W의 출력으로 플라즈마 방전을 행하여, 약 50㎚의 반도체층을 형성할 수 있다. 그 후, 상기한 질화실리콘층 등의 형성과 마찬가지로, SiH4의 공급만을 정지하고, 그 몇 초 후에 플라즈마 방전을 정지시킨다(도 9의 불순물 반도체층 형성(219) 참조). 그 후, 이들의 가스를 배기한다(도 9의 배기(221) 참조).
상술한 바와 같이, 게이트 절연층(105)으로부터 일 도전형을 부여하는 불순물이 첨가된 미결정 반도체층(109)까지를 형성할 수 있다(도 6a 참조).
본 실시형태에 있어서는, 일 도전형을 부여하는 불순물이 첨가된 미결정 반도체층(109)은 결정 영역(107b) 위에 형성되기 때문에, 상기 표면의 결정을 종 결정으로 하여, 일 도전형을 부여하는 불순물이 첨가된 미결정 반도체층(109)의 결정 성장이 시작되기 때문에, 형성 초기에 있어서 저밀도층을 저감할 수 있다.
도전층(111)은 실시형태 1에 제시하는 소스 전극층(125s) 및 드레인 전극층 (125d)의 재료 및 적층 구조를 적절히 사용할 수 있다. 도전층(111)은 CVD법, 스퍼터링법, 또는 진공 증착법을 사용하여 형성한다. 또한, 도전층(111)은 은, 금, 또는 구리 등의 도전성 나노페이스트를 사용하고 스크린 인쇄법 또는 잉크젯법을 사용하여 토출하고 소성함으로써 형성하여도 좋다. 그 후, 도전층(111) 위에 제 2 레지스트 마스크를 형성한다.
레지스트 마스크(113)는 두께가 다른 영역을 갖는다. 이러한 레지스트 마스크는 다계조 마스크를 사용하여 형성할 수 있다. 다계조 마스크를 사용함으로써, 사용하는 포토 마스크의 개수가 저감되어, 제작 공정의 개수가 저감되기 때문에 바람직하다. 본 실시형태에 있어서, 반도체층의 패턴을 형성하는 공정과, 소스 영역과 드레인 영역을 분리하는 공정에 있어서, 다계조 마스크를 사용할 수 있다.
다계조 마스크란, 다단계의 광량으로 노광을 행할 수 있는 마스크이고, 대표적으로는, 노광 영역, 반노광 영역 및 미노광 영역의 3단계의 광량으로 노광을 행한다. 다계조 마스크를 사용함으로써, 한번의 노광 및 현상 공정으로, 복수(대표적으로는 두 종류)의 두께를 갖는 레지스트 마스크를 형성할 수 있다. 따라서, 다계조 마스크를 사용함으로써, 포토 마스크의 개수를 삭감할 수 있다.
도 8a-1 및 도 8b-1은 대표적인 다계조 마스크의 단면도를 도시한다. 도 8a-1에는 그레이 톤 마스크(180)를 도시하고, 도 8b-1에는 하프 톤 마스크(185)를 도시한다.
도 8a-1에 도시하는 그레이 톤 마스크(180)는 투광성을 갖는 기판(181) 위에 차광층으로 형성된 차광부(182), 및 차광층 패턴으로 형성된 회절 격자부(183)로 구성되어 있다.
회절 격자부(183)는 노광에 사용하는 광의 해상도 한계 이하의 간격으로 형성된 슬릿, 도트, 또는 메시 등을 가짐으로써, 광의 투광률을 제어한다. 또한, 회절 격자부(183)에 형성되는 슬릿, 도트 또는 메시는 주기적인 것이라도 좋고, 비주기적인 것이라도 좋다.
투광성을 갖는 기판(181)으로서는, 석영 등을 사용할 수 있다. 차광부(182) 및 회절 격자부(183)를 구성하는 차광층은 금속을 사용하여 형성하면 좋고, 바람직하게는 크롬 또는 산화크롬 등으로 형성된다.
그레이 톤 마스크(180)에 노광하기 위한 빛을 조사한 경우, 도 8a-2에 도시하는 것처럼, 차광부(182)에 중첩되는 영역에 있어서 투광률은 0%가 되고, 차광부(182) 또는 회절 격자부(183)가 형성되지 않은 영역에 있어서 투광률은 100%가 된다. 또한, 회절 격자부(183)에 있어서 투광률은 거의 10% 내지 70%의 범위이고, 회절 격자의 슬릿, 도트, 또는 메시의 간격 등으로 조정할 수 있다.
도 8b-1에 도시하는 하프 톤 마스크(185)는 투광성을 갖는 기판(186) 위에 반투광층에 의해 형성된 반투광부(187), 및 차광층에 의해 형성된 차광부(188)로 구성되어 있다.
반투광부(187)는 MoSiN, MoSi, MoSiO, MoSiON, CrSi 등의 층을 사용하여 형성할 수 있다. 차광부(188)는 그레이 톤 마스크의 차광층과 같은 금속을 사용해서 형성하면 좋고, 바람직하게는, 크롬 또는 산화크롬 등으로 형성된다.
하프 톤 마스크(185)에 노광하기 위한 빛을 조사한 경우, 도 8b-2에 도시하는 것처럼, 차광부(188)에 중첩하는 영역에 있어서 투광률은 0%가 되고, 차광부(188) 또는 반투광부(187)가 형성되지 않는 영역에 있어서 투광률은 100%가 된다. 또한, 반투광부(187)에 있어서 투광률은 거의 10% 내지 70%의 범위이고, 형성하는 재료의 종류 또는 형성하는 두께 등으로, 조정할 수 있다.
다계조 마스크를 사용하여 노광하고 현상을 행함으로써, 두께가 다른 영역을 갖는 레지스트 마스크를 형성할 수 있다.
다음에, 레지스트 마스크(113)를 사용하여, 반도체층(107), 일 도전형을 부여하는 불순물이 첨가된 미결정 반도체층(109), 및, 도전층(111)을 에칭한다. 이 공정으로, 반도체층(107), 일 도전형을 부여하는 불순물이 첨가된 미결정 반도체층(109) 및 도전층(111)을 소자마다 분리하고, 반도체층(115), 일 도전형을 부여하는 불순물이 첨가된 미결정 반도체층(117), 및 도전층(119)을 형성한다(도 6b를 참조).
다음에, 레지스트 마스크(113)를 후퇴시켜, 분리된 레지스트 마스크(123)를 형성한다. 레지스트 마스크 후퇴에는 산소 플라즈마로 애싱(ashing)을 행하면 좋다. 여기서는, 게이트 전극층 위에서 분리하도록 레지스트 마스크(113)를 애싱함으로써, 레지스트 마스크(123)를 형성할 수 있다(도 6c 참조).
다음에, 레지스트 마스크(123)를 사용하여 도전층(119)을 에칭하고, 소스 전극층(125s) 및 드레인 전극층(125d)을 형성한다(도 7a를 참조). 도전층(119)의 에 칭은 웨트 에칭을 사용하는 것이 바람직하다. 웨트 에칭으로, 도전층이 등방적으로 에칭된다. 결과적으로, 도전층은 레지스트 마스크(123)보다도 내측으로 후퇴하고, 소스 전극층(125s) 및 드레인 전극층(125d)이 형성된다. 소스 전극층(125s) 및 드레인 전극층(125d)은 소스 전극층 및 드레인 전극층뿐만 아니라, 신호선으로서도 기능한다. 다만, 이것에 한정되지 않고, 신호선과 소스 전극층(125s) 및 드레인 전극층(125d)은 별도로 형성하여도 좋다.
다음에, 레지스트 마스크(123)를 사용하여, 비정질 반도체를 포함하는 반도체층(115a), 결정 영역(115b), 및 일 도전형을 부여하는 불순물이 첨가된 미결정 반도체층(117)의 각각 일부를 에칭한다. 여기서는, 드라이 에칭을 사용한다. 본 공정까지에서 비정질 반도체를 포함하는 반도체층(129a), 결정 영역(129b, 129c), 및 소스 영역(127s) 및 드레인 영역(127d)이 형성된다. 그 후, 레지스트 마스크(123)를 제거한다(도 7b 참조).
또한, 여기서는 도전층(119)을 웨트 에칭하여, 비정질 반도체를 포함하는 반도체층(115a), 결정 영역(115b), 및 일 도전형을 부여하는 불순물이 첨가된 미결정 반도체층(117)의 각각 일부를 드라이 에칭하기 때문에, 도전층(119)이 등방적으로 에칭되어, 소스 전극층(125s) 및 드레인 전극층(125d)의 측면과, 소스 영역(127s) 및 드레인 영역(127d)의 측면은 일치하지 않고, 소스 전극층(125s) 및 드레인 전극층(125d)의 측면의 외측에, 소스 영역(127s) 및 드레인 영역(127d)의 측면이 형성되는 형상이 된다.
다음에, 레지스트 마스크(123)를 제거한 후, 드라이 에칭을 행하면 좋다. 드라이 에칭의 조건은 노출되어 있는 비정질 반도체를 포함하는 반도체층(129a)에 데미지가 생기지 않고, 또한 비정질 반도체를 포함하는 반도체층(129a)에 대한 에칭 레이트가 낮은 조건을 사용한다. 즉, 노출되어 있는 비정질 반도체를 포함하는 반도체층(129a) 표면에 거의 데미지를 주지 않고, 또한 노출되어 있는 비정질 반도체를 포함하는 반도체층(129a)의 두께가 거의 감소되지 않는 조건을 사용한다. 에칭 가스로서는, 염소계 가스를 사용하고, 대표적으로는 Cl2, CF4, N2 등을 사용한다. 또한, 에칭 방법에 있어서는 특히 한정되지 않고, 유도 결합형 플라즈마(ICP: Inductively Coupled Plasma)방식, 용량 결합형 플라즈마(CCP: Capacitively Coupled Plasma)방식, 전자 사이클로트론 공명 플라즈마(ECR: Electron Cyclotron Resonance)방식, 반응성 이온 에칭(RIE: Reactive Ion Etching)방식 등을 사용할 수 있다.
다음에, 비정질 반도체를 포함하는 반도체층(129a)의 표면에 물 플라즈마, 암모니아 플라즈마, 질소 플라즈마 등을 조사하여도 좋다.
물 플라즈마 처리는 반응 공간에 수증기(H2O 증기)로 대표되는, 물을 주성분으로 하는 가스를 도입하여, 플라즈마를 생성하여 행할 수 있다.
상기한 바와 같이, 소스 영역(127s) 및 드레인 영역(127d)을 형성한 후에, 비정질 반도체를 포함하는 반도체층(129a)에 데미지를 주지 않는 조건으로 거듭 드라이 에칭을 행함으로써, 노출된 비정질 반도체를 포함하는 반도체층(129a) 위에 존재하는 잔사 등의 불순물 원소를 제거할 수 있다. 또한, 드라이 에칭에 이어서 물 플라즈마 처리를 행함으로써, 레지스트 마스크의 잔사를 제거할 수 있다. 물 플라즈마 처리를 행함으로써, 소스 영역과 드레인 영역 사이의 절연을 확실하게 할 수 있고, 완성하는 박막 트랜지스터의 오프 전류를 저감하고, 전기적 특성의 흐트러짐을 저감할 수 있다.
상기 공정으로, 적은 마스크의 개수로, 전계 효과 이동도 및 온 전류가 높고, 오프 전류가 낮은 박막 트랜지스터를 제작할 수 있다.
(실시형태 5)
본 실시형태에서는 실시형태 4에 있어서의 게이트 절연층(105), 비정질 반도체를 포함하는 반도체층(107a), 및 결정 영역(107b)의 형성 방법 대신에 사용할 수 있는 형성 방법에 대하여 이하에 제시한다.
여기서, 게이트 절연층(105)으로서 질화실리콘층, 비정질 반도체를 포함하는 반도체층(107a)으로서 질소를 갖는 비정질 실리콘층, 결정 영역(107b)으로서 역추 형상의 미결정 실리콘층, 일 도전형을 부여하는 불순물이 첨가된 미결정 반도체층(109)으로서 인을 포함하는 미결정 실리콘층을 형성하는 공정에 대하여 도 10에 도시하는 타임 차트를 사용하여 설명한다.
우선, 게이트 전극층(103)이 형성된 기판(101)을 CVD 장치의 처리실 내에서 가열한다. 다음에, 게이트 절연층(105)으로서, 질화실리콘층을 형성하기 위하여 질화실리콘층의 퇴적에 사용하는 재료 가스를 처리실 내에 도입한다(도 10의 예비 처리(201) 참조). 여기서는, 실시형태 4에 제시하는 SiN 형성(203)과 같은 방법으 로 약 110㎚의 질화실리콘층을 형성한다. 그 후, SiH4의 공급만을 정지하여 수초 후에 플라즈마의 방전을 정지시킨다(도 10의 SiN 형성(203) 참조). 상기 공정에 의하여, 게이트 절연층(105)을 형성할 수 있다.
다음에, 질화실리콘층의 퇴적에 사용한 재료 가스를 배기하고, 비정질 반도체를 포함하는 반도체층(107a)의 형성에 사용하는 재료 가스를 처리실 내에 도입한다(도 10의 가스 치환(209) 참조).
다음에, 게이트 절연층(105) 위의 전체 면에 비정질 반도체를 포함하는 반도체층(107a) 및 결정 영역(107b)을 적층한다. 여기서는, 일례로서, SiH4의 유량을 10sccm, H2의 유량을 1500sccm로 하여 재료 가스를 도입하여 안정시키고, 처리실 내의 압력을 280Pa, 기판의 온도를 280℃로 하고, 50W의 출력에 의하여 플라즈마 방전을 행함으로써 총 두께가 약 50㎚의 비정질 반도체를 포함하는 반도체층(107a) 및 결정 영역(107b)의 반도체층을 형성할 수 있다. 그 후, SiH4의 공급만을 정지하고, 그 수초 후에 플라즈마의 방전을 정지시킨다(도 10의 a-Si 형성(223), 결정 영역 형성(225) 참조). 그 후, 이들 가스를 배기하고 일 도전형을 부여하는 불순물이 첨가된 미결정 반도체층(109)의 퇴적에 사용하는 가스를 도입한다(도 10의 가스 치환(217) 참조).
상기 예에 있어서, 비정질 반도체를 포함하는 반도체층(107a) 및 결정 영역(107b)의 형성에 사용되는 재료 가스는 SiH4의 유량에 대한 H2의 유량을 150배로 하기 때문에 실리콘층은 서서히 퇴적된다.
본 실시형태의 게이트 절연층(105)에 있어서, 적어도 비정질 반도체를 포함하는 반도체층(107a)에 접하는 가장 바깥쪽의 표면(outermost surface)은 질화실리콘층으로 형성되기 때문에, 게이트 절연층(105) 표면에는 다량의 질소가 존재한다. 상술한 바와 같이, 질소는 실리콘의 결정 핵 생성을 억제한다. 따라서, 상술한 바와 같이, 게이트 절연층(105) 표면에 질소를 공급하고, 미결정 실리콘층이 형성되는 조건으로 퇴적하여도 비정질 반도체를 포함하는 반도체층(107a)이 형성된다. 상기 비정질 반도체를 포함하는 반도체층(107a)을 형성할 때, 비정질 반도체를 포함하는 반도체층(107a)에 포함되는 질소의 농도를 저하시켜, 질소의 농도가 일정 값 이하가 되면, 결정 핵이 생성된다. 그 후, 그 결정 핵이 성장하여 결정립이 되고, 상기 결정립에 접함으로써 결정 영역(107b)이 형성된다. 또한, 여기서, 결정 영역(107b)의 성장의 기점이 되는 결정 핵의 생성 위치에 있어서, 2차 이온 질량 분석법에 의하여 계측되는 질소의 농도는 1×1020㎝-3 이상 1×1021㎝-3 이하, 바람직하게는 2×1020㎝-3 이상 1×1021㎝-3 이하, 바람직하게는 2×1020㎝-3 이상 7×1020㎝-3 이하이다.
여기서, 산소 또는 질소 등의 결정 핵의 생성을 억제하는 불순물 원소가 있지만, 실리콘 중에 있고 캐리어 트랩을 생성하지 않는 불순물 원소(예를 들어, 질소)를 선택한다. 한편, 실리콘의 배위수를 줄임으로써 댕글링 본드를 생성하는 불순물 원소(예를 들어, 산소)의 농도는 저감시킨다. 따라서, 질소 농도를 저감시키 지 않고 산소 농도를 저감시키면 좋다. 구체적으로는 2차 이온 질량 분석법에 의하여 계측되는 산소 농도를 5×1018㎝-3 이하로 하면 좋다.
본 실시형태에서 제시하는 게이트 절연층, 비정질 반도체를 포함하는 층, 및 결정 영역에 있어서의 질소의 SIMS(Secondary Ion Mass Spectrometery)의 프로파일은 게이트 절연층 및 비정질 반도체를 포함하는 층에 있어서, 피크를 갖고, 비정질 반도체를 포함하는 층, 결정 영역, 및 소스 영역 및 드레인 영역으로 떨어짐에 따라 서서히 저하된다.
다음에, 결정 영역(107b) 위의 전체 면에, 일 도전형을 부여하는 불순물이 첨가된 미결정 반도체층(109)을 형성한다. 여기서는, 실시형태 4에 제시하는 불순물 반도체층 형성(219)과 같은 방법으로 약 30㎚의 인을 포함하는 미결정 실리콘층을 형성한다. 그 후, SiH4의 공급만을 정지하여 수초 후에 플라즈마의 방전을 정지시킨다(도 10의 불순물 반도체층 형성(219) 참조). 그 후, 이들 가스를 배기한다(도 10의 배기(221) 참조).
상술한 바와 같이, 적어도 비정질 반도체를 포함하는 층에 접하는 게이트 절연층을 질화실리콘층으로 형성함으로써 산소 농도를 낮게 억제하고, 질소 농도를 산소 농도보다 높게 할 수 있고, 비정질 반도체를 포함하는 층 및 역추형의 미결정 반도체를 포함하는 결정 영역을 형성할 수 있다. 또한, 일 도전형을 부여하는 불순물이 첨가된 미결정 반도체층이 역추형 미결정 반도체를 포함하는 결정 영역 위에 형성되기 때문에, 상기 표면의 결정을 종 결정으로 하여, 일 도전형을 부여하는 불순물이 첨가된 미결정 반도체층의 결정 성장이 시작하기 때문에, 형성 초기에 있어서의 저밀도층을 저감할 수 있다.
(실시형태 6)
본 실시형태에서는 실시형태 5에 있어서, 게이트 절연층(105), 비정질 반도체를 포함하는 반도체층(107a), 및 결정 영역(107b)의 형성 방법 대신에 사용할 수 있는 형성 방법에 대하여 이하에 제시한다.
여기서, 게이트 절연층(105)으로서 질화실리콘층 및 산화질화실리콘층, 비정질 반도체를 포함하는 반도체층(107a)으로서 질소를 갖는 비정질 실리콘층, 결정 영역(107b)으로서 역추 형상의 미결정 실리콘층, 일 도전형을 부여하는 불순물이 첨가된 미결정 반도체층(109)으로서 인을 포함하는 미결정 실리콘층을 형성하는 공정에 대하여 도 11에 도시하는 타임 차트를 사용하여 설명한다.
우선, 게이트 전극층(103)이 형성된 기판(101)을 CVD 장치의 처리실 내에서 가열한다. 다음에, 게이트 절연층(105)으로서, 질화실리콘층을 형성하기 위하여 질화실리콘층의 퇴적에 사용하는 재료 가스를 처리실 내에 도입한다(도 11의 예비 처리(201) 참조). 여기서는, 실시형태 4에 제시하는 SiN 형성(203)과 같은 방법으로 약 110㎚의 질화실리콘층을 형성한다. 그 후, SiH4의 공급만을 정지하고 수초 후에 플라즈마의 방전을 정지시킨다(도 11의 SiN 형성(203) 참조).
다음에, 질화실리콘층의 퇴적에 사용한 재료 가스를 배기하고, 산화질화실리콘층의 퇴적에 사용하는 재료 가스를 처리실 내에 도입한다(도 11의 가스 치 환(227) 참조). 여기서는, 일례로서, SiH4의 유량을 30sccm, N2O의 유량을 1200sccm로 하여 재료 가스를 도입하여 안정시키고, 처리실 내의 압력을 40Pa, 기판의 온도를 280℃로 하고, 50W의 출력에 의하여 플라즈마 방전을 행함으로써 약 110㎚의 산화질화실리콘층을 형성한다. 그 후, 질화실리콘층과 마찬가지로 SiH4의 공급만을 정지하고, 그 수초 후에 플라즈마의 방전을 정지시킨다(도 11의 SiON 형성(229) 참조).
상술한 공정에 의하여, 게이트 절연층(105)을 형성할 수 있다. 게이트 절연층(105)을 형성한 후, 기판(101)을 처리실에서 반출한다(도 11의 unload(231) 참조).
기판(101)을 처리실에서 반출한 후, 처리실에, 예를 들어, NF3 가스를 도입하여 처리실 내를 클리닝한다(도 11의 클리닝 처리(233) 참조). 그 후, 처리실에 보호층으로서 비정질 실리콘층을 형성하는 처리를 행한다(도 11의 프리 코팅 처리(235) 참조). 여기서는, 실시형태 4에 제시하는 프리 코팅 처리(207)와 같은 방법에 의하여 비정질 실리콘층을 형성한다. SiH4의 공급만을 정지하고, 그 수초 후에 플라즈마 방전을 정지시킨다. 그 후, 이들 가스를 배기한다. 그 후, 기판(101)을 처리실 내에 반입한다(도 11의 load(237) 참조).
다음에, 게이트 절연층(105)의 표면에 질소를 흡착시킨다. 여기서는, 게이트 절연층(105)의 표면을 암모니아 가스에 노출시킴으로써 질소를 공급한다(도 11의 플러싱 처리(239) 참조). 또한, 암모니아 가스에는 수소를 함유시켜도 좋다. 여기서는, 일례로서, 처리실 내의 압력은 대략 20Pa 내지 30Pa, 기판의 온도는 280℃로 하고, 처리 시간은 60초간으로 하면 좋다. 또한, 본 공정의 처리에서는 기판(101)을 암모니아 가스에 노출시키는 것뿐이지만, 플라즈마 처리를 행하여도 좋다. 그 후, 이들 가스를 배기한다.
다음에, 질소가 흡착된 게이트 절연층(105) 위의 전체 면에 비정질 반도체를 포함하는 반도체층(107a)을 형성한다. 우선, 비정질 반도체를 포함하는 반도체층(107a) 및 결정 영역(107b)의 퇴적에 사용하는 재료 가스를 처리실 내에 도입한다(도 11의 가스 치환(209) 참조). 여기서는, 일례로서, SiH4의 유량을 10sccm, H2의 유량을 1500sccm로 하여 재료 가스를 도입하여 안정시키고, 처리실 내의 압력을 280Pa, 기판의 온도를 280℃로 하고, 50W의 출력으로 플라즈마 방전을 행함으로써, 총 두께가 약 50㎚의 비정질 반도체를 포함하는 반도체층(107a) 및 결정 영역(107b)을 형성할 수 있다. 그 후, SiH4의 공급만을 정지하고, 그 수초 후에 플라즈마의 방전을 정지시킨다(도 11의 a-Si 형성(241) 및 결정 영역 형성(243) 참조). 그 후, 이들 가스를 배기하고, 일 도전형을 부여하는 불순물이 첨가된 미결정 반도체층(109)의 퇴적에 사용하는 가스를 도입한다(도 11의 가스 치환(217) 참조).
상기 예에 있어서, 비정질 반도체를 포함하는 반도체층(107a) 및 결정 영역(107b)의 형성에 사용되는 재료 가스는 SiH4의 유량에 대한 H2의 유량을 150배로 한다. 따라서, 실리콘은 서서히 퇴적된다.
본 실시형태의 게이트 절연층(105) 표면에는 질소가 공급된다. 상술한 바와 같이, 질소는 실리콘의 결정 핵 생성을 억제한다. 따라서, 퇴적의 초기 단계에서는 실리콘의 결정 핵이 생성되지 않기 때문에, 게이트 절연층(105) 표면 위에 미결정 실리콘층이 형성되는 조건으로 퇴적하여도 비정질 반도체를 포함하는 반도체층(107a)이 형성된다. 상기 비정질 반도체를 포함하는 반도체층(107a)을 형성할 때, 비정질 반도체를 포함하는 반도체층(107a)에 포함되는 질소의 농도를 저하시켜, 질소의 농도가 일정 값 이하가 되면, 결정 핵이 생성된다. 그 후, 그 결정 핵이 성장하여 결정립이 되고, 상기 결정립에 접함으로써 결정 영역(107b)이 형성된다. 또한, 여기서 결정 영역(107b)의 성장의 기점이 되는 결정 핵의 생성 위치에 있어서, 2차 이온 질량 분석법에 의하여 계측되는 질소의 농도는 1×1020㎝-3 이상 1×1021㎝-3 이하, 바람직하게는 2×1020㎝-3 이상 1×1021㎝-3 이하, 바람직하게는 2×1020㎝-3 이상 7×1020㎝-3 이하이다.
본 실시형태에서 제시하는 게이트 절연층, 비정질 반도체를 포함하는 층, 및 결정 영역에 있어서의 질소의 SIMS의 프로파일은 게이트 절연층 및 비정질 반도체를 포함하는 층에 있어서, 피크를 갖고, 비정질 반도체를 포함하는 층, 결정 영역, 및 소스 영역 및 드레인 영역으로 떨어짐에 따라 서서히 저하된다.
다음에, 결정 영역(107b) 위의 전체 면에, 일 도전형을 부여하는 불순물이 첨가된 미결정 반도체층(109)을 형성한다. 여기서는, 실시형태 4에 제시하는 불순물 반도체층 형성(219)과 같은 방법으로 약 30㎚의 인을 포함하는 미결정 실리콘층 을 형성한다. 그 후, SiH4의 공급만을 정지하고 수초 후에 플라즈마의 방전을 정지시킨다(도 11의 불순물 반도체층 형성(219) 참조). 그 후, 이들 가스를 배기한다(도 11의 배기(221) 참조).
상술한 바와 같이, 적어도 비정질 반도체를 포함하는 층을 형성하기 전에, 게이트 절연층 표면에 질소, 또 수소를 공급함으로써, 산소 농도를 낮게 억제하고, 질소 농도를 산소 농도보다 높게 할 수 있고, 비정질 반도체를 포함하는 층 및 역추형의 미결정 반도체를 포함하는 결정 영역을 형성할 수 있다. 또한, 일 도전형을 부여하는 불순물이 첨가된 미결정 반도체층을 역추형 미결정 반도체를 포함하는 결정 영역 위에 형성되기 때문에, 상기 표면의 결정을 종 결정으로 하여, 일 도전형을 부여하는 불순물이 첨가된 미결정 반도체층의 결정 성장이 시작되기 때문에, 형성 초기에 있어서의 저밀도층을 저감할 수 있다.
(실시형태 7)
본 실시형태에서는 실시형태 5에 있어서, 게이트 절연층(105), 비정질 반도체를 포함하는 반도체층(107a), 및 결정 영역(107b)의 형성 방법 대신에 사용할 수 있는 형성 방법에 대하여 이하에 제시한다.
여기서, 게이트 절연층(105)으로서 질화실리콘층 및 산화질화실리콘층, 비정질 반도체를 포함하는 반도체층(107a)으로서 질소를 갖는 비정질 실리콘층, 결정 영역(107b)으로서 역추 형상의 미결정 실리콘층, 일 도전형을 부여하는 불순물이 첨가된 미결정 반도체층(109)으로서 인을 포함하는 미결정 실리콘층을 형성하는 공 정에 대하여 도 12에 도시하는 타임 차트를 사용하여 설명한다.
우선, 게이트 전극층(103)이 형성된 기판(101)을 CVD 장치의 처리실 내에서 가열한다. 다음에, 게이트 절연층(105)으로서, 질화실리콘층을 형성하기 위하여 질화실리콘층의 적층에 사용하는 재료 가스를 처리실 내에 도입한다(도 12의 예비 처리(201) 참조). 여기서는, 실시형태 4에 제시하는 SiN 형성(203)과 같은 방법으로 약 110㎚의 질화실리콘층을 형성한다. 그 후, SiH4의 공급만을 정지하여 수초 후에 플라즈마의 방전을 정지시킨다(도 12의 SiN 형성(203) 참조).
다음에, 질화실리콘층의 퇴적에 사용한 재료 가스를 배기하고, 산화질화실리콘층의 퇴적에 사용한 재료 가스를 처리실 내에 도입한다(도 12의 가스 치환(227) 참조). 여기서는, 실시형태 6에 제시하는 SiON 형성(229)과 같은 방법으로 약 110㎚의 산화질화실리콘층을 형성한다. 그 후, 질화실리콘층과 마찬가지로, SiH4의 공급만을 정지하고, 그 후, 수초 후에 플라즈마의 방전을 정지시킨다(도 12의 SiON 형성(229) 참조).
상술한 공정에 의하여, 게이트 절연층(105)을 형성할 수 있다. 게이트 절연층(105)의 형성 후, 기판(101)을 처리실에서 반출한다(도 12의 unload(231) 참조).
기판(101)을 처리실에서 반출한 후, 처리실에, 예를 들어, NF3 가스를 도입하여 처리실 내를 클리닝한다(도 12의 클리닝 처리(233) 참조). 그 후, 처리실에 보호층으로서 비정질 실리콘층을 형성하는 처리를 행한다(도 12의 프리 코팅 처리(235) 참조). 여기서는, 실시형태 4에 제시하는 프리 코팅 처리(207)와 같은 방 법에 의하여 보호층으로서 비정질 실리콘층을 형성한다. SiH4의 공급만을 정지하고, 그 수초 후에 플라즈마 방전을 정지시킨다. 그 후, 이들 가스를 배기한다. 그 후, 기판(101)을 처리실 내에 반입한다(도 12의 load(237) 참조).
다음에, 비정질 반도체를 포함하는 반도체층(107a)의 퇴적에 사용하는 재료 가스를 처리실 내에 도입한다(도 12의 가스 치환(209) 참조). 다음에, 게이트 절연층(105) 위의 전체 면에, 질소 및 수소를 공급하면서, 비정질 반도체를 포함하는 반도체층(107a)을 형성한다. 여기서는, 일례로서, SiH4의 유량을 20sccm, H2의 유량을 1250sccm, 100ppm NH3(수소 희석)의 유량을 250sccm로 하여 재료 가스를 도입하여 안정시키고, 처리실 내의 압력을 280Pa, 기판의 온도를 280℃로 하고, 50W의 출력에 의하여 플라즈마 방전을 행함으로써, 총 두께가 약 50㎚의 비정질 반도체를 포함하는 반도체층(107a)을 형성한다(도 12의 a-Si 형성(242) 참조). 또한, NH3 대신에, 파선으로 도시하는 바와 같이 N2를 처리실 내에 도입하여도 좋다.
다음에, 질소를 공급하는 가스, 여기서는 NH3의 도입을 정지하고, 처리실 내의 질소 농도를 저감함으로써, 결정 핵의 형성을 촉진하고, 상기 결정 핵으로부터 결정 성장시켜 결정 영역(107b)을 형성한다(도 12의 결정 영역 형성(243) 참조). 그 후, SiH4의 공급만을 정지하고, 그 수초 후에 플라즈마의 방전을 정지시킨다. 이들 가스를 배기한다.
상기 예에 있어서, 비정질 반도체를 포함하는 반도체층(107a) 및 결정 영 역(107b)의 형성에 사용되는 재료 가스는 SiH4의 유량에 대한 H2의 유량을 150배로 한다. 따라서, 실리콘은 서서히 퇴적된다.
본 실시형태에 있어서의 비정질 반도체를 포함하는 층은 질소, 또 수소가 공급되면서 형성된다. 상술한 바와 같이, 질소는 실리콘의 결정 핵의 생성을 억제한다. 따라서, 질소가 공급될 때, 미결정 실리콘층이 형성되는 조건으로 퇴적하여도 실리콘의 결정 핵이 생성되지 않는다. 상기 조건으로 형성되는 이 층이 도 6a에 도시하는 비정질 반도체를 포함하는 반도체층(107a)이 된다. 상기 비정질 반도체를 포함하는 반도체층(107a)을 형성할 때, 질소의 공급을 정지하고, 비정질 반도체를 포함하는 반도체층(107a)에 포함되는 질소의 농도를 저하시켜, 질소의 농도가 일정 값 이하가 되면, 결정 핵이 생성된다. 그 후, 그 결정 핵이 성장하여 결정립이 되고, 상기 결정립에 접함으로써 결정 영역(107b)이 형성된다. 또한, 여기서, 결정 영역(107b)의 성장의 기점이 되는 결정 핵의 생성 위치에 있어서, 2차 이온 질량 분석법에 의하여 계측되는 질소의 농도는 1×1020㎝-3 이상 1×1021㎝-3 이하, 바람직하게는 2×1020㎝-3 이상 1×1021㎝-3 이하, 바람직하게는 2×1020㎝-3 이상 7×1020㎝-3 이하이다.
본 실시형태에 제시하는 게이트 절연층, 비정질 반도체를 포함하는 층, 및 결정 영역에 있어서의 질소의 SIMS의 프로 파일은 게이트 절연층 및 비정질 반도체를 포함하는 층에 있어서, 대략 평탄하고, 비정질 반도체를 포함하는 층 및 결정 영역의 계면에서 소스 영역 및 드레인 영역으로 멀어짐에 따라 서서히 저하된다.
다음에, 결정 영역(107b) 위의 전체 면에, 일 도전형을 부여하는 불순물이 첨가된 미결정 반도체층(109)을 형성한다. 여기서는, 실시형태 4에 제시하는 불순물 반도체층 형성(219)과 같은 방법으로 약 30㎚의 인을 포함하는 미결정 실리콘층을 형성한다. 그 후, SiH4의 공급만을 정지하고 수초 후에 플라즈마의 방전을 정지시킨다(도 12의 불순물 반도체층 형성(219) 참조). 그 후, 이들 가스를 배기한다(도 12의 배기(221) 참조).
상술한 바와 같이, 비정질 반도체를 포함하는 층을 형성할 때, 질소, 또 수소를 공급함으로써 산소 농도를 낮게 억제하고, 질소 농도를 산소 농도보다 높게 할 수 있고, 비정질 반도체를 포함하는 층 및 역추형 미결정 반도체를 포함하는 결정 영역을 형성할 수 있다. 또한, 일 도전형을 부여하는 불순물이 첨가된 미결정 반도체층이 역추형 미결정 반도체를 포함하는 결정 영역 위에 형성되기 때문에, 상기 표면의 결정을 종 결정으로 하여 일 도전형을 부여하는 불순물이 첨가된 미결정 반도체층의 결정 성장이 시작하기 때문에, 형성 초기에 있어서의 저밀도층을 저감할 수 있다.
(실시형태 8)
본 실시형태에서는 실시형태 1의 도 1b에 도시하는 박막 트랜지스터의 제작 공정에 대하여 도 13a 및 도 13b를 사용하여 제시한다.
실시형태 4와 마찬가지로, 기판(101) 위에 게이트 전극층(103)을 형성한다. 다음에, 게이트 전극층(103)을 덮어 게이트 절연층(105)을 형성한다. 다음에, 게이트 절연층(105) 위에 미결정 반도체층(139)을 형성한다. 다음에, 미결정 반도체층(139) 위에 반도체층(107), 일 도전형을 부여하는 불순물이 첨가된 미결정 반도체층(109), 및 도전층(111)을 형성한다. 그 후, 도전층(111) 위에 두께가 상이한 영역을 갖는 레지스트 마스크(113)를 형성한다(도 13a 참조).
미결정 반도체층(139)은 실시형태 4에 제시하는 결정 영역(107b)과 마찬가지로 형성할 수 있다.
여기서, 게이트 절연층(105)으로서 질화실리콘층 및 산화질화실리콘층, 미결정 반도체층(139)으로서 미결정 실리콘층, 비정질 반도체를 포함하는 반도체층(107a)으로서 비정질 실리콘층, 결정 영역(107b)으로서 역추 형상의 미결정 실리콘층, 일 도전형을 부여하는 불순물이 첨가된 미결정 반도체층(109)으로서 인을 포함하는 미결정 실리콘층을 형성하는 공정에 대하여 도 14에 도시하는 타임 차트를 사용하여 설명한다. 또한, 게이트 절연층(105)에 미결정 반도체층(139)이 접하는 경우, 게이트 절연층(105)의 가장 바깥쪽의 표면은 산화실리콘층 또는 산화질화실리콘층인 것이 바람직하기 때문에, 여기서는, 게이트 절연층(105)으로서 질화실리콘층 및 산화질화실리콘층을 적층한다.
우선, 게이트 전극층(103)이 형성된 기판(101)을 CVD 장치의 처리실 내에서 가열한다. 다음에, 게이트 절연층(105)으로서, 질화실리콘층을 형성하기 위하여 질화실리콘층의 퇴적에 사용하는 재료 가스를 처리실 내에 도입한다(도 14의 예비 처리(201) 참조). 여기서는, 실시형태 4에 제시하는 SiN 형성(203)과 같은 방법으 로 약 110㎚의 질화실리콘층을 형성한다. 그 후, SiH4의 공급만을 정지하여 수초 후에 플라즈마의 방전을 정지시킨다(도 14의 SiN 형성(203) 참조).
다음에, 질화실리콘층의 퇴적에 사용한 재료 가스를 배기하고, 산화질화실리콘층의 퇴적에 사용하는 재료 가스를 처리실 내에 도입한다(도 14의 가스 치환(205) 참조). 여기서는, 실시형태 6에 제시하는 SiON 형성(229)과 같은 방법에 의하여 약 110㎚의 산화질화실리콘층을 형성한다. 그 후, 질화실리콘층과 마찬가지로, SiH4의 공급만을 정지하고, 그 수초 후에 플라즈마의 방전을 정지시킨다(도 14의 SiON 형성(229) 참조).
상기 공정에 의하여, 게이트 절연층(105)을 형성할 수 있다. 게이트 절연층(105)의 형성 후, 기판(101)을 처리실에서 반출한다(도 14의 unload(231) 참조).
기판(101)을 처리실에서 반출한 후, 처리실에, 예를 들어, NF3 가스를 도입하여 처리실 내를 클리닝한다(도 14의 클리닝 처리(233) 참조). 그 후, 처리실에 보호층으로서 비정질 실리콘층을 형성하는 처리를 행한다(도 14의 프리 코팅 처리(235) 참조). 여기서는, 실시형태 4에 제시하는 프리 코팅 처리(207)와 같은 방법으로 보호층으로서 비정질 실리콘층을 형성한다. SiH4의 공급만을 정지하고, 그 수초 후에 플라즈마 방전을 정지시킨다. 그 후, 이들 가스를 배기한다. 그 후, 기판(101)을 처리실 내에 반입한다(도 14의 load(237) 참조).
다음에, 게이트 절연층(105) 위의 전체 면에 미결정 반도체층(139)으로서 미결정 실리콘층을 형성한다. 우선, 미결정 반도체층(139)으로서, 미결정 실리콘층 의 형성에 사용하는 재료 가스를 처리실 내에 도입한다. 여기서는, 실시형태 4에 도시하는 μc-Si 형성(245)과 같은 방법으로 두께 2㎚ 이상 100㎚ 이하, 바람직하게는 5㎚ 이상 50㎚ 이하의 미결정 실리콘층을 형성한다. SiH4의 공급만을 정지하고, 그 수초 후에 플라즈마 방전을 정지시킨다. 그 후, 이들 가스를 배기한다(도 14의 μc-Si 형성(245) 참조).
그 후, 가스 치환(209), 실시형태 4와 마찬가지로, 비정질 반도체를 포함하는 층의 형성(a-Si 형성(211) 참조), 가스 치환(213), 결정 영역의 형성(결정 영역 형성(215) 참조), 가스 치환(217), 일 도전형을 부여하는 불순물이 첨가된 미결정 반도체층의 형성(불순물 반도체층 형성(219) 참조), 및 배기(221)를 행한다. 또한, 비정질 반도체를 포함하는 층의 형성(a-Si 형성(211) 참조)에 있어서는, 미결정 반도체층(139)을 종 결정으로 하여 결정 성장하기 쉬우므로, 퇴적 초기에 파선으로 도시하는 바와 같이, N2이나 NH3와 같은 질소를 포함하는 가스를 처리실에 도입함으로써 비정질화가 촉진되고, 미결정 반도체층(139) 위에 비정질 반도체를 포함하는 층을 형성하기 쉽다.
다음에, 레지스트 마스크(113)를 사용하여 미결정 반도체층(139), 반도체층(107), 일 도전형을 부여하는 불순물이 첨가된 미결정 반도체층(109), 및 도전형(111)을 에칭한다. 이 공정에 의하여 미결정 반도체층(139), 반도체층(107), 일 도전형을 부여하는 불순물이 첨가된 미결정 반도체층(109) 및 도전층(111)을 소자마다 분리하여, 미결정 반도체층(131), 반도체층(115), 일 도전형을 부여하는 불순 물이 첨가된 미결정 반도체층(117), 및 도전층(119)을 형성한다(도 13b 참조).
그 후, 실시형태 4와 마찬가지로, 도 6c 내지 도 7b의 공정을 거쳐 도 1b에 도시하는 바와 같은 온 전류 및 전계 효과 이동도가 더 높아진 박막 트랜지스터를 제작할 수 있다.
또한, 본 실시형태에서는 도 1b에 도시하는 박막 트랜지스터에 대하여 제시하지만, 도 3b에 도시하는 박막 트랜지스터의 제작 방법에 적절히 적용할 수 있다.
(실시형태 9)
본 실시형태에서는 실시형태 1의 도 3a에 도시하는 박막 트랜지스터의 제작 공정에 대하여 도 15a 내지 도 15c를 사용하여 제시한다.
실시형태 4와 마찬가지로, 기판(101) 위에 게이트 전극층(103)을 형성한다. 다음에, 게이트 전극층(103)을 덮어 게이트 절연층(105)을 형성한다. 다음에, 게이트 절연층(105) 위에 비정질 반도체를 포함하는 반도체층(107a)을 형성한다. 다음에, 비정질 반도체를 포함하는 반도체층(107a) 표면에 플라즈마(135)를 노출시킨다.
여기서는, 불소, 염소 등의 할로겐 분위기, 불화수소, 불화실란, 불화게르마늄, 삼불화질소, 불화염소, 불화브롬, 불화요오드 등의 할로겐화물 분위기에 있어서, 플라즈마(135)를 발생시키고, 상기 플라즈마(135)를 비정질 반도체를 포함하는 반도체층(107a) 표면에 노출시킨다. 또는, 불소, 염소 등의 할로겐 분위기, 불화수소, 불화실란, 불화게르마늄, 삼불화질소, 불화염소, 불화브롬, 불화요오드 등의 할로겐화물 분위기에 있어서, 플라즈마(135)를 발생시키고, 상기 플라즈마(135)를 비정질 반도체를 포함하는 반도체층(107a) 표면에 노출시킨 후, 수소 분위기 또는 희 가스 분위기에 있어서 플라즈마를 발생시키고, 상기 플라즈마를 비정질 반도체를 포함하는 반도체층(107a)에 노출시켜도 좋다. 또한, 할로겐 분위기, 및 할로겐화물 분위기에 있어서, 수소, 희 가스 등을 동시에 도입하여 플라즈마를 발생시켜도 좋다(도 15a 참조).
결과적으로, 비정질 반도체를 포함하는 반도체층(107a) 표면에 할로겐 원소를 포함하는 반도체층(137)을 형성할 수 있다. 상기 플라즈마(135)는 에칭 작용이 높기 때문에, 비정질 반도체를 포함하는 반도체층(107a) 표면의 비정질 부분을 에칭하면서 댕글링 본드를 노출시킨다. 결과적으로, 이후 형성하는 결정 영역(107b)의 퇴적 초기에 있어서, 저밀도층이 형성되지 않고, 결정성이 높은 결정 영역(107b)을 형성할 수 있다.
다음에, 할로겐 원소를 함유하는 반도체층(137) 위에 결정 영역(107b)을 형성하고, 결정 영역(107b) 위에 일 도전형을 부여하는 불순물이 첨가된 미결정 반도체층(109)을 형성한다(도 15b 참조). 결정 영역(107b)은 할로겐 원소를 포함하는 반도체층(137)을 종 결정으로 하여 결정 성장하기 때문에, 결정성이 높고, 계면에 있어서의 저밀도층의 비율을 저감할 수 있다. 또한, 일 도전형을 부여하는 불순물이 첨가된 미결정 반도체층도 마찬가지로 결정 영역(107b)을 종 결정으로 하여 결정 성장하기 때문에, 결정성이 높고, 계면에 있어서의 저밀도층의 비율을 저감할 수 있다.
여기서, 게이트 절연층(105)으로서 질화실리콘층, 비정질 반도체를 포함하는 반도체층(107a)으로서 비정질 실리콘층, 할로겐 원소를 포함하는 반도체층(137)으로서 불소를 포함하는 미결정 실리콘층, 결정 영역(107b)으로서 미결정 실리콘층, 일 도전형을 부여하는 불순물이 첨가된 미결정 반도체층(109)으로서 인을 포함하는 미결정 실리콘층을 형성하는 공정에 대하여 도 16에 도시하는 타임 차트를 사용하여 설명한다.
우선, 게이트 전극층(103)이 형성된 기판(101)을 CVD 장치의 처리실 내에서 가열한다. 다음에, 게이트 절연층(105)으로서 질화실리콘층을 형성하기 위하여 질화실리콘층의 퇴적에 사용하는 재료 가스를 처리실 내에 도입한다(도 16의 예비 처리(201) 참조). 여기서는, 실시형태 4에 제시하는 SiN 형성(203)과 같은 방법으로 약 110㎚의 질화실리콘층을 형성한다. 그 후, SiH4의 공급만을 정지하고 수초 후에 플라즈마의 방전을 정지시킨다(도 16의 SiN 형성(203) 참조).
상술한 공정에 의하여, 게이트 절연층(105)을 형성할 수 있다. 게이트 절연층(105)의 형성 후, 질화실리콘층의 퇴적에 사용한 재료 가스를 배기하고, 기판(101)을 처리실에서 반출한다(도 16의 unload(206) 참조).
다음에, 처리실에 보호층으로서 비정질 실리콘층의 퇴적에 사용하는 재료 가스를 처리실 내에 도입하여 처리실 내에 비정질 실리콘층을 형성하는 처리를 행한다(도 16의 프리 코팅 처리(207) 참조). 처리실 내벽에 비정질 실리콘층을 코팅함으로써, 내벽에 부착된 불순물, 또는 처리실(챔버) 내벽을 구성하는 원소나, 게이트 절연층으로서 형성한 질화실리콘층이 이후 형성하는 비정질 반도체를 포함하는 층에 혼입되는 것을 방지한다. 그 후, 기판(101)을 처리실 내에 반입하여 비정질 반도체를 포함하는 반도체층(107a)으로서 비정질 실리콘층의 퇴적에 사용하는 재료 가스를 처리실 내에 도입한다(도 16의 load(208) 참조).
다음에, 게이트 절연층(105) 위의 전체 면에 비정질 반도체를 포함하는 반도체층(107a)으로서 비정질 실리콘층을 형성한다. 우선, 실시형태 4의 a-Si 형성(211)과 같은 공정에 의하여, 약 50㎚의 비정질 실리콘층을 형성한다. 그 후, SiH4의 공급만을 정지하고, 그 수초 후에 플라즈마의 방전을 정지시킨다(도 16의 a-Si 형성(211) 참조).
다음에, 처리실 내에 불화실란을 도입한 후, 플라즈마를 발생시켜, 비정질 반도체를 포함하는 반도체층(107a) 표면에 불화실란 플라즈마를 노출시킴으로써, 할로겐 원소를 포함하는 반도체층(137)으로서 불소를 포함하는 미결정 실리콘층을 형성한다(도 16의 SiF4 처리(247) 참조). 또한, 이때, 수소 또는/및 희 가스를 처리실에 도입하여도 좋다. 할로겐 원소, 대표적으로는 불소 라디칼은 반응성이 높기 때문에 퇴적시에 있어서의 비정질 반도체 성분을 불소 라디칼이 에칭하여 결정성이 높은 불소를 포함하는 미결정 실리콘층을 형성할 수 있다. 그 후, 불화실란을 배기한다(도 16의 가스 치환(213) 참조).
다음에, 할로겐을 포함하는 반도체층(137a) 위의 전체 면에 결정 영역(107b)으로서 미결정 실리콘층을 형성한다. 우선, 결정 영역(107b)의 퇴적에 사용하는 재료 가스를 처리실 내에 도입한다. 여기서는, 일례로서, 실시형태 4에 제시하는 결정 영역 형성(215)과 같은 방법에 의하여 약 50㎚의 미결정 실리콘층을 형성할 수 있다. 그 후, SiH4의 공급만을 정지하고, 그 수초 후에 플라즈마의 방전을 정지시킨다(도 16의 결정 영역 형성(215) 참조).
그 후, 가스 치환(217), 일 도전형을 부여하는 불순물이 첨가된 미결정 반도체층의 형성(불순물 반도체층 형성(219) 참조), 및 배기(221)를 행한다.
그 후, 실시형태 4와 마찬가지로, 도 6a 내지 도 7b의 공정을 거쳐 도 3a 및 도 15c에 도시하는 바와 같은 온 전류 및 전계 효과 이동도가 높아진 박막 트랜지스터를 제작할 수 있다.
또한, 실시형태 8에 제시하는 바와 같이, 게이트 절연층(105) 위에 미결정 반도체층을 형성하고, 미결정 반도체층 위에 비정질 반도체를 포함하는 반도체층(107a)을 형성하고, 비정질 반도체를 포함하는 반도체층(107a) 위에 본 실시형태와 마찬가지로, 할로겐 원소를 포함하는 반도체층(137)을 형성하고, 박막 트랜지스터를 제작함으로써 도 3b에 도시하는 바와 같은 온 전류 및 전계 효과 이동도가 높아진 박막 트랜지스터를 제작할 수 있다.
(실시형태 10)
본 실시형태에서는 실시형태 1의 도 3a에 도시하는 박막 트랜지스터의 제작 공정에 대하여 실시형태 8과 상이한 방법에 대하여 도 17을 사용하여 제시한다.
여기서는, 비정질 반도체를 포함하는 반도체층(107a) 및 결정 영역(107b)의 형성 방법으로서 실시형태 5 내지 실시형태 7을 사용하는 형태에 대하여 제시한다. 여기서는, 대표적으로, 실시형태 5를 사용하여 설명하지만, 실시형태 6 및 실시형태 7을 적절히 사용할 수 있다.
게이트 절연층(105)으로서 질화실리콘층, 비정질 반도체를 포함하는 반도체층(107a)으로서 질소를 갖는 비정질 실리콘층, 할로겐 원소를 포함하는 반도체층(137)으로서 불소를 포함하는 미결정 실리콘층, 결정 영역(107b)으로서 미결정 실리콘층, 일 도전형을 부여하는 불순물이 첨가된 미결정 반도체층(109)으로서 인을 포함하는 미결정 실리콘층을 형성하는 공정에 대하여 도 17에 도시하는 타임 차트를 사용하여 설명한다.
우선, 게이트 전극층(103)이 형성된 기판(101)을 CVD 장치의 처리실 내에서 가열한다. 다음에, 게이트 절연층(105)으로서, 질화실리콘층을 형성하기 위하여 질화실리콘층의 적층에 사용하는 재료 가스를 처리실 내에 도입한다(도 17의 예비 처리(201) 참조). 여기서는, 실시형태 4에 제시하는 SiN 형성(203)과 같은 방법으로 약 110㎚의 질화실리콘층을 형성한다. 그 후, SiH4의 공급만을 정지하고 수초 후에 플라즈마의 방전을 정지시킨다(도 17의 SiN 형성(203) 참조).
상술한 공정에 의하여, 게이트 절연층(105)을 형성할 수 있다. 게이트 절연층(105)을 형성한 후, 질화실리콘층의 퇴적에 사용한 재료 가스를 배기한다.
다음에, 게이트 절연층(105) 위의 전체 면에 비정질 반도체를 포함하는 반도체층(107a)을 형성한다. 우선, 비정질 반도체를 포함하는 반도체층(107a)의 퇴적에 사용하는 재료 가스를 처리실 내에 도입한다(도 17의 가스 치환(209) 참조). 여기서는, 실시형태 5에 제시하는 a-Si 형성(223)과 같은 방법에 의하여 질소를 갖는 비정질 실리콘층을 형성한다. 이 때, 두께를 두껍게 함으로써 처리실 내의 질소 농도가 저감되기 때문에, 질소를 갖는 비정질 실리콘층 위에 역추형 미결정 실리콘층을 형성하여도 좋다. 그 후, SiH4의 공급만을 정지하고, 그 수초 후에 플라즈마의 방전을 정지시킨다(도 17의 a-Si 형성(223) 참조). 그 후, 이들 가스를 배기한다.
상기 예에 있어서, 비정질 반도체를 포함하는 반도체층(107a)의 형성에 사용되는 재료 가스는 SiH4의 유량에 대한 H2의 유량을 150배로 하고, 실리콘은 서서히 퇴적된다.
다음에, 처리실 내에 불화실란을 도입한 후, 플라즈마를 발생시켜, 비정질 반도체를 포함하는 반도체층(107a) 표면에 불화실란 플라즈마를 노출시킴으로써, 할로겐을 포함하는 반도체층(137)으로서 불소를 포함하는 미결정 실리콘층을 형성한다. 또한, 이때, 수소 또는/및 희 가스를 처리실에 도입하여도 좋다. 할로겐 원소, 대표적으로는 불소 라디칼은 반응성이 높기 때문에 퇴적시에 있어서의 비정질 반도체 성분을 불소 라디칼이 에칭하여 결정성이 높은 불소를 포함하는 미결정 실리콘층을 형성할 수 있다. 그 후, 불화실란을 배기한다(도 17의 SiF4 처리(247) 참조).
다음에, 할로겐 원소를 포함하는 반도체층(137a) 위의 전체 면에 결정 영역(107b)으로서 미결정 실리콘층을 형성한다. 우선, 결정 영역(107b)의 퇴적에 사 용하는 재료 가스를 처리실 내에 도입한다(도 17의 가스 치환(213) 참조). 여기서는, 일례로서, 실시형태 4에 제시하는 결정 영역 형성(215)과 같은 방법으로 약 50㎚의 미결정 실리콘층을 형성할 수 있다. 그 후, SiF4의 공급만을 정지하고, 그 수초 후에 플라즈마의 방전을 정지시킨다(도 17의 결정 영역 형성(215) 참조).
그 후, 가스 치환(217), 일 도전형을 부여하는 불순물이 첨가된 미결정 반도체층의 형성(불순물 반도체층 형성(219) 참조), 및 배기(221)를 행한다.
그 후, 실시형태 4와 마찬가지로, 도 6a 내지 도 7b의 공정을 거쳐, 도 3a에 도시하는 바와 같은 온 전류 및 전계 효과 이동도가 높아진 박막 트랜지스터를 제작할 수 있다.
또한, 실시형태 8에 제시하는 바와 같이, 게이트 절연층(105) 위에 미결정 반도체층을 형성하고, 미결정 반도체층 위에 비정질 반도체를 포함하는 반도체층(107a)을 형성하고, 비정질 반도체를 포함하는 반도체층(107a) 위에 본 실시형태와 마찬가지로, 할로겐 원소를 포함하는 반도체층(137)을 형성하여 박막 트랜지스터를 제작함으로써 도 3b에 도시하는 바와 같은 온 전류 및 전계 효과 이동도가 높아진 박막 트랜지스터를 제작할 수 있다.
(실시형태 11)
본 실시형태에서는 실시형태 1의 도 5에 도시하는 박막 트랜지스터의 제작 공정에 대하여 도 18a 내지 도 19b를 사용하여 제시한다.
실시형태 4와 마찬가지로, 기판(101) 위에 게이트 전극층(103)을 형성한다. 다음에, 게이트 전극층(103)을 덮어 게이트 절연층(105), 반도체층(107), 및 일 도전형을 부여하는 불순물이 첨가된 미결정 반도체층(109)을 형성한다. 그 후, 일 도전형을 부여하는 불순물이 첨가된 미결정 반도체층(109) 위에 레지스트 마스크(도시되지 않음)를 형성한다(도 18a 참조).
다음에, 레지스트 마스크를 사용하여 반도체층(107) 및 일 도전형을 부여하는 불순물이 첨가된 미결정 반도체층(109)을 에칭한다. 이 공정에 의하여 반도체층(107) 및 일 도전형을 부여하는 불순물이 첨가된 미결정 반도체층(109)을 소자마다 분리하고, 반도체층(115)(비정질 반도체를 포함하는 반도체층(115a) 및 결정 영역(115b)) 및 일 도전형을 부여하는 불순물이 첨가된 미결정 반도체층(117)을 형성한다(도 18b 참조).
다음에, 게이트 절연층(105), 반도체층(115)(비정질 반도체를 포함하는 반도체층(115a) 및 결정 영역(115b)), 및 일 도전형을 부여하는 불순물이 첨가된 미결정 반도체층(117) 위에 도전층(111)을 형성한다(도 18c 참조).
다음에, 도전층(111) 위에 레지스트 마스크(도시되지 않음)를 형성하고, 상기 레지스트 마스크를 사용하여 도전층(111)을 에칭하여 소스 전극층(133s) 및 드레인 전극층(133d)을 형성한다. 그 후, 레지스트 마스크를 제거한다.
다음에, 소스 전극층(133s) 및 드레인 전극층(133d)을 마스크로 하여 일 도전형을 부여하는 불순물이 첨가된 미결정 반도체층(117)을 에칭함으로써 소스 영역(127s) 및 드레인 영역(127d)을 형성한다. 또한, 결정 영역(115b)을 에칭하여 결정 영역(129b, 129c)을 형성한다. 또한, 비정질 반도체를 포함하는 반도체 층(115a)의 일부분을 에칭하여 비정질 반도체를 포함하는 반도체층(129a)을 형성한다.
상술한 공정에 의하여 도 5에 도시하는 박막 트랜지스터를 제작할 수 있다.
또한, 본 실시형태에서는 소스 전극층(133s) 및 드레인 전극층(133d)을 형성한 후, 레지스트 마스크를 제거하지만, 상기 레지스트 마스크를 제거하지 않고, 일 도전형을 부여하는 불순물이 첨가된 미결정 반도체층(117) 및 결정 영역(115b), 및 비정질 반도체를 포함하는 반도체층(115a)의 일부를 에칭하여도 좋다. 상기 에칭에 의하여, 레지스트 마스크를 사용하여 일 도전형을 부여하는 불순물이 첨가된 미결정 반도체층(117)을 에칭하기 때문에, 소스 전극층(133s)의 단부 및 소스 영역(127s)이 어긋나고, 또 소스 영역(127s)이 노출된다. 결과적으로, 드레인 전극층(133d)의 단부 및 드레인 영역(127d)이 어긋나고, 또 드레인 영역(127d)이 노출되는 박막 트랜지스터를 제작할 수 있다.
또한, 본 실시형태에 제시하는 소스 전극층 및 드레인 전극층의 제작 방법은 실시형태 5 내지 실시형태 10에 적절히 적용할 수 있다.
(실시형태 12)
본 실시형태에서는 임계 값 전압의 제어가 가능한 박막 트랜지스터의 구조에 대하여 설명한다.
도 20은 본 실시형태의 박막 트랜지스터의 일례를 도시한 것이다. 도 20에 도시하는 박막 트랜지스터는 기판(101) 위에, 게이트 전극층(103)과, 반도체층(129)과, 게이트 전극층(103) 및 반도체층(129) 사이에 형성되는 게이트 절연 층(105)과, 반도체층(129)에 접하는 소스 영역(127s) 및 드레인 영역(127d)과, 소스 영역(127s)에 접하는 소스 전극층(125s)과, 드레인 영역(127d)에 접하는 드레인 전극층(125d)을 갖는다. 또한, 소스 영역(127s) 및 드레인 영역(127d)은 일 도전형을 부여하는 불순물이 첨가된 미결정 반도체층으로 형성되고, 반도체층(129)에 있어서, 소스 영역(127s) 및 드레인 영역(127d)과 접하는 영역은 결정 영역(129b, 129c)으로 형성되는 것을 특징으로 한다. 또한, 반도체층(129)에 있어서의 결정 영역(129b, 129c)은 백 채널 영역에 형성되지 않고 분리되기 때문에 쌍을 이룬다. 또한, 반도체층(129)에 있어서, 비정질 반도체를 포함하는 반도체층(129a)을 갖는 것을 특징으로 한다. 또한, 소스 전극층(125s) 및 드레인 전극층(125d)과 중첩되지 않는 영역에는 적어도 비정질 반도체를 포함하는 반도체층(129a)의 백 채널부를 덮어 형성된 게이트 절연층(141)을 갖고, 게이트 절연층(141) 위에는 비정질 반도체를 포함하는 반도체층(129a)의 백 채널부와 중첩하는 게이트 전극층(143)을 갖는다.
게이트 절연층(141)은 게이트 절연층(105)과 마찬가지로 질화실리콘층, 산화질화실리콘층 또는 질화산화실리콘층을 단층으로 형성 또는 적층하여 형성한다. 게이트 절연층(141)은 게이트 절연층(105)과 마찬가지로 두께 50㎚ 이상 550㎚ 이하, 더 바람직하게는 두께 50㎚ 이상 300㎚ 이하로 형성하면 좋다.
게이트 전극층(143)은 게이트 전극층(103) 및 소스 전극층(125s) 및 드레인 전극층(125d)과 같은 재료로 형성할 수 있다. 게이트 전극층(143)을 형성하고, 게이트 전극층(143)에 인가하는 전압을 제어함으로써, 박막 트랜지스터의 임계 값 전 압을 제어할 수 있다. 따라서, 본 실시형태에 제시하는 구조에 의하여 오프 전류를 저감한 채, 온 전류 및 전계 효과 이동도를 증가시키고, 또 임계 값 전압의 시프트가 적은 박막 트랜지스터가 된다.
또한, 본 실시형태에 제시하는 박막 트랜지스터가 온 상태일 때의 게이트 전극층(143)의 전위를 게이트 전극층(103)과 같은 전위로 하고, 박막 트랜지스터가 오프 상태일 때의 게이트 전극층(143)의 전위를 일정 전위로 유지하는 것이 좋다. 상술한 바와 같이 구동함으로써, 온 전류를 향상시키고 오프 전류를 저하시킬 수 있으므로 스위칭 특성이 높은 박막 트랜지스터를 얻을 수 있다.
(실시형태 13)
본 실시형태에서는 실시형태 1 내지 실시형태 12에 제시하는 박막 트랜지스터를 사용할 수 있는, 소자 기판, 및 상기 소자 기판을 갖는 표시 장치에 대하여 이하에 제시한다. 표시 장치로서는, 액정 표시 장치, 발광 표시 장치, 전자 페이퍼 등이 있지만, 상기 실시형태에 제시하는 박막 트랜지스터는 다른 표시 장치의 소자 기판에도 사용할 수 있다. 여기서는, 상기 실시형태 1에 제시하는 박막 트랜지스터를 갖는 액정 표시 장치, 대표적으로는, VA(Vertical Alignment)형 액정 표시 장치에 대하여 도 24 및 도 25를 사용하여 설명한다.
도 24에 액정 표시 장치의 화소부의 단면 구조를 도시한다. 기판(301) 위에 상기 실시형태에서 제시하는 박막 트랜지스터(303) 및 용량 소자(305)가 형성된다. 또한, 박막 트랜지스터(303) 위에 형성되는 절연층(308) 위에 화소 전극층(309)이 형성된다. 박막 트랜지스터(303)의 소스 전극 또는 드레인 전극(307)과, 화소 전 극층(309)은 절연층(308)에 형성되는 개구부에서 접속된다. 화소 전극층(309) 위에는 배향막(311)이 형성된다.
용량 소자(305)는 박막 트랜지스터(303)의 게이트 전극층(302)과 동시에 형성되는 용량 배선(304)과, 게이트 절연층(306)과, 화소 전극층(309)으로 구성된다.
기판(301)에서 배향막(311)까지의 적층체를 소자 기판(313)이라고 한다.
대향 기판(321)에는 박막 트랜지스터(303)에 광이 입사되는 것을 차단하는 차광층(323)과, 착색층(325)이 형성된다. 또한, 차광층(323) 및 착색층(325) 위에 평탄화층(327)이 형성된다. 평탄화층(327) 위에 대향 전극층(329)이 형성되고, 대향 전극층(329) 위에 배향막(331)이 형성된다.
또한, 대향 기판(321) 위의 차광층(323), 착색층(325), 및 평탄화층(327)은 칼라 필터로서 기능한다. 또한, 차광층(323), 평탄화층(327) 중의 어느 한쪽, 또는 양쪽 모두는 대향 기판(321) 위에 형성되지 않아도 좋다.
또한, 착색층은 가시광의 파장 범위 중, 임의의 파장 범위의 광을 우선적으로 투과시키는 기능을 갖는다. 일반적으로는, 적색 파장 범위의 광, 청색 파장 범위의 광, 및 녹색 파장 범위의 광의 각각을 우선적으로 투과시키는 착색층을 조합하여 컬러 필터에 사용하는 경우가 많다. 그러나, 착색층의 조합에 관해서는 이것에 한정되지 않는다.
기판(301) 및 대향 기판(321)은 씰재(도시되지 않음)로 고정되고, 기판(301), 대향 기판(321), 및 씰재의 내측에 액정층(343)이 충전된다. 또한, 기판(301) 및 대향 기판(321)의 간격을 유지하기 위하여 스페이서(341)가 형성된다.
화소 전극층(309), 액정층(343), 및 대향 전극층(329)이 중첩됨으로써 액정 소자가 형성된다.
도 25에 도 24와 상이한 액정 표시 장치를 도시한다. 여기서는, 대향 기판(321) 측에 착색층이 형성되지 않고, 박막 트랜지스터(303)가 형성되는 기판(301) 측에 착색층이 형성되는 것을 특징으로 한다.
도 25에 있어서, 액정 표시 장치의 화소부의 단면 구조를 도시한다. 기판(301) 위에 상기 실시형태에서 제시하는 박막 트랜지스터(303) 및 용량 소자(305)가 형성된다.
또한, 박막 트랜지스터(303) 위에 형성되는 절연층(308) 위에 착색층(351)이 형성된다. 또한, 착색층(351) 위에는 착색층(351)에 포함되는 불순물이 액정층(343)에 혼입되는 것을 방지하기 위하여 보호층(353)이 형성된다. 착색층(351) 및 보호층(353) 위에 화소 전극층(309)이 형성된다. 착색층(351)은 각 화소마다 임의의 파장 범위의 광(적색, 청색, 또는 녹색)을 우선적으로 투과시키는 층으로 형성하면 좋다. 또한, 착색층(351)은 평탄화층으로서도 기능하므로, 액정층(343)의 배향 불균일을 저감할 수 있다.
박막 트랜지스터(303)의 소스 전극 또는 드레인 전극(307)과, 화소 전극층(309)은 절연층(308), 착색층(351), 및 보호층(353)에 형성되는 개구부에서 접속된다. 화소 전극층(309) 위에는 배향막(311)이 형성된다.
용량 소자(305)는 박막 트랜지스터(303)의 게이트 전극층(302)과 동시에 형성되는 용량 배선(304)과, 게이트 절연층(306)과, 화소 전극층(309)으로 구성된다.
기판(301)에서 배향막(311)까지의 적층체를 소자 기판(355)이라고 한다.
대향 기판(321)에는 박막 트랜지스터(303)에 광이 입사되는 것을 차단하는 차광층(323)과, 차광층(323) 및 대향 기판(321)을 덮는 평탄화층(327)이 형성된다. 평탄화층(327) 위에 대향 전극층(329)이 형성되고, 대향 전극층(329) 위에 배향막(331)이 형성된다.
화소 전극층(309), 액정층(343), 및 대향 전극층(329)이 중첩됨으로써 액정 소자가 형성된다.
또한, 여기서는, 액정 표시 장치로서, VA형 액정 표시 장치를 제시하지만, 본 실시형태는 이것에 한정되지 않는다. 즉, 실시형태 12에 제시하는 박막 트랜지스터를 사용하여 형성한 소자 기판을 FFS형 액정 표시 장치, IPS형 액정 표시 장치, TN형 액정 표시 장치 또는 그 외의 액정 표시 장치에 사용할 수 있다.
본 실시형태의 액정 표시 장치는 온 전류 및 전계 효과 이동도가 높고 오프 전류가 낮은 박막 트랜지스터를 화소 트랜지스터로서 사용하기 때문에, 액정 표시 장치의 표시 화질을 향상시킬 수 있다. 또한, 박막 트랜지스터의 크기를 작게 하여도 박막 트랜지스터의 전기 특성이 저감되지 않기 때문에, 박막 트랜지스터의 면적을 작게 함으로써 액정 표시 장치의 개구율을 향상시킬 수 있다. 또는, 화소의 면적을 작게 할 수 있고, 액정 표시 장치의 해상도를 높일 수 있다.
또한, 도 25에 도시하는 액정 표시 장치는 차광층(323)과, 착색층(351)을 동일 기판 위에 형성하지 않는다. 따라서, 착색층(351)을 형성할 때 마스크가 어긋나는 것을 회피하기 위하여 차광층(323)의 면적을 크게 할 필요가 없어지기 때문 에, 화소의 개구율을 향상시킬 수 있다.
(실시형태 14)
실시형태 13에 제시하는 소자 기판(313)에 있어서, 배향막(311)을 형성하지 않고, 발광 소자를 형성함으로써, 상기 소자 기판을 발광 표시 장치나 발광 장치에 사용할 수 있다. 발광 표시 장치나 발광 장치는 발광 소자로서 대표적으로는, 일렉트로루미네선스를 이용하는 발광 소자가 있다. 일렉트로루미네선스를 이용하는 발광 소자는 발광 재료가 유기 화합물인지 무기 화합물인지에 따라 크게 나누어지고, 일반적으로, 전자는 유기 EL 소자, 후자는 무기 EL 소자라고 불린다.
본 실시형태의 발광 표시 장치 및 발광 장치는 온 전류 및 전계 효과 이동도가 높고 오프 전류가 낮은 박막 트랜지스터를 화소 트랜지스터로서 사용하기 때문에, 화질이 양호하고(예를 들어, 고콘트라스트이고), 또 소비 전력이 낮은 발광 표시 장치 및 발광 장치를 제작할 수 있다.
(실시형태 15)
상기 실시형태에 따른 박막 트랜지스터를 갖는 반도체 장치는 각종 전자기기(유기기도 포함함)에 적용할 수 있다. 전자기기로서는, 예를 들어, 텔레비전 장치(텔레비, 또는 텔레비전 수신기라고도 함), 컴퓨터용 등의 모니터, 전자 페이퍼, 디지털 카메라, 디지털 비디오 카메라, 디지털 포토 프레임, 휴대 전화기(휴대 전화, 휴대 전화 장치라고도 함). 휴대형 게임기, 휴대 정보 단말, 음향 재생 장치, 파친코기 등의 대형 게임기 등을 들 수 있다. 특히, 실시형태 13 및 실시형태 14에서 제시하는 바와 같이, 상기 실시형태에 따른 박막 트랜지스터를 액정 표시 장 치, 발광 장치, 전기 영동 방식 표시 장치 등에 적용함으로써, 전자기기의 표시부에 사용할 수 있다. 이하에 구체적으로 예시한다.
상기 실시형태에 따른 박막 트랜지스터를 갖는 반도체 장치는 전자 페이퍼에 적용할 수 있다. 전자 페이퍼는 정보를 표시할 수 있는 것이면 모든 분야의 전자 기기에 사용할 수 있다. 예를 들어, 전자 페이퍼를 사용하여 전자 서적(전자 북), 포스터, 전차 등의 탈것류 등의 차내 광고, 신용 카드 등의 각종 카드의 표시 등에 적용할 수 있다. 전자기기의 일례를 도 26a에 도시한다.
도 26a는 전자 서적(2700)의 일례를 도시한 것이다. 예를 들어, 전자 서적(2700)은 케이스(2701) 및 케이스(2703)의 2개의 케이스로 구성된다. 케이스(2701) 및 케이스(2703)는 경첩(2711)으로 일체가 되고, 개폐 동작을 행할 수 있다. 이러한 구성에 의하여 종이로 이루어진 서적과 같은 동작을 행할 수 있게 된다.
케이스(2701)에는 표시부(2705)가 내장되고, 케이스(2703)에는 표시부(2707)가 내장된다. 표시부(2705) 및 표시부(2707)는 연속되는 화면을 표시하는 구성으로 하여도 좋고, 상이한 화면을 표시하는 구성으로 하여도 좋다. 상이한 화면을 표시하는 구성으로 함으로써, 예를 들어, 오른 쪽의 표시부(도 26a에서는 표시부(2705))에 글을 표시하고, 왼 쪽의 표시부(도 26a에서는 표시부(2707))에 화상을 표시할 수 있다.
또한, 도 26a에서는, 케이스(2701)에 조작부 등을 구비한 예를 제시한다. 예를 들어, 케이스(2701)에 있어서, 전원(2721), 조작 키(2723), 스피커(2725) 등 을 구비한다. 조작 키(2723)에 의하여 페이지를 넘길 수 있다. 또한, 케이스의 표시부와 동일 면에 키보드나 포인팅 디바이스 등을 구비하는 구성으로 하여도 좋다. 또한, 케이스의 이면이나 측면에 외부 접속용 단자(이어폰 단자, USB 단자, 또는 AC 어댑터 및 USB 케이블 등의 각종 케이블과 접속할 수 있는 단자 등), 기록 매체 삽입부 등을 구비하는 구성으로 하여도 좋다. 또한, 전자 서적(2700)은 전자 사전으로서의 기능을 갖게 한 구성으로 하여도 좋다.
또한, 전자 서적(2700)은 무선으로 정보를 송수신할 수 있는 구성으로 하여도 좋다. 무선으로 전자 서적 서버에서 원하는 서적 데이터 등을 구입하여 다운로드하는 구성으로 할 수도 있다.
도 26c는 텔레비전 장치(9600)의 일례를 도시한 것이다. 텔레비전 장치(9600)는 케이스(9601)에 표시부(9603)가 내장된다. 표시부(9603)에 의하여, 영상을 표시할 수 있다. 또한, 여기서는, 스탠드(9605)로 케이스(9601)를 지지한 구성을 제시한다. 표시부(9603)는 실시형태 13 및 실시형태 14에 제시한 표시 장치를 적용할 수 있다.
텔레비전 장치(9600)의 조작은 케이스(9601)가 구비하는 조작 스위치나, 별개의 리모트 컨트롤러에 의하여 행할 수 있다. 리모트 컨트롤러가 구비하는 조작 키에 의하여 채널이나 음량의 조작을 행할 수 있고, 표시부(9603)에 표시되는 영상을 조작할 수 있다. 또한, 리모트 컨트롤러에 상기 리모트 컨트롤러로부터 출력하는 정보를 표시하는 표시부를 형성하는 구성으로 하여도 좋다.
또한, 텔레비전 장치(9600)는 수신기나 모뎀 등을 구비한 구성으로 한다. 수신기에 의하여 일반 텔레비전 방송을 수신할 수 있고, 또 모뎀을 통하여 유선 또는 무선에 의한 통신 네트워크에 접속함으로써, 한 방향(송신자로부터 수신자) 또는 양방향(송신자와 수신자간, 또는 수신자간들 등)의 정보 통신을 행할 수도 있다.
도 26b는 디지털 포토 프레임(9700)의 일례를 도시한 것이다. 예를 들어, 디지털 포토 프레임(9700)은 케이스(9701)에 표시부(9703)가 내장된다. 표시부(9703)는 각종 화상을 표시할 수 있고, 예를 들어, 디지털 카메라 등으로 촬영한 화상 데이터를 표시시킴으로써 일반 사진 프레임과 같이 기능시킬 수 있다.
또한, 디지털 포토 프레임(9700)은 조작부, 외부 접속용 단자(USB 단자, USB 케이블 등의 각종 케이블과 접속할 수 있는 단자 등), 기록 매체 삽입부 등을 구비한 구성으로 한다. 이들 구성은 표시부와 동일 면에 내장되어도 좋지만, 측면이나 이면에 구비하면 디자인성이 향상되기 때문에 바람직하다. 예를 들어, 디지털 포토 프레임의 기록 매체 삽입부에 디지털 카메라로 촬영한 화상 데이터를 기억한 메모리를 삽입하여 화상 데이터를 취득하고, 취득한 화상 데이터를 표시부(9703)에 표시시킬 수 있다.
또한, 디지털 포토 프레임(9700)은 무선으로 정보를 송수신할 수 있는 구성으로 하여도 좋다. 무선에 의하여 원하는 화상 데이터를 취득하고, 표시시키는 구성으로 할 수도 있다.
도 26d는 휴대 전화기(1000)의 일례를 도시한 것이다. 휴대 전화기(1000)는 케이스(1001)에 내장된 표시부(1002) 외, 조작 버튼(1003, 1007), 외부 접속 포 트(1004), 스피커(1005), 마이크(1006) 등을 구비한다. 표시부(1002)에는, 실시형태 13 및 실시형태 14에 제시한 표시 장치를 적용할 수 있다.
도 26d에 도시하는 휴대 전화기(1000)는 표시부(1002)가 터치 패널이고, 손가락 등이 접촉됨으로써 표시부(1002)의 표시 내용을 조작할 수 있다. 또한, 전화의 발신, 또는 메일의 작성은 표시부(1002)를 손가락 등으로 접촉함으로써 행할 수 있다.
표시부(1002)의 화면은 주로 3가지 모드가 있다. 첫 번째는 화상의 표시가 주된 표시 모드이고, 두 번째는 문자 등의 정보의 입력이 주된 입력 모드이다. 세 번째는 표시 모드와 입력 모드의 2가지 모드가 혼합된 표시+입력 모드이다.
예를 들어, 전화의 발신, 또는 메일을 작성하는 경우는, 표시부(1002)를 문자 입력이 주된 문자 입력 모드로 하고, 화면에 표시시킨 문자의 입력 조작을 행하면 좋다. 이 경우, 표시부(1002)의 화면의 대부분의 영역에 키보드 또는 번호 버튼을 표시시키는 것이 바람직하다.
또한, 휴대 전화기(1000) 내부에 자이로스코프(gyroscope), 가속도 센서 등의 경사를 검출하는 센서를 갖는 검출 장치를 형성함으로써 휴대 전화기(1000)의 방향(세로 방향 또는 가로 방향)을 판단하여 표시부(1002)의 표시 정보를 자동적으로 전환할 수 있다.
또한, 화면 모드의 전환은 표시부(1002)의 접촉, 또는 케이스(1001)의 조작 버튼(1007)을 조작함으로써 행해진다. 또한, 표시부(1002)에 표시되는 화상의 종류에 의하여 전환할 수도 있다. 예를 들어, 표시부에 표시하는 화상 신호가 동영 상의 데이터라면 표시 모드, 텍스트 데이터라면 입력 모드로 전환할 수 있다.
또한, 입력 모드에 있어서, 표시부(1002)의 광 센서로 검출되는 신호를 검지하고, 표시부(1002)의 터치 조작에 의한 입력이 일정 기간 동안 없는 경우에는, 화면의 모드를 입력 모드로부터 표시 모드로 전환되도록 제어하여도 좋다.
표시부(1002)는 이미지 센서로서 기능시킬 수도 있다. 예를 들어, 표시부(1002)를 손바닥이나 손가락으로 접촉하여 장문(掌紋), 지문 등을 이미지 센서로 촬상함으로써 본인 인증을 행할 수 있다. 또한, 표시부에 근적외광을 발광하는 백 라이트 또는 근적외광을 발광하는 검출용 광원을 사용하면, 손가락 정맥, 손바닥 정맥 등을 촬상할 수도 있다.
본 실시형태는 다른 실시형태에 기재한 구성과 적절히 조합하여 실시할 수 있다.
(실시예 1)
본 실시예에 있어서는, 소스 영역 및 드레인 영역으로서 기능하는 인이 첨가된 미결정 실리콘층과 하지층의 계면에 있어서 저밀도층의 비율의 변화에 대하여 도 22a 및 도 22b에 도시한다.
도 22a에는 미결정 실리콘층 위에 인이 첨가된 미결정 실리콘층을 형성한 경우의 시료(시료 A)의 단면을 주사 투과형 전자 현미경(STEM(Scanning Transmission Electron Microscopy))으로 관찰한 상(image)이다. 또한, 도 22b는 비정질 실리콘층 위에 인이 첨가된 미결정 실리콘층을 형성한 경우의 시료(시료 B)의 단면을 STEM로 관찰한 상이다.
이하에 시료 A의 제작 방법을 제시한다.
유리 기판(Corning Incorporated제 EAGLE 2000) 위에 플라즈마 CVD법에 의하여 두께 100㎚의 질화실리콘층(SiN)을 형성하였다. 이 때의 퇴적 조건은 SiH4의 유량을 40sccm, H2의 유량을 500sccm, N2의 유량을 550sccm, NH3의 유량을 140sccm으로 하여 재료 가스를 도입하여 안정시키고, 처리실 내의 압력을 100Pa, 기판의 온도를 280℃로 하고, RF 전원 주파수를 13.56MHz, RF 전원의 전력을 370W로 하여 플라즈마 방전을 행하였다.
다음에, 질화실리콘층(SiN) 위에 두께 80㎚의 질소를 갖는 실리콘층(μc-Si)을 형성하였다. 이 때의 퇴적 조건은 SiH4의 유량을 10sccm, H2의 유량을 1500sccm으로 하여 재료 가스를 도입하여 안정시키고, 처리실 내의 압력을 280Pa, 기판의 온도를 280℃로 하고, RF 전원 주파수를 13.56MHz, RF 전원의 전력을 50W로 하여 플라즈마 방전을 행하였다.
여기서는, 질화실리콘층(SiN)의 질소를 함유하면서 실리콘층이 형성되었기 때문에, 질소를 갖는 실리콘층(μc-Si)에 있어서는, 0㎚ 내지 5㎚ 부근에서는 비정질 실리콘층이 형성되지만, 5㎚ 내지 15㎚의 두께 부근에서 결정 핵이 발생하고, 15㎚ 내지 80㎚의 두께에서는 역추형 결정립이 접하는 미결정 실리콘 영역이 형성되었다.
다음에, 질소를 갖는 실리콘층(μc-Si) 위에 인이 첨가된 미결정 실리콘 층(n+μc-Si)을 형성하였다. 이 때의 퇴적 조건은 SiH4의 유량을 10sccm, PH3를 H2로 0.5vol%까지 희석한 혼합 가스의 유량을 30sccm, 수소의 유량을 1500sccm로 하여 재료 가스를 도입하여 안정시킨다. 처리실 내의 압력을 280Pa, 기판의 온도를 280℃로 하고, RF 전원 주파수를 13.56MHz, RF 전원의 전력을 300W로 하여 플라즈마 방전을 행하였다.
다음에 시료 B의 제작 방법을 제시한다.
시료 A와 같은 조건으로 유리 기판 위에 플라즈마 CVD법에 의하여 두께 100㎚의 질화실리콘층(SiN)을 형성하였다.
다음에, 질화실리콘층(SiN) 위에 두께 150㎚의 비정질 실리콘층(a-Si)을 형성하였다. 이 때의 퇴적 조건은 SiH4의 유량을 280sccm, H2의 유량을 300sccm로 하여 재료 가스를 도입하여 안정시키고, 처리실 내의 압력을 170Pa, 기판의 온도를 280℃로 하고, RF 전원 주파수를 13.56MHz, RF 전원의 전력을 370W로 하여 플라즈마 방전을 행하였다.
다음에, 비정질 실리콘층(a-Si) 위에 시료 A와 같은 조건에 의하여 두께 50㎚의 인이 첨가된 미결정 실리콘층(n+μc-Si)을 형성하였다.
도 22a에 있어서, 파선으로 둘러싼 영역 A는 질소를 갖는 실리콘층(μc-Si)과, 인이 첨가된 미결정 실리콘층(n+μc-Si)의 계면에 있어서, 저밀도층이 형성되지 않은 영역이다. 파선으로 둘러싼 영역 B의 백색 영역은 질소를 갖는 실리콘층(μ c-Si)과, 인이 첨가된 미결정 실리콘층(n+μc-Si)의 계면에 있어서 저밀도층이 형성된 영역이다.
도 22b에 있어서, 파선으로 둘러싼 영역 C의 백색 영역은 비정질 실리콘층(s-Si)과, 인이 첨가된 미결정 실리콘층(n+μc-Si)의 계면에 있어서, 저밀도층이 형성된 영역이다.
도 22b와 비교하여 도 22a의 시료에서는 저밀도층이 첨가된 것을 알 수 있다. 이 결과로부터, 결정 영역, 여기서는 역추형의 결정립이 접하는 미결정 실리콘 영역 위에 일 도전형을 부여하는 불순물이 첨가된 미결정 반도체층, 여기서는, 인이 첨가된 미결정 실리콘층(n+μc-Si)을 형성함으로써 이들 계면에서의 저밀도층의 비율을 저감할 수 있는 것을 알 수 있다.
(실시예 2)
본 실시예에서는 상기 실시형태를 사용한 구조의 박막 트랜지스터에 있어서, 채널 길이를 변화시켰을 때의 전계 효과 이동도의 변화에 대하여 도 18a 내지 도 19b, 및 도 23을 사용하여 제시한다.
우선, 박막 트랜지스터의 제작 공정을 도 18a 내지 도 19b를 사용하여 제시한다.
기판(101) 위에 게이트 전극층(103)을 형성하였다.
여기서는, 기판(101)으로서, 두께 0.7㎜의 유리 기판(Corning Incorporated 제 EAGLE 2000)을 사용하였다.
기판 위에 몰리브덴 타깃을 유량 50sccm의 아르곤 이온으로 스퍼터링하여 두께 150㎚의 몰리브덴층을 형성하였다. 다음에, 몰리브덴층 위에 레지스트를 도포한 후, 제 1 포토 마스크를 사용하여 노광한 후, 현상하여 레지스트 마스크를 형성하였다.
다음에, 상기 레지스트 마스크를 사용하여 몰리브덴층을 에칭하여 게이트 전극층(103)을 형성하였다. 여기서는, ICP 에칭 장치를 사용하여 ICP 파워 800W, 바이어스 파워 100W, 압력 1.5Pa, 에칭 가스에 유량 25sccm의 불화 탄소, 유량 25sccm의 염소, 유량 10sccm의 산소를 사용한 에칭 조건을 사용하였다.
그 후, 레지스트 마스크를 제거하였다.
다음에, 시료 1 내지 시료 3에 있어서는, 게이트 전극층(103) 및 기판(101) 위에 게이트 절연층(105), 반도체층(107), 일 도전형을 부여하는 불순물이 첨가된 미결정 반도체층(109)을 연속적으로 형성하였다.
또한, 시료 4 내지 시료 6에 있어서는, 게이트 전극층(103) 및 기판(101) 위에 게이트 절연층(105), 반도체층(107), 일 도전형을 부여하는 불순물이 첨가된 비정질 반도체층(149)을 연속적으로 형성하였다.
여기서는, 실시예 1의 질화실리콘층과 같은 조건에 의하여 게이트 절연층(105)으로서 두께 300㎚의 질화실리콘층을 형성하였다. 또한, 실시예 1의 질소를 갖는 실리콘층(μc-Si)과 같은 조건에 의하여 반도체층(107)으로서 두께 80㎚의 질소를 포함하는 실리콘층을 형성하였다.
시료 1 내지 시료 3에 있어서는, 일 도전형을 부여하는 불순물이 첨가된 미 결정 반도체층(109)으로서, 실시예 1에 제시하는 인이 첨가된 미결정 실리콘층(n+μc-Si)과 같은 조건으로 두께 80㎚의 인이 첨가된 미결정 실리콘층을 형성하였다.
시료 4 내지 시료 6에 있어서는, 일 도전형을 부여하는 불순물이 첨가된 비정질 반도체층(149)으로서, RF 전원 주파수를 13.56MHz, RF 전원의 전력을 60W, 퇴적 온도를 280℃, 실란 유량 100sccm, 0.5% 포스핀(수소 희석) 유량을 170sccm, 압력 170Pa로 하여 인이 첨가된 비정질 실리콘층을 형성하였다.
다음에, 일 도전형을 부여하는 불순물이 첨가된 미결정 반도체층(109) 또는 일 도전형을 부여하는 불순물이 첨가된 비정질 반도체층(149) 위에 레지스트를 도포한 후, 제 2 포토 마스크를 사용하여 노광한 후, 현상하여 레지스트 마스크를 형성하였다. 다음에, 상기 레지스트 마스크를 사용하여 반도체층(107), 일 도전형을 부여하는 불순물이 첨가된 미결정 반도체층(109) 또는 일 도전형을 부여하는 불순물이 첨가된 비정질 반도체층(149)을 에칭하여, 반도체층(115), 일 도전형을 부여하는 불순물이 첨가된 미결정 반도체층(117) 또는 일 도전형을 부여하는 불순물이 첨가된 비정질 반도체층(157)을 형성하였다(도 18b 참조). 여기서는, ICP 에칭 장치를 사용하여, ICP 파워 150W, 바이어스 파워 40W, 압력 1.0Pa, 에칭 가스에 유량 100sccm의 염소를 사용하여 에칭 시간을 82초로 한 에칭 조건을 사용하였다.
다음에, 도 18c에 도시하는 바와 같이, 게이트 절연층(105), 반도체층(115), 일 도전형을 부여하는 불순물이 첨가된 미결정 반도체층(117) 또는 일 도전형을 부여하는 불순물이 첨가된 비정질 반도체층(157)을 덮는 도전층(111)을 형성하였다. 여기서는, 몰리브덴 타깃을 유량 50sccm의 아르곤 이온으로 스퍼터링하여 두께 300㎚의 몰리브덴층을 형성하였다.
다음에, 도전층(111) 위에 레지스트를 도포한 후, 제 3 포토 마스크를 사용하여 노광한 후, 현상하여 레지스트 마스크를 형성하였다. 상기 레지스트 마스크를 사용하여 도전층(111)을 웨트 에칭하여 도 19a에 도시하는 바와 같이, 소스 전극층(133s) 및 드레인 전극층(133d)을 형성하였다. 또한, 본 실시예에서는, 소스 전극층(133s) 및 드레인 전극층(133d)의 평면 형상은 병행(?行)형이다.
다음에, 레지스트 마스크를 사용하여 일 도전형을 부여하는 불순물이 첨가된 미결정 반도체층(117) 또는 일 도전형을 부여하는 불순물이 첨가된 비정질 반도체층(157)을 에칭하여 소스 영역(127s) 및 드레인 영역(127d)을 형성하였다. 또한, 상기 공정에 있어서, 반도체층(115)의 결정 영역(115b) 및 비정질 반도체를 포함하는 반도체층(115a)의 표면도 일부분 에칭되고, 결정 영역(129b, 129c) 및 비정질 반도체를 포함하는 반도체층(129a)이 되었다(도 19b 참조). 여기서는, ICP 에칭 장치를 사용하여, ICP 파워 150W, 바이어스 파워 40W, 압력 1.0Pa, 에칭 가스에 유량 100sccm의 염소를 사용하여 에칭 시간을 36초로 한 에칭 조건을 사용하였다. 이 때의 비정질 반도체를 포함하는 반도체층(129a)의 두께를 40㎚로 하였다.
다음에, 결정 영역(129b, 129c), 비정질 반도체를 포함하는 반도체층(129a), 소스 영역(127s) 및 드레인 영역(127d) 표면에 불화 탄소 플라즈마를 조사하여 비정질 반도체를 포함하는 반도체층(129a)에 잔류된 불순물을 제거하였다. 여기서는, 소스 파워 1000W, 압력 0.67Pa, 에칭 가스에 유량 100sccm의 불화탄소를 사용 하여 에칭 시간을 30초로 한 에칭 조건을 사용하였다.
다음에, 결정 영역(129b, 129c), 비정질 반도체를 포함하는 반도체층(129a), 소스 영역(127s) 및 드레인 영역(127d) 표면에 물 플라즈마를 조사하였다. 전원 전력 1800W, 압력 66.5Pa, 유량 300sccm의 수증기 분위기에 있어서, 플라즈마를 발생시키고, 상기 플라즈마를 180초 조사하는 조건을 사용하였다. 그 후, 레지스트를 박리하였다.
다음에, 보호 절연층으로서, 질화실리콘층을 형성하였다. 이 때의 퇴적 조건은 SiH4의 유량을 20sccm, NH3의 유량을 220sccm, 질소의 유량을 450sccm, 수소의 유량을 450sccm로 하여 재료 가스를 도입하고, 처리실 내의 압력을 200Pa, 기판의 온도를 250℃로 하고, 300W의 출력에 의하여 플라즈마 방전을 행하여 두께 300㎚의 질화실리콘층을 형성하였다.
다음에, 보호 절연층 위에 레지스트를 도포한 후, 제 4 포토 마스크를 사용하여 노광한 후, 현상하여 레지스트 마스크를 형성하였다. 상기 레지스트 마스크를 사용하여 보호 절연층의 일부분을 드라이 에칭하여 드레인 전극층(133d)을 노출시켰다. 또한, 보호 절연층 및 게이트 절연층(105)의 일부분을 드라이 에칭하여 게이트 전극층(103)을 노출시켰다. 여기서는, ICP 에칭 장치를 사용하여, ICP 파워 475W, 바이어스 파워 300W, 압력 5.5Pa, 유량 50sccm의 CHF3, 및 유량 100sccm의 헬륨을 사용하여 플라즈마를 발생시킨 후, 에칭 가스로서 유량 7.5sccm의 CHF3, 및 유량 142.5sccm의 헬륨을 사용하여 에칭 시간을 244초로 한 에칭 조건을 사용하였 다. 그 후, 레지스트 마스크를 제거하였다.
다음에, 보호 절연층 위에 도전층을 형성하였다. 여기서는, 스퍼터링법에 의하여 도전층으로서 두께 50㎚의 ITO를 형성하였다.
다음에, 도전층 위에 레지스트를 도포한 후, 제 5 포토 마스크를 사용하여 노광한 후, 현상하여 레지스트 마스크를 형성하였다. 상기 레지스트 마스크를 사용하여 도전층의 일부분을 드라이 에칭하여 화소 전극을 형성하였다.
상술한 공정에 의하여 박막 트랜지스터 및 박막 트랜지스터에 접속되는 화소전극을 형성하였다.
시료 1 및 시료 4는 L/W가 3.4㎛/20㎛, 시료 2 및 시료 5는 L/W가 9.4㎛/20.9㎛, 시료 3 및 시료 6은 L/W가 99.4㎛/100.9㎛이었다.
또한, 시료 1 내지 시료 3(도 23의 삼각표)은 소스 영역 및 드레인 영역을 인을 참가한 미결정 실리콘층으로 형성한 박막 트랜지스터이고, 시료 4 내지 시료 6(도 23의 동그라미표)은 소스 영역 및 드레인 영역을 인을 참가한 비정질 실리콘층으로 형성한 박막 트랜지스터이다.
도 23에 도시하는 바와 같이, 소스 영역 및 드레인 영역을, 인을 첨가한 미결정 실리콘층으로 형성한 박막 트랜지스터인 시료 1 내지 시료 3은 채널 길이 및 채널 폭이 작아도 이동도가 그다지 변화하지 않는다.
한편, 소스 영역 및 드레인 영역을, 인을 첨가한 비정질 실리콘층으로 형성한 박막 트랜지스터인 시료 4 내지 시료 6은 채널 길이 및 채널 폭이 작을수록 전계 효과 이동도가 저하된다.
즉, 소스 영역 및 드레인 영역이 저항률이 높은 인이 첨가된 비정질 실리콘층으로 형성되기 때문에, 소스 영역과 반도체층의 저항, 및 드레인 영역과 반도체층의 저항이 높은 것을 알 수 있다. 따라서, 채널 길이 L이 짧으면 상기 영역의 저항의 영향이 커지고 전계 효과 이동도가 감소된다.
한편, 반도체층의 상방(즉, 소스 영역 및 드레인 영역의 하지층)을 결정 영역으로 하고, 상기 결정 영역 위에 인이 첨가된 미결정 실리콘층을 형성하면, 반도체층과, 소스 영역 및 드레인 영역의 계면에 저밀도층이 형성되지 않고, 또 소스 영역 및 드레인 영역이 저항률이 낮은 인이 첨가된 미결정 실리콘층으로 형성되기 때문에, 소스 영역과 반도체층의 저항, 및 드레인 영역과 반도체층의 저항이 낮은 것을 알 수 있다. 따라서, 채널 길이가 짧아져도 전계 효과 이동도가 변화하지 않는다.
도 1a 및 도 1b는 본 발명의 일 형태에 따른 박막 트랜지스터의 구조를 설명하는 도면.
도 2a 내지 도 2d는 본 발명의 일 형태에 따른 박막 트랜지스터의 구조를 설명하는 도면.
도 3a 및 도 3b는 본 발명의 일 형태에 따른 박막 트랜지스터의 구조를 설명하는 도면.
도 4a 및 도 4b는 본 발명의 일 형태에 따른 박막 트랜지스터의 구조를 설명하는 도면.
도 5는 본 발명의 일 형태에 따른 박막 트랜지스터의 구조를 설명하는 도면.
도 6a 내지 도 6c는 본 발명의 일 형태에 따른 박막 트랜지스터의 제작 방법의 일례를 설명하는 도면.
도 7a 및 도 7b는 본 발명의 일 형태에 따른 박막 트랜지스터의 제작 방법의 일례를 설명하는 도면.
도 8 a 및 도 8b는 본 발명의 일 형태에 따른 박막 트랜지스터의 제작 방법의 일례를 설명하는 도면.
도 9는 본 발명의 일 형태에 따른 박막 트랜지스터의 제작 방법의 타임 차트의 일례를 설명하는 도면.
도 10은 본 발명의 일 형태에 따른 박막 트랜지스터의 제작 방법의 타임 차트의 일례를 설명하는 도면.
도 11은 본 발명의 일 형태에 따른 박막 트랜지스터의 제작 방법의 타임 차트의 일례를 설명하는 도면.
도 12는 본 발명의 일 형태에 따른 박막 트랜지스터의 제작 방법의 타임 차트의 일례를 설명하는 도면.
도 13a 및 도 13b는 본 발명의 일 형태에 따른 박막 트랜지스터의 제작 방법을 설명하는 도면.
도 14는 본 발명의 일 형태에 따른 박막 트랜지스터의 제작 방법의 타임 차트의 일례를 설명하는 도면.
도 15a 내지 도 15c는 본 발명의 일 형태에 따른 박막 트랜지스터의 제작 방법의 일례를 설명하는 도면.
도 16은 본 발명의 일 형태에 따른 박막 트랜지스터의 제작 방법의 타임 차트의 일례를 설명하는 도면.
도 17은 본 발명의 일 형태에 따른 박막 트랜지스터의 제작 방법의 타임 차트의 일례를 설명하는 도면.
도 18a 내지 도 18c는 본 발명의 일 형태에 따른 박막 트랜지스터의 제작 방법의 일례를 설명하는 도면.
도 19a 및 도 19b는 본 발명의 일 형태에 따른 박막 트랜지스터의 제작 방법의 일례를 설명하는 도면.
도 20은 본 발명의 일 형태에 따른 박막 트랜지스터의 제작 방법의 일례를 설명하는 도면.
도 21a 내지 도 21d는 종래의 박막 트랜지스터의 구조 및 등가 회로를 설명하는 도면.
도 22a 및 도 22b는 실시예 1에서 제작한 박막 트랜지스터의 구조를 도시하는 도면.
도 23은 실시예 2에서 제작한 박막 트랜지스터의 전계 효과 이동도를 설명하는 도면.
도 24는 본 발명의 일 형태에 따른 박막 트랜지스터를 갖는 표시 장치의 일례를 설명하는 도면.
도 25는 본 발명의 일 형태에 따른 박막 트랜지스터를 갖는 표시 장치의 일례를 설명하는 도면.
도 26a 내지 도 26d는 전자기기를 설명하는 도면.
<도면의 주요 부분에 대한 부호의 설명>
101: 기판 103: 게이트 전극층
105: 게이트 절연층 125d: 드레인 전극층
125s: 소스 전극층 127d: 드레인 영역
127s: 소스 영역 129: 반도체층
129a: 반도체층 129b: 결정 영역
129c: 결정 영역 131: 미결정 반도체층
Claims (21)
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- 기판 위의 게이트 전극층과;상기 게이트 전극층 위의 게이트 절연층과;상기 게이트 절연층 위의 비정질 반도체를 포함하는 층과;상기 비정질 반도체를 포함하는 층 위의 한 쌍의 결정 영역으로서, 상기 한 쌍의 결정 영역은 결정질 구조로 형성되는, 상기 한 쌍의 결정 영역과;상기 한 쌍의 결정 영역 위에서 상기 한 쌍의 결정 영역과 접하고, 하나의 도전형을 부여하는 불순물이 첨가된 제 1 미결정 반도체층을 포함하는 소스 영역 및 드레인 영역과;상기 비정질 반도체를 포함하는 층과 상기 한 쌍의 결정 영역 사이에 할로겐 원소를 함유하는 제 2 미결정 반도체층을 포함하고,상기 한 쌍의 결정 영역의 결정 구조는 상기 제 1 미결정 반도체층 및 상기 제 2 미결정 반도체층 각각의 결정 구조와 다른, 박막 트랜지스터.
- 제 3 항에 있어서,상기 소스 영역 위의 소스 전극층과, 상기 드레인 영역 위의 드레인 전극층을 더 포함하는, 박막 트랜지스터.
- 제 3 항에 있어서,상기 한 쌍의 결정 영역의 각각은 기둥 형상 결정립들 또는 역추형 결정립들을 포함하는, 박막 트랜지스터.
- 제 3 항에 있어서,상기 비정질 반도체를 포함하는 층은 비정질 실리콘층, 비정질 실리콘 게르마늄층, 질소를 함유하는 비정질 실리콘층, 또는 질소를 함유하는 비정질 실리콘 게르마늄층인, 박막 트랜지스터.
- 제 3 항에 있어서,상기 비정질 반도체를 포함하는 층은 결정 입경이 각각 1㎚ 내지 10㎚인 결정립들을 갖는, 박막 트랜지스터.
- 제 3 항에 있어서,상기 비정질 반도체를 포함하는 층의 질소 농도는 1×1020㎝-3 내지 1×1021㎝-3인, 박막 트랜지스터.
- 제 3 항에 있어서,2차 이온 질량 분석법으로 측정되는 상기 비정질 반도체를 포함하는 층의 산소 농도는 5×1018㎝-3 이하인, 박막 트랜지스터.
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