TWI460863B - 薄膜電晶體 - Google Patents

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Koji Dairiki
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Shunpei Yamazaki
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Description

薄膜電晶體
本發明係關於一種薄膜電晶體及其製造方法以及使用該薄膜電晶體的半導體裝置及顯示裝置。
作為場效應電晶體的一種，已知將通道形成區形成於形成在具有絕緣表面的基板上的半導體層中的薄膜電晶體。已公開有使用非晶矽、微晶矽及多晶矽作為用於薄膜電晶體的半導體層的技術(參照專利文獻1至5)。薄膜電晶體的典型的應用例為液晶電視裝置，並且作為構成顯示幕的各像素的開關電晶體而實現實用化。
[專利文獻1]日本專利特開第2001-053283號公報
[專利文獻2]日本專利特開平第5-129608號公報
[專利文獻3]日本專利特開第2005-049832號公報
[專利文獻4]日本專利特開平第7-131030號公報
[專利文獻5]日本專利特開第2005-191546號公報
使用非晶矽層形成通道形成區的薄膜電晶體具有場效應遷移率低及導通電流低的問題。另一方面，使用微晶矽層形成通道形成區的薄膜電晶體與使用非晶矽層形成通道形成區的薄膜電晶體相比，其問題在於，雖然場效應遷移率提高了，但是截止電流也變高，從而不能得到充分的開關特性。
將多晶矽層用於通道形成區的薄膜電晶體具有如下特性：與上述兩種薄膜電晶體相比，其場效應遷移率格外高，能夠得到高導通電流。由於所述特性，這種薄膜電晶體不僅可構成設置在像素中的開關用薄膜電晶體，而且還可構成要求高速工作的驅動電路。
但是，與使用非晶矽層形成通道形成區的薄膜電晶體的情況相比，多晶矽層成為通道形成區的薄膜電晶體需要半導體層的晶化製程，從而帶來製造成本增大的問題。例如，形成多晶矽層所需的雷射退火技術有以下問題，即因雷射光束的照射面積小，而不能高效地生產大螢幕液晶面板。
另外，用來製造顯示面板的玻璃基板正逐年大型化，如第3代(如550mm×650mm)、第3.5代(如600mm×720mm或620mm×750mm)、第4代(如680mm×880mm或730mm×920mm)、第5代(如1100mm×1300mm)、第6代(如1500mm×1850mm)、第7代(如1870mm×2200mm)、第8代(如2200mm×2400mm)，預計今後將向第9代(如2400mm×2800mm或2450mm×3050mm)、第10代(如2950mm×3400mm)的大面積化發展。玻璃基板的大型化是基於成本最低設計的思想。
與此相反，能夠在大面積母玻璃基板如第10代(2950mm×3400mm)上高生產率地製造能高速工作的薄膜電晶體的技術尚未確立，這成為產業界的問題。
因此，本發明的一個實施例的目的在於解決根據薄膜電晶體的導通電流及截止電流的上述問題。
另外，本發明的一個實施例的要旨在於：在薄膜電晶體中，在閘極絕緣層和源區及汲區之間的至少源區及汲區一側包括在非晶結構中具有晶體結構的半導體層作為緩衝層。
另外，本發明的一個實施例的要旨在於：在薄膜電晶體中包括閘極絕緣層、接觸於閘極絕緣層的半導體層、存在於半導體層和源區及汲區之間的緩衝層，其中緩衝層的非晶結構中具有晶體區域。
另外，本發明的一個實施例的要旨在於：在薄膜電晶體中包括閘極絕緣層、接觸於閘極絕緣層的緩衝層、其一部分接觸於緩衝層的源區及汲區，其中緩衝層的非晶結構中至少具有粒徑是1nm以上且10nm以下的晶粒(也稱為微小晶粒)。
本發明的一個實施例的要旨在於：在薄膜電晶體中包括覆蓋閘極電極的閘極絕緣層、接觸於閘極絕緣層的半導體層、接觸於半導體層的一部分並形成源區及汲區的雜質半導體層，其中在半導體層中，在閘極絕緣層一側形成有微晶半導體，並且在半導體層中，在雜質半導體層一側的非晶結構中分散有晶體區域。
該緩衝層設置在與接觸於閘極絕緣層的面相反一側，所謂背通道一側。
在非晶結構中具有晶體區域的半導體層具有氮。此時的藉由二次離子質量分析法(SIMS；Secondary Ion Mass Spectrometry)測定的氮濃度是1×1020 cm-3 至1×1021 cm-3 ，較佳的是2×1020 cm-3 至1×1021 cm-3 ，更佳的是3×1020 cm-3 至1×1021 cm-3 。
另外，在非晶結構中具有晶體區域的半導體層中，使用低溫光致發光譜的光譜的峰值區域是1.31eV以上且1.39eV以下。
另外，在非晶結構中具有晶體區域的半導體層與非晶半導體，典型的是非晶矽的帶隙的帶尾相比，其傾斜更陡峭。因此，帶隙變寬，與現有的非晶半導體層相比隧道電流不易流過。
以可以生成微晶半導體的混合比使用半導體材料氣體(例如，氫化矽氣體、氟化矽氣體、氯化矽氣體、氫化鍺氣體、氟化鍺氣體、氯化鍺氣體等)和稀釋氣體作為反應氣體，來形成在非晶結構中具有晶體區域的半導體層。在引入有該反應氣體並降低了氧濃度的超高真空反應室內，維持預定壓力而生成輝光放電電漿。由此，在安裝於反應室內的基板上沉積膜。但是藉由將阻礙晶核生成或成長的雜質元素包含在反應室中並控制雜質元素的濃度，在非晶結構中形成錐形或金字塔形晶體區域及/或微小晶粒作為晶體區域。
當在基板上沉積膜時，降低晶核的生成地控制雜質元素的濃度，生成晶核，並且基於該晶核形成倒錐形或倒金字塔形晶體區域。另外，當在基板上沉積膜時，抑制晶核的生成地控制雜質元素的濃度，並且抑制晶核的生成，而形成微小晶粒。另外，在膜的基底層是具有結晶性的半導體層的情況下，藉由降低結晶成長地控制雜質元素的濃度，降低結晶成長並沉積非晶結構，而形成正錐形晶體區域。
較佳的使用氮或氮化物作為降低或抑制晶核的生成及結晶成長的雜質元素。
在其非晶結構中具有晶體區域的半導體層中，藉由將以二次離子質量分析法測定的氮濃度設定為3×1020 cm-3 至1×1021 cm-3 ，抑制晶核的生成，並且不生成晶核地形成微小晶粒。
另外，在其非晶結構中具有晶體區域的半導體層中，藉由將以二次離子質量分析法測定的氮濃度設定為1×1020 cm-3 以上且1×1021 cm-3 以下，較佳的設定為2×1020 cm-3 以上且1×1021 cm-3 以下，來抑制成為錐形晶體區域的成長端的晶核的生成位置和生成密度。或者，控制錐形晶體區域的結晶成長。
在晶體區域的一個方式的錐形晶體區域中，在底閘型薄膜電晶體的情況下，存在從閘極絕緣層向源區及汲區寬度逐漸變窄的錐形的晶體區域(以下，也稱為正錐形)。另外，存在從閘極絕緣層或接觸於閘極絕緣層的半導體層和具有晶體區域的半導體層的介面向源區及汲區大致反射狀地成長的倒錐形。
在此，正錐形是指由(i)由多個平面構成的面(ii)連接上述面的外周和存在於上述面的外部的頂點的線的集合構成的立體形狀，其中該頂點存在於上述由多個平面構成的面和源區及汲區之間。換言之，正錐形是指向沉積在非晶結構中具有晶體區域的半導體層的方向寬度逐漸變窄的形狀。這是因為如下緣故：當成為在非晶結構中具有晶體區域的半導體層的基底的半導體層是微晶半導體層或晶體半導體層的情況下，藉由以半導體層為晶種並以部分地進行結晶成長的條件沉積在非晶結構中具有晶體區域的半導體層，以使晶體區域的寬度變窄的方式進行結晶成長。
在此，倒錐形是指由(i)由多個平面構成的面(ii)連接上述面的外周和存在於上述面的外部的頂點的線的集合構成的立體形狀，其中該頂點存在於上述由多個平面構成的面和基板之間。換言之，倒錐形是指向沉積在非晶結構中具有晶體區域的半導體層的方向大致反射狀地成長的形狀。藉由與膜的沉積的同時分散地形成的各晶核分別沿晶體方位成長，晶體區域以晶核為起點並與在非晶結構中具有晶體區域的半導體層的沉積方向垂直的面的內部方向上擴展的方式成長。
另外，錐形晶體區域內包括單晶或雙晶。另外，因為在非晶結構中錐形晶體區域分散，所以晶粒介面少。注意，雙晶是在晶粒介面中兩個不同的晶粒以極其良好的一致性結合在一起的狀態。換言之，雙晶具有在晶粒介面中連續地連接晶格，而不容易形成起因於結晶缺陷等的陷阱能級的結構。因此，可以認為在具有這種晶體結構的區域中實際上不存在晶粒介面。
晶體區域的一個方式的微小晶粒的粒徑為1nm以上且10nm以下，較佳的為1nm以上且5nm以下。因為藉由使沉積原料氣體包含氮，阻礙晶核的生成，所以可以形成不會成為晶核的微小晶粒。另外，藉由提高半導體層中的微小晶粒的密度，結晶成分比得到提高。
由此，在薄膜電晶體中，藉由在通道形成區與源區及汲區之間設置在非晶結構中具有晶體區域的半導體層作為緩衝層，可以降低對源區或汲區施加電壓時的在緩衝層厚度方向上的電阻。特別地，藉由在緩衝層中在源區及汲區的正下面設置在非晶結構中具有晶體區域的半導體層，與在閘極絕緣層和源區及汲區之間設置非晶半導體層的薄膜電晶體相比，可以提高薄膜電晶體的導通電流。
另外，在非晶結構中具有晶體區域的半導體層與非晶半導體，典型的是非晶矽的帶隙的帶尾相比，其傾斜更陡峭，帶隙變寬，並且隧道電流更難流過。由此，藉由在截止電流流過的區域中設置在非晶結構中具有晶體區域的半導體層，與在閘極絕緣層和源區及汲區之間設置微晶半導體的薄膜電晶體相比，可以降低截止電流。
另外，降低矽中的減少矽的配位數並產生懸空鍵的雜質元素，例如氧那樣的雜質元素的濃度。就是說，較佳的將藉由二次離子質量分析法測定的氧濃度設定為5×1018 cm-3 以下。
另外，在此，不表示其他測定法時的濃度都是藉由二次離子質量分析法測定的濃度。
另外，導通電流是指當電晶體處於導通狀態時流過源極電極和汲極電極之間的電流。例如，在採用n型電晶體的情況下，導通電流是當閘極電壓高於電晶體的臨界值電壓時，流過源極電極和汲極電極之間的電流。
另外，截止電流是指當電晶體處於截止狀態時流過源極電極和汲極電極之間的電流。例如，在採用n型電晶體的情況下，截止電流是當閘極電壓低於電晶體的臨界值電壓時流過源極電極和汲極電極之間的電流。
如上所述，與在通道形成區中具有非晶半導體的薄膜電晶體相比，更可以提高薄膜電晶體的導通電流，並且與在通道形成區中具有微晶半導體的薄膜電晶體相比，可以降低薄膜電晶體的截止電流。
以下，參照附圖對實施例模式進行說明。但是，本發明不局限於以下的說明，並且所屬本技術領域的普通技術人員很容易理解：本發明的方式和細節可以在不脫離本發明的宗旨及其範圍的條件下作各種各樣的變換。因此，本發明不應該被解釋為僅限於以下所示的實施例模式的記載內容。注意，當使用附圖說明本發明的結構時，在不同附圖之間共同使用相同的附圖標記來表示相同的部分。另外，也有如下情況：當表示相同的部分時使用相同的陰影線，而不特別附加附圖標記。
實施例模式1
在本實施例模式中，參照附圖說明薄膜電晶體的方式的一例。
圖1A及1B表示根據本實施例模式的薄膜電晶體的截面圖。圖1A所示的薄膜電晶體具有基板101上的閘極電極層103、覆蓋閘極電極層103的閘極絕緣層107、接觸於閘極絕緣層107上並用作通道形成區的半導體層115、半導體層115上的緩衝層131、以及接觸於緩衝層131上的一部分的源區及汲區129。另外，薄膜電晶體還具有接觸於源區及汲區129上的佈線層123、125。佈線層123、125構成源極電極及汲極電極。另外，各層被構圖形成為所希望的形狀。在此，緩衝層131由在非晶結構中具有晶體區域的半導體層形成。
如圖1B所示，在半導體層115中，重疊於閘極電極層103的區域並在閘極絕緣層107一側的區域171用作通道。另外，在緩衝層131中，與閘極絕緣層107相反一側的不接觸於源區及汲區129的區域172用作背通道。另外，在緩衝層131中，接觸於汲區的一側的區域173成為耗盡層。另外，緩衝層131和源區或汲區接觸的區域174是鍵合區域。
作為基板101，除了玻璃基板、陶瓷基板以外，還可以使用具有可承受本製程中的處理溫度的耐熱性的塑膠基板等。另外，當基板不需要透光性時，也可以使用在不銹鋼合金等的金屬基板表面上設置絕緣層的基板。作為玻璃基板，例如較佳的使用如鋇硼矽酸鹽玻璃、鋁硼矽酸鹽玻璃或鋁矽酸鹽玻璃等的無鹼玻璃基板。
藉由使用鉬、鈦、鉻、鉭、鎢、鋁、銅、釹或鈧等的金屬材料或以這些金屬材料為主要成分的合金材料並以單層或疊層，可以形成閘極電極層103。此外，也可以使用以摻雜有磷等雜質元素的多晶矽為代表的半導體層或AgPdCu合金。
例如，較佳的採用在鋁層上層疊鉬層的雙層結構、在銅層上層疊鉬層的雙層結構、在銅層上層疊氮化鈦層或氮化鉭層的雙層結構或者層疊氮化鈦層和鉬層的雙層結構作為閘極電極層103的雙層的疊層結構。作為三層的疊層結構，較佳的採用層疊鎢層或氮化鎢層、鋁和矽的合金或鋁和鈦的合金的層以及氮化鈦層或鈦層的疊層。藉由在電阻低的層上層疊起到阻擋層的作用的金屬層，可以防止金屬元素從電阻低的層擴散到半導體層中。
藉由利用CVD法或濺射法等並使用氧化矽層、氮化矽層、氧氮化矽層或氮氧化矽層的單層或疊層，可以形成閘極絕緣層107。另外，藉由使用氧氮化矽層形成閘極絕緣層107，當在半導體層115中形成微晶半導體層時可以降低薄膜電晶體的臨界值電壓的變動。
注意，在本說明書中，氧氮化矽是指其組成中的氧含量大於氮含量的物質，較佳的的是在使用盧瑟福背散射法(RBS：Rutherford Backscattering Spectrometry)及氫前散射法(HFS：Hydrogen Forward Scattering)進行測定時，作為組成範圍包含50原子%至70原子%的氧、0.5原子%至15原子%的氮、25原子%至35原子%的矽、以及0.1原子%至10原子%的氫的物質。另外，氮氧化矽是指其組成中的氮含量大於氧含量的物質，較佳的是在使用RBS及HFS進行測量時，作為組成範圍包含5原子%至30原子%的氧、20原子%至55原子%的氮、25原子%至35原子%的矽、10原子%至30原子%的氫的物質。注意，在將構成氧氮化矽或氮氧化矽的原子的總計設定為100原子%時，氮、氧、矽及氫的含量比率包括在上述範圍內。
半導體層115使用微晶半導體層、非晶半導體層、或在非晶結構中具有晶體區域的半導體層而形成。作為微晶半導體層、非晶半導體層、或在非晶結構中具有晶體區域的半導體層，可以使用矽、鍺、或矽鍺。注意，半導體層115也可以添加有賦予n型的導電性的磷或賦予p型的導電性的硼。另外，半導體層115也可以添加有與矽起反應而形成矽化物的金屬元素，如鈦、鋯、鉿、釩、鈮、鉭、鉻、鉬、鎢、鈷、鎳、鉑等。因為藉由對半導體層115添加賦予n型的導電性的磷、賦予p型的導電性的硼、或與矽起反應而形成矽化物的金屬元素等，可以提高半導體層的載流子遷移率，所以可以提高以該半導體層為通道形成區的薄膜電晶體的場效應遷移率。較佳的將半導體層115的厚度設定為3nm至100nm，或者5nm至50nm。
微晶半導體層是包括具有非晶體和晶體結構(包括單晶、多晶)的中間結構的半導體的層。微晶半導體是具有自由能穩定的第三狀態的半導體，並且是具有短程有序和晶格畸變的結晶性的半導體，其中晶粒徑是2nm以上且200nm以下，較佳的的是10nm以上且80nm以下，更佳的是20nm以上且50nm以下的柱狀結晶或針狀結晶115a在相對於基板表面法線方向上成長。因此，在柱狀結晶或針狀結晶115a的介面中形成晶體介面115b。另外，在柱狀結晶或針狀結晶115a之間存在有非晶結構115c(參照圖2A)。
另外，較佳的將藉由二次離子質量分析法測定的包含在微晶半導體層中的氧及氮濃度設定為低於1×1018 atoms/cm3 。
另外，也可以在微晶半導體層中，在與閘極絕緣層107的介面中形成有非晶層115d，並且在其上形成有柱狀結晶或針狀結晶115a(參照圖2B)。
另外，如圖2C所示，也可以在閘極絕緣層107和半導體層115之間的介面中沒有非晶結構，而在閘極絕緣層107的表面形成柱狀結晶或針狀結晶115a。如此，因為在閘極絕緣層107和半導體層115之間的介面中沒有非晶結構，而在具有高結晶性的柱狀結晶或針狀結晶115a中載流子遷移，所以可以提高薄膜電晶體的導通電流及場效應遷移率。
微晶半導體的典型例子的微晶矽的拉曼光譜向表示單晶矽的520cm-1 的低波數一側移動。即，微晶矽的拉曼光譜的峰值位於表示單晶矽的520cm-1 和表示非晶矽的480cm-1 之間。另外，也可以使其包含至少1原子%或1原子%以上的氫或鹵素，以飽和懸空鍵(dangling bond)。再者，也可以使其包含如氦、氬、氪、氖等的稀有氣體元素，藉由由此進一步促進晶格畸變，可以獲得微晶結構的穩定性得到提高的優良的微晶半導體。例如，在美國專利4,409,134號中公開了關於這種微晶半導體的記載。
在此，圖3A、3B-1至3B-4、3C及3D表示本實施例模式的主要特徵之一的緩衝層131的結構。緩衝層131在非晶結構中具有晶體區域。晶體區域是錐形的晶體區域及/或微小晶粒。另外，晶體區域分散地存在。較佳的將緩衝層131的厚度設定為50nm至350nm，或者120nm至250nm。
另外，緩衝層131的藉由二次離子質量分析法測定的氮濃度是1×1020 cm-3 至1×1021 cm-3 、2×1020 cm-3 至1×1021 cm-3 、3×1020 cm-3 至1×1021 cm-3 。
另外，緩衝層131的使用低溫光致發光譜的光譜的峰值區域是1.31eV以上且1.39eV以下。另外，微晶半導體層，典型的是微晶矽層的使用低溫光致發光譜測定的光譜的峰值區域是0.98eV以上且1.02eV以下，而在非晶結構中具有晶體區域的半導體層與微晶半導體層不同。
錐形的晶體區域具有從半導體層115及緩衝層131的介面向沉積緩衝層131的方向大致放射狀地成長的錐形(倒錐形)和從半導體層115及緩衝層115的介面向沉積緩衝層131的方向寬度逐漸變窄的錐形(正錐形)。
首先，使用圖3A、3B-1至3B-4、3C及3D表示倒錐形。
如圖3A所示，在緩衝層131中，在非晶結構131b中分散有晶體區域131a。即，晶體區域131a分散地存在。
圖3A、3B-1至3B-4、3C及3D所示的晶體區域131a的形狀為倒錐形。在此，倒錐形是指由(i)由多個平面構成的面(ii)連接上述面的外周和存在於上述面的外部的頂點的線的集合構成的立體形狀，其中該頂點存在於上述由多個平面構成的面和基板101之間。換言之，倒錐形是指向沉積緩衝層131的方向大致放射狀地成長的形狀。藉由與緩衝層的形成的同時分散地形成的各晶核分別沿晶體方位成長，而晶體區域以晶核為起點並以在垂直於沉積緩衝層131的方向的面的面內方向上擴展的方式成長。另外，在晶體區域131a內包括單晶或雙晶。
如圖3B-1所示，在包括於緩衝層中的晶體區域的一個方式中，使晶體區域131d的頂點接觸於半導體層115地形成，並且結晶成長在緩衝層的沉積方向上連續地成長。
藉由將緩衝層的沉積初期時的氮濃度設定為1×1020 cm-3 以上且1×1021 cm-3 以下，較佳的設定為2×1020 cm-3 以上且1×1021 cm-3 以下，並且在沉積方向上逐漸降低氮濃度，而可以形成上述晶體區域。藉由使緩衝層具有上述濃度的氮，可以控制晶體區域的高度，而可以降低晶體區域的高度的不均勻性。其結果是，可以降低多個薄膜電晶體中的電晶體特性的不均勻性。
如圖3B-2所示，在包括於緩衝層中的晶體區域的一個方式中，晶體區域131e的頂點不接觸於半導體層115，而保持一定的距離地形成頂點，並且結晶成長在緩衝層的沉積方向上連續地成長。
藉由將緩衝層的沉積初期時的氮濃度設定為3×1020 cm-3 至1×1021 cm-3 ，並且在沉積方向上逐漸降低氮濃度，而可以形成上述晶體區域。
如圖3B-3所示，在包括於緩衝層中的晶體區域的一個方式中，晶體區域131f的頂點接觸於半導體層115，並且結晶成長在緩衝層的沉積方向的中途停止，而在晶體區域131f上形成非晶結構。
藉由將緩衝層的沉積初期時的氮濃度設定為1×1020 cm-3 以上且1×1021 cm-3 以下，較佳的設定為2×1020 cm-3 以上且1×1021 cm-3 以下，並且在沉積方向上逐漸降低氮濃度，來使結晶成長，然後將氮濃度提高到3×1020 cm-3 以上且1×1021 cm-3 以下，而可以形成上述晶體區域。
注意，雖然在圖3B-3中晶體區域的頂點接觸於半導體層115，但是也可以以與圖3B-2同樣的條件會成為其頂點不接觸於半導體層115並成長在沉積方向的中途停止的晶體區域。
如圖3B-4所示，在包括於緩衝層中的晶體區域的一個方式中，會成為在沉積方向上層疊多個倒錐形的晶體區域的結構131g。
將緩衝層的沉積初期時的氮濃度設定為1×1020 cm-3 以上且1×1021 cm-3 以下，較佳的設定為2×1020 cm-3 以上且1×1021 cm-3 以下，並且在沉積方向上逐漸降低氮濃度，來使結晶成長，然後將氮濃度提高到3×1020 cm-3 以上且1×1021 cm-3 以下。然後降低氮濃度來可以形成這些晶體區域。
注意，雖然在圖3B-4中晶體區域的頂點接觸於半導體層115，但是以與圖3B-2同樣的條件會成為其頂點不接觸於半導體層115的結構。
注意，晶體區域131a、131d至131g包含氮。另外，其有時也包含NH基或NH2 基。另外，非晶結構131b包含氮。其有時也包含NH基或NH2 基。
另外，如圖3C所示，緩衝層131有在非晶結構131b中分散有微小晶粒131c的方式。微小晶粒131c是不成為上述晶體區域的成長核的程度的微小的尺寸，典型的是1nm以上且10nm以下，較佳的是1nm以上且5nm以下的微小尺寸的晶粒。藉由控制緩衝層131中的氮濃度，可以形成微小晶粒。另外，在微小晶粒的外側，即接觸於非晶結構131b的一側多個氮容易偏析。因此，多個氮，較佳的是NH基或NH2 基有時存在於微小晶粒131c及非晶結構131b的介面中。
注意，在緩衝層131中也可以分散有微小晶粒131c。另外，也可以在緩衝層131中聚集微小晶粒131c。進而，也可以存在有分散的微小晶粒131c及聚集的微小晶粒131c。
另外，如圖3D所示，緩衝層131也有在非晶結構131b中分散晶體區域131a及微小晶粒131c的方式。
注意，微小晶粒131c包含氮。另外，有時也包含NH基或NH2 基。
接著，使用圖4A至4D表示正錐形的晶體區域。
如圖4A所示，在半導體層115上形成在非晶結構131b中具有正錐形的晶體區域131h的緩衝層131。在緩衝層131中，在非晶結構131B中分散晶體區域131h。即，晶體區域131h分散地存在。
圖4A至4D所示的晶體區域131h的形狀是正錐形。在此，正錐形是指由(i)由多個平面構成的面(ii)連接上述面的外周和存在於上述面的外部的頂點的線的集合構成的立體形狀，其中該頂點與多個平面構成的面相比位於源區及汲區129一側。換言之，正錐形是指向沉積緩衝層131的方向寬度逐漸變窄的形狀。這是因為如下緣故：在半導體層115是微晶半導體層或晶體半導體層的情況下，藉由以半導體層115為晶種並以部分地進行結晶成長的條件沉積緩衝層131，以使晶體區域131h的寬度變窄的方式進行結晶成長。在此，為了方便以接觸半導體層115和晶體區域131h的方式使用虛線進行表示，但是半導體層115的一部分成長的區域成為晶體區域131h。另外，晶體區域131h內包括單晶或雙晶。
如圖4A所示，在包括於緩衝層中的晶體區域的一個方式中，具有晶體區域131h的底面接觸於半導體層115，並其頂點存在於非晶結構131b中的形狀。
藉由將緩衝層的沉積中的氮濃度設定為1×1020 cm-3 以上且1×1021 cm-3 以下，較佳的設定為2×1020 cm-3 至1×1021 cm-3 ，而可以形成這些晶體區域。
如圖4B所示，在包括於緩衝層中的晶體區域的一個方式中，具有晶體區域131i的頂點接觸於源區或汲區129的形狀。注意，在這些情況下，較佳的晶體區域131i的比率低於非晶結構131b。其結果是，可以降低薄膜電晶體的截止電流。
藉由將緩衝層的沉積中的氮濃度較佳地設定為1×1020 cm-3 至1×1021 cm-3 ，更佳地設定為2×1020 cm-3 至1×1021 cm-3 而可以形成這些晶體區域。
注意，晶體區域131h、131i包含氮。另外，其有時包含NH基或NH2 基。另外，非晶結構131b包含氮。其有時也包含NH基或NH2 基。
如圖4C所示，在包括於緩衝層中的晶體區域的一個方式中，有在非晶結構131b中分散晶體區域131h或晶體區域131i和微小晶粒131c的方式。
藉由採用上述結構，可以降低當對源區或汲區施加電壓時的在緩衝層131的垂直方向上的電阻，即半導體層和源區或汲區之間的電阻，而可以提高薄膜電晶體的導通電流。特別地，藉由在源區及汲區的正下方設置在非晶結構中具有晶體區域的半導體層作為緩衝層，可以提高薄膜電晶體的導通電流。
另外，雖然在圖4A至4C中半導體層115和緩衝層131的介面是晶體區域131h及非晶結構131b，但是如圖4D所示，在半導體層115是微晶半導體層的情況下也有半導體層115和緩衝層131的介面是晶體區域的情況。這是因為如下緣故：當形成緩衝層131時，半導體層115的微晶半導體層成為晶種，並在緩衝層131的沉積初期中進行結晶成長，所以在半導體層115的整個面上晶體區域成長。然後，逐漸抑制結晶性，而形成成為正錐形的晶體區域131j。
在此情況下，晶體區域131j包含氮。另外，其有時也包含NH基或NH2 基。另外，非晶結構131b包含氮。另外，其有時也包含NH基或NH2 基。
注意，在圖4A至4D中，從閘極絕緣層107和半導體層115的介面到晶體區域131h至131j的頂端的距離是3nm至410nm，較佳的是20nm至100nm。另外，作為降低或抑制晶核的產生的雜質元素有氧或氮，但是選擇在矽中不產生載流子陷阱的雜質元素(例如，氮)。另一方面，降低減少矽的配位數並產生懸空鍵的雜質元素(例如，氧)的濃度。從而，較佳的不降低氮濃度而降低氧濃度。具體而言，較佳的將藉由二次離子質量分析法測量的氧濃度設定為5×1018 cm-3 以下。
另外，氮濃度是緩衝層保持半導體性的濃度，並且其較佳的在降低懸空鍵並提高載流子遷移率的範圍內。當氮濃度過高時，半導體性降低，而絕緣性增高，因此導通電流降低。另外，當氮濃度過低時，與現有的非晶半導體層同樣，載流子遷移率不上升，並且缺陷能級增加。
如上所說明那樣，錐形的晶體區域分散地存在。為了使晶體區域分散性存在，需要控制結晶的成核密度。藉由控制氮濃度可以控制晶體區域的成核密度，而可以使晶體區域分散地存在。另外，因為晶體區域在緩衝層中源區及汲區方向，也就是通道長方向上分散地存在，所以可以降低截止電流。特別地，因為其在緩衝層源區及汲區之間的通道長方向上分散地存在，所以可以降低截止電流。
形成添加有賦予一種導電型的雜質元素的半導體層(下面表示為雜質半導體層)作為源區及汲區129，即可。在形成n通道型薄膜電晶體的情況下，作為賦予一種導電型的雜質元素使用磷即可，典型地使用含有磷的非晶矽或微晶矽形成。另外，在形成p通道型薄膜電晶體的情況下，作為賦予一種導電型的雜質元素使用硼即可，典型地使用含有硼的非晶矽或微晶矽形成。
藉由將賦予一種導電型的雜質元素的濃度，在此是磷或硼的濃度設定為1×1019 cm-3 至1×1021 cm-3 ，可以獲得與佈線層123、125的歐姆接觸，而作用當成源區及汲區。
源區及汲區129以10nm以上且100nm以下，較佳的是以30nm以上且50nm以下的厚度形成。藉由將源區及汲區129的厚度減薄，可以提高生產率。
佈線層123、125可以使用鋁、銅、鈦、釹、鈧、鉬、鉻、鉭或鎢等以單層或疊層形成。或者，也可以使用添加有防止小丘的元素的鋁合金(可以用於閘極電極層103的Al-Nd合金等)來形成佈線層123、125。也可以使用添加有成為施體的雜質元素的結晶矽。也可以採用如下疊層結構：利用鈦、鉭、鉬、鎢或這些元素的氮化物形成與添加有成為施體的雜質元素的結晶矽接觸的一側的層，在其上形成鋁或鋁合金。再者，也可以採用如下疊層結構：利用鈦、鉭、鉬、鎢或這些元素的氮化物夾住鋁或鋁合金的上面以及下面。例如，作為佈線層123、125，可以採用利用鉬層夾住鋁層的三層的疊層結構。
根據本實施例模式，與在通道形成區中具有非晶半導體的薄膜電晶體相比，可以提高薄膜電晶體的導通電流，並且與在通道形成區中具有微晶半導體的薄膜電晶體相比，可以降低薄膜電晶體的截止電流。
在此，說明對本發明的主要特徵之一的在非晶結構中具有晶體區域的半導體層進行說明。
在非晶結構中具有晶體區域的半導體層有時具有對Si原子的懸空鍵進行交聯的NH基。或者有時具有飽和Si原子的懸空鍵的NH2 基。以下說明這些情況。
現有的非晶半導體的結構沒有如晶格那樣的一定的重複圖案。因此，現有的非晶半導體包含多個懸空鍵，該區域成為缺陷，而其成為俘獲載流子的部分，並且降低載流子遷移率。然而，在本實施例模式所示的在非晶結構中具有晶體區域的半導體層有時使用NH基對該懸空鍵進行交聯，或者使用NH2 基飽和Si原子的懸空鍵，而在非晶結構中具有晶體區域的半導體層中懸空鍵的個數減少。即，缺陷能級減少。另外，因為藉由使用NH基對懸空鍵進行交聯，該鍵合部可以成為載流子通路，所以與現有的非晶半導體層相比，載流子遷移率上升。其結果是，在將在非晶結構中具有晶體區域的半導體層用於薄膜電晶體的緩衝層的情況下，可以使薄膜電晶體的導通電流及場效應遷移率上升並降低截止電流。
注意，使用NH基對非晶半導體層的Si原子的懸空鍵進行交聯是指NH基的不同的鍵合分別用於與半導體層的不同的半導體元素的鍵合的情況。因此，N原子的第一鍵合用於與H原子的鍵合，N原子的第二鍵合用於與第一半導體原子的鍵合，並且N原子的第三鍵合用於與第二半導體原子的鍵合。另外，使用NH2 基飽和半導體層的Si原子的懸空鍵是指NH2 基與半導體層的Si原子鍵合的情況。因此，N原子的第一鍵合及第二鍵合分別用於與不同的H原子的鍵合，並且N原子的第三鍵合用於與Si原子的鍵合。
另外，以下表示當在如下介面中NH基與矽原子的懸空鍵鍵合時，缺陷能級消失，而載流子容易流過的模式。該介面是：如上所述的錐形的晶體區域的外側，即錐形晶體區域中的與非晶結構的介面(例如，圖3A所示的晶體區域131a和非晶結構131b的介面)、微小晶粒的外側，即微小晶粒和非晶結構的介面(例如，圖3C所示的微小晶粒131c和非晶結構131b的介面)、微小晶粒的晶界(例如，圖3C所示的各微小晶粒131c的介面)、半導體層和緩衝層的介面(例如，圖3A所示的半導體層115和緩衝層131的介面)、包括在緩衝層中的晶體區域的介面(例如，圖4D所示的晶粒介面131k)等。
分別在以下模式中進行n型載流子移動的能級(也就是，傳導帶中的最低能級)的矽層的LUMO(最低未佔據分子軌道)的模擬。該模式是：如圖5所示那樣，在具有以H原子191a飽和Si原子的懸空鍵的晶粒介面192的矽層中，以O原子193交聯一對懸空鍵的模式(模式1)；如圖6所示那樣，在具有以H原子191a飽和Si原子的懸空鍵的晶粒介面192的矽層中，使用NH基194對一對懸空鍵進行交聯的模式(模式2)。作為用於模擬的軟體，使用利用密度函數理論的第一原理計算軟體。注意，在圖6中，使用氮原子195及氫原子191b表示NH基194。另外，線的交點表示矽原子，線表示矽原子的鍵和及懸空鍵。再者，除了使用氧原子或NH基進行交聯的懸空鍵之外的懸空鍵都使用氫原子進行飽和，以便評估氧原子及NH基的有效性。
圖7表示使用模式1進行計算的結果，而圖8表示使用模式2進行計算的結果。
在圖7中表示使用O原子對Si原子的懸空鍵進行交聯的區域及其附近的波函數的形狀，波函數196及波函數197的相位分別為正或負(或分別為負或正)，並且表示絕對值相等的區域。在圖8中表示以NH基對Si原子的懸空鍵進行交聯的區域及其附近的波函數的形狀，波函數198及波函數199的相位分別為正或負，並且表示絕對值相等的區域。
根據圖7可知：因為在使用O原子對Si原子的懸空鍵進行交聯的情況下，波函數的絕對值及相位相等的區域(例如，波函數196a、196b)分開，所以載流子不容易流過。換言之，當在矽層中包含氧時，產生阻礙載流子的遷移的鍵合，而矽層的載流子遷移率降低。
另一方面，根據圖8可知：在使用NH基對Si原子的懸空鍵進行交聯的情況下，因為不同的Si原子之間波函數198的絕對值及相位相等的區域連接到相鄰的懸空鍵的雙方，所以載流子容易流過。就是說，當在矽層中包含NH基時，在懸空鍵中產生使載流子容易遷移的鍵合，而矽層中的載流子遷移率提高。可以認為薄膜電晶體的遷移率提高。注意，當微小晶粒密度變大時，半導體層中的結晶性提高，但是與此同時阻礙載流子的遷移的晶粒介面也增加。但是，因為藉由矽層具有NH基，並對Si原子的懸空鍵進行交聯，而該鍵合成為晶粒介面中的載流子的路徑，因此載流子的遷移不受到阻礙。
由上所述，藉由在緩衝層中控制氮濃度，並更佳地使其包含NH基，來使用氮以及NH基對在晶體區域和非晶結構的介面、微小晶粒和非晶結構的介面、微小晶粒之間的介面、半導體層和緩衝層的介面、包括在緩衝層中的晶體區域中的晶粒等中的懸空鍵進行交聯，而可以降低緩衝層的缺陷能級。另外，藉由該交聯形成載流子可以遷移的鍵合。另外，因為藉由控制氮濃度可以控制倒錐形的晶體區域的核密度，所以可以形成分散有倒錐形的晶體區域的半導體層。另外，因為藉由控制氮濃度可以控制結晶成長，所以可以形成具有正錐形的晶體區域半導體層。另外，藉由提高微小晶粒的密度，可以提高緩衝層的結晶性。如上所述，可以提高緩衝層的載流子遷移率。
另外，藉由降低半導體層及緩衝層的氧濃度，在晶體區域與非晶結構的介面、微小晶粒和非晶結構的介面、微小晶粒之間的介面、半導體層和緩衝層之間的介面、包含在緩衝層中的晶體區域中的晶粒介面或包含在半導體層中的晶粒介面中的缺陷中，可以減少阻礙載流子的遷移的鍵合。
由上所述，藉由在緩衝層中降低氧濃度並控制氮濃度，而且使半導體層包含NH基，而晶體區域和非晶結構的介面、微小晶粒和非晶結構的介面、微小晶粒之間的介面、半導體層和緩衝層的介面、包括在緩衝層中的晶體區域中的晶粒介面等的懸空鍵減少。因此，與將非晶半導體層設置在閘極絕緣層和源區及汲區之間的薄膜電晶體相比，可以提高導通電流及電場效應遷移率，並且與將微晶半導體層設置在閘極絕緣層和源區及汲極電極之間的薄膜電晶體相比，可以降低截止電流。
在彼此鄰接的晶體區域之間填充有非晶結構。即，晶體區域分散地存在，而其與相鄰的晶體區域不接觸。藉由採用這種結構，可以降低當對源區或汲區施加電壓時的緩衝層的垂直方向上的電阻，即可以降低在半導體層和源區或汲區之間的電阻，而可以提高薄膜電晶體的導通電流。
另外，因為形成在非晶結構中具有晶體區域的半導體層作為緩衝層，緩和薄膜電晶體的汲極電極耐壓，所以可以降低薄膜電晶體的劣化。另外，在由微晶半導體層形成接觸於閘極絕緣層的半導體層的情況下，藉由將在非晶結構中具有晶體區域的半導體層用於緩衝層，並且連續形成微晶半導體層及緩衝層，可以防止微晶半導體層中的微晶半導體和非晶結構之間的介面的氧化，而可以提高微晶半導體層的載流子遷移率。
對在非晶結構中具有晶體區域的半導體層的其他方式進行說明。在此，示出在非晶結構中具有晶體區域的半導體層具有NH2 基的情況。
為了對使用NH2 基飽和Si原子的懸空鍵的模式的截止電流的機構進行說明，使用第一原理計算對缺陷能級及鍵合能量進行模擬。作為模擬用的軟體，使用accelrys公司製造的第一原理計算軟體CASTEP。
缺陷能級
首先，表示缺陷能級。在此，認為截止電流的機構主要起因於Shockley-Read-Hall電流。根據Shockley-Read-Hall機構，載流子的複合概率U以公式(1)表示。
這裏，σ是電子‧電洞的俘獲截面積，vth 是載流子的熱速度，Nt 是陷阱密度，Et 是陷阱能級，Ei 是本徵費米能量，ni 是本徵載流子密度，p是p型載流子密度，n是n型載流子密度。-U是載流子的生成率(generation rate)。
當pn＞ni 2 時，以U的概率發生載流子的重新結合，當pn＜ni 2 時，以-U的概率發生載流子的生成。當裝置處於關閉狀態時，由於通道區域成為耗盡層，而以-U的概率發生載流子的生成，可以認為引起了截止電流。根據(1)公式，當Nt 大、或Et 採用與Ei 相近的值時，載流子的生成率變大。因為缺陷能級用作陷阱能級，所以可以認為藉由修復缺陷來減小Nt ，降低截止電流。
因此，對如圖48所示的具有缺陷483的Si結晶的缺陷能級及其修復進行了計算。具體地是藉由第一原理計算，分別對使用H原子飽和缺陷結構、缺陷的H飽和結構、以及使用NH2 飽和缺陷的NH2 飽和結構的原子佈置進行結構最優化，並且分別對其電子的狀態密度進行了計算。泛函數使用GGA-PBE，虛擬電位(pseudopotential)使用超軟型。
圖49A至49C分別示出進行了最優化之後的結構。圖49A示出缺陷結構，圖49B示出H飽和結構，圖49C示出NH2 飽和結構。由於圖49A具有懸空鍵，所以為獲得能量穩定的結構，缺陷附近的原子位置變化較大。
圖50示出電子的狀態密度。虛線491示出缺陷結構的電子的狀態密度，細實線493示出H飽和結構的電子的狀態密度，粗實線495示出NH2 飽和結構的電子的狀態密度。將費米能量作為能量的原點。
根據圖50可知：在如虛線491所示的缺陷結構中，在能量為0eV至1eV左右的帶隙中呈現缺陷能級。但是，如細實線493和粗實線495所示，在H飽和結構和NH2 飽和結構中缺陷能級消失，可以認為缺陷被修復。
即，可以認為：由於在NH2 飽和結構中缺陷被修復，所以起因於缺陷的陷阱能級消失，根據公式(1)可以降低截止電流。
鍵合能量
接下來，對鍵合能量進行表示。根據圖50可知：在NH2 飽和結構中能夠降低缺陷能級。但是，為使其在薄膜電晶體的驅動時也能穩定地降低缺陷能級且不發生劣化，則需要牢固的鍵合。因此，計算NH2 飽和結構的鍵合能量，並對鍵合的穩定性進行了比較。
圖49B所示的H飽和結構中的H飽和的鍵合能量可以藉由公式(2)來計算。
(H飽和的鍵合能量)=(藉由從H飽和結構中切出一個H原子，而最優化的結構的能量(參照圖51A))+(Si：Hint 的能量(參照圖51B))-(H飽和結構的能量(參照圖51C))-(Si結晶的能量(參照圖51D)) (2)
Si：Hint 表示Si晶格之間存在H原子的狀態。另外，初始狀態(圖51A和圖51B)的組成的總和與最終狀態(圖51C和圖51D)的組成的總和一致。
至於NH2 飽和的H的鍵合能量、以及NH2 飽和的NH2 的鍵合能量，作為去除鍵合的狀態，採用H或NH2 存在於Si晶格之間的結構。
圖49C所示的NH2 飽和結構中的H飽和的鍵合能量可以藉由公式(3)來計算。
(H飽和的鍵合能量)=(藉由從NH2 飽和結構中切出一個H原子，而最優化的結構的能量)+(Si：Hint 的能量)-(NH2 飽和結構的能量)-(Si結晶的能量) (3)
圖49C所示的NH2 飽和結構中的NH2 飽和的鍵合能量可以藉由(4)公式來計算。
(NH2 飽和的鍵合能量)=(藉由從NH2 飽和結構中切出一個NH2 ，而最優化的結構的能量)+(Si：NH2 的能量)-(NH2 飽和結構的能量)-(Si結晶的能量)　(4)
Si：NH2 表示在Si晶格之間具有NH2 基的狀態。
上述公式(2)至公式(4)的各項的結構根據對原子佈置的最優化結構而決定，並對能量進行了計算。與上述(缺陷能級)模擬同樣，泛函數使用GGA-PBE，虛擬電位使用超軟型。
圖52A和52B示出鍵合能量的計算結果以及結構的示意圖。圖52A示出使用H飽和Si的懸空鍵的H飽和結構，圖52B示出使用NH2 飽和Si的懸空鍵的NH2 飽和結構。H飽和結構的Si-H鍵合能量為2.90eV。另外，NH2 飽和結構的Si-N鍵合能量為5.37eV，N-H鍵合能量為3.69eV。NH2 鍵的兩個鍵合能量(Si-N鍵合能量、N-H鍵合能量)大於使用H原子飽和Si的懸空鍵的Si-H鍵合能量，而可以說是穩定的結構。由此可知，藉由使用NH2 基飽和矽層的懸空鍵，與Si鍵合的NH2 基或與N鍵合的H原子不容易離解，而不容易形成缺陷。
根據上述(缺陷能級)和上述(鍵合能級)可知：藉由使用NH2 基飽和Si原子的懸空鍵，可以降低矽層中的缺陷能級並降低截止電流。還可知：由於與Si鍵合的NH2 基比與Si鍵合的H原子的結構穩定，所以具有該矽層的薄膜電晶體不容易發生起因於驅動的劣化。也就是說，藉由作為在非晶結構中具有晶體區域的半導體層，將具有NH2 基的半導體層用作緩衝層，可以降低薄膜電晶體的截止電流。
實施例模式2
在本實施例模式中，參照圖9至圖10B示出在實施例模式1所示的薄膜電晶體中可以用於半導體層115的方式。
本實施例模式所示的薄膜電晶體的特徵在於形成有分散於閘極絕緣層107上的微晶半導體粒子或網狀的微晶半導體118(參照圖9)。
圖10A所示的分散的微晶半導體粒子118a或圖10B所示的網狀的微晶半導體118b可以使用矽或矽的含量多於鍺的含量的矽鍺(Six Ge1-x ,0.5<X<1)等形成。如圖10A所示分散的微晶半導體粒子118a的俯視形狀是圓形，而如圖9所示其截面形狀是半球狀。當將分散的微晶半導體粒子的俯視直徑設定為1nm至30nm，並將其密度設定為低於1×1013 /cm3 ，較佳的設定為低於1×1010 /cm3 時，只進行沉積也可以形成分散的微晶半導體粒子。
另外，分散了的微晶半導體粒子的直徑不局限於上述尺寸，也可以是更大的尺寸。
另外，網狀微晶半導體118b具有微晶半導體部分地連續的形狀，該微晶半導體的連續部既可以是規則(例如，格子狀、鋸齒狀)的，又可以是不規則的。圖10B示出微晶半導體不規則地連續的俯視形狀。
藉由在閘極絕緣層107上形成非晶半導體或微晶半導體之後，照射具有使非晶半導體或微晶半導體熔融的程度的能級的雷射光束，來使半導體熔融，然後凝固半導體，可以形成部分地連續的網狀微晶半導體118b。
藉由在閘極絕緣層107和緩衝層131之間形成分散的微晶半導體粒子或網狀微晶半導體118，可以提高緩衝層131和閘極絕緣層107之間的密接性。因此，可以提高薄膜電晶體的成品率。
根據本實施例模式，可以與在通道形成區中具有非晶半導體的薄膜電晶體相比，提高薄膜電晶體的導通電流，並且與在通道形成區中具有微晶半導體的薄膜電晶體相比，降低薄膜電晶體的截止電流。另外，因為藉由在閘極絕緣層上形成分散了的微晶半導體粒子或網狀微晶半導體，來閘極絕緣層和緩衝層的密接性得到提高，所以可以提高成品率。
實施例模式3
在本實施例模式中，參照圖11說明在實施例模式1中由在非晶結構中具有晶體區域的半導體層形成半導體層115的薄膜電晶體，即在閘極絕緣層和源區及汲區之間形成具有在非晶結構中具有晶體區域的半導體層的薄膜電晶體。
圖11表示根據本實施例模式的薄膜電晶體的截面圖。圖11所示的薄膜電晶體包括：基板101上的閘極電極層103；覆蓋閘極電極層103的閘極絕緣層107；接觸於閘極絕緣層107上的半導體層132；以及接觸於半導體層132上的一部分的源區及汲區129。另外，包括接觸於源區及汲區129上的佈線層123、125。佈線層123、125構成源極電極及汲極電極。另外，各層被構圖形成為所希望的形狀。在此，在閘極絕緣層107和源區及汲區129之間設置由在非晶結構中具有晶體區域的半導體層形成的半導體層132。
半導體層132、源區及汲區129以及佈線層123、125可以分別適當地使用與實施例模式1所示的緩衝層131、源區及汲區129以及佈線層123、125同樣的材料形成。
在此，說明本實施例模式的主要特徵之一的半導體層132。半導體層132在接觸於閘極絕緣層107的區域中起到薄膜電晶體的通道形成區的作用。在此，使用在非晶結構中具有晶體區域的半導體層形成半導體層132。在此，圖12A、12B-1至12B-4、12C及12D表示半導體層132的結構。
如圖12A所示，用於半導體層132的在非晶結構中具有晶體區域的半導體層形成在絕緣層107上，其中在非晶結構132b中分散晶體區域132a。
晶體區域132a的形狀是倒錐形。另外，在晶體區域132a內包括單晶或雙晶。
如圖12B-1所示，包括在非晶結構中具有晶體區域的半導體層中的晶體區域的一個方式以使晶體區域132d的頂點接觸於閘極絕緣層107的方式形成，並且其結晶成長在非晶結構中具有晶體區域的半導體層的沉積方向上連續地進行成長。
這些晶體區域可以與圖3B-1所示的晶體區域131d同樣地形成。
如圖12B-2所示，包括在非晶結構中具有晶體區域的半導體層中的晶體區域的一個方式以不使晶體區域132e的頂點接觸於閘極絕緣層107的方式形成，並且其結晶成長在非晶結構中具有晶體區域的半導體層的沉積方向上連續地進行成長。
這些晶體區域可以與圖3B-2所示的晶體區域131e同樣地形成。
如圖12B-3所示，包括在非晶結構中具有晶體區域的半導體層中的晶體區域的一個方式以使晶體區域132f的頂點接觸於閘極絕緣層107的方式形成，並且其結晶成長在非晶結構中具有晶體區域的半導體層的沉積方向中途停止，而在晶體區域132f上形成非晶結構。
這些晶體區域可以與圖3B-3所示的晶體區域131f同樣地形成。
注意，雖然在圖12B-3中晶體區域的頂點接觸於閘極絕緣層107，但是以與圖12B-2同樣的條件成為其頂點不接觸於閘極絕緣層107並在沉積方向的中途成長停止的晶體區域的結構。
如圖12B-4所示，包括在非晶結構中具有晶體區域的半導體層中的晶體區域的一個方式具有層疊有多個相對於沉積方向倒錐形的晶體區域的結構132g。
這些晶體區域可以與圖3B-4所示的結構131g的晶體區域同樣地形成。
另外，雖然在圖12B-4中晶體區域的頂點接觸於閘極絕緣層107，但是以與圖12B-2同樣的條件也有可能成為其頂點不接觸於閘極絕緣層107的結構。
在彼此相鄰的晶體區域132a之間填充有非晶結構132b。即，分散有晶體區域132a，其與相鄰的晶體區域不接觸。藉由採用這種結構，可以降低當對源區或汲區施加電壓時的半導體層132的垂直方向上的電阻，而可以提高薄膜電晶體的導通電流。
另外，如圖12C所示，用於半導體層132的在非晶結構中具有晶體區域的半導體層有在非晶結構132b中分散有微小晶粒132c的方式。微小晶粒132c是不能夠成為上述晶體區域的成長核的程度的微小的尺寸，典型的是1nm以上且10nm以下，較佳的是1nm以上且5nm以下的微小的尺寸的晶粒。藉由控制半導體層132中的氮濃度，可以形成微小晶粒。另外，在微小晶粒的外側，即接觸於非晶結構的一側多個氮容易偏析。因此，多個氮存在於微小晶體及非晶結構的介面中。
注意，在半導體層132中微小晶粒132c也可以分散在非晶結構132b中。另外，也可以在半導體層132中聚集微小晶粒132c。進而，也可以存在有分散的微小晶粒132c及聚集的微小晶粒132c。
另外，如圖12D所示，用於半導體層132的在非晶結構中具有晶體區域的半導體層的非晶結構132b中，晶體區域132a及微小晶粒132c分散。藉由採用這種結構，可以降低對源區或汲區施加電壓時的半導體層132的在垂直方向上的電阻，即在閘極絕緣層107和源區或汲區之間的電阻，而可以提高薄膜電晶體的導通電流。
注意，在此，作為抑制氧或氮等的晶核的產生的雜質元素，選擇在矽中不產生載流子陷阱的雜質元素(例如，氮)。另一方面，降低減少矽的配位數並產生懸空鍵的雜質元素(例如，氧)的濃度。從而，較佳的不降低氮濃度而降低氧濃度。具體而言，較佳的將藉由二次離子質量分析法測量的氧濃度設定為5×1018 cm-3 以下。
另外，如圖13A所示，圖11所示的薄膜電晶體的半導體層132可以採用在非晶結構131b中具有四個角不是直角的四邊形，典型的是菱形的晶體區域132h的結構。可以藉由使用兩個不同的條件形成這種半導體層132。
典型地在閘極絕緣層107一側形成具有倒錐形的晶體區域的半導體層132i，在其上形成具有正錐形的晶體區域的半導體層132j。另外，藉由控制半導體層132的氮濃度，可以形成圖13所示的晶體區域132h。
另外，如圖13B-1所示，也可以採用半導體層132i所具有的晶體區域的頂點接觸於閘極絕緣層107的形狀代替晶體區域132h。
另外，如圖13B-2所示，也可以採用半導體層132j所具有的晶體區域的頂點接觸於源區及汲區129的形狀代替晶體區域132h。
另外，如圖13B-3所示，也可以採用半導體層132i所具有的晶體區域的頂點接觸於閘極絕緣層107，並半導體層132j所具有的晶體區域的頂點接觸於源區及汲區129的形狀代替晶體區域132h。
如上所說明，晶體區域分散地存在。為了使晶體區域分散地存在，需要控制結晶的成核密度。藉由控制氮濃度可以控制晶體區域的成核密度，而可以使晶體區域分散地存在。
根據本實施例模式，與在通道形成區中具有非晶半導體的薄膜電晶體相比，可以提高薄膜電晶體的導通電流及場效應遷移率，並且與在通道形成區中具有微晶半導體的薄膜電晶體相比，可以降低薄膜電晶體的截止電流。
實施例模式4
在本實施例模式中，參照圖14A及14B說明與實施例模式1不同的薄膜電晶體的方式。
圖14A表示在根據本實施例模式的薄膜電晶體中的沿圖14B的A-B的截面圖。圖14A所示的薄膜電晶體包括：基板101上的閘極電極層103；覆蓋閘極電極層103的閘極絕緣層107；接觸於閘極絕緣層107上的在非晶結構中具有晶體區域的半導體層159；以及接觸於在非晶結構中具有晶體區域的半導體層159上的一部分的源區及汲區157。另外，包括接觸源區及汲區157上的佈線層153、155。佈線層153、155構成源極電極及汲極電極。另外，各層被構圖形成為所希望的形狀。
另外，本實施例模式的薄膜電晶體的特徵在於：如圖14B所示，在其俯視形狀中源區及汲區157露出在佈線層153、155的外邊緣。藉由使用利用多級灰度掩模的光微影製程形成這種結構。
在非晶結構中具有晶體區域的半導體層159、源區及汲區157以及佈線層153、155可以分別適當地使用與實施例模式1所示的緩衝層131、源區及汲區129以及佈線層123、125同樣的材料形成。
在本實施方式中，將源極電極和汲極電極之一設置為U字型(或日語片假名“”字型、馬蹄型)，其圍繞源極電極和汲極電極之另一個。將源極電極和汲極電極之間的距離保持為大致一定(參照圖14B)。
藉由將源極電極及汲極電極中的一方形成為上述形狀，可以將該薄膜電晶體的通道寬度形成得較大，而電流量增加。另外，可以減少電特性的不均勻性。再者，可以抑制因製程中的掩模圖案的不一致而導致的可靠性的降低。然而，本實施例模式不局限於此，源極電極及汲極電極中的一方不一定需要是U字型，而源極電極及汲極電極的對置部也可以是直線狀。另外，實施例模式1至3的薄膜電晶體的俯視方式可以與本實施例模式同樣。
另外，雖然在本實施例模式中在閘極絕緣層和源區及汲區之間設置在非晶結構中具有晶體區域的半導體層，但是也可以與實施例模式1及2同樣地層疊半導體層及緩衝層。
根據本實施例模式，與在通道形成區中具有非晶半導體的薄膜電晶體相比，可以提高薄膜電晶體的導通電流，並且與在通道形成區中具有微晶半導體的薄膜電晶體相比，可以降低薄膜電晶體的截止電流。
實施例模式5
在本實施例模式中，以下表示薄膜電晶體及顯示裝置的像素部的製造方法。在此，作為顯示裝置使用液晶顯示裝置進行說明。至於薄膜電晶體，n型薄膜電晶體的載流子的遷移率高於p型薄膜電晶體的載流子的遷移率。此外，藉由使形成在同一基板上的所有薄膜電晶體的導電型一致，來可以控制製程數，所以是較佳的。因此，在本實施例模式中說明n型薄膜電晶體的製造方法。
首先，在基板101上形成閘極電極層103及電容佈線105(參照圖15A)。
作為基板101，可以適當地使用實施例模式1所示的基板101。
閘極電極層103及電容佈線105適當地使用用於實施例模式1所示的閘極電極層103的材料形成。藉由如下步驟可以形成閘極電極層103、電容佈線105，即藉由利用濺射法或真空蒸鍍法並使用上述材料在基板101上形成導電層，利用光微影法或噴墨法等在該導電層上形成掩模，並且使用該掩模對導電層進行蝕刻。另外，也可以利用噴墨法將銀、金或銅等的導電奈米膏噴射到基板上並進行焙燒來形成閘極電極層103。另外，也可以在基板101和閘極電極層103、電容佈線105之間設置上述金屬材料的氮化物層。在此，在基板101上形成導電層，並且利用藉由第一光微影製程形成的抗蝕劑掩模對該導電膜進行蝕刻，而形成閘極電極層103及電容佈線105。
另外，藉由將閘極電極層103及電容佈線105的側面形成為錐形，可以防止形成在閘極電極層103、電容佈線105上的半導體層及佈線層的水準差部分的佈線破裂。為了將閘極電極層103及電容佈線105的側面形成為錐形，使抗蝕劑掩模縮退並進行蝕刻即可。例如，藉由使蝕刻氣體包含氧氣體，可以使抗蝕劑掩模縮退並進行蝕刻。
另外，在形成閘極電極層103的製程中，也可以同時形成閘極佈線(掃描線)及電容佈線105。注意，掃描線是指選擇像素的佈線，電容佈線是指連接到像素的儲存電容的一方電極上的佈線。然而，不局限於此，也可以分別地設置閘極佈線及電容佈線的一方或雙方和閘極電極層103。
接下來，覆蓋閘極電極層103地形成閘極絕緣層107、半導體層109、緩衝層111及雜質半導體層113。
閘極電極層107可以適當地使用用於實施例模式1所示的閘極絕緣層107的材料形成。藉由利用CVD法或濺射法等，可以形成閘極絕緣層107。在閘極絕緣膜107的藉由CVD法的形成製程中，藉由施加3MHz至30MHz，典型的是13.56MHz、27.12MHz的高頻功率，或者施加高於30MHz至300MHz左右的VHF帶的高頻功率，典型的是60MHz，而進行輝光放電電漿的產生。另外，也可以使用高頻率(1GHz以上)的微波電漿CVD裝置形成閘極絕緣層107。當使用微波電漿CVD裝置以高頻率形成閘極絕緣層107時，可以提高閘極電極和汲極電極及源極電極之間的耐壓性，因此，可以得到可靠性高的薄膜電晶體。
半導體層109較佳的以3nm以上且100nm以下，較佳的是5nm以上且50nm以下的厚度形成。
在電漿CVD裝置的反應室中，藉由混合包含矽或鍺的沉積氣體和氫並利用輝光放電電漿，而形成微晶半導體層作為半導體層109。藉由將氫的流量稀釋為包含矽或鍺的沉積氣體流量的10倍至2000倍，較佳的稀釋為50倍至200倍，而形成微晶半導體層。
另外，作為包含矽或鍺的沉積氣體的代表例子，可以舉出SiH4 、Si2 H6 、GeH4 、Ge2 H6 等。
接著，說明緩衝層111的形成方法。
如上述實施例模式所示，緩衝層111在非晶結構中具有微小晶粒及/或錐形晶體區域。例如，藉由降低緩衝層111的氧濃度，將氮濃度設定得高於氧濃度，並且控制氮濃度，可以控制晶體區域的核產生並形成微小晶粒及錐形晶體區域。在此，較佳的是，氮濃度比氧濃度高一個數位以上。更具體而言，將藉由二次離子質量分析法測定的氧濃度設定為5×1018 cm-3 以下。另外，將氮濃度設定為1×1020 cm-3 以上且1×1021 cm-3 以下，較佳的設定為2×1020 cm-3 以上且1×1021 cm-3 以下。較佳的將緩衝層131的厚度設定為50nm至350nm，或者120nm至250nm。
在本實施例模式中，藉由採用在氮化矽層上疊層氧氮化矽層的結構作為閘極絕緣層107，形成微晶矽層作為半導體層109，並且將微晶半導體層暴露於氨中，來對半導體層109表面供應氮，以控制緩衝層的氮濃度。
在此，對形成閘極絕緣層107、半導體層109、緩衝層111以及雜質半導體層113的一例進行詳細說明。使用CVD法等形成這些層。另外，閘極絕緣層107具有在氮化矽層上設置氧氮化矽層的疊層結構。藉由採用這種結構，利用氮化矽層可以防止包含在基板中的影響電特性的元素(當基板為玻璃時為鈉等的元素)進入半導體層109等中。圖19示出當形成這些層時使用的CVD裝置的示意圖。
圖19所示的電漿CVD裝置261連接到氣體供應單元250及排氣單元251。
圖19所示的電漿CVD裝置261具備處理室241、載物台242、氣體供應部243、簇射極板(shower plate)244、排氣口245、上部電極246、下部電極247、交流電源248、以及溫度控制部249。
處理室241由具有剛性的材料形成，並以可以對其內部進行真空排氣的方式構成。在處理室241中具備有上部電極246和下部電極247。另外，雖然在圖19示出電容耦合型(平行平板型)的結構，但是只要是藉由施加兩種以上的不同的高頻功率可以在處理室241內部產生電漿的結構，就可以應用電感耦合型等的其他結構。
在使用圖19所示的電漿CVD裝置進行處理時，從氣體供應部243將預定的氣體供給到處理室241。供給的氣體經過簇射極板244引入到處理室241中。藉由連接到上部電極246和下部電極247的交流電源248施加高頻電力，處理室241內的氣體被激發，而產生電漿。另外，藉由使用連接到真空泵的排氣口245對處理室241內的氣體進行排氣。另外，藉由使用溫度控制部249，可以加熱被處理物並進行電漿處理。
氣體供應單元250由填充反應氣體的汽缸252、壓力調節閥253、停止閥254、以及質量流量控制器255等構成。在處理室241內，在上部電極246和基板101之間具有加工成板狀並設置有多個細孔的簇射極板244。供給到上部電極246的反應氣體藉由具有中空結構的簇射極板244的細孔供給到處理室241內。
連接到處理室241的排氣單元251包括進行真空排氣和在引入反應氣體的情況下控制處理室241內保持預定壓力的功能。排氣單元251包括蝶閥256、導氣閥(conductance valve)257、渦輪分子泵258、乾燥泵259等。在並聯配置蝶閥256和導氣閥257的情況下，藉由關閉蝶閥256並使導氣閥257工作，可以控制反應氣體的排氣速度而將處理室241的壓力保持在預定範圍內。此外，藉由打開傳導性高的蝶閥256，可以進行高真空排氣。
另外，在對處理室241進行超高真空排氣直到其壓力成為低於10-5 Pa的壓力的情況下，較佳的一起使用低溫泵260。此外，在作為極限真空度進行排氣到超高真空的程度的情況下，也可以對處理室241的內壁進行鏡面加工，並且設置焙燒用加熱器以減少源於內壁的氣體釋放。
另外，藉由如圖19所示那樣以覆蓋處理室241整體地形成(沉積)層的方式進行預塗處理，可以防止附著在處理室內壁的雜質元素或構成處理室內壁的雜質元素混入元件中。在本實施例模式中，藉由預塗處理形成以矽為主要成分的層即可，例如形成非晶矽層等即可。注意，該層較佳的不包含氧。
參照圖20以下說明從形成閘極絕緣層107到形成雜質半導體層的過程。另外，在氮化矽層上層疊氧氮化矽層來形成閘極絕緣層107。
首先，在CVD裝置的處理室241內加熱形成有閘極電極層103的基板，並且將用於沉積氮化矽層的材料氣體引入處理室241內(圖20的預處理201)，以形成氮化矽層。首先，藉由電漿CVD法形成厚度是110nm的氮化矽層。以下表示此時的沉積條件。作為材料氣體，採用流量40sccm的SiH4 、流量500sccm的H2 、流量550sccm的N2 、流量140sccm的NH3 ，並且將處理室內的壓力設定為100Pa，將基板溫度設定為280℃，將RF電源頻率設定為13.56MHz，將RF電源的電力設定為370W。以上述條件進行電漿放電。然後，只停止SiH4 的供給，並且在其幾秒後停止電漿放電(圖20的SiN形成203)。這是因為如下緣故：當在SiH4 存在於處理室內的狀態下停止電漿放電時，形成以矽為主要成分的粒狀物或粉狀物，而成為降低成品率的要素。
接下來，排出用來沉積氮化矽層的材料氣體，並且將用來沉積氧氮化矽層的材料氣體引入處理室241內(圖20的氣體置換205)。在此，形成厚度是110nm的氧氮化矽層。以下表示此時的沉積條件。作為原料氣體，採用流量30sccm的SiH4 、流量1200sccm的N2 O，並且將處理室內的壓力設定為40Pa，將基板溫度設定為280℃，將RF電源頻率設定為13.56MHz，將RF電源的電力設定為50W，來進行電漿放電。然後，與氮化矽層同樣，只停止SiH4 的導入，並且在其幾秒後停止電漿放電(圖20的SiON形成207)。
藉由上述製程，可以形成閘極絕緣層107。在形成閘極絕緣層107之後，從處理室241搬出基板101(圖20的卸載225)。
在從處理室241搬出基板101之後，例如將NF3 氣體引入處理室241中，以進行處理室241內的清洗(圖20的清洗處理227)。然後，對處理室241進行形成非晶矽層的處理(圖20的預塗處理229)。與以後說明的緩衝層111的形成同樣地形成非晶矽層，但是也可以如虛線234所示地將氫引入到處理室241內。或者，也可以不引入氫。藉由該處理，在處理室241內壁上形成非晶矽層。然後，將基板101搬入到處理室241內(圖20的載入231)。
接著，將用於沉積半導體層109的材料氣體引入處理室241內(圖20的氣體置換209)。接著，在閘極絕緣層107上形成半導體層109。半導體層109在後面的製程中受到構圖形成而成為半導體層115。在此，形成厚度是50nm的微晶矽層作為半導體層109。以下表示此時的沉積條件。將材料氣體設定為流量是10sccm的SiH4 及流量是1500sccm的H2 ，將處理室內的壓力設定為280Pa，將基板溫度設定為280℃，將RF電源頻率設定為13.56MHz，並且將RF電源的電力設定為50W，而進行電漿放電。然後，與上述氮化矽層等的形成同樣地，只停止SiH4 的供給，並且在其幾秒後停止電漿的放電(圖20的半導體形成211)。
接下來，對半導體層109的表面供給氮。在此，藉由將半導體層109的表面暴露於氨氣體來供給氮(在此，將其稱為沖洗處理)(圖20的沖洗處理213)。另外，如虛線236a所示，也可以使氨氣體包含氫。另外，如虛線236b所示也可以使用氮氣體代替氨氣體，並且如虛線236a所示使用氫氣體代替氨氣體。或者，也可以使用氨氣體及氮氣體。在此，作為一例，較佳的將處理室241內的壓力設定為20Pa至30Pa左右，將基板溫度設定為280℃，並且將處理時間設定為60秒。另外，也可以在進行沖洗處理之後對處理室內進行減壓或加壓來控制壓力，而控制處理室241內的氮量。另外，雖然在本製程的處理中只使基板101暴露於氨氣體中，但是還可以進行電漿處理。然後，排出這些氣體，並且引入用於緩衝層111的沉積的氣體(圖20的氣體置換215)。
接著，在半導體層109上形成緩衝層111。緩衝層111在後面的製程中被進行圖案形成而成為緩衝層131。在此，使用在厚度是55nm的非晶結構中具有晶體區域的半導體層形成緩衝層。以下表示此時的沉積條件。將材料氣體設定為流量是20sccm的SiH4 及流量是1500sccm的H2 ，將處理室的壓力設定為280Pa，將基板的溫度設定為280℃，並且以50W的輸出，而進行電漿放電。在該製程中，藉由沖洗處理引入到反應室內的氨氣體利用電漿放電被分解，而可以對緩衝層111添加氮。然後，與上述氮化矽層的形成同樣地，只停止SiH4 的供給，並且在其幾秒後停止電漿放電(圖20的緩衝層形成217)。然後，排出這些氣體並引入用於沉積雜質半導體層113的氣體(圖20的氣體置換219)。
另外，藉由沖洗處理引入到反應室內的氨利用電漿放電被分解，而產生NH基或NH2 基。另外，當沉積緩衝層時，有時對在非晶結構中具有晶體區域的半導體層的不同的懸空鍵進行交聯。或者，有時飽和在非晶結構中具有晶體區域的半導體層所包含的懸空鍵。另外，在引入氮氣體作為在反應室中含有氮的氣體的情況下，藉由電漿放電，該氮氣體和在非晶結構中具有晶體區域的半導體層的原料氣體的氫氣體起反應，而產生NH基或NH2 基。另外，有時使用該NH基對在非晶結構中具有晶體區域的半導體層的不同的懸空鍵進行交聯。或者，有時飽和在非晶結構中具有晶體區域的半導體層所包含的懸空鍵。
在上述例子中，用於形成緩衝層111的材料氣體中的H2 的流量是SiH4 的流量的150倍。由此，矽逐漸沉積。
本實施例模式中的半導體層109的表面供給有氮。如上所述，氮抑制矽的晶核的產生。由此，在沉積的初期步驟中不容易產生矽的晶核。降低氮濃度並進行緩衝層111的沉積，並且氮濃度降低到一定值以下時，產生晶核。然後，該晶核生長，而形成錐形的晶體區域。或者，形成微小晶粒。
在藉由這些方法形成的緩衝層111中，藉由二次離子質量分析法測定的氮濃度在與半導體層109的介面具有峰值濃度，並且隨著半導體層109的沉積，氮濃度降低。
注意，如圖20的虛線235a所示，在緩衝層形成217中也可以將氨氣體流入到反應室內。或者，如虛線235b所示，也可以將氮氣體流入反應室內代替氨氣體。或者，也可以將氨氣體及氮氣體流入到反應室內。其結果是，緩衝層111的氮濃度提高。其結果是，形成微小晶粒或倒錐形的晶體區域作為晶體區域。注意，在該製程中，也有形成正錐形的晶體區域的情況。
在藉由這些方法形成的緩衝層111中，藉由二次離子質量分析法測定的氮濃度在與半導體層109的介面具有峰值濃度，並在半導體層109的沉積方向上恒定。
接下來，在緩衝層111上形成雜質半導體層113。雜質半導體層113是在後面的製程中受到構圖形成而成為源區及汲區129的層。在此，形成添加有磷的厚度是50nm的非晶矽層作為雜質半導體層。以下表示此時的沉積條件。作為材料氣體採用流量100sccm的SiH4 、流量170sccm的0.5%的磷化氫(氫稀釋)，並且將沉積溫度設定為280℃，將壓力設定為170Pa，將RF電源頻率設定為13.56MHz，將RF電源的電力設定為60W，而進行電漿放電。然後，與上述氮化矽層等的形成同樣，只停止SiH4 的供給，並且在其幾秒後停止電漿放電(圖20的雜質半導體層形成221)。然後，排出這些氣體(圖20的排氣223)。
如上所說明，可以形成雜質半導體層113(參照圖15A)。
接著，使用藉由第二光微影製程形成的抗蝕劑掩模，對半導體層109、緩衝層111及雜質半導體層113進行蝕刻，來形成半導體層115、緩衝層117及雜質半導體層119(參照圖15B)。然後，去除抗蝕劑掩模。
接著，形成覆蓋半導體層115、緩衝層117及雜質半導體層119的導電層121(參照圖15C)。
作為導電層121，可以適當地使用實施例模式1所示的佈線層123、125的材料及疊層結構。導電層121使用CVD法、濺射法或真空蒸鍍法形成。另外，也可以藉由使用銀、金或銅等的導電奈米膏並利用絲網印刷法或噴墨法等來進行配置和焙燒，而形成導電層121。然後，在導電層121上形成抗蝕劑掩模。
接下來，使用藉由第三光微影製程形成的抗蝕劑掩模對導電層121進行蝕刻，來形成佈線層123、125、電容電極127(參照圖16A)。佈線層123、125構成源極電極及汲極電極。較佳的使用濕蝕刻進行導電層121的蝕刻。藉由濕蝕刻，各向同性地對導電層進行蝕刻。其結果是，導電層比抗蝕劑掩模更向內縮退，來形成佈線層123、125。由此，佈線層123、125的側面和被蝕刻的源區及汲區129的側面不一致，而在佈線層123、125的側面的外側形成源區及汲區的側面。佈線層123、125不僅起到源極電極及汲極電極的作用，而且還起到信號線的作用。但是，不局限於此，也可以分別地設置信號線和佈線層123、125。
接著，使用藉由第三光微影製程形成的抗蝕劑掩模對被蝕刻的緩衝層117的一部分和雜質半導體層119進行蝕刻(參照圖16B)。到本製程為止形成半導體層115、緩衝層131、以及源區及汲區129。然後去除抗蝕劑掩模。圖18A示出此時的圖16B的俯視圖。
接著，較佳的進行乾蝕刻。作為乾蝕刻的條件，採用如下條件：不使露出的緩衝層131受到損壞，並且相對於該緩衝層131的蝕刻速度低。也就是，採用如下條件：幾乎不使露出的緩衝層131的表面受到損壞，並且幾乎不使露出的緩衝層131的厚度減少。作為蝕刻氣體，使用氯類氣體，典型地使用Cl2 氣體。此外，對於蝕刻方法沒有特別的限制，可以採用電感耦合型電漿(1CP：Inductively Coupled Plasma)方式、電容耦合型電漿(CCP：Capacitively Coupled Plasma)方式、電子迴旋共振電漿(ECR：Electron Cyclotron Resonance)方式、反應離子蝕刻(RIE：Reactive Ion Etching)方式等。
在此，進行如下條件的蝕刻作為可使用的蝕刻條件的一例，即將Cl2 氣體的流量設定為100sccm，將處理室內的壓力設定為0.67Pa，將下部電極的溫度設定為-10℃，對上部電極的線圈引入2000W的RF(13.56MHz)電力來產生電漿，對基板101一側不引入電力而將其設定為0W(即，無偏壓)，而進行30秒的蝕刻。較佳的將處理室內壁的溫度設定為大約80℃。
接著，也可以對緩衝層131的表面照射水電漿、氨電漿、氮電漿等。
藉由在反應空間引入以水蒸氣(H2 O蒸氣)為代表的以水為主要成分的氣體，來產生電漿，而可以進行水電槳處理。
如上所述，藉由在形成一對源區及汲區129之後，在不對緩衝層131造成損傷的條件下進一步進行乾蝕刻，可以去除存在於露出的緩衝層131上的殘渣等的雜質元素。另外，在進行乾蝕刻之後進行水電漿處理，可以去除抗蝕劑掩模的殘渣。藉由進行水電漿處理，可以確實地使源區和汲區之間的絕緣，並且降低完成的薄膜電晶體的截止電流並提高導通電流，而可以減少電特性的不均勻性。
注意，電漿處理等的製程不局限於上述順序，也可以在去除抗蝕劑掩模之前進行在無偏壓下的蝕刻、電漿處理。
藉由上述製程，可以製造根據本實施例模式的薄膜電晶體。根據本實施例模式的薄膜電晶體與實施例模式1所說明的薄膜電晶體同樣地可以應用於設置在以液晶顯示裝置為代表的顯示裝置的像素中的開關電晶體。因此，覆蓋該薄膜電晶體地形成絕緣層133。
接著，在絕緣層133中形成開口部134、136。藉由使用利用第四光微影製程形成的抗蝕劑掩模對絕緣層的一部分進行蝕刻，而可以形成該開口部134、136。注意，在使用感光樹脂形成絕緣層133的情況下，可以藉由第四光微影製程形成絕緣層133。然後，以通過該開口部134、136連接的方式在絕緣層133上設置像素電極層135。由此，可以製造圖17A所示的設置在顯示裝置的像素中的開關電晶體。
另外，絕緣層133可以與閘極絕緣層107同樣地形成。進而，較佳的使用緻密的氮化矽層設置絕緣層133，以便可以防止大氣中浮動的有機物、金屬或水蒸氣等的可能成為污染源的雜質元素的進入。
另外，可以使用包含具有透光性的導電高分子(也稱為導電聚合物)的導電組成物形成像素電極層135。較佳的是，像素電極層135的薄層電阻是10000Ω/□以下，並且波長是550nm時的透光率是70%以上。另外，包含在導電組成物中的導電高分子的電阻率較佳的是0.1Ω‧cm以下。
作為導電高分子，可以使用所謂的π電子共軛類導電高分子。例如，可以舉出聚苯胺或其衍生物、聚吡咯或其衍生物、聚噻吩或其衍生物、或者這些的兩種以上的共聚物等。
例如，可以使用包含氧化鎢的銦氧化物、包含氧化鎢的銦鋅氧化物、包含氧化鈦的銦氧化物、包含氧化鈦的銦錫氧化物、銦錫氧化物(以下表示為ITO)、銦鋅氧化物或添加有氧化矽的銦錫氧化物等形成像素電極層135。
與佈線層123、125等同樣地使用藉由第五光微影製程形成的抗蝕劑掩模，對像素電極層135進行蝕刻並構圖即可。
另外，雖然未圖示，但是也可以在絕緣層133和像素電極層135之間具有藉由旋塗法等形成的由有機樹脂構成的絕緣層。另外，藉由使用感光樹脂形成由該有機樹脂構成的絕緣層，可以縮減製程數目。
然後，在VA(Vertical Alignment；垂直定向)方式的液晶顯示裝置中，在採用將像素分割成多個部分並使分割了的像素的各部分的液晶取向不同的多疇方式(所謂的MVA方式)以擴大視角的情況下，較佳的在像素電極層135上形成突起物137。突起物137由絕緣層形成。圖18B示出此時的圖17B的俯視圖。
在此，在塗布包含感光丙烯的組成物形成厚度是0.9μm至1.0μm的組成物層之後，以90℃加熱120秒，來使組成物層乾燥。接著，在使用光掩模對組成物層進行曝光之後進行顯影而獲得預定的形狀。然後以230℃加熱1小時，形成由丙烯酸樹脂層構成的突起物137。
在像素電極層上形成突起物137的情況下，當像素電極的電壓處於截止狀態時，液晶垂直於取向膜表面地取向，但是突起物附近的液晶的取向相對於基板面稍微傾斜。當像素電極層的電壓處於導通狀態時，首先傾斜取向部的液晶傾斜。另外，突起部附近之外的液晶也受到這些液晶的影響，而依次向相同方向排列。其結果是，可以獲得相對於像素整體穩定的取向。就是說，以突起物為起點控制整個顯示部的取向。
另外，也可以在像素電極中設置槽縫，而代替在像素電極層上設置突起物。在此情況下，當對像素電極層施加電壓時，在槽縫附近產生電場畸變，可以與將突起物設置在像素電極層上的情況同樣地控制電場分佈及液晶取向。
藉由上述製程，可以製造一種元件基板，該元件基板可以用於液晶顯示裝置，並且其包括如下薄膜電晶體。在該薄膜電晶體中，與在通道形成區中具有非晶半導體的薄膜電晶體相比導通電流高，並與在通道形成區中具有微晶半導體的薄膜電晶體相比截止電流低。
實施例模式6
在本實施例模式中說明可以用於實施例模式5的緩衝層的形成製程。
在本實施例模式中，在沉積緩衝層111之前進行處理室內的清洗，然後使用氮化矽層覆蓋反應室內壁，來使緩衝層111包含氮，並將氧濃度抑制得較低，並使緩衝層111的氮濃度高於氧濃度。因為從閘極絕緣層107的形成到半導體層109的形成方法與實施例模式5同樣，所以在此，參照圖21以下說明從形成半導體層109到形成雜質半導體層113的製程。
在閘極絕緣層107上形成半導體層109。半導體層109是在後面的製程中受到圖案形成而成為半導體層115的層。首先，對處理室內引入用於沉積半導體層109的材料氣體。在此，作為一例，藉由與實施例模式5同樣的方法，形成大約是50nm的微晶半導體層作為半導體層109。然後，停止電漿的放電(圖21的半導體層形成211)。然後，從處理室241搬出基板101(圖21的卸載225)。
在從處理室241搬出基板101之後，例如將NF3 氣體引入處理室241，以進行處理室241內的清洗(圖21的清洗處理227)。然後，進行在處理室241中形成氮化矽層的處理(圖21的預塗處理233)。作為氮化矽層，採用與使用實施例模式5的閘極絕緣層形成的氮化矽層同樣的條件。藉由該處理，在處理室241的內壁上形成氮化矽層。然後，將基板101傳送到處理室241中(圖21的載入231)。
接著，將用於沉積緩衝層111的材料氣體引入處理室241內(圖21的氣體置換215)。接著，在半導體層109的整個面上形成緩衝層111。緩衝層111是在後面的製程中受到圖案形成而成為緩衝層131的層。在此，藉由與實施例模式5同樣的方法，可以形成大約80nm的在非晶結構中具有晶體區域的半導體層作為緩衝層。然後，停止電漿的放電(圖21的緩衝層形成217)。然後排出這些氣體而引入用於沉積雜質半導體層113的氣體(圖21的氣體置換219)。另外，與實施例模式5同樣地形成雜質半導體層113(圖21的雜質半導體層形成221)。
在本實施例模式中的處理室241的表面上形成有氮化矽層。在緩衝層111的形成製程中，當形成在處理室241內的氮化矽層暴露於電漿時氮離解，而可以在緩衝層111的沉積初期混入氮。
另外，在緩衝層111的形成製程中，當形成在處理室241內的氮化矽暴露於電漿時，氮，較佳的是NH基或NH2 基離解，而可以在緩衝層111的沉積初期混入氮，較佳的是NH基或NH2 基。進而，當沉積非晶半導體層時，有時對非晶半導體層的不同的懸空鍵進行交聯。另外，當沉積非晶半導體層時，有時飽和非晶半導體層的懸空鍵。
在藉由這種方法形成的緩衝層111中，藉由二次離子質量分析法測定的氮濃度在與半導體層109的介面具有峰值濃度，而隨著半導體層109的沉積，氮濃度降低。
如上所述，藉由至少在形成半導體層之前使用氮化矽層覆蓋處理室的內壁，可以將氧濃度抑制得較低而將氮濃度設定得高於氧濃度，並且可以形成在非晶結構中包括晶體區域的半導體層。
另外，藉由使用氮化矽層覆蓋處理室的內壁，也可以防止構成處理室的內壁的元素等混入到緩衝層中。
注意，如圖21的虛線237a所示，在緩衝層形成217中也可以將氨氣體流入到反應室內。另外，如虛線237b所示，也可以使用氮氣體而代替氨氣體。再者，也可以使用氨氣體及氮氣體。其結果是，緩衝層111的氮濃度提高。其結果是，形成微小晶粒或/及錐形的晶體區域作為晶體區域。
在藉由這種方法形成的緩衝層111中，藉由二次離子質量分析法測定的氮濃度在與半導體層109的介面具有峰值濃度，並在半導體層109的沉積方向上恒定。
另外，在上述說明中說明了一種方式，即在與形成半導體層109的處理室相同的處理室中形成緩衝層111，因此在形成半導體層109之後進行清洗處理和預塗處理。但是，本實施例模式也可以與實施例模式5組合來實施。就是說，也可以在沉積半導體層109，進行清洗處理227及預塗處理233，並且處理室241中形成氮化矽層之後，進行沖洗處理213。
藉由上述製程，可以製造一種薄膜電晶體，其中與在通道形成區中具有非晶半導體的薄膜電晶體相比導通電流高，並且與在通道形成區中具有微晶半導體的薄膜電晶體相比截止電流低。
實施例模式7
在本實施例模式中，說明可以應用於實施例模式5的緩衝層的形成製程。
在本實施例模式中，藉由將氮混入於緩衝層111的沉積氣體中，可以將氧濃度抑制得較低而使氮濃度高於氧濃度。因為從閘極絕緣層107到半導體層109的形成的方法與實施例模式5同樣，所以在此參照圖22下面說明從半導體層109到雜質半導體層113的形成。
在閘極絕緣層107上形成半導體層109。半導體層109是在後面的製程中受到圖案形成而成為半導體層115的層。首先，對處理室內引入用於沉積半導體層109的材料氣體。在此，作為一例，藉由與實施例模式5同樣的方法，形成大約50nm的微晶矽層作為半導體層109。然後，停止電漿的放電(圖22的半導體層的形成211)。然後，排出這些氣體並引入用於沉積緩衝層111的氣體(圖22的氣體轉換215)。
接下來，在半導體層109上形成緩衝層111。緩衝層111是在後面的製程中受到構圖而成為緩衝層131的層。在此，形成具有厚度是80nm的在非晶結構中具有晶體區域的矽層。以下表示此時的沉積條件。作為材料氣體採用流量20sccm的SiH4 、流量1480sccm的H2 及流量20sccm的1000ppmNH3 (氫稀釋)，並且將處理室內的壓力設定為280Pa，將基板溫度設定為280℃，並且以50W的輸出進行電漿放電。然後，停止電漿放電(圖22的緩衝層形成217)。然後，排出這些氣體，並且引入用於雜質半導體層113的沉積的氣體(圖22的氣體置換219)。另外，與實施例模式5同樣，形成雜質半導體層113(圖22的雜質半導體層形成221)。
在上述例子中，用於形成半導體層109的材料氣體中的H2 的流量是SiH4 的流量的150倍。由此，矽逐漸沉積。
另外，如虛線238所示那樣，也可以使用氮氣體代替氨氣體。
本實施例模式中的緩衝層111的原料氣體包含氮。如上所述，氮抑制結晶成長。因此，根據氨氣體的流量，伴隨緩衝層111的沉積，以半導體層109為晶種的結晶成長受到抑制，而正錐形的晶體區域成長。並且/或者，形成微小晶粒。注意，在該製程中有時也形成倒錐形的晶體區域。
在藉由這種方法形成的緩衝層111中，藉由二次離子質量分析法測定的氮濃度具有一定的濃度。
如上所述，藉由使緩衝層的沉積時的氣體包含氮，可以將氧濃度抑制得低，並且使氮濃度高於氧濃度，而可以形成包括晶體區域的半導體層。
實施例模式8
使用圖23及圖24表示與實施例模式5至實施例模式7相比氮濃度的分佈不同的在非晶結構中具有晶體區域的半導體層的製造方法。
在本實施例模式中，作為對緩衝層111添加氮的方法，進行如下步驟：在實施例模式6中，在進行半導體層形成211處理之後，藉由沖洗處理213將含有氮的氣體引入反應室內，並當形成緩衝層111時如實線239c所示那樣將含有氮的氣體再次引入到反應室內(參照圖23)。作為含有氮的氣體，在此使用氨氣體。另外，如虛線239d所示，也可以使用氮氣體而代替氨氣體。再者，也可以使用氨氣體及氮氣體。其結果是，在緩衝層111的沉積初期及沉積中氮濃度提高，而難以進行結晶成長。其結果是，如圖3B-3所示，在緩衝層131的中途晶體區域131f的成長停止，而在晶體區域131f的上面沉積非晶結構。或者，在晶體區域131f的上方形成微小晶粒。
或者，如圖3B-4所示，在從沉積初期開始到晶體區域成長之後，當將含有氮的氣體引入到反應室中時緩衝層111的氮濃度升高，而晶體區域的結晶成長停止。然後，藉由降低緩衝層111的氮濃度，形成晶核，進行結晶成長，而可以獲得層疊有多個倒錐形晶體區域的結構131g。
另外，作為對緩衝層111添加氮的方法，進行如下步驟：在實施例模式7中，在形成半導體層之後，當在反應室中形成氮化矽層並形成緩衝層111時，如實線239c所示那樣將含有氮的氣體再次引入到反應室內(參照圖24)。作為含有氮的氣體，在此使用氨氣體。另外，如虛線239d所示，也可以使用氮氣體而代替氯氣體。再者，也可以使用氨氣體及氮氣體。其結果是，在緩衝層111的沉積初期及沉積中氮濃度得到提高，而難以進行結晶成長。其結果是，如圖3B-3所示，在緩衝層131的中途晶體區域131f的成長停止，而在晶體區域131f的上面沉積非晶結構。或者，在晶體區域131f的上方形成微小晶粒。
或者，如圖3B-4所示，在從沉積初期開始到晶體區域成長之後，當將含有氮的氣體引入到反應室中時緩衝層111的氮濃度升高，而晶體區域的結晶成長停止。然後，藉由降低緩衝層111的氮濃度，形成晶核，進行結晶成長，而可以獲得層疊有多個倒錐形晶體區域的結構131g。
如上所述，藉由利用氮濃度控制緩衝層的上一側，即源區及汲區一側的晶體區域的尺寸，可以降低晶體區域的比率，而可以降低薄膜電晶體的截止電流。
實施例模式9
在本實施例模式中，說明實施例模式4所示的薄膜電晶體的製造方法。在本實施例模式中，也說明n型薄膜電晶體的製造方法。
與實施例模式5同樣地，藉由第一光微影製程在基板101上形成閘極電極層103及電容佈線105。
接著，覆蓋閘極電極層103地形成閘極絕緣層107、在非晶結構中具有晶體區域的半導體層141、雜質半導體層113以及導電層121。然後，在導電層121上形成藉由第二光微影製程形成的抗蝕劑掩模143(參照圖26A)。
作為形成閘極絕緣層107、在非晶結構中具有晶體區域的半導體層141以及雜質半導體層113的方法，採用實施例模式5中的除了反應室內的清洗處理227、預塗處理229、載入231、氣體置換209及半導體層形成211製程以外的方法，即可。具體而言，在圖20中，進行預處理201至SiON形成207的製程作為閘極絕緣層107的形成方法。接著，進行沖洗處理213至緩衝層形成217的製程作為在非晶結構中具有晶體區域的半導體層141的形成方法。接著，進行氣體置換219至排氣223的製程作為雜質半導體層113的形成方法。
也可以使用除了實施例模式6的半導體層形成211的製程以外的製程而代替上述形成方法。具體而言，在圖20中，進行預處理201至SiON形成207的製程作為閘極絕緣層107的形成方法。接著，進行圖21中的卸載225至緩衝層形成217的製程作為在非晶結構中具有晶體區域的半導體層141的形成方法。接著，進行氣體置換209至排氣223的製程作為雜質半導體層113的形成方法。
也可以使用除了實施例模式7的半導體形成211的製程以外的製程而代替上述形成方法。具體而言，在圖20中，進行預處理201至SiON形成207的製程作為閘極絕緣層107的形成方法。接著，進行圖22中的氣體置換215及至緩衝層形成217的製程作為在非晶結構中具有晶體區域的半導體層141的形成方法。接著，進行氣體置換219至排氣223的製程作為雜質半導體層113的形成方法。
抗蝕劑掩模143具有厚度不同的兩個區域，並且可以使用多級灰度掩模形成。藉由使用多級灰度掩模，使用的光掩模的數量減少而製程數減少，所以這是較佳的。在本實施例模式中，在形成半導體層的圖案的製程和分離源區和汲區的製程中可以使用多級灰度掩模。
多級灰度掩模是指可以以多級灰度的光量進行曝光的掩模，典型的是，以曝光區域、半曝光區域以及未曝光區域的三個步驟的光量進行曝光。藉由使用多級灰度掩模，可以以一次的曝光及顯影製程形成具有多種(典型的為兩種)厚度的抗蝕劑掩模。由此，藉由使用多級灰度掩模，可以削減光掩模的數量。
圖30A-1及30B-1示出典型的多級灰度掩模的截面圖。圖30A-1表示灰色調掩模180，而圖30B-1表示半色調掩模185。
圖30A-1所示的灰色調掩模180由在具有透光性的基板181上使用遮光層形成的遮光部182以及利用遮光層的圖案設置的衍射光柵部183構成。
衍射光柵部183藉由具有以用於曝光的光的解析度極限以下的間隔設置的狹縫、點或網眼等，而控制光的透過率。另外，設置在衍射光柵部183中的狹縫、點或網眼既可以是週期性的，又可以是非週期性的。
作為具有透光性的基板181，可以使用石英等。構成遮光部182及衍射光柵部183的遮光層使用鉻或氧化鉻等來設置。
在對灰色調掩模180照射用來曝光的光的情況下，如圖30A-2所示那樣與遮光部182重疊的區域的透光率成為0%，並且沒設置有遮光部182或衍射光柵部183的區域的透光率成為100%。另外，衍射光柵部183的透光率大致在10%至70%的範圍內，這可以根據衍射光柵的狹縫、點或網眼的間隔等調整。
圖30B-1所示的半色調掩模185由在具有透光性的基板186上使用半透過層形成的半透光部187以及使用遮光層形成的遮光部188構成。
可以使用MoSiN、MoSi、MoSiO、MoSiON、CrSi等的層形成半透光部187。遮光部188使用與灰色調掩模的遮光層同樣地使用鉻或氧化鉻等來設置。
在對半色調掩模185照射用來曝光的光的情況下，如圖30B-2所示那樣與遮光部188重疊的區域的透光率成為0%，並且沒設置有遮光部188或半透光部187的區域的透光率成為100%。另外，半透光部187的透光率大致在10%至70%的範圍內，這可以根據形成的材料的種類或形成的厚度等調整。
藉由使用多級灰度掩模進行曝光及顯影，可以形成具有厚度不同的區域的抗蝕劑掩模。
接下來，使用抗蝕劑掩模143對在非晶結構中具有晶體區域的半導體層141、雜質半導體層113及導電層121進行蝕刻。藉由該製程，對在非晶結構中具有晶體區域的半導體層141、雜質半導體層113及導電層121的每個元件進行分離，而形成在非晶結構中具有晶體區域的半導體層145、雜質半導體層147及導電層149(參照圖26B)。
接著，使抗蝕劑掩模143縮退，形成抗蝕劑掩模151。作為抗蝕劑掩模的縮退，使用利用氧電漿的灰化即可。在此，以在閘極電極上分離抗蝕劑掩模143的方式對抗蝕劑掩模143進行灰化。其結果是，分離抗蝕劑掩模151(參照圖27A)。
接著，使用抗蝕劑掩模151對導電層149進行蝕刻，來形成佈線層153、155(參照圖27B)。佈線層153、155構成源極電極及汲極電極。導電層149的蝕刻較佳的與實施例模式5所示的導電層121的蝕刻同樣地進行。
接著，在形成有抗蝕劑掩模151的情況下，對在非晶結構中具有晶體區域的半導體層145的一部分及雜質半導體層147進行蝕刻，來形成在非晶結構中具有晶體區域的半導體層159和源區及汲區157(參照圖27C)。然後，去除抗蝕劑掩模151。圖29A示出此時的圖27C的俯視圖。
接著，較佳的與實施例模式1同樣地進行乾蝕刻。再者，也可以對在非晶結構中具有晶體區域的半導體層159的表面照射水電漿、氨電漿及氮電漿等。
藉由上述製程，可以製造根據本實施例模式的薄膜電晶體。根據本實施例模式的薄膜電晶體與實施例模式5所說明的薄膜電晶體同樣地可以應用於設置在以液晶顯示裝置為代表的顯示裝置的像素中的開關電晶體。因此，覆蓋該薄膜電晶體地形成絕緣層133(參照圖28A)。
接著，在絕緣層133中形成開口部134、160。藉由使用利用第三光微影製程形成的抗蝕劑掩模，可以形成該開口部134、160。然後，以通過該開口部134、160連接的方式在絕緣層133上藉由第四光微影製程設置像素電極層135。像這樣，可以製造圖28B所示的顯示裝置的像素中的開關電晶體。
另外，雖然未圖示，但是也可以在絕緣層133和像素電極層135之間具有藉由旋塗法等形成的由有機樹脂構成的絕緣層。
然後，與實施例模式5同樣地在VA(Vertical Alignment；垂直定向)方式的液晶顯示裝置中，在採用將像素分割成多個部分並使分割了的像素的各部分的液晶取向不同的多疇方式(所謂的MVA方式)以擴大視角的情況下，較佳的在像素電極層135上形成突起物137(參照圖28C)。圖28B示出此時的圖28C的俯視圖。
藉由上述製程，可以以比實施例模式5少的掩模數目，製造具有與在通道形成區中具有非晶半導體的薄膜電晶體相比導通電流高，並與在通道形成區中具有微晶半導體的薄膜電晶體相比截止電流低的薄膜電晶體，並且可以用於液晶顯示裝置的元件基板。
實施例模式10
在本實施例模式中，說明實施例模式3所示的薄膜電晶體中的圖11所示的薄膜電晶體的製造方法。在此，特徵在於以兩個不同的條件形成在非晶結構中具有晶體區域的半導體層141。
因為閘極電極層的形成方法與實施例模式5相同，所以在此參照圖25以下說明從閘極絕緣層107到雜質半導體層113的形成。
首先，在CVD裝置的處理室241內加熱形成有閘極電極層103的基板，並且將用於沉積氮化矽層的材料氣體引入到處理室241內(圖25的預處理201)，以形成用作閘極絕緣層107的氮化矽層。
接著，形成氮化矽層作為閘極絕緣層107。作為此時的沉積條件，可以使用實施例模式5所示的SiN形成203的條件。
接著，將用於沉積在非晶結構中具有晶體區域的半導體層141的材料氣體引入到處理室241內(圖25的氣體置換209)。接著，以第一條件在閘極絕緣層107上形成在非晶結構中具有晶體區域的半導體層的一部分。其結果是，如圖13A及13B-1至13B-3所示的半導體層132i那樣，可以形成倒錐形的晶體區域。
另外，在閘極絕緣層107的最表面不是氮化矽層時，也可以如實施例模式5所示那樣在形成閘極絕緣層107之後進行圖20所示的沖洗處理213，而使氮吸著在閘極絕緣層107表面，然後進行氣體置換209及半導體層形成211。或者，如實施例模式6所示，也可以在形成閘極絕緣層107之後進行圖21所示的預塗處理233，來在處理室內形成氮化矽層，然後進行氣體置換209及半導體層形成211。
藉由上述第一條件，閘極絕緣層107的表面供給有氮。如上所述，氮抑制矽晶核的產生。因此，在半導體層的沉積的初期步驟中難以產生矽晶核。邊降低氮濃度邊進行半導體層的沉積，並且當氮濃度成為一定的值以下時，形成晶核。然後，該晶核成長，而形成錐形的晶體區域。或者，形成微小晶粒。
接著，引入用於沉積在非晶結構中具有晶體區域的半導體層141的材料氣體(圖25的氣體置換215)。在此，以第二條件形成在非晶結構中具有晶體區域的半導體層的殘餘部。在此，與實施例模式7所示的緩衝層形成217同樣地使用包含氮的氣體作為原料氣體。其結果是，如圖13A及13B-1至13B-3所示的半導體層132j那樣，可以形成正錐形的晶體區域。
因為藉由使用上述第二條件，抑制結晶成長並沉積半導體層132j，所以以包含在半導體層132i中的晶體區域為晶種的結晶成長受到抑制，而可以形成晶體區域的寬度變窄的結構，即正錐形的晶體區域。
接著，進行氣體置換219至排氣223的製程作為雜質半導體層113的形成方法。
藉由上述製程，可以在閘極絕緣層107上形成在非晶結構131b中具有四個角不是直角的四邊形，典型的是菱形的晶體區域132h的半導體層。
可以製造一種元件基板，該元件基板可以用於液晶顯示裝置，並且其包括如下薄膜電晶體。在該薄膜電晶體中，與在通道形成區中具有非晶半導體的薄膜電晶體相比導通電流高，並與在通道形成區中具有微晶半導體的薄膜電晶體相比截止電流低。
實施例模式11
在本實施例模式中，示出可以降低接觸電阻的薄膜電晶體的結構。具體而言，使用賦予一種導電型的雜質元素和含有氮的半導體層(下面表示為具有氮的雜質半導體層)形成實施例模式1至實施例模式9所示的源區及汲區。
在實施例模式5至實施例模式7中，具有氮的雜質半導體層藉由組合雜質半導體層和緩衝層的形成製程而形成。具體而言，在組合實施例模式5所示的在非晶結構中具有晶體區域的半導體層的形成製程和雜質半導體層的形成製程的情況下，在圖20中在緩衝層形成217和氣體置換219之間進行沖洗處理213，來提高緩衝層表面的氮濃度，而提高雜質半導體層的氮濃度，即可。
另外，在組合實施例模式6所示的在非晶結構中具有晶體區域的半導體層的形成製程和雜質半導體層的形成製程的情況下，在圖21中在緩衝層形成217和氣體置換219之間進行從卸載225到載入231，來在反應室的內側形成氮化矽層，提高反應室內的氮濃度，而提高雜質半導體層的氮濃度，即可。
另外，在組合實施例模式7所示的在非晶結構中具有晶體區域的半導體層的形成製程和雜質半導體層的形成製程的情況下，在圖22中在雜質半導體層形成221的製程中引入氨氣體或氮氣體，而提高雜質半導體層的氮濃度，即可。
藉由使源區及汲區含有賦予一種導電型的雜質元素和氮，可以降低源區及汲區的缺陷能級。另外，也有使源區及汲區含有賦予一種導電型的雜質元素和NH基或NH2 基的情況，根據該結構，可以降低源區及汲區的缺陷能級。因此，可以提高源區及汲區之間的導電率，並且可以降低接觸電阻。
實施例模式12
實施例模式1至實施例模式4所示的薄膜電晶體可以用於發光顯示裝置或發光裝置。作為發光顯示裝置或發光裝置的發光元件，典型地可以舉出利用電致發光的發光元件。利用電致發光的發光元件根據發光材料是有機化合物還是無機化合物而被大致分類，一般而言，前者稱為有機EL元件，後者稱為無機EL元件。
另外，可以在實施例模式5至實施例模式11所示的元件基板上形成發光元件來製造發光顯示裝置或發光裝置。
因為在本實施例模式的發光顯示裝置及發光裝置中，使用導通電流高且截止電流低的薄膜電晶體作為像素電晶體，所以可以製造圖像品質良好(例如高對比度)且耗電量低的發光顯示裝置及發光裝置。
實施例模式13
接下來，下面示出可以應用上述實施例模式的顯示裝置的顯示面板的結構的一例。
圖31A表示只另行形成信號線驅動電路303，並且使它連接到形成在基板301上的像素部302的顯示面板的方式。形成有像素部302、保護電路306、以及掃描線驅動電路304的元件基板使用實施例模式1至實施例模式12中的任一個所示的薄膜電晶體而形成。信號線驅動電路303由將單晶半導體用於通道形成區的電晶體、將多晶半導體用於通道形成區的電晶體、或將SOI(Silicon OnInsulator)用於通道形成區的電晶體構成即可。在將SOI用於通道形成區的電晶體中包括將設置在玻璃基板上的單晶半導體層用於通道形成區的電晶體。電源的電位及各種信號等藉由FPC305分別供給到像素部302、信號線驅動電路303、掃描線驅動電路304。也可以在信號線驅動電路303和FPC305之間以及信號線驅動電路303和像素部302之間的一方或雙方設置由實施例模式1至實施例模式12中的任一個所示的薄膜電晶體形成的保護電路306。作為保護電路306，也可以使用選自其他結構的薄膜電晶體、二極體、電阻元件及電容元件等中的一個或多個元件。
注意，也可以將信號線驅動電路及掃描線驅動電路形成在與像素部的像素電晶體相同的基板上。
此外，在另行形成驅動電路的情況下，並不需要將形成有驅動電路的基板貼附到形成有像素部的基板上，例如也可以貼附到FPC上。圖31B示出只另行形成信號線驅動電路313，並且FPC315和形成有形成在基板311上的像素部312、保護電路316、以及掃描線驅動電路314的元件基板連接的顯示面板的方式。像素部312、保護電路316以及掃描線驅動電路314可以使用上述實施例模式所示的薄膜電晶體形成。信號線驅動電路313藉由FPC315及保護電路316與像素部312連接。電源的電位及各種信號等藉由FPC315分別供給到像素部312、信號線驅動電路313、以及掃描線驅動電路314。也可以在FPC315和像素部312之間設置保護電路316。
另外，也可以藉由使用上述實施例模式所示的薄膜電晶體在與像素部相同的基板上只形成信號線驅動電路的一部分或掃描線驅動電路的一部分，並且另行形成其他部分並使該部分電連接到像素部。圖31C示出將信號線驅動電路具有的類比開關323a形成在與像素部322及掃描線驅動電路324相同的基板321上，並且將信號線驅動電路所具有的移位暫存器323b另行形成在不同的基板上而進行貼合的顯示面板的方式。像素部322、保護電路326及掃描線驅動電路324藉由使用上述實施例模式所示的薄膜電晶體形成。信號線驅動電路具有的移位暫存器323b藉由類比開關323a及保護電路326與像素部322連接。電源的電位及各種信號等藉由FPC325分別供給到像素部322、信號線驅動電路、掃描線驅動電路324。也可以在FPC325和類比開關323a之間設置保護電路326。
如圖31A至31C所示，在本實施例模式的顯示裝置中可以使用上述實施例模式所示的薄膜電晶體在與像素部相同基板上形成驅動電路的一部分或全部。
此外，對另行形成的基板的連接方法沒有特別的限制，可以使用已知的COG方式、引線鍵合方式、或者TAB方式等。此外，連接的位置只要能夠電連接，就不局限於圖31A至31C所示的位置。另外，也可以另行形成控制器、CPU、或記憶體等而連接。
此外，在本實施例模式中使用的信號線驅動電路具有移位暫存器和類比開關。或者，除了移位暫存器和類比開關之外，還可以具有緩衝器、位準轉移電路、源極電極跟隨器等其他電路。另外，不一定需要設置移位暫存器和類比開關，例如既可以使用像解碼器電路那樣的可以選擇信號線的其他電路代替移位暫存器，又可以使用鎖存器等代替類比開關。
實施例模式14
可以將由上述方式的薄膜電晶體構成的元件基板、以及使用該元件基板的顯示裝置等用於主動矩陣型顯示面板。換言之，在將這些組裝到顯示部中的所有電子設備都可以實施上述實施例模式。
作為這種電子設備，可以舉出影像拍攝裝置如攝像機和數位相機等、頭戴式顯示器(護目鏡型顯示器)、汽車導航、投影機、汽車音響、個人電腦、可擕式資訊終端(移動電腦、行動電話或電子書等)等。圖32A至32D示出了其一例。
圖32A是電視裝置。藉由將應用上述實施例模式的顯示面板組裝在框體中來可以完成電視裝置。由顯示面板形成主螢幕333，並且作為其他附屬裝置還具有揚聲器部339及操作開關等。
如圖32A所示，在框體331中組裝利用顯示元件的顯示用面板332，可以由接收器335接收普通的電視廣播。而且，藉由經由數據機334連接到採用有線或無線方式的通信網路，也可以進行單方向(從發送者到接收者)或雙方向(在發送者和接收者之間或在接收者之間)的資訊通信。藉由利用組裝到框體中的開關或遙控單元336，可以進行電視裝置的操作。也可以在該遙控單元336中設置有用於顯示輸出資訊的顯示部337。另外，還可以再顯示部337中設置上述實施例模式等的薄膜電晶體。另外，除了主螢幕333之外，還可以由第二顯示面板形成子螢幕338，而附加有顯示頻道或音量等的結構。在該結構中，可以將實施例模式1至實施例模式12中任一個所示的薄膜電晶體用於主螢幕333及子螢幕338中的一方或雙方。
圖33表示說明電視裝置的主要結構的方塊圖。在顯示面板中形成有像素部371。信號線驅動電路372和掃描線驅動電路373也可以以COG方式安裝到顯示面板。
作為其他外部電路的結構，視頻信號的輸入一側具有視頻信號放大電路375、視頻信號處理電路376、以及控制電路377等，其中視頻信號放大電路375放大由調諧器374接收的信號中的視頻信號，視頻信號處理電路376將從視頻信號放大電路375輸出的信號轉換為對應於紅色、綠色、藍色各種顏色的顏色信號，控制電路377將所述視頻信號轉換為驅動器IC的輸入規格。控制電路377將信號分別輸出到掃描線一側和信號線一側。在進行數位驅動的情況下，也可以採用如下結構，即在信號線一側設置信號分割電路378，並將輸入數位信號分割為m個來供給。
由調諧器374接收的信號中的音頻信號被傳送到音頻信號放大電路379，並且其輸出經過音頻信號處理電路380被供給到揚聲器383。控制電路381從輸入部382接收接收站(接收頻率)、音量的控制資訊，並且將信號傳送到調諧器374及音頻信號處理電路380。
當然，本實施例模式不局限於電視裝置而還可以應用於個人電腦的監視器、大面積的顯示媒體如火車站或機場等的資訊顯示板或者街頭上的廣告顯示板等。
如上所述，藉由將上述實施例模式所說明的薄膜電晶體應用於主螢幕333及子螢幕338的一方或雙方，可以製造圖像品質高且耗電量低的電視裝置。
圖32B表示行動電話341的一例。該行動電話341包括顯示部342、操作部343等。藉由將上述實施例模式所說明的薄膜電晶體應用於顯示部342，可以提高圖像品質且降低耗電量。
圖32C所示的便攜型電腦包括主體351、顯示部352等。藉由對顯示部352應用實施例模式1等所說明的薄膜電晶體，可以提高圖像品質且降低耗電量。
圖32D表示臺式照明設備，包括照明部361、燈罩362、可調整臂363、支柱364、台365、以及電源366等。藉由對照明部361應用上述實施例模式所說明的發光裝置來製造。藉由將實施例模式1等所說明的薄膜電晶體應用於照明部361，可以提高圖像品質且降低耗電量。
圖34A至34C表示行動電話的結構的一例，例如在顯示部中應用上述實施例模式所示的具有薄膜電晶體的元件基板及具有該元件基板的顯示裝置。圖34A是正視圖，圖34B是後視圖，圖34C是當滑動兩個框體時的展開圖。圖34A至34C所示的行動電話由兩個框體，即框體394以及框體385構成。圖34A至34C所示的行動電話具有行動電話和可擕式資訊終端雙方的功能，其內置有電腦，並且除了進行聲音通話之外還可以處理各種各樣的資料，也稱為智慧型行動電話(Smartphone)。
行動電話由兩個框體，即框體394以及框體385構成。框體394具備顯示部386、揚聲器387、麥克風388、操作鍵389、定位裝置390、表面影像拍攝裝置用透鏡391、外部連接端子插口392、以及耳機端子393等，並且框體385具備鍵盤395、外部記憶體插槽、背面影像拍攝裝置396、燈398等。此外，天線被內置在框體394中。
此外，行動電話還可以在上述結構的基礎上內置有非接觸IC晶片、小型記憶體件等。
在圖34A中相重合的框體394和框體385可以滑動，藉由滑動則如圖34C那樣展開。可以將應用上述實施例模式所示的顯示裝置安裝到顯示部386中，而根據使用方式其顯示方向適當地變化。由於在與顯示部386相同的面上具備表面影像拍攝裝置用透鏡391，所以可以進行視頻通話。此外，藉由將顯示部386用作取景器，可以利用背面拍攝裝置396以及燈398進行靜態圖像以及動態圖像的攝影。
除了聲音通話之外，揚聲器387和麥克風388可以用於視頻通話、聲音的錄音以及再現等的用途。利用操作鍵389可以進行電話的撥打和接收、電子郵件等的簡單的資訊輸入、畫面的滾動、以及游標移動等。
此外，當處理的資訊較多如製作檔、用作可擕式資訊終端等時，使用鍵盤395是較方便的。藉由可以使相重合的框體394和框體385(圖34A)滑動，並如圖34C那樣展開而用於可擕式資訊終端。另外，藉由使用鍵盤395及定位裝置390可以順利地進行操作。外部連接端子插口392可以與AC適配器以及USB電纜等的各種電纜連接，而可以進行充電以及與個人電腦等的資料通信。此外，藉由對外部記憶體插槽插入記錄媒體，可以進行更大量的資料儲存以及移動。
框體385的背面(圖34B)具備背面影像拍攝裝置396及燈398，並且可以將顯示部386用作取景器而可以進行靜態圖像以及動態圖像的攝影。
此外，除了上述功能結構之外，還可以具備紅外線通信功能、USB埠、數位電視(one-seg)接收功能、非接觸IC晶片或耳機插口等。
藉由將上述實施例模式所說明的薄膜電晶體用於像素中，可以提高圖像品質且降低耗電量。
實施例1
在本實施例中，圖35A及35B表示藉由利用STEM(掃描透射電子顯微鏡；Scanning Transmission Electron Microscopy)觀察使用實施例模式6製造的薄膜電晶體的截面形狀的圖像。
首先，使用圖15A至16C表示薄膜電晶體的製程。
在基板101上形成閘極電極層103。
在此，作為基板101使用厚度是0.7mm的玻璃基板(由康寧公司製造的EAGLE2000)。
使用流量是50sccm的氬離子對鉬靶子進行濺射來在基板上形成厚度是150nm的鉬層。接著，在對鉬層上塗布抗蝕劑之後，使用第一光掩模進行曝光和顯影，來形成抗蝕劑掩模。
接著，使用該抗蝕劑掩模對鉬層進行蝕刻，來形成閘極電極層103。在此，使用ICP(Inductively Coupled Plasma；電感耦合電漿)蝕刻裝置，並且蝕刻條件是如下條件，即ICP功率是800W；偏壓功率是100W；壓力是1.5Pa；以及使用流量是25sccm的氟化碳、流量是25sccm的氯、及流量是10sccm的氧作為蝕刻氣體。
然後，去除抗蝕劑掩模。
接著，在閘極電極層103及基板101上，不暴露於大氣地連續地形成閘極絕緣層107、半導體層109、緩衝層111及雜質半導體層113(參照圖15A)。
在此，層疊氮化矽層及氧氮化矽層作為閘極絕緣層107。首先，藉由電漿CVD法形成厚度是110nm的氮化矽層。以下表示此時的沉積條件。將材料氣體設定為流量是40sccm的SiH4 、流量是500sccm的H2 、流量是550sccm的N2 及流量是140sccm的NH3 ，將處理室內的壓力設定為100Pa，將基板溫度設定為280℃，將RF電源頻率設定為13.56MHz，並且將RF電源的電力設定為370W，而進行電漿放電。接著，藉由電漿CVD法形成厚度是110nm的氧氮化矽層。以下表示此時的沉積條件。將原料氣體設定為流量是30sccm的SiH4 及流量是1200sccm的N2 O，將處理室內的壓力設定為40Pa，將基板溫度設定為280℃，將RF電源頻率設定為13.56MHz，並且將RF電源的電力設定為50W，而進行電漿放電。
接著，從處理室搬出基板101，在使用NF3 氣體清洗處理室內之後，將用於形成保護層的材料氣體導入到處理室內，而進行在處理室內形成非晶矽層作為保護層的處理。以下表示此時的沉積條件。將材料氣體設定為流量是300sccm的SiH4 ，將處理室內的壓力設定為160Pa，將基板溫度設定為280℃，將RF電源頻率設定為13.56MHz，並且將RF電源的電力設定為120W，而進行電漿放電。
然後，將基板101搬入到處理室內，並且在閘極絕緣層107上形成厚度是5nm的微晶矽層作為半導體層109。以下表示此時的沉積條件。將材料氣體設定為流量是10sccm的SiH4 及流量是1500sccm的H2 ，將處理室內的壓力設定為280Pa，將基板溫度設定為280℃，將RF電源頻率設定為13.56MHz，並且將RF電源的電力設定為50W，而進行電漿放電。
接著，在半導體層109上形成厚度55nm的在非晶結構中具有晶體區域的矽層作為緩衝層111。以下表示此時的沉積條件。將材料氣體設定為流量是20sccm的SiH4 、流量是1250sccm的H2 及流量是250sccm的100ppmNH3 (氫稀釋)，將處理室內的壓力設定為280Pa，將基板溫度設定為280℃，將RF電源頻率設定為13.56MHz，並且將RF電源的電力設定為50W，而進行電漿放電。
接著，在緩衝層111上形成添加有磷的厚度是50nm的非晶矽層作為雜質半導體層113。以下表示此時的沉積條件。將材料氣體設定為流量是100sccm的SiH4 及流量是170sccm的0.5%磷化氫(氫稀釋)，將沉積溫度設定為280℃，將壓力設定為170Pa，將RF電源頻率設定為13.56MHz，並且將RF電源的電力設定為60W，而進行電漿放電。
接著，在將抗蝕劑塗布在雜質半導體層113上之後，使用第二光掩模進行曝光和顯影，而形成抗蝕劑掩模。接著，使用該抗蝕劑掩模對半導體層109、緩衝層111及雜質半導體層113進行蝕刻，而形成半導體層115、緩衝層117及雜質半導體層119(參照圖15B)。在此，使用ICP蝕刻裝置，並且蝕刻條件是如下條件，即ICP功率是150W；偏壓功率是40W；壓力是1.0Pa；使用流量是100sccm的氯作為蝕刻氣體；以及蝕刻時間是78秒。
接著，如圖15C所示，形成覆蓋閘極絕緣層107、半導體層115、緩衝層117及雜質半導體層119的導電層121。在此，使用流量是50sccm的氬離子對鉬靶子進行濺射，而形成厚度是300nm的鉬層。
接著，在將抗蝕劑塗布在導電層121上之後，使用第三光掩模進行曝光和顯影，而形成抗蝕劑掩模。使用該抗蝕劑掩模對導電層121進行濕蝕刻，來如圖16A所示形成佈線層123、125。注意，在本實施例中，佈線層123、125的平面形狀是直線型。
接著，使用抗蝕劑掩模對雜質半導體層119進行蝕刻，來形成源區及汲區129。注意，在該製程中，緩衝層117的表面的一部分也被蝕刻而成為緩衝層131(參照圖16B)。在此，使用ICP蝕刻裝置，並且蝕刻條件是如下條件，即ICP功率是150W；偏壓功率是40W；壓力是1.0Pa；蝕刻氣體是流量100sccm的氯；以及蝕刻時間是33秒。將此時的緩衝層131的厚度設定為40nm。然後去除抗蝕劑掩模。
接著，對緩衝層131、源區及汲區129表面照射氟化碳電漿，並且去除殘留在緩衝層131中的雜質。在此，使用ICP蝕刻裝置，並且蝕刻條件是如下條件，即源功率是1000W；偏壓功率是0W；壓力是0.67Pa；蝕刻氣體是流量100sccm的氟化碳；以及蝕刻時間是30秒。
接著，形成厚度是300nm的氮化矽層作為絕緣層133(參照圖16C)。此時的沉積條件是如下條件，即將原料氣體設定為流量是20sccm的SiH4 、流量是220sccm的NH3 、流量是450sccm的氮及流量是450sccm的氫；將處理室內的壓力設定為160Pa；將基板溫度設定為280℃；將RF電源頻率設定為13.56MHz；並且將RF電源的電力設定為150W，而進行電漿放電。
接著，在將抗蝕劑塗布在絕緣層上之後，使用第四光掩模進行曝光和顯影，而形成抗蝕劑掩模。使用該抗蝕劑掩模對絕緣層的一部分進行乾蝕刻，來使佈線層125露出。並且，對絕緣層及閘極絕緣層107的一部分進行乾蝕刻，來使閘極電極層103露出。在此，使用ICP蝕刻裝置，並且以如下條件進行蝕刻處理，即ICP功率是475W；偏壓功率是300W；壓力是5.5Pa；以及蝕刻氣體是流量50sccm的CHF3 及流量100sccm的氦，而進行電漿放電。然後，作為蝕刻氣體使用流量是142.5sccm的氦進行蝕刻處理。然後去除抗蝕劑掩模。
接著，在絕緣層上形成導電層。在此，藉由濺射法形成厚度是50nm的包含氧化矽的ITO作為導電層。
接著，在將抗蝕劑塗布在導電層上之後，使用第五光掩模進行曝光和顯影，而形成抗蝕劑掩模。使用該抗蝕劑掩模對導電層的一部分進行乾蝕刻，來形成像素電極層135。接著，在去除抗蝕劑掩模之後，以250℃進行1小時的加熱，而焙燒包含氧化矽的ITO。
藉由上述製程，製造薄膜電晶體及連接到薄膜電晶體的像素電極。
接著，圖35A表示使用STEM觀察上述薄膜電晶體的截面的圖像，並且圖35B表示圖35A的示意圖。
在圖35B中，將作為閘極絕緣層107形成的氮化矽層表示為SiN，並且將氧氮化矽層表示為SiON。另外，將半導體層115表示為μc-Si，並且將緩衝層131表示為緩衝層。另外，將源區及汲區129表示為n+ a-Si，並且將佈線層123表示為Mo。
如圖35A及35B所示，在緩衝層131中形成有錐形的晶體區域。並且可以觀察到形成有從半導體層115以正錐形延伸到緩衝層的晶體區域。由此，也可以說緩衝層131的非晶結構和晶體區域的介面是凹凸狀的。
實施例2
在本實施例中，表示使用實施例模式6製造的薄膜電晶體的電特性。
首先，使用圖15A至16C表示薄膜電晶體的製程。
在基板101上形成閘極電極層103。
在此，作為基板101使用厚度是0.7mm的玻璃基板(由康寧公司製造的EAGLE2000)。
與實施例1同樣地在基板上形成厚度是150nm的鉬層。接著，在將抗蝕劑塗布在鉬層上之後，使用第一光掩模進行曝光和顯影，來形成抗蝕劑掩模。
接著，與實施例1同樣地使用該抗蝕劑掩模對鉬層進行蝕刻，來形成閘極電極層103。然後，去除抗蝕劑掩模。
接著，在閘極電極層103及基板101上連續地形成閘極絕緣層107、半導體層109、緩衝層111及雜質半導體層113(參照圖15A)。
在此，層疊氮化矽層及氧化矽層作為閘極絕緣層107。首先，以實施例1同樣的條件藉由電漿CVD法形成厚度是110nm的氮化矽層。接著，藉由電漿CVD法形成厚度是110nm的氮化矽層。此時的沉積條件是如下條件，即將正矽酸乙酯(Tetraethyl Orthosilicate：TEOS)的流量設定為15sccm，並將O2 的流量設定為750sccm，並且導入材料氣體來使其穩定；將處理室內的壓力設定為100Pa；將上部電極的溫度設定為300℃；將下部電極的溫度設定為297℃；將RF電源頻率設定為27MHz；以及將RF電源的電力設定為300W，而進行電漿放電。
接著，以與實施例1同樣的條件在閘極絕緣層107上形成厚度是5nm的微晶矽層作為半導體層109。
接著，以與實施例1同樣的條件在半導體層109上形成厚度是75nm的具有在非晶結構中具有晶體區域的矽層作為緩衝層111。
接著，以與實施例1同樣的條件在緩衝層111上形成添加有磷的厚度是50nm的非晶矽層作為雜質半導體層113。
接著，在將抗蝕劑塗布在雜質半導體層113上之後，使用第二光掩模進行曝光和顯影，來形成抗蝕劑掩模。接著，使用該抗蝕劑掩模對半導體層109、緩衝層111及雜質半導體層113進行蝕刻，來形成半導體層115、緩衝層117及雜質半導體層119(參照圖15B)。在此，使用與實施例1同樣的蝕刻條件。
接著，如圖15C所示，形成覆蓋閘極絕緣層107、半導體層115、緩衝層117及雜質半導體層119的導電層121。在此，以與實施例1同樣的條件形成厚度是300nm的鉬層。
接著，在將抗蝕劑塗布在導電層121上之後，使用第三光掩模進行曝光和顯影，來形成抗蝕劑掩模。使用該抗蝕劑掩模對導電層121進行濕蝕刻，來如圖16A所示地形成佈線層123、125。注意，在本實施例中，佈線層123、125的平面形狀是直線型。
接著，使用抗蝕劑掩模對雜質半導體層119進行蝕刻，來形成源區及汲區129。注意，在該製程中，緩衝層117的表面的一部分也被蝕刻而成為緩衝層131(參照圖16B)。在此，使用與實施例1同樣的蝕刻條件。將此時的緩衝層131的厚度設定為40nm。
接著，對緩衝層131、源區及汲區129的表面照射氟化碳電漿，並且去除殘留在緩衝層131中的雜質。在此，使用ICP蝕刻裝置，並且使用如下蝕刻條件，即電源功率是1000W；壓力是0.67Pa；蝕刻氣體是流量100sccm的氟化碳；以及蝕刻時間是30秒。
接著，對緩衝層131、源區及汲區129的表面照射氫電漿。在此，使用ICP蝕刻裝置，並且使用如下條件，即在電源功率是1800W；壓力是66.5Pa；以及流量是300sccm的水蒸氣氣氛中產生電漿，並且照射該電漿180秒。然後剝離抗蝕劑。
接著，形成氮化矽層作為絕緣層133。在此，使用與實施例1同樣的條件形成厚度是300nm的氮化矽層。
接著，在將抗蝕劑塗布在絕緣層上之後，使用第四光掩模進行曝光和顯影，來形成抗蝕劑掩模。使用該抗蝕劑掩模對絕緣層的一部分進行乾蝕刻，來使佈線層125露出。並且，對絕緣層及閘極絕緣層107的一部分進行乾蝕刻，來使閘極電極層103露出。在此，使用與實施例1同樣的蝕刻條件。然後去除殘留的抗蝕劑掩模。
藉由上述製程製造薄膜電晶體。
圖36A及36B表示然後測定薄膜電晶體的電特性的結果。將此時的閘極電壓的測定間隔設定為0.25V。另外，將進行測定時的溫度設定為室溫。注意，將本實施例的薄膜電晶體的通道長度設定為3.4μm，並且將其通道寬度設定為20μm。注意，在此，將通道寬度W設定為閘極電極的寬度。另外，半導體層115的寬度是22μm。另外，將薄膜電晶體的閘極絕緣層的厚度設定為110nm的氮化矽層(介電常數7)及110nm的氧化矽層(介電常數4.1)而計算電場效應遷移率。另外，使用實線表示汲極電壓是1V及10V時的電流電壓特性。另外，在圖36A中使用虛線表示汲極電壓是1V時的電場效應遷移率，而在圖36B中使用虛線表示汲極電壓是10V時的電場效應遷移率。
表1表示以下的測定結果。注意，在此表示測定16個薄膜電晶體時的平均值。
‧導通電流(Ion)(汲極電壓；10V，閘極電壓；15V)
‧最小截止電流(Ioff min)(汲極電壓；10V)
‧截止電流(Ioff)(汲極電壓；10V，閘極電壓；(最小截止電流的閘極電壓-10)V)
‧導通/截止比
‧臨界值電壓(Vth)(汲極電壓；10V)
‧最大電場效應遷移率(μFE max)(汲極電壓；1V)
‧最大電場效應遷移率(μFE max)(汲極電壓；10V)
由上所述，藉由作為閘極絕緣層使用以TEOS為原料的氧化矽層，作為半導體層使用微晶矽層，並作為緩衝層使用具有在非晶結構中具有晶體區域的矽層，可以製造電場效應遷移率高的薄膜電晶體。
比較例
在此，作為比較例表示不具有緩衝層而具有微晶矽層作為通道形成層的薄膜電晶體的電特性。
首先，使用圖15A至16C表示薄膜電晶體的製程。閘極電極層103以與實施例1同樣的條件形成。
以與實施例1同樣的條件層疊氮化矽層及氧化矽層作為閘極絕緣層107。
然後，在將基板從CVD裝置的處理室搬出到待命室之後，使用氟化氮對處理室內進行清洗。接著，在處理室內形成非晶矽層。以下表示此時的沉積條件。將材料氣體設定為流量是40sccm的SiH4 ，將處理室內的壓力設定為160Pa，將處理室內的溫度設定為280℃，將RF電源頻率設定為13.56MHz，並且將RF電源的電力設定為120W，而進行電漿放電。
接著，將基板搬入到處理室內，並且以與實施例1同樣的條件在閘極絕緣層上形成厚度是80nm的微晶矽層作為半導體層109。
接著，以與實施例1同樣的條件在半導體層上形成厚度是50nm的添加有磷的微晶矽層作為雜質半導體層113(參照圖15A，但是除了緩衝層111以外)。以下表示此時的沉積條件。將原料氣體設定為流量是10sccm的SiH4 、流量是30sccm的0.5vol% PH3 (H2 稀釋)及流量是1500sccm的H2 ，將處理室內的壓力設定為280Pa，將基板溫度設定為280℃，將RF電源頻率設定為13.56MHz，並且將RF電源的電力設定為300W，而進行電漿放電。
接著，在將抗蝕劑塗布在雜質半導體層上之後，使用第二光掩模進行曝光和顯影，來形成抗蝕劑掩模。接著，使用該抗蝕劑掩模對半導體層、雜質半導體層進行蝕刻，來形成半導體層115、雜質半導體層119(參照圖15B，但是不包括緩衝層117)。在此，使用與實施例1同樣的蝕刻條件。
接著，形成覆蓋閘極絕緣層、半導體層、雜質半導體層的導電層(參照圖15C，但是不包括緩衝層117)。在此，以與實施例1同樣的條件形成厚度是300nm的鉬層。
接著，在將抗蝕劑塗布在導電層上之後，使用第三光掩模進行曝光和顯影，來形成抗蝕劑掩模。使用該抗蝕劑掩模對導電層進行濕蝕刻，來形成佈線層123、125(參照圖16A，但是不包括緩衝層117)。注意，在本實施例中，佈線層123、125的平面形狀是直線型。
接著，使用抗蝕劑掩模對雜質半導體層119進行蝕刻，來形成源區及汲區129。注意，在該製程中，半導體層109的表面的一部分也被蝕刻(參照圖16B，但是不包括緩衝層131)。在此，使用與實施例1同樣的蝕刻條件。
接著，與實施例1同樣地對露出的半導體層、源區及汲區129表面照射氟化碳電漿，並且去除殘留在半導體層中的雜質。
接著，對露出的半導體層、源區及汲區129表面照射水電漿。
接著，與實施例1同樣地形成氮化矽層。
接著，在將抗蝕劑塗布在絕緣層上之後，使用第四光掩模進行曝光和顯影，來形成抗蝕劑掩模。使用該抗蝕劑掩模對絕緣層的一部分進行乾蝕刻，來使佈線層125露出。並且，對絕緣層及閘極絕緣層107的一部分進行乾蝕刻，來使閘極電極層103露出。在此，使用與實施例1同樣的蝕刻條件。然後去除殘留的抗蝕劑掩模。
藉由上述製程，製造薄膜電晶體。
圖46A及46B表示然後測定薄膜電晶體的電特性的結果。將此時的閘極電壓的測定間隔設定為0.25V。另外，將進行測定時的溫度設定為室溫。注意，將本實施例的薄膜電晶體的通道長度設定為3.4μm，並且將其通道寬度設定為24μm。注意，在此，將通道寬度W設定為閘極電極的寬度。另外，半導體層115的寬度是26μm。另外，將薄膜電晶體的閘極絕緣層的厚度設定為110nm的氮化矽層(介電常數7)及110nm的氧化矽層(介電常數4.1)而計算電場效應遷移率。另外，使用實線表示汲極電壓是1V及10V時的電流電壓特性。另外，在圖46A中使用虛線表示汲極電壓是1V時的電場效應遷移率，而在圖46B中使用虛線表示汲極電壓是10V時的電場效應遷移率。
表2表示以下的測定結果。注意，在此表示測定16個薄膜電晶體時的平均值。
‧導通電流(Ion)(汲極電壓；10V，閘極電壓；15V)
‧最小截止電流(Ioff min)(汲極電壓；10V)
‧截止電流(Ioff)(汲極電壓；10V，閘極電壓；(最小截止電流的閘極電壓-10)V)
‧導通/截止比
‧臨界值電壓(Vth)(汲極電壓；10V)
‧最大電場效應遷移率(μFE max)(汲極電壓；1V)
‧最大電場效應遷移率(μFE max)(汲極電壓；10V)
如上所述，藉由作為閘極絕緣層使用以TEOS為原料的氧化矽層，作為半導體層使用微晶矽層，並作為緩衝層使用具有在非晶結構中具有晶體區域的矽層，可以製造電場效應遷移率高的薄膜電晶體。另外，如本實施例所示，與比較例的薄膜電晶體比較起來，藉由設置在非晶結構中具有晶體區域的矽層作為緩衝層，可以降低截止電流。即，可以製造導通截止比高的薄膜電晶體。
接著，圖37A及37B表示在本實施例中製造的薄膜電晶體的BT(偏壓，溫度)試驗結果。
首先，測定薄膜電晶體的初期特性，然後進行BT試驗，而檢查特性的劣化。將此時的閘極電壓的測定間隔設定為0.25V。另外，將測定時的溫度設定為室溫。在此，以BT試驗後的臨界值電壓減初期特性的臨界值電壓得到的值表示ΔVth。
圖37A及37B所示的測定結果的BT試驗的壓力條件是：基板溫度是85℃；汲極電壓VD是0.1V；源極電壓VS是0V；以及閘極電壓VG是＋30V。另外，將測定物件的薄膜電晶體的通道長度L的設計值設定為10μm，而將通道寬度W的設計值設定為20μm。注意，在此將通道寬度W設定為閘極電極的寬度。另外，半導體層115的寬度是22μm。另外，將薄膜電晶體的閘極絕緣層的厚度設定為110nm的氮化矽層(介電常數7)及110nm的氧化矽層(介電常數4.1)。
圖37A表示在本實施例中製造的薄膜電晶體的ΔVth。圖37B表示具有厚度是70nm的非晶矽層的薄膜電晶體的ΔVth代替本實施例的薄膜電晶體的半導體層及緩衝層。另外，以虛線表示從BT試驗結果1萬秒後的ΔVth值的近似直線。
如圖37A所示，根據虛線所示的近似直線可以預料到1000秒後的ΔVth是0.43V，而10年後的ΔVth是＋7.3V。另外，如圖37B所示，根據虛線所示的近似曲線可以預料到1000秒後的ΔVth是+2.3V，而10年後的ΔVth是+567V。
根據圖37A及37B，可知與在通道形成區中具有非晶矽層的反交錯電晶體相比，本實施例所示的薄膜電晶體的臨界值電壓的變化小。由此，根據本實施例，可以製造可靠性高的薄膜電晶體。
實施例3
在本實施例中，表示使用實施例模式6製造的薄膜電晶體的電特性。
首先，使用圖15A至16C表示薄膜電晶體的製程。
在基板101上形成閘極電極層103。
在此，作為基板101使用厚度是0.7mm的玻璃基板(康寧公司製造的EAGLE2000)。
與實施例1同樣地在基板上形成厚度是150nm的鉬層。接著，在將抗蝕劑塗布在鉬層上之後，使用第一光掩模進行曝光和顯影，來形成抗蝕劑掩模。
接著，與實施例1同樣地使用該抗蝕劑掩模對鉬層進行蝕刻，來形成閘極電極層103。然後，去除抗蝕劑掩模。
接著，在閘極電極層103及基板101上連續地形成閘極絕緣層107、半導體層109、緩衝層111及雜質半導體層113(參照圖15A)。
在此，與實施例2同樣地層疊氮化矽層及氧化矽層作為閘極絕緣層107。
接著，在閘極絕緣層107上形成厚度是7nm的微晶矽層作為半導體層109。此時的沉積條件是：將材料氣體設定為流量10sccm的SiH4 、流量1500sccm的H2 及流量2000sccm的Ar；將處理室內的壓力設定為280Pa；將基板溫度設定為280℃；將RF電源頻率設定為13.56MHz；以及將RF電源的電力設定為50W，而進行電漿放電。
接著，在半導體層109上形成厚度是175nm的在非晶結構中具有晶體區域的矽層作為緩衝層111。以下表示此時的沉積條件。將材料氣體設定為流量30sccm的SiH4 、流量1475sccm的H2 及流量25sccm的1000ppmNH3 (氫稀釋)，將處理室內的壓力設定為280Pa，將基板溫度設定為280℃，並且將RF電源的電力設定為50W，而進行電漿放電。
接著，以與實施例1同樣的條件在緩衝層111上形成添加有磷的厚度是50nm的非晶矽層作為雜質半導體層113。
接著，在將抗蝕劑塗布在雜質半導體層113上之後，使用第二光掩模進行曝光和顯影，來形成抗蝕劑掩模。接著，使用該抗蝕劑掩模對半導體層109、緩衝層111及雜質半導體層113進行蝕刻，來形成半導體層115、緩衝層117及雜質半導體層119(參照圖15B)。在此，使用ICP蝕刻裝置，並且蝕刻條件是如下條件，即ICP功率是1000W；偏壓功率是80W；壓力是1.51Pa；使用流量是100sccm的氯作為蝕刻氣體；以及蝕刻時間是78秒。然後，去除抗蝕劑掩模。
接著，如圖15C所示，形成覆蓋閘極絕緣層107、半導體層115、緩衝層117及雜質半導體層119的導電層121。在此，以實施例1同樣的條件形成厚度是300nm的鉬層。
接著，在將抗蝕劑塗布在導電層121上之後，使用第三光掩模進行曝光和顯影，來形成抗蝕劑掩模。使用該抗蝕劑掩模對導電層121進行濕蝕刻，來如圖16A所示形成佈線層123、125。注意，在本實施例中，佈線層123、125的平面形狀是直線型。
接著，使用抗蝕劑掩模對雜質半導體層119進行蝕刻，來形成源區及汲區129。注意，在該製程中，緩衝層117的表面的一部分也被蝕刻而成為緩衝層131(參照圖16B)。在此，使用ICP蝕刻裝置，並且蝕刻條件是如下條件，即ICP功率是1000W；偏壓功率是50W；壓力是1.5Pa；蝕刻氣體是流量100sccm的氯；以及蝕刻時間是35秒。將此時的緩衝層131的厚度設定為165nm。然後去除抗蝕劑掩模。
接著，對緩衝層131、源區及汲區129表面照射氟化碳電漿，並且去除殘留在緩衝層131中的雜質。在此，使用ICP蝕刻裝置，並且蝕刻條件是如下條件，即電源功率是1000W；偏壓功率是0W；壓力是0.67Pa；蝕刻氣體是流量100sccm的氟化碳；以及蝕刻時間是30秒。
接著，對緩衝層131、源區及汲區129表面照射水電漿。在電源功率是1800W；壓力是66.5Pa；以及流量是300sccm的水蒸氣氣氛中產生電漿，並且照射該電漿180秒。然後，剝離殘留的抗蝕劑掩模。
接著，形成氮化矽層作為絕緣層133。在此，使用與實施例1同樣的條件形成厚度是300nm的氮化矽層。
接著，在將抗蝕劑塗布在絕緣層上之後，使用第四光掩模進行曝光和顯影，來形成抗蝕劑掩模。使用該抗蝕劑掩模對絕緣層的一部分進行乾蝕刻，來使佈線層125露出。並且，對絕緣層及閘極絕緣層107的一部分進行乾蝕刻，來使閘極電極層103露出。在此，使用與實施例1同樣的蝕刻條件。然後去除抗蝕劑掩模。
藉由上述製程製造薄膜電晶體。
圖38A及38B表示然後測定薄膜電晶體的電特性的測定結果。注意，將通道長度L設定為4μm，而將通道寬度W設定為20μm來製造本實施例的薄膜電晶體。注意，在實際上，通道長度L是3.53μm，而通道寬度W是20μm。注意，在此，將通道寬度設定為閘極電極的寬度。另外，半導體層115的寬度是22μm。另外，將薄膜電晶體的閘極絕緣層的厚度設定為110nm的氮化矽層(介電常數7)及110nm的氧化矽層(介電常數4.1)而計算電場效應遷移率。另外，使用實線表示汲極電壓是1V及10V時的電流電壓特性。另外，在圖38A中使用虛線表示汲極電壓是1V時的電場效應遷移率，而在圖38B中使用虛線表示汲極電壓是10V時的電場效應遷移率。
表3表示以下的測定結果。注意，在此表示測定16個薄膜電晶體時的平均值。
‧導通電流(Ion)(汲極電壓；10V，閘極電壓；15V)
‧最小截止電流(Ioff min)(汲極電壓；10V)
‧截止電流(Ioff)(汲極電壓；10V，閘極電壓；(最小截止電流的閘極電壓-10)V)
‧導通/截止比
‧臨界值電壓(Vth)(汲極電壓；10V)
‧最大電場效應遷移率(μFE max)(汲極電壓；1V)
‧最大電場效應遷移率(μFE max)(汲極電壓；10V)
由上所述，藉由使緩衝層131的厚度厚於實施例2，可以降低汲極電壓是10V的截止電流。另外，根據圖表，可知在臨界值電壓附近汲極電流的上升陡峭。另外，可以瞭解到薄膜電晶體的電特性的不均勻降低。
實施例4
接著，圖39表示對氧化矽層、微晶矽層及在非晶結構中具有晶體區域的矽層的疊層結構進行離子銑削加工的截面TEM像。這是在玻璃基板上形成厚度是100nm的氧化矽層401，在該氧化矽層401上形成厚度是5nm的微晶矽層402，在該氧化矽層402上形成厚度是145nm的緩衝層403，並且在該緩衝層403上形成厚度是100nm的非晶矽層404而構成的。注意，沒觀察到緩衝層403及非晶矽層404的介面。另外，在非晶矽層404上設置保護層405。
在此，以與實施例2所示的氧化矽層同樣的條件形成氧化矽層401。
以與實施例1的微晶矽層同樣的條件形成微晶矽層402。
以下表示緩衝層403的沉積條件。作為材料氣體採用流量30sccm的SiH4 、流量1475sccm的H2 及流量25sccm的1000ppmNH3 (氫稀釋)，將處理室內的壓力設定為280Pa，將基板溫度設定為280℃，將RF電源頻率設定為13.56MHz，並且將RF電源的電力設定為50W。以上述條件進行電漿放電。
以下表示非晶矽層404的沉積條件。作為材料氣體採用流量280sccm的SiH4 及流量300sccm的H2 ，將處理室內的壓力設定為170Pa，將基板溫度設定為280℃，將RF電源頻率設定為13.56MHz，並且將RF電源的電力設定為60W。以上述條件進行電漿放電。
圖40表示圖39中的區域406的放大圖。
在圖40中，在氧化矽層401上觀察到具有短程序列的多個方格花紋。
圖41A表示圖40中的氧化矽層401、微晶矽層402及緩衝層403的放大圖。另外，圖41B表示圖41A的＊6近旁的放大圖，圖41C表示圖41A的＊5近旁的放大圖，圖41D表示圖41A的＊4近旁的放大圖，圖41E表示圖41A的＊3近旁的放大圖，圖41G表示圖41A的＊1及＊2近旁的放大圖，並且圖41H表示圖41A的＊9近旁的放大圖。另外，圖41F表示示意性地表示圖41E的方格花紋的圖。根據圖41E、41F、41G，在＊1、＊2、＊3附近觀察到具有短程序列的方格花紋。另一方面，根據圖41B、41C、41D及41H，在＊4至＊6、＊9附近沒觀察到方格花紋，而可以瞭解到其是非晶結構。
由此，可知圖41A中的＊4至＊6、＊9所示的非晶結構中具有圖41A的＊1、＊2、＊3所示的晶體區域。
接著，圖42表示圖39所示的緩衝層403中的＊7附近的放大圖。根據圖42，可知在＊7中沒觀察到方格花紋，並且其具有非晶體結構。
實施例5
在本實施例中，表示使用實施例模式6製造的薄膜電晶體的電特性。
首先，使用圖15A至16C表示薄膜電晶體的製程。
在基板101上形成閘極電極層103。
在此，作為基板101使用厚度是0.7mm的玻璃基板(由康寧公司製造的EAGLE2000)。
與實施例1同樣地在基板上形成厚度是150nm的鉬層。接著，在將抗蝕劑塗布在鉬層上之後，使用第一光掩模進行曝光和顯影，來形成抗蝕劑掩模。
接著，與實施例1同樣地使用該抗蝕劑掩模對鉬層進行蝕刻，來形成閘極電極層103。然後，去除抗蝕劑掩模。
接著，在閘極電極層103及基板101上連續地形成閘極絕緣層107、半導體層109、緩衝層111及雜質半導體層113(參照圖15A)。
在此，與實施例2同樣地層疊氮化矽層及氧化矽層作為閘極絕緣層107。
接著，以與實施例3同樣的條件在閘極絕緣層107上形成厚度是50nm的微晶矽層作為半導體層109。
接著，在半導體層109上形成厚度是175nm的在非晶結構中具有晶體區域的矽層作為緩衝層111。以下表示此時的沉積條件。將材料氣體設定為流量40sccm的SiH4 、流量1475sccm的H2 及流量25sccm的1000ppmNH3 (氫稀釋)，將處理室內的壓力設定為280Pa，將基板溫度設定為280℃，並且將RF電源的電力設定為100W，而進行電漿放電。
接著，以與實施例1同樣的條件在緩衝層111上形成添加有磷的厚度是50nm的非晶矽層作為雜質半導體層113。
接著，在將抗蝕劑塗布在雜質半導體層113上之後，使用第二光掩模進行曝光和顯影，來形成抗蝕劑掩模。接著，使用該抗蝕劑掩模對半導體層109、緩衝層111及雜質半導體層113進行蝕刻，來形成半導體層115、緩衝層117及雜質半導體層119(參照圖15B)。在此，使用ICP蝕刻裝置，並且蝕刻條件是如下條件，即ICP功率是1000W；偏壓功率是80W；壓力是1.51Pa；以及使用流量是100sccm的氯作為蝕刻氣體。然後，去除抗蝕劑掩模。
接著，如圖15C所示，形成覆蓋閘極絕緣層107、半導體層115、緩衝層117及雜質半導體層119的導電層121。在此，在使用流量20sccm的氬離子對鈦靶子進行濺射來形成厚度是50nm的鈦層之後，使用流量50sccm的氬離子對鋁靶子進行濺射來形成厚度是200nm的鋁層，然後使用流量20sccm的氬離子對鈦靶子進行濺射來形成厚度是50nm的鈦層。
接著，在將抗蝕劑塗布在導電層121上之後，使用第三光掩模進行曝光和顯影，來形成抗蝕劑掩模。使用該抗蝕劑掩模對導電層121及雜質半導體層119進行乾蝕刻，來形成佈線層123、125以及源區及汲區129。注意，在該製程中，緩衝層117的表面的一部分也被蝕刻而成為緩衝層131(參照圖16B)。另外，在本實施例中，佈線層123、125的平面形狀是直線型。在此，使用ICP蝕刻裝置，並且蝕刻條件是如下條件，即ICP功率是450W；偏壓功率是100W；壓力是1.9Pa；以及蝕刻氣體是流量60sccm的氯化硼及流量20sccm的氯。注意，將此時的半導體層115及緩衝層131的總合厚度設定為205nm。然後去除抗蝕劑掩模。
接著，對緩衝層131、源區及汲區129表面照射氟化碳電漿，並且去除殘留在緩衝層131中的雜質。在此，使用ICP蝕刻裝置，並且蝕刻條件是如下條件，即電源功率是1000W；偏壓功率是0W；壓力是0.67Pa；蝕刻氣體是流量100sccm的氟化碳；以及蝕刻時間是30秒。
接著，形成氮化矽層作為絕緣層133。在此，使用與實施例1同樣的條件形成厚度是300nm的氮化矽層。
接著，在將抗蝕劑塗布在絕緣層上之後，使用第四光掩模進行曝光和顯影，來形成抗蝕劑掩模。使用該抗蝕劑掩模對絕緣層的一部分進行乾蝕刻，來使佈線層125露出。並且，對絕緣層及閘極絕緣層107的一部分進行乾蝕刻，來使閘極電極層103露出。在此，使用與實施例1同樣的蝕刻條件。然後去除抗蝕劑掩模。
藉由上述製程製造薄膜電晶體。
圖45A及45B表示薄膜電晶體的電特性的測定結果。將此時的閘極電壓的測定間隔設定為0.25V。另外，將進行測定時的溫度設定為室溫。注意，將通道長度L設定為4μm，而將通道寬度W設定為20μm來製造本實施例的薄膜電晶體。注意，在此，將通道寬度設定為閘極電極的寬度。另外，半導體層115的寬度是22μm。另外，將薄膜電晶體的閘極絕緣層的厚度設定為110nm的氮化矽層(介電常數7)及110nm的氧化矽層(介電常數4.1)而計算電場效應遷移率。另外，使用實線表示汲極電壓是1V及10V時的電流電壓特性。另外，在圖45A中使用虛線表示汲極電壓是1V時的電場效應遷移率，而在圖45B中使用虛線表示汲極電壓是10V時的電場效應遷移率。
表4表示以下的測定結果。注意，在此表示測定16個薄膜電晶體時的平均值。
‧導通電流(Ion)(汲極電壓；10V，閘極電壓；15V)
‧最小截止電流(Ioff min)(汲極電壓；10V)
‧截止電流(Ioff)(汲極電壓；10V，閘極電壓；(最小截止電流的閘極電壓-10)V)
‧導通/截止比
‧臨界值電壓(Vth)(汲極電壓；10V)
‧最大電場效應遷移率(μFE max)(汲極電壓；1V)
‧最大電場效應遷移率(μFE max)(汲極電壓；10V)
如上所述，藉由使半導體層115的厚度厚於實施例3，載流子的移動量增加，而可以使導通電流及電場效應遷移率上升。另外，從藉由使半導體層115的厚度厚於實施例3，導通電流上升而截止電流沒有上升這一點可知：藉由使用在非晶結構中具有晶體區域的矽層作為緩衝層，可以降低截止電流。另外，藉由將接觸於雜質半導體層的佈線設定為鈦層，與佈線是鉬層的實施例2及實施例3相比其接觸電阻降低，所以可以使導通電流及電場效應遷移率上升。
實施例6
在本實施例中，表示緩衝層和薄膜電晶體的截止電流的關係。在本實施例中，比較作為緩衝層的原料氣體使用氨的薄膜電晶體和作為緩衝層的原料氣體不使用氨的薄膜電晶體。
首先，使用圖15A至16C表示薄膜電晶體的製程。注意，樣品1及樣品2的緩衝層的沉積條件不同，但是其他條件都相同。
在基板101上形成閘極電極層103。
與實施例1同樣地在基板上形成厚度是150nm的鉬層。接著，在將抗蝕劑塗布在鉬層上之後，使用第一光掩模進行曝光並顯影，來形成抗蝕劑掩模。
接著，與實施例1同樣地使用該抗蝕劑掩模對鉬層進行蝕刻，來形成閘極電極層103。然後，去除抗蝕劑掩模。
接著，在閘極電極層103及基板101上連續地形成閘極絕緣層107、半導體層109、緩衝層111及雜質半導體層113(參照圖15A)。
在此，與實施例2同樣地層疊氮化矽層及氧化矽層作為閘極絕緣層107。
接著，以與實施例3同樣的條件在閘極絕緣層107上形成厚度是10nm的微晶矽層作為半導體層109。
接著，在半導體層109上形成厚度是175nm的緩衝層111。
在樣品1中，使用包含氨的原料氣體形成緩衝層。以下表示此時的沉積條件。將材料氣體設定為流量40sccm的SiH4 、流量1475sccm的H2 、流量25sccm的1000ppmNH3 (氫稀釋)及流量25sccm的Ar，將處理室內的壓力設定為280Pa，將基板溫度設定為280℃，並且將RF電源的電力設定為100W，而進行電漿放電。
在樣品2中，使用不包含氨的原料氣體形成緩衝層。以下表示此時的沉積條件。將材料氣體設定為流量40sccm的SiH4 、流量1500sccm的H2 及流量是2000sccm的Ar，將處理室內的壓力設定為280Pa，將基板溫度設定為280℃，並且將RF電源的電力設定為100W，而進行電漿放電。即，使用從樣品1的原料氣體排除氨的條件。
接著，以與實施例1同樣的條件在緩衝層111上形成添加有磷的厚度是50nm的非晶矽層作為雜質半導體層113。
接著，在將抗蝕劑塗布在雜質半導體層113上之後，使用第二光掩模進行曝光和顯影，來形成抗蝕劑掩模。接著，使用該抗蝕劑掩模對半導體層109、緩衝層111及雜質半導體層113進行蝕刻，而形成半導體層115、緩衝層117及雜質半導體層119(參照圖15B)。在此，使用與實施例5同樣的條件。然後，去除抗蝕劑掩模。
接著，如圖15C所示，形成覆蓋閘極絕緣層107、半導體層115、緩衝層117及雜質半導體層119的導電層121。在此，以與實施例1同樣的條件形成厚度是300nm的鉬層。
接著，在將抗蝕劑塗布在導電層121上之後，使用第三光掩模進行曝光和顯影，來形成抗蝕劑掩模。如圖16A所示，使用該抗蝕劑掩模對導電層121進行濕蝕刻，來形成佈線層123、125。另外，在本實施例中，佈線層123、125的平面形狀是直線型。
接著，使用抗蝕劑掩模對雜質半導體層119進行蝕刻，來形成源區及汲區129。注意，在該製程中，緩衝層117的表面的一部分也被蝕刻而成為緩衝層131(參照圖16B)。在此，使用與實施例1同樣的蝕刻條件。將此時的緩衝層131的厚度設定為155nm。然後去除抗蝕劑掩模。
接著，對緩衝層131、源區及汲區129表面照射氟化碳電漿，並去除殘留在緩衝層131中的雜質。在此，使用與實施例5同樣的條件去除殘留在緩衝層中的雜質。然後，對佈線層123、125及緩衝層131的表面進行清洗。
接著，對緩衝層131、源區及汲區129表面照射水電漿。在此，使用與實施例2同樣的條件。
接著，形成氮化矽層作為絕緣層133(參照圖16C)。在此，使用與實施例1同樣的條件形成厚度是300nm的氮化矽層。
接著，將抗蝕劑塗布在絕緣層上之後，使用第四光掩模進行曝光和顯影，來形成抗蝕劑掩模。使用該抗蝕劑掩模對絕緣層的一部分進行乾蝕刻，來使佈線層125露出。另外，對絕緣層及閘極絕緣層107的一部分進行乾蝕刻，來使閘極電極層103露出。在此，使用與實施例1同樣的蝕刻條件。然後，去除抗蝕劑掩模。
藉由上述製程製造樣品1及樣品2的薄膜電晶體。
圖47表示薄膜電晶體的電特性的測定結果。將此時的閘極電壓的測定間隔設定為0.25V。另外，將進行測定時的溫度設定為室溫。注意，將通道長度L設定為4μm，而將通道寬度W設定為20μm來製造本實施例的樣品1和樣品2的薄膜電晶體。注意，在此，將通道寬度設定為閘極電極的寬度。另外，半導體層115的寬度是22μm。另外，以橫軸為汲極電壓，以縱軸為汲極電流，並且將閘極電壓設定為-5V、-10V、-15V一定，來測定汲極電壓是1V至30V時的汲極電流(在此，稱為截止電流)。
在圖47中，實線471表示閘極電壓是-5V時的樣品1的薄膜電晶體的截止電流，實線473表示閘極電壓是-10V時的樣品1的薄膜電晶體的截止電流，並且實線475表示閘極電壓是-15V時的樣品1的薄膜電晶體的截止電流。另外，虛線477表示閘極電壓是-5V時的樣品2的薄膜電晶體的截止電流，虛線481表示閘極電壓是-10V時的樣品2的薄膜電晶體的截止電流，並且虛線479表示閘極電壓是-15V時的樣品2的薄膜電晶體的截止電流。
根據圖47，在樣品1及樣品2中對相同閘極電壓時的截止電流進行比較，可知樣品1的截止電流低於樣品2的截止電流。即，可知藉由使用利用氨作為原料氣體形成的包含氮的在非晶結構中具有晶體區域的矽層作為緩衝層，截止電流降低。這是因為藉由使用氨作為原料氣體來進行形成，包含在緩衝層中的缺陷降低的緣故。
實施例7
在本實施例中，以下表示當在實施例模式1所示的模擬中使用NH基對晶粒介面中的Si的懸空鍵進行交聯時的LUMO狀態。
圖5及圖6分別表示使用O原子對Si的晶粒介面進行交聯的模式(模式1)和使用NH基對Si的晶粒介面進行交聯的模式(模式2)每一個的LUMO(最低未佔據分子軌道)的樣子。在此，LUMO是處於激發狀態的電子進入的最低能量的分子軌道，其相當於能帶理論中的傳導帶(CB)下端的軌道。因此，LUMO可以解釋為有助於載流子傳導的電子的波函數，並是決定載流子的移動率的軌道。
接著，調查模式1及模式2的LUMO來自哪個原子的哪個軌道。LUMO的波函數可以以構成膜的原子的原子軌道的線型鍵合(就是，純量倍數的和)進行表示。
另外，根據每個線型鍵合的係數的絕對值的2乘方可知各Si原子軌道、H原子軌道、O原子軌道及N原子軌道的存在概率，並且根據符號可知各原子軌道彼此具有鍵合性(相同符號)還是具有反鍵合性(不同符號)。
接著，圖43A表示在模式1的晶粒介面附近構成LUMO的主要原子軌道的示意圖，而圖43B表示在模式2的晶粒介面附近構成LUMO的主要原子軌道的示意圖。在此，陰影線不同的區域是指波函數的符號彼此相反。在此，表示Si原子的s軌道452、456、Si原子的p軌道451、453、455、457、O原子的2s軌道454、N原子的2s軌道458、H原子的1s軌道459。
如圖43A所示那樣，在使用O原子對Si的晶粒介面進行交聯的情況下，O原子的2s軌道454的相位與晶粒介面兩側的Si原子的sp3 軌道(3s軌道452＋3p軌道453、3s軌道456＋3p軌道455)的相位不同。換言之，O原子的2s軌道454有助於原子之間的鍵合，但是因為其波函數的擴大小，所以不能夠連接電子雲。從而，可以認為其無助於提高導電率。
另一方面，如圖43B所示那樣，在使用NH基對Si的晶粒介面進行交聯的情況下，N原子的2s軌道458的相位與晶粒介面兩側的Si原子的sp3 軌道(3s軌道452＋3p軌道453、3s軌道456＋3p軌道455)的相位不同。換言之，N原子的2s軌道458不能夠連接電子雲。但是，藉由H原子的1s軌道459混合，相同符號區域的Si原子的sp3 軌道(3s軌道452＋3p軌道453)、H原子的1s軌道459及Si的sp3 軌道(3s軌道456＋3p軌道455)成為鍵合性軌道，而能夠連接電子雲。從而，可以認為提高其導電率。
以上的結果可以解釋為：因為LUMO處於激發狀態(能量高)，所以一般而言如圖44A所示那樣，由原子軌道的反鍵合性軌道構成。在如圖43A的模式1所示的使用O原子對Si的晶粒介面進行的交聯，或者如圖43B的模式2所示的使用NH基對Si的晶粒介面進行的交聯中，O原子及N原子的2s軌道454、458與Si原子的sp3 軌道(3s軌道452＋3p軌道453、3s軌道456＋3p軌道455)也反鍵合(位相相反)。在反鍵合性軌道的情況下，是指在電子雲中產生節。因此，在圖43A的模式1所示的使用O原子對Si的晶粒介面進行的交聯的情況下，電子雲不連接。另一方面，在如圖43B的模式2所示的使用NH基對Si的晶粒介面進行的交聯的情況下，雖然N原子的2s軌道458和Si的sp3 軌道(3s軌道452＋3p軌道453、3s軌道456＋3p軌道455)形成反鍵合性軌道，但是因為存在有H原子，所以H的1s軌道459和Si的sp3 軌道(3s軌道452＋3p軌道453、3s軌道456＋3p軌道455)如圖44B所示，可以形成鍵合性軌道。換言之，因為在NH基中存在有H原子，所以可以連接電子雲。
另外，雖然CH2 基具有H，但是因為CH2 基中的C原子或H原子的原子軌道鍵合的分子軌道構成更高的能量的分子軌道，所以其不包括在構成LUMO(最低未佔據分子軌道)的原子軌道中。因此，可以認為即使藉由使用CH2 基對Si的晶粒介面進行的交聯，電子雲也不連接。
如上所述，在使用NH基進行交聯的Si的晶粒介面的LUMO中，晶粒介面兩端的Si原子的sp3 軌道與N原子的2s軌道具有相反位相，但是其與H原子的1s軌道具有相同位相。因此，H原子的1s軌道對電子雲起橋樑作用。其結果是，可知電子雲連接，並且形成載流子的路徑。另外，可以預料到：為了在Si的晶粒介面中電子雲連接，需要具有交聯基中的原子軌道構成LUMO的原子(例如，O交聯的O原子、NH基中的N原子和H原子)並具有能夠具有與Si的sp3 軌道相同位相的原子(例如，NH基的H原子)。
101．．．基板
103．．．閘極電極層
105．．．電容佈線
107．．．閘極絕緣層
109．．．半導體層
111．．．緩衝層
113．．．雜質半導體層
115．．．半導體層
117．．．緩衝層
118．．．微晶半導體
119．．．雜質半導體層
121．．．導電層
123．．．佈線層
125．．．佈線層
127．．．電容電極
129．．．源區及汲區
131．．．緩衝層
132．．．半導體層
133．．．絕緣層
134．．．開口部
135．．．像素電極層
136．．．開口部
137．．．突起物
141．．．半導體層
143．．．抗蝕劑掩模
145．．．半導體層
147．．．雜質半導體層
149．．．導電層
151．．．抗蝕劑掩模
153．．．佈線層
155．．．佈線層
157．．．源區及汲區
159．．．半導體層
171．．．區域
172．．．區域
173．．．區域
174．．．區域
180．．．灰色調掩模
181．．．基板
182．．．遮光部
183．．．衍射光柵部
185．．．半色調掩模
186．．．基板
187．．．半透光部
188．．．遮光部
192．．．晶粒介面
193．．．O原子
194．．．NH基
195．．．氮原子
196．．．波函數
197．．．波函數
198．．．波函數
199．．．波函數
201．．．預處理
203．．．SiN形成
205．．．氣體置換
207．．．SiON形成
209．．．氣體置換
211．．．半導體層形成
213．．．沖洗處理
215．．．氣體置換
217．．．緩衝層形成
219．．．氣體置換
221．．．雜質半導體層形成
223．．．排氣
225．．．卸載
227．．．清洗處理
229．．．預塗處理
231．．．載入
233．．．預塗處理
234．．．虛線
241．．．處理室
242．．．載物台
243．．．氣體供應部
244．．．簇射極板
245．．．排氣口
246．．．上部電極
247．．．下部電極
248．．．交流電源
249．．．溫度控制部
250．．．氣體供應單元
251．．．排氣單元
252．．．汽缸
253．．．壓力調節閥
254．．．停止閥
255．．．質量流量控制器
256．．．蝶閥
257．．．導氣閥
258．．．渦輪分子泵
259．．．乾燥泵
260．．．低溫泵
261．．．電漿CVD裝置
301．．．基板
302．．．像素部
303．．．信號線驅動電路
304．．．掃描線驅動電路
305．．．FPC
306．．．保護電路
311．．．基板
312．．．像素部
313．．．信號線驅動電路
314．．．掃描線驅動電路
315．．．FPC
316．．．保護電路
321．．．基板
322．．．像素部
324．．．掃描線驅動電路
325．．．FPC
326．．．保護電路
331．．．框體
332．．．顯示用面板
333．．．主螢幕
334．．．數據機
335．．．接收器
336．．．遙控單元
337．．．顯示部
338．．．子螢幕
339．．．揚聲器部
341．．．行動電話
342．．．顯示部
343．．．操作部
351．．．主體
352．．．顯示部
361．．．照明部
362．．．燈罩
363．．．可調整臂
364．．．支柱
365．．．台
366．．．電源
371．．．像素部
372．．．信號線驅動電路
373．．．掃描線驅動電路
374．．．調諧器
375．．．視頻信號放大電路
376．．．視頻信號處理電路
377．．．控制電路
378．．．信號分割電路
379．．．音頻信號放大電路
380．．．音頻信號處理電路
381．．．控制電路
382．．．輸入部
383．．．揚聲器
385．．．框體
386．．．顯示部
387．．．揚聲器
388．．．麥克風
389．．．操作鍵
390．．．定位裝置
391．．．表面影像拍攝裝置用透鏡
392．．．外部連接端子插口
393．．．耳機端子
394．．．框體
395．．．鍵盤
396．．．背面影像拍攝裝置
398．．．燈
401．．．氧化矽層
402．．．微晶矽層
403．．．緩衝層
404．．．非晶矽層
405．．．保護層
406．．．區域
451．．．p軌道
452．．．s軌道
453．．．p軌道
454．．．s軌道
455．．．p軌道
456．．．s軌道
457．．．P軌道
458．．．s軌道
459．．．s軌道
471．．．實線
473．．．實線
475．．．實線
477．．．虛線
479．．．虛線
481．．．虛線
483．．．缺陷
491．．．虛線
493．．．細實線
495．．．粗實線
115a．．．針狀結晶
115b．．．晶粒介面
115c．．．非晶結構
115d．．．非晶層
118a．．．微晶半導體粒子
118b．．．微晶半導體
131a．．．晶體區域
131b．．．非晶結構
131c．．．微小晶粒
131d．．．晶體區域
131e．．．晶體區域
131f．．．晶體區域
131g．．．結構
131h．．．晶體區域
131i．．．晶體區域
131j．．．晶體區域
131k．．．晶粒介面
132a．．．晶體區域
132b．．．晶結構
132c．．．微小晶粒
132d．．．晶體區域
132e．．．晶體區域
132f．．．晶體區域
132g．．．結構
132h．．．晶體區域
132i．．．半導體層
132j．．．半導體層
191a．．．H原子
191b．．．氫原子
235a．．．虛線
235b．．．虛線
236a．．．虛線
236b．．．虛線
237a．．．虛線
237b．．．虛線
239c．．．實線
239d．．．虛線
在附圖中：
圖1A及1B是說明根據本發明的一個實施例的薄膜電晶體的一例的圖；
圖2A至2C是說明根據本發明的一個實施例的薄膜電晶體所具有的半導體層的圖；
圖3A、3B-1至3B-4、3C及3D是說明根據本發明的一個實施例的薄膜電晶體所具有的半導體層的圖；
圖4A至4D是說明根據本發明的一個實施例的薄膜電晶體所具有的半導體層的圖；
圖5是說明根據本發明的一個實施例的薄膜電晶體所具有的半導體層的圖；
圖6是說明根據本發明的一個實施例的薄膜電晶體所具有的半導體層的圖；
圖7是說明根據本發明的一個實施例的薄膜電晶體所具有的半導體層的圖；
圖8是說明根據本發明的一個實施例的薄膜電晶體所具有的半導體層的圖；
圖9是說明根據本發明的一個實施例的薄膜電晶體的一例的圖；
圖10A及10B是說明根據本發明的一個實施例的薄膜電晶體所具有的半導體層的圖；
圖11是說明根據本發明的一個實施例的薄膜電晶體的一例的圖；
圖12A、12B-1至12B-4、12C及12D是說明根據本發明的一個實施例的薄膜電晶體所具有的半導體層的圖；
圖13A及13B-1至13B-3是說明根據本發明的一個實施例的薄膜電晶體所具有的半導體層的圖；
圖14A及14B是說明根據本發明的一個實施例的薄膜電晶體的一例的圖；
圖15A至15C是說明根據本發明的一個實施例的薄膜電晶體的製造方法的一例的圖；
圖16A至16C是說明根據本發明的一個實施例的薄膜電晶體的製造方法的一例的圖；
圖17A及17B是說明根據本發明的一個實施例的薄膜電晶體的製造方法的一例的圖；
圖18A及18B是說明根據本發明的一個實施例的薄膜電晶體的製造方法的一例的圖；
圖19是說明可以應用於根據本發明的一個實施例的薄膜電晶體的製造方法的裝置的圖；
圖20是說明根據本發明的一個實施例的薄膜電晶體的製造方法的時序圖的一例的圖；
圖21是說明根據本發明的一個實施例的薄膜電晶體的製造方法的時序圖的一例的圖；
圖22是說明根據本發明的一個實施例的薄膜電晶體的製造方法的時序圖的一例的圖；
圖23是說明根據本發明的一個實施例的薄膜電晶體的製造方法的時序圖的一例的圖；
圖24是說明根據本發明的一個實施例的薄膜電晶體的製造方法的時序圖的一例的圖；
圖25是說明根據本發明的一個實施例的薄膜電晶體的製造方法的時序圖的一例的圖；
圖26A及26B是說明根據本發明的一個實施例的薄膜電晶體的製造方法的一例的圖；
圖27A至27C是說明根據本發明的一個實施例的薄膜電晶體的製造方法的一例的圖；
圖28A至28C是說明根據本發明的一個實施例的薄膜電晶體的製造方法的一例的圖；
圖29A及29B是說明根據本發明的一個實施例的薄膜電晶體的製造方法的一例的圖；
圖30A-1、30A-2及圖30B-1、30B-2是說明可以應用於本發明的一個實施例的多級灰度掩模的圖；
圖31A至31C是說明可以應用本發明的一個實施例的薄膜電晶體的顯示面板的圖；
圖32A至32D是說明可以應用本發明的一個實施例的薄膜電晶體的電子設備等的圖；
圖33是說明可以應用本發明的一個實施例的薄膜電晶體的電子設備等的圖；
圖34A至34C是說明可以應用本發明的一個實施例的薄膜電晶體的電子設備等的圖；
圖35A及35B是說明在實施例1中製造的薄膜電晶體的截面結構的圖；
圖36A及36B是說明在實施例2中製造的薄膜電晶體的電特性的圖；
圖37A及37B是說明在實施例2中製造的薄膜電晶體的可靠性的圖；
圖38A及38B是說明在實施例3中製造的薄膜電晶體的電特性的圖；
圖39是說明實施例4所示的截面TEM像的圖；
圖40是說明實施例4所示的截面TEM像的圖；
圖41A至41H是說明實施例4所示的截面TEM像的圖；
圖42是說明實施例4所示的截面TEM像的圖；
圖43A及43B是說明半導體層的原子軌道的圖；
圖44A及44B是說明半導體層的原子軌道的圖；
圖45A及45B是說明在實施例5中製造的薄膜電晶體的電特性的圖；
圖46A及46B是說明在比較例中製造的薄膜電晶體的電特性的圖；
圖47是說明在實施例6中製造的薄膜電晶體的電特性的圖；
圖48是說明根據本發明的一個實施例的薄膜電晶體所具有的半導體層的圖；
圖49A至49C是說明根據本發明的一個實施例的薄膜電晶體所具有的半導體層的圖；
圖50是說明根據本發明的一個實施例的薄膜電晶體所具有的半導體層的圖；
圖51A至51D是說明根據本發明的一個實施例的薄膜電晶體所具有的半導體層的圖；以及
圖52A及52B是說明根據本發明的一個實施例的薄膜電晶體所具有的半導體層的圖。
101．．．基板
103．．．閘極電極層
107．．．閘極絕緣層
115．．．半導體層
123．．．佈線層
125．．．佈線層
129．．．源區及汲區
131．．．緩衝層

Claims (34)

  1. 一種薄膜電晶體，包含：基板上的閘極電極；該閘極電極上的閘極絕緣層；接觸於該閘極絕緣層並包括第一區域和第二區域的半導體層，該第一區域比該第二區域靠近該閘極絕緣層；以及形成源區及汲區的雜質半導體層，該等雜質半導體層接觸該半導體層的該第二區域的一部分，其中，微晶半導體形成在該半導體層的該第一區域中，以及其中，晶體區域分散地存在於該半導體層的該第二區域中的非晶結構中。
  2. 如申請專利範圍第1項的薄膜電晶體，其中該晶體區域是錐形或金字塔形晶體區域。
  3. 如申請專利範圍第1項的薄膜電晶體，其中該晶體區域包括錐形或金字塔形的晶體區域和具有大於或等於1nm且小於或等於10nm的粒徑的晶粒。
  4. 如申請專利範圍第2項的薄膜電晶體，其中該錐形或金字塔形的晶體區域是從該半導體層的下表面一側向該半導體層的上表面一側實質放射狀地成長的倒錐形或倒金字塔形的晶體區域。
  5. 如申請專利範圍第2項的薄膜電晶體，其中該錐形或金字塔形的晶體區域是從該半導體層的下表面一側向該半導體層的上表面一側寬度逐漸變窄的錐形或金字塔形的晶體區域。
  6. 如申請專利範圍第3項的薄膜電晶體，其中該錐形或金字塔形的晶體區域是從該半導體層的下表面一側向該半導體層的上表面一側實質放射狀地成長的倒錐形或倒金字塔形的晶體區域。
  7. 如申請專利範圍第3項的薄膜電晶體，其中該錐形或金字塔形的晶體區域是從該半導體層的下表面一側向該半導體層的上表面一側寬度逐漸變窄的錐形或金字塔形的晶體區域。
  8. 如申請專利範圍第1項的薄膜電晶體，其中該半導體層包含氮。
  9. 如申請專利範圍第1項的薄膜電晶體，其中該半導體層包含NH基或NH2 基。
  10. 如申請專利範圍第1項的薄膜電晶體，進一步包含在該等雜質半導體層上的佈線層，其中，該佈線層與該半導體層接觸。
  11. 如申請專利範圍第1項的薄膜電晶體，其中，該第一區域比該第二區域更靠近該閘極絕緣層，以及其中，該第二區域包括介於該等雜質半導體層間的凹部。
  12. 一種薄膜電晶體，包含：基板上的閘極電極；該閘極電極上的閘極絕緣層；接觸於該閘極絕緣層的第一半導體層；層疊在該第一半導體層上的第二半導體層；以及形成源區及汲區的雜質半導體層，該等雜質半導體層接觸該第二半導體層的一部分，其中，該第二半導體層在非晶結構中包括晶體區域。
  13. 如申請專利範圍第12項的薄膜電晶體，其中該晶體區域具有錐形或金字塔形的形狀。
  14. 如申請專利範圍第12項的薄膜電晶體，其中該晶體區域包括錐形或金字塔形的晶體區域和具有大於或等於1nm且小於或等於10nm的粒徑的晶粒。
  15. 如申請專利範圍第13項的薄膜電晶體，其中該錐形或金字塔形的晶體區域是在該第二半導體層的沉積方向上從該第一半導體層和該第二半導體層之間的介面實質放射狀地成長的倒錐形或倒金字塔形的晶體區域。
  16. 如申請專利範圍第13項的薄膜電晶體，其中該錐形或金字塔形的晶體區域是接觸於該第一半導體層，並從該第一半導體層向該源區及該汲區寬度逐漸變窄的錐形或金字塔形的晶體區域。
  17. 如申請專利範圍第14項的薄膜電晶體，其中該錐形或金字塔形的晶體區域是在該第二半導體層的沉積方向上從該第一半導體層和該第二半導體層之間的介面實質放 射狀地成長的倒錐形或倒金字塔形的晶體區域。
  18. 如申請專利範圍第14項的薄膜電晶體，其中該錐形或金字塔形的晶體區域是接觸於該第一半導體層，並從該第一半導體層向該源區及該汲區寬度逐漸變窄的錐形或金字塔形的晶體區域。
  19. 如申請專利範圍第12項的薄膜電晶體，其中該第二半導體層包含氮。
  20. 如申請專利範圍第12項的薄膜電晶體，其中該第二半導體層包含NH基或NH2 基。
  21. 如申請專利範圍第12項的薄膜電晶體，其中該第一半導體層包含分散的微晶半導體或網狀微晶半導體。
  22. 如申請專利範圍第12項的薄膜電晶體，進一步包含在該等雜質半導體層上的佈線層，其中，該佈線層與該第一半導體層和該第二半導體層接觸。
  23. 一種薄膜電晶體，包含：基板上的閘極電極；該閘極電極上的閘極絕緣層；接觸於該閘極絕緣層的半導體層；以及形成源區及汲區的雜質半導體層，該等雜質半導體層接觸該半導體層的一部分，其中，該半導體層在非晶結構中包括晶體區域。
  24. 如申請專利範圍第23項的薄膜電晶體，其中該晶體區域是在該半導體層的沉積方向上從該閘極絕緣層和該 半導體層之間的介面實質放射狀地成長的倒錐形或倒金字塔形的晶體區域。
  25. 如申請專利範圍第23項的薄膜電晶體，其中該晶體區域包括在該半導體層的沉積方向上從該閘極絕緣層和該半導體層之間的介面成長的倒錐形或倒金字塔形的晶體區域和具有大於或等於1nm且小於或等於10nm的粒徑的晶粒。
  26. 如申請專利範圍第23項的薄膜電晶體，其中該半導體層包含氮。
  27. 如申請專利範圍第23項的薄膜電晶體，其中該半導體層包含NH基或NH2 基。
  28. 如申請專利範圍第23項的薄膜電晶體，其中非晶結構形成在該晶體區域上。
  29. 如申請專利範圍第23項的薄膜電晶體，其中多個倒錐形或倒金字塔形的晶體區域層疊在該晶體區域中。
  30. 如申請專利範圍第23項的薄膜電晶體，其中該晶體區域具有每個角都不是90°的四邊形的形狀。
  31. 如申請專利範圍第23項的薄膜電晶體，進一步包含在該等雜質半導體層上的佈線層，其中，該佈線層與該半導體層接觸。
  32. 如申請專利範圍第23項的薄膜電晶體，其中，該半導體層包括介於該等雜質半導體層間的凹部。
  33. 如申請專利範圍第1、12、和23項中任一項的薄 膜電晶體，其中該晶體區域是具有大於或等於1nm且小於或等於10nm的粒徑的晶粒。
  34. 如申請專利範圍第1、12、和23項中任一項的薄膜電晶體，其中該基板具有絕緣表面。
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