TWI505472B - 薄膜電晶體、半導體裝置及電子裝置 - Google Patents

薄膜電晶體、半導體裝置及電子裝置 Download PDF

Info

Publication number
TWI505472B
TWI505472B TW098121203A TW98121203A TWI505472B TW I505472 B TWI505472 B TW I505472B TW 098121203 A TW098121203 A TW 098121203A TW 98121203 A TW98121203 A TW 98121203A TW I505472 B TWI505472 B TW I505472B
Authority
TW
Taiwan
Prior art keywords
semiconductor layer
layer
thin film
film transistor
group
Prior art date
Application number
TW098121203A
Other languages
English (en)
Other versions
TW201017889A (en
Inventor
Toshiyuki Isa
Yasuhiro Jinbo
Sachiaki Tezuka
Koji Dairiki
Hidekazu Miyairi
Shunpei Yamazaki
Original Assignee
Semiconductor Energy Lab
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Energy Lab filed Critical Semiconductor Energy Lab
Publication of TW201017889A publication Critical patent/TW201017889A/zh
Application granted granted Critical
Publication of TWI505472B publication Critical patent/TWI505472B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H01L27/1288—Multistep manufacturing methods employing particular masking sequences or specially adapted masks, e.g. half-tone mask
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/04—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/45—Ohmic electrodes
    • H01L29/456—Ohmic electrodes on silicon
    • H01L29/458—Ohmic electrodes on silicon for thin film silicon, e.g. source or drain electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H01L29/6675—Amorphous silicon or polysilicon transistors
    • H01L29/66765—Lateral single gate single channel transistors with inverted structure, i.e. the channel layer is formed after the gate

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Thin Film Transistor (AREA)
  • Liquid Crystal (AREA)
  • Electroluminescent Light Sources (AREA)

Description

薄膜電晶體、半導體裝置及電子裝置
本發明係關於薄膜電晶體及其製造方法、以及使用該薄膜電晶體的半導體裝置及顯示裝置。
作為場效應電晶體的一種，已知將通道形成區域形成於形成在具有絕緣表面的基板上的半導體層中的薄膜電晶體。已公開使用非晶矽、微晶矽及多晶矽作為用於薄膜電晶體的半導體層的技術(參照專利文獻1至5)。薄膜電晶體的典型的應用例為液晶電視裝置，並且作為構成顯示銀幕的各像素的開關電晶體的實用化。
專利文獻1日本專利申請公開2001-053283號公報
專利文獻2日本專利申請公開Hei5-129608號公報
專利文獻3日本專利申請公開2005-049832號公報
專利文獻4日本專利申請公開Hei7-131030號公報
專利文獻5日本專利申請公開2005-191546號公報
使用非晶矽層形成通道的薄膜電晶體有其場效應遷移率及導通電流低的問題。另一方面，與在非晶矽層中形成通道的薄膜電晶體相比，在微晶矽層中形成通道的薄膜電晶體具有高場效應遷移率，但是截止電流高而不能得到充分的開關特性。
多晶矽層成為通道形成區域的薄膜電晶體具有如下特性：與上述兩種薄膜電晶體相比，場效應遷移率格外高，而能夠得到高導通電流。由於所述特性，這種薄膜電晶體不僅可構成設置在像素中的開關用電晶體，而且還可構成被要求高速工作的驅動器電路。
但是，與使用非晶矽層形成薄膜電晶體的情況相比，使用多晶矽層的薄膜電晶體需要使半導體層晶化的步驟，而增高製造成本。例如，製造多晶矽層所需的雷射退火技術有因雷射光束的照射面積小而不能高效地生產大屏液晶面板的問題。
用來製造顯示面板的玻璃基板一年一年地大型化，如第3代(550mm×650mm)、第3.5代(600mm×720mm或620mm×750mm)、第4代(680mm×880mm或730mm×920mm)、第5代(1100mm×1300mm)、第6代(1500mm×1850mm)、第7代(1870mm×2200mm)、第8代(2200mm×2400mm)，以後預計大面積化到第9代(2400mm×2800mm或2450mm×3050mm)、第10代(2950mm×3400mm)。玻璃基板的大型化基於成本最低化的思想。
但是，能夠在大面積母體玻璃基板如第10代(2950mm×3400mm)上高生產性地製造實現高速工作的薄膜電晶體的技術還沒確立，這是產業界的問題。
鑒於上述問題，本發明的目的之一是解決關於薄膜電晶體的導通電流及截止電流的上述問題。本發明的另一目的是提供一種實現高速工作的薄膜電晶體。
本發明的宗旨在於在薄膜電晶體中，在閘極絕緣層和源區及汲區之間且至少源區及汲區一側具有非晶半導體層作為緩衝層，該非晶半導體層具有NH基或NH2 基。該緩衝層設置在所謂背通道一側。另外，本發明的宗旨還在於在薄膜電晶體中，閘極絕緣層和源區及汲區之間形成具有NH基或NH2 基的非晶半導體層。
藉由以可以生成非晶半導體的混合比使用半導體材料氣體(例如氫化矽氣體、氟化矽氣體、氯化矽氣體、氫化鍺氣體、氟化鍺氣體、氯化鍺氣體等)和稀釋氣體作為反應氣體形成具有NH基或NH2 基的非晶半導體層。將該反應氣體引入降低了氧濃度的超高真空反應室內並維持預定壓力而生成輝光放電電漿。因此被膜沉積在設置於反應室內的基板上，且藉由在沉積初期步驟或沉積時將氮元素及氫元素、或NH基包含在反應室中並開始被膜的沉積，並且以NH基交聯被膜中的懸空鍵，來形成降低缺陷能級的非晶半導體層。或者，藉由在沉積初期步驟或沉積時將氮元素及氫元素、或NH2 基包含在反應室中並開始被膜的沉積，並且以NH基終接被膜中的懸空鍵，來形成降低缺陷能級的非晶半導體層。
包含在非晶半導體層的氮的濃度較佳為保持半導體特性的濃度，且其濃度為降低缺陷能級而提高載流子遷移率的範圍內。
因為將氮、代表為NH基包含在半導體層中，以氮、代表為NH基交聯Si原子的懸空鍵，所以該鍵合成為晶粒間界中的載流子的路徑，因此載流子容易遷移。因此，在薄膜電晶體中，藉由在通道形成區域和源區及汲區之間設置具有NH基或NH2 基的非晶半導體層作為緩衝層，可以降低當對源區及汲區施加電壓時的緩衝層的厚度方向上的電阻。尤其是，藉由作為源區及汲區正下的緩衝層，設置具有NH基或NH2 基的非晶半導體層，可以提高導通電流。因此，與在閘極絕緣層和源區及汲區之間設置非晶半導體層的薄膜電晶體相比，可以提高薄膜電晶體的導通電流。
半導體層的懸空鍵為缺陷能級。但是，藉由以NH基交聯半導體元素的懸空鍵，消除缺陷能級。另外，藉由以NH2 基終接半導體元素的懸空鍵，消除缺陷能級。非晶半導體層具有短程有序，而沒有像晶格那樣的結構的一定重複模式。因此包括多個懸空鍵，並且該懸空鍵成為載流子被捕捉的缺陷能級。但是，藉由以NH基交聯非晶半導體層的懸空鍵，可以消除缺陷能級。另外，以NH2 基終接非晶半導體層的懸空鍵，可以消除非晶半導體層的缺陷能級。在有缺陷能級的情況下，經由該缺陷能級，由於熱激發電子及電洞生成並複合，而肖克萊-裏德-霍爾(Shockley-Read-Hall)電流流過。然而，因為消除缺陷能級，所以可以降低該電流。如上所述，藉由在截止電流流過的區域中，作為緩衝層設置具有NH基或NH2基的非晶半導體層，與在閘極絕緣層和源區及汲區之間設置有薄膜電晶體相比，可以降低截止電流。
如上所述，與在閘極絕緣層和源區及汲區之間設置有非晶半導體層的薄膜電晶體相比，在提高導通電流及場效應遷移率的同時，與在閘極絕緣層和源區及汲區之間設置有微晶半導體層的薄膜電晶體相比，降低截止電流。
注意，在矽中降低減少矽的配位數且生成懸空鍵的雜質元素如2配位元的氧的濃度。就是說，藉由二次離子質譜術測量的氧濃度較佳為5×1018 cm-3 以下。
注意，在此沒示出其他測量法的濃度是藉由二次離子質譜儀SIMS(Secondary Ion Mass Spectrometer)得到的測量值。
注意，導通電流是指電晶體處於導通狀態時在源極電極和汲極電極之間流過的電流。例如，在n通道型電晶體的情況下，當閘極電壓高於電晶體的臨界值電壓時，在源極電極和汲極電極之間流過的電流。
另外，截止電流是指電晶體處於截止狀態時在源極電極和汲極電極之間流過的電流。例如，在n通道型電晶體的情況下，當閘極電壓低於電晶體的臨界值電壓時，在源極電極和汲極電極之間流過的電流。
根據本發明，與其通道形成區域具有非晶半導體的薄膜電晶體相比，在提高薄膜電晶體的導通電流的同時，與其通道形成區域具有微晶半導體的薄膜電晶體相比，可以降低薄膜電晶體的截止電流。
下面，將參照附圖詳細說明實施例模式。但是，所公開的發明不局限於以下說明。所屬技術領域的普通技術人員可以很容易地理解一個事實就是其方式及詳細內容在不脫離所公開的發明的宗旨及其範圍的情況下可以被變換為各種形式。因此，所公開的發明不應該被解釋為僅限定在以下所示的實施例模式所記載的內容中。另外，在使用附圖對本發明的結構進行說明時，在不同附圖中使用相同的附圖標記來表示相同的部分。另外，當表示相同部分時，有時採用相同的陰影圖案而不特別使用附圖標記。
實施例模式1
在本實施例模式中，參照附圖說明薄膜電晶體的方式的一例。
圖1A和1B示出根據本實施例模式的薄膜電晶體的截面圖。圖1A所示的薄膜電晶體具有基板101上的閘極電極層103、覆蓋閘極電極層103的閘極絕緣層107、接觸於閘極絕緣層107上並用作通道形成區域的半導體層115、半導體層115上的緩衝層131、以及接觸於緩衝層131上的一部分的源區及汲區129。另外，薄膜電晶體還具有接觸於源區及汲區129上的佈線層123、125。佈線層123、125構成源極電極及汲極電極。另外，每個層被形成為預定形狀。在此的特徵在於緩衝層131由具有NH基或NH2 基的非晶半導體層(下面，表示為具有NH基的非晶半導體層)形成。
如圖1B所示，在半導體層115中的重疊於閘極電極層103並且閘極絕緣層107一側的區域171用作通道。另外，在緩衝層131的與閘極絕緣層107相反一側並且不接觸於源區及汲區129的區域172用作背通道。另外，緩衝層131中，接觸於汲區的一側的區域173用作耗盡層。另外，緩衝層131和源區或汲區接觸的區域174用作結合區域。
作為基板101，除了玻璃基板、陶瓷基板以外，還可以使用具有可承受本製造步驟中的處理溫度的耐熱性的塑膠基板等。另外，當基板不需要具有透光性時，也可以使用在不銹鋼合金等的金屬基板表面上設置絕緣層的基板。作為玻璃基板，例如可以使用如鋇硼矽酸鹽玻璃、鋁硼矽酸鹽玻璃或鋁矽酸鹽玻璃等的無鹼玻璃基板。
藉由使用鉬、鈦、鉻、鉭、鎢、鋁、銅、釹或鈧等的金屬材料或以這些金屬材料為主要成分的合金材料並以單層或疊層，可以形成閘極電極層103。此外，也可以使用以摻雜有磷等雜質元素的多晶矽為代表的半導體層或AgPdCu合金。
例如，較佳採用在鋁層上層疊鉬層的雙層的疊層結構、在銅層上層疊鉬層的雙層結構、在銅層上層疊氮化鈦層或氮化鉭層的雙層結構、或層疊氮化鈦層和鉬層的雙層結構作為閘極電極層103的雙層的疊層結構。作為三層的疊層結構，較佳採用層疊鎢層或氮化鎢層、鋁和矽的合金或鋁和鈦的合金以及氮化鈦或鈦層的疊層。藉由在電阻低的層上層疊起到阻擋層作用的金屬層，可以實現低電阻，可以防止金屬元素從金屬層擴散到半導體層中。
藉由利用CVD法或濺射法等並使用氧化矽層、氮化矽層、氧氮化矽層或氮氧化矽層的單層或疊層，可以形成閘極絕緣層107。另外，藉由使用氧氮化矽層形成閘極絕緣層107，當在作為半導體層115中形成微晶半導體層時可以抑制薄膜電晶體的臨界值電壓的變動。
注意，在本說明書中，氧氮化矽是指其組成中的氧含量大於氮含量的物質，較佳的是在使用盧瑟福背散射法(RBS:Rutherford Backscattering Spectrometry)及氫前散射法(HFS:Hydrogen Forward Scattering)進行測量時，作為組成範圍包含50原子%至70原子%的氧、0.5原子%至15原子%的氮、25原子%至35原子%的矽、以及0.1原子%至10原子%的氫的物質。另外，氮氧化矽是指其組成中的氮含量大於氧含量的物質，較佳的是在使用RBS及HFS進行測量時，作為組成範圍包含5原子%至30原子%的氧、20原子%至55原子%的氮、25原子%至35原子%的矽、10原子%至30原子%的氫的物質。注意，在將構成氧氮化矽或氮氧化矽的原子的總計設定為100原子%時，氮、氧、矽及氫的含量比率包括在上述範圍內。
半導體層115使用微晶半導體層、非晶半導體層、或具有NH基的非晶半導體層而形成。作為微晶半導體層、非晶半導體層、或具有NH基的非晶半導體層可以使用矽、鍺、或矽鍺。注意，也可以對半導體層115添加賦予n型的導電性的磷或賦予p型的導電性的硼。另外，也可以對半導體層115添加與矽起反應而形成矽化物的金屬元素，即鈦、鋯、鉿、釩、鈮、鉭、鉻、鉬、鎢、鈷、鎳、鉑等。藉由對半導體層115添加賦予n型的導電性的磷、賦予p型的導電性的硼、或與矽起反應而形成矽化物的金屬元素等，可以提高半導體層的載流子遷移率，因此可以提高將該半導體層作為通道形成區域的薄膜電晶體的場效應遷移率。
微晶半導體層是包括具有非晶體和晶體結構(包括單晶、多晶)的中間結構的半導體的層。微晶半導體是具有自由能穩定的第三狀態的半導體，並且是具有短程有序和晶格畸變的晶性的半導體，其中晶粒徑為2nm以上且200nm以下，較佳為10nm以上且80nm以下，更較佳為20nm以上且50nm以下的柱狀結晶或針狀結晶115a在相對於基板表面向法線方向成長。因此，在柱狀結晶或針狀結晶115a的介面形成有晶粒間界115b。另外，在柱狀結晶或針狀結晶115a之間存在有非晶結構115c(參照圖2A)。
另外，藉由二次離子質譜術測量的微晶半導體層所包含的氧及氮濃度較佳低於1×1018 atoms/cm3 。
另外，在微晶半導體層中，也可以在與閘極絕緣層107的介面上形成有非晶層115d，並且在該非晶層115d上形成柱狀結晶或針狀結晶115a(參照圖2B)。
另外，如圖2C所示，也可以在閘極絕緣層107和半導體層115之間的介面上沒有非晶結構，而從閘極絕緣層107的表面形成柱狀結晶或針狀結晶115a。因為在閘極絕緣層107和半導體層115之間的介面上沒有非晶結構，所以在具有高結晶性的柱狀結晶或針狀結晶115a中載流子遷移，因此可以提高薄膜電晶體的導通電流及場效應遷移率。
微晶半導體的典型例子的微晶矽的拉曼光譜向比表示單晶矽的520cm-1 低波數一側偏移。亦即，微晶矽的拉曼光譜的峰值位於表示單晶矽的520cm-1 和表示非晶矽的480cm-1 之間。另外，也可以使其包含至少1原子%或其以上的氫或鹵素，以終接懸空鍵(dangling bond)。再者，也可以使其包含如氦、氬、氪、氖等的稀有氣體元素，而進一步促進晶格畸變，可以獲得穩定性得到優良的微晶半導體層。例如，在美國專利4,409,134號中公開關於這種微晶半導體層的記載。
在此，對本發明的主要特徵之一的緩衝層131的結構進行說明。在緩衝層131中，使用具有交聯Si原子的懸空鍵的NH基的非晶半導體層。另外，使用以NH2 基終接Si原子的懸空鍵的非晶半導體層。在非晶半導體層中沒有像晶格那樣的結構的一定重複模式。因此包括多個懸空鍵和成為缺陷能級且成為載流子被捕捉的部位的區域，並且降低載流子遷移率。但是，在本發明的緩衝層131中，以NH基交聯該懸空鍵，或以NH2 基終接Si原子的懸空鍵，而減少懸空鍵的個數。就是說，降低緩衝層131的缺陷能級。另外，藉由以NH基交聯該懸空鍵，該鍵合部會成為載流子的路徑，因此與現有的非晶半導體層相比，提高載流子遷移率。其結果，當本發明的緩衝層用於薄膜電晶體的緩衝層時，可以提高薄膜電晶體的導通電流及場效應遷移率，並且降低截止電流。
注意，“以NH基交聯非晶半導體層的Si原子的懸空鍵”是指NH基的不同的鍵合用於非晶半導體層的不同半導體元素。因此，N原子的第一鍵合用於與H原子的鍵合，N原子的第二鍵合用於與第一半導體原子的鍵合，N原子的第三鍵合用於與第二半導體原子的鍵合。另外，“以NH2 基終接非晶半導體層的Si原子的懸空鍵”是指NH2 基鍵合於非晶半導體層的Si原子。因此，N原子的第一及第二不同的鍵合用於與該不同H原子的鍵合，N原子的第三鍵合用於與Si原子的鍵合。
注意，作為抑制晶核的產生的雜質元素有氧及氮，但是選擇在矽中不產生載流子陷阱的雜質元素(例如，氮)。另一方面，降低減少矽的配位數並產生懸空鍵的雜質元素(例如，氧)的濃度。從而，較佳不降低氮濃度而降低氧濃度。具體而言，較佳將藉由二次離子質譜術測量的氧濃度設定為5×1018 cm-3 以下。
另外，氮濃度較佳為非晶半導體層保持半導體性的濃度，並且在於降低懸空鍵並提高載流子遷移率的範圍。當氮濃度過高時，降低半導體性，而絕緣性增高，因此降低導通電流。另外，當氮濃度過低時，與現有的非晶半導體層同樣，不提高載流子遷移率，並且增高缺陷能級。
接著，下面示出當氮，代表為NH基交聯包含在上述非晶半導體層中的多個懸空鍵時，載流子容易流過的模式。
至於如下模式，分別進行有助於n型載流子遷移的能級(也就是，傳導帶中的最低能級)的非晶矽層的LUMO(最低未佔據分子軌道)的模擬。該模式是：如圖3所示那樣，具有以H原子191a終接Si原子的懸空鍵的缺陷192的矽層中，以O原子193交聯一對懸空鍵的模式(模式1)；如圖4所示那樣，具有以H原子191a終接Si原子的懸空鍵的缺陷192的矽層中，以NH基194交聯一對懸空鍵的模式(模式2)。作為用於類比的軟體，使用利用密度泛函理論的第一性原理計算軟體。注意，在圖4中，使用氮原子195及氫原子191b表示NH基194。另外，線的交點表示矽原子，線表示矽原子的鍵合或懸空鍵。再者，除了以氧原子或NH基交聯的懸空鍵之外的懸空鍵都以氫原子進行終接，以便評估氧原子及NH基的有效性。
圖5表示使用模式1進行的計算結果，而圖6表示使用模式2進行的計算結果。
在圖5中表示以O原子交聯Si原子的區域及其附近的波函數的形狀，區域196及區域197的相位分別為正或負(或分別為負或正)，並且表示絕對值相等的區域。在圖6中表示以NH基交聯Si原子的區域及其附近的波函數的形狀，區域198及區域199的相位分別為正或負(或分別為負或正)，並且表示絕對值相等的區域。
根據圖5可知：因為在以O原子交聯Si原子的懸空鍵的情況下，波函數的絕對值及相位相等的區域(例如，區域196a、196b)不連續，所以載流子不容易流過。換言之，當在非晶矽層中包含氧時，產生阻礙載流子的遷移的鍵合，從而非晶矽層的載流子遷移率降低。
另一方面，根據圖6可知：在以NH基交聯Si原子的懸空鍵的情況下，因為不同的Si原子之間波函數的絕對值及相位相等的區域198連接到相鄰的懸空鍵的雙側，所以載流子容易流過。就是說，當在非晶矽層中包含NH基時，在懸空鍵中產生使載流子容易遷移的鍵合，從而非晶矽層中的載流子遷移率得到提高。另外，薄膜電晶體的遷移率得到提高。
如上所述，在非晶半導體層中，藉由以NH基交聯Si原子的懸空鍵，該鍵合成為載流子能夠遷移的鍵合。另外，可以提高非晶半導體層的載流子遷移率。另外，藉由降低非晶半導體層的氧濃度，可以減少在缺陷中的阻礙載流子的遷移的鍵合。
在非晶半導體層中，藉由降低氧濃度且控制氮濃度，而且包含NH基或NH2 基，而可以降低非晶半導體層的缺陷能級，並且提高載流子遷移率，還可以降低肖克萊-裏德-霍爾(Shockley-Read-Hall)電流。因此，藉由將該非晶半導體層用於緩衝層，可以降低薄膜電晶體的截止電流，並且可以提高導通電流。
藉由在緩衝層中形成具有NH基的非晶半導體層，緩和薄膜電晶體的汲極耐壓，可以減少薄膜電晶體的劣化。另外，在由微晶半導體層形成接觸於閘極絕緣層的半導體層的情況下，將具有NH基的非晶半導體層用於緩衝層，並且連續形成微晶半導體層及具有NH基的非晶半導體層，可以防止微晶半導體層中的微晶半導體和非晶結構之間的介面的氧化，並且可以提高微晶半導體層的載流子的遷移率。
參照圖29A和29B對微晶半導體層和緩衝層之間的介面的結構進行說明。
如圖29A所示，可以使半導體層115和緩衝層131之間的介面近以平坦。為了形成該形狀的介面，只要當在半導體層115上沉積緩衝層時將氮濃度設定為較高地形成非晶半導體層即可。其結果，可以從半導體層115的表面形成具有NH基的非晶半導體層作為緩衝層131。
另外，如圖29B所示，半導體層115和緩衝層131之間的介面可以採用凹凸狀。尤其在半導體層115為微晶半導體層的情況下，晶粒表面為凹凸狀。但是，半導體層115的凸部具有鈍角，因此凸部的頂面和凹部的底面之間的差異小。
作為源區及汲區129，形成添加有賦予一導電型的雜質元素的半導體層(下面表示為雜質半導體層)。在形成n通道型薄膜電晶體的情況下，作為賦予一導電型的雜質元素使用磷即可，代表地使用含有磷的非晶矽或微晶矽形成。另外，在形成p通道型薄膜電晶體的情況下，作為賦予一導電型的雜質元素使用硼即可，代表地使用含有硼的非晶矽或微晶矽形成。
藉由將賦予一導電型的雜質元素的濃度，在此磷或硼的濃度設定為1×1019 cm-3 至1×1021 cm-3 ，可以獲得與佈線層123、125的歐姆接觸，而起到源區及汲區的作用。
源區及汲區129以10nm以上且100nm以下，較佳為30nm以上且50nm以下的厚度形成。藉由減薄源區及汲區129的厚度，可以提高生產量。
可以藉由使用鋁、銅、鈦、釹、鈧、鉬、鉻、鉭或鎢等以單層或疊層形成佈線層123、125。也可以使用添加有防止小丘的產生的元素的鋁合金(可以用於閘極電極層103的Al-Nd合金等)形成。或者，也可以使用添加有成為施主的雜質元素的晶體矽。也可以採用與添加有成為施主的雜質元素的晶體矽接觸一側的層由鈦、鉭、鉬、鎢或這些元素的氮化物形成，並且在其上形成鋁或鋁合金而成的疊層結構。再者，也可以採用使用鈦、鉭、鉬、鎢或這些元素的氮化物夾住鋁或鋁合金的上面及下面而成的疊層結構。例如，作為佈線層123、125，較佳形成使用鉬層夾住鋁層而成的三層的疊層結構。
根據本實施例模式，與其通道形成區域具有非晶半導體的薄膜電晶體相比，在提高薄膜電晶體的導通電流的同時，與其通道形成區域具有微晶半導體的薄膜電晶體相比，可以降低薄膜電晶體的截止電流。
實施例模式2
在本實施例模式中，參照圖7A和7B及8A和8B示出實施例模式1所示的薄膜電晶體中的半導體層115的其他方式。圖7A為薄膜電晶體的截面圖，圖7B為閘極絕緣層107、微晶半導體118、以及緩衝層131接觸的區域的放大圖。
如圖7A及7B示出，本實施例模式所示的薄膜電晶體形成有分散於閘極絕緣層107上的微晶半導體粒子或網狀的微晶半導體118。
分散了的微晶半導體粒子118a可以由矽或矽含量高於鍺含量的矽鍺(Six Ge1-x ,0.5<x<1)等形成。分散了的微晶半導體粒子如圖8A所示上面形狀為圓形，如圖7A和7B所示截面形狀為半球形。藉由將分散了的微晶半導體粒子從上面俯視的直徑設定為1nm至30nm，將其密度設定為小於1×1013 /cm3 ，較佳為小於1×1010 /cm3 ，而只藉由沉積可以形成分散了的微晶半導體粒子。
另外，分散了的微晶半導體粒子的直徑不局限於上述尺寸，也可以是更大的尺寸。
另外，如圖8B所示網狀微晶半導體118b具有微晶半導體部分地連續的形狀，該微晶半導體的連續部既可以是規則的(例如，格子狀、鋸齒狀)，又可以是不規則的。在圖8B中示出不規則地連續微晶半導體的上面形狀。
這樣的網狀微晶半導體118b在閘極絕緣層107上形成非晶半導體或微晶半導體之後，照射具有使非晶半導體或微晶半導體熔融的能量的雷射光束，而使半導體熔融後凝固，可以形成部分地連續的網狀微晶半導體118b。
藉由在閘極絕緣層107和緩衝層131之間形成分散了的微晶半導體粒子或網狀微晶半導體118，可以提高緩衝層131和閘極絕緣層107之間的密接性。因此，可以提高薄膜電晶體的成品率。另外，因為緩衝層131由具有NH基的非晶半導體層形成，所以NH基交聯分散了的微晶半導體或網狀微晶半導體118和緩衝層之間的介面的懸空鍵，而可以降低該介面的缺陷能級。或者，NH2 基終接分散了的微晶半導體或網狀微晶半導體118和緩衝層之間的介面的懸空鍵，而可以降低該介面的缺陷能級。
根據本實施例模式，與其通道形成區域具有非晶半導體的薄膜電晶體相比，在提高薄膜電晶體的導通電流的同時，與其通道形成區域具有微晶半導體的薄膜電晶體相比，可以降低薄膜電晶體的截止電流。另外，藉由在閘極絕緣層上形成分散了的微晶半導體粒子或網狀微晶半導體，提高閘極絕緣層和緩衝層的密接性，而可以提高成品率。
實施例模式3
在本實施例模式中，參照圖9A和9B說明與實施例模式1不同的薄膜電晶體的方式。
在本實施例模式的薄膜電晶體中，圖9A示出沿著圖9B的線A-B的截面圖。圖9A示出的薄膜電晶體包括：基板101上的閘極電極層103；覆蓋閘極電極層103的閘極絕緣層107；接觸於閘極絕緣層107上並用作通道形成區域的半導體層143；半導體層143上的緩衝層159；以及接觸於緩衝層159的一部分的源區及汲區157。另外，還包括接觸於源區及汲區157上的佈線層153、155。佈線層153、155構成源極電極及汲極電極。另外，各層的圖案被形成為預定的形狀。在此，緩衝層159由具有NH基的非晶半導體層形成。
另外，如圖9B所示，在本實施例模式的薄膜電晶體的上面形狀中，在佈線層153、155的外緣露出源區及汲區157。這種結構藉由利用使用多級灰度掩模的光刻步驟而形成。
半導體層143、緩衝層159、源區及汲區157、以及佈線層153、155分別可以適當地使用與實施例模式1所示的半導體層115、緩衝層131、源區及汲區129、以及佈線層123、125同樣的材料而形成。
在本實施例模式中，將源極電極及汲極電極之一方設置為U字型(或日語片假名“”字型或者馬蹄型)形狀，其部分地圍繞源極電極及汲極電極之另一方。源極電極和汲極電極之間保持大致一定的距離(參照圖9B)。
藉由將薄膜電晶體的源極電極及汲極電極的一方形成為上述形狀，可以將該薄膜電晶體的通道寬度形成得較大，而增加薄膜電晶體導通時的電流量。另外，可以減少電特性的不均勻性。再者，可以抑制因製造步驟中的掩模圖案偏離而導致的可靠性的降低。然而，本發明不局限於此，薄膜電晶體的源極電極及汲極電極的一方不需要一定具有U字型，源極電極及汲極電極的對置部也可以為直線狀。另外，實施例模式1及實施例模式2的薄膜電晶體的上面方式可以與本實施例模式同樣。
根據本實施例模式，與其通道形成區域具有非晶半導體的薄膜電晶體相比，在提高薄膜電晶體的導通電流的同時，與其通道形成區域具有微晶半導體的薄膜電晶體相比，可以降低薄膜電晶體的截止電流。
實施例模式4
在本實施例模式中，以下表示薄膜電晶體及顯示裝置的像素部的製造方法。在此作為顯示裝置使用液晶顯示裝置進行說明。至於薄膜電晶體，n通道型薄膜電晶體的載流子遷移率高於p通道型薄膜電晶體的載流子遷移率。此外，較佳使形成在同一基板上的所有薄膜電晶體的極性一致，以控制步驟數目。因此，在本實施例模式中說明n通道型薄膜電晶體的製造方法。
首先，在基板101上形成閘極電極層103及電容佈線105(參照圖10A)。
作為基板101，可以適當地使用實施例模式1所示的基板101。
閘極電極層103及電容佈線105適當地使用用於實施例模式1所示的閘極電極層103、電容佈線105的材料形成。藉由如下步驟可以形成閘極電極層103，即藉由利用濺射法或真空蒸鍍法並使用上述材料在基板101上形成導電層，利用光刻法或噴墨法等在該導電層上形成掩模，並且使用該掩模對導電層進行蝕刻。另外，也可以利用噴墨法將銀、金或銅等的導電奈米膏噴射到基板上並進行焙燒來形成閘極電極層103。另外，也可以在基板101、閘極電極層103及電容佈線105之間設置上述金屬材料的氮化物層。在此，在基板101上形成導電層，並且藉由使用光掩模形成的抗蝕劑掩模進行蝕刻。
另外，較佳將閘極電極層103及電容佈線105的側面形成為錐形。這是因為在後面步驟中在閘極電極層103上形成半導體層及佈線層，所以要防止水準差部分的佈線破裂的緣故。為了將閘極電極層103及電容佈線105的側面形成為錐形，使抗蝕劑掩模縮小並進行蝕刻即可。例如，藉由使蝕刻氣體包含氧氣體，可以使抗蝕劑掩模縮小並進行蝕刻。
另外，在形成閘極電極層103的步驟中，也可以同時形成閘極佈線(掃描線)。注意，掃描線是指選擇像素的佈線，電容佈線是指連接到像素的儲存電容的一方電極的佈線。然而，不局限於此，也可以以不同的步驟設置閘極佈線及電容佈線的一方或雙方和閘極電極層103。
接下來，覆蓋閘極電極層103地形成閘極絕緣層107、半導體層109、緩衝層111及雜質半導體層113。
閘極絕緣層107可以適當地使用用於實施例模式1所示的閘極絕緣層107的材料形成。藉由利用CVD法或濺射法等，可以形成閘極絕緣層107。在藉由CVD法形成閘極絕緣層107的情況下，可以藉由利用1MHz至20MHz，典型的是13.56MHz的高頻電力，或者高於20MHz且低於120MHz左右的高頻電力，典型的是27.12MHz、60MHz的高頻電力的電漿CVD法而形成。另外，也可以使用高頻率(1GHz以上)的微波電漿CVD裝置形成閘極絕緣層107。由於當使用微波電漿CVD裝置形成閘極絕緣層107時，可以提高閘極電極和汲極電極及源極電極之間的耐壓性，因此，可以得到可靠性高的薄膜電晶體。
在此，作為閘極絕緣層107的一例，藉由將SiH4 的流量設定為30sccm、N2 O的流量設定為1200sccm，並且對處理室內引入材料氣體並使它穩定，並且在處理室內的壓力為40Pa、基板溫度為280℃的條件下以50W的輸出進行電漿放電，以形成大約110nm的氧氮化矽層。然後，與氮化矽層同樣只停止SiH4 的引入，並且在幾秒後停止電漿放電。
半導體層109較佳以2nm以上且60nm以下，較佳的是10nm以上且30nm以下的厚度形成。
在電漿CVD裝置的反應室中，藉由混合包含矽或鍺的沉積氣體和氫並利用輝光放電電漿，而形成微晶半導體層作為半導體層109。藉由使用氫稀釋為將其流量設定為包含矽或鍺的沉積氣體流量的10倍至2000倍，較佳的是50倍至200倍，而形成微晶半導體層。
另外，作為包含矽或鍺的沉積氣體的代表例子，可以舉出SiH4 、Si2 H6 、GeH4 、Ge2 H6 等。
在此，作為半導體層109的一例，藉由將SiH4 的流量設定為10sccm、H2 的流量設定為1500sccm，並且對處理室內引入材料氣體並使它穩定，並且在處理室內的壓力為280Pa、基板溫度為280℃的條件下以50W的輸出進行電漿放電，來可以形成大約50nm的微晶矽層。之後，與上述氧氮化矽層等的形成同樣只停止SiH4 的引入，並且在幾秒後停止電漿放電。
接著，說明緩衝層111的形成方法。
緩衝層111由具有NH基的非晶半導體層形成。較佳以NH基交聯非晶半導體層的懸空鍵。以NH基的懸空鍵的交聯可以如降低氧濃度而使氮濃度高於氧濃度，來形成緩衝層111。在此，較佳的是，氮濃度比氧濃度高一個數位以上。更具體地說，將藉由二次離子質譜術測量的氧濃度設定為5×1018 cm-3 以下。另外，氮濃度設定為1×1020 cm-3 以上且1×1021 cm-3 以下，較佳為2×1020 cm-3 以上且1×1021 cm-3 以下。
在本實施例模式中，作為閘極絕緣層107採用在氮化矽層上疊層氧氮化矽層的結構，作為半導體層109形成微晶矽層，並且將微晶半導體層暴露於氨中，來對半導體層109表面供應氮，較佳供應NH基，以控制緩衝層的氮濃度。
在此，對形成閘極絕緣層107、半導體層109、緩衝層111以及雜質半導體層113的一例進行詳細說明。使用CVD法等形成這些層。另外，閘極絕緣層107具有在氮化矽層上設置氧氮化矽層的疊層結構。藉由採用這種結構，利用氮化矽層可以防止包含在基板中的影響到電特性的元素(當基板為玻璃時為鈉等的元素)進入半導體層109等中。圖14示出當形成這些層時使用的CVD裝置的示意圖。
圖14所示的電漿CVD裝置261連接到氣體供應單元250及排氣單元251。
圖14所示的電漿CVD裝置261具備處理室241、載物台242、氣體供應部243、簇射極板(shower plate)244、排氣口245、上部電極246、下部電極247、交流電源248、以及溫度控制部249。
處理室241由具有剛性的材料形成，並且將其構成為可以進行其內部的真空排氣。在處理室241中具備有上部電極246和下部電極247。另外，雖然在圖14示出電容耦合型(平行平板型)的結構，但是只要是藉由施加兩種以上的不同的高頻電力可以在處理室241內部生成電漿的結構，就可以應用電感耦合型等的其他結構。
在使用圖14所示的電漿CVD裝置進行處理時，氣體供應部243供應預定的氣體。被供應的氣體經過簇射極板244引入到處理室241中。藉由連接到上部電極246和下部電極247的交流電源248施加高頻電力，處理室241內的氣體被激發，而生成電漿。另外，藉由連接到真空泵的排氣口245排氣處理室241內的氣體。另外，藉由溫度控制部249，可以加熱被處理物並進行電漿處理。
氣體供應單元250由填充反應氣體的汽缸252、壓力調節閥253、停止閥254、以及質量流量控制器255等構成。在處理室241內，在上部電極246和基板101之間具有加工成板狀並設置有多個細孔的簇射極板。從具有中空結構的上部電極246的內部的細孔將供給給上部電極246的反應氣體供給給處理室241內。
連接到處理室241的排氣單元251具有進行真空排氣和在引入反應氣體的情況下控制處理室241內的壓力以保持預定壓力的功能。排氣單元251包括蝶閥256、導氣閥(conductance valve)257、渦輪分子泵258、乾燥泵259等。在並聯配置蝶閥256和導氣閥257的情況下，藉由關閉蝶閥256並使導氣閥257工作，可以控制反應氣體的排氣速度而將處理室241的壓力保持在預定範圍內。此外，藉由開放傳導性高的蝶閥256，可以進行高真空排氣。
另外，在對處理室241進行超高真空排氣直到其壓力成為低於10-5 Pa的壓力的情況下，較佳同時使用低溫泵260。此外，在作為極限真空度進行排氣到超高真空的程度的情況下，也可以對處理室241的內壁進行鏡面加工，並且設置焙燒用加熱器以減少從內壁的氣體釋放量。
另外，藉由如圖14所示那樣以覆蓋處理室241整體地形成(沉積)層的方式進行預塗處理，可以防止附著在處理室內壁的雜質元素或構成處理室內壁的雜質元素混入元件中。在本實施例模式中，藉由預塗處理形成以矽為主要成分的層即可，例如形成非晶矽層等即可。注意，該層較佳不包含氧。
參照圖15以下說明從形成閘極絕緣層107直到形成雜質半導體層。另外，在氮化矽層上層疊氧氮化矽層來形成閘極絕緣層107。
首先，在CVD裝置的處理室241內加熱形成有閘極電極層103的基板，並且將用來沉積氮化矽層的材料氣體引入處理室241內(圖15的預處理201)，以形成氮化矽層。在此，作為一例，引入將SiH4 的流量設定為40sccm、H2 的流量設定為500sccm、N2 的流量設定為550sccm、NH3 的流量設定為140sccm的材料氣體並使它穩定，並且在處理室內的壓力為100Pa，將基板溫度為280℃的條件下，以370W的輸出進行電漿放電，來形成大約110nm的氮化矽層。然後，只停止SiH4 的供應，並且在幾秒後停止電漿放電(圖15的SiN的形成203)。這是因為如下緣故：當在SiH4 存在於處理室內的狀態下停止電漿放電時，形成以矽為主要成分的粒狀物或粉狀物，而成為降低成品率的原因。
接下來，排出用來沉積氮化矽層的材料氣體，並且將用來形成氧氮化矽層的材料氣體引入處理室241內(圖15的氣體置換205)。在此，作為一例，引入將SiH4 的流量設定為30sccm、N2 O的流量設定為1200sccm的材料氣體並使它穩定，並且在處理室內的壓力為40Pa，將基板溫度為280℃的條件下，以50W的輸出進行電漿放電，來形成大約110nm的氧氮化矽層。然後，與氮化矽層同樣，只停止SiH4 的引入，並且在幾秒後停止電漿放電(圖15的SiON的形成207)。
藉由上述步驟，可以形成閘極絕緣層107。在形成閘極絕緣層107之後，從處理室241取出基板101(圖15的卸載225)。
在從處理室241取出基板101之後，例如將NF3 氣體引入處理室241中，以進行處理室241內的清洗(圖15的清洗處理227)。然後，對處理室241進行形成非晶矽層的處理(圖15的預塗處理229)。與以後說明的緩衝層111的形成同樣地形成非晶矽層，但是如虛線234所示，氫也可以引入到處理室241內。或者，也可以不引入氫。藉由該處理，在處理室241內壁上形成非晶矽層。然後，將基板101傳送到處理室241內(圖15的裝載231)。
接下來，將用來沉積半導體層109的材料氣體引入處理室241內(圖15的氣體置換209)。
接著，在閘極絕緣層107的整個表面上形成半導體層109。半導體層109是在後面的步驟中被圖案形成而成為半導體層115的。首先，對處理室內引入用來沉積半導體層109的材料氣體。在此，作為一例，引入將SiH4 的流量設定為10sccm、H2 的流量設定為1500sccm的材料氣體並使它穩定，並且在處理室內的壓力為280Pa，將基板溫度為280℃的條件下，以50W的輸出進行電漿放電，來可以形成大約50nm的微晶矽層。然後，與上述氮化矽層的形成同樣，只停止SiH4 的引入，並且在幾秒後停止電漿放電(圖15的半導體層的形成211)。
接下來，對半導體層109的表面供應氮。在此，藉由將半導體層109的表面暴露於氨氣體而供應氮(在此，將其稱為沖洗處理)(圖15的沖洗處理213)。另外，如虛線236a所示，也可以使氨氣體包含氫。另外，如虛線236b所示也可以使用氮氣體代替氨氣體，並且如虛線236a所示也可以使用氫氣體代替氨氣體。另外，也可以使用氨氣體及氮氣體。在此，作為一例，較佳將處理室241內的壓力設定為20Pa至30Pa左右，將基板溫度設定為280℃，並且將處理時間設定為60秒。另外，在進行沖洗處理之後，也可以對處理室減壓或加壓而控制壓力，來控制處理室241內的氮量。另外，雖然在本步驟的處理中只使基板101暴露於氨氣體中，但是還可以進行電漿處理。然後，排出這些氣體，並且引入用來沉積緩衝層111的氣體(圖15的氣體置換215)。
接著，在半導體層109的整個表面上形成緩衝層111。緩衝層111是在後面的步驟中被圖案形成而成為緩衝層131的。在此，緩衝層使用具有NH基的非晶半導體層而形成。在此，作為一例，引入將SiH4 的流量設定為280sccm、H2 的流量設定為300sccm的材料氣體並使它穩定，並且在處理室內的壓力為280Pa，將基板溫度為280℃的條件下，以RF電源頻率為13.56MHz且RF電源的電力為60W的輸出進行電漿放電，來可以形成大約50nm的非晶半導體層105a，在此可以形成非晶矽層。在該步驟中，藉由沖洗處理引入到反應室內的氨氣體藉由電漿放電被分解，而生成NH基或NH2 基。另外，當沉積非晶半導體層時，可以交聯包含在非晶半導體層中的不同的懸空鍵。另外，也可以終接包含在非晶半導體層中的懸空鍵。注意，在對反應室引入作為含有氮的氣體的氮氣體的情況下，藉由電漿放電，該氮氣體和非晶半導體層的原料氣體的氫氣體起反應，而生成NH基或NH2 基。另外，該NH基交聯在非晶半導體層中的不同的懸空鍵。或者，該NH基終接包含在非晶半導體層中的不同的懸空鍵。然後，與上述氮化矽層等的形成同樣，只停止SiH4 的引入，並且在幾秒後停止電漿放電(圖15的緩衝層的形成217)。然後，排出這些氣體且引入用於雜質半導體層113的沉積的氣體(圖15的氣體置換219)。
對形成本實施例模式的緩衝層的反應室供應含有氮的氣體。在電漿放電的作用下，含有氮的氣體生成NH基或NH2 基。如上所述，NH基交聯包含在非晶矽層中的懸空鍵。另外，該NH基也可以終接包含在非晶矽層中的懸空鍵。因此，在供應了含有氮的氣體的反應室中，藉由在半導體層109上形成緩衝層111，可以形成具有交聯了懸空鍵的NH基的非晶半導體層。或者，也可以形成具有終接了懸空鍵的NH2 基的非晶半導體層。
在藉由這種方法形成的緩衝層111中，藉由二次離子質譜術測量的氮濃度在與半導體層109的介面具有峰值濃度，並成為相對於半導體層109的沉積方向逐漸降低的濃度。
注意，如圖15的虛線235a所示，在緩衝層的形成217中也可以將氨氣體流入反應室內。另外，如虛線235b所示，也可以流入氮氣體而代替氨氣體。再者，也可以流入氨氣體及氮氣體。其結果，提高緩衝層111的氮濃度，且交聯或終接包含在非晶矽層的懸空鍵，而降低缺陷能級。
在藉由這種方法形成的緩衝層111中，藉由二次離子質譜術測量的氮濃度在與半導體層109的介面具有峰值濃度，並成為相對於半導體層109的沉積方向一定的濃度。
接下來，在緩衝層111的整個表面上形成雜質半導體層113。雜質半導體層113是在後面的步驟中被構圖而成為源區及汲區129的層。首先，將用來沉積雜質半導體層113的材料氣體引入處理室241內。在此，作為一例，藉由引入將SiH4 的流量設定為100sccm，使用H2 將PH3 稀釋到0.5Vol%的混合氣體的流量設定為170sccm的材料氣體並使它穩定，並且將在處理室241內的壓力設定為280Pa、基板溫度設定為280℃的條件下進行60W的輸出進行電漿放電，來可以形成大約50nm的半導體層。之後，與上述的氮化矽層等的形成同樣地只停止SiH4 的引入，並且在幾秒後停止電漿放電(圖15的雜質半導體層的形成221)。之後，排氣這些氣體(圖15的排氣223)。
如上所說明，可以進行直到形成雜質半導體層113的步驟(參照圖10A)。
接著，使用藉由第二光刻步驟形成的抗蝕劑掩模，蝕刻半導體層109、緩衝層111、以及雜質半導體層113，以形成半導體層115、緩衝層117及雜質半導體層119(參照圖10B)。之後，去除抗蝕劑掩模。
接著，形成覆蓋半導體層115、緩衝層117及雜質半導體層119的導電層121(參照圖10C)。
作為導電層121，可以適當地使用實施例模式1所示的導電層121的材料及疊層結構。導電層121使用CVD法、濺射法或真空蒸鍍法形成。另外，也可以藉由使用銀、金或銅等的導電性奈米膏並利用絲網印刷法或噴墨法等來進行配置和焙燒，而形成導電層121。然後，在導電層121上形成抗蝕劑掩模。
接下來，使用藉由第三光刻步驟形成的抗蝕劑掩模對導電層121進行蝕刻，形成佈線層123、125(參照圖11A)。佈線層123、125構成源極電極及汲極電極。較佳使用濕蝕刻進行導電層121的蝕刻。藉由濕蝕刻，各向同性地蝕刻導電層。其結果，使導電層的兩端比抗蝕劑掩模的兩端更向內縮小，而形成佈線層123、125。由此，佈線層123、125的側面和被蝕刻的源區及汲區129的側面不一致，而在佈線層123、125的側面外側形成源區及汲區的側面。佈線層123、125不僅起到源極電極及汲極電極的作用，而且還起到信號線的作用。但是，不局限於此，也可以分別設置信號線和佈線層123、125。
接著，使用藉由第三光刻步驟形成的抗蝕劑掩模蝕刻的緩衝層117的一部分和雜質半導體層119(參照圖11B)。直到本步驟形成半導體層115、緩衝層131、以及源區及汲區129。然後去除抗蝕劑掩模。圖13A示出此時的圖11B的俯視圖。
接著，較佳進行乾蝕刻。作為乾蝕刻條件，採用如下條件：露出的緩衝層131不受到損傷，且對於該緩衝層131的蝕刻速度低。也就是，採用如下條件：露出的緩衝層131的表面幾乎不受到損傷，且露出的緩衝層131的厚度幾乎不減薄。作為蝕刻氣體，使用氯類氣體，典型地使用Cl2 氣體。此外，對於蝕刻方法沒有特別的限制，可以採用電感耦合型電漿(ICP:Inductively Coupled Plasma)方式、電容耦合型電漿(CCP:Capacitively Coupled Plasma)方式、電子迴旋共振電漿(ECR:Electron Cyclotron Resonance)方式、反應離子蝕刻(RIE：Reactive Ion Etching)方式等。
在此，作為上述乾蝕刻條件的一例，Cl2 氣體的流量為100sccm，處理室中的壓力為0.67Pa，下部電極溫度為-10℃，對上部電極的線圈引入2000W的RP(13.56MHz)電力來生成電漿，不對基板101一側引入電力而為0W(就是說，無偏壓)，並進行30秒的蝕刻。處理室內壁的溫度較佳大約為80℃。
接著，也可以對緩衝層131表面照射水電漿、氨電漿、氮電漿等。
藉由在反應空間引入以水蒸氣(H2 O蒸氣)為代表的以水為主要成分的氣體，生成電漿，而可以進行水電漿處理。
如上所述，藉由在形成一對源區及汲區129之後，在不對緩衝層131造成損傷的條件下進一步進行乾蝕刻，可以去除存在於露出的緩衝層131上的殘渣等的雜質元素。另外，藉由進行乾蝕刻接著進行水電漿處理，也可以去除抗蝕劑掩模的殘渣。藉由進行水電漿處理，可以使源區和汲區之間的絕緣可靠，並且降低完成的薄膜電晶體的截止電流並提高導通電流，而可以減少電特性的不均勻性。
注意，電漿處理等的步驟不局限於上述順序，也可以在去除抗蝕劑掩模132之前進行在無偏壓下的蝕刻、電漿處理。
藉由上述步驟，可以製造根據本實施例模式的薄膜電晶體。根據本實施例模式的薄膜電晶體可以與實施例模式1所說明的薄膜電晶體同樣地應用於設置在以液晶顯示裝置為代表的顯示裝置的像素中的開關電晶體。因此，覆蓋該薄膜電晶體地形成絕緣層133。
接著，以到達由佈線層212構成的源極電極及汲極電極的方式在絕緣層133中形成開口部134、136。藉由第四光刻法可以形成該開口部134、136。注意，在使用感光樹脂形成絕緣層133的情況下，可以藉由第四光刻步驟形成絕緣層133。然後，在絕緣層133上設置像素電極層135以透過該開口部134和開口部136連接。像這樣，可以製造圖12A所示的設置在顯示裝置的像素中的開關電晶體。
另外，可以與閘極絕緣層107同樣地形成絕緣層133。較佳使用緻密的氮化矽層設置絕緣層133，以便可以防止大氣中浮動的有機物、金屬或水蒸氣等的會成為污染源的雜質元素的進入。
另外，可以使用包含具有透光性的導電高分子(也稱為導電聚合物)的導電組成物形成像素電極層135。較佳的是，像素電極層135的薄層電阻為10000Ω/□以下，並且波長為550nm時的透光率為70%以上。另外，包含在導電組成物中的導電高分子的電阻率較佳為0.1Ω‧cm以下。
作為導電高分子，可以使用所謂的π電子共軛類導電高分子。例如，可以舉出聚苯胺或其衍生物、聚吡咯或其衍生物、聚噻吩或其衍生物、或者這些的兩種以上的共聚物等。
例如，可以使用包含氧化鎢的銦氧化物、包含氧化鎢的銦鋅氧化物、包含氧化鈦的銦氧化物、包含氧化鈦的銦錫氧化物、銦錫氧化物(以下表示為ITO)、銦鋅氧化物或添加有氧化矽的銦錫氧化物等形成像素電極層135。
與佈線層123、125等同樣地藉由光刻法對像素電極層135進行蝕刻並構圖即可。
另外，雖然未圖示，但是也可以在絕緣層133和像素電極層135之間具有藉由旋塗法等形成的由有機樹脂構成的絕緣層。另外，藉由使用感光樹脂形成該由有機樹脂構成的絕緣層，可以縮減步驟數目。
然後，在VA(Vertical Alignment)方式的液晶顯示裝置中，為了視角的擴大，在採用將像素分割成多個部分且使分割了的像素的各部分的液晶的取向不同的多疇方式(所謂的MVA方式)的情況下，較佳在像素電極層135上形成具有預定形狀的突起物137。突起物137由絕緣層形成。圖13B示出此時的圖12B的俯視圖。
在此，在塗布包含感光丙烯的組成物形成厚度為0.9μm至1.0μm的組成物層之後，以90℃進行120秒的加熱，來使組成物層乾燥。接著，在使用光掩模曝光組成物層之後進行顯影而獲得預定的形狀。然後以230℃進行1小時的加熱，形成丙烯酸樹脂層。
在像素電極層上形成突起物137的情況下，當像素電極的電壓截止時，液晶分子垂直於對準膜表面而取向，但是突起物附近的液晶的取向對於基板面稍微傾斜。當像素電極層的電壓導通時，首先傾斜取向部的液晶分子傾斜。另外，突起部附近之外的液晶分子也受到這些液晶分子的影響，依次向相同方向排列。其結果，可以獲得對像素整體穩定的取向。就是說，以突起物為起點控制整個顯示部的取向。
另外，也可以在像素電極中設置槽縫，而代替在像素電極層上設置突起物。在此情況下，對像素電極層施加電壓時，在槽縫附近產生電場畸變，可以與將突起物設置在像素電極層上的情況同樣地控制電場分佈及液晶取向。
藉由上述步驟，可以製造包括與其通道形成區域具有非晶半導體的薄膜電晶體相比導通電流高且與其通道形成區域具有微晶半導體的薄膜電晶體相比截止電流低的薄膜電晶體，並且可以應用於液晶顯示裝置的元件基板。
實施例模式5
在本實施例模式中說明可以應用於實施例模式4的緩衝層的形成步驟。
在本實施例模式中，在沉積緩衝層111之前進行處理室內的清洗，然後使用氮化矽層覆蓋處理室內壁而使緩衝層111包含氮，並將氧濃度抑制得較低，而使氮濃度高於氧濃度。因為從閘極絕緣層107的形成到半導體層109的形成方法與實施例模式4同樣，所以在此，參照圖16以下說明從形成半導體層109到形成雜質半導體層113的步驟。
在閘極絕緣層107的整個表面上形成半導體層109。半導體層109是在後面的步驟中被圖案形成而成為半導體層115的。首先，對處理室內引入用來沉積半導體層109的材料氣體。在此，作為一例，藉由與實施例模式4同樣的方法，作為半導體層109形成大約50nm的微晶半導體層。然後，停止電漿的放電(圖16的半導體層的形成211)。然後，從處理室241取出基板101(圖16的卸載225)。
在從處理室241取出基板101之後，例如將NF3 氣體引入處理室241中，以進行處理室241內的清洗(圖16的清洗處理227)。然後，對處理室241進行形成氮化矽層的處理(圖16的預塗處理233)。作為氮化矽層，利用與實施例模式4的閘極絕緣層所形成的氮化矽層同樣的條件。藉由該處理，在處理室241內壁上形成氮化矽層。然後，將基板101傳送到處理室241內(圖16的裝載231)。
接著，將用來沉積緩衝層111的材料氣體引入處理室241內(圖16的氣體置換215)。接著，在半導體層109的整個表面上形成緩衝層111。緩衝層111是在後面的步驟中被圖案形成而成為緩衝層131的。在此，藉由與實施例模式4同樣的方法，緩衝層可以形成大約80nm的包含NH基的非晶矽層。然後，停止電漿的放電(圖16的緩衝層的形成217)。然後排出這些氣體而引入用來沉積雜質半導體層113的氣體(圖16的氣體置換219)。另外，與實施例模式4同樣地形成雜質半導體層113(圓16的雜質半導體層的形成221)。
在本實施例模式中的處理室241的表面上形成氮化矽層。在緩衝層111的形成步驟中，當處理室241內形成的氮化矽層暴露於電漿時，氮較佳離解為NH基或NH2 基，並且可以在緩衝層111的沉積初期混入氮，較佳混入NH基或NH2 基。再者，當沉積非晶半導體層時，可以交聯非晶半導體層的不同的懸空鍵。另外，當沉積非晶半導體層時，可以終接非晶半導體層的懸空鍵。
在藉由這種方法形成的緩衝層111中，藉由二次離子質譜術測量的氮濃度在與半導體層109和緩衝層111的介面具有峰值濃度，並氮濃度隨半導體層109的沉積而逐漸降低。
如上所述，藉由至少即將形成半導體層之前使用氮化矽層覆蓋處理室的內壁，可以將氧濃度抑制得較低而使氮濃度高於氧濃度，並且可以形成具有NH基的非晶半導體層。
另外，藉由使用氮化矽層覆蓋處理室的內壁，也可以防止構成處理室的內壁的元素等混入到半導體層中。
注意，如圖16的虛線237a所示，在緩衝層的形成217中也可以將氨氣體流入反應室內。另外，如虛線237b所示，也可以將氮氣體流入反應室內而代替氨氣體。再者，也可以使用氨氣體及氮氣體。其結果，提高緩衝層111的氮濃度，且交聯或終接包含在緩衝層111的懸空鍵，而降低缺陷能級。
在藉由這種方法形成的緩衝層111中，藉由二次離子質譜術測量的氮濃度在與半導體層109的介面具有峰值濃度，並成為相對於半導體層109的沉積方向一定的濃度。
另外，上述說明了一種方式，即在與形成半導體層109的處理室相同的處理室中形成緩衝層111，因此在形成半導體層109之後進行清洗處理和預塗處理。但是，本實施例模式也可以與實施例模式4組合來實施。就是說，也可以在沉積半導體層109之後，在處理室241中形成氮化矽層，且進行沖洗處理213。
藉由上述步驟，可以製造與其通道形成區域具有非晶半導體的薄膜電晶體相比，導通電流高，並且與其通道形成區域具有微晶半導體的薄膜電晶體相比，截止電流低的薄膜電晶體。
實施例模式6
在本實施例模式中，說明可以應用於實施例模式4的緩衝層的形成步驟。
在本實施例模式中，藉由將氮混入於緩衝層111的沉積氣體，可以將氧濃度抑制得較低而使氮濃度高於氧濃度。因為從閘極絕緣層107到半導體層109的形成方法與實施例模式4同樣，所以在此參照圖17下面說明從半導體層109到雜質半導體層113的形成。
在閘極絕緣層107的整個表面上形成半導體層109。半導體層109是在後面的步驟中被圖案形成而成為半導體層115的。首先，對處理室內引入用來沉積半導體層109的材料氣體。在此，作為一例，藉由與實施例模式4同樣的方法，作為半導體層109形成大約50nm的微晶矽層。然後，停止電漿放電(圖17的半導體層的形成211)。然後，排出這些氣體並引入用來沉積緩衝層111的氣體(圖17的氣體置換215)。
接著，在半導體層109上形成緩衝層111。緩衝層111是在後面的步驟中被圖案形成而成為緩衝層131的。在此，作為一例，引入將SiH4 的流量設定為280sccm、H2 的流量設定為300sccm、NH3 的流量設定為20sccm的材料氣體並使它穩定，並且在處理室內的壓力為170Pa，將基板溫度為280℃的條件下，以RF電源頻率為13.56MHz且RF電源的電力為60W的輸出進行電漿放電，來可以形成大約50nm的非晶矽層(圖17的緩衝層的形成217)。然後，排出這些氣體且引入用於雜質半導體層113的沉積的氣體(圖17的氣體置換219)。另外，與實施例模式4同樣，形成雜質半導體層113(圖17的雜質半導體層的形成221)。
注意，如虛線238所示，也可以使用氮氣體而代替氨氣體。
對形成本實施例模式的緩衝層111的原料氣體包括含有氮的氣體。藉由電漿放電含有氮的氣體形成NH基或NH2 基。如上所述，NH基交聯包含在非晶矽層中的懸空鍵。因此，可以形成具有交聯懸空鍵的NH基的非晶半導體層。另外，該NH2 基也可以終接包含在非晶矽層中的懸空鍵。因此，也可以形成具有終接懸空鍵的NH2 基的非晶半導體層。
在藉由這種步驟形成的緩衝層111中，藉由二次離子質譜術測量的氮濃度示出緩衝層111一定的濃度。
如上所說明，藉由使沉積緩衝層時的氣體包含氮，可以將氧濃度抑制得較低而使氮濃度高於氧濃度，可以形成包含晶體區域的半導體層。
實施例模式7
參照圖18及圖19示出在實施例模式4至實施例模式6中，氮濃度的分佈不同的具有NH基的非晶半導體層的製造方法。
在本實施例模式中，作為對緩衝層111添加氮、再說NH基的方法，在實施例模式4中，在進行半導體層的形成211處理之後，藉由沖洗處理213將含有氮的氣體引入反應室內，並且在形成緩衝層111的期間如實線239c所示那樣將含有氮的氣體再引入反應室內(參照圖18)。作為含有氮的氣體在此使用氨氣體。注意，如虛線239d所示，可以使用氮氣體而代替氨氣體。再者，也可以使用氨氣體及氮氣體。其結果，在緩衝層111的沉積初期及沉積時提高氮濃度，而可以降低緩衝層111的缺陷能級。
另外，作為對緩衝層111添加氮、再說NH基的方法，在實施例模式5中，在形成半導體層之後，在藉由預塗處理233在反應室中形成氮化矽層，並且在形成緩衝層111的期間如實線239c所示那樣將含有氮的氣體再引入反應室內(參照圖19)。作為含有氮的氣體在此使用氨氣體。注意，如虛線239d所示，可以使用氮氣體而代替氨氣體。再者，也可以使用氨氣體及氮氣體。其結果，在緩衝層111的沉積初期及沉積時提高氮濃度，而可以降低緩衝層111的缺陷能級。
藉由上述步驟，控制緩衝層的上側，即源區及汲區一側的氮濃度，可以降低緩衝層的缺陷能級的比率，而降低薄膜電晶體的截止電流。
實施例模式8
在本實施例模式中，說明實施例模式3所示的薄膜電晶體的製造方法。在本實施例模式中，也說明n通道型薄膜電晶體的製造方法。
與實施例模式4同樣，藉由第一光刻步驟在基板101上形成閘極電極層103及電容佈線105。
接著，覆蓋閘極電極層103地形成閘極絕緣層107、半導體層109、緩衝層111、雜質半導體層113以及導電層121。然後，在導電層121上藉由第二光刻步驟形成抗蝕劑掩模141(參照圖20A)。
作為閘極絕緣層107、半導體層109、緩衝層111以及雜質半導體層113的形成方法，應用實施例模式4至實施例模式7中的任一種方式即可。
抗蝕劑掩模141具有厚度不同的兩個區域，它可以藉由使用多級灰度掩模而形成。藉由使用多級灰度掩模，縮減所使用的光掩模數量而縮減製造步驟數目，所以這是較佳的。在本實施例模式中，形成半導體層的圖案的步驟和將半導體層分成源區和汲區的步驟中，可以利用使用多級灰度掩模形成的抗蝕劑掩模。
在此，多級灰度掩模是指可以以多個步驟的光量進行曝光的掩模，代表性的可以以曝光區域、半曝光區域以及非曝光區域的三個步驟的光量進行曝光。藉由使用多級灰度掩模，可以以一次的曝光及顯影步驟形成具有多種(典型為兩種)厚度的抗蝕劑掩模。由此，藉由使用多級灰度掩模，可以縮減光掩模的數量。
圖24A-1及24B-1示出典型的多級灰度掩模的截面圖。圖24A-1表示灰色調掩模180，而圖24B-1表示半色調掩模185。
圖24A-1所示的灰色調掩模180由在具有透光性的基板181上使用遮光層形成的遮光部182以及利用遮光層的圖案設置的繞射光柵部183構成。
繞射光柵部183藉由具有以用於曝光的光的解析度極限以下的間隔設置的狹縫、點或網眼等，而控制光的透過率。另外，設置在繞射光柵部183中的狹縫、點或網眼既可以是週期性的，又可以是非週期性的。
作為具有透光性的基板181，可以使用石英等。構成遮光部182及繞射光柵部183的遮光層使用金屬即可，較佳使用鉻或氧化鉻等來設置。
在對灰色調掩模180照射用來曝光的光的情況下，如圖24A-2所示那樣與遮光部182重疊的區域的透光率成為0%，並且不設置遮光部182或繞射光柵部183的區域的透光率成為100%。另外，繞射光柵部183的透光率大致在10%至70%的範圍內，這可以根據繞射光柵的狹縫、點或網眼的間隔等調整。
圖24B-1所示的半色調掩模185由在具有透光性的基板186上使用半透過層形成的半透光部187以及使用遮光層形成的遮光部188構成。
可以使用MoSiN、MoSi、MoSiO、MoSiON、CrSi等的層形成半透光部187。遮光部188使用與灰色調掩模的遮光層同樣的金屬即可，較佳使用鉻或氧化鉻等來設置。
在對半色調掩模185照射用來曝光的光的情況下，如圖24B-2所示那樣與遮光部188重疊的區域的透光率成為0%，並且不設置遮光部188或半透光部187的區域的透光率成為100%。另外，半透光部187的透光率大致在10%至70%的範圍內，這可以根據形成的材料的種類或厚度等調整。
藉由使用多級灰度掩模進行曝光及顯影，可以形成具有厚度不同的區域的抗蝕劑掩模。
接下來，使用抗蝕劑掩模141對半導體層109、緩衝層111、雜質半導體層113及導電層121進行蝕刻。藉由該步驟，對半導體層109、緩衝層111、雜質半導體層113及導電層121的每個元件進行分離，而形成半導體層143、緩衝層145、雜質半導體層147及導電層149(參照圖20B)。
接著，使抗蝕劑掩模141縮退，形成抗蝕劑掩模151。作為抗蝕劑掩模的縮退，使用利用氧電漿的灰化即可。在此，對抗蝕劑掩模141進行灰化以在閘極電極上進行分離。其結果是，分離抗蝕劑掩模151(參照圖21A)。
接著，使用抗蝕劑掩模151蝕刻導電層149，形成佈線層153、155(參照圖21B)。佈線層153、155形成源極電極及汲極電極。導電層121的蝕刻較佳與實施例模式4所示的導電層149的蝕刻同樣地進行。
接著，在形成有抗蝕劑掩模151的情況下，對緩衝層145的一部分及雜質半導體層147進行蝕刻，形成緩衝層159和源區及汲區157(參照圖21C)。然後，去除抗蝕劑掩模151。圖23A示出此時的圖21C的俯視圖。
接著，較佳與實施例模式1同樣地進行乾蝕刻。再者，也可以對緩衝層159的表面照射水電漿、氨電漿及氮電漿等。
藉由上述步驟，也可以製造根據本實施例模式的薄膜電晶體。根據本實施例模式的薄膜電晶體與實施例模式4所說明的薄膜電晶體同樣可以應用於以液晶顯示裝置為代表的顯示裝置的像素中的開關電晶體。因此，覆蓋該薄膜電晶體地形成絕緣層133(參照圖22A)。
接著，以到達由佈線層212構成的源極電極及汲極電極的方式在絕緣層133中形成開口部134、160。藉由第三光刻法可以形成該開口部134、160。然後，以透過該開口部134、160連接的方式在絕緣層133上藉由第四光刻步驟設置像素電極層135。像這樣，可以製造圖22B所示的顯示裝置的像素中的開關電晶體。
另外雖然未圖示，但是也可以在絕緣層133和像素電極層135之間具有藉由旋塗法等形成的由有機樹脂構成的絕緣層。
然後，與實施例模式4同樣，在VA(Vertical Alignment；垂直定向)方式的液晶顯示裝置中，為了視角的擴大，在採用將像素分割成多個部分且使分割了的像素的各部分的液晶的取向不同的多疇方式(所謂的MVA方式)的情況下，較佳在像素電極層135上形成突起物137(參照圖22C)。圖23B示出此時的圖22C的俯視圖。
藉由上述步驟，以少掩模數量可以製造包括與其通道形成區域具有非晶半導體的薄膜電晶體相比導通電流高且與其通道形成區域具有微晶半導體的薄膜電晶體相比截止電流低的薄膜電晶體，並且可以應用於液晶顯示裝置的元件基板。
實施例模式9
在本實施例模式中，示出可以降低接觸電阻的薄膜電晶體的結構。具體而言，由含有賦予一導電型的雜質元素和NH基或NH2 基的半導體層(下面示出具有NH基的雜質半導體層)形成實施例模式1至實施例模式8所示的源區及汲區。
在實施例模式4至實施例模式7中，具有NH基的雜質半導體層組合雜質半導體層的形成步驟和緩衝層的形成步驟而形成。具體而言，在組合實施例模式4所示的緩衝層的形成217步驟和雜質半導體層的形成步驟221的情況下，在圖15中在緩衝層的形成217和氣體置換219之間進行沖洗處理213，而提高緩衝層表面的氮濃度，並且提高雜質半導體層的氮濃度。
另外，在組合實施例模式5所示的具有NH基的非晶半導體層的形成步驟和雜質半導體層的形成步驟的情況下，在圖16中在緩衝層的形成217和氣體置換219之間進行從卸載225到裝載231，在反應室中形成氮化矽層，而提高反應室內的氮濃度，並且提高雜質半導體層的氮濃度。
另外，在組合實施例模式6所示的具有NH基的非晶半導體層的形成步驟和雜質半導體層的形成步驟的情況下，在圖17中在雜質半導體層的形成步驟221中引入氨氣體或氮氣體，而提高雜質半導體層的氮濃度。
在使源區及汲區含有賦予一導電型的雜質元素的同時還含有NH基或NH2 基，可以降低源區及汲區的缺陷能級。因此，可以提高源區及汲區的遷移率，並且可以降低接觸電阻。
實施例模式10
實施例模式1至實施例模式3所示的薄膜電晶體可以用於發光顯示裝置或發光裝置。作為發光顯示裝置或發光裝置的發光元件，典型地可以舉出利用電致發光的發光元件。根據利用電致發光的發光元件的發光材料是有機化合物還是無機化合物而被大致分類，一般而言，前者稱為有機EL元件，後者稱為無機EL元件。
另外，在實施例模式4至實施例模式9所示的元件基板上形成發光元件來可以製造發光顯示裝置或發光裝置。
因為在本實施例模式的發光顯示裝置及發光裝置中使用導通電流高且截止電流低的薄膜電晶體作為像素電晶體，所以可以製造圖像品質良好(例如高對比度)並耗電量低的發光顯示裝置及發光裝置。
實施例模式11
接下來，說明可以應用本發明的顯示裝置的顯示面板的結構的一例。
圖25A表示只另行形成信號線驅動電路303，並且使它連接到形成在基板301上的像素部302的顯示面板的方式。形成有像素部302、保護電路306、以及掃描線驅動電路304的元件基板使用實施例模式1至實施例模式10中的任一個所示的薄膜電晶體而形成。信號線驅動電路303由將單晶半導體用於通道形成區域的電晶體、將多晶半導體用於通道形成區域的電晶體、或將SOI(Silicon On Insulator)用於通道形成區域的電晶體構成即可。在將SOI用於通道形成區域的電晶體中包括將設置在玻璃基板上的單晶半導體層用於通道形成區域的電晶體。電源的電位及各種信號等藉由FPC305分別供給到像素部302、信號線驅動電路303、掃描線驅動電路304。也可以在信號線驅動電路303和FPC305之間以及信號線驅動電路303和像素部302之間的一方或雙方設置由實施例模式1至實施例模式10中的任一個所示的薄膜電晶體形成的保護電路306。作為保護電路306，也可以由選自其他結構的薄膜電晶體、二極體、電阻元件及電容元件等中的一個或多個元件構成。
注意，也可以將信號線驅動電路及掃描線驅動電路形成在與像素部的像素電晶體同一個基板上。
此外，在另行形成驅動電路的情況下，並不一定需要將形成有驅動電路的基板貼附到形成有像素部的基板上，例如也可以貼附到FPC上。圖25B示出只另行形成信號線驅動電路313，並且FPC315和形成有形成在基板311上的像素部312、保護電路316、以及掃描線驅動電路314的元件基板連接的顯示面板的方式。像素部312、保護電路316以及掃描線驅動電路314可以使用上述實施例模式所示的薄膜電晶體形成。信號線驅動電路313藉由FPC315及保護電路316與像素部312連接。電源的電位及各種信號等藉由FPC315分別供給到像素部312、信號線驅動電路313、以及掃描線驅動電路314。也可以在FPC315和像素部312之間設置保護電路316。
另外，也可以藉由使用上述實施例模式所示的薄膜電晶體在與像素部同一個基板上形成信號線驅動電路的一部分或掃描線驅動電路的一部分，並且另行形成其他部分並使該部分電連接到像素部。圖25C示出將信號線驅動電路所具有的類比開關323a形成在與像素部322及掃描線驅動電路324相同的基板321上，並且將信號線驅動電路所具有的移位暫存器323b另行形成在不同的基板上而進行貼合的顯示面板的方式。像素部322、保護電路326及掃描線驅動電路324藉由使用上述實施例模式所示的薄膜電晶體形成。信號線驅動電路所具有的移位暫存器323b藉由類比開關323a及保護電路326與像素部322連接。電源的電位及各種信號等藉由FPC325分別供給到像素部322、信號線驅動電路、掃描線驅動電路324。也可以在FPC325和類比開關323a之間設置保護電路326。
如圖25A至25C所示，可以使用上述實施例模式所示的薄膜電晶體在與像素部同一個基板上形成本實施例模式的顯示裝置的驅動電路的一部分或全部。
此外，對另行形成的基板的連接方法沒有特別的限制，可以使用已知的COG方式、引線鍵合方式、或者TAB方式等。此外，連接的位置只要能夠電連接，就不局限於圖25A至25C所示的位置。另外，也可以另行形成控制器、CPU、記憶體等而連接。
此外，在本實施例模式中使用的信號線驅動電路具有移位暫存器和類比開關。或者，除了移位暫存器和類比開關之外，還可以具有緩衝器、電位移位器、源極跟隨器等其他電路。另外，不一定需要設置移位暫存器和類比開關，例如既可以使用像解碼器電路那樣的可以選擇信號線的其他電路代替移位暫存器，又可以使用鎖存器等代替類比開關。
實施例模式12
可以將由上述方式的薄膜電晶體構成的元件基板、以及使用此的顯示裝置等用於主動矩陣型顯示面板。換言之，在將這些組裝到顯示部中的所有電子裝置中，可以使用本發明。
作為這種電子裝置，可以舉出影像拍攝裝置如攝像機和數位照相機等、頭戴式顯示器(護目鏡型顯示器)、汽車導航系統、投影機、汽車音響、個人電腦、可擕式資訊終端(行動電腦、行動電話或電子書籍讀取器)等等。圖26A至26D示出了其一例。
圖26A是電視裝置。藉由將應用上述實施例模式的顯示面板組裝在框體中來可以完成電視裝置。由顯示面板形成主畫面333，並且作為其他附屬裝置還具有揚聲器部339及操作開關等。
如圖26A所示，在框體331中組裝利用顯示元件的顯示面板332，可以由接收器335接收普通的電視廣播。而且，藉由經由數據機334連接到採用有線或無線方式的通信網路，也可以進行單方向(從發送者到接收者)或雙方向(在發送者和接收者之間或在接收者之間)的資訊通信。藉由利用組裝到框體中的開關或另外的遙控單元336，可以進行電視裝置的操作。也可以在該遙控單元336中設置有用於顯示輸出資訊的顯示部337。也可以在顯示部337中設置有實施例模式1至實施例模式10中的任一個所示的薄膜電晶體。另外，也可以在電視裝置中，除了主銀幕333之外，還由第二顯示面板形成子銀幕338，而附加有顯示頻道或音量等的結構。在該結構中，可以將實施例模式1至實施例模式10中任一個所示的薄膜電晶體用於主銀幕333及子銀幕338中的一方或雙方。
圖27表示說明電視裝置的主要結構的方塊圖。在顯示面板中形成有像素部371。信號線驅動電路372和掃描線驅動電路373也可以以COG方式安裝到顯示面板。
作為其他外部電路的結構，視頻信號的輸入一側具有視頻信號放大電路375、視頻信號處理電路376、以及控制電路377等，該視頻信號放大電路375放大由調諧器374接收的信號中的視頻信號，該視頻信號處理電路376將從視頻信號放大電路375輸出的信號轉換為對應於紅色、綠色、藍色各種顏色的顏色信號，該控制電路377將所述視頻信號轉換為驅動器IC的輸入規格。控制電路377將信號分別輸出到掃描線一側和信號線一側。在進行數位驅動的情況下，也可以採用如下結構，即在信號線一側設置信號分割電路378，並將輸入數位信號分割為m個來供給。
由調諧器374接收的信號中的音頻信號被傳送到音頻信號放大電路379，並且其輸出經過音頻信號處理電路380被供給到揚聲器383。控制電路381從輸入部382接收接收站(接收頻率)、音量的控制資訊，並且將信號傳送到調諧器374及音頻信號處理電路380。
當然，本發明不局限於電視裝置而還可以應用於個人電腦的監視器、大面積的顯示媒體如火車站或機場等的資訊顯示板或者街頭上的廣告顯示板等。
如上所述，藉由實施例模式1至實施例模式10中任一個所說明的薄膜電晶體應用於主銀幕333及子銀幕338的一方或雙方，可以製造圖像品質高且耗電量低的電視裝置。
圖26B表示手機341的一例。該手機341包括顯示部342、操作部343等。藉由將實施例模式1至實施例模式10中任一個所說明的薄膜電晶體應用於顯示部342，可以提高圖像品質且降低耗電量。
圖26C所示的可擕式電腦包括主體351、顯示部352等。藉由對顯示部352應用實施例模式1等所說明的薄膜電晶體，可以提高圖像品質且降低耗電量。
圖26D表示桌燈，包括照明部361、燈罩362、可調整臂(adjustable arm)363、支柱364、台365、以及電源366等。藉由對照明部361應用上述實施例模式所說明的發光裝置來製造。藉由將實施例模式1至實施例模式10中任一個所說明的薄膜電晶體應用於照明部361，可以提高圖像品質且降低耗電量。
圖28A至28C表示手機的結構的一例，例如在顯示部中應用具有實施例模式1至實施例模式10中任一個所示的薄膜電晶體的元件基板及具有其的顯示裝置。圖28A是正視圖，圖28B是後視圖，圖28C是展開圖。圖28A至28C所示的手機由兩個框體，即框體394以及385構成。圖28A至28C所示的手機具有手機和可擕式資訊終端雙方的功能，其內置有計算機，並且除了進行聲音通話之外還可以處理各種各樣的資料，也稱為智慧手機(Smartphone)。
手機由兩個框體，即框體394以及385構成。框體394具備顯示部386、揚聲器387、麥克風388、操作鍵389、定位裝置390、表面影像拍攝裝置用透鏡391、外部連接端子插口392、以及耳機端子393等，並且框體385具備鍵盤395、外部記憶體插槽396、背面影像拍攝裝置397、燈398等。此外，天線被內置在框體394中。
此外，手機還可以在上述結構的基礎上內置有非接觸IC晶片、小型記憶體件等。
在圖28A中相重合的框體394和框體385可以滑動，藉由滑動則如圖28C那樣展開。可以將實施例模式1至實施例模式10中任一個所示的顯示裝置安裝到顯示部386中，而根據使用方式其顯示方向適當地變化。由於在與顯示部386相同的面上具備表面影像拍攝裝置用透鏡391，所以可以進行視頻通話。此外，藉由將顯示部386用作取景器，可以利用背面相機397以及燈398進行靜態圖像以及動態圖像的攝影。
除了聲音通話之外，揚聲器387和麥克風388可以用於視頻通話、聲音的錄音以及再生等的用途。利用操作鍵389可以進行電話的撥打和接收、電子郵件等的簡單的資訊輸入、畫面的滾動、以及指標移動等。
此外，當處理的資訊較多如製作檔、用作可擕式資訊終端等時，使用鍵盤395是較方便的。藉由使相重合的框體394和框體385(圖28A)滑動，可以如圖28C那樣展開而用於可擕式資訊終端。另外，藉由使用鍵盤395及定位裝置390可以順利地進行操作。外部連接端子插口392可以與AC適配器以及USB電纜等的各種電纜連接，而經由它可以進行充電以及與個人電腦等的資料通信。此外，藉由對外部記憶體插槽396插入記錄媒體，可以進行更大量的資料儲存以及移動。
框體385的背面(圖28B)具備背面影像拍攝裝置397及燈398，並且可以將顯示部386用作取景器而可以進行靜態圖像以及動態圖像的攝影。
此外，除了上述結構之外，還可以具備紅外線通信功能、USB埠、電視單波段(one segment)接收功能、非接觸IC晶片或耳機插口等。
藉由將實施例模式1至實施例模式10中任一個所說明的薄膜電晶體應用於像素中，可以提高圖像品質且降低耗電量。
本申請基於2008年6月27日在日本專利局提交的日本專利申請序列號2008-169499，還基於2008年9月5日在日本專利局提交的日本專利申請序列號2008-228242，在此引用其全部內容作為參考。
101．．．基板
103．．．閘極電極層
105．．．電容佈線
107．．．閘極絕緣層
109．．．半導體層
111．．．緩衝層
113．．．雜質半導體層
115．．．半導體層
117．．．緩衝層
118．．．微晶半導體
119．．．雜質半導體層
121．．．導電層
123．．．佈線層
125．．．佈線層
129．．．源區及汲區
131．．．緩衝層
132．．．抗蝕劑掩模
133．．．絕緣層
134．．．開口部
135．．．像素電極層
136．．．開口部
137．．．突起物
141．．．抗蝕劑掩模
143．．．半導體層
145．．．緩衝層
147．．．雜質半導體層
149．．．導電層
151．．．抗蝕劑掩模
153．．．佈線層
155．．．佈線層
157．．．源區及汲區
159．．．緩衝層
160．．．開口部
260．．．低溫泵
171．．．區域
172．．．區域
173．．．區域
174．．．區域
180．．．灰色調掩模
181．．．基板
182．．．遮光部
183．．．繞射光柵部
185．．．半色調掩模
186．．．基板
187．．．半透光部
188．．．遮光部
192．．．缺陷
193．．．O原子
194．．．NH基
195．．．氮原子
196．．．區域
197．．．區域
198．．．區域
199．．．區域
201．．．預處理
203．．．SiN的形成
205．．．氣體置換
207．．．SiON的形成
209．．．氣體置換
211．．．半導體層的形成
212．．．佈線層
213．．．沖洗處理
215．．．氣體置換
217．．．緩衝層的形成
219．．．氣體置換
221．．．雜質半導體層的形成
223．．．排氣
225．．．卸載
227．．．清洗處理
229．．．預塗處理
231．．．裝載
233．．．預塗處理
234．．．虛線
241．．．處理室
242．．．載物台
243．．．氣體供應部
244．．．簇射極板
245．．．排氣口
246．．．上部電極
247．．．下部電極
248．．．交流電源
249．．．溫度控制部
250．．．氣體供應單元
251．．．排氣單元
252．．．汽缸
253．．．壓力調節閥
254．．．停止閥
255．．．質量流量控制器
256．．．蝶閥
257．．．導氣閥
258．．．渦輪分子泵
259．．．乾燥泵
261．．．電漿CVD裝置
301．．．基板
302．．．像素部
303．．．信號線驅動電路
304．．．掃描線驅動電路
305．．．FPC
306．．．保護電路
311．．．基板
312．．．像素部
313．．．信號線驅動電路
314．．．掃描線驅動電路
315．．．FPC
316．．．保護電路
321．．．基板
322．．．像素部
324．．．掃描線驅動電路
325．．．FPC
326．．．保護電路
331．．．框體
332．．．顯示面板
333．．．主銀幕
334．．．數據機
335．．．接收器
336．．．遙控單元
337．．．顯示部
338．．．子銀幕
339．．．揚聲器部
341．．．手機
342．．．顯示部
343．．．操作部
351．．．主體
352．．．顯示部
361．．．照明部
362．．．燈罩
363．．．可調整臂
364．．．支柱
365．．．台
366．．．電源
371．．．像素部
372．．．信號線驅動電路
373．．．掃描線驅動電路
374．．．調諧器
375．．．視頻信號放大電路
376．．．視頻信號處理電路
377．．．控制電路
378．．．信號分割電路
379．．．音頻信號放大電路
380．．．音頻信號處理電路
381．．．控制電路
382．．．輸入部
383．．．揚聲器
385．．．框體
386．．．顯示部
387．．．揚聲器
388．．．麥克風
389．．．操作鍵
390．．．定位裝置
391．．．表面影像拍攝裝置用透鏡
392．．．外部連接端子插口
393．．．耳機端子
394．．．框體
395．．．鍵盤
396．．．外部記憶體插槽
397．．．背面相機
398．．．燈
105a．．．非晶半導體層
115a．．．針狀結晶
115b．．．晶粒間界
115c．．．非晶結構
115d．．．非晶層
118a．．．微晶半導體
118b．．．微晶半導體
191a．．．H原子
191b．．．氫原子
196a．．．區域
196b．．．區域
235a．．．虛線
235b．．．虛線
236a．．．虛線
236b．．．虛線
237a．．．虛線
237b．．．虛線
239c．．．實線
239d．．．虛線
323a．．．類比開關
323b．．．移位暫存器
圖1A和1B為說明根據本發明的薄膜電晶體的一例的圖；
圖2A至2C為說明根據本發明的薄膜電晶體所具有的半導體層的圖；
圖3為說明根據本發明的薄膜電晶體所具有的半導體層的圖；
圖4為說明根據本發明的薄膜電晶體所具有的半導體層的圖；
圖5為說明根據本發明的薄膜電晶體所具有的半導體層的圖；
圖6為說明根據本發明的薄膜電晶體所具有的半導體層的圖；
圖7A和7B為說明根據本發明的薄膜電晶體的一例的圖；
圖8A和8B為說明根據本發明的薄膜電晶體所具有的半導體層的圖；
圖9A和9B為說明根據本發明的薄膜電晶體的一例的圖；
圖10A至10C為說明根據本發明的薄膜電晶體的製造方法的一例的圖；
圖11A至11C為說明根據本發明的薄膜電晶體的製造方法的一例的圖；
圖12A和12B為說明根據本發明的薄膜電晶體的製造方法的一例的圖；
圖13A和13B為說明根據本發明的薄膜電晶體的製造方法的一例的圖；
圖14為說明可以應用於根據本發明的薄膜電晶體的製造方法的裝置的圖；
圖15為說明根據本發明的薄膜電晶體的製造方法的時序圖的一例的圖；
圖16為說明根據本發明的薄膜電晶體的製造方法的時序圖的一例的圖；
圖17為說明根據本發明的薄膜電晶體的製造方法的時序圖的一例的圖；
圖18為說明根據本發明的薄膜電晶體的製造方法的時序圖的一例的圖；
圖19為說明根據本發明的薄膜電晶體的製造方法的時序圖的一例的圖；
圖20A和20B為說明根據本發明的薄膜電晶體的製造方法的一例的圖；
圖21A至21C為說明根據本發明的薄膜電晶體的製造方法的一例的圖；
圖22A至22C為說明根據本發明的薄膜電晶體的製造方法的一例的圖；
圖23A和23B為說明根據本發明的薄膜電晶體的製造方法的一例的圖；
圖24(A-1)及(A-2)和24(B-1)及(B-2)為說明可以應用於本發明的多級灰度掩模的圖；
圖25A至25C為說明可以應用本發明的薄膜電晶體的電子裝置等的圖；
圖26A至26D為說明可以應用本發明的薄膜電晶體的電子裝置等的圖；
圖27為說明可以應用本發明的薄膜電晶體的電子裝置等的圖；
圖28A至28C為說明可以應用本發明的薄膜電晶體的電子裝置等的圖；
圖29A和29B為說明根據本發明的薄膜電晶體的結構的圖。
101．．．基板
103．．．閘極電極層
107．．．閘極絕緣層
115．．．半導體層
123．．．佈線層
125．．．佈線層
129．．．源區及汲區
131．．．緩衝層

Claims (15)

  1. 一種薄膜電晶體，包括：具有絕緣表面的基板上的覆蓋閘極電極的閘極絕緣層；接觸於該閘極絕緣層的第一半導體層；層疊於該第一半導體層上的第二半導體層；以及接觸於該第二半導體層的一部分並形成源區及汲區的雜質半導體層，其中該第二半導體層包括具有NH基或NH2 基的非晶半導體層，且其中該第二半導體層的氮濃度向著該雜質半導體層逐漸降低。
  2. 如申請專利範圍第1項的薄膜電晶體，其中該NH基交聯該第二半導體層所包含的不同的半導體原子。
  3. 如申請專利範圍第1項的薄膜電晶體，其中該NH2 基終接該第二半導體層所包含的半導體原子中的不同的懸空鍵。
  4. 如申請專利範圍第1項的薄膜電晶體，其中該第一半導體層為微晶半導體層。
  5. 如申請專利範圍第1項的薄膜電晶體，其中該第一半導體層為分散狀微晶半導體層或網狀微晶半導體層。
  6. 如申請專利範圍第1項的薄膜電晶體，其中該第二半導體層的藉由二次離子質譜術測量的氧濃度為小於或等於5×1018 cm-3 。
  7. 一種薄膜電晶體，包括：具有絕緣表面的基板上的接觸於閘極電極的閘極絕緣層；接觸於該閘極絕緣層的半導體層；形成源區及汲區的雜質半導體層；以及形成在該半導體層和該雜質半導體層之間的緩衝層，其中該緩衝層包括具有NH基或NH2 基的非晶半導體層，且其中藉由二次離子質譜術測量的該緩衝層的氮濃度為1×1020 cm-3 以上且1×1021 cm-3 以下。
  8. 如申請專利範圍第7項的薄膜電晶體，其中該NH基交聯該緩衝層所包含的不同的半導體原子。
  9. 如申請專利範圍第7項的薄膜電晶體，其中該NH2 基終接該緩衝層所包含的半導體原子中的不同的懸空鍵。
  10. 如申請專利範圍第7項的薄膜電晶體，其中該半導體層為微晶半導體層。
  11. 如申請專利範圍第7項的薄膜電晶體，其中該半導體層為分散狀微晶半導體層或網狀微晶半導體層。
  12. 如申請專利範圍第7項的薄膜電晶體，其中該緩衝層的藉由二次離子質譜術測量的氧濃度為小於或等於5×1018 cm-3 。
  13. 如申請專利範圍第1或第7項的薄膜電晶體，其中形成該源區及該汲區的該雜質半導體層包含NH基。
  14. 一種半導體裝置，包括： 薄膜電晶體包括：具有絕緣表面的基板上的覆蓋閘極電極的閘極絕緣層；接觸於該閘極絕緣層的第一半導體層；層疊於該第一半導體層上的第二半導體層；以及接觸於該第二半導體層的一部分並形成源區及汲區的雜質半導體層，其中該第二半導體層包括具有NH基或NH2 基的非晶半導體層，且其中該第二半導體層的氮濃度向著該雜質半導體層逐漸降低。
  15. 一種電子裝置，具有如申請專利範圍第14項的半導體裝置，其中該電子裝置是選自由電視裝置、手機、可攜式電腦、以及桌燈所組成的族群。
TW098121203A 2008-06-27 2009-06-24 薄膜電晶體、半導體裝置及電子裝置 TWI505472B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2008169499 2008-06-27
JP2008228242 2008-09-05

Publications (2)

Publication Number Publication Date
TW201017889A TW201017889A (en) 2010-05-01
TWI505472B true TWI505472B (zh) 2015-10-21

Family

ID=41444633

Family Applications (1)

Application Number Title Priority Date Filing Date
TW098121203A TWI505472B (zh) 2008-06-27 2009-06-24 薄膜電晶體、半導體裝置及電子裝置

Country Status (6)

Country Link
US (1) US8513664B2 (zh)
JP (1) JP5448604B2 (zh)
KR (1) KR101602252B1 (zh)
CN (1) CN102077354B (zh)
TW (1) TWI505472B (zh)
WO (1) WO2009157573A1 (zh)

Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4294976B2 (ja) * 2003-02-27 2009-07-15 東京エレクトロン株式会社 基板処理装置
US9524869B2 (en) 2004-03-11 2016-12-20 Epistar Corporation Nitride-based semiconductor light-emitting device
US20140017840A1 (en) * 2004-03-11 2014-01-16 Epistar Corporation Nitride-based light-emitting device
JP5436017B2 (ja) 2008-04-25 2014-03-05 株式会社半導体エネルギー研究所 半導体装置
JP5518366B2 (ja) * 2008-05-16 2014-06-11 株式会社半導体エネルギー研究所 薄膜トランジスタ
KR101703511B1 (ko) * 2008-06-27 2017-02-07 가부시키가이샤 한도오따이 에네루기 켄큐쇼 박막 트랜지스터
JP5498762B2 (ja) 2008-11-17 2014-05-21 株式会社半導体エネルギー研究所 薄膜トランジスタの作製方法
US8598586B2 (en) * 2009-12-21 2013-12-03 Semiconductor Energy Laboratory Co., Ltd. Thin film transistor and manufacturing method thereof
JP5602450B2 (ja) * 2010-02-12 2014-10-08 三菱電機株式会社 薄膜トランジスタ、その製造方法、及び表示装置
TWI538218B (zh) 2010-09-14 2016-06-11 半導體能源研究所股份有限公司 薄膜電晶體
KR101750430B1 (ko) * 2010-11-29 2017-06-26 삼성디스플레이 주식회사 박막 트랜지스터 표시판의 제조 방법
US8741677B2 (en) * 2010-11-30 2014-06-03 Semiconductor Energy Laboratory Co., Ltd. Display device and manufacturing method of the same
CN102096228B (zh) * 2010-12-17 2012-07-04 湖南创图视维科技有限公司 一种显示系统和显示方法
US8629445B2 (en) 2011-02-21 2014-01-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, manufacturing method thereof, and electronic appliance
CN103038887A (zh) 2011-08-09 2013-04-10 松下电器产业株式会社 薄膜半导体器件及薄膜半导体器件的制造方法
CN102646676B (zh) * 2011-11-03 2015-06-10 京东方科技集团股份有限公司 一种tft阵列基板
WO2013154195A1 (en) 2012-04-13 2013-10-17 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR20220069118A (ko) 2014-07-15 2022-05-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치와 그 제작 방법, 및 상기 반도체 장치를 포함하는 표시 장치
US9818880B2 (en) 2015-02-12 2017-11-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and display device including the semiconductor device
JP2016225615A (ja) * 2015-05-26 2016-12-28 株式会社半導体エネルギー研究所 半導体装置、該半導体装置の作製方法、または該半導体装置を有する表示装置
CN109585303B (zh) * 2018-11-23 2023-03-10 合肥鑫晟光电科技有限公司 显示面板、阵列基板、薄膜晶体管及其制造方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5311040A (en) * 1990-03-27 1994-05-10 Kabushiki Kaisha Toshiba Thin film transistor with nitrogen concentration gradient
US20040084699A1 (en) * 2001-03-27 2004-05-06 Semiconductor Energy Laboratory Co., Ltd. A Japan Corporation Semiconductor device and fabrication method thereof
US20070056628A1 (en) * 2005-09-12 2007-03-15 Park Young J Photovoltaic cell comprising carbon nanotubes formed by electrophoretic deposition and method for fabricating the same

Family Cites Families (93)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4226898A (en) * 1978-03-16 1980-10-07 Energy Conversion Devices, Inc. Amorphous semiconductors equivalent to crystalline semiconductors produced by a glow discharge process
JPS56122123A (en) * 1980-03-03 1981-09-25 Shunpei Yamazaki Semiamorphous semiconductor
US5091334A (en) * 1980-03-03 1992-02-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US4460670A (en) * 1981-11-26 1984-07-17 Canon Kabushiki Kaisha Photoconductive member with α-Si and C, N or O and dopant
JPH0658966B2 (ja) * 1982-05-17 1994-08-03 キヤノン株式会社 半導体素子
JPS6027122A (ja) * 1983-07-22 1985-02-12 Semiconductor Energy Lab Co Ltd 光プラズマ気相反応法
US4727044A (en) * 1984-05-18 1988-02-23 Semiconductor Energy Laboratory Co., Ltd. Method of making a thin film transistor with laser recrystallized source and drain
JPH0228624A (ja) * 1988-07-18 1990-01-30 Fujitsu Ltd 薄膜トランジスタ
US5221631A (en) * 1989-02-17 1993-06-22 International Business Machines Corporation Method of fabricating a thin film transistor having a silicon carbide buffer layer
JP2839529B2 (ja) * 1989-02-17 1998-12-16 株式会社東芝 薄膜トランジスタ
EP0449539B1 (en) * 1990-03-27 1996-07-03 Kabushiki Kaisha Toshiba Ohmic contact for thin film transistor
US5849601A (en) * 1990-12-25 1998-12-15 Semiconductor Energy Laboratory Co., Ltd. Electro-optical device and method for manufacturing the same
US7115902B1 (en) * 1990-11-20 2006-10-03 Semiconductor Energy Laboratory Co., Ltd. Electro-optical device and method for manufacturing the same
KR950013784B1 (ko) * 1990-11-20 1995-11-16 가부시키가이샤 한도오따이 에네루기 겐큐쇼 반도체 전계효과 트랜지스터 및 그 제조방법과 박막트랜지스터
US5514879A (en) * 1990-11-20 1996-05-07 Semiconductor Energy Laboratory Co., Ltd. Gate insulated field effect transistors and method of manufacturing the same
US7098479B1 (en) * 1990-12-25 2006-08-29 Semiconductor Energy Laboratory Co., Ltd. Electro-optical device and method for manufacturing the same
JPH04266019A (ja) * 1991-02-20 1992-09-22 Canon Inc 成膜方法
JP3255942B2 (ja) * 1991-06-19 2002-02-12 株式会社半導体エネルギー研究所 逆スタガ薄膜トランジスタの作製方法
JPH05129608A (ja) 1991-10-31 1993-05-25 Sharp Corp 半導体装置
EP0535979A3 (en) 1991-10-02 1993-07-21 Sharp Kabushiki Kaisha A thin film transistor and a method for producing the same
JPH05175503A (ja) * 1991-10-23 1993-07-13 Kyocera Corp 薄膜トランジスタおよびその製造方法
US6835523B1 (en) 1993-05-09 2004-12-28 Semiconductor Energy Laboratory Co., Ltd. Apparatus for fabricating coating and method of fabricating the coating
JP3157985B2 (ja) * 1993-06-10 2001-04-23 三菱電機株式会社 薄膜トランジスタおよびその製造方法
US5932302A (en) * 1993-07-20 1999-08-03 Semiconductor Energy Laboratory Co., Ltd. Method for fabricating with ultrasonic vibration a carbon coating
JPH07131030A (ja) 1993-11-05 1995-05-19 Sony Corp 表示用薄膜半導体装置及びその製造方法
US6747627B1 (en) * 1994-04-22 2004-06-08 Semiconductor Energy Laboratory Co., Ltd. Redundancy shift register circuit for driver circuit in active matrix type liquid crystal display device
JP3175503B2 (ja) 1994-11-10 2001-06-11 株式会社村田製作所 チップ型圧電共振部品
TW303526B (zh) * 1994-12-27 1997-04-21 Matsushita Electric Ind Co Ltd
US5677236A (en) * 1995-02-24 1997-10-14 Mitsui Toatsu Chemicals, Inc. Process for forming a thin microcrystalline silicon semiconductor film
JPH10332494A (ja) * 1997-06-03 1998-12-18 Oki Data:Kk 温度検出回路、駆動装置及びプリンタ
US5920772A (en) * 1997-06-27 1999-07-06 Industrial Technology Research Institute Method of fabricating a hybrid polysilicon/amorphous silicon TFT
US6261881B1 (en) * 1998-08-21 2001-07-17 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device provided with semiconductor circuit consisting of semiconductor element and method of manufacturing the same
JP2000277439A (ja) 1999-03-25 2000-10-06 Kanegafuchi Chem Ind Co Ltd 結晶質シリコン系薄膜のプラズマｃｖｄ方法およびシリコン系薄膜光電変換装置の製造方法
JP2001007024A (ja) 1999-06-18 2001-01-12 Sanyo Electric Co Ltd 多結晶シリコン膜の形成方法
JP2001053283A (ja) 1999-08-12 2001-02-23 Semiconductor Energy Lab Co Ltd 半導体装置及びその作製方法
TW507258B (en) * 2000-02-29 2002-10-21 Semiconductor Systems Corp Display device and method for fabricating the same
US7633471B2 (en) * 2000-05-12 2009-12-15 Semiconductor Energy Laboratory Co., Ltd. Light-emitting device and electric appliance
GB0017471D0 (en) * 2000-07-18 2000-08-30 Koninkl Philips Electronics Nv Thin film transistors and their manufacture
US6544908B1 (en) * 2000-08-30 2003-04-08 Micron Technology, Inc. Ammonia gas passivation on nitride encapsulated devices
KR100764273B1 (ko) * 2001-05-31 2007-10-05 비오이 하이디스 테크놀로지 주식회사 박막트랜지스터 제조방법
JP4560245B2 (ja) 2001-06-29 2010-10-13 キヤノン株式会社 光起電力素子
TW519259U (en) * 2001-08-31 2003-01-21 Asia Vital Components Co Ltd Improved structure of DC fan bearing fixation device
CN1434493A (zh) * 2002-01-23 2003-08-06 联华电子股份有限公司 自生长疏水性纳米分子有机防扩散膜及其制备方法
KR100436181B1 (ko) * 2002-04-16 2004-06-12 엘지.필립스 엘시디 주식회사 액정표시장치용 어레이기판 제조방법
JP2004014958A (ja) 2002-06-11 2004-01-15 Fuji Electric Holdings Co Ltd 薄膜多結晶太陽電池とその製造方法
US6838300B2 (en) * 2003-02-04 2005-01-04 Texas Instruments Incorporated Chemical treatment of low-k dielectric films
WO2004086487A1 (ja) * 2003-03-26 2004-10-07 Semiconductor Energy Laboratory Co. Ltd. 半導体装置およびその作製方法
US20040198046A1 (en) * 2003-04-01 2004-10-07 Lee Yu-Chou Method for decreasing contact resistance of source/drain electrodes
FR2853418B1 (fr) * 2003-04-01 2005-08-19 Commissariat Energie Atomique Dispositif optique a stabilite mecanique renforcee fonctionnant dans l'extreme ultraviolet et masque de lithographie comportant un tel dispositif
JP2004335823A (ja) * 2003-05-09 2004-11-25 Canon Inc 光起電力素子及び光起電力素子の形成方法
TWI222753B (en) * 2003-05-20 2004-10-21 Au Optronics Corp Method for forming a thin film transistor of an organic light emitting display
TWI368774B (en) * 2003-07-14 2012-07-21 Semiconductor Energy Lab Light-emitting device
JP4748954B2 (ja) 2003-07-14 2011-08-17 株式会社半導体エネルギー研究所 液晶表示装置
TWI336921B (en) * 2003-07-18 2011-02-01 Semiconductor Energy Lab Method for manufacturing semiconductor device
JP4480968B2 (ja) * 2003-07-18 2010-06-16 株式会社半導体エネルギー研究所 表示装置
JP2005050905A (ja) * 2003-07-30 2005-02-24 Sharp Corp シリコン薄膜太陽電池の製造方法
JP3887364B2 (ja) * 2003-09-19 2007-02-28 株式会社東芝 半導体装置の製造方法
JP2005123466A (ja) * 2003-10-17 2005-05-12 Sharp Corp シリコン系薄膜光電変換装置の製造方法およびその方法により製造されたシリコン系薄膜光電変換装置
JP5159021B2 (ja) 2003-12-02 2013-03-06 株式会社半導体エネルギー研究所 半導体装置の作製方法
TWI372463B (en) 2003-12-02 2012-09-11 Semiconductor Energy Lab Laser irradiation apparatus, laser irradiation method, and method for manufacturing semiconductor device
JP2005167051A (ja) 2003-12-04 2005-06-23 Sony Corp 薄膜トランジスタおよび薄膜トランジスタの製造方法
US20060079100A1 (en) * 2004-03-15 2006-04-13 Sharp Laboratories Of America, Inc. High density plasma grown silicon nitride
DE102005013537A1 (de) * 2004-03-24 2005-10-20 Sharp Kk Fotoelektrischer Wandler und Herstellverfahren für einen solchen
US7288284B2 (en) * 2004-03-26 2007-10-30 Taiwan Semiconductor Manufacturing Co., Ltd. Post-cleaning chamber seasoning method
US7125758B2 (en) * 2004-04-20 2006-10-24 Applied Materials, Inc. Controlling the properties and uniformity of a silicon nitride film by controlling the film forming precursors
TWI234288B (en) * 2004-07-27 2005-06-11 Au Optronics Corp Method for fabricating a thin film transistor and related circuits
EP1624333B1 (en) * 2004-08-03 2017-05-03 Semiconductor Energy Laboratory Co., Ltd. Display device, manufacturing method thereof, and television set
KR100643493B1 (ko) * 2004-09-23 2006-11-10 삼성전자주식회사 반도체 장치의 실리콘 산질화막을 형성하는 방법 및 장치
TWI505473B (zh) * 2005-01-28 2015-10-21 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
US20070295399A1 (en) 2005-12-16 2007-12-27 Bp Corporation North America Inc. Back-Contact Photovoltaic Cells
JP5207598B2 (ja) * 2006-05-24 2013-06-12 パナソニック株式会社 窒化物半導体材料、半導体素子およびその製造方法
JP2008091599A (ja) * 2006-10-02 2008-04-17 Sony Corp 薄膜トランジスタおよびその製造方法ならびに表示装置
JP2008124392A (ja) 2006-11-15 2008-05-29 Sharp Corp 半導体装置、その製造方法及び表示装置
JP2008300779A (ja) 2007-06-04 2008-12-11 Elpida Memory Inc 半導体装置及びその製造方法
JP5331389B2 (ja) 2007-06-15 2013-10-30 株式会社半導体エネルギー研究所 表示装置の作製方法
JP5311955B2 (ja) * 2007-11-01 2013-10-09 株式会社半導体エネルギー研究所 表示装置の作製方法
US7812348B2 (en) * 2008-02-29 2010-10-12 Semiconductor Energy Laboratory Co., Ltd. Thin-film transistor and display device
US7786485B2 (en) * 2008-02-29 2010-08-31 Semicondutor Energy Laboratory Co., Ltd. Thin-film transistor and display device
US7968880B2 (en) * 2008-03-01 2011-06-28 Semiconductor Energy Laboratory Co., Ltd. Thin film transistor and display device
JP5411528B2 (ja) * 2008-03-18 2014-02-12 株式会社半導体エネルギー研究所 薄膜トランジスタ及び表示装置
US7821012B2 (en) * 2008-03-18 2010-10-26 Semiconductor Energy Laboratory Co., Ltd. Thin film transistor
US8138032B2 (en) * 2008-04-18 2012-03-20 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing thin film transistor having microcrystalline semiconductor film
KR101455317B1 (ko) * 2008-04-18 2014-10-27 가부시키가이샤 한도오따이 에네루기 켄큐쇼 박막 트랜지스터 및 그 제작 방법
JP5416460B2 (ja) * 2008-04-18 2014-02-12 株式会社半導体エネルギー研究所 薄膜トランジスタおよび薄膜トランジスタの作製方法
US8053294B2 (en) * 2008-04-21 2011-11-08 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of thin film transistor by controlling generation of crystal nuclei of microcrystalline semiconductor film
US8049215B2 (en) 2008-04-25 2011-11-01 Semiconductor Energy Laboratory Co., Ltd. Thin film transistor
JP5436017B2 (ja) * 2008-04-25 2014-03-05 株式会社半導体エネルギー研究所 半導体装置
JP5518366B2 (ja) * 2008-05-16 2014-06-11 株式会社半導体エネルギー研究所 薄膜トランジスタ
KR101703511B1 (ko) 2008-06-27 2017-02-07 가부시키가이샤 한도오따이 에네루기 켄큐쇼 박막 트랜지스터
US8283667B2 (en) * 2008-09-05 2012-10-09 Semiconductor Energy Laboratory Co., Ltd. Thin film transistor
WO2010035846A1 (en) * 2008-09-26 2010-04-01 Semiconductor Energy Laboratory Co., Ltd. Photoelectric conversion device and method for manufacturing the same
JP5525224B2 (ja) * 2008-09-30 2014-06-18 株式会社半導体エネルギー研究所 表示装置
CN103730515B (zh) * 2009-03-09 2016-08-17 株式会社半导体能源研究所 半导体器件

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5311040A (en) * 1990-03-27 1994-05-10 Kabushiki Kaisha Toshiba Thin film transistor with nitrogen concentration gradient
US20040084699A1 (en) * 2001-03-27 2004-05-06 Semiconductor Energy Laboratory Co., Ltd. A Japan Corporation Semiconductor device and fabrication method thereof
US20070056628A1 (en) * 2005-09-12 2007-03-15 Park Young J Photovoltaic cell comprising carbon nanotubes formed by electrophoretic deposition and method for fabricating the same

Also Published As

Publication number Publication date
US20090321743A1 (en) 2009-12-31
CN102077354B (zh) 2014-08-20
WO2009157573A1 (en) 2009-12-30
US8513664B2 (en) 2013-08-20
JP2010087471A (ja) 2010-04-15
JP5448604B2 (ja) 2014-03-19
KR101602252B1 (ko) 2016-03-10
CN102077354A (zh) 2011-05-25
KR20110023888A (ko) 2011-03-08
TW201017889A (en) 2010-05-01

Similar Documents

Publication Publication Date Title
TWI505472B (zh) 薄膜電晶體、半導體裝置及電子裝置
TWI489558B (zh) 薄膜電晶體及其製造方法
TWI521713B (zh) 薄膜電晶體和其製造方法
TWI460863B (zh) 薄膜電晶體
TWI450322B (zh) 電漿處理設備及製造半導體裝置之方法
TWI462300B (zh) 薄膜電晶體
TWI478243B (zh) 薄膜電晶體的製造方法
US8591650B2 (en) Method for forming crystalline semiconductor film, method for manufacturing thin film transistor, and method for manufacturing display device
JP5436016B2 (ja) 半導体装置
JP5518366B2 (ja) 薄膜トランジスタ
JP5602389B2 (ja) 薄膜トランジスタ

Legal Events

Date Code Title Description
MM4A Annulment or lapse of patent due to non-payment of fees