JPH07221312A - 半導体装置とその製造方法および液晶表示装置 - Google Patents
半導体装置とその製造方法および液晶表示装置Info
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- JPH07221312A JPH07221312A JP1142994A JP1142994A JPH07221312A JP H07221312 A JPH07221312 A JP H07221312A JP 1142994 A JP1142994 A JP 1142994A JP 1142994 A JP1142994 A JP 1142994A JP H07221312 A JPH07221312 A JP H07221312A
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- semiconductor device
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Abstract
(57)【要約】
【目的】 透明電極（ＩＴＯ）とコンタクト層間のコン
タクト抵抗を大幅に低減した薄膜トランジスタを提供す
る 【構成】 絶縁基板上にゲ−ト電極、ゲ−ト絶縁膜、活
性層、コンタクト層、ソ−ス／ドレイン電極を順次形成
した半導体装置（薄膜トランジスタ）において、少なく
ともコンタクト層のソ−ス／ドレイン電極側の表面部を
フッ素で終端化し、さらに、ソ−ス／ドレイン電極を酸
化物から成る透明導電層とする。
タクト抵抗を大幅に低減した薄膜トランジスタを提供す
る 【構成】 絶縁基板上にゲ−ト電極、ゲ−ト絶縁膜、活
性層、コンタクト層、ソ−ス／ドレイン電極を順次形成
した半導体装置（薄膜トランジスタ）において、少なく
ともコンタクト層のソ−ス／ドレイン電極側の表面部を
フッ素で終端化し、さらに、ソ−ス／ドレイン電極を酸
化物から成る透明導電層とする。
Description
【０００１】
【産業上の利用分野】 本発明は薄膜トランジスタに関
わり、とくに、液晶表示装置、密着型イメ−ジセンサ、
液晶シャッタアレイ等に用いる半導体装置とこれを用い
た液晶表示装置に関する。
わり、とくに、液晶表示装置、密着型イメ−ジセンサ、
液晶シャッタアレイ等に用いる半導体装置とこれを用い
た液晶表示装置に関する。
【０００２】
【従来の技術】液晶ディスプレイや密着型イメ−ジセン
サ等においては、ガラス基板等の透明基板上に液晶やセ
ンサ駆動用の薄膜能動デバイスを設けている。液晶ディ
スプレイのように、大面積上の形成に適した薄膜トラン
ジスタ（ＴＦＴ）としては、たとえば活性層をアモルフ
ァス（非晶質）シリコンで構成するａ−ＳｉＴＦＴが挙
げられる。このａ−ＳｉＴＦＴの電極には、酸化スズ
膜、酸化インジウム膜、あるいは酸化スズ膜と酸化イン
ジウム膜を混合したもの（ＩＴＯ膜）等の光透過性の透
明電極が一般的に使用されていた。
サ等においては、ガラス基板等の透明基板上に液晶やセ
ンサ駆動用の薄膜能動デバイスを設けている。液晶ディ
スプレイのように、大面積上の形成に適した薄膜トラン
ジスタ（ＴＦＴ）としては、たとえば活性層をアモルフ
ァス（非晶質）シリコンで構成するａ−ＳｉＴＦＴが挙
げられる。このａ−ＳｉＴＦＴの電極には、酸化スズ
膜、酸化インジウム膜、あるいは酸化スズ膜と酸化イン
ジウム膜を混合したもの（ＩＴＯ膜）等の光透過性の透
明電極が一般的に使用されていた。
【０００３】特開昭５８−１９００６３号公報には、薄
膜トランジスタのアモルファスシリコン膜に形成された
ドレイン電極に上記透明電極を直接コンタクトすること
が開示されている。
膜トランジスタのアモルファスシリコン膜に形成された
ドレイン電極に上記透明電極を直接コンタクトすること
が開示されている。
【０００４】また、特開平１−２５５８２９には、上記
ＩＴＯ膜の透明電極材によりアモルファスシリコン膜界
面が酸化されて酸化シリコン等の高抵抗層が形成され、
コンタクト抵抗が増加するという問題を、ＩＴＯ膜とシ
リコン膜界面に金属膜を設けてコンタクト抵抗を低減す
るようにすることが開示されている。
ＩＴＯ膜の透明電極材によりアモルファスシリコン膜界
面が酸化されて酸化シリコン等の高抵抗層が形成され、
コンタクト抵抗が増加するという問題を、ＩＴＯ膜とシ
リコン膜界面に金属膜を設けてコンタクト抵抗を低減す
るようにすることが開示されている。
【０００５】
【発明が解決しようとする課題】上記特開昭５８−１９
００６３号公報に開示の方法には、ａＳｉＴＦＴのソ−
ス、ドレイン配線接続用の透明電極（ＩＴＯ）をコンタ
クト層であるｎ＋ａＳｉ層上に直接形成する必要がある
が、そのコンタクト特性が悪いため良好なオン電流が得
られず、また、透明電極形成後の製造プロセスにおける
熱履歴によりコンタクト抵抗が増大するという問題があ
った。
００６３号公報に開示の方法には、ａＳｉＴＦＴのソ−
ス、ドレイン配線接続用の透明電極（ＩＴＯ）をコンタ
クト層であるｎ＋ａＳｉ層上に直接形成する必要がある
が、そのコンタクト特性が悪いため良好なオン電流が得
られず、また、透明電極形成後の製造プロセスにおける
熱履歴によりコンタクト抵抗が増大するという問題があ
った。
【０００６】すなわち、ＩＴＯ膜をスパッタリング等の
方法で作製する場合には、ＩＴＯ膜を酸素を添加した酸
化雰囲気のスパッタリングガス中で作製して、酸素の脱
離によるＩＴＯ膜の変質を防止するようにしていたが、
ｎ＋ａＳｉ膜表面に多数の未結合手（ダングリングボン
ド）が存在し、さらにそれ以外の部分も結合の弱いＳｉ
−Ｈ結合で構成されているため、Ｓｉとの結合エネルギ
−の大きい酸素の供給によりコンタクト層のｎ＋ａＳｉ
膜表面が酸化されてＩＴＯ膜との界面に高抵抗層が形成
され、コンタクト特性の大幅劣化の原因となっていた。
方法で作製する場合には、ＩＴＯ膜を酸素を添加した酸
化雰囲気のスパッタリングガス中で作製して、酸素の脱
離によるＩＴＯ膜の変質を防止するようにしていたが、
ｎ＋ａＳｉ膜表面に多数の未結合手（ダングリングボン
ド）が存在し、さらにそれ以外の部分も結合の弱いＳｉ
−Ｈ結合で構成されているため、Ｓｉとの結合エネルギ
−の大きい酸素の供給によりコンタクト層のｎ＋ａＳｉ
膜表面が酸化されてＩＴＯ膜との界面に高抵抗層が形成
され、コンタクト特性の大幅劣化の原因となっていた。
【０００７】とくに、基板を加熱して低抵抗の結晶ＩＴ
Ｏ膜を形成する場合や、ＩＴＯ膜を酸化の進みにくい低
温で形成する場合には、コンタクト界面における上記酸
化がその後の熱履歴により進行し、コンタクト抵抗が増
加するという問題があった。
Ｏ膜を形成する場合や、ＩＴＯ膜を酸化の進みにくい低
温で形成する場合には、コンタクト界面における上記酸
化がその後の熱履歴により進行し、コンタクト抵抗が増
加するという問題があった。
【０００８】また、特開平１−２５５８２９号公報に開
示の方法には、上記金属膜の作製とその加工には複雑な
製造工程が必要になるという欠点があった。本発明の目
的は上記課題を解決した半導体装置とその製造方法およ
び液晶表示装置を提供することにある。
示の方法には、上記金属膜の作製とその加工には複雑な
製造工程が必要になるという欠点があった。本発明の目
的は上記課題を解決した半導体装置とその製造方法およ
び液晶表示装置を提供することにある。
【０００９】
【課題を解決するための手段】上記課題を解決するため
に、 絶縁基板上にゲ−ト電極、ゲ−ト絶縁膜、活性
層、コンタクト層、ソ−ス／ドレイン電極を順次形成し
た半導体装置において、少なくともコンタクト層のソ−
ス／ドレイン電極側の表面部をフッ素で終端化し、さら
に、ソ−ス／ドレイン電極を酸化物から成る透明導電層
とする。
に、 絶縁基板上にゲ−ト電極、ゲ−ト絶縁膜、活性
層、コンタクト層、ソ−ス／ドレイン電極を順次形成し
た半導体装置において、少なくともコンタクト層のソ−
ス／ドレイン電極側の表面部をフッ素で終端化し、さら
に、ソ−ス／ドレイン電極を酸化物から成る透明導電層
とする。
【００１０】さらに、上記コンタクト層表面部のフッ素
濃度を１×１０19個／ｃｍ3以上とする。さらに、上記
ソ−ス／ドレイン電極を構成する酸化物から成る透明導
電層を結晶相を含むものとする。また、コンタクト層を
少なくともソ−ス／ドレイン電極側表面部が結晶相を含
むものとする。
濃度を１×１０19個／ｃｍ3以上とする。さらに、上記
ソ−ス／ドレイン電極を構成する酸化物から成る透明導
電層を結晶相を含むものとする。また、コンタクト層を
少なくともソ−ス／ドレイン電極側表面部が結晶相を含
むものとする。
【００１１】また、上記ソ−ス／ドレイン電極を構成す
る透明導電層を、酸化スズ膜、酸化インジウム膜、ある
いは酸化スズ膜と酸化インジウム膜を混合したもの（Ｉ
ＴＯ膜）とする。また、上記コンタクト層表面部のフッ
素をフッ素ラジカルの照射により形成すし、次いでその
上に酸化物から成る透明導電層を形成する。
る透明導電層を、酸化スズ膜、酸化インジウム膜、ある
いは酸化スズ膜と酸化インジウム膜を混合したもの（Ｉ
ＴＯ膜）とする。また、上記コンタクト層表面部のフッ
素をフッ素ラジカルの照射により形成すし、次いでその
上に酸化物から成る透明導電層を形成する。
【００１２】また、上記フッ素ラジカル源に、四フッ化
シリコン（ＳｉＦ4）、フッ化水素（ＨＦ）、五フッ化
リン（ＰＦ5）、三フッ化ボロン（ＢＦ3）の中の少なく
とも１つを用いる。また、上記半導体装置のいずれか
を、液晶表示装置の液晶画素のスイッチング素子に用い
る。
シリコン（ＳｉＦ4）、フッ化水素（ＨＦ）、五フッ化
リン（ＰＦ5）、三フッ化ボロン（ＢＦ3）の中の少なく
とも１つを用いる。また、上記半導体装置のいずれか
を、液晶表示装置の液晶画素のスイッチング素子に用い
る。
【００１３】
【作用】上記ＩＴＯ膜作製前にコンタクト層のシリコン
膜表面を終端化したフッ素は、その電気陰性度が元素中
最大であり、また、Ｓｉ（シリコン）とＦ（フッ素）間
の結合エネルギ−は５．６ｅＶと、ＳｉとＯ（酸素）間
の結合エネルギ−５．９ｅＶと同程度に高いため、酸化
雰囲気中でも安定なＳｉ−Ｆ結合が得られる。この結
果、ＩＴＯ膜からの酸素拡散による酸化が進行しない。
膜表面を終端化したフッ素は、その電気陰性度が元素中
最大であり、また、Ｓｉ（シリコン）とＦ（フッ素）間
の結合エネルギ−は５．６ｅＶと、ＳｉとＯ（酸素）間
の結合エネルギ−５．９ｅＶと同程度に高いため、酸化
雰囲気中でも安定なＳｉ−Ｆ結合が得られる。この結
果、ＩＴＯ膜からの酸素拡散による酸化が進行しない。
【００１４】また、結晶状態で低抵抗のＩＴＯ膜形成時
ようにの基板温度が高く、また、その後の工程における
熱履歴温度が高い場合のようにシリコン膜の酸化がとく
に進行しやすい条件下でも、上記フッ素はＩＴＯ膜から
の酸素拡散による酸化を抑止する。
ようにの基板温度が高く、また、その後の工程における
熱履歴温度が高い場合のようにシリコン膜の酸化がとく
に進行しやすい条件下でも、上記フッ素はＩＴＯ膜から
の酸素拡散による酸化を抑止する。
【００１５】また、フッ素をコンタクト層のシリコン膜
面の終端部のみならず、シリコン膜の最表面層近傍部、
またはシリコン膜全体に１×１０19個／ｃｍ3以上含ま
せることにより、コンタクト層と電極間の接続が低抵抗
化される。また、上記フッ素は、アモルファス、微結晶
シリコン、結晶分率の高い多結晶シリコンのコンタクト
層に対して同様に作用する。上記シリコン膜の形成時に
フッ素を添加することにより、上記のような微結晶シリ
コンのコンタクト層が低温で形成可能となる。
面の終端部のみならず、シリコン膜の最表面層近傍部、
またはシリコン膜全体に１×１０19個／ｃｍ3以上含ま
せることにより、コンタクト層と電極間の接続が低抵抗
化される。また、上記フッ素は、アモルファス、微結晶
シリコン、結晶分率の高い多結晶シリコンのコンタクト
層に対して同様に作用する。上記シリコン膜の形成時に
フッ素を添加することにより、上記のような微結晶シリ
コンのコンタクト層が低温で形成可能となる。
【００１６】
〔実施例 １〕図１は逆スタガ構造の薄膜トランジスタ
の断面図である。基板１上に膜厚２００ｎｍ程度のクロ
ム、アルミ、タンタル等の導電性金属よりなるゲ−ト電
極２をスパッタリング法により作製し、次いで、その上
にプラズマＣＶＤを用いて窒化シリコンのゲ−ト絶縁膜
３、アモルファスシリコン（ｉａＳｉ）の活性層４、ホ
スフィンド−プｎ型シリコン（ｎＳｉ）のコンタクト層
５を順次形成する。
の断面図である。基板１上に膜厚２００ｎｍ程度のクロ
ム、アルミ、タンタル等の導電性金属よりなるゲ−ト電
極２をスパッタリング法により作製し、次いで、その上
にプラズマＣＶＤを用いて窒化シリコンのゲ−ト絶縁膜
３、アモルファスシリコン（ｉａＳｉ）の活性層４、ホ
スフィンド−プｎ型シリコン（ｎＳｉ）のコンタクト層
５を順次形成する。
【００１７】本発明では、コンタクト層５のｎ＋シリコ
ン膜作製用原料ガスに、例えば四フッ化シリコン（Ｓｉ
Ｆ4）、水素（Ｈ2）、ホスフィン（ＰＨ3）の混合ガス
を用いてコンタクト層５内にフッ素が含まれるようにす
る。このフッ素添加により、コンタクト層５を形成する
ｎ＋シリコン膜の微結晶化が起って、ド−ピング効率が
大幅に向上する。例えばホスフィン濃度が０．５％の場
合には、１〜１０Ｓ／ｃｍのコンタクト層５の導電率が
得られる。この値はアモルファスシリコンの導電率の略
１００倍である。
ン膜作製用原料ガスに、例えば四フッ化シリコン（Ｓｉ
Ｆ4）、水素（Ｈ2）、ホスフィン（ＰＨ3）の混合ガス
を用いてコンタクト層５内にフッ素が含まれるようにす
る。このフッ素添加により、コンタクト層５を形成する
ｎ＋シリコン膜の微結晶化が起って、ド−ピング効率が
大幅に向上する。例えばホスフィン濃度が０．５％の場
合には、１〜１０Ｓ／ｃｍのコンタクト層５の導電率が
得られる。この値はアモルファスシリコンの導電率の略
１００倍である。
【００１８】また、基板１の温度を３５０℃にしてコン
タクト層５を作製すると、コンタクト層５のｎ＋シリコ
ン膜が微結晶化され、その中には１×１０19／ｃｍ3の
フッ素が存在する。この膜形成温度を低下するとｎ＋シ
リコン膜中の結晶体積分率が低下し、同時にフッ素濃度
が増加する。したがって、この膜形成条件によりアモル
ファスシリコン膜のフッ素濃度を５×１０21／ｃｍ3程
度まで連続的に制御することができるので、結晶分率と
フッ素含有量も連続的に制御することができる。
タクト層５を作製すると、コンタクト層５のｎ＋シリコ
ン膜が微結晶化され、その中には１×１０19／ｃｍ3の
フッ素が存在する。この膜形成温度を低下するとｎ＋シ
リコン膜中の結晶体積分率が低下し、同時にフッ素濃度
が増加する。したがって、この膜形成条件によりアモル
ファスシリコン膜のフッ素濃度を５×１０21／ｃｍ3程
度まで連続的に制御することができるので、結晶分率と
フッ素含有量も連続的に制御することができる。
【００１９】上記コンタクト層５の微結晶シリコン膜に
は結晶相とアモルファス相のシリコンが混在し、酸素の
拡散係数の大きいアモルファス領域にフッ素が特に多く
含まれるので、その酸化に対する抵抗性を高めることが
できるのである。
は結晶相とアモルファス相のシリコンが混在し、酸素の
拡散係数の大きいアモルファス領域にフッ素が特に多く
含まれるので、その酸化に対する抵抗性を高めることが
できるのである。
【００２０】上記コンタクト層５上にインジウム錫オキ
サイド（ＩＴＯ）をスパッタリングしてソ−ス／ドレイ
ン電極６を作製する。このスパッタリングには酸素を
０．２％添加したアルゴンガスを用いる。ソ−ス／ドレ
イン電極６のＩＴＯ膜は室温作製時にはアモルファス構
造となるが、その後の製造工程による熱履歴によって２
００℃までの温度上昇を受けると結晶構造に相変化す
る。また、上記ＩＴＯ膜は２１５℃で作製すると多結晶
構造となる。また、上記ＩＴＯ膜をマスクにして活性層
４のｎ＋シリコン膜をエッチング除去してチャネル７を
形成する。
サイド（ＩＴＯ）をスパッタリングしてソ−ス／ドレイ
ン電極６を作製する。このスパッタリングには酸素を
０．２％添加したアルゴンガスを用いる。ソ−ス／ドレ
イン電極６のＩＴＯ膜は室温作製時にはアモルファス構
造となるが、その後の製造工程による熱履歴によって２
００℃までの温度上昇を受けると結晶構造に相変化す
る。また、上記ＩＴＯ膜は２１５℃で作製すると多結晶
構造となる。また、上記ＩＴＯ膜をマスクにして活性層
４のｎ＋シリコン膜をエッチング除去してチャネル７を
形成する。
【００２１】図２（ａ）はｎ＋シリコン多結晶構造のコ
ンタクト層５と、多結晶構造のソ−ス／ドレイン電極６
のＩＴＯ膜との積層構造断面図、同図（ｂ）はコンタク
ト層５とソ−ス／ドレイン電極６内の酸素とフッ素の濃
度分布図である。図２（ａ）において、コンタクト層５
のシリコン多結晶内の大部分のダングリングボンド（未
結合手）がフッ素で終端化されるため、シリコンの酸化
が抑止される。
ンタクト層５と、多結晶構造のソ−ス／ドレイン電極６
のＩＴＯ膜との積層構造断面図、同図（ｂ）はコンタク
ト層５とソ−ス／ドレイン電極６内の酸素とフッ素の濃
度分布図である。図２（ａ）において、コンタクト層５
のシリコン多結晶内の大部分のダングリングボンド（未
結合手）がフッ素で終端化されるため、シリコンの酸化
が抑止される。
【００２２】さらに、上記微結晶のｎ＋シリコン膜の拡
散係数はアモルファス構造のシリコン膜の拡散係数より
はるかに小さいため、ｎ＋シリコン膜中への酸素の拡散
が著しく抑制される。このため、図２（ｂ）に示すよう
に、酸素Ｏとフッ素Ｆの濃度分布がコンタクト層５とソ
−ス／ドレイン電極６の界面で急峻に変化する。
散係数はアモルファス構造のシリコン膜の拡散係数より
はるかに小さいため、ｎ＋シリコン膜中への酸素の拡散
が著しく抑制される。このため、図２（ｂ）に示すよう
に、酸素Ｏとフッ素Ｆの濃度分布がコンタクト層５とソ
−ス／ドレイン電極６の界面で急峻に変化する。
【００２３】シリコン結晶粒内の結合が、アモルファス
状態におけるＳｉ−Ｓｉの準安定な結合よりも自由エネ
ルギ−的に安定であり、また、酸素の拡散係数がシリコ
ン結晶構造内ではアモルファスシリコン構造より小さい
ため、酸化雰囲気においてもＳｉ−Ｓｉ結合がアモルフ
ァスシリコン構造に比べてシリコン結晶の方が強固とな
る。この結果、良好なコンタクト特性が得られるのであ
る。
状態におけるＳｉ−Ｓｉの準安定な結合よりも自由エネ
ルギ−的に安定であり、また、酸素の拡散係数がシリコ
ン結晶構造内ではアモルファスシリコン構造より小さい
ため、酸化雰囲気においてもＳｉ−Ｓｉ結合がアモルフ
ァスシリコン構造に比べてシリコン結晶の方が強固とな
る。この結果、良好なコンタクト特性が得られるのであ
る。
【００２４】さらに、アモルファスシリコン相自体の多
量の残留フッ素が酸素に対する拡散抵抗が高めるので、
このアモルファスシリコン相内にシリコン結晶相が混在
しする微結晶シリコン層では酸素の拡散を抑える効果が
さらに高められる。この際、結晶分率の値に応じて、フ
ッ素の含有量を１×１０19個／ｃｍ3から１×１０21個
／ｃｍ3まで変えることができる。
量の残留フッ素が酸素に対する拡散抵抗が高めるので、
このアモルファスシリコン相内にシリコン結晶相が混在
しする微結晶シリコン層では酸素の拡散を抑える効果が
さらに高められる。この際、結晶分率の値に応じて、フ
ッ素の含有量を１×１０19個／ｃｍ3から１×１０21個
／ｃｍ3まで変えることができる。
【００２５】図３は、基板１を室温及び２１５℃として
ソ−ス／ドレイン電極６（ＩＴＯ膜）を形成した後、種
々の熱履歴を与えてコンタクト層５のシ−ト抵抗値を測
定した結果である。なお、上記シ−ト抵抗値には、コン
タクト層５の微結晶ｎ＋シリコン膜の抵抗と、このｎ＋
シリコン膜とＩＴＯ膜間の界面抵抗が含まれる。
ソ−ス／ドレイン電極６（ＩＴＯ膜）を形成した後、種
々の熱履歴を与えてコンタクト層５のシ−ト抵抗値を測
定した結果である。なお、上記シ−ト抵抗値には、コン
タクト層５の微結晶ｎ＋シリコン膜の抵抗と、このｎ＋
シリコン膜とＩＴＯ膜間の界面抵抗が含まれる。
【００２６】図３のＩはフッ素を添加しない場合、IIは
フッ素を添加した場合ある。また、ａはＩＴＯ膜を室温
で作製した場合、ｂは基板１の温度を２１５℃で作製し
た場合である。フッ素を添加しないＩの場合には、上記
ａ，ｂとも高いシ−ト抵抗値を示すうえ、その後の熱処
理温度に比例してシ−ト抵抗値が上昇する。これに対し
て、フッ素を添加した場合IIでは、シ−ト抵抗値が格段
に低くなるうえ、熱履歴によるシ−ト抵抗値の増加がな
いことがわかる。
フッ素を添加した場合ある。また、ａはＩＴＯ膜を室温
で作製した場合、ｂは基板１の温度を２１５℃で作製し
た場合である。フッ素を添加しないＩの場合には、上記
ａ，ｂとも高いシ−ト抵抗値を示すうえ、その後の熱処
理温度に比例してシ−ト抵抗値が上昇する。これに対し
て、フッ素を添加した場合IIでは、シ−ト抵抗値が格段
に低くなるうえ、熱履歴によるシ−ト抵抗値の増加がな
いことがわかる。
【００２７】図４はコンタクト層５をアモルファスシリ
コン膜とした場合における、と同様なシ−ト抵抗測定結
果である。微結晶シリコン膜を用いた図３にくらべて、
シ−ト抵抗値は全体的に高く、また、Ｉの特性では、高
い熱処理温度にてシ−ト抵抗値が増加する。IIの特性で
は熱処理温度によらずシ−ト抵抗値はほぼ一定である。
したがって、図３、４より、コンタクト層５を形成する
ｎ＋シリコン膜が微結晶膜かアモルファス膜かに関わり
なく、フッ素添加によりコンタクト層５とソ−ス／ドレ
イン電極６間の界面抵抗を低め、同時に安定化できるの
である。
コン膜とした場合における、と同様なシ−ト抵抗測定結
果である。微結晶シリコン膜を用いた図３にくらべて、
シ−ト抵抗値は全体的に高く、また、Ｉの特性では、高
い熱処理温度にてシ−ト抵抗値が増加する。IIの特性で
は熱処理温度によらずシ−ト抵抗値はほぼ一定である。
したがって、図３、４より、コンタクト層５を形成する
ｎ＋シリコン膜が微結晶膜かアモルファス膜かに関わり
なく、フッ素添加によりコンタクト層５とソ−ス／ドレ
イン電極６間の界面抵抗を低め、同時に安定化できるの
である。
【００２８】図５は上記コンタクト層５の界面にフッ素
を添加した本発明によるＴＦＴのゲ−ト電圧対ドレイン
電流特性例である。図５には、コンタクト層５を水素化
アモルファスシリコン（ｎ＋ａＳｉ）、Ｆ添加アモルフ
ァスシリコン（ｎ＋ａＳｉ：Ｆ）、水素化微結晶シリコ
ン（ｎ＋μｃＳｉ）、Ｆ添加微結晶シリコン（ｎ＋μｃ
Ｓｉ：Ｆ）とした４種類のＴＦＴの特性が示されてい
る。これらのＴＦＴのコンタクト層５は四フッ化シリコ
ン（ＳｉＦ4）、水素（Ｈ2）にホスフィン（ＰＨ3）
０．５％添加した混合ガスを用いて生成し、ソ−ス／ド
レイン電極６のＩＴＯ膜は基板温度２１５℃にて形成し
て多結晶構造とした後に、２００℃、１時間の熱履歴を
与えている。なお、上記各ＴＦＴは同一サイズである。
を添加した本発明によるＴＦＴのゲ−ト電圧対ドレイン
電流特性例である。図５には、コンタクト層５を水素化
アモルファスシリコン（ｎ＋ａＳｉ）、Ｆ添加アモルフ
ァスシリコン（ｎ＋ａＳｉ：Ｆ）、水素化微結晶シリコ
ン（ｎ＋μｃＳｉ）、Ｆ添加微結晶シリコン（ｎ＋μｃ
Ｓｉ：Ｆ）とした４種類のＴＦＴの特性が示されてい
る。これらのＴＦＴのコンタクト層５は四フッ化シリコ
ン（ＳｉＦ4）、水素（Ｈ2）にホスフィン（ＰＨ3）
０．５％添加した混合ガスを用いて生成し、ソ−ス／ド
レイン電極６のＩＴＯ膜は基板温度２１５℃にて形成し
て多結晶構造とした後に、２００℃、１時間の熱履歴を
与えている。なお、上記各ＴＦＴは同一サイズである。
【００２９】図５において、右側のオン電流レベルは、
コンタクト層５が（ｎ＋ａＳｉ）、（ｎ＋ａＳｉ：
Ｆ）、（ｎ＋μｃＳｉ）、（ｎ＋μｃＳｉ：Ｆ）の順に
大きくなっている。オン電流は図３、４にて示したコン
タクト層５のシ−ト抵抗値に逆比例して増大する。すな
わち、コンタクト層５のシ−ト抵抗値が小さいほどキャ
リアが電極へスム−ズに注入される。したがって図５
は、コンタクト層５のシ−ト抵抗値は上記の順に小さく
なっていることを示している。例えば、コンタクト層５
が（ｎ＋μｃＳｉ）の場合のＯＮ電流レベルは（ｎ＋ａ
Ｓｉ）の場合に比べて約３倍に大きく、また、（ｎ＋μ
ｃＳｉ：Ｆ）を用いると、ＯＮ電流はさらに２倍に増加
する。また、上記本発明の効果は、図６に示すような正
スタガＴＦＴやコプレ−ＴＦＴにおいてもまったく同様
に得られることを確認した。これより、本発明はどのよ
うなＴＦＴにも適用でして同様な効果を得ることができ
る。
コンタクト層５が（ｎ＋ａＳｉ）、（ｎ＋ａＳｉ：
Ｆ）、（ｎ＋μｃＳｉ）、（ｎ＋μｃＳｉ：Ｆ）の順に
大きくなっている。オン電流は図３、４にて示したコン
タクト層５のシ−ト抵抗値に逆比例して増大する。すな
わち、コンタクト層５のシ−ト抵抗値が小さいほどキャ
リアが電極へスム−ズに注入される。したがって図５
は、コンタクト層５のシ−ト抵抗値は上記の順に小さく
なっていることを示している。例えば、コンタクト層５
が（ｎ＋μｃＳｉ）の場合のＯＮ電流レベルは（ｎ＋ａ
Ｓｉ）の場合に比べて約３倍に大きく、また、（ｎ＋μ
ｃＳｉ：Ｆ）を用いると、ＯＮ電流はさらに２倍に増加
する。また、上記本発明の効果は、図６に示すような正
スタガＴＦＴやコプレ−ＴＦＴにおいてもまったく同様
に得られることを確認した。これより、本発明はどのよ
うなＴＦＴにも適用でして同様な効果を得ることができ
る。
【００３０】〔実施例 ２〕本実施例では、上記コンタ
クト層５の生成に用いた混合ガス内のホスフィン（ＰＨ
3）の代わりにＰＦ3を用いる。これにより、Ｆによるコ
ンタクト層５の結晶化がさらに促進されるため、同じド
−パント濃度の微結晶シリコンの導電率をさらに向上す
ることができる。例えば、０．５％ホスフィン添加の場
合の導電率は１．５Ｓ／ｃｍであるが、ホスフィンをＰ
Ｆ3に代えると導電率８Ｓ／ｃｍに増加する。
クト層５の生成に用いた混合ガス内のホスフィン（ＰＨ
3）の代わりにＰＦ3を用いる。これにより、Ｆによるコ
ンタクト層５の結晶化がさらに促進されるため、同じド
−パント濃度の微結晶シリコンの導電率をさらに向上す
ることができる。例えば、０．５％ホスフィン添加の場
合の導電率は１．５Ｓ／ｃｍであるが、ホスフィンをＰ
Ｆ3に代えると導電率８Ｓ／ｃｍに増加する。
【００３１】〔実施例 ３〕本実施例では、コンタクト
層５として、まず、水素化アモルファスシリコン、また
は水素化微結晶シリコン膜を形成した後に、Ｆ2のプラ
ズマ分解等で得られるＦラジカルを膜表面に照射し、表
面のみをフッ素化する。例えば、ＳｉＦ4ガスをＲＦパ
ワ−１５０Ｗの水素プラズマで分解する。この結果、水
素化微結晶シリコン膜の表面に終端化されてた水素がフ
ッ素に置換されるので、コンタクト層５の界面をフッ素
で終端化することができ、図５に示した（ｎ＋μｃＳｉ
Ｆ）の場合と同等の効果が得られた。また、表面のみに
Ｆを添加することも行ったが上記と同様の効果が得られ
た。
層５として、まず、水素化アモルファスシリコン、また
は水素化微結晶シリコン膜を形成した後に、Ｆ2のプラ
ズマ分解等で得られるＦラジカルを膜表面に照射し、表
面のみをフッ素化する。例えば、ＳｉＦ4ガスをＲＦパ
ワ−１５０Ｗの水素プラズマで分解する。この結果、水
素化微結晶シリコン膜の表面に終端化されてた水素がフ
ッ素に置換されるので、コンタクト層５の界面をフッ素
で終端化することができ、図５に示した（ｎ＋μｃＳｉ
Ｆ）の場合と同等の効果が得られた。また、表面のみに
Ｆを添加することも行ったが上記と同様の効果が得られ
た。
【００３２】〔実施例 ４〕上記本発明によるＴＦＴを
液晶ディスプレイ装置に適用してみた。本発明によるＴ
ＦＴを用いると、オン電流の大幅増加により液晶セルへ
の書き込み時間が短縮されるため、画素密度１２８０×
１０２４の高精細ディスプレイを十分高速に駆動するこ
とができた。また、ソ−ス、ドレイン電極をＩＴＯとア
ルミ、またはクロムとタンタル等のの２層配線をを用い
た従来のＴＦＴでは、膜作製及びホトエッチング工程が
それぞれ２回ずつ必要であった。しかし、本発明のＴＦ
Ｔを用いると各工程を１回ずつとすることができ、製造
コストを大幅に低減することができる。
液晶ディスプレイ装置に適用してみた。本発明によるＴ
ＦＴを用いると、オン電流の大幅増加により液晶セルへ
の書き込み時間が短縮されるため、画素密度１２８０×
１０２４の高精細ディスプレイを十分高速に駆動するこ
とができた。また、ソ−ス、ドレイン電極をＩＴＯとア
ルミ、またはクロムとタンタル等のの２層配線をを用い
た従来のＴＦＴでは、膜作製及びホトエッチング工程が
それぞれ２回ずつ必要であった。しかし、本発明のＴＦ
Ｔを用いると各工程を１回ずつとすることができ、製造
コストを大幅に低減することができる。
【００３３】
【発明の効果】本発明により、酸化物透明電極（ＩＴ
Ｏ）とコンタクト層間のコンタクト抵抗を大幅に低減
し、さらに、このコンタクト抵抗の安定性を向上したＴ
ＦＴを提供することができる。また、ソ−ス、ドレイン
配線をＩＴＯのみで構成できるので、ＴＦＴの製造工程
を短縮してその製造コストを低減することができる。ま
た、本発明のＴＦＴを液晶画素の駆動用素子として用い
ることにより、液晶画素の開口率を向上し、同時に液晶
セルへの書き込み時間を短縮した液晶表示装置を提供す
ることができる。
Ｏ）とコンタクト層間のコンタクト抵抗を大幅に低減
し、さらに、このコンタクト抵抗の安定性を向上したＴ
ＦＴを提供することができる。また、ソ−ス、ドレイン
配線をＩＴＯのみで構成できるので、ＴＦＴの製造工程
を短縮してその製造コストを低減することができる。ま
た、本発明のＴＦＴを液晶画素の駆動用素子として用い
ることにより、液晶画素の開口率を向上し、同時に液晶
セルへの書き込み時間を短縮した液晶表示装置を提供す
ることができる。
【図１】 本発明による半導体装置の断面図である。
【図２】 図１におけるコンタクトと電極部の模式図と
その不純物濃度分布図である。
その不純物濃度分布図である。
【図３】 熱処理温度対コンタクト部のシ−ト抵抗値特
性図である。
性図である。
【図４】 熱処理温度対コンタクト部のシ−ト抵抗値特
性図である。
性図である。
【図５】 本発明による半導体装置のドレイン電流特性
図である。
図である。
【図６】 本発明による半導体装置の断面図である。
１…基板、２…ゲ−ト電極、３…ゲ−ト絶縁膜、４…活
性層、５…コンタクト層、６ソ−ス／ドレイン電極、７
…チャネル。
性層、５…コンタクト層、６ソ−ス／ドレイン電極、７
…チャネル。
Claims (8)
- 【請求項１】 絶縁基板上にゲ−ト電極、ゲ−ト絶縁
膜、活性層、コンタクト層、ソ−ス／ドレイン電極を順
次形成した半導体装置において、少なくともコンタクト
層のソ−ス／ドレイン電極側の表面部をフッ素で終端化
し、さらに、ソ−ス／ドレイン電極を酸化物から成る透
明導電層としたことを特徴とする半導体装置。 - 【請求項２】 請求項１において、上記コンタクト層表
面部のフッ素濃度を１×１０19個／ｃｍ3以上としたこ
とを特徴とする半導体装置。 - 【請求項３】 請求項１または２において、上記ソ−ス
／ドレイン電極を構成する酸化物から成る透明導電層を
結晶相を含むものとしたことを特徴とする半導体装置。 - 【請求項４】 請求項３において、コンタクト層を少な
くともソ−ス／ドレイン電極側表面部が結晶相を含むも
のとしたことを特徴とする半導体装置。 - 【請求項５】 請求項１ないし４のいずれかにおいて、
上記ソ−ス／ドレイン電極を構成する透明導電層を、酸
化スズ膜、酸化インジウム膜、あるいは酸化スズ膜と酸
化インジウム膜を混合したもの（ＩＴＯ膜）としたこと
を特徴とする半導体装置。 - 【請求項６】 絶縁基板上にゲ−ト電極、ゲ−ト絶縁
膜、活性層、コンタクト層、ソ−ス／ドレイン電極を順
次形成した半導体装置の製造方法において、コンタクト
層のソ−ス／ドレイン電極側表面にフッ素ラジカルを照
射し、次いでその上に酸化物から成る透明導電層を形成
することを特徴とする半導体装置の製造方法。 - 【請求項７】 請求項６において、上記フッ素ラジカル
源に、四フッ化シリコン（ＳｉＦ4）、フッ化水素（Ｈ
Ｆ）、五フッ化リン（ＰＦ5）、三フッ化ボロン（Ｂ
Ｆ3）の中の少なくとも１つを用いることを特徴とする
半導体装置の製造方法。 - 【請求項８】 液晶表示装置において、液晶画素のスイ
ッチング素子に、請求項１ないし５に記載の半導体装置
のいずれかを用いたことを特徴とする液晶表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1142994A JPH07221312A (ja) | 1994-02-03 | 1994-02-03 | 半導体装置とその製造方法および液晶表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1142994A JPH07221312A (ja) | 1994-02-03 | 1994-02-03 | 半導体装置とその製造方法および液晶表示装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07221312A true JPH07221312A (ja) | 1995-08-18 |
Family
ID=11777838
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1142994A Pending JPH07221312A (ja) | 1994-02-03 | 1994-02-03 | 半導体装置とその製造方法および液晶表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07221312A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6284576B1 (en) | 1996-07-04 | 2001-09-04 | Sharp Kabushiki Kaisha | Manufacturing method of a thin-film transistor of a reverse staggered type |
| US7586572B2 (en) | 2001-03-29 | 2009-09-08 | Nec Lcd Technologies, Ltd. | Liquid crystal display having transparent conductive film on interlayer insulating film formed by coating |
| KR20100029039A (ko) * | 2008-09-05 | 2010-03-15 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 박막 트랜지스터 |
| US8791460B2 (en) | 2012-08-22 | 2014-07-29 | Samsung Display Co., Ltd. | Thin film transistor substrate including a fluorine layer in an active pattern |
-
1994
- 1994-02-03 JP JP1142994A patent/JPH07221312A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6284576B1 (en) | 1996-07-04 | 2001-09-04 | Sharp Kabushiki Kaisha | Manufacturing method of a thin-film transistor of a reverse staggered type |
| US7586572B2 (en) | 2001-03-29 | 2009-09-08 | Nec Lcd Technologies, Ltd. | Liquid crystal display having transparent conductive film on interlayer insulating film formed by coating |
| US8610857B2 (en) | 2001-03-29 | 2013-12-17 | Nlt Technologies, Ltd. | Liquid crystal display having transparent conductive film on interlayer insulating film formed by coating |
| KR20100029039A (ko) * | 2008-09-05 | 2010-03-15 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 박막 트랜지스터 |
| JP2010087491A (ja) * | 2008-09-05 | 2010-04-15 | Semiconductor Energy Lab Co Ltd | 薄膜トランジスタ |
| TWI469355B (zh) * | 2008-09-05 | 2015-01-11 | Semiconductor Energy Lab | 薄膜電晶體 |
| US8791460B2 (en) | 2012-08-22 | 2014-07-29 | Samsung Display Co., Ltd. | Thin film transistor substrate including a fluorine layer in an active pattern |
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