KR101543429B1 - 결정성 반도체막의 형성방법, 박막트랜지스터의 제조방법 및 표시장치의 제조방법 - Google Patents
결정성 반도체막의 형성방법, 박막트랜지스터의 제조방법 및 표시장치의 제조방법 Download PDFInfo
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Abstract
천이층이 형성되지 않거나 또는 종래보다도 천이층을 얇게 할 수 있는, 결정성 반도체막의 형성방법과 이 형성방법을 적용한 박막트랜지스터의 제조방법을 제공한다. 기판 위 또는 기판 위에 형성된 절연막 위에 수소를 포함하는 반도체막을 형성하고, 이 수소를 포함하는 반도체막 위에 표면파 플라즈마에 의한 플라즈마 처리를 행하여 반도체의 결정핵을 발생시킨 후, 이 결정핵을 성장시킴으로써, 결정성 반도체막을 형성한다. 표면파 플라즈마 처리는 수소 및 희가스 중 하나 또는 둘 다를 포함하는 가스 중에서 행하는 것이 바람직하다.
결정성 반도체막, 수소, 표면파 플라즈마, 결정핵
Description
본 발명은, 박막트랜지스터의 제조방법에 관한 것이다. 또한, 이 박막트랜지스터를 가지는 표시장치에 관한 것이다.
최근, 절연성 표면을 가지는 기판(예를 들어, 유리 기판) 위의 반도체 박막(두께 수 nm∼수 백 nm 정도)에 의해 구성된 박막트랜지스터가 주목받고 있다. 박막트랜지스터는 IC(Integrated Circuit) 및 전기광학장치를 비롯한 전자 디바이스에 널리 응용되고 있다. 특히, 액정 표시장치 또는 EL 표시장치 등으로 대표되는 화상 표시장치의 스위칭 소자로서 개발이 빠르게 진행되고 있다. 매트릭스 형상으로 배치된 화소 전극의 전위를 스위칭 소자로 제어함으로써, 화면 상에 표시 패턴이 형성되는 방식을 채용한 액정 표시장치(액티브 매트릭스형 액정 표시장치)에서는, 구체적으로는 선택된 화소 전극과 이 화소 전극에 대향하는 대향 전극 사이에 전압이 인가됨으로써, 화소 전극과 대향 전극 사이에 배치된 액정층의 배향이 변화 하여, 광학 변조가 이루어지고, 이러한 광학 변조가 표시 패턴으로서 관찰자에게 인식된다.
이와 같은 액티브 매트릭스형 액정 장치의 용도는 확대되고 있고, 화면 사이즈의 대면적화, 고정세화 및 고개구율화의 요구가 높아지고 있다. 또한, 높은 신뢰도도 요구되고 있다.
표시장치의 스위칭 소자로는, 채널 형성 영역으로 비정질 반도체막 또는 다결정 반도체막을 이용한 박막트랜지스터가 널리 이용되고 있지만, 그 외에 미결정 반도체막을 이용한 것이 있다. 미결정 반도체막은, 비정질 반도체막보다도 캐리어의 이동도가 높아 전기적 특성의 측면에서 우수하다. 또한, 미결정 반도체막의 형성은, 열 결정화법 또는 레이저 결정화법 등을 이용하여 결정화를 행하는 다결정 반도체막의 형성보다도 공정이 간략하고 제조 공정 상의 제약이 작다는 장점이 있다.
플라즈마 CVD법 등을 이용하여 미결정 반도체막을 기판 위 또는 절연막 위에 형성하면, 미결정 반도체막의 피형성면으로부터 수 nm∼100 nm 정도의 영역에 IL(Incubation Layer, 천이층이라고도 함)이 형성되는 것이 알려져 있다. 이러한 천이층은 결정성이 낮기 때문에, 천이층의 존재에 의해 전기적 특성이 저하한다는 문제가 있다. 특히, 역스태거형(inverted-staggered) 박막트랜지스터의 경우, 천이층 또는 천이층 근방에 전류가 흐르기 때문에, 천이층의 발생을 억제하면서 미결정 반도체막을 형성하는 것이 가능한 기술이 요구되고 있다.
상기 설명한 바와 같은 천이층의 발생을 억제하면서 결정성 반도체막을 형성 하기 위한 기술의 일례로서, 문헌 1에 개시되어 있는 기술을 들 수 있다. 문헌 1에 개시되어 있는 기술은, 기판의 표면 또는 그 근방에 반도체를 구성하는 원소를 주성분으로 하는 층 또는 박막을 형성한 다음, 이 반도체를 구성하는 원소를 주성분으로 하는 층 또는 박막을 에칭하면서 결정핵을 발생시키고, 이 결정핵을 성장시켜 반도체막을 성장시킴으로써 결정성 반도체막을 형성하는 반도체 박막의 형성방법이다.
[문헌 1] 일본국 공개특허공고 제2002-299235호 공보
종래 기술에 따르면, 천이층의 발생을 어느 정도 억제할 수 있다고 생각할 수 있다. 그러나, 전기적 특성이 양호한 박막트랜지스터를 얻기 위해서는, 천이층을 가능한 얇게 하거나 천이층을 가지지 않는 반도체 박막을 성막할 필요가 있다. 또한, 결정성 반도체막의 성막은, 일반적으로 비정질 반도체막의 성막보다도 시간을 요하기 때문에, 높은 스루풋(throughput)이 요구되고 있다. 그 때문에, 성막 속도를 향상시킬 필요가 있다.
또한, 결정성 반도체막에 있어서, 천이층의 발생을 억제하는 것만으로는 충분하지 않다. 결정성 반도체막 중에 댕글링 본드(dangling bond)를 가지면, 댕글링 본드에 기인한 결함 준위가 형성되어, 전기적 특성이 저하한다. 그 때문에, 결정성 반도체막의 막 중 댕글링 본드를 종단시킬 필요가 있다.
상기 과제를 감안하여 본 발명은, 천이층의 발생을 억제할 수 있고, 스루풋이 높으며, 댕글링 본드의 생성이 억제된 결정성 반도체막의 성막방법을 제공하는 것을 과제의 하나로 한다.
또한, 본 발명은, 형성되는 결정성 반도체막에 성막시의 플라즈마 손상이 들어가지 않고, 형성되는 결정성 반도체막에 대한 전하가 축적되기 어려운 결정성 반도체막의 형성방법을 제공하는 것을 과제의 하나로 한다.
또한, 대면적 기판 위에 균일성이 높은 결정성 반도체막을 형성하는데 적합한 결정성 반도체막의 성막방법을 제공한다.
또한, 본 발명은 전기적 특성을 저하시키는 불순물 원소 등의 혼입이 작은 결정성 반도체막의 성막방법을 제공한다.
본 발명은, 기판 위 또는 절연막 위 등의 피형성면에 반도체막을 형성하고 이 반도체막에 표면파 플라즈마에 의한 플라즈마 처리를 행하여 결정핵을 발생시킨 후 이 결정핵을 성장시킴으로써 반도체막을 형성한다. 여기서, 피형성면에 형성되는 반도체막에 수소를 포함시킴으로써, 형성되는 결정성 반도체막의 막 중에 존재하는 댕글링 본드를 종단시킨다. 수소를 포함시키기 위해서는, 형성시의 가스에 미리 포함시켜 두면 좋고, 또한 플라즈마 처리를 이용하는 가스에 수소를 포함시킬 수도 있다.
본 발명의 하나는, 수소를 포함하는 반도체막을 형성하고 이 수소를 포함하는 반도체막 위에, 수소와 희가스를 포함하는 가스 중에서 표면파 플라즈마 처리를 행함으로써 반도체의 결정핵을 발생시키고, 이 결정핵을 성장시키는 것을 특징으로 하는 결정성 반도체막의 형성방법이다.
상기 구성의 본 발명에서, 상기 플라즈마 처리는 실란을 포함하는 수소 가스 또는 실란을 포함하는 희가스에 의해 행할 수 있다. 상기 플라즈마 처리에 실란을 포함하는 수소 가스를 이용하면, 형성되는 결정성 반도체막에 수소가 더 포함되게 된다.
상기 구성의 본 발명에서, 표면파 플라즈마 처리는 초고진공 중에서 행하는 것이 바람직하다. 표면파 플라즈마 처리를 초고진공 중에서 행함으로써, 결정성 반도체막으로의 불순물 원소의 혼입을 방지할 수 있다.
상기 구성의 본 발명에서, 표면파 플라즈마에 의해 형성된 결정핵은 플라즈마 CVD법을 이용하여 성장시키는 것이 바람직하다. 결정핵의 성장에 플라즈마 CVD법을 이용함으로써, 반도체막 중으로 플라즈마가 침입하여, 반도체막의 깊이 방향으로 결정 성장을 진행시킬 수 있다.
본 발명의 하나는, 게이트 전극을 형성하고, 이 게이트 전극을 덮어 절연막을 형성하고, 이 절연막 위에 수소를 포함하는 반도체막을 형성하고, 이 수소를 포함하는 반도체막 위에, 수소와 희가스를 포함하는 가스 중에서 표면파 플라즈마 처리를 행하여 반도체의 결정핵을 발생시킨 후, 이 결정핵을 성장시킴으로써 반도체막을 형성하고, 이 반도체막 위에 불순물 반도체막, 소스 전극 및 드레인 전극을 형성하는 것을 특징으로 하는 박막트랜지스터의 제조방법이다.
상기 구성의 본 발명의 박막트랜지스터의 결정성 반도체층은, 천이층을 가지지 않거나, 천이층을 가지는 경우라도 천이층이 극히 얇기 때문에, 게이트 절연층과의 계면 근방에서의 결정성이 높다. 그 때문에, 이 결정성 반도체층을 이용한 박막트랜지스터는 그의 이동도가 높아 구동 회로의 일부 또는 전체를 화소부와 동일 기판 위에 일체 형성하여 시스템-온-패널(system-on-panel)을 형성할 수도 있다.
또한, 표시장치에는 발광장치나 액정 표시장치를 포함한다. 발광장치에는 발광소자가 형성되고, 액정 표시장치에는 액정소자가 형성되어 있다. 발광소자는, 전류 또는 전압에 의해 휘도가 제어되는 소자를 가지며, 구체적으로는 유기 EL(일 렉트로 루미네센스) 및 무기 EL 등이 이에 상당한다.
또한, 표시장치는 표시 소자가 봉지된 상태에 있는 패널과, 이 패널에 콘트롤러를 포함하는 IC 등을 실장한 상태에 있는 모듈을 가진다. 더욱이, 본 발명은 표시장치를 제조하는 과정에서의, 표시 소자가 완성되기 전의 하나의 형태에 상당하는 소자 기판에 관한 것으로, 상기 소자 기판은 전류를 표시 소자에 공급하기 위한 소자를 복수의 화소 각각에 구비하고 있다.
또한, 표시장치에는 화상 표시 디바이스, 발광 디바이스 및 광원(조명장치를 포함함)이 포함된다. 또한, 컨넥터, 예를 들어 FPC(Flexible Printed Circuit) 또는 TAB(Tape Automated Bonding) 테이프 또는 TCP(Tape Carrier Package)가 부착된 모듈, TAB 테이프나 TCP의 끝에 프린트 배선판이 형성된 모듈, 또한 표시 소자에 COG(Chip On Glass) 방식에 의해 IC(Integrated Circuit)가 직접 실장된 모듈도 모두 표시장치에 포함되는 것으로 한다.
또한, 「막」이란, 전면(全面)에 형성되며, 패턴 형성되지 않은 것을 말한다. 그리고, 「층」이란, 레지스트 마스크 등에 의해 소망의 형상으로 패턴 형성된 것을 말한다. 그러나, 적층막의 각 층에 대해서는, 막과 층을 특별히 구별하지 않고 사용하기도 한다.
본 발명에 따라, 결정성 반도체막에서의 천이층의 발생을 없애거나, 발생하는 천이층을 종래보다도 얇게 할 수 있어, 높은 스루풋으로 댕글링 본드의 생성이 억제된 결정성 반도체막을 형성할 수 있고, 전기적 특성을 향상시킬 수 있다.
또한, 본 발명에 따라 플라즈마에 의한 손상을 혼입시키지 않고 결정성 반도체막을 형성할 수 있다. 또한, 결정성 반도체막 뿐만 아니라, 이미 형성되어 있는 다른 박막(예를 들어, 게이트 절연층)에도 플라즈마에 의한 손상이 들어가는 것을 방지할 수 있으며, 또한 기판에 대한 플라즈마 손상도 방지할 수 있다. 또한, 결정성 반도체막 형성시의 전하의 축적을 감소시킬 수 있다. 따라서, 게이트 절연층의 정전 파괴를 방지할 수 있어, 게이트 절연층의 정전 파괴에 기인한 불량의 발생을 방지할 수 있다. 따라서, 박막트랜지스터의 수율을 향상시킬 수 있어 신뢰성이 높은 박막트랜지스터를 제조할 수 있다.
또한, 대면적 기판의 경우에도 균일성이 높은 결정성 반도체막을 형성할 수 있다.
또한, 본 발명에 따르면 전기적 특성을 저하시키는 불순물 원소 등의 혼입을 억제할 수 있다.
본 발명의 실시형태에 대하여, 도면을 참조하여 이하에 설명한다. 단, 본 발명은 이하의 설명에 한정되지 않는다. 본 발명의 취지 및 그의 범위로부터 일탈하지 않고 그의 형태 및 상세한 사항을 다양히 변경할 수 있다는 것은, 당업자라면 용이하게 이해할 수 있기 때문이다. 따라서, 본 발명은 이하에 나타낸 실시형태의 기재 내용으로만 한정하여 해석되는 것은 아니다. 또한, 도면을 이용하여 본 발명의 구성을 설명함에 있어, 동일한 것을 가리키는 부호는 다른 도면에서도 공통으로 사용한다. 또한, 동일한 것을 가리킬 때에는 배치패턴을 동일하게 하여 특별히 부 호를 붙이지 않은 경우가 있다.
[실시형태 1]
본 실시형태는, 본 발명에 따른 결정성 반도체막의 형성방법에 대하여 도면을 참조하여 설명한다.
도 1은, 본 발명에 따른 결정성 반도체막의 형성방법을 설명하는 도면이다. 먼저, 기판(100) 위 또는 절연막(101) 위에 수소를 포함하는 반도체막(102)을 형성한다(도 1(A-1) 및 도 1(B-1)을 참조).
절연막(101)은, 산화규소, 질화규소, 산화질화규소 또는 질화산화규소를 이용하여 형성할 수 있다. 절연막(101)이 박막트랜지스터의 게이트 절연막으로서 기능하는 경우에는, 이들의 원료가 되는 가스를 이용하여, CVD법(플라즈마 CVD법을 포함함) 또는 스퍼터링법 등에 의해 10 nm 이상 110 nm 이하가 되도록 형성하는 것이 바람직하다.
또한, 산화질화규소란, 그의 조성으로서, 질소보다도 산소의 함유량이 많은 것으로서, 바람직하게는 러더포드 후방산란법(RBS: Rutherford Backscattering Spectrometry) 및 수소 전방 산란법(HFS: Hydrogen Forward Scattering)을 이용하여 측정한 경우에, 농도 범위로서 산소가 50∼70 원자%, 질소가 0.5∼15 원자%, 규소가 25∼35 원자%, 수소가 0.1∼10 원자%인 범위로 포함되는 것을 말한다. 또한 질화산화규소란, 그의 조성으로서, 산소보다도 질소의 함유량이 많은 것으로서, 바람직하게는 RBS 및 HFS를 이용하여 측정한 경우에, 농도 범위로서 산소가 5∼30 원자%, 질소가 20∼55 원자%, 규소가 25∼35 원자%, 수소가 10∼30 원자%인 범위로 포함되어 있는 것을 말한다. 다만, 산화질화규소 또는 질화산화규소를 구성하는 원자의 합계를 100 원자%로 했을 때, 질소, 산소, 규소 및 수소의 함유 비율이 상기 범위에 포함되는 것으로 한다.
수소를 포함하는 반도체막(102)은, 모노실란 또는 실란 등의 수소화규소를 이용하여, CVD법(플라즈마 CVD법 및 열 CVD법 등을 포함함)에 의해 형성할 수 있다. 스퍼터링법으로는 수소를 포함시키는 것이 어렵기 때문에, CVD법을 이용하는 것이 좋다. 바람직하게는, 플라즈마 CVD법을 이용한다. 플라즈마 CVD법을 이용하면 저온에서의 형성이 가능하다. 따라서, 형성한 막에 수소를 다량 포함시킬 수 있다. 수소화규소 유량의 1배 이상 20배 이하, 바람직하게는 1배 이상 10배 이하, 바람직하게는 1배 이상 5배 이하 유량의 수소를 포함시키면, 수소를 포함하는 비정질 반도체막을 형성할 수 있다. 또한, 상기 수소화규소를 헬륨, 아르콘, 크립톤 및 네온 중에서 선택된 1종 또는 복수종의 희가스 원소에 의해 희석하여 이용하면, 플라즈마 CVD법에서 생성되는 플라즈마를 안정하게 할 수 있으므로 바람직하다. 또한, 열 CVD법을 이용하면, 수소를 포함하는 반도체막(102)에 충분한 수소를 포함시킬 수 있다. 또한, 수소를 포함하는 반도체막(102)의 두께는 1 nm 이상 20 nm 이하로 하며, 바람직하게는 1 nm 이상 15 nm 이하, 더욱 바람직하게는 3 nm 이상 5 nm 이하이다.
다음에, 수소를 포함하는 반도체막(102)에 대하여, 플라즈마 처리를 행한다(도 1(A-2) 및 도 1(B-2)를 참조). 본 발명의 플라즈마 처리는, 표면파 플라즈마에 의해 행한다. 표면파 플라즈마를 이용함으로써, 절연막(101) 및 수소를 포함하 는 반도체막(102)에의 손상의 혼입을 방지할 수 있다. 또한, 발생시킨 플라즈마는 마이크로파 여기에 의한 고밀도 플라즈마를 이용하는 것이 바람직하다. 고밀도 플라즈마를 이용함으로써 결정핵이 생성되기 쉬워지기 때문이다.
도 2는, 본 발명의 플라즈마 처리에 이용하는, 마이크로파 여기에 의한 고밀도 플라즈마 처리 장치의 구성의 일례를 나타낸다.
도 2에 나타낸 고밀도 플라즈마 처리장치는, 플라즈마를 생성하기 위한 처리실(110)을 가진다. 처리실(110)에는, 피처리물(본 발명에서는 수소를 포함하는 반도체막(102)이 형성된 기판(100))을 배치하기 위한 스테이지(111), 처리실(110)을 배기하기 위해 진공 펌프에 접속된 배기구(114)를 가진다. 처리실(110) 상부에는 안테나(115)와, 유전체판(116)과, 마이크로파 발생부(117)에 연결된 동축 도파관(118)을 가진다. 또한, 스테이지(111)에 온도 제어부(119)를 형성하는 것에 의해, 피처리물의 온도를 제어하는 것도 가능하다. 또한, 유전체판(116)과 피처리물 사이에 샤워 플레이트를 설치할 수도 있다. 또한, 샤워 플레이트 대신 샤워 파이프를 설치할 수도 있다.
고밀도 플라즈마 처리를 행하는데는, 소정의 가스를 가스 공급부(112)로부터 공급하여 가스를 처리실(110)에 도입한다. 마이크로파 발생부(117)에 의해 주파수 2.45GHz의 마이크로파를 발생시키고, 발생한 마이크로파는 동축 도파관(118)으로 공급된다. 마이크로파는 동축 도파관(118) 및 안테나(115)로부터 유전체판(116)을 통해 처리실(110) 내로 공급된다. 처리실(110)에 공급된 가스가 마이크로파에 의해 여기되어 고밀도 플라즈마가 생성된다. 또한, 온도 제어부(119)를 이용함으로 써 피처리물을 가열하면서 플라즈마 처리하는 것이 가능하게 된다.
도 2에 나타낸 고밀도 플라즈마 처리장치를 이용함으로써, 피처리물의 표면에 대하여, 예를 들면 산화 처리를 행하는 것도 가능하다. 여기에서는, 도 2에 나타낸 고밀도 플라즈마 처리장치를 이용하여 수소를 포함하는 반도체막(102)에 대하여 플라즈마 처리를 행하여, 반도체막의 결정핵을 생성시킨다.
본 발명의 플라즈마 처리는, 수소와 희가스의 혼합 가스 중에서 행한다. 희가스의 유량은, 처리실(110)에 도입되는 수소의 유량에 대하여 대략 50배 이상 100배 이하로 하는 것이 바람직하고, 예를 들어 아르곤의 유량을 500 sccm로 하고, 수소의 유량을 10 sccm으로 한다. 본 발명에서의 수소를 포함하는 반도체막(102)에 대한 플라즈마 처리는 주로 수소 래디칼에 의해 이루어진다.
또한, 본 발명의 상기 플라즈마 처리에 있어서, 희가스의 유량과 수소의 유량의 비는 상기 범위 내에서 실시자가 적절히 설정할 수 있다. 수소의 유량을 실란의 유량에 대하여 50배 정도로 하면, 생성되는 플라즈마의 균일성은 저하되지만 성막 속도는 높다. 수소의 유량을 실란의 유량에 대하여 100배 정도로 하면 성막 속도는 낮지만 생성되는 플라즈마의 균일성은 높다.
또한, 마이크로파 발생시의 전력은 예를 들어 3800W로 하는 것이 바람직하다. 플라즈마 처리시 처리실(110)의 압력은 예를 들어 150 Pa로 하는 것이 바람직하다.
또한, 「고밀도 플라즈마」란, 스테이지(111)와 유전체판(116) 사이에 발생 하는 플라즈마 중 전하 밀도가 1×1010 ㎝-3 이상, 바람직하게는 1×1010 ㎝-3 이상 1×1015 ㎝-3 이하, 더욱 바람직하게는 1×1010 ㎝-3 이상 1×1013 ㎝-3 이하인 플라즈마를 말한다. 또한, 전하 밀도는, 유전체판(116)의 피처리물과 대향하는 면으로부터 대략 70 mm∼90 mm 정도 떨어진 위치에 랭뮤어 탐침(Langmuir probe)을 배치하여 계측할 수 있다.
상기한 바와 같이, 수소를 포함하는 반도체막(102)에 대하여, 표면파 플라즈마에 의해 생성된 고밀도 플라즈마 처리를 행함으로써, 반도체의 결정핵이 생성되고, 결정핵을 포함하는 반도체막(104)이 형성된다(도 1(A-3) 및 도 1(B-3)을 참조).
또한, 결정핵을 포함하는 반도체막(104)은 막으로서의 형태를 가지지 않을 수도 있고, 결정핵을 포함하는 반도체막(104)의 영역 내에서 기판(100) 또는 절연막(101)의 일부가 노출되어 있을 수 있다. 또한, 플라즈마 처리에 의해 결정핵을 포함하는 반도체막(104)의 모두를 결정성 반도체막으로 하지 않고, 결정핵을 포함하는 반도체막(104)의 일부에 비정질 반도체를 포함할 수도 있다.
다음에, 결정핵을 포함하는 반도체막(104)의 결정핵을 성장시켜, 반도체막(106)을 형성한다(도 1(A-4) 및 도 1(B-4)을 참조). 결정핵을 포함하는 반도체막(104)의 결정핵을 성장시켜 반도체막(106)을 형성하는데는, 플라즈마 CVD법을 이용하는 것이 바람직하다. 플라즈마 CVD법에 의해 반도체막의 깊이 방향으로 결정핵을 성장시킬 수 있기 때문이다.
도 3은, 플라즈마 CVD 장치의 일례로서, 평행평판형(용량 결합형) 플라즈마 CVD 장치의 구성의 일례를 나타낸다. 도 3에 나타낸 플라즈마 CVD 장치는, 처리실(120)과, 스테이지(121)와, 가스 공급부(122)와, 샤워 플레이트(123)와, 배기구(124)와, 상부 전극(125)과, 하부 전극(126)과, 교류 전원(127)과, 온도 제어부(129)를 가진다. 상부 전극(125)과 하부 전극(126)의 간격은 대략 20∼80 mm이다.
도 3에 나타낸 플라즈마 CVD 장치에 의해 처리를 행할 때에는, 소정의 가스를 가스 공급부(122)로부터 공급한다. 가스는, 샤워 플레이트(123)를 통해 처리실(120)에 도입된다. 상부 전극(125)과 하부 전극(126)에 접속된 교류 전원(127)에 의해 고주파 전력이 인가되고, 처리실(120) 내의 가스가 여기되어, 플라즈마가 생성된다. 또한, 진공 펌프에 접속된 배기구(124)에 의해, 처리실(120) 내의 가스가 배기된다. 또한, 온도 제어부(129)를 이용함으로써 피처리물을 가열하면서 플라즈마 처리하는 것이 가능하게 된다.
도 3에 나타낸 플라즈마 CVD 장치에서 행하는, 결정성 반도체막을 성장시키는 공정은 실란과 수소의 혼합 가스 중에서 행한다. 이때, 처리실(120)에 도입되는 실란의 유량에 대하여 수소의 유량을 대략 50배로 하는 것이 좋고, 예를 들어 수소의 유량을 400 sccm로 하고, 실란의 유량을 8 sccm로 하는 것이 좋다. 더욱 바람직하게는, 실란의 유량에 대하여 수소의 유량을 대략 100배로 한다. 실란의 유량에 대한 수소의 유량을 대략 100배로 함으로써, 실란의 유량에 대한 수소의 유량을 대략 50배로 하는 경우보다도 형성되는 결정성 반도체막의 결정성이 향상된 다.
또한, 플라즈마 처리시의 조건은, 예를 들어, 고주파 플라즈마 생성시의 주파수를 60 MHz, 전력을 20W으로 하며, 플라즈마 처리시 처리실(120)의 압력을 100 Pa, 기판(100)의 온도를 280℃로 하는 것이 바람직하다.
또한, 결정성 반도체막 중의 산소 농도를 1×1020 ㎝-3 이하, 바람직하게는 5×1018 ㎝-3 이하, 더욱 바람직하게는 1×1016 ㎝-3 이하로 하고, 질소 농도 및 탄소 농도를 5×1018 ㎝-3 이하, 바람직하게는 1×1018 ㎝-3 이하로 하는 것이 바람직하다. 이들 불순물 원소는 전기적 특성에 영향을 미치기 때문이다. 이들 불순물 원소가 혼입되는 농도가 소자들 사이에서 다르면, 스레시홀드 전압(Vth)에 편차가 생긴다. 따라서, 이들 농도를 가능한 한 감소시킴으로써 기판 내에서의 스레시홀드 전압(Vth)의 편차를 작게 할 수 있다.
또한, 절연막(101)이 형성되는 공정부터 성장된 반도체막(106)이 형성되는 공정까지는 진공장치 내에서 연속하여 행하는 것이 바람직하다.
이상 설명한 바와 같이, 본 발명의 결정성 반도체막을 형성할 수 있다. 본 발명을 적용하여 형성된 결정성 반도체막은 천이층이 발생하지 않거나 천이층이 발생하는 경우라도, 발생하는 천이층을 종래기술을 이용하여 형성된 것보다도 얇게 할 수 있다.
또한, 본 발명을 적용함으로써, 결정성 반도체막 형성의 스루풋을 향상시킬 수 있다.
또한, 본 발명을 적용함으로써, 결정성 반도체막 중에 형성되는 댕글링 본드를 종단시켜 감소시킬 수 있어, 전기적 특성을 향상시킬 수 있다.
또한, 본 발명에서는 표면파 플라즈마를 이용하기 때문에, 손상되지 않도록 결정성 반도체막을 형성할 수 있다. 또한, 결정성 반도체막 뿐만 아니라, 이미 형성된 다른 박막(예를 들어, 박막트랜지스터의 게이트 절연층)에도 플라즈마에 의해 손상되는 것을 방지할 수 있고, 또한, 기판에 대한 플라즈마 손상도 방지할 수 있다. 게다가, 결정성 반도체막에의 전하의 축적을 감소시킬 수 있다.
또한, 본 발명을 적용함으로써 대면적 기판에서도 균일성이 높은 결정성 반도체막을 형성할 수 있다.
또한, 본 발명을 적용함으로써 전기적 특성을 저하시키는 불순물 원소 등의 혼입을 억제할 수 있다.
[실시형태 2]
본 실시형태에서는, 실시형태 1에서 설명한 결정성 반도체막의 형성방법을 적용한 박막트랜지스터의 제조방법에 대하여 도면을 참조하여 설명한다.
도 4는, 본 발명의 박막트랜지스터의 상면도 및 단면도의 일례를 나타낸다. 도 4에 나타낸 박막트랜지스터는 기판(200) 위에 게이트 전극층(202)을 가지며, 게이트 전극층(202) 위에 게이트 절연층(204)을 가지고, 게이트 절연층(204) 위에 결정성 반도체층(206)을 가지며, 결정성 반도체층(206) 위에 비정질 반도체층(208)을 가지고, 비정질 반도체층(208) 위의 일부에 소스 영역 및 드레인 영역(210)을 가지 며, 소스 영역 및 드레인 영역(210) 위에 소스 전극 및 드레인 전극층(212)을 가지고, 소스 전극 및 드레인 전극층(212) 위에 절연층(214)을 가진다. 각 층은 소망의 형상으로 패턴 형성되어 있다. 비정질 반도체층(208)은 내압 향상과 결정성 반도체층에의 불순물의 침입을 방지하는 버퍼층으로서 기능한다. 절연층(214)은 보호층으로서 기능한다.
도 4에 나타낸 박막트랜지스터의 단면도에 있어서, 도시되어 있지 않지만 절연층(214)과 접하는 소스 영역 및 드레인 영역(210)의 측면은 계단 구조를 가지고 있어도 좋다. 즉, 소스 영역 및 드레인 영역(210)의 측면 전체가 비정질 반도체층(208)의 측면과 동일 평면 위에 없는 구조일 수도 있다.
또한, 도 4에 나타낸 박막트랜지스터는 액정 표시장치(액정 표시 패널)에 매트릭스 형상으로 형성되어 있는, 화소 트랜지스터이다. 박막트랜지스터의 소스 전극 또는 드레인 전극 중 한쪽은 소스 배선에 접속되고, 소스 전극 및 드레인 전극의 다른 한쪽은 절연층(214)에 형성된 개구부(216)를 통하여 화소 전극층(218)에 접속되어 있다.
또한, 소스 전극 및 드레인 전극 중 한쪽은 소스 전극 및 드레인 전극 중 다른 한쪽이 U자형(コ자형 또는 말굽형)으로 둘러싸인 형상이 되도록 형성되어 있다. 이와 같은 구조로 함으로써, 상기 박막트랜지스터의 채널폭을 크게 할 수 있어 충분한 온 전류를 확보할 수 있다. 또한, 전기적 특성의 편차를 저감시킬 수 있다. 또한, 신뢰성이 향상한다. 단, 본 발명은 이에 한정되지 않으며, 박막트랜지스터가 반드시 U자형(コ자형 또는 말굽형)이 아닐 수도 있다.
다음에, 도 4에 나타낸 박막트랜지스터의 제조방법에 대하여, 도면을 참조하여 설명한다. 또한, 결정성 반도체를 가지는 n형 박막트랜지스터는, 결정성 반도체를 가지는 p형 박막트랜지스터보다도 캐리어의 이동도가 높다. 또한, 동일 기판 위에 형성하는 박막트랜지스터를 모두 같은 극성으로 통일하면, 공정수를 억제할 수 있어 바람직하다. 따라서, 여기에서는 n형 박막트랜지스터의 제조방법에 대하여 설명한다.
먼저, 기판(200) 위에 게이트 전극층(202)을 형성한다. 기판(200)은, 바륨 붕규산 유리, 알루미노 붕규산 유리 또는 알루미노 실리케이트 유리 등 퓨전법이나 플로트법(float method)으로 제조되는 무알칼리 유리 기판, 세라믹 기판 이외, 본 제조 공정의 처리 온도 이상의 내열성을 가지는 플라스틱 기판 등을 이용할 수 있다. 또한, 스테인리스 합금 등의 금속 기판의 표면에 절연층을 형성한 기판을 이용할 수도 있다. 즉, 기판(200)으로는 절연성 표면을 가지는 기판을 이용한다. 기판(200)이 모 유리(mother glass)인 경우 제 1 세대(예를 들어 320 mm×400 mm) 내지 제 10 세대(예를 들어 2950 mm×3400 mm) 등인 것을 사용하는 것이 바람직하다.
결정성 반도체막의 형성에 표면파 플라즈마를 적용함으로써, 예를 들어 제 8 세대 이상의 대면적 기판을 이용하는 경우에도 균일한 플라즈마 처리를 행할 수 있다. 대면적 기판을 이용함으로써 박막트랜지스터의 스루풋을 향상시킬 수 있어 생산성을 향상시킬 수 있다.
게이트 전극층(202)은, 몰리브덴, 티탄, 크롬, 탄탈, 텅스텐, 알루미늄, 구 리, 네오디뮴 또는 스칸듐 등의 금속 재료 또는 이들을 주성분으로 하는 합금 재료를 사용하여 형성할 수 있다. 알루미늄을 사용하는 경우, 탄탈을 첨가하여 합금화한 Al-Ta 합금을 이용하면 힐록(hillock)의 발생을 억제할 수 있다. 또한, 네오디뮴을 첨가하여 합금화한 Al-Nd 합금을 이용하면, 힐록의 발생을 억제할 수 있을 뿐만 아니라 저항이 낮은 배선을 형성할 수 있다. 또한, 인 등의 불순물 원소를 도핑한 다결정 규소로 대표되는 반도체층이나 AgPdCu 합금막을 사용할 수도 있다. 또한, 단층으로 형성할 수도 있고 적층으로 형성할 수도 있다. 예를 들어, 알루미늄층 위에 몰리브덴층이 적층된 2층의 적층 구조, 또는 구리층 위에 몰리브덴층을 적층한 2층 구조, 또는 구리층 위에 질화티탄층 또는 질화탄탈층을 적층한 2층 구조로 하는 것이 바람직하다. 전기적 저항이 낮은 층 위에 배리어층으로서 기능하는 금속층이 적층됨으로써, 전기적 저항이 낮아짐과 동시에 금속층으로부터 반도체층으로의 금속 원소의 확산을 방지할 수 있다. 또한, 질화티탄층과 몰리브덴층으로 구성되는 2층의 적층 구조, 또는 텅스텐층(두께 약 50 nm), 알루미늄과 규소의 합금층(두께 약 500 nm) 및 질화티탄층(두께 약 30 nm)을 적층한 3층의 적층 구조로 할 수도 있다. 또한, 3층의 적층 구조로 하는 경우에는, 제 1 도전층의 텅스텐 대신 질화텅스텐층을 사용할 수 있고, 제 2 도전층의 알루미늄과 규소의 합금층 대신 알루미늄과 티탄의 합금층을 사용할 수도 있으며, 제 3 도전층의 질화티탄층 대신 티탄층을 사용할 수도 있다. 예를 들어, Al-Nd 합금층 위에 몰리브덴층을 적층하여 형성하면, 내열성이 우수하면서 전기적으로 저항이 낮은 도전층을 형성할 수 있다.
게이트 전극층(202)은, 스퍼터링법 또는 진공증착법에 의해 기판(200) 위에 도전층을 형성하고, 이 도전층 위에 포토리소그래피법 또는 잉크젯법에 의해 마스크를 형성하고, 이 마스크를 이용하여 도전층을 에칭함으로써 형성할 수 있다. 또한, 은, 금 또는 구리 등의 도전성 나노페이스트(nanopaste)를 잉크젯법에 의해 기판 위에 토출하고 소성함으로써 형성할 수도 있다. 또한, 게이트 전극층(202)과 기판(200)과의 밀착성을 향상시키고, 기판(200)에 포함된 불순물 원소가 절연층 및 반도체층으로 확산하는 것을 방지하는 배리어 금속으로서, 상기 금속 재료의 질화물층을 기판(200)과 게이트 전극층(202) 사이에 형성할 수도 있다. 여기서는, 기판(200) 위에 도전층을 형성하고, 포토마스크를 사용하여 형성한 레지스트 마스크에 의해 에칭하여 게이트 전극층(202)을 형성한다.
또한, 게이트 전극층(202) 위에는, 후의 공정에서 반도체층 및 소스 배선(신호선)을 형성하므로, 단차의 개소에서의 배선 절단 방지를 위해 측면을 테이퍼 형상으로 가공하는 것이 바람직하다. 또한, 이 공정에서 게이트 배선(주사선)도 동시에 형성할 수 있다. 또한, 화소부가 가지는 용량선도 형성할 수 있다. 또한, 주사선이란 화소를 선택하는 신호 전위가 부여되는 배선을 말한다.
다음에, 게이트 전극층(202)을 덮어 절연층을 형성하고, 이 절연층 위에 결정성 반도체막, 비정질 반도체막 및 불순물 반도체막을 적층하여 형성한다. 이 절연층은 게이트 절연막으로서 기능하며, 도면에 나타낸 게이트 절연층(204)이 된다. 또한, 적어도 게이트 절연막, 결정성 반도체막 및 비정질 반도체막을 연속적으로 성막하는 것이 바람직하다. 더욱 바람직하게는, 불순물 반도체막까지 연속적으로 성막한다. 적어도, 게이트 절연막, 결정성 반도체막 및 비정질 반도체막을 대기에 접촉시키지 않고 연속하여 성막함으로써, 대기 성분이나 대기 중에 부유하는 불순물 원소로 오염됨이 없이 적층막 각층의 계면을 형성할 수 있다. 따라서, 박막트랜지스터의 전기적 특성의 편차를 감소시킬 수 있어, 신뢰성이 높은 박막트랜지스터를 우수한 수율로 제조할 수 있다.
게이트 절연층(204)은, CVD법 또는 스퍼터링법 등을 이용하여 산화규소, 질화규소, 산화질화규소 또는 질화산화규소로 형성할 수 있다. 또한, 게이트 절연층(204)은 단층으로 형성할 수도 있고, 이들을 적층하여 형성할 수도 있다. 게이트 절연층(204)으로서, 질화규소층 또는 질화산화규소층과, 산화규소층 또는 산화질화규소층을 기판측으로부터 이러한 순서로 적층하여 형성하는 것이 바람직하다. 질화규소층 및 질화산화규소층은, 기판(200)이 불순물 원소를 포함하는 경우에 이들이 결정성 반도체층(206)으로 침입하는 것을 방지하는 효과가 높고, 특히 산화규소층 및 산화질화규소층은 결정성 반도체층(206)과의 계면 특성이 양호하기 때문이다. 또한, 게이트 절연층(204)으로서, 산화규소층 또는 산화질화규소층과, 질화규소층 또는 질화산화규소층과, 산화규소층 또는 산화질화규소층을 기판측으로부터 이러한 순서로 적층하여 형성할 수도 있다. 또한, 게이트 절연층(204)으로서 산화규소층, 질화규소층, 산화질화규소층 또는 질화산화규소층을 단층으로 형성할 수도 있다. 또한, 주파수가 1 GHz 이상인 마이크로파 플라즈마 CVD 장치를 이용하여, 게이트 절연층(204)을 형성하는 것이 바람직하다. 마이크로파 플라즈마 CVD 장치로 형성한 산화질화규소층 및 질화산화규소층은 막질이 치밀하기 때문에 절연 내압 이 높아 박막트랜지스터의 신뢰성을 높일 수 있다.
게이트 절연층(204)은 바람직하게는 질화산화규소층 위에 산화질화규소층을 적층하여 형성하여 2층 구조로 한다. 게이트 절연층(204)은, 50 nm 이상, 바람직하게는 50 nm 이상 400 nm 이하, 더욱 바람직하게는 150 nm 이상 300 nm 이하가 되도록 형성한다. 질화산화규소층을 이용하면, 기판(200)에 포함되는 알칼리 금속 등이 결정성 반도체층(206)으로 침입하는 것을 방지할 수 있다. 또한, 산화질화규소층을 사용함으로써 게이트 전극층(202)에 알루미늄을 사용한 경우에 생길 수 있는 힐록을 방지하여, 게이트 전극층(202)의 산화를 방지할 수 있다.
또한, 게이트 절연층(204)을 형성한 후, 결정성 반도체층(206)이 되는 결정성 반도체막의 형성 전에, 결정성 반도체막의 밀착성을 향상시키고 산화를 방지하기 위한 층을 게이트 절연층(204) 위에 형성할 수도 있다. 이와 같은 산화를 방지하기 위한 층으로서. 예를 들어 산화질화규소층을 질화규소층으로 협지한 적층 구조의 층을 들 수 있다.
결정성 반도체층(206)은, 박막트랜지스터의 채널 형성 영역으로서 기능한다. 결정성 반도체막의 형성방법은 실시형태 1에서 설명한 바와 같다.
또한, 본 발명의 결정성 반도체막을 이용하여 형성되는 박막트랜지스터의 전계효과 이동도는 대략 1 ㎠/V·sec 이상 20 ㎠/V·sec 이하이며, 비정질 반도체층을 이용한 박막트랜지스터의 전계효과 이동도의 약 2배 이상 20배 이하이다. 따라서, 결정성 반도체층에 의해 형성되는 박막트랜지스터의 경우, 비정질 반도체층을 사용한 박막트랜지스터와 비교하여, 드레인 전류(Id)의 게이트 전압(Vg) 의존성을 나타내는 Vg-Id 곡선의 상승의 기울기가 가파르게 된다. 여기서, 게이트 전압이란 소스 전극의 전위와 게이트 전극의 전위의 전위차를 말하며, 드레인 전류란 소스 전극과 드레인 전극 사이에 흐르는 전류를 말한다. 따라서, 결정성 반도체층을 채널 형성 영역으로 이용한 박막트랜지스터는 스위칭 소자로서의 응답성이 우수하고 고속 동작이 가능하다. 표시장치의 스위칭 소자로서 결정성 반도체층을 채널 형성 영역으로 이용한 박막트랜지스터를 사용하면, 채널 형성 영역의 면적, 즉 박막트랜지스터의 면적을 축소할 수 있다. 또한, 구동 회로의 일부 또는 전체를 화소부와 동일 기판 위에 일체 형성하여, 시스템-온-채널을 형성할 수도 있다.
또한, 본 발명의 결정성 반도체층은 도전률의 제어를 목적으로 한 불순물 원소를 첨가하지 않은 경우에도 약한 n형의 전기전도성을 나타내는 것이 많다. 따라서, 박막트랜지스터의 채널 형성 영역으로서 기능하는 결정성 반도체층에 p형을 부여하는 불순물 원소(예를 들어, 붕소)를 성막과 동시에, 또는 성막한 후에 첨가하여, 스레시홀드 전압(Vth)을 제어할 수도 있다. p형을 부여하는 불순물 원소로는, 대표적으로는 붕소가 있고, B2H6, BF3 등의 불순물 기체를 1∼1000 ppm, 바람직하게는 1∼100 ppm의 비율로 수소화규소에 혼입시킴으로써 형성하는 것이 바람직하다. 그리고, 결정성 반도체층에서의 붕소의 농도를 예를 들어 1×1014∼6×1016 atoms/㎤로 하는 것이 바람직하다.
결정성 반도체층(206)은, 2 nm 이상 60 nm 이하, 바람직하게는 10 nm 이상 30 nm 이하의 두께로 형성한다. 결정성 반도체층(206)의 두께를 2 nm 이상 60 nm 이하로 함으로써, 박막트랜지스터를 완전공핍형으로 할 수 있다. 또한, 결정성 반도체층(206)의 두께는 예를 들어 실시형태 1에서 설명한, 성장한 반도체막(106)을 형성하는 공정에서의 실란의 유량과 성막 시간에 의해 제어할 수 있다.
비정질 반도체층(208)은, 실시형태 1에서의 수소를 포함하는 반도체막(102)과 같이 형성할 수 있다. 또한, 이러한 비정질 반도체층(208)의 두께는 80 nm 이상 500 nm 이하로 하며, 바람직하게는 150 nm 이상 400 nm 이하로 하고, 더욱 바람직하게는 200 nm 이상 300 nm 이하로 한다.
또한, 비정질 반도체층(208)은 수소를 포함하는 반도체막(102)과는 달리 수소 또는 희가스 중에서 비정질 반도체를 스퍼터링함으로써 형성할 수도 있다.
또한, 비정질 반도체층(208)은 결정성 반도체층(206)의 표면에 플라즈마 CVD법 또는 스퍼터링법에 의해 비정질 반도체막을 형성한 후, 비정질 반도체막의 표면에 대하여 수소를 포함하는 가스 중에서 플라즈마 처리하여 비정질 반도체막의 표면을 수소화할 수도 있다.
또한, 비정질 반도체층(208)에는 인이나 붕소 등의 일 도전형을 부여하는 불순물 원소가 포함되지 않도록 주의를 요한다. 특히, 스레시홀드 전압을 제어하기 위해 결정성 반도체층(206)에 첨가된 붕소, 또는 소스 영역 및 드레인 영역(210)에 포함되는 인이 비정질 반도체층(208)에 혼입하지 않는 것이 바람직하다. 또는, 비정질 반도체층(208)에 인이나 붕소 등이 포함되는 경우에도 인이나 붕소 등의 농도가 이차 이온 질량 분석법에서의 검출 하한 이하가 되도록 조정한다. 예를 들어, 결정성 반도체층(206)이 붕소를 포함하고 비정질, 반도체층(208)이 인을 포함하는 경우에는 결정성 반도체층(206)과 비정질 반도체층(208)의 사이에 PN 접합이 형성되게 된다. 또한, 비정질 반도체층(208)이 붕소를 포함하고 소스 영역 및 드레인 영역(210)이 인을 포함하는 경우에는 비정질 반도체층 (208)과 소스 영역 및 드레인 영역(210) 사이에 PN 접합이 형성되게 된다. 또는, 비정질 반도체층(208)에 붕소와 인의 쌍방이 혼입됨으로써 재결합 중심이 생성되어, 누설 전류를 발생시키는 원인이 된다. 비정질 반도체층(208)이 이들 불순물 원소를 포함하지 않음으로써, 누설 전류를 감소시킬 수 있다. 또한, 소스 영역 및 드레인 영역(210)과 결정성 반도체층(206) 사이에 인 및 붕소 등의 불순물 원소를 포함하지 않는 비정질 반도체층(208)을 가짐으로써, 채널 형성 영역이 되는 결정성 반도체층(206), 및 소스 영역 및 드레인 영역(210)에 불순물 원소가 침입하는 것을 방지할 수 있다.
또한, 비정질 반도체층(208)은 수소를 포함하는 비정질 반도체를 사용하여 형성하는 것이 바람직하다. 비정질 반도체의 에너지 밴드 갭(energy band gap)은 결정성 반도체에 비해 크고 전기적 저항이 높으며 이동도가 낮다. 따라서, 형성되는 박막트랜지스터에서 소스 영역 및 드레인 영역(210)과 결정성 반도체층(206) 사이에 형성되는 비정질 반도체층(208)은 고저항 영역으로서 기능하며, 결정성 반도체층(206)이 채널 형성 영역으로 기능하는 것이 바람직하다. 따라서, 박막트랜지스터의 오프 전류를 감소시킬 수 있다. 이와 같은 박막트랜지스터를 액정 표시장치의 스위칭 소자로서 이용한 경우에는 액정 표시장치의 콘트라스트를 향상시킬 수 있다.
결정성 반도체층(206)이 산화되면, 박막트랜지스터의 이동도가 저하하고 서 브스레시홀드값이 증대하기 때문에, 박막트랜지스터의 전기적 특성이 저하(구체적으로는 스위칭 특성이 저하)한다. 그러나, 비정질 반도체층(208)이 결정성 반도체층(206)의 표면을 덮도록 형성되어 있음으로써, 결정성 반도체층이 가지는 결정입자(특히, 표면)의 산화를 방지할 수 있고, 박막트랜지스터의 전기적 특성의 저하를 방지할 수 있다. 비정질 반도체층(208)에 수소를 포함하는 반도체막(102)과 동일하게 수소를 포함시킴(더욱 바람직하게는, 불소도 포함시킨다)으로써, 산소가 비정질 반도체층(208)을 통과하는 것을 효과적으로 방지하여, 결정성 반도체층(206)의 산화를 방지하는 효과를 추가로 높일 수 있다.
소스 영역 및 드레인 영역(210)은, 불순물 반도체층을 형성하고, 이 불순물 반도체층을 에칭함으로써 형성할 수 있다. 소스 영역 및 드레인 영역(210)으로서 도전형이 n형인 박막트랜지스터를 사용하는 경우, 대표적으로는 불순물 원소로서 인을 첨가하면 바람직하고, 수소화규소에 PH3 등의 n형 도전형을 부여하는 불순물 원소를 포함하는 기체를 첨가하여 형성할 수 있다. 또한, p형의 박막트랜지스터를 형성하는 경우, 대표적으로는 불순물 원소로서 붕소를 첨가하는 것이 바람직하고, 수소화규소에 B2H6 등의 p형 도전형을 부여하는 불순물 원소를 포함하는 기체를 첨가하는 것이 바람직하다. 소스 영역 및 드레인 영역(210)은 결정성 반도체 또는 비정질 반도체에 의해 형성할 수 있다. 소스 영역 및 드레인 영역(210)은 2 nm 이상 60 nm 이하의 두께로 형성한다. 즉, 결정성 반도체층(206)과 같은 정도의 두께로 하는 것이 바람직하다. 소스 영역 및 드레인 영역(210)을 얇게 하면 스루풋을 향상시킬 수 있다.
또한, 본 발명에서는 상술한 바와 같이 게이트 절연층부터 불순물 반도체층까지를 연속 성막하는 것이 바람직하다. 멀티체임버의 CVD 장치를 이용함으로써 퇴적하는 막의 종류마다 반응실을 배치하는 것이 가능하며, 복수의 상이한 종류의 막을 대기와 접촉시키지 않고 연속하여 성막할 수 있다. 이하에, 본 발명에 적용할 수 있는 멀티체임버 CVD 장치의 구성의 일례에 대하여 설명한다.
도 8은, 복수의 반응실을 구비한 멀티체임버 플라즈마 CVD 장치의 일례의 상단면도를 나타내는 모식도이다. 이 장치는, 공통실(273), 로드/언로드실(272), 제1 반응실(250a), 제2 반응실(250b), 제3 반응실(250c) 및 제4 반응실(250d)을 구비하고 있다. 로드/언로드실(272)의 카세트에 기판이 장착되면, 공통실(273)의 반송 기구(276)에 의해 각 반응실로 반출입된다. 공통실(273)과 각 반응실 및 로드/언로드실의 사이에는 게이트 밸브(275)가 구비되고, 각 반응실에서 행해지는 처리가 서로 간섭하지 않도록 구성되어 있다. 각 반응실은 성막하는 박막의 종류에 따라 나누어 사용할 수 있다. 예를 들어, 제1 반응실(250a)에서는 게이트 절연막 등의 절연막을 성막하고, 제2 반응실(250b)에서는 수소를 포함하는 반도체막을 성막하여 채널 형성 영역용 결정성 반도체막의 결정핵을 생성시키며, 제4 반응실(250d)에서는 결정성 반도체막의 결정핵을 성장시켜 채널 형성 영역용 결정성 반도체막을 보호하는 비정질 반도체막을 성막하고, 제3 반응실(250c)에서는 소스 영역 및 드레인 영역을 형성하는 일 도전형을 부여하는 불순물 원소가 첨가된 반도체막을 성막한다. 각각의 박막은 최적의 성막 온도가 상이하므로, 반응실을 나누어 둠으로써 성 막 온도의 관리가 용이하게 된다. 또한, 동일한 막종을 반복하여 성막할 수 있으므로, 성막 이력과 관련한 잔류 불순물의 영향을 배제할 수 있다.
또한, 하나의 반응실에서 하나의 막을 성막하도록 구성할 수도 있고, 결정성 반도체막과 비정질 반도체막과 같이 하나의 반응실에서 복수의 막을 성막하도록 구성할 수도 있다.
각 반응실에는 배기 수단으로서 터보 분자 펌프(269)와 드라이 펌프(270)가 접속되어 있다. 배기 수단은 이들 진공 펌프의 조합에 한정되지 않고 대략 1O-5 Pa에서 10-1 Pa의 진공도까지 배기할 수 있는 것이라면 다른 진공 펌프를 이용할 수 있다. 단, 제2 반응실(250b)에서는 반응실 내의 압력을 대략 10-5 Pa이하까지 도달할 수 있도록 크라이오 펌프(cryopump)(271)가 접속되어 있다. 이들 배기 수단과 각 반응실 사이에는 버터플라이 밸브(267) 또는 컨덕턴스 밸브(268) 중 하나 또는 쌍방이 설치되어 있다. 버터플라이 밸브(267)를 사용함으로써 배기 수단과 반응실을 차단할 수 있다. 그리고, 컨덕턴스 밸브(268)를 사용함으로써 배기 속도를 제어하여 각 반응식의 압력을 조절할 수 있다.
또한, 제2 반응실(250b)에 접속되어 있는 크라이오 펌프(271)를 이용함으로써 반응실의 압력을 10-5 Pa 보다도 낮은 압력(바람직하게는 초고진공)으로 할 수 있다. 본 실시형태에서는 반응실 내를 10-5 Pa 보다도 낮은 압력으로 함으로써 결정성 반도체막 중으로의 산소 등의 대기 성분의 혼입 방지를 효과적으로 행할 수 있다. 그 결과, 결정성 반도체막에 포함되는 산소 농도를 1×1016 ㎝-3 이하로 할 수 있다. 결정성 반도체막 중의 산소 농도를 낮춤으로써 결정성을 높일 수 있어 막 중 캐리어의 이동도를 향상시킬 수 있다.
가스 공급 수단(258)은, 성막 공정에 이용되는 가스가 충진된 실린더(cylinder), 스톱 밸브(stop valve) 및 매스 플로우 컨트롤러(mass flow controller) 등으로 구성되어 있다. 가스 공급 수단(258g)은 제1 반응실(250a)에 접속되어, 게이트 절연막을 성막하기 위한 가스를 공급한다. 가스 공급 수단(258i)은 제2 반응실(250b)에 접속되어 결정성 반도체막 및 비정질 반도체막용 가스를 공급한다. 가스 공급 수단(258n)은 제3 반응실(250c)에 접속되어, 예를 들어 n형 도전형이 부여된 반도체막용 가스를 공급한다. 가스 공급 수단(258b)은 제4 반응실(250d)에 접속되어 결정성 반도체막 및 비정질 반도체막용 가스를 공급한다. 가스 공급 수단(258a)은 아르곤을 공급한다. 가스 공급 수단(258f)은 반응실 내의 클리닝에 사용하는 에칭 가스(여기서는 NF3 가스)를 공급한다. 이들은 모든 반응실에 접속되어 있다.
각 반응실에는 플라즈마를 형성하기 위한 고주파 전력 공급 수단이 연결되어 있다. 또한, 고주파 전력 공급 수단에는 고주파 전원(254)과 정합기(256)가 포함된다. 또한, 제2 반응실(250b)에는 마이크로파 발생부(117)가 연결되어 있다. 실시형태 1에서 설명한 바와 같이, 수소를 포함하는 반도체막에 대하여 플라즈마 처리를 행하기 위해서이다.
또한, 동일한 반응실 내에서, 결정성 반도체막, 비정질 반도체막, 및 일 도전형을 부여하는 불순물 원소가 첨가된 불순물 반도체막을 연속적으로 성막할 수도 있다. 구체적으로는, 게이트 절연막이 형성된 기판을 반응실 내에 반입하고, 거기에서 결정성 반도체막, 비정질 반도체막 및 일 도전형을 부여하는 불순물 원소가 첨가된 반도체막(불순물 반도체막)을 연속적으로 성막한다. 동일한 반응실 내에서 결정성 반도체막 및 비정질 반도체막을 연속하여 성막함으로써 결정 왜곡(distortion)이 적은 계면을 형성하는 것이 가능하다. 따라서, 계면에 의도하지 않은 결함 준위가 형성되는 것을 방지할 수 있다. 또한, 계면에 혼입할 수 있는 대기 성분(질소 또는 산소 등)을 저감시킬 수 있다.
또한, 장치에는 예비실이 연결될 수 있다. 예비실에서 기판을 예비 가열하여 두면, 각 반응실에서의 성막까지의 가열 시간을 단축하는 것이 가능하여, 스루풋을 향상시킬 수 있다.
또한, 상기 설명한 바와 같이 연속 성막함으로써 오염원이 될 수 있는 불순물 원소에 오염됨이 없이 각 적층막의 계면을 형성할 수 있다. 따라서, 박막트랜지스터의 전기적 특성의 편차를 감소시킬 수 있다.
상기에 나타낸 마이크로파 플라즈마 CVD 장치를 이용함으로써, 각 반응실에서 1 종류의 막 또는 조성이 유사한 복수종의 막을 성막하는 것이 가능하며, 대기에 노출하지 않고 연속 성막할 수 있다. 따라서, 미리 성막한 막의 잔류물 및 대기에 부유하는 불순물 원소에 의해 계면이 오염됨이 없이 적층막을 형성할 수 있다.
마이크로파 플라즈마 CVD 장치의 반응실 내부는 불소 래디칼로 클리닝한다. 또한, 불소 래디칼의 도입은 반응실의 외측에 설치된 플라즈마 발생기에 불화탄소, 불화질소 또는 불소를 도입하고 해리시켜 불소 래디칼을 생성하고, 이 불소 래디칼을 반응실 내에 도입함으로써 행한다. 불소 래디칼에 의해 반응실 내벽 등에 부착된 원소를 제거할 수 있다.
불소 래디칼로 클리닝한 후에 반응실 내부에 수소를 대량으로 도입함으로써, 반응실 내에 잔류한 불소와 수소를 반응시켜 잔류하는 불소의 농도를 감소시킬 수 있다. 따라서, 후에 반응실 내벽에 성막하는 보호막에의 불소 혼입량을 줄이는 것이 가능하며 보호막의 두께를 얇게 하는 것이 가능하다.
다음에, 제1 반응실(250a)의 내벽 등에 보호막으로서 산화질화규소막을 퇴적한다. 여기에서는, 제1 반응실(250a) 내의 압력을 1 Pa 이상 200 Pa 이하, 바람직하게는 1 Pa 이상 100 Pa 이하로 하고, 플라즈마 착화용 가스로서, 헬륨, 아르곤, 크세논 및 크립톤 등의 희가스 중 어느 1종 또는 복수종의 가스를 도입한다. 또한, 상기 희가스에 더하여 수소를 도입한다. 특히, 플라즈마 착화용 가스로는 헬륨 가스를 사용하는 것이 바람직하고, 더욱 바람직하게는 헬륨과 수소의 혼합 가스를 사용한다.
헬륨의 이온화 에너지는 24.5 eV로 높지만 약 20 eV에서 준안정 상태에 있으므로, 방전 중에는 약 4 eV에서 이온화가 가능하다. 따라서, 방전 개시 전압이 낮아 방전을 유지하기 쉽다. 그러므로, 생성된 플라즈마를 균일하게 유지하는 것이 가능하며 저소비전력화가 가능하다.
또한, 플라즈마 착화용 가스로서, 또한 산소 가스를 도입할 수도 있다. 희가스와 함께 산소 가스를 반응실 내에 도입함으로써 플라즈마의 착화를 용이하게 할 수 있다.
다음에, 제1 반응실(250a)에 접속된 고주파 전원(254)의 전원을 온으로 하고, 이 출력을 500W 이상 6000W 이하, 바람직하게는 4000W 이상 6000W 이하로 하여 플라즈마를 발생시킨다. 다음에, 원료 가스를 가스관으로부터 반응실 내에 도입한다. 구체적으로는, 원료 가스로서 실란, 일산화이질소 및 암모니아를 도입함으로써, 반응실의 내벽, 가스관, 유전체판 및 지지대 표면 위에 보호막으로서 질화산화규소막을 형성한다. 또한, 원료 가스로서, 암모니아 대신 질소를 도입할 수도 있다. 보호막은 500 nm 이상 2000 nm 이하의 두께로 성막한다.
다음으로, 원료 가스의 공급을 정지하고, 반응실 내의 압력을 저하시키고, 고주파 전원(254)의 전원을 오프로 한 후, 반응실 내의 지지대 위에 기판을 도입한다.
다음에, 상기 보호막과 동일 공정에 의해 기판 위에 게이트 절연층(204)으로서 질화산화규소층을 퇴적시킨다.
질화산화규소층을 소망 두께까지 퇴적한 후에 원료 가스의 공급을 정지하고, 반응실 내의 압력을 저하시킴으로써, 고주파 전원(254)의 전원을 오프로 한다.
다음으로, 반응실 내의 압력을 1 Pa 이상 200 Pa 이하, 바람직하게는 1 Pa 이상 100 Pa 이하로 하고, 플라즈마 착화용 가스로서, 헬륨, 아르곤, 크세논 및 크립톤 등의 희가스 중 어느 1종 이상과, 원료 가스인 일산화이질소, 희가스 및 실란 을 도입한다. 다음에, 마이크로파 발생 장치의 전원을 온으로 하고, 마이크로파 발생장치의 출력은 500W 이상 6000W 이하, 바람직하게는 4000W 이상 6000W 이하로 하여 플라즈마를 발생시킨다. 다음으로, 원료 가스를 가스관으로부터 반응실 내에 도입하여, 기판의 질화산화규소층 위에 산화질화규소층을 형성한다.
그후, 원료 가스의 공급을 정지하고, 반응실 내의 압력을 저하시키고, 고주파 전원(254)의 전원을 오프로 하여 성막 프로세스를 종료한다.
이상의 공정에 의해, 반응실 내벽의 보호막을 질화산화규소막으로 하고, 기판 위에 질화산화규소막과 산화질화규소막을 연속 성막할 수 있어, 상층측의 산화질화규소막 중으로의 불순물 원소의 혼입을 방지할 수 있다. 마이크로파를 발생시키는 것이 가능한 전원장치를 이용한 마이크로파 플라즈마 CVD법을 사용하여 이들 막을 성막함으로써, 플라즈마 밀도가 높아져 치밀한 막이 형성된다. 따라서, 절연 내압이 높은 막을 형성할 수 있다. 이들 막을 박막트랜지스터의 게이트 절연층으로 사용하면, 이 박막트랜지스터의 스레시홀드 전압의 편차를 감소시킬 수 있다. 또한, BT(Bias Temperature) 시험에서 발생하는 불량의 수를 감소시킬 수 있어 수율이 향상된다. 또한, 정전기에 대한 내성이 높아져, 게이트 전압이 과도하게 높아지더라도 파괴되기 어려운 박막트랜지스터를 제조할 수 있다. 또한, 본 발명에서는, 반도체 결정핵의 생성에 표면파 플라즈마를 사용하기 때문에, 결정성 반도체막에의 전하의 축적을 저감시킬 수 있다. 따라서, 게이트 절연층의 형성에 플라즈마 CVD법을 이용하고, 반도체 결정핵의 생성에 표면파 플라즈마를 사용함으로써, 신뢰성이 매우 높은 박막트랜지스터를 얻을 수 있다. 또한, 경시적 파괴가 적은 박막트랜지스터를 제조할 수 있다. 또한, 핫 캐리어에 의한 손상이 적은 박막트랜지스터를 제조할 수 있다.
게이트 절연층(204)이 마이크로파 플라즈마 CVD 장치에 의해 형성한 산화질화규소층에 의해 형성된 단층의 막인 경우, 상기 보호막의 형성방법 및 산화질화규소막의 형성방법을 사용한다. 특히, 실란에 대한 일산화이질소의 유량비를 100배 이상 300배 이하, 바람직하게는 150배 이상 250배 이하로 하면, 절연내압이 높은 산화질화규소층을 형성할 수 있다.
다음으로, 마이크로파 플라즈마 CVD법에 의해 형성되는 결정성 반도체막을 성막하는 방법에 대하여 설명한다. 먼저, 상기 절연층의 형성과 마찬가지로 제2 반응실(250b) 내를 클리닝한다. 다음에, 제2 반응실(250b) 내에 보호막으로서 규소막을 퇴적한다. 규소막으로는 비정질 반도체막을 0.2 ㎛ 이상 O.4 ㎛ 이하의 두께로 형성하는 것이 좋다. 여기서는, 반응실 내의 압력을 1 Pa 이상 200 Pa 이하, 바람직하게는 1 Pa 이상 100 Pa 이하로 하고, 플라즈마 착화용 가스로서, 헬륨, 아르곤, 크세논 및 크립톤 등의 희가스 중 1종 또는 복수종의 가스를 도입한다. 또한, 희가스와 함께 수소를 도입할 수도 있다.
다음으로, 마이크로파 발생장치의 전원을 온으로 하고, 마이크로파 발생장치의 출력을 500W 이상 6000W 이하, 바람직하게는 4000W 이상 6000W 이하로 하여 플라즈마를 발생시킨다. 다음에, 원료 가스를 가스관으로부터 반응실 내에 도입한다. 원료 가스로서, 구체적으로는 수소화규소 가스와 수소 가스의 혼합 가스를 도입함으로써, 반응실의 내벽, 가스관, 유전체판 및 지지대 표면 위에 보호막으로서 규소막을 형성한다. 또한, 수소화규소 가스 및 수소 가스를 헬륨, 아르곤, 크립톤 및 네온 중에서 선택된 1종 또는 복수종의 희가스로 희석할 수도 있다. 여기에서, 수소화규소에 대한 수소의 유량은 1배 이상 200배 이하, 바람직하게는 1배 이상 100배 이하, 더욱 바람직하게는 1배 이상 50배 이하로 한다. 또한, 이때 보호막의 막두께는 500 nm 이상 2000 nm 이하로 한다. 또한, 마이크로파 발생장치의 전원을 온으로 하기 전에, 제2 반응실(250b) 내에 상기 희가스 이외, 수소화규소 가스 및 수소 가스를 도입할 수도 있다.
다음에, 원료 가스의 공급을 정지하고, 반응실 내의 압력을 저하시키고, 마이크로파 발생장치의 전원을 오프로 한 후, 제2 반응실(250b) 내의 지지대 위에 기판을 도입한다.
다음에, 기판 위(엄밀하게는, 기판 위에 형성된 절연막 위)에 수소를 포함하는 반도체막을 형성한다. 수소를 포함하는 반도체막으로는, 비정질 반도체막을 사용한다. 먼저, 수소 가스의 유량을 수소화규소 유량의 1배 이상 20배 이하, 바람직하게는 1배 이상 10배 이하, 더욱 바람직하게는 1배 이상 5배 이하로 하는 것이 바람직하다. 이렇게 하여 수소를 포함하는 반도체막을 형성할 수 있다. 또한, 수소화규소 가스를 헬륨, 아르곤, 크립톤 및 네온 중에서 선택된 1종 또는 복수종의 희가스 원소로 희석할 수도 있다. 희가스에 의해 희석함으로써 플라즈마의 발생을 안정하게 할 수 있다.
수소를 포함하는 반도체막을 소망의 두께까지 퇴적한 후에, 원료 가스의 공급을 정지하고, 제2 반응실(250b) 내의 압력을 저하시키고, 마이크로파 발생장치의 전원을 오프로 하여 성막 프로세스를 종료한다.
다음에, 반도체막에의 결정핵의 생성을 목적으로 하여, 표면파 플라즈마에 의한 플라즈마 처리를 행한다. 여기서, 표면파 플라즈마에 의한 플라즈마 처리는, 실란과 수소의 혼합 가스 또는 실란과 희가스의 혼합 가스 중에서 행한다. 예를 들어, 제2 반응실(250b)에 도입되는 실란의 유량에 대하여 수소와 희가스의 유량을 대략 50배 이상 100배 이하로 한다. 예를 들어, 아르곤의 유량을 500 sccm으로 하고, 실란의 유량을 10 sccm으로 한다. 따라서, 본 발명에서 수소를 포함하는 반도체막에 대한 플라즈마 처리는 주로 수소 래디칼과 희가스 래디칼에 의해 이루어진다. 수소를 포함하는 반도체막의 막두께는 5 nm 이상 100 nm 이하로 하며, 바람직하게는 5 nm 이상 20 nm 이하로 한다.
또한, 상기 플라즈마 처리에서, 수소와 희가스의 유량과 실란의 유량의 비는 상기 범위 내에서 실시자가 적절히 설정할 수 있다. 수소와 희가스의 유량을 실란의 유량에 대하여 대략 50배로 하면, 생성되는 플라즈마의 균일성은 저하하지만 성막 속도는 향상한다. 수소와 희가스의 유량을 실란의 유량에 대하여 100배 정도로 하면 성막 속도는 저하하지만 생성되는 플라즈마의 균일성은 향상한다.
상기와 같이 수소를 포함하는 반도체막에 반도체의 결정핵을 생성시킬 수 있다.
다음에, 상기에서 생성한 결정핵을 중심으로 하여 결정을 성장시킨다.
먼저, 상기의 제2 반응실(250b)과 마찬가지로, 제4 반응실(250d)을 클리닝한다. 다음에, 제4 반응실(250d) 내에 보호막으로서 규소막을 퇴적한다. 규소막으 로는 비정질 반도체막을 0.2 ㎛ 이상 O.4 ㎛ 이하의 두께로 형성하는 것이 바람직하다. 여기에서는 반응실 내의 압력을 1 Pa 이상 200 Pa 이하, 바람직하게는 1 Pa 이상 100 Pa 이하로 하고, 플라즈마 착화용 가스로서 헬륨, 아르곤, 크세논 및 크립톤 등의 희가스 중 어느 1종 또는 복수종의 가스를 도입한다. 또한, 희가스와 함께 수소를 도입할 수도 있다.
다음에, 고주파 전원(254)의 전원을 온으로 하고, 그의 출력을 500W 이상 6000W 이하, 바람직하게는 4000W 이상 6000W 이하로 하여 플라즈마를 발생시킨다. 다음으로, 원료 가스를 가스관으로부터 반응실 내로 도입한다. 원료 가스로서 구체적으로는, 수소화규소 가스 및 수소 가스를 도입함으로써, 반응실의 내벽, 가스관, 유전체판 및 지지대 표면 위에 보호막으로서 규소막을 형성한다. 또한, 수소화규소 가스 및 수소 가스를 헬륨, 아르곤, 크립톤 및 네온 중에서 선택된 1종 또는 복수종의 희가스 원소로 희석하여 규소막을 형성할 수 있다. 여기서, 수소화규소에 대한 수소의 유량을 5배 이상 200배 이하, 바람직하게는 50배 이상 150배 이하, 더욱 바람직하게는 100배로 한다. 또한, 이때의 보호막의 막두께는 500 nm 이상 2000 nm 이하로 한다. 또한, 고주파 전원(254)의 전원을 온으로 하기 전에, 반응실 내에 상기 희가스 이외에 수소화규소 가스와 수소 가스를 도입할 수도 있다.
성막 후, 원료 가스의 공급을 정지하고 반응실 내의 압력을 저하시켜, 고주파 전원(254)의 전원을 온으로 한 후, 반응실 내의 지지대 위에 기판을 도입한다.
결정성 반도체층을 성장시키는 공정은 실란과 수소의 혼합 가스 중에서 행한다. 예를 들어, 반응실에 도입되는 실란의 유량에 대하여 수소의 유량을 대략 50 배로 한다. 예를 들어, 수소의 유량을 400 sccm로 하고, 실란의 유량을 8 sccm로 한다. 더욱 바람직하게는, 실란의 유량에 대하여 수소의 유량을 대략 100배로 한다. 실란의 유량에 대하여 수소의 유량을 대략 100배로 하면, 실란의 유량에 대하여 수소의 유량을 대략 50배로 했을 때보다도 형성되는 결정성 반도체층의 결정성이 향상한다.
여기서, 결정성 반도체층의 두께는 2 nm 이상 50 nm 이하, 바람직하게는 10 nm 이상 3O nm 이하가 되도록 성장시킨다.
결정성 반도체층이 소망의 두께까지 성장한 후에 원료 가스의 공급을 정지하고, 반응실 내의 압력을 저하시킨 다음 고주파 전원(254)의 전원을 오프로 함으로써, 결정성 반도체층의 성막 프로세스를 종료한다.
결정성 반도체층을 형성한 후, 플라즈마 CVD법에 의해 비정질 반도체층을 280℃ 이상 400℃ 이하에서 성막한다. 이러한 성막처리에 의해 결정성 반도체층에 수소가 더 공급된다. 즉, 결정성 반도체층 위에 비정질 반도체층을 퇴적함으로써 결정성 반도체층에 수소를 확산시켜 댕글링 본드를 종단시킬 수 있다.
먼저, 반응실 내의 압력을 낮추고, 원료 가스의 유량을 조정한다. 구체적으로는, 수소 가스의 유량을 결정성 반도체층을 성장시킨 조건 보다 감소시킨다. 대표적으로는 수소화규소 유량의 1배 이상 200배 이하, 바람직하게는 1배 이상 100배 이하, 더욱 바람직하게는 1배 이상 50배 이하의 유량의 수소 가스를 도입한다. 또한, 수소 가스를 반응실 내에 도입하지 않고, 수소화규소 가스를 도입할 수도 있다. 이와 같이 수소화규소에 대한 수소의 유량을 감소시킴으로써, 비정질 반도체 층의 성막 속도를 향상시킬 수 있다. 또한, 수소화규소 가스를 헬륨, 아르곤, 크립톤 및 네온 중에서 선택된 1종 또는 복수종의 희가스 원소로 희석한다. 다음에, 마이크로파 발생장치의 전원을 온으로 하고, 마이크로파 발생장치의 출력은 50OW 이상 6000W 이하, 바람직하게는 4000W 이상 6000W 이하로 하여 플라즈마를 발생시키고, 비정질 반도체층을 형성할 수 있다. 비정질 반도체층의 성막 속도는 결정성 반도체층에 비해 높기 때문에, 반응실 내의 압력을 낮게 설정할 수 있다. 이때의 비정질 반도체층의 두께는 100 nm 이상 400 nm 이하로 한다.
비정질 반도체층을 소망의 두께까지 퇴적한 후에, 원료 가스의 공급을 정지하고, 반응실 내의 압력을 저하시켜, 마이크로파 발생장치의 전원을 오프로 하여, 비정질 반도체층의 성막 프로세스를 종료한다.
이상과 같이 하여, 게이트 절연층의 형성부터 결정성 반도체층 위의 비정질 반도체층까지의 성막을 연속적으로 행할 수 있다.
그후, 비정질 반도체층 위에 불순물 반도체층을 동일하게 형성한다.
다음으로, 불순물 반도체층 위에 레지스트 마스크(221)를 형성한다(도 5(A)를 참조). 레지스트 마스크(221)는 포토리소그래피법에 의해 형성할 수 있다. 또는, 잉크젯법에 의해 형성할 수도 있다.
다음에, 레지스트 마스크(221)를 이용하여 결정성 반도체층, 비정질 반도체층 및 불순물 반도체층을 에칭한다. 이 처리에 의해 결정성 반도체층, 비정질 반도체층 및 불순물 반도체층을 소자마다 분리한다(도 5(B)를 참조). 그후, 레지스트 마스크(221)를 제거한다.
또한, 이 에칭 처리에서는 결정성 반도체층, 비정질 반도체층 및 불순물 반도체층이 적층된 적층막의 측면이 테이퍼 형상이 되도록 에칭을 행하는 것이 바람직하다. 테이퍼각은 30°이상 90°이하, 바람직하게는 40°이상 80°이하로 한다. 측면을 테이퍼 형상으로 함으로써, 후의 공정에서 이들 위에 형성되는 층(예를 들어, 배선층)의 피복성을 향상시킬 수 있다. 따라서, 단차에서의 배선 절단 등을 방지할 수 있다.
다음으로, 불순물 반도체층 및 게이트 절연층(204) 위에 도전층을 형성한다(도 5(C)를 참조).
여기서 형성되는 도전층은 알루미늄, 철, 티탄, 네오디뮴, 스칸듐, 몰리브덴, 크롬, 탄탈 또는 텅스텐 등에 의해 단층으로 또는 적층하여 형성할 수 있다. 또한, 힐록 방지 원소가 첨가된 알루미늄 합금(게이트 전극층(202)에 이용할 수 있는 Al-Nd 합금 등)에 의해 형성할 수도 있다. 일 도전형을 부여하는 불순물 원소를 첨가한 결정성 규소를 사용할 수도 있다. 불순물 반도체층과 접하는 측의 층을 티탄, 탄탈, 몰리브덴, 텅스텐 또는 이들 원소의 질화물에 의해 형성하고, 그 위에 알루미늄 또는 알루미늄 합금을 형성한 적층 구조로 할 수도 있다. 또한, 알루미늄 또는 알루미늄 합금의 상면 및 하면을 티탄, 탄탈, 몰리브덴, 텅스텐 또는 이들 원소의 질화물로 협지시킨 적층 구조로 할 수도 있다. 예를 들어, 도전층으로서, 알루미늄층을 몰리브덴층으로 협지한 삼층의 적층 구조로 하는 것이 바람직하다.
도전층은 스퍼터링법 또는 진공증착법 등을 이용하여 형성한다. 또한, 도전층은 은, 금 또는 구리 등의 도전성 나노페이스트를 사용하여 스크린 인쇄법 또는 잉크젯법 등을 사용하여 토출하고 소성함으로써 형성할 수도 있다.
다음으로, 이 도전층 위에 레지스트 마스크(222)를 형성한다(도 6 (A)를 참조). 레지스트 마스크(222)는 레지스트 마스크(221)와 마찬가지로 포토리소그래피법 또는 잉크젯법에 의해 형성한다. 여기서, 레지스트 마스크의 크기를 조정하기 위해 산소 플라즈마에 의한 애싱(ashing)을 행할 수도 있다.
다음에, 레지스트 마스크(222)를 이용하여 도전층을 에칭하고, 도전층을 패턴 형성한다(도 6(B)를 참조). 패턴 형성된 도전층은 소스 전극 및 드레인 전극으로서 기능한다. 에칭은 습식 에칭을 사용하는 것이 바람직하다. 습식 에칭에 의해, 이들 도전층 중 레지스트 마스크(222)로부터 노출된 부분이 등방적으로 에칭된다. 그 결과, 도전층은 후퇴하여, 소스 전극 및 드레인 전극층(212)이 형성된다. 이 단계에서의 소스 전극 및 드레인 전극층(212)의 측면과 불순물 반도체층의 측면은 일치하지 않고, 소스 전극 및 드레인 전극층(212) 측면의 외측에 불순물 반도체층의 측면이 형성된다. 이 공정에 의해 소스 전극 및 드레인 전극층(212) 뿐만 아니라 신호선도 형성된다.
다음으로, 레지스트 마스크(222)가 형성된 상태에서, 불순물 반도체층 및 비정질 반도체층을 에칭하여 "백 채널(back channel)"부를 형성한다(도 6(C)를 참조). 또한, 비정질 반도체층은 일부를 남기고 에칭되고, 결정성 반도체층(206)의 표면은 비정질 반도체층에 의해 덮힌다. 이와 같이 비정질 반도체층(208)이 형성된다.
여기서, 에칭은 산소를 포함하는 가스에 의한 건식 에칭을 행하는 것이 바람 직하다. 산소를 포함하는 가스에 의해, 레지스트를 후퇴시키면서 불순물 반도체층과 비정질 반도체층을 에칭할 수 있어, 불순물 반도체층의 측면과 비정질 반도체층의 측면을 테이퍼 형상으로 할 수 있다. 에칭 가스로는 예를 들어 CF4에 산소를 포함시킨 에칭 가스 또는 염소에 산소를 포함시킨 에칭 가스를 사용한다. 불순물 반도체층의 측면과 비정질 반도체층의 측면을 테이퍼 형상으로 함으로써 전계의 집중을 방지하고, 오프 전류를 감소시킬 수 있다. 일례로서, CF4 가스와 산소 가스의 유량비를 45 : 55(sccm)로 하고, 체임버 내 압력을 2.5 Pa, 체임버 내 측벽의 온도를 70℃로 하며, 코일형 전극에 500W의 RF(13.56 MHz) 전력을 투입하여 플라즈마를 생성하고, 기판측에 200W의 RF(13.56 MHz) 전력을 투입하여 실질적으로 음의 바이어스 파워를 가하여 자기 바이어스 전압을 생성함으로써 에칭을 행할 수 있다.
비정질 반도체층(208)에는 소스 영역 및 드레인 영역의 형성에 의해 일부가 에칭되어 요부(백 채널부)가 형성되어 있는데, 요부와 중첩하는 영역에 비정질 반도체층(208)을 잔존시키는 것이 바람직하다. 소스 영역 및 드레인 영역(210)과 중첩하는 부분인 비정질 반도체층(208)은 소스 영역 및 드레인 영역의 형성 프로세스에서 에칭되지 않지만, 이 부분의 두께는 대략 80 nm 이상 500 nm 이하이고, 바람직하게는 150 nm 이상 400 nm이며, 더욱 바람직하게는 200 nm 이상 300 nm 이하이다. 상기와 같이, 비정질 반도체층(208)을 충분히 두껍게 함으로써 결정성 반도체층(206)에의 불순물의 혼입 등을 방지할 수 있다. 이와 같이, 비정질 반도체층(208)은 결정성 반도체층(206)의 보호층으로도 기능한다.
다음으로, 레지스트 마스크(222)를 제거한다(도 7(A)를 참조).
이상과 같이, 결정성 반도체층에 의해 형성되는 박막트랜지스터에, 비정질 반도체층(208)이 형성됨으로써, 에칭 잔사가 결정성 반도체층(206)에 혼입하는 것을 방지할 수 있지만, 소스 영역과 드레인 영역 사이의 비정질 반도체층(208) 위에는 에칭 공정에 의해 생긴 부생성물, 레지스트 마스크의 잔사 및 레지스트 마스크(222)의 제거에 사용하는 장치 내의 오염원이 될 수 있는 물질, 박리액의 성분물질 등이 부착 또는 퇴적되어 있어, 이들을 통한 도통에 의해, 많은 소자에서 오프 전류가 높아지고, 동일 기판 위에서의 소자간 전기적 특성에 편차를 발생시키는 경우가 많았다.
따라서, 상기 문제의 해결을 목적으로 건식 에칭을 행한다. 건식 에칭에 의해, 소스 영역과 드레인 영역 사이의 절연을 확실하게 할 수 있다. 에칭 조건은 노출된 비정질 반도체층이 손상되지 않으면서, 이 비정질 반도체층에 대한 에칭 속도가 낮은 조건을 사용한다. 즉, 노출된 비정질 반도체층의 표면을 거의 손상시키지 않으며, 비정질 반도체층의 두께가 감소하지 않는 조건을 사용할 수 있다. 에칭 가스에는 백 채널부의 형성에 사용한 가스(예를 들어, 염소 가스)를 사용할 수 있다. 조건의 일례로서, 가스의 유량비를 30 sccm로 하고, 체임버 내 압력을 0.67 Pa, 하부 전극의 온도를 -10℃, 체임버 측벽의 온도는 약 80℃로 하고, 코일형 전극에 2000W의 RF(13.56 MHz) 전력을 투입하여 플라즈마를 생성시키고, 기판측에는 전력을 투입하지 않고(즉, 0W로 하여), 30 초간 에칭을 행하여도 좋다. 또한, 여기에서 에칭 방법에 대해서는 특별히 한정되지 않으며, 유도 결합형 플라즈마(ICP: Inductively Coupled Plasma) 방식 이외에 용량 결합형 플라즈마(CCP: Capacitively Coupled Plasma) 방식, 전자 사이클로트론 공명 플라즈마(ECR: Electron Cyclotron Resonance) 방식, 반응성 이온 에칭(RIE: Reactive Ion Etching) 방식 등을 사용할 수 있다. 또한, 여기서 온도란 하부 전극 온도를 의미한다.
상기와 같이 에칭함으로써, 소스 영역과 드레인 영역 사이의 비정질 반도체층(208) 위에 존재하는 잔사 등을 제거할 수 있다. 여기서, 특히 누설 전류를 증대시키는 것은 박리액 중에 포함되는 알킬벤젠술폰산이라고 판단된다. 따라서, 이것을 제거할 수 있는 에칭 가스를 사용하는 것이 바람직하며, 예를 들어, 질소 가스 또는 CF4 가스를 들 수 있다. 또한, 이러한 에칭 공정은 필요에 따라 행하는 것이 좋다.
또한, 이상 설명한 바와 같이, 소스 전극 및 드레인 전극층(212)의 측면과, 소스 영역 및 드레인 영역(210)의 측면이 일치하지 않기 때문에, 소스 전극과 드레인 전극 사이의 거리가 충분히 커진다. 따라서, 누설 전류를 작게 하여 쇼트(단락)를 방지할 수 있다. 또한, 소스 전극 및 드레인 전극층(212)의 측면과, 소스 영역 및 드레인 영역(210)의 측면이 일치하지 않는 형상이기 때문에, 소스 전극 및 드레인 전극층(212)의 측면, 및 소스 영역 및 드레인 영역(210)의 측면에서 전계 집중이 일어나기 어렵다. 또한, 고저항 영역인 비정질 반도체층(208)을 가짐으로써 게이트 전극층(202)과, 소스 전극 및 드레인 전극층(212) 사이의 거리가 충분히 커지게 된다. 따라서, 기생용량의 발생을 억제하고 누설 전류를 작게 할 수 있다. 따라서, 신뢰성이 높고 오프 전류가 작으며 절연 내성이 높은 박막트랜지스터를 제조할 수 있다.
이상의 공정에 의해 본 발명의 채널-에치형(channel-etched) 박막트랜지스터를 형성할 수 있다.
다음으로, 소스 전극 및 드레인 전극층(212), 소스 영역 및 드레인 영역(210), 결정성 반도체층(206) 및 게이트 절연층(204)을 덮어 절연층(214)을 형성한다(도 7(B)를 참조). 절연층(214)은 게이트 절연층(204)과 동일하게 형성할 수 있다. 또한, 절연층(214)은 대기 중에 부유하는 유기물이나 금속, 수증기 등의 오염원이 될 수 있는 불순물의 침입을 방지할 수 있도록, 치밀한 질화규소층으로 하는 것이 바람직하다. 또한, 비정질 반도체층(208) 중의 탄소, 질소 및 산소의 농도는 1×1019 atoms/㎤ 이하, 더욱 바람직하게는 5×1018 atoms/㎤ 이하로 하는 것이 바람직하다.
또한, 도 4에 나타낸 박막트랜지스터는 화소 트랜지스터로서 기능하기 때문에, 소스 전극 및 드레인 전극 중 한쪽이 화소 전극에 접속되어 있다. 도 4에 나타낸 박막트랜지스터에서는, 소스 전극 및 드레인 전극 중 한쪽이 절연층(214)에 형성된 개구부(216)를 통해 화소 전극(218)에 접속된다.
화소 전극(218)은 투광성을 가지는 도전성 고분자(도전성 폴리머라고도 함)를 포함하는 도전성 조성물을 사용하여 형성할 수 있다. 도전성 조성물을 이용하 여 형성한 화소 전극(218)은 시트 저항이 10000 Ω/㎠ 이하이고, 파장 550 nm에서의 투광률이 70% 이상인 것이 바람직하다. 또한, 도전성 조성물에 포함되는 도전성 고분자의 저항률이 O.1 Ω·㎝ 이하인 것이 바람직하다.
또한, 도전성 고분자로는 소위 π 전자공역계 도전성 고분자를 사용할 수 있다. 예를 들어, 폴리아닐린 또는 그의 유도체, 폴리피롤 또는 그의 유도체, 폴리티오펜 또는 그의 유도체, 또는 이들의 2종 이상의 공중합체 등을 들 수 있다.
화소 전극(218)은 예를 들어 산화텅스텐를 포함하는 인듐산화물, 산화텅스텐을 포함하는 인듐아연산화물, 산화티탄을 포함하는 인듐산화물, 산화티탄을 포함하는 인듐 주석 산화물, 인듐 주석 산화물(이하, ITO로 나타냄), 인듐아연산화물, 산화규소를 첨가한 인듐 주석 산화물 등을 사용하여 형성할 수 있다.
화소 전극(218)은 소스 전극 및 드레인 전극(212) 등과 같이, 전면에 형성한 후에 레지스트 마스크 등을 사용하여 에칭하여 패턴 형성할 수 있다.
또한, 도시되어 있지 않지만, 절연층(214)과 화소 전극(218) 사이에, 스핀코팅법 등에 의해 형성한 유기수지에 의해 형성되는 절연층을 가질 수도 있다.
또한, 상기한 설명에서는 게이트 전극과 주사선이 동일 공정으로 형성되고, 소스 전극 및 드레인 전극과 신호선이 동일 공정으로 형성되는 경우에 대해서 설명하였지만, 본 발명은 이에 한정되지 않는다. 전극과 이 전극에 접속되는 배선을 별개의 공정으로 형성할 수도 있다.
이상, 본 실시형태에서 설명한 바와 같이, 본 발명을 적용함으로써 댕글링 본드가 종단되고 플라즈마 손상이 혼입되지 않으며 불순물 농도가 낮은 양호한 전 기적 특성을 가지는 결정성 반도체층을 가지는 박막트랜지스터를 제조할 수 있다. 또한, 본 발명을 적용함으로써 결정성 반도체층 형성의 스루풋을 향상시킬 수 있기 때문에, 박막트랜지스터 형성의 스루풋도 향상시킬 수 있다. 또한, 본 발명을 적용함으로써 결정성 반도체층에의 전하의 축적을 감소시킬 수 있어, 게이트 절연층의 절연 파괴를 방지할 수 있다. 또한, 대면적 기판이어도 균일성이 높은 결정성 반도체층을 형성할 수 있기 때문에, 기판내의 박막트랜지스터의 편차를 감소시킬 수 있다.
[실시형태 3]
본 실시형태에서는 실시형태 1에서 설명한 결정성 반도체층의 형성방법을 적용한 박막트랜지스터의 제조방법으로서, 실시형태 2와는 다른 박막트랜지스터의 제조방법에 대하여 설명한다. 구체적으로는, 다계조 마스크를 사용한 박막트랜지스터의 제조방법에 대하여 설명한다.
여기서, 다계조 마스크란 노광 영역, 반노광 영역 및 미노광 영역인 3 가지의 레벨로 노광을 행하는 것이 가능한 마스크이다. 다계조 마스크를 사용함으로써 한번의 노광 및 현상 공정에 의해 복수(대표적으로는 2종류)의 두께를 가지는 레지스트 마스크를 형성할 수 있다. 따라서, 다계조 마스크를 사용함으로써 포토마스크의 매수를 삭감할 수 있다.
도 14(A-1) 및 도 14(B-1)은 대표적인 다계조 마스크의 단면도를 나타낸다. 도 14(A-1)에는 그레이톤(gray-tone) 마스크(300)가 도시되어 있고, 도 14(B-1)에는 하프톤(half-tone) 마스크(305)가 도시되어 있다.
도 14(A)에 나타낸 그레이톤 마스크(300)는 투광성을 가지는 기판(301) 위에 차광막에 의해 형성된 차광부(302) 및 차광막의 패턴에 의해 형성된 회절격자부(303)로 구성되어 있다.
회절격자부(303)는 노광에 사용하는 광의 해상도 한계 이하의 간격으로 설치된 슬릿, 도트 또는 메쉬 등을 가짐으로써 광의 투과량을 제어한다. 또한, 회절격자부(303)에 설치되는 슬릿, 도트 또는 메쉬는 주기적인 것일 수도 있고, 비주기적인 것일 수도 있다.
투광성을 가지는 기판(301)은 석영 등을 사용할 수 있다. 차광부(302) 및 회절격자부(303)를 구성하는 차광막은 금속막을 사용하여 형성할 수 있고, 바람직하게는 크롬 또는 산화크롬 등에 의해 형성된다.
그레이톤 마스크(300)에 노광하기 위한 광을 조사한 경우, 도 14(A-2)에 도시된 바와 같이, 차광부(302)에 중첩하는 영역에서의 투광률은 0%가 되고, 차광부(302) 및 회절격자부(303)가 형성되지 않은 영역에서의 투광률은 100%가 된다. 또한, 회절격자부(303)에서의 투광률은 회절격자의 슬릿, 도트 또는 메쉬의 간격 등에 의해 대략 10∼70%의 범위에서 조정가능하다.
도 14(B-1)에 나타낸 하프톤 마스크(305)는 투광성을 가지는 기판(306) 위에 반투과막에 의해 형성된 반투광부(307) 및 차광막에 의해 성성된 차광부(308)로 구성되어 있다.
반차광부(307)는, MoSiN, MoSi, MoSiO , MoSiON, CrSi 등을 사용하여 형성할 수 있다. 차광부(308)는 그레이톤 마스크의 차광막과 동일한 금속막을 사용하여 형성할 수 있고, 바람직하게는 크롬 또는 산화크롬 등에 의해 형성된다.
하프톤 마스크(305)에 노광하기 위한 광을 조사한 경우, 도 14(B-2)에 도시된 바와 같이, 차광부(308)에 중첩하는 영역에서의 투광률은 0%가 되고, 차광부(308) 및 반차광부(307)가 형성되지 않은 영역에서의 투광률은 100%가 된다. 또한, 반투광부(307)에서의 투광률은 형성하는 재료 등에 따라 대략 10∼70%의 범위에서 조정가능하다.
다계조 마스크를 이용하여 노광하고 현상을 행함으로써, 두께가 상이한 영역을 가지는 제1 레지스트 마스크(310)를 형성할 수 있다.
먼저, 실시형태 2와 동일한 방법으로 불순물 반도체층의 형성후 에칭하지 않고 불순물 반도체층 위에 도전층까지 형성한 적층체를 얻는다. 그리고, 이 적층체 위의 소망의 개소에 오목부를 가지는 레지스트 마스크(310)를 형성한다(도 9(A)를 참조). 이와 같은 레지스트 마스크는 다계조 마스크를 사용하여 형성한다.
다음으로, 이 레지스트 마스크(310)를 사용하여 결정성 반도체층, 비정질 반도체층 및 불순물 반도체층을 에칭한다. 이러한 처리에 의해 결정성 반도체층, 비정질 반도체층 및 불순물 반도체층을 소자마다 분리하며, 레지스트 마스크의 오목부가 레지스트 마스크 바로 아래의 도전층에 도달한다. 에칭에는 건식 에칭 또는 습식 에칭을 사용할 수 있다(도 9(B)를 참조). 이러한 처리에 의해 레지스트 마스크(311)가 형성된다.
다음에, 이 레지스트 마스크(311)를 사용하여 도전층을 에칭하여 도전층을 패턴 형성한다(도 9(C)를 참조). 패턴 형성된 도전층은 소스 전극 또는 드레인 전 극으로서 기능한다. 여기서, 에칭에는 습식 에칭을 사용한다.
다음으로, 불순물 반도체층 및 비정질 반도체층의 일부를 에칭하여, 소스 영역과 드레인 영역을 분리한다. 이러한 공정에 의해 소스 영역 및 드레인 영역이 형성된다(도 10(A)을 참조).
여기서, 에칭은 산소를 포함하는 가스에 의한 건식 에칭을 행한다. 산소를 포함하는 가스에 의해, 레지스트를 후퇴시키면서 불순물 반도체층과 비정질 반도체층을 에칭할 수 있고, 불순물 반도체층의 측면과, 비정질 반도체층의 측면을 테이퍼 형상으로 할 수 있다. 에칭 가스로는, 예를 들어 CF4에 산소를 포함시킨 에칭 가스 또는 염소에 산소를 포함시킨 에칭 가스를 사용한다. 불순물 반도체층의 측면과, 비정질 반도체층의 측면을 테이퍼 형상으로 함으로써 전계의 집중을 방지하고 오프 전류를 감소시킬 수 있다.
다음에, 레지스트 마스크(311)를 제거한다(도 10(B)를 참조).
본 실시형태의 제조방법에서도 실시형태 2의 제조방법과 마찬가지로, 레지스트 마스크(311)의 제거 후 누설 전류의 감소를 목적으로 한 건식 에칭을 행하는 것이 바람직하다.
또한, 도시되어 있지 않지만, 그 후에 상기의 다른 제조방법과 마찬가지로, 소스 전극 및 드레인 전극층, 소스 영역 및 드레인 영역, 비정질 반도체층, 결정성 반도체층 및 게이트 절연층을 덮어 절연층을 형성할 수도 있다. 또한, 이 절연층에 개구부를 형성하고 이 개구부를 통해 소스 전극 및 드레인 전극 중 한쪽을 화소 전극에 접속할 수 있다.
또한, 도 11은 도 4와 마찬가지로, 상기한 바와 같이 제조한 화소 트랜지스터를 나타낸다. 도 11에 나타낸 화소 트랜지스터는 도 4에 나타낸 화소 트랜지스터와는 달리, 소스 전극 및 드레인 전극층 아래에 결정성 반도체층, 비정질 반도체층 및 불순물 반도체층을 가진다.
본 실시형태에서 설명한 바와 같이 다계조 마스크를 사용한 제조방법을 적용한 경우에는, 도 11과 같이 소스 전극 및 드레인 전극층 아래에 결정성 반도체층, 비정질 반도체층 및 불순물 반도체층을 가지는 구조가 된다.
이상과 같이, 다계조 마스크를 사용하는 경우라도 본 발명을 적용할 수 있다. 다계조 마스크를 사용함으로써 공정수를 삭감할 수 있고, 본 발명을 적용함으로써 전기적 특성이 양호하고 신뢰성이 높은 박막트랜지스터를 우수한 수율로 제조할 수 있다. 또한, 제조되는 박막트랜지스터의 전기적 특성은 편차가 작다. 따라서, 다계조 마스크를 사용한 박막트랜지스터의 제조방법에 본 발명을 적용하는 것은 매우 효과적이다.
또한, 다계조 마스크를 사용하는 경우의 또 다른 방법에 대해서도 이하에 설명한다.
먼저, 도 9(A)와 동일한, 도전층까지 적층된 적층체를 형성한다. 그리고, 이 적층체 위에 레지스트 마스크(320)를 형성한다(도 12(A)를 참조).
다음으로, 이 레지스트 마스크를 사용하여 도전층, 결정성 반도체층, 비정질 반도체층 및 불순물 반도체층을 에칭한다. 이러한 처리에 의해, 이들의 적층이 소 자마다 분리된다. 에칭에는 건식 에칭 또는 습식 에칭을 사용할 수 있다(도 12(B)를 참조).
다음에, 화소 전극층(321)을 형성하고(도 12(C)를 참조), 이 화소 전극층(321) 위에 레지스트 마스크(322)를 형성한다(도 13(A)를 참조). 여기서, 화소 전극층(321)은 대표적으로는 인듐 주석 산화물(ITO)로 형성한다. 이 레지스트 마스크를 사용하여, 화소 전극을 패턴 형성하기 위한 에칭을 행하고, 불순물 반도체층 및 비정질 반도체층의 일부를 에칭하여 소스 영역과 드레인 영역을 분리한다(도 13(B)를 참조). 그후, 레지스트 마스크(322)를 제거한다.
상기 제조방법에서도 실시형태 2의 제조방법과 마찬가지로, 레지스트 마스크(322)의 제거 후에 누설 전류의 감소를 목적으로 한 건식 에칭을 행하는 것이 바람직하다.
[실시형태 4]
본 발명의 박막트랜지스터는 다양한 형태의 액정 표시장치에 적용할 수 있다. 본 실시형태에서는 상기 실시형태에서 설명한 바와 같이 제조한 박막트랜지스터를 적용한 액정 표시장치에 대하여 설명한다.
먼저, VA(Vertical Alignment) 방식의 액정 표시장치에 대하여 설명한다. VA 방식이란, 전압이 인가되지 않았을 때 패널면에 대하여 액정 분자의 장축이 수직이 되는 방식이다. 본 실시형태에서는, 특히 화소(픽셀)를 몇 개의 영역(서브픽셀)으로 나누고, 각각의 분자가 상이한 방향으로 정렬하도록 고안하였다. 이것을 멀티도메인화 또는 멀티도메인 설계라 한다. 이하의 설명에서는 멀티도메인 설계 된 액정 표시장치에 대하여 설명한다.
도 15는 화소 전극이 형성된 기판측의 상면도로서, 도 15에서의 절단선 A-B에 대응하는 단면도를 도 16에 도시하였다. 또한, 도 17은 대향 전극이 형성되는 기판측의 상면도이다.
도 16은, 기판(400)과 대향 기판인 기판(401)을 서로 겹쳐놓고 액정을 주입한 상태를 나타낸다. 기판(400) 위에는 박막트랜지스터(413), 박막트랜지스터(413)의 소스 전극 또는 드레인 전극에 접속되는 화소 전극(410) 및 보유 용량부(415)를 가진다. 기판(401) 위에는 대향 전극(419)을 가진다.
기판(401)에서 스페이서(420)가 형성되는 위치에는, 차광층(417), 제1 착색층(418A), 제2 착색층(418B) , 제3 착색층(418C), 대향 전극(419)을 가진다. 스페이서(420)가 형성되는 위치에서, 착색층이 적층하여 형성된 구조로 함으로써, 액정의 배향을 제어하기 위한 돌기(421)의 높이와, 스페이서(420)가 형성되는 위치의 높이를 다르게 하고 있다. 화소 전극(410) 위에는 배향막(423)을 가지며, 대향 전극(419) 위에는 배향막(422)을 가진다. 액정층(424)은 배향막(422)과 배향막(423) 사이에 형성된다.
스페이서(420)는 도 16에서는 포스트 스페이서(주상 스페이서)를 사용하고 있지만, 본 발명은 이에 한정되지 않으며, 비즈 스페이서(구상 스페이서)를 사용할 수도 있다. 또한, 스페이서(420)는 기판(400)이 가지는 화소 전극(410) 위에 형성될 수 있다.
기판(400) 위에는 박막트랜지스터(413)와, 박막트랜지스터(413)에 접속되는 화소 전극(410)과, 보유 용량부(415)를 가진다. 화소 전극(410)과 배선(406)은 절연층(407) 및 절연층(408)에 형성된 개구부(409)에서 접속되어 있다. 절연층(407)은 박막트랜지스터(413), 배선(406) 및 보유 용량부(415)를 덮도록 형성되어 있다. 절연층(408)은 절연층(407)을 덮도록 형성되어 있다. 박막트랜지스터(413)는 상기 실시형태에서 설명한 제조방법을 적용하여 제조할 수 있다. 또한, 보유 용량부(415)는 박막트랜지스터(413)의 게이트 전극 및 주사선과 동일 공정으로 형성되는 도전층과, 박막트랜지스터(413)의 소스 전극 및 드레인 전극과 동일 공정으로 형성되는 도전층과, 이들에 의해 협지된 박막트랜지스터(413)의 게이트 절연층에 의해 구성된다.
액정소자는, 배향막(423)을 가지는 화소 전극(410)과, 배향막(422)을 가지는 대향 전극(419)과, 이들에 의해 협지된 액정층(424)을 중첩하여 형성함으로써 구성된다.
도 15는, 기판(400)측의 상면도를 나타낸다. 화소 전극(410)은 실시형태 2의 화소 전극층과 동일한 재료에 의해 형성된다. 화소 전극(410)은 슬릿(411)을 가진다. 슬릿(411)은 액정 배향의 제어에 사용된다.
도 15에 나타낸 박막트랜지스터(414)는 박막트랜지스터(413)와 동일하게 형성할 수 있다. 또한, 박막트랜지스터(414)에 접속되는 화소 전극(412)은 화소 전극(410)과 동일한 재료 및 방법에 의해 형성할 수 있다. 또한, 보유 용량부(416)는 보유 용량부(415)와 동일하게 형성할 수 있다. 박막트랜지스터(413)의 소스 전극 또는 드레인 전극과 박막트랜지스터(414)의 소스 전극 또는 드레인 전극은 배 선(405)에 접속되어 있다. 이러한 액정 패널의 1 화소(1 픽셀)는 화소 전극(410)과 화소 전극(412)에 의해 구성되어 있다. 화소 전극(410)과 화소 전극(412)은 서브픽셀을 구성하고 있다.
도 17은, 기판(401)측의 상면도를 나타낸다. 차광층(417) 위에는 대향 전극(419)이 형성되어 있다. 대향 전극(419)은, 화소 전극(410)과 동일한 재료를 사용하여 형성하는 것이 바람직하다. 대향 전극(419) 위에는 액정의 배향을 제어하는 돌기(421)가 형성되어 있다. 또한, 차광층(417)과 중첩되는 소정 위치에 스페이서(420)가 형성되어 있다. 또한, 도 17에서는 차광층(417), 스페이서(420) 및 돌기(421)에만 헤칭(hatching)이 실시되어 있다.
이상 설명한 화소 구조의 등가회로를 도 18에 나타낸다. 박막트랜지스터(413)와 박막트랜지스터(414)의 게이트는 모두 주사선으로서 기능하는 배선(402)에 접속되며, 이들 소스 및 드레인 중 한쪽은 배선(405)과 접속되고, 소스 및 드레인 중 다른 한쪽은 보유 용량부(415) 또는 보유 용량부(416)를 통해 배선(403) 및 배선(404)에 접속되어 있다. 도 18에서, 용량선으로서 기능하는 배선(403)의 전위와, 마찬가지로 용량선으로서 기능하는 배선(404)의 전위를 다르게 하면, 액정소자(425)와 액정소자(426)의 동작을 다르게 할 수 있다. 즉, 배선(403)과 배선(404)의 전위를 개별적으로 제어할 수 있고 시야각을 넓게 할 수 있다.
슬릿(411)을 형성한 화소 전극(410)에 전압을 인가하면(화소 전극(410)의 전위와 대향 전극(419)의 전위를 다르게 하면), 슬릿(411) 근방에는 전계의 왜곡이 발생하여 경사 전계가 발생한다. 이 슬릿(411)과 기판(401)측의 돌기(421)를 교대 로 배치하면 경사 전계를 효과적으로 발생시키고 액정의 배향을 제어하여 액정이 배향하는 방향을 장소에 따라 다르게 할 수 있다. 즉, 멀티도메인화하여 액정 패널의 시야각을 확대할 수 있다.
다음으로, VA 방식의 액정 표시장치로서 상기와는 다른 형태에 대하여 도 19 내지 도 22를 참조하여 설명한다.
도 21은 화소 전극이 형성되는 기판측의 상면도이고, 도 21에서의 절단선 C-D에 대응하는 단면 구조를 도 19에 나타낸다. 또한, 도 22는 대향 전극이 형성되는 기판측의 상면도이다. 이하의 설명에서는 이들 도면을 참조하여 설명한다.
도 19 내지 도 22에 나타낸 액정 표시장치의 화소는, 하나의 화소가 복수의 화소 전극을 가지며, 각각의 화소 전극에 박막트랜지스터가 접속되어 있다. 즉, 멀티도메인 설계된 화소이다. 각 박막트랜지스터는 다른 게이트 신호로 구동된다. 즉, 개개의 화소 전극에 인가하는 신호를 독립적으로 제어할 수 있다(도 20을 참조).
화소 전극(434)은 개구부(433)에서 배선(431)에 의해 박막트랜지스터(438)와 접속되어 있다. 또한, 화소 전극(436)은 개구부(437)에서 배선(432)에 의해 박막트랜지스터(439)와 접속되어 있다. 박막트랜지스터(438)의 게이트 전극에 접속되는 주사선으로서 기능하는 배선(428)과, 박막트랜지스터(439)의 게이트 전극에 접속되는 주사선으로서 기능하는 배선(429)에는, 상이한 게이트 신호를 부여할 수 있도록 분리되어 있다. 한편, 신호선에 대해서는 박막트랜지스터(438)와 박막트랜지스터(439)가 배선(430)을 공용하고 있다. 박막트랜지스터(438)와 박막트랜지스 터(439)는 상기 실시형태의 제조방법을 적용한 박막트랜지스터를 사용할 수 있다.
또한, 박막트랜지스터(438)에는 보유 용량부(440)가 접속되어 있다. 박막트랜지스터(439)에는 보유 용량부(441)가 접속되어 있다. 보유 용량부(440)는 배선(391), 배선(431), 이들에 협지된 절연층(392)으로 구성되어 있다. 보유 용량부(441)는 배선(391), 배선(432), 이들에 협지된 절연층(392)으로 구성되어 있다. 절연층(392)은 박막트랜지스터(438)와 박막트랜지스터(439)의 게이트 절연층으로서 기능하는 것이다.
또한, 개구부(433) 및 개구부(437)는, 박막트랜지스터(438) 및 박막트랜지스터(439)를 덮어 형성된 절연층(392) 및 절연층(393)을 관통하여 형성되어 있다.
또한, 배선(391)은 용량선으로 기능하여 일정 전위(공통전위)로 보유되고 있다.
화소 전극(434)의 형상과 화소 전극(436)의 형상은 상이하고(도 21 참조), 슬릿(435)에 의해 분리되어 있다. 구체적으로는, V 자형의 화소 전극(434)의 외측을 둘러싸도록 화소 전극(436)이 형성되어 있다. 화소 전극(434)과 화소 전극(436)에 인가하는 전압의 타이밍을, 박막트랜지스터(438) 및 박막트랜지스터(439)에 의해 다르게 함으로써, 액정의 배향을 제어할 수 있다. 이러한 화소 구조의 등가회로를 도 20에 도시하였다. 배선(428)과 배선(429)에 대하여 서로 다른 게이트 신호를 부여함으로써 박막트랜지스터(438)와 박막트랜지스터(439)의 동작 타이밍을 다르게 할 수 있다.
기판(390)에 대향하는 기판(427)에는, 차광층(442), 착색층(443), 대향 전 극(445)이 형성되어 있다. 또한, 착색층(443)과 대향 전극(445) 사이에는 평탄화층(444)이 형성되어 있어, 액정의 배향 산란을 방지하고 있다. 도 22는 대향 기판측의 상면도를 나타낸다. 대향 전극(445)은 상이한 화소간에서 공용되어, 슬릿(446)이 형성되어 있다. 이러한 슬릿(446)과, 화소 전극(434) 및 화소 전극(436) 측의 슬릿(435)을 교대로 배치함으로써, 경사 전계를 효과적으로 일으키게 하여 액정의 배향을 제어할 수 있다. 이로써, 액정이 배향하는 방향을 제1 액정소자(450)와 제2 액정소자(451)에서 다르게 할 수 있고 시야각을 확대할 수 있다.
배향막(448)을 가지는 화소 전극(434), 액정층(449), 배향막(447)을 가지는 대향 전극(445)이 서로 중첩함으로써, 제1 액정소자(450)가 형성된다. 또한, 배향막(448)을 가지는 화소 전극(436), 액정층(449), 배향막(447)을 가지는 대향 전극(445)이 서로 중첩함으로써, 제2 액정소자(451)가 형성된다. 따라서, 도 19 내지 도 22에 나타낸 화소 구조에서는 1화소에 제1 액정소자(450)와 제2 액정소자(451)가 형성된 멀티도메인 구조가 된다.
그런데, 본 발명은 횡전계 방식의 액정 표시장치에 적용할 수 있다. 횡전계 방식은 셀 내의 액정 분자에 대하여 수평 방향으로 전계를 가함으로써 액정소자를 구동하여 계조(gray scale)를 표현하는 방식이다. 횡전계 방식에 따르면, 시야각을 약 180도까지 확대할 수 있다. 여기서, 본 발명을 적용한 횡전계 방식의 액정 표시장치에 대하여 도 23 및 도 24를 참조하여 이하에 설명한다.
도 23은 박막트랜지스터(464) 및 박막트랜지스터(464)에 접속되는 화소 전극(462)이 형성된 기판(452)과, 대향 기판인 기판(453)을 서로 중첩시켜 액정을 주 입한 상태를 나타낸다. 기판(453)은 차광층(465), 착색층(466) 및 평탄화층(467)을 가진다. 기판(452)은 화소 전극을 가지지만, 기판(453)은 화소 전극을 가지지 않는다. 기판(452)과 기판(453) 사이에는 주입된 액정에 의해, 액정층(468)이 형성되어 있다. 또한, 기판(452)은 배향막(395)을 가지고, 기판(453)은 배향막(396)을 가지며, 배향막(395) 및 배향막(396)은 액정층(468)에 접하여 형성되어 있다.
기판(452)은, 공통 전극(456) 및 공통 전극(456)에 접속되는 용량선으로 기능하는 배선(454) 및 박막트랜지스터(464)를 가진다. 박막트랜지스터(464)는 상기 실시형태(예를 들어, 실시형태 2)의 제조방법을 적용한 박막트랜지스터를 이용할 수 있다. 공통 전극(456)은, 실시형태 2의 화소 전극층과 동일한 재료를 사용할 수 있다. 또한, 공통 전극(456)은 대략 화소의 형상과 대체로 동일한 형상으로 구획하여 형성한다. 또한, 공통 전극(456) 및 배선(454) 위에는 절연층(455)을 가진다. 절연층(455)은, 박막트랜지스터(464)의 게이트 전극으로서 기능하는 배선(457) 위에 형성되고, 박막트랜지스터(464)의 게이트 절연층으로서 기능한다.
절연층(455) 위에는, 박막트랜지스터(464)의 소스 전극 및 드레인 전극, 이들에 접속되는 배선(458), 배선(459)이 형성된다. 배선(458)은, 액정 표시장치에서 비디오 신호가 입력되는 신호선이다. 배선(458)은 일 방향으로 연장된 배선임과 동시에 박막트랜지스터(464)의 소스 영역 및 드레인 영역 중 한쪽에 접속되어, 박막트랜지스터(464)의 소스 전극 또는 드레인 전극으로도 기능한다. 배선(459)은 소스 전극 및 드레인 전극 중 다른 한쪽에 접속되고, 화소 전극(462)과 접속된다.
배선(458) 및 배선(459) 위에는 제2 절연층(460)이 형성되어 있다. 또한, 제2 절연층(460) 위에는 제2 절연층(460)에 형성된 개구부(461)에서 배선(459)에 접속되는 화소 전극(462)이 형성되어 있다. 화소 전극(462)은 실시형태 2의 화소 전극층과 동일한 재료를 사용하여 형성한다.
이상과 같이, 기판(452) 위에 박막트랜지스터(464)와, 박막트랜지스터(464)에 접속되는 화소 전극(462)이 형성되어 있다. 또한, 보유 용량은 공통 전극(456)과 화소 전극(462) 사이에서 형성된다.
도 24는, 화소 전극의 구성을 나타내는 평면도이다. 화소 전극(462)에는 슬릿(463)이 형성되어 있다. 슬릿(463)에 의해 액정의 배향을 제어할 수 있다. 이 경우, 전계는 공통 전극(456)과 화소 전극(462) 사이에서 발생한다. 공통 전극(456)과 화소 전극(462) 사이에는 절연층(455)을 가지는데, 절연층(455)의 두께는 대략 50 nm 이상 200 nm 이하이고, 두께가 약 2 ㎛ 이상 10 ㎛ 이하인 액정층과 비교하여 충분히 얇으므로, 기판(452)과 평행한 방향(수평 방향)으로 전계가 발생한다. 이러한 전계에 의해 액정의 배향을 변화시킬 수 있다. 이 기판과 대략 평행한 방향의 전계를 이용하여 액정 분자를 수평으로 회전시킨다. 이 경우, 액정 분자는 어느 상태에서도 수평이기 때문에 보는 각도에 따른 콘트라스트 등의 변화는 거의 없어 넓은 시야각을 실현할 수 있다. 또한, 공통 전극(456) 및 화소 전극(462)은 모두 투광성을 가지는 전극이며, 개구율을 높게 할 수 있다.
다음으로, 횡전계 방식의 액정 표시장치로서, 상기와는 다른 형태인 것에 대하여 도 25 및 도 26을 참조하여 설명한다.
도 25와 도 26은 횡전계 방식의 액정 표시장치의 화소 구조의 일례를 나타내 고 있다. 도 26은 상면도이고, 도면 중에 나타낸 절단선 G-H에 대응하는 단면 구조를 도 25에 나타낸다.
도 25는, 박막트랜지스터(482) 및 박막트랜지스터(482)에 접속되는 화소 전극(481)을 가지는 기판(469)과, 이 기판(469)과 대향하는 기판(470)을 서로 중첩시켜 액정을 주입한 상태를 나타낸다. 기판(470)에는 차광층(483), 착색층(485) 및 평탄화층(486) 등이 형성되어 있다. 기판(469)은 화소 전극을 가지지만, 기판(470)은 화소 전극을 가지지 않는다. 기판(469)과 기판(470) 사이에는 주입된 액정에 의해 액정층(487)이 형성되어 있다. 또한, 기판(469)은 배향막(473)을 가지지만, 기판(470)은 배향막(475)을 가지며, 배향막(473) 및 배향막(475)은 액정층(487)에 접하여 형성되어 있다.
기판(469)은, 공통전위로 유지되는 배선(474) 및 상기 실시형태(예를 들어 실시형태 2)의 제조방법을 적용한 박막트랜지스터(482)를 가진다. 배선(474)은 박막트랜지스터(482)의 주사선(471)과, 동시에 동일 공정으로 형성할 수 있다. 또한, 배선(474)과 동일한 층에 의해 구성되는 공통 전극은 화소 전극의 형상과 대략 동일한 형상으로 구획하여 형성한다.
박막트랜지스터(482)의 소스 전극 및 드레인 전극 중 한쪽에 접속되는 배선(477)과 배선(478)이 절연층(472) 위에 형성되어 있다. 또한, 절연층(472)은 박막트랜지스터(482)의 게이트 절연층으로서 기능하는 것이다. 배선(477)은 액정 표시장치에서 비디오 신호가 입력되는 신호선이고, 일방향으로 연장하는 배선임과 동시에 박막트랜지스터(482)가 가지는 소스 영역 및 드레인 영역 중 한쪽과 접속되 며, 배선(477)은 소스 전극 및 드레인 전극 중 한쪽도 구성한다. 배선(478)은 소스 전극 및 드레인 전극 중 다른 한쪽의 전극에 접속되고, 화소 전극(481)에 접속되는 배선이다. 또한, 박막트랜지스터(482)는 상기 실시형태의 제조방법을 적용한 박막트랜지스터를 사용할 수 있다.
배선(477) 및 배선(478) 위에 제2 절연층(479)이 형성된다. 또한, 제2 절연층(479) 위에는 제2 절연층(479)에 형성되는 개구부(480)에서 배선(478)에 접속되는 화소 전극(481)이 형성된다. 화소 전극(481)은, 실시형태 2의 화소 전극층과 동일한 재료를 사용하여 형성한다. 또한, 도 26에 나타낸 바와 같이, 화소 전극(481)은 배선(474)과 동시에 형성한 빗모양의 전극 사이에 횡전계가 발생하도록 형성된다. 또한, 화소 전극(481)의 빗모양 부분이 배선(474)과 동시에 형성한 빗모양 전극과 교대로 교합하도록 형성된다.
화소 전극(481)의 전위와 배선(474)의 전위 사이에 전위차가 발생하면, 기판에 대략 평행한 방향으로 전계를 발생하고, 이 전계에 의해 액정 배향을 제어할 수 있다. 이러한 전계를 이용하여 액정 분자를 수평으로 회전시킴으로써 액정의 배향을 제어할 수 있다. 이때, 액정 분자의 장축은 어느 상태이더라도 기판면에 거의 평행하기 때문에, 보는 각도에 따른 콘트라스트 등의 변화는 거의 없다. 따라서, 넓은 시야각을 실현할 수 있다.
이상과 같이, 기판(469) 위에 박막트랜지스터(482)와 이 박막트랜지스터(482)에 접속되는 화소 전극(481)이 형성된다. 보유 용량은 배선(474)과, 용량 전극(476)과, 이들 사이에 절연층(472)을 형성함으로써 형성된다. 배선(477) 등과 동일한 층에서 형성되는 용량 전극(476)과 화소 전극(481)은 개구부(484)에서 접속된다.
또한, 본 발명은 TN 방식의 액정 표시장치에 적용할 수 있다. 다음에, 본 발명을 적용한 TN형 액정 표시장치의 형태에 대하여 도 27 및 도 28을 참조하여 설명한다.
도 27과 도 28은 TN형 액정 표시장치의 화소 구조를 나타내고 있다. 도 28은 평면도이고, 도 28에서의 절단선 I-J에 대응하는 단면 구조를 도 27에 표시하였다. 이하의 설명에서는 도 27 및 도 28을 참조하여 설명한다.
기판(488) 위에서, 화소 전극(493)은 개구부(492)에 의해 배선(491)을 통해 박막트랜지스터(494)와 접속하고 있다. 신호선으로서 기능하는 배선(490)은, 박막트랜지스터(494)와 접속하고 있다. 배선(512)은 주사선으로서 기능한다. 박막트랜지스터(494)는 상기 실시형태(예를 들어 실시형태 2)의 제조방법을 적용한 박막트랜지스터를 사용할 수 있다.
화소 전극(493)은 실시형태 2의 화소 전극층과 동일한 재료를 사용하여 형성한다.
기판(488)에 대향하는 기판(489)은, 차광층(495), 착색층(496) 및 대향 전극(498)을 가진다. 또한, 착색층(496)과 대향 전극(498) 사이에는 평탄화층(497)을 가지며, 액정의 배향산란을 방지하고 있다. 액정층(499)은 화소 전극(493)과 대향 전극(498) 사이에 형성되어 있다. 또한, 액정층(499)과 화소 전극(493) 사이에는 배향막(513)을 가지며, 액정층(499)과 대향 전극(498) 사이에는 배향막(514) 을 가진다.
화소 전극(493), 액정층(499) 및 대향 전극(498)이 서로 중첩함으로써 액정소자가 형성되어 있다.
또한, 컬러 필터가 되는 착색층, 또는 차단층(블랙 매트릭스)이 기판(488) 위에 형성될 수도 있다. 또한, 기판(488)의 박막트랜지스터 등이 형성되어 있는 면과는 반대면(이면)에 편광판을 부착시키고, 기판(489)의 대향 전극(498) 등이 형성되어 있는 면과는 반대면(이면)에 편광판을 부착시킨다.
대향 전극(498)은 화소 전극(493)과 동일한 재료를 적절히 사용할 수 있다.
보유 용량은 배선(515), 배선(516) 및 이들에 협지된 절연층(517)에 의해 구성된다.
또한, 이상 설명에서 참조한 도면에 대하여, 게이트 전극과 주사선은 동일층에 의해 형성되기 때문에 동일 부호를 붙였다. 마찬가지로, 소스 전극 또는 드레인 전극과 신호선에는 동일 부호를 붙였다.
이상의 공정에 의해, 액정 표시장치를 제조할 수 있다. 본 실시형태의 액정 표시장치가 가지는 박막트랜지스터는 상기 실시형태에서 설명한 제조방법을 적용하여 제조하고 있다. 따라서, 상기 실시형태에서 설명한 박막트랜지스터의 효과를 얻을 수 있다. 또한, 고속 동작이 가능한 액정 표시장치로 할 수 있다.
[실시형태 5]
본 발명은, 액정 표시장치 뿐만 아니라 발광장치에도 적용할 수 있다. 본 실시형태에서는 본 발명을 적용한 발광장치의 제조 공정에 대하여 도 29 및 도 30 을 참조하여 설명한다. 발광장치로는 일렉트로 루미네센스를 이용한 발광소자를 사용한다. 일렉트로 루미네센스를 이용하는 발광소자는, 발광 재료가 유기 화합물인지 무기화합물인지에 따라 구별되며, 일반적으로, 전자는 유기 EL소자, 후자는 무기 EL소자라 불리고 있다.
유기 EL소자는, 발광소자에 전압을 인가함으로써, 캐리어(전자 및 정공)가 한쌍의 전극으로부터 각각 발광성 유기 화합물을 포함하는 층으로 주입되어 전류가 흐른다. 그리고, 이들 캐리어(전자 및 정공)가 재결합함으로써 발광성 유기 화합물이 여기 상태를 형성하고, 이 캐리어가 여기 상태로부터 기저 상태로 천이할 때 발광한다. 이와 같은 발광소자는 그의 메카니즘으로부터 전류 여기형 발광소자라 부른다.
무기 EL소자는, 그의 소자구성에 따라 분산형 무기 EL소자와 박막형 무기 EL소자로 분류된다. 분산형 무기 EL소자는 발광 재료의 입자를 바인더 중에 분산시킨 발광층을 가지며, 발광 메카니즘은 도너 준위와 억셉터 준위를 이용하는 도너-억셉터 재결합형 발광이다. 박막형 무기 EL소자는 발광층을 유전체층으로 협지하고 추가로 이들을 전극으로 협지한 구조로서, 발광 메카니즘은 금속 원자의 내각 전자 천이를 이용하는 국재형 발광이다.
또한, 여기에서는 발광소자로서 유기 EL소자를 사용하여 설명한다. 또한, 발광소자의 구동을 제어하는 박막트랜지스터로서, 실시형태 2 및 실시형태 3에서 설명한 제조방법을 적용한 박막트랜지스터를 사용하여 설명한다.
도 29(A)에 나타낸 바와 같이, 기판(500) 위에 박막트랜지스터(501) 및 박막 트랜지스터(502)를 형성한다. 도 29(A)에서는 박막트랜지스터(501) 및 박막트랜지스터(502) 위에 보호층으로서 기능하는 절연층(503)을 가지며, 이 절연층(503) 위에 절연층(504)을 가진다. 절연층(504)은 상면을 평탄화하기 위해 형성되어 있다. 절연층(504)은 아크릴, 폴리이미드 또는 폴리아미드 등의 유기 수지, 또는 실록산을 사용하여 형성하는 것이 바람직하다.
절연층(504) 위에는 도전층(505)을 가진다. 도전층(505)은 화소 전극으로서 기능한다. 화소를 구동하는 박막트랜지스터가 n형 박막트랜지스터인 경우에는 화소 전극으로서 음극을 형성하는 것이 바람직하지만, p형 박막트랜지스터인 경우에는 양극을 형성하는 것이 바람직하다. 화소 전극으로서 음극을 형성하는 경우에는 일함수가 작은 재료, 예를 들어 Ca , Al, CaF, MgAg, AlLi 등을 사용할 수 있다.
다음으로, 도 29(B)에 나타낸 바와 같이, 도전층(505)의 측면(단부) 및 절연층(504) 위에 격벽(506)을 형성한다. 격벽(506)은 개구부를 가지며, 이 개구부에서 도전층(505)이 노출되어 있다. 격벽(506)은, 유기 수지층, 무기 절연층 또는 유기 폴리실록산층에 의해 형성된다. 특히 바람직하게는, 감광성 재료를 사용하여 격벽(506)을 형성하고, 도전층(505) 위의 격벽(506)을 노광하여 개구부를 형성함으로써, 그 개구부의 측벽이 연속한 곡률을 가지고 형성되는 경사면이 되도록 형성한다.
다음으로, 격벽(506)의 개구부에서 도전층(505)과 접하도록, 발광층(507)을 형성한다. 발광층(507)은, 단일층으로 구성되어도 좋고, 복수의 층이 적층되어 구성되어도 좋다.
그리고, 발광층(507)을 덮도록 도전층(508)을 형성한다. 도전층(508)은 공통 전극이라 불린다. 음극을 형성하는 재료에 의해 도전층(505)을 형성하는 경우에는, 양극을 형성하는 재료에 의해 도전층(508)을 형성한다. 도전층(508)은, 실시형태 2에서의 화소 전극층으로서 열거한 투광성을 가지는 도전성 재료를 사용한 투광성 도전층으로 형성할 수 있다. 도전층(508)으로서, 질화티탄층 또는 티탄층을 사용할 수도 있다. 도 29(B)에서는, 도전층(508)으로서, 인듐 주석 산화물(ITO)을 사용한다. 격벽(506)의 개구부에서 도전층(505)과 발광층(507)과 도전층(508)이 서로 중첩함으로써, 발광소자(509)가 형성된다. 그후, 발광소자(509)에 산소, 수소, 수분 또는 이산화탄소 등이 침입하지 않도록, 격벽(506) 및 도전층(508) 위에 보호층(510)을 형성하는 것이 바람직하다. 보호층(510)은 질화규소, 질화산화규소 및 DLC 등을 사용하여 형성할 수 있다.
더욱 바람직하게는, 도 29(B)까지 완성한 후에, 외기에 노출되지 않도록 기밀성이 높고 탈 가스가 적은 보호 필름(라미네이트 필름, 자외선 경화 수지 필름 등) 또는 커버재에 의해 추가로 팩키징(봉입)한다.
다음으로, 발광소자의 구성에 대하여, 도 30을 참조하여 설명한다. 여기서는, 구동용 트랜지스터가 n형 박막트랜지스터인 경우를 예로 들어 화소의 단면 구조에 대하여 설명한다.
발광소자는 발광을 취출하기 위해 적어도 양극 또는 음극 중 한쪽이 투명하면 좋다. 그리고, 기판 위에 박막트랜지스터 및 발광소자를 형성할 때, 박막트랜지스터 및 발광소자가 형성된 기판면으로부터 발광을 취출하는 상면 사출 구조, 그 의 반대측의 기판면으로부터 발광을 취출하는 하면 사출 구조 및 기판의 양면으로부터 발광을 취출하는 양면 사출 구조의 발광소자가 있다. 본 발명은 상기 사출 구조 중 어디에도 적용할 수 있다.
도 30(A)는 상면 사출 구조의 발광소자를 나타낸다. 도 30(A)에 구동용 트랜지스터(521)가 n형 박막트랜지스터이고, 발광소자(522)로부터 발생된 광이 양극(525)측을 통과하여 방출되는 경우인 소자의 단면도이다. 도 30(A)에서는 발광소자(522)의 음극(523)과 구동용 트랜지스터(521)가 전기적으로 접속되어 있고, 음극(523) 위에 발광층(524) 및 양극(525)이 차례로 적층되어 있다. 음극(523)은 일함수가 작고 광을 반사하는 도전성 재료(예를 들어 Ca, Al, CaF, MgAg, AlLi 등)에 의해 형성하면 좋다. 그리고 발광층(524)은, 단일층으로 구성되어도 좋고, 복수의 층이 적층되도록 하여 구성되어도 좋다. 복수의 층으로 구성되어 있는 경우에는, 예를 들어 음극(523) 위에 전자 주입층, 전자 수송층, 발광층, 홀 수송층, 홀 주입층의 순서로 적층하여 형성한다. 또한, 이들 층을 모두 형성할 필요는 없다. 양극(525)은 광을 투과하는 투광성 도전성 재료를 사용하여 형성하고, 예를 들어 산화텅스텐을 포함하는 인듐 산화물, 산화텅스텐을 포함하는 인듐산화물, 산화티탄을 포함하는 인듐 산화물, 산화티탄을 포함하는 인듐 주석 산화물, 인듐 주석 산화물(ITO), 인듐 아연 산화물 또는 산화규소를 첨가한 인듐 주석 산화물 등의 투광성을 가지는 도전층을 사용할 수도 있다.
음극(523)과 양극(525)으로 발광층(524)을 협지하고 있는 영역이 발광소자(522)에 상당한다. 도 30(A)에 도시한 화소의 경우, 발광소자(522)로부터 발생 된 광은 흰색 화살표로 나타낸 바와 같이 양극(525) 측으로 사출된다.
도 30(B)는 하면 사출 구조의 발광소자를 나타낸다. 구동용 트랜지스터(531)가 n형 박막트랜지스터이고, 발광소자(532)로부터 발생된 광이 음극(533)측으로 사출되는 경우인 화소의 단면도이다. 도 30(B)에서는, 구동용 트랜지스터(531)와 전기적으로 접속된 투광성을 가지는 도전층(537) 위에, 발광소자(532)의 음극(533)이 성막되고, 음극(533) 위에 노광층(534) 및 양극(535)이 순서대로 적층되어 있다. 또한, 양극(535)이 투광성을 가지는 경우, 양극(535)을 덮도록 광을 반사 또는 차폐하기 위한 차광층(536)이 성막되면 좋다. 음극(533)은 도 30(A)의 경우와 마찬가지로, 일함수가 작은 재료에 의해 형성된 도전층이어도 좋고, 공지의 재료를 사용하여도 좋다. 단, 그 두께는 광을 투과하는 정도(바람직하게는 5 nm 이상 30 nm 이하 정도)로 한다. 예를 들어, 20 nm의 두께를 가지는 알루미늄을 음극(533)으로서 사용할 수 있다. 그리고, 발광층(534)은 도 30(A)와 마찬가지로 단일층으로 구성되어도 좋고, 복수의 층이 적층되어 구성되어도 좋다. 양극(535)은 광을 투과할 필요는 없지만, 도 30(A)와 마찬가지로 투광성을 가지는 도전성 재료를 사용하여 형성할 수도 있다. 그리고, 차광층(536)은 예를 들어 광을 반사하는 금속막 등을 사용할 수 있지만 이들에 한정되지 않는다. 예를 들어, 흑색의 안료를 첨가한 수지 등을 사용할 수도 있다.
음극(533) 및 양극(535)으로 발광층(534)을 협지하고 있는 영역이 발광소자(532)에 상당한다. 도 30(B)에 나타낸 화소의 경우에는 발광소자(532)로부터 발생되는 광은 점선 화살표로 표시된 바와 같이 음극(533) 측으로 사출된다.
도 30(C)는 양면 사출 구조의 발광소자를 나타낸다. 도 30(C)에서는 구동용 트랜지스터(541)와 전기적으로 접속된 투광성을 가지는 도전층(547) 위에 발광소자(542)의 음극(543)이 성막되어 있고, 음극(543) 위에 발광층(544) 및 양극(545)이 차례로 적층되어 있다. 음극(543)은, 도 30(A)의 경우와 마찬가지로, 일함수가 작은 도전층이어도 좋고, 공지의 재료를 사용하여도 좋다. 단, 그 두께는 광을 투과하는 정도로 한다. 예를 들어, 약 20 nm의 두께를 가지는 알루미늄층을 음극(543)으로서 사용할 수 있다. 그리고, 발광층(544)은, 도 30(A)와 마찬가지로, 단일층으로 구성되어도 좋고, 복수의 층이 적층되어 구성되어도 좋다. 양극(545)은 도 30(A)과 마찬가지로 투광성 도전성 재료를 사용하여 형성할 수 있다.
음극(543), 발광층(544) 및 양극(545)이 중첩되어 있는 부분이 발광소자(542)에 상당한다. 도 30(C)에 나타낸 화소의 경우에는, 발광소자(542)로부터 발생되는 광은 점선 화살표로 나타낸 바와 같이 양극(545)측과 음극(543)측의 양쪽으로 사출된다.
또한, 여기에서는 발광소자로서 유기 EL소자에 대하여 설명하였지만, 발광소자로서 무기 EL소자를 사용하는 것도 가능하다.
또한, 본 실시형태에서는 발광소자의 발광을 제어하는 박막트랜지스터(구동용 트랜지스터)와 발광소자가 전기적으로 접속되어 있는 예를 나타내었지만, 구동용 트랜지스터와 발광소자 사이에 전류제어용 트랜지스터가 접속되어도 좋다.
또한, 본 실시형태에서 설명한 발광장치는 도 30에 나타낸 구성으로 한정되는 것이 아니라 본 발명의 기술사상에 기초한 각종 변형이 가능하다.
이상의 공정에 의해 발광장치를 제조할 수 있다. 본 실시형태의 발광장치가 가지는 박막트랜지스터는 상기 실시형태의 제조방법을 적용한 박막트랜지스터를 사용하고 있다. 따라서, 상기 실시형태에서 설명한 박막트랜지스터의 효과를 얻을 수 있다. 또한, 고속동작이 가능한 발광장치로 할 수 있다.
[실시형태 6]
다음에, 실시형태 4에서 설명한 표시장치 또는 실시형태 5에서 설명한 발광장치를 탑재하는 표시 패널 또는 발광 패널의 일 형태에 대하여 도면을 참조하여 설명한다.
본 발명의 액정 표시장치 또는 발광장치에서는, 화소부에 접속되는 신호선 구동 회로 및 주사선 구동 회로는 별도의 기판(예를 들어 반도체 기판 또는 SOI 기판 등) 위에 형성하여 접속하는 것이 바람직하다. 그러나, 별도 형성하지 않더라도 화소회로와 동일 기판 위에 형성할 수 있다.
또한, 별도 형성한 기판의 접속 방법은 특별히 한정되지 않고, 공지의 COG법, 와이어 본딩법 또는 TAB법 등을 사용할 수 있다. 또한, 접속하는 위치는 전기적 접속이 가능하다면, 특별히 한정되지 않는다. 또한, 컨트롤러, CPU 및 메모리 등을 별도로 형성하여, 화소회로에 접속할 수도 있다.
도 31은, 본 발명의 표시장치의 블록도를 나타낸다. 도 31에 나타낸 표시장치는 표시 소자를 구비한 화소를 복수 가지는 화소부(600)와, 각 화소를 선택하는 주사선 구동 회로(602)와, 선택된 화소에의 비디오 신호의 입력을 제어하는 신호선 구동 회로(603)를 가진다.
또한, 본 발명의 표시장치는 도 31에 나타낸 형태에 한정되지 않는다. 즉, 본 발명에서 사용하는 신호선 구동 회로는 시프트 레지스터(shift registor)와 아날로그 스위치만을 가지는 형태에 한정되지 않는다. 시프트 레지스터와 아날로그 스위치 이외에 버퍼, 레벨 시프터(level shifter) 또는 소스 팔로워(source follower) 등의 다른 회로를 가지고 있어도 좋다. 또한, 시프트 레지스터 및 아날로그 스위치는 반드시 형성할 필요는 없고, 예를 들어 시프트 레지스터 대신에 디코더 회로(decoder circuit)와 같은 신호선의 선택이 가능한 다른 회로를 가지고 있어도 좋고, 아날로그 스위치 대신에 래치(latch) 등을 가질 수도 있다.
도 31에 나타낸 신호선 구동 회로(603)는 시프트 레지스터(604) 및 아날로그 스위치(605)를 가진다. 시프트 레지스터(604)에는 클럭 신호(CLK)와 스타트 펄스 신호(SP)가 입력된다. 클럭 신호(CLK)와 스타트 펄스 신호(SP)가 입력되면, 시프트 레지스터(604)에서 타이밍 신호가 생성되어, 아날로그 스위치(605)에 입력된다.
또한, 아날로그 스위치(605)에는 비디오 신호(video signal)가 공급된다. 아날로그 스위치(605)는, 입력되는 타이밍 신호에 따라 비디오 신호를 샘플링하여 다음 단계의 신호선에 공급한다.
도 31에 나타낸 주사선 구동 회로(602)는 시프트 레지스터(606) 및 버퍼(607)를 가진다. 또한, 레벨 시프터를 가지고 있어도 좋다. 주사선 구동 회로(602)에서, 시프트 레지스터(606)에 클럭 신호(CLK) 및 스타터 펄스 신호(SP)가 입력됨으로써, 선택신호가 생성된다. 생성된 선택신호는 버퍼(607)에서 완충증폭되어 대응하는 주사선에 공급된다. 하나의 주사선에는 1 라인의 화소에 형성된 모 든 트랜지스터의 게이트가 접속되어 있다. 그리고, 동작시에는 1 라인분 화소의 트랜지스터를 일제히 온으로 하여야 하므로, 버퍼(607)는 큰 전류가 흐를 수 있는 구성으로 한다.
풀 컬러 표시장치에서, R(적), G(녹), B(청)에 대응하는 비디오 신호를 순서대로 샘플링하여 대응하는 신호선에 공급하는 경우, 시프트 레지스터(604)와 아날로그 스위치(605)를 접속하기 위한 단자수는 아날로그 스위치(605)와 화소부(600)의 신호선을 접속하기 위한 단자수의 1/3 정도에 상당한다. 따라서, 아날로그 스위치(605)를 화소부(600)와 동일 기판 위에 형성함으로써, 아날로그 스위치(605)를 화소부(60O)와 다른 기판 위에 형성한 경우에 비하여, 별도 형성한 기판의 접속에 사용하는 단자의 수를 억제할 수 있어, 접속 불량의 발생 확률을 억제하여 수율을 높일 수 있다.
또한, 도 31의 주사선 구동 회로(602)는, 시프트 레지스터(606) 및 버퍼(607)를 가지지만, 본 발명은 이에 한정되지 않으며, 시프트 레지스터(606) 만으로 주사선 구동 회로(602)를 구성할 수도 있다.
또한, 도 31에 나타낸 구성은, 본 발명의 표시장치의 일 형태를 나타낸 것으로, 신호선 구동 회로와 주사선 구동 회로의 구성은 이들에 한정되지 않는다.
다음으로, 본 발명의 일 형태에 상당하는 액정 표시 패널 및 발광패널의 외관 및 단면에 대하여 도 32 및 도 33을 참조하여 설명한다. 도 32는, 제1 기판(641) 위에 형성된 결정성 반도체층을 가지는 트랜지스터(650) 및 액정소자(653)를, 제2 기판(646)과의 사이에 시일재(645)에 의해 봉지한, 패널의 상면도를 나타 낸다. 도 32(B)는 도32(A)의 M-N에서의 단면도에 상당한다. 도 33은 발광장치의 경우를 나타낸다. 또한, 도 33은 도 32와 다른 부분에 대해서만 부호를 붙였다.
제1 기판(641) 위에 형성된 화소부(642)와 주사선 구동 회로(644)를 둘러싸도록 시일재(645)가 형성되어 있다. 또한, 화소부(642) 및 주사선 구동 회로(644) 위에 제2 기판(646)이 형성되어 있다. 따라서, 화소부(642) 및 주사선 구동 회로(644)는, 제1 기판(641)과 시일재(645)와 제2 기판(646)에 의해, 액정층(648) 또는 충진재(661)와 함께 봉지되어 있다. 또한, 제1 기판(641) 위의 시일재(645)에 의해 둘러싸인 영역과는 다른 영역에 신호선 구동 회로(643)가 실장되어 있다. 또한, 신호선 구동 회로(643)는, 별도로 준비된 기판 위에 다결정 반도체층을 가지는 트랜지스터에 의해 형성된 것이다. 또한, 본 실시형태에서는 다결정 반도체층을 가지는 트랜지스터를 사용한 신호선 구동 회로(643)를 제1 기판(641)에 접착시킨 경우에 대하여 설명하지만, 단결정 반도체를 사용한 트랜지스터로 신호선 구동 회로를 형성하여 접착할 수도 있다. 도 32에서는, 신호선 구동 회로(643)에 포함되는, 다결정 반도체층으로 형성된 트랜지스터(649)를 예시한다.
제1 기판(641) 위에 형성한 화소부(642)는 복수의 트랜지스터를 가지고 있으며, 도 32(B)에는 화소부(642)에 포함되는 트랜지스터(650)가 예시되어 있다. 또한, 주사선 구동 회로(644)도 복수의 트랜지스터를 가지고 있으며, 도 32(B)에는 주사선 구동 회로(644)에 포함되는 트랜지스터(649)가 예시되어 있다. 또한, 본 실시형태에서는, 발광장치에서는 트랜지스터(650)가 구동용 트랜지스터인 경우에 대하여 설명하지만, 트랜지스터(650)는 전류 제어용 트랜지스터이어도 좋고, 소거 용 트랜지스터이어도 좋다. 트랜지스터(650)는 결정성 반도체층을 사용한 트랜지스터에 상당한다.
또한, 액정소자(653)가 가지는 화소 전극(652)은, 트랜지스터(650)와 배선(658)을 통하여 전기적으로 접속되어 있다. 그리고, 액정소자(653)의 대향 전극(657)은 제2 기판(646) 위에 형성되어 있다. 화소 전극(652)과 대향 전극(657)과 액정층(648)이 중첩된 부분이 액정소자(653)에 상당한다.
또한, 발광소자(660)가 가지는 화소 전극은, 트랜지스터와 배선을 통하여 전기적으로 접속되어 있다. 그리고, 본 실시형태에서는 발광소자(660)의 공통 전극과 투광성을 가지는 도전성 재료층이 전기적으로 접속되어 있다. 또한, 발광소자(660)의 구성은 본 실시형태에 나타낸 구성에 한정되지 않는다. 발광소자(660)의 구성은 발광소자(660)로부터 취출되는 광의 방향이나 트랜지스터(650)의 극성 등에 따라 변경할 수 있다.
또한, 제1 기판(641) 및 제2 기판(646)의 재료로는 유리, 금속(대표적으로는 스테인리스 스틸), 세라믹 또는 플라스틱 등을 사용할 수 있다. 플라스틱으로는 FRP(Fiberglass-Reinforced Plastics)판, PVF(폴리비닐플루오라이드) 필름, 폴리에스테르 필름 또는 아크릴 수지 필름 등을 사용할 수 있다. 또한, 알루미늄박을 PVF 필름이나 폴리에스테르 필름으로 협지한 구조의 시트를 사용할 수도 있다.
또한, 스페이서(651)는 비즈 스페이서로서 화소 전극(652)과 대향 전극(657) 사이의 거리(셀 갭)를 제어하기 위해 형성되어 있다. 또한, 절연층을 선택적으로 에칭할 수 있는 스페이서(포스트 스페이서)를 사용할 수도 있다.
또한, 별도로 형성된 신호선 구동 회로(643)와, 주사선 구동 회로(644) 및 화소부(642)에 부여되는 각종 신호(전위)는 FPC647(Flexible Printed Circuit)로부터 리드 배선(654) 및 리드 배선(655)을 통하여 공급된다.
본 실시형태에서는 접속 단자(656)가, 액정소자(653)가 가지는 화소 전극(652)과 동일한 도전층으로 형성되어 있다. 또한, 리드 배선(654) 및 리드 배선(655)은 배선(658)과 동일한 도전층으로 형성되어 있다.
접속 단자(656)와 FPC(647)이 가지는 단자는 이방성 도전층(659)을 통하여 전기적으로 접속되어 있다.
또한, 도시되어 있지 않지만, 본 실시형태에 나타낸 액정 표시장치는 배향막 및 편광판을 가지며, 또한, 컬러 필터나 차광층 등을 가지고 있어도 좋다.
본 실시형태에서는, 접속 단자(656)가, 발광소자(660)가 가지는 화소 전극과 동일한 도전층으로 형성되어 있다. 또한, 리드 배선(655)은 배선(658)과 동일한 도전층으로 형성되어 있다. 그러나, 이들에 한정되지 않는다.
또한, 발광소자(660)로부터의 광의 취출 방향에 위치하는 기판인 제2 기판은 투광성 기판이어야 한다. 이 경우에는, 유리 기판, 플라스틱 기판, 폴리에스테르 필름 또는 아크릴 필름 등의 투광성을 가지는 재료로 이루어진 기판을 사용한다.
또한, 충진재(661)로는 질소나 아르곤 등의 불활성 기체, 자외선 경화 수지 또는 열경화 수지 등을 사용할 수 있고, PVC(폴리비닐클로라이드), 아크릴, 폴리이미드, 에폭시 수지, 실리콘 수지, PVB(폴리비닐부티랄) 또는 EVA(에틸렌비닐아세테이트) 등을 사용할 수 있다. 여기에서는, 예를 들어 질소를 사용하는 것이 바람직 하다.
또한, 발광소자의 사출면에 편광판, 원편광판(타원 편광판을 포함), 위상차판(λ/4판, λ/2판) 또는 컬러 필터 등의 광학 필름을 적절히 형성할 수 있다. 또한, 편광판 또는 원편광판에 반사 방지층을 형성할 수도 있다.
본 실시형태는 다른 실시형태에 기재된 구성과 조합하여 실시할 수 있다.
[실시형태 7]
상기 실시형태에서 설명한 바와 같이, 본 발명에 의해 액티브 매트릭스형 표시 모듈을 제조할 수 있다. 또한, FPC까지 취출된 표시 패널인 것을 표시 모듈이라 부른다. 본 실시형태에서는 상기 실시형태에서 설명한 방법에 의해 제조한 표시 모듈을 표시부에 조립한 전자기기에 대하여 설명한다. 이와 같은 전자기기로는 예를 들어 비디오 카메라 또는 디지털 카메라 등의 카메라, 헤드 마운트 디스플레이(고글형 디스플레이), 카 내비게이션, 프로젝터, 카 스테레오, 퍼스털 컴퓨터 및 휴대용 정보 단말기(모바일 컴퓨터, 휴대 전화기 또는 전자 서적 등) 등을 들 수 있다. 이들의 일례를 도 35에 나타낸다.
도 35(A)는 텔레비전 장치를 나타낸다. 본 발명을 적용하여 제조한 표시 모듈을 케이스에 편입함으로써 도 35(A)에 나타낸 텔레비전 장치를 완성시킬 수 있다. 실시형태 2 및 실시형태 3에서 설명한 제조방법을 적용한 표시 패널에 의해 주화면(723)이 형성되고, 그 외의 부속 설비로서 스피커부(729), 조작 스위치 등이 형성되어 있다.
도 35(A)에 나타낸 바와 같이, 케이스(721)에 표시용 패널(722)이 조립되며, 수신기(725)를 사용함으로써 일반 텔레비전 방송 수신을 비롯하여, 모뎀(724)을 통한 유선 또는 무선에 의한 통신 네트워크에의 접속에 의해 편방향 또는 쌍방향의 정보 통신을 할 수도 있다. 텔레비전 장치의 조작은 케이스에 조립된 스위치 또는 리모콘 조작기(726)에 의해 행하는 것이 가능하며, 이러한 리모콘 조작기(726)에도 출력하는 정보를 표시하는 표시부(727)가 형성될 수도 있다.
또한, 텔레비전 장치에도, 주화면(723) 이외에 서브 화면(728)을 제2 표시 패널에서 형성하고, 채널이나 음량 등을 표시하는 구성을 부가하여도 좋다. 이러한 구성에서, 주화면(723)을 시야각이 우수한 액정 표시 패널로 형성하고, 서브 화면(728)을 저소비전력으로 표시가능한 발광 표시 패널로 형성할 수도 있다. 또한, 서브 화면을 액정 표시 패널로 형성하는 경우에는 점멸 표시를 가능하게 함으로써 저소비전력화가 가능하다.
도 36은, 도 35(A)에 나타낸 텔레비전 장치에 적용 가능한 텔레비전 장치의 구성을 나타내는 블록도이다. 표시 패널(750)에는 화소부(751)가 형성되어 있다. 신호선 구동 회로(752)와 주사선 구동 회로(753)는 다른 형태에서 설명한 바와 같이 접속될 수 있다.
그 외의 외부 회로의 구성으로서, 영상 신호의 입력측에는 튜너(754)에서 수신한 신호 중 영상 신호를 증폭하는 영상 신호 증폭 회로(755)와, 여기서부터 출력되는 신호를 적, 녹, 청의 각 색에 대응한 색 신호로 변환하는 영상 신호 처리 회로(756)와, 이 영상 신호를 드라이버 IC 입력 사양으로 변환하기 위한 콘트롤 회로(757) 등이 구비되어 있다. 콘트롤 회로(757)는 주사선측과 신호선측에 각각 신 호를 출력한다. 디지털 구동하는 경우에는, 신호선측에 신호 분할 회로(758)를 형성하고, 입력 디지털 신호를 m개(m은 임의의 정수)로 분할하여 공급하는 구성으로 할 수도 있다.
튜너(754)에서 수신한 신호 중, 음성 신호는 음성 신호 증폭 회로(759)로 보내지고, 음성 신호 처리 회로(760)를 거쳐 스피커(763)에서 출력된다. 제어 회로(761)는 수신국(수신 주파수), 음량 제어 정보를 입력부(762)로부터 수신하여 튜너(754) 및 음성 신호 처리 회로(760)로 신호를 송출한다.
상기 설명한 텔레비전 장치에 대하여 본 발명을 적용함으로써, 콘트라스트비가 높고 표시 얼룩이 적으며 소비전력이 낮은 텔레비전 장치를 제조할 수 있다.
물론, 본 발명은 텔레비전 장치에 한정되지 않고, 퍼스널 컴퓨터의 모니터 를 비롯하여, 철도이나 공항 등에서의 정보 표시판, 또는 가두에서의 광고 표시판 등의 대면적 표시매체에도 적용할 수 있고, 이들에 본 발명을 적용함으로써 이들 표시매체의 표시 특성 및 생산성 등을 향상시킬 수 있다.
주화면(723) 및 서브 화면(728)에, 실시형태 2 및 실시형태 3에서 설명한 표시장치의 제조방법을 적용한 표시 패널 또는 표시장치를 사용함으로써, 텔레비전 장치의 표시 특성 및 생산성을 높일 수 있다.
또한, 도 35(B)에 나타낸 휴대형 컴퓨터는 본체(731) 및 표시부(732) 등을 가진다. 표시부(732)에, 실시형태 2 및 실시형태 3에서 설명한 표시장치의 제조방법을 적용한 표시 패널 또는 표시장치를 사용함으로써, 컴퓨터의 생산성을 높일 수 있다.
도 34는, 본 발명을 적용한 휴대 전화기의 일례로서, 도 34(A)가 정면도, 도 34(B)가 배면도, 도 34(C)가 두 개의 케이스를 슬라이드시켰을 때의 정면도이다. 휴대 전화기(700)는 두 개의 케이스(701 및 702)로 구성되어 있다. 휴대 전화기(700)는 휴대 전화기와 휴대 정보 단말기의 쌍방 기능을 구비하고 있으며, 컴퓨터를 내장하고 있고, 음성 통화 이외에도 다양한 데이터 처리가 가능한 소위 스마트폰이다.
휴대 전화기(700)는 케이스(701) 및 케이스(702)로 구성되어 있다. 케이스(701)에는 표시부(703), 스피커(704), 마이크로폰(705), 조작키(706), 포인팅 디바이스(707), 표면 카메라용 렌즈(708), 외부 접속 단자잭(709) 및 이어폰 단자(710) 등이 구비되어 있고, 케이스(702)에는 키보드(711), 외부 메모리 슬롯(712), 후면 카메라(713), 라이트(714) 등이 구비되어 있다. 또한, 안테나는 케이스(701)에 내장되어 있다.
또한, 휴대 전화기(700)에는 상기한 구성 이외에 비접촉형 IC 칩, 소형 기록장치 등이 내장될 수도 있다.
서로 중첩한 케이스(701)와 케이스(702)(도 34(A)에 나타냄)는, 슬라이드시키는 것이 가능하고, 슬라이드시킴으로써 도 34(C)와 같이 전개한다. 표시부(703)에는 실시형태 2 및 실시형태 3에서 설명한 표시장치의 제조방법을 적용한 표시 패널 또는 표시장치를 편입하는 것이 가능하다. 표시부(703)와 표면 카메라용 렌즈(708)를 동일면에 구비하기 때문에, 비디오폰으로서의 사용이 가능하다. 표시부(703)를 파인더(viewfinder)로서 사용함으로써, 후면 카메라(713) 및 라이 트(714)로 정지 영상 및 동영상의 촬영이 가능하다.
스피커(704) 및 마이크로폰(705)을 사용함으로써, 휴대 전화기(700)는 음성 기록장치(녹음장치) 또는 음성 재생장치로서 사용할 수 있다. 또한, 조작키(706)에 의해 전화의 착발신 조작, 전자메일 등의 간단한 정보 입력 조작, 표시부에 표시하는 화면의 스크롤 조작, 표시부에 표시하는 정보의 선택 등을 행하는 커서의 이동 조작 등이 가능하다.
또한, 서류의 작성, 휴대용 정보 단말기로서의 사용 등, 취급하는 정보가 많은 경우에는 키보드(711)를 사용하면 편리하다. 서로 중첩한 케이스(701)와 케이스(702)(도 34(A))를 슬라이드시킴으로써, 도 34(C)와 같이 전개시킬 수 있다. 휴대용 정보 단말기로서 사용하는 경우에는, 키보드(711) 및 포인팅 디바이스(707)를 사용하여 원활한 조작으로 커서의 조작이 가능하다. 외부 접속 단자잭(709)은 AC 어댑터 및 USB 케이블 등의 각종 케이블과 접속 가능하며, 충전 및 퍼스널 컴퓨터 등과의 테이터 통신이 가능하다. 또한, 외부 메모리 슬롯(712)에 기록매체를 삽입하여 보다 대량의 데이터 보존 및 이동이 가능하게 된다.
케이스(702)의 뒷면(도 34(B))에는 후면 카메라(713) 및 라이트(714)가 구비되어 있고, 표시부(703)를 파인더로 사용하여 정지 영상 및 동영상을 촬영할 수 있다.
또한, 상기 기능 구성 이외에 적외선 통신 기능, USB 포트, 원 세그먼트 텔레비전 브로드캐스트(one segment television broadcast) 수신 기능, 비접촉 IC 칩 또는 이어폰 잭 등을 구비한 것일 수도 있다.
본 실시형태에서 설명한 각종 전자기기는 실시형태 2 및 실시형태 3에서 설명한 박막트랜지스터 및 표시장치의 제조방법을 적용하여 제조할 수 있기 때문에, 본 발명을 적용함으로써 이들 전자기기의 표시 특성 및 생산성 등을 향상시킬 수 있다.
도 1은 본 발명에 따른 결정성 반도체막의 형성방법의 일례를 설명하는 도면.
도 2는 본 발명에 적용할 수 있는 고밀도 플라즈마 처리장치의 구성의 일례를 나타내는 도면.
도 3은 본 발명에 적용할 수 있는 플라즈마 CVD 장치의 구성의 일례를 나타내는 도면.
도 4는 본 발명을 적용한 박막트랜지스터의 구조의 일례를 설명하는 도면.
도 5는 본 발명에 따른 박막트랜지스터의 제조방법의 일례를 설명하는 도면.
도 6은 본 발명에 따른 박막트랜지스터의 제조방법의 일례를 설명하는 도면.
도 7은 본 발명에 따른 박막트랜지스터의 제조방법의 일례를 설명하는 도면.
도 8은 본 발명에 적용 가능한 플라즈마 CVD 장치의 구성을 나타내는 도면.
도 9는 본 발명에 따른 박막트랜지스터의 제조방법의 일례를 설명하는 도면.
도 10은 본 발명에 따른 박막트랜지스터의 제조방법의 일례를 설명하는 도면.
도 11은 본 발명에 따른 박막트랜지스터의 제조방법의 일례를 설명하는 도면.
도 12는 본 발명에 따른 박막트랜지스터의 제조방법의 일례를 설명하는 도면.
도 13은 본 발명에 따른 박막트랜지스터의 제조방법의 일례를 설명하는 도 면.
도 14는 본 발명에 이용하는 다계조 마스크를 설명하는 도면.
도 15는 본 발명을 적용 가능한 액정 표시장치를 설명하는 도면.
도 16은 본 발명을 적용 가능한 액정 표시장치를 설명하는 도면.
도 17은 본 발명을 적용 가능한 액정 표시장치를 설명하는 도면.
도 18은 본 발명을 적용 가능한 액정 표시장치를 설명하는 도면.
도 19는 본 발명을 적용 가능한 액정 표시장치를 설명하는 도면.
도 20은 본 발명을 적용 가능한 액정 표시장치를 설명하는 도면.
도 21은 본 발명을 적용 가능한 액정 표시장치를 설명하는 도면.
도 22는 본 발명을 적용 가능한 액정 표시장치를 설명하는 도면.
도 23은 본 발명을 적용 가능한 액정 표시장치를 설명하는 도면.
도 24는 본 발명을 적용 가능한 액정 표시장치를 설명하는 도면.
도 25는 본 발명을 적용 가능한 액정 표시장치를 설명하는 도면.
도 26은 본 발명을 적용 가능한 액정 표시장치를 설명하는 도면.
도 27은 본 발명을 적용 가능한 액정 표시장치를 설명하는 도면.
도 28은 본 발명을 적용 가능한 액정 표시장치를 설명하는 도면.
도 29는 본 발명을 적용 가능한 발광장치를 설명하는 도면.
도 30은 본 발명을 적용 가능한 발광장치를 설명하는 도면.
도 31은 본 발명을 적용 가능한 표시장치의 구성을 설명하는 블록도.
도 32는 본 발명의 액정 표시 패널을 설명하는 상면도 및 단면도.
도 33은 본 발명의 발광표시 패널을 설명하는 상면도 및 단면도.
도 34는 본 발명의 표시장치를 이용한 전자기기를 설명하는 도면.
도 35는 본 발명의 표시장치를 이용한 전자기기를 설명하는 도면.
도 36은 본 발명의 표시장치를 이용한 전자기기를 설명하는 도면.
Claims (18)
- 결정성 반도체막을 형성하는 방법으로서,수소를 포함하는 반도체막을 형성하는 공정;수소와 희가스를 포함하는 가스 중에서, 수소를 포함하는 상기 반도체막에 표면파 플라즈마 처리를 행하여, 수소를 포함하는 상기 반도체막에서 결정핵을 발생시키는 공정; 및수소를 포함하는 상기 반도체막의 두께 방향으로 상기 결정핵을 성장시킴으로써, 상기 결정성 반도체막을 형성하는 공정을 포함하는, 결정성 반도체막 형성방법.
- 제 1 항에 있어서, 상기 표면파 플라즈마 처리가 초고진공 중에서 행해지는, 결정성 반도체막 형성방법.
- 제 1 항에 있어서, 상기 결정핵을 플라즈마 CVD법에 의해 성장시키는, 결정성 반도체막 형성방법.
- 제 1 항에 있어서, 상기 결정성 반도체막이 천이층을 포함하지 않는, 결정성 반도체막 형성방법.
- 제 1 항에 있어서, 상기 결정성 반도체막이 2 nm∼60 nm의 두께를 가지는, 결정성 반도체막 형성방법.
- 제 1 항에 있어서, 상기 표면파 플라즈마 처리가, 1×1010 ㎝-3 이상의 전하 밀도를 가지는 플라즈마를 사용하는, 결정성 반도체막 형성방법.
- 트랜지스터를 제조하는 방법으로서,게이트 전극을 형성하는 공정;상기 게이트 전극 위에 절연막을 형성하는 공정;상기 절연막 위에, 수소를 포함하는 반도체막을 형성하는 공정;수소와 희가스를 포함하는 가스 중에서, 수소를 포함하는 상기 반도체막에 표면파 플라즈마 처리를 행하여, 수소를 포함하는 상기 반도체막에서 결정핵을 발생시키는 공정;수소를 포함하는 상기 반도체막의 두께 방향으로 상기 결정핵을 성장시킴으로써, 결정성 반도체막을 형성하는 공정;상기 결정성 반도체막 위에, 불순물 원소를 포함하는 반도체막을 형성하는 공정; 및상기 불순물 원소를 포함하는 상기 반도체막 위에 소스 전극 및 드레인 전극을 형성하는 공정을 포함하는, 트랜지스터 제조방법.
- 제 7 항에 있어서, 상기 표면파 플라즈마 처리가 초고진공 중에서 행해지는, 트랜지스터 제조방법.
- 제 7 항에 있어서, 상기 결정핵을 플라즈마 CVD법에 의해 성장시키는, 트랜지스터 제조방법.
- 트랜지스터를 제조하는 방법으로서,제 7 항에 기재된 제조방법에 의해 제조된 상기 트랜지스터의 상기 소스 전극 또는 상기 드레인 전극에 화소 전극을 접속하는 공정을 포함하는, 트랜지스터 제조방법.
- 제 7 항에 있어서, 상기 결정성 반도체막이 천이층을 포함하지 않는, 트랜지스터 제조방법.
- 제 7 항에 있어서, 상기 결정성 반도체막이 2 nm∼60 nm의 두께를 가지는, 트랜지스터 제조방법.
- 제 7 항에 있어서, 상기 표면파 플라즈마 처리가, 1×1010 ㎝-3 이상의 전하 밀도를 가지는 플라즈마를 사용하는, 트랜지스터 제조방법.
- 제 7 항에 있어서, 상기 불순물 원소를 포함하는 상기 반도체막이, PH3를 포함하는 수소화규소 가스, 또는 B2H6를 포함하는 수소화규소 가스를 사용하여 형성되는, 트랜지스터 제조방법.
- 제 1 항에 있어서, 수소를 포함하는 상기 반도체막은 비정질 반도체막인, 결정성 반도체막 형성방법.
- 제 7 항에 있어서, 수소를 포함하는 상기 반도체막은 비정질 반도체막인, 트랜지스터 제조방법.
- 제 1 항에 있어서, 수소에 대한 상기 희가스의 유량비는 50:1 내지 100:1인, 결정성 반도체막 형성방법.
- 제 7 항에 있어서, 수소에 대한 상기 희가스의 유량비는 50:1 내지 100:1인, 트랜지스터 제조방법.
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