JP5517441B2 - 半導体膜の形成方法、薄膜トランジスタの作製方法及び表示装置の作製方法 - Google Patents
半導体膜の形成方法、薄膜トランジスタの作製方法及び表示装置の作製方法 Download PDFInfo
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Description
本発明は、薄膜トランジスタの作製方法に関する。また、該薄膜トランジスタを有する表示装置に関する。
近年、絶縁性表面を有する基板（例えば、ガラス基板）上の半導体薄膜（厚さ数ｎｍ〜数百ｎｍ程度）によって構成された薄膜トランジスタが注目されている。薄膜トランジスタは、ＩＣ（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）及び電気光学装置を始めとした電子デバイスに広く応用されている。特に、液晶表示装置又はＥＬ表示装置等に代表される、画像表示装置のスイッチング素子として開発が急がれている。マトリクス状に配置された画素電極の電位をスイッチング素子で制御することによって、画面上に表示パターンが形成される方式を採用した液晶表示装置（アクティブマトリクス型液晶表示装置）においては、具体的には、選択された画素電極と該画素電極に対向する対向電極の間に電圧が印加されることによって、画素電極と対向電極の間に配置された液晶層の配向が変化し、光学変調が行われ、この光学変調が表示パターンとして観察者に認識される。
このようなアクティブマトリクス型液晶表示装置の用途は拡大しており、画面サイズの大面積化、高精細化及び高開口率化の要求が高まっている。また、高い信頼性も要求されている。
表示装置のスイッチング素子としては、チャネル形成領域に非晶質半導体膜又は多結晶半導体膜を用いた薄膜トランジスタが広く用いられているが、この他に微結晶半導体膜を用いたものがある。微結晶半導体膜は、非晶質半導体膜よりもキャリアの移動度が高く、電気的特性の面で優れている。また、微結晶半導体膜の形成は、熱結晶化法又はレーザ結晶化法等を用いて結晶化を行う多結晶半導体膜の形成よりも工程が簡略であり、作製工程上の制約が小さいというメリットがある。
プラズマＣＶＤ法等を用いて微結晶半導体膜を基板上又は絶縁膜上に形成すると、微結晶半導体膜の被形成面から数ｎｍ〜１００ｎｍ程度の領域にＩＬ（Ｉｎｃｕｂａｔｉｏｎ Ｌａｙｅｒ。遷移層ともいう。）が形成されることが知られている。この遷移層は結晶性が低いため、遷移層の存在により電気的特性が低下するという問題がある。特に、逆スタガ型薄膜トランジスタでは遷移層又は遷移層近傍を電流が流れるため、遷移層の発生を抑制しつつ、微結晶半導体膜を形成することが可能な技術が求められていた。
上記説明したような、遷移層の発生を抑制しつつ結晶性半導体膜を形成するための技術の一例として、特許文献１に開示されている技術が挙げられる。特許文献１に開示されている技術は、基板の表面もしくはその近傍に、半導体を構成する元素を主成分とする層あるいは薄膜を形成し、該半導体を構成する元素を主成分とする層あるいは薄膜をエッチングしつつ結晶核を発生させ、該結晶核を成長させて半導体膜を成長させることで、結晶性半導体膜を形成する半導体薄膜の形成方法である。
特開２００２−２９９２３５号公報
従来の技術によれば、遷移層の発生をある程度抑制することができると考えられる。しかし、電気的特性が良好な薄膜トランジスタを得るためには、遷移層は、可能な限り薄くし、又は遷移層を有さない半導体薄膜を成膜する必要がある。また、結晶性半導体膜の成膜は、一般に、非晶質半導体膜の成膜よりも時間を要するため、高いスループットが要求されている。そのため、成膜速度を向上させる必要がある。
また、結晶性半導体膜において遷移層の発生を抑制するだけでは十分ではない。結晶性半導体膜中にダングリングボンドを有すると、ダングリングボンドに起因する欠陥準位が形成され、電気的特性が低下する。そのため、結晶性半導体膜の膜中のダングリングボンドを終端させる必要がある。
上記課題を鑑み、本発明は、遷移層の発生を抑制することが可能であり、スループットが高く、ダングリングボンドの生成が抑えられた結晶性半導体膜の成膜方法を提供することを課題の一とする。
また、本発明は、形成される結晶性半導体膜に成膜時のプラズマダメージが入らず、形成される結晶性半導体膜に対する電荷が蓄積し難い結晶性半導体膜の形成方法を提供することを課題の一とする。
更には、大面積基板上に高い均一性の結晶性半導体膜を形成するに適した、結晶性半導体膜の成膜方法を提供する。
更には、本発明は、電気的特性を低下させる不純物元素等の混入が小さい結晶性半導体膜の成膜方法を提供する。
本発明は、基板上又は絶縁膜上等の被形成面に半導体膜を形成し、該半導体膜に表面波プラズマによるプラズマ処理を行って結晶核を発生させ、該結晶核を成長させることで半導体膜を形成する。ここで、被形成面に形成される半導体膜に水素を含ませることで、形成される結晶性半導体膜の膜中に存在するダングリングボンドを終端させる。水素を含ませるためには、形成時のガスに予め含ませておくとよく、更にはプラズマ処理に用いるガスに水素を含ませるとよい。
本発明の一は、水素を含む半導体膜を形成し、該水素を含む半導体膜上に、水素と希ガスを含むガス中で表面波プラズマ処理を行うことで半導体の結晶核を発生させ、該結晶核を成長させることを特徴とする結晶性半導体膜の形成方法である。
上記構成の本発明において、上記プラズマ処理は、シランを含む水素ガス、又はシランを含む希ガスにより行うことができる。上記プラズマ処理にシランを含む水素ガスを用いると、形成される結晶性半導体膜に水素が更に含まれることになる。
上記構成の本発明において、表面波プラズマ処理は超高真空中で行うことが好ましい。表面波プラズマ処理を超高真空中にて行うことで、結晶性半導体膜中への不純物元素の混入を防止することができる。
上記構成の本発明において、表面波プラズマにより形成した結晶核はプラズマＣＶＤ法を用いて成長させることが好ましい。結晶核の成長にプラズマＣＶＤ法を用いることで、半導体膜中までプラズマが侵入し、半導体膜の深さ方向に結晶成長を進行させることができる。
本発明の一は、ゲート電極を形成し、該ゲート電極を覆って絶縁膜を形成し、該絶縁膜上に水素を含む半導体膜を形成し、該水素を含む半導体膜上に、水素と希ガスを含むガス中で表面波プラズマ処理を行って半導体の結晶核を発生させ、該結晶核を成長させることで半導体膜を形成し、該半導体膜上に不純物半導体膜、ソース電極及びドレイン電極を形成することを特徴とする薄膜トランジスタの作製方法である。
上記構成の本発明の薄膜トランジスタの結晶性半導体層は、遷移層を有さず、又は遷移層を有する場合であっても遷移層が極めて薄いため、ゲート絶縁層との界面近傍における結晶性が高い。そのため、当該結晶性半導体層を用いた薄膜トランジスタは、その移動度が高く、駆動回路の一部または全体を、画素部と同じ基板上に一体形成し、システムオンパネルを形成することもできる。
なお、表示装置には、発光装置や液晶表示装置を含む。発光装置には発光素子が設けられ、液晶表示装置には液晶素子が設けられている。発光素子は、電流又は電圧によって輝度が制御される素子を有し、具体的には有機ＥＬ（エレクトロルミネッセンス）及び無機ＥＬ等がこれに相当する。
なお、表示装置は、表示素子が封止された状態にあるパネルと、該パネルにコントローラを含むＩＣ等を実装した状態にあるモジュールと、を有する。さらに本発明は、表示装置を作製する過程における、表示素子が完成する前の一形態に相当する素子基板に関するものであり、該素子基板は電流を表示素子に供給するための素子を複数の画素のそれぞれに備えている。
なお、表示装置には、画像表示デバイス、発光デバイス、及び光源（照明装置含む）を含む。また、コネクター、例えばＦＰＣ（Ｆｌｅｘｉｂｌｅ Ｐｒｉｎｔｅｄ Ｃｉｒｃｕｉｔ）若しくはＴＡＢ（Ｔａｐｅ Ａｕｔｏｍａｔｅｄ Ｂｏｎｄｉｎｇ）テープ若しくはＴＣＰ（Ｔａｐｅ Ｃａｒｒｉｅｒ Ｐａｃｋａｇｅ）が取り付けられたモジュール、ＴＡＢテープやＴＣＰの先にプリント配線板が設けられたモジュール、または表示素子にＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）方式によりＩＣ（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）が直接実装されたモジュールも全て表示装置に含むものとする。
なお、「膜」とは、全面に形成され、パターン形成されていないものをいう。そして、「層」とは、レジストマスク等により所望の形状にパターン形成されたものをいう。しかし、積層膜の各層については、膜と層を特に区別することなく用いることがある。
本発明により、結晶性半導体膜における遷移層の発生を無くし、又は発生する遷移層を従来よりも薄くすることができ、高いスループットで、ダングリングボンドの生成が抑制された結晶性半導体膜を形成することができ、電気的特性を向上させることができる。
また、本発明により、プラズマによるダメージを混入させることなく結晶性半導体膜を形成することができる。また、結晶性半導体膜のみならず、既に形成されている他の薄膜（例えば、ゲート絶縁層）にもプラズマによるダメージが入ることを防ぐことができ、更には基板に対するプラズマダメージをも防止することができる。更には、結晶性半導体膜形成時の電荷の蓄積を低減することができる。そのため、ゲート絶縁層の静電破壊を防止することができ、ゲート絶縁層の静電破壊に起因した不良の発生を防止することができる。そのため、薄膜トランジスタの歩留まりを向上させることができ、信頼性の高い薄膜トランジスタを作製することができる。
また、大面積基板であっても均一性の高い結晶性半導体膜を形成することができる。
更には、本発明によれば、電気的特性を低下させる不純物元素等の混入を抑えることができる。
本発明の実施の形態について、図面を参照して以下に説明する。ただし、本発明は以下の説明に限定されるものではない。本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは、当業者であれば容易に理解されるからである。したがって、本発明は以下に示す実施の形態の記載内容のみに限定して解釈されるものではない。なお、図面を用いて本発明の構成を説明するにあたり、同じものを指す符号は異なる図面間でも共通して用いる。また、同様のものを指す際にはハッチパターンを同じくし、特に符号を付さない場合がある。
（実施の形態１）
本実施の形態は、本発明の結晶性半導体膜の形成方法について図面を参照して説明する。
本実施の形態は、本発明の結晶性半導体膜の形成方法について図面を参照して説明する。
図１は、本発明の結晶性半導体膜の形成方法を説明する図である。まず、基板１００上又は絶縁膜１０１上に水素を含む半導体膜１０２を形成する（図１（Ａ−１）及び（Ｂ−１）を参照）。
絶縁膜１０１は、酸化シリコン、窒化シリコン、酸化窒化シリコン又は窒化酸化シリコンを用いて形成することができる。絶縁膜１０１が薄膜トランジスタのゲート絶縁膜として機能する場合には、これらの原料となるガスを用いて、ＣＶＤ法（プラズマＣＶＤ法を含む。）又はスパッタリング法等により１０ｎｍ以上１１０ｎｍ以下となるように形成するとよい。
なお、酸化窒化シリコンとは、その組成として、窒素よりも酸素の含有量が多いものであって、好ましくは、ラザフォード後方散乱法（ＲＢＳ：Ｒｕｔｈｅｒｆｏｒｄ Ｂａｃｋｓｃａｔｔｅｒｉｎｇ Ｓｐｅｃｔｒｏｍｅｔｒｙ）及び水素前方散乱法（ＨＦＳ：Ｈｙｄｒｏｇｅｎ Ｆｏｒｗａｒｄ Ｓｃａｔｔｅｒｉｎｇ）を用いて測定した場合に、濃度範囲として酸素が５０〜７０原子％、窒素が０．５〜１５原子％、シリコンが２５〜３５原子％、水素が０．１〜１０原子％の範囲で含まれるものをいう。また、窒化酸化シリコンとは、その組成として、酸素よりも窒素の含有量が多いものであって、好ましくは、ＲＢＳ及びＨＦＳを用いて測定した場合に、濃度範囲として酸素が５〜３０原子％、窒素が２０〜５５原子％、シリコンが２５〜３５原子％、水素が１０〜３０原子％の範囲で含まれるものをいう。ただし、酸化窒化シリコン又は窒化酸化シリコンを構成する原子の合計を１００原子％としたとき、窒素、酸素、シリコン及び水素の含有比率が上記の範囲内に含まれるものとする。
水素を含む半導体膜１０２は、モノシラン又はジシラン等の水素化シリコンを用いて、ＣＶＤ法（プラズマＣＶＤ法及び熱ＣＶＤ法等を含む。）により形成することができる。スパッタリング法では水素を含ませることが困難であるため、ＣＶＤ法を用いるとよい。好ましくはプラズマＣＶＤ法を用いる。プラズマＣＶＤ法を用いると、低温での形成が可能である。そのため形成した膜に水素を多量に含ませることができる。水素化シリコンの流量の１倍以上２０倍以下、好ましくは１倍以上１０倍以下、更に好ましくは１倍以上５倍以下の流量の水素を含ませると、水素を含む非晶質半導体膜を形成することができる。また、上記の水素化シリコンを、ヘリウム、アルゴン、クリプトン及びネオンから選ばれた一種又は複数種の希ガス元素により希釈して用いると、プラズマＣＶＤ法において生成されるプラズマを安定にすることができるため好ましい。また、熱ＣＶＤ法を用いると、水素を含む半導体膜１０２に十分な水素を含ませることができる。なお、水素を含む半導体膜１０２の膜厚は、１ｎｍ以上２０ｎｍ以下とし、好ましくは１ｎｍ以上１５ｎｍ以下、更に好ましくは３ｎｍ以上５ｎｍ以下である。
次に、水素を含む半導体膜１０２に対して、プラズマ処理を行う（図１（Ａ−２）及び（Ｂ−２）を参照）。本発明のプラズマ処理は、表面波プラズマにより行う。表面波プラズマを用いることで、絶縁膜１０１及び水素を含む半導体膜１０２へのダメージの混入を防止することができる。また、発生させるプラズマはマイクロ波励起による高密度プラズマを用いるとよい。高密度プラズマを用いることで結晶核が生成しやすくなるためである。
図２は、本発明のプラズマ処理に用いる、マイクロ波励起による高密度プラズマ処理装置の構成の一例を示す。
図２に示す高密度プラズマ処理装置は、プラズマを生成するための処理室１１０を有する。処理室１１０には、被処理物（本発明では、水素を含む半導体膜１０２が設けられた基板１００）を配置するためのステージ１１１、処理室１１０を排気するために真空ポンプに接続された排気口１１４を有する。処理室１１０の上部には、アンテナ１１５と、誘電体板１１６と、マイクロ波発生部１１７に連結された同軸導波管１１８と、を有する。また、ステージ１１１に温度制御部１１９を設けることによって、被処理物の温度を制御することも可能である。また、誘電体板１１６と被処理物との間にシャワープレートが設けても良い。または、シャワープレートに替えて、シャワーパイプが設けられていても良い。
高密度プラズマ処理を行うには、所定のガスをガス供給部１１２から供給し、ガスを処理室１１０に導入する。マイクロ波発生部１１７により周波数２．４５ＧＨｚのマイクロ波を発生させ、発生したマイクロ波は同軸導波管１１８へ供給される。マイクロ波は同軸導波管１１８及びアンテナ１１５から誘電体板１１６を通して処理室１１０内に供給される。マイクロ波によって、処理室１１０に供給されたガスが励起され、高密度プラズマが生成される。また、温度制御部１１９を用いることで、被処理物を加熱しつつプラズマ処理することが可能になる。
図２に示す高密度プラズマ処理装置を用いることで、被処理物の表面に対し、例えば酸化処理を行うことも可能である。ここでは、図２に示す高密度プラズマ処理装置を用いて、水素を含む半導体膜１０２に対してプラズマ処理を行い、半導体膜の結晶核を生成させる。
本発明のプラズマ処理は、水素と希ガスの混合ガス中で行う。希ガスの流量は、処理室１１０に導入される水素の流量に対して概ね５０倍以上１００倍以下とするとよく、例えば、アルゴンの流量を５００ｓｃｃｍとし、水素の流量を１０ｓｃｃｍとする。本発明における水素を含む半導体膜１０２に対するプラズマ処理は、主に水素ラジカルにより行われる。
なお、本発明の上記プラズマ処理において、希ガスの流量と、水素の流量との比は、上記範囲内で、実施者が適宜設定することができる。水素の流量をシランの流量に対して５０倍程度とすると、生成されるプラズマの均一性は低下するが、成膜速度は高い。対して、水素の流量をシランの流量に対して１００倍程度とすると、成膜速度は低いが、生成されるプラズマの均一性は高い。
なお、マイクロ波発生時の電力は、例えば、３８００Ｗとすればよい。プラズマ処理時の処理室１１０の圧力は、例えば、１５０Ｐａとすればよい。
なお、「高密度プラズマ」とは、ステージ１１１と誘電体板１１６との間に発生するプラズマ中の電荷密度が１×１０１０ｃｍ−３以上、好ましくは１×１０１０ｃｍ−３以上１×１０１５ｃｍ−３以下、より好ましくは１×１０１０ｃｍ−３以上１×１０１３ｃｍ−３以下であるプラズマをいう。なお、電荷密度は、誘電体板１１６の被処理物と対向する面から概ね７０ｍｍ〜９０ｍｍだけ離れた位置にラングミュアプローブを配置して計測することができる。
上記したように、水素を含む半導体膜１０２に対して、表面波プラズマにより生成された高密度プラズマ処理を行うことで、半導体の結晶核が生じ、結晶核を含む半導体膜１０４が形成される（図１（Ａ−３）及び（Ｂ−３）を参照）。
なお、結晶核を含む半導体膜１０４は、膜としての形態を有していなくてもよく、結晶核を含む半導体膜１０４の領域内で、基板１００又は絶縁膜１０１の一部が露出されていてもよい。また、プラズマ処理により結晶核を含む半導体膜１０４のすべてを結晶性半導体膜とするのではなく、結晶核を含む半導体膜１０４の一部に非晶質半導体を含んでいても良い。
次に、結晶核を含む半導体膜１０４の結晶核を成長させ、成長した半導体膜１０６を形成する（図１（Ａ−４）及び（Ｂ−４）を参照）。結晶核を含む半導体膜１０４の結晶核を成長させ、成長した半導体膜１０６を形成するには、プラズマＣＶＤ法を用いるとよい。プラズマＣＶＤ法により半導体膜の深さ方向に結晶核を成長させることができるためである。
図３は、プラズマＣＶＤ装置の一例として、平行平板型（容量結合型）プラズマＣＶＤ装置の構成の一例を示す。図３に示すプラズマＣＶＤ装置は、処理室１２０と、ステージ１２１と、ガス供給部１２２と、シャワープレート１２３と、排気口１２４と、上部電極１２５と、下部電極１２６と、交流電源１２７と、温度制御部１２９と、を有する。上部電極１２５と下部電極１２６との間隔は、概ね２０ｍｍ〜８０ｍｍである。
図３に示すプラズマＣＶＤ装置により処理を行う際には、所定のガスをガス供給部１２２から供給する。ガスは、シャワープレート１２３を通って、処理室１２０に導入される。上部電極１２５と下部電極１２６に接続された交流電源１２７により高周波電力が印加され、処理室１２０内のガスが励起され、プラズマが生成される。また、真空ポンプに接続された排気口１２４によって、処理室１２０内のガスが排気されている。また、温度制御部１２９を用いることで、被処理物を加熱しつつプラズマ処理することが可能になる。
図３に示すプラズマＣＶＤ装置で行う、結晶性半導体膜を成長させる工程は、シランと水素の混合ガス中で行う。このとき、処理室１２０に導入されるシランの流量に対して水素の流量を概ね５０倍とするとよく、例えば、水素の流量を４００ｓｃｃｍとし、シランの流量を８ｓｃｃｍとするとよい。より好ましくは、シランの流量に対して水素の流量を概ね１００倍とする。シランの流量に対する水素の流量を概ね１００倍とすることで、シランの流量に対する水素の流量を概ね５０倍とする場合よりも、形成される結晶性半導体膜の結晶性が向上する。
なお、プラズマ処理時の条件は、例えば、高周波のプラズマ生成時の周波数を６０ＭＨｚ、電力を２０Ｗとし、プラズマ処理時の処理室１２０の圧力を１００Ｐａ、基板１００の温度を２８０℃とすればよい。
なお、結晶性半導体膜中の酸素濃度を、１×１０２０ｃｍ−３以下、好ましくは５×１０１８ｃｍ−３以下、より好ましくは１×１０１６ｃｍ−３以下とし、窒素濃度及び炭素濃度を５×１０１８ｃｍ−３以下、好ましくは１×１０１８ｃｍ−３以下とすることが好ましい。これらの不純物元素は、電気的特性に影響を及ぼすからである。これらの不純物元素が混入する濃度が素子間でばらつくと、閾値電圧Ｖｔｈにばらつきが生じる。そのため、これらの濃度を極力低減することで、基板内における閾値電圧Ｖｔｈのばらつきを小さくすることができる。
なお、絶縁膜１０１が形成される工程から、成長した半導体膜１０６が形成される工程までは、真空装置内で連続して行うことが好ましい。
以上説明したように、本発明の結晶性半導体膜を形成することができる。本発明を適用して形成された結晶性半導体膜は、遷移層が発生せず、又は遷移層が発生する場合であっても、発生する遷移層を従来技術を用いて形成されたものよりも薄くすることができる。
また、本発明を適用することで、結晶性半導体膜の形成のスループットを向上させることができる。
また、本発明を適用することで、結晶性半導体膜中に形成されるダングリングボンドを終端させて低減させることができ、電気的特性を向上させることができる。
また、本発明では表面波プラズマを用いるため、ダメージが入らないように結晶性半導体膜を形成することができる。また、結晶性半導体膜のみならず、既に形成されている他の薄膜（例えば、薄膜トランジスタのゲート絶縁層）にもプラズマによるダメージが入ることを防止でき、更には基板に対するプラズマダメージをも防止することができる。更には、結晶性半導体膜への電荷の蓄積を低減することができる。
また、本発明を適用することで、大面積基板であっても均一性の高い結晶性半導体膜を形成することができる。
更には、本発明を適用することで、電気的特性を低下させる不純物元素等の混入を抑えることができる。
（実施の形態２）
本実施の形態では、実施の形態１にて説明した結晶性半導体膜の形成方法を適用した薄膜トランジスタの作製方法について、図面を参照して説明する。
本実施の形態では、実施の形態１にて説明した結晶性半導体膜の形成方法を適用した薄膜トランジスタの作製方法について、図面を参照して説明する。
図４は、本発明の薄膜トランジスタの上面図及び断面図の一例を示す。図４に示す薄膜トランジスタは、基板２００上にゲート電極層２０２を有し、ゲート電極層２０２上にゲート絶縁層２０４を有し、ゲート絶縁層２０４上に結晶性半導体層２０６を有し、結晶性半導体層２０６上に非晶質半導体層２０８を有し、非晶質半導体層２０８上の一部にソース領域及びドレイン領域２１０を有し、ソース領域及びドレイン領域２１０上にソース電極及びドレイン電極層２１２を有し、ソース電極及びドレイン電極層２１２上に絶縁層２１４を有する。各層は所望の形状にパターン形成されている。非晶質半導体層２０８は、耐圧の向上と結晶性半導体層への不純物の侵入を防止するバッファ層として機能する。絶縁層２１４は、保護層として機能する。
図４に示す薄膜トランジスタの断面図において、図示してはいないが、絶縁層２１４と接するソース領域及びドレイン領域２１０の側面は階段構造を有していてもよい。すなわち、ソース領域及びドレイン領域２１０の側面全体が非晶質半導体層２０８の側面と同一平面上にはない構造であってもよい。
なお、図４に示す薄膜トランジスタは液晶表示装置（液晶表示パネル）にマトリクス状に設けられる、画素トランジスタである。薄膜トランジスタのソース電極またはドレイン電極の一方はソース配線に接続され、ソース電極およびドレイン電極の他方は絶縁層２１４に設けられた開口部２１６を介して画素電極層２１８に接続されている。
なお、ソース電極およびドレイン電極の一方は、ソース電極およびドレイン電極の他方をＵ字型（コの字型又は馬蹄型）に囲い込んだ形状となるように形成されている。このような構造とすることで、該薄膜トランジスタのチャネル幅を大きくすることができ、十分なオン電流を確保することができる。また、電気的特性のばらつきを低減することができる。更には、信頼性が向上する。ただし、本発明はこれに限定されず、薄膜トランジスタは必ずしもＵ字型（コの字型又は馬蹄型）でなくともよい。
次に、図４に示す薄膜トランジスタの作製方法について、図面を参照して説明する。なお、結晶性半導体を有するｎ型薄膜トランジスタは、結晶性半導体を有するｐ型薄膜トランジスタよりもキャリアの移動度が高い。また、同一の基板上に形成する薄膜トランジスタを全て同じ極性に統一すると、工程数を抑えることができ、好ましい。そのため、ここでは、ｎ型の薄膜トランジスタの作製方法について説明する。
まず、基板２００上にゲート電極層２０２を形成する。基板２００は、バリウムホウケイ酸ガラス、アルミノホウケイ酸ガラス若しくはアルミノシリケートガラス等、フュージョン法やフロート法で作製される無アルカリガラス基板、セラミック基板の他、本作製工程の処理温度以上の耐熱性を有するプラスチック基板等を用いることができる。また、ステンレス合金などの金属基板の表面に絶縁層を設けた基板を用いても良い。すなわち、基板２００としては、絶縁性表面を有する基板を用いる。基板２００がマザーガラスの場合、第１世代（例えば、３２０ｍｍ×４００ｍｍ）〜第１０世代（例えば、２９５０ｍｍ×３４００ｍｍ）等のものを用いればよい。
結晶性半導体膜の形成に表面波プラズマを適用することで、例えば、第８世代以上の大面積基板を用いる場合であっても均一なプラズマ処理を行うことができる。大面積基板を用いることで薄膜トランジスタのスループットを向上させることができ、生産性を向上させることができる。
ゲート電極層２０２は、モリブデン、チタン、クロム、タンタル、タングステン、アルミニウム、銅、ネオジム若しくはスカンジウム等の金属材料又はこれらを主成分とする合金材料を用いて形成することができる。アルミニウムを用いる場合には、タンタルを添加して合金化したＡｌ−Ｔａ合金を用いるとヒロックの発生を抑制することができる。また、ネオジムを添加して合金化したＡｌ−Ｎｄ合金を用いると、ヒロックの発生を抑制することができるのみならず、抵抗の低い配線を形成することができる。また、リン等の不純物元素をドーピングした多結晶シリコンに代表される半導体層やＡｇＰｄＣｕ合金膜を用いてもよい。また、単層で形成してもよいし、積層で形成してもよい。例えば、アルミニウム層上にモリブデン層が積層された二層の積層構造、または銅の層上にモリブデン層を積層した二層構造、または銅の層上に窒化チタン層若しくは窒化タンタル層を積層した二層構造とすることが好ましい。電気的抵抗が低い層上にバリア層として機能する金属層が積層されることで、電気的抵抗が低くなり、且つ金属層から半導体層への金属元素の拡散を防止することができる。または、窒化チタン層とモリブデン層とから構成される二層の積層構造、またはタングステン層（厚さ約５０ｎｍ）とアルミニウムとシリコンの合金層（厚さ約５００ｎｍ）と窒化チタン層（厚さ約３０ｎｍ）とを積層した三層の積層構造としてもよい。また、三層の積層構造とする場合には、第１の導電層のタングステンに代えて窒化タングステン層を用いてもよいし、第２の導電層のアルミニウムとシリコンの合金層に代えてアルミニウムとチタンの合金層を用いてもよいし、第３の導電層の窒化チタン層に代えてチタン層を用いてもよい。例えば、Ａｌ−Ｎｄ合金層上にモリブデン層を積層して形成すると、耐熱性に優れ、且つ電気的に抵抗が低い導電層を形成することができる。
ゲート電極層２０２は、スパッタリング法又は真空蒸着法により基板２００上に導電層を形成し、該導電層上にフォトリソグラフィ法又はインクジェット法によりマスクを形成し、該マスクを用いて導電層をエッチングすることで形成することができる。また、銀、金若しくは銅等の導電性ナノペーストをインクジェット法により基板上に吐出し、焼成することで形成することもできる。なお、ゲート電極層２０２と基板２００との密着性を向上させ、基板２００に含まれる不純物元素が絶縁層及び半導体層へと拡散することを防ぐバリアメタルとして、上記の金属材料の窒化物層を、基板２００と、ゲート電極層２０２との間に設けてもよい。ここでは、基板２００上に導電層を形成し、フォトマスクを用いて形成したレジストマスクによりエッチングし、ゲート電極層２０２を形成する。
なお、ゲート電極層２０２上には、後の工程で半導体層及びソース配線（信号線）を形成するので、段差の箇所における配線切れ防止のため側面をテーパー状に加工することが好ましい。また、この工程でゲート配線（走査線）も同時に形成することができる。更には、画素部が有する容量線も形成することができる。なお、走査線とは、画素を選択する信号電位が与えられる配線をいう。
次に、ゲート電極層２０２を覆って絶縁層を形成し、該絶縁層上に結晶性半導体膜、非晶質半導体膜及び不純物半導体膜を順に積層して形成する。この絶縁層はゲート絶縁膜として機能し、図に示すゲート絶縁層２０４となる。なお、少なくとも、ゲート絶縁膜、結晶性半導体膜及び非晶質半導体膜を連続的に成膜することが好ましい。更に好ましくは、不純物半導体膜まで連続的に成膜する。少なくとも、ゲート絶縁膜、結晶性半導体膜及び非晶質半導体膜を大気に触れさせることなく連続して成膜することで、大気成分や大気中に浮遊する不純物元素に汚染されることなく、積層膜の各層の界面を形成することができる。そのため、薄膜トランジスタの電気的特性のばらつきを低減することができ、信頼性の高い薄膜トランジスタを歩留まりよく作製することができる。
ゲート絶縁層２０４は、ＣＶＤ法又はスパッタリング法等を用いて、酸化シリコン、窒化シリコン、酸化窒化シリコン又は窒化酸化シリコンで形成することができる。また、ゲート絶縁層２０４は、単層で形成しても良いし、これらを積層して形成してもよい。ゲート絶縁層２０４として、窒化シリコン層又は窒化酸化シリコン層と、酸化シリコン層又は酸化窒化シリコン層と、を基板側からこの順に積層して形成することが好ましい。窒化シリコン層及び窒化酸化シリコン層は、基板２００が不純物元素を含む場合に、これらが結晶性半導体層２０６に侵入することを防止する効果が高く、特に酸化シリコン層及び酸化窒化シリコン層は、結晶性半導体層２０６との界面特性が良好だからである。または、ゲート絶縁層２０４として、酸化シリコン層又は酸化窒化シリコン層と、窒化シリコン層又は窒化酸化シリコン層と、酸化シリコン層又は酸化窒化シリコン層と、を基板側からこの順に積層して形成してもよい。また、ゲート絶縁層２０４として、酸化シリコン層、窒化シリコン層、酸化窒化シリコン層又は窒化酸化シリコン層を単層で形成してもよい。更には、周波数が１ＧＨｚ以上のマイクロ波プラズマＣＶＤ装置を用いて、ゲート絶縁層２０４を形成することが好ましい。マイクロ波プラズマＣＶＤ装置で形成した酸化窒化シリコン層及び窒化酸化シリコン層は、膜質が緻密なため絶縁耐圧が高く、薄膜トランジスタの信頼性を高めることができる。
ゲート絶縁層２０４は、好ましくは、窒化酸化シリコン層上に酸化窒化シリコン層を積層して形成し、二層構造とする。ゲート絶縁層２０４は、５０ｎｍ以上、好ましくは５０ｎｍ以上４００ｎｍ以下、より好ましくは１５０ｎｍ以上３００ｎｍ以下となるように形成する。窒化酸化シリコン層を用いると、基板２００に含まれるアルカリ金属等の結晶性半導体層２０６への侵入を防止することができる。また、酸化窒化シリコン層を用いることで、ゲート電極層２０２にアルミニウムを用いた場合に生じうるヒロックを防止し、更には、ゲート電極層２０２の酸化を防止することができる。
なお、ゲート絶縁層２０４の形成後、結晶性半導体層２０６となる結晶性半導体膜の形成前に、結晶性半導体膜の密着性を向上させ、酸化を防止するための層をゲート絶縁層２０４上に形成してもよい。このような酸化を防止するための層として、例えば、酸化窒化シリコン層を窒化シリコン層により挟んだ積層構造の層が挙げられる。
結晶性半導体層２０６は、薄膜トランジスタのチャネル形成領域として機能する。結晶性半導体膜の形成方法は、実施の形態１にて説明した通りである。
なお、本発明の結晶性半導体膜を用いて形成される薄膜トランジスタの電界効果移動度は、概ね１ｃｍ２／Ｖ・ｓｅｃ以上２０ｃｍ２／Ｖ・ｓｅｃ以下であり、非晶質半導体層を用いた薄膜トランジスタの電界効果移動度の約２倍以上２０倍以下である。そのため、結晶性半導体層により形成される薄膜トランジスタでは、非晶質半導体層を用いた薄膜トランジスタと比較し、ドレイン電流（Ｉｄ）のゲート電圧（Ｖｇ）依存性を表すＶｇ−Ｉｄ曲線の立ち上がりの傾きが急峻となる。ここで、ゲート電圧とは、ソース電極の電位とゲート電極の電位との電位差をいい、ドレイン電流とは、ソース電極とドレイン電極の間に流れる電流をいう。従って、結晶性半導体層をチャネル形成領域に用いた薄膜トランジスタは、スイッチング素子としての応答性に優れ、高速動作が可能である。表示装置のスイッチング素子として結晶性半導体層をチャネル形成領域に用いた薄膜トランジスタを用いると、チャネル形成領域の面積、即ち薄膜トランジスタの面積を縮小することができる。また、駆動回路の一部又は全体を、画素部と同じ基板上に一体形成し、システムオンパネルを形成することもできる。
また、本発明の結晶性半導体層は、導電率の制御を目的とした不純物元素を添加せずとも弱いｎ型の電気伝導性を示すことが多い。そのため、薄膜トランジスタのチャネル形成領域として機能する結晶性半導体層にｐ型を付与する不純物元素（例えば、ボロン）を成膜と同時に、または成膜した後に添加し、閾値電圧Ｖｔｈを制御してもよい。ｐ型を付与する不純物元素としては、代表的にはボロンがあり、Ｂ２Ｈ６、ＢＦ３等の不純物気体を１ｐｐｍ〜１０００ｐｐｍ、好ましくは１〜１００ｐｐｍの割合で水素化シリコンに混入させることで形成すると良い。そして、結晶性半導体層におけるボロンの濃度を、例えば１×１０１４〜６×１０１６ａｔｏｍｓ／ｃｍ３とすると良い。
結晶性半導体層２０６は、２ｎｍ以上６０ｎｍ以下、好ましくは１０ｎｍ以上３０ｎｍ以下の厚さで形成する。結晶性半導体層２０６の厚さを２ｎｍ以上６０ｎｍ以下とすることで、薄膜トランジスタを完全空乏型にすることができる。また、結晶性半導体層２０６の厚さは、例えば、実施の形態１にて説明した、成長した半導体膜１０６を形成する工程におけるシランの流量と成膜時間により制御することができる。
非晶質半導体層２０８は、実施の形態１における水素を含む半導体膜１０２と同様に形成することができる。なお、この非晶質半導体層２０８の厚さは、８０ｎｍ以上５００ｎｍ以下とし、好ましくは１５０ｎｍ以上４００ｎｍ以下とし、更に好ましくは２００ｎｍ以上３００ｎｍ以下とする。
また、非晶質半導体層２０８は、水素を含む半導体膜１０２とは異なり、水素又は希ガス中で非晶質半導体をスパッタリングすることで形成してもよい。
また、非晶質半導体層２０８は、結晶性半導体層２０６の表面にプラズマＣＶＤ法又はスパッタリング法により非晶質半導体膜を形成した後、非晶質半導体膜の表面に対して水素を含むガス中でプラズマ処理して、非晶質半導体膜の表面を水素化してもよい。
なお、非晶質半導体層２０８には、リンやボロン等の一導電型を付与する不純物元素が含まれないように注意を要する。特に、閾値電圧を制御するために結晶性半導体層２０６に添加されたボロン、またはソース領域及びドレイン領域２１０に含まれるリンが非晶質半導体層２０８に混入しないことが好ましい。または、非晶質半導体層２０８にリンやボロン等が含まれる場合であっても、リンやボロン等の濃度が二次イオン質量分析法における検出下限以下となるように調整する。例えば、結晶性半導体層２０６がボロンを含み、且つ非晶質半導体層２０８がリンを含む場合には、結晶性半導体層２０６と、非晶質半導体層２０８との間にＰＮ接合が形成されてしまう。また、非晶質半導体層２０８がボロンを含み、且つソース領域及びドレイン領域２１０がリンを含む場合には、非晶質半導体層２０８と、ソース領域及びドレイン領域２１０との間にＰＮ接合が形成されてしまう。または、非晶質半導体層２０８に、ボロンとリンの双方が混入することで再結合中心が生じ、リーク電流を生じさせる原因となる。非晶質半導体層２０８がこれらの不純物元素を含まないことで、リーク電流を低減することができる。また、ソース領域及びドレイン領域２１０と、結晶性半導体層２０６との間に、リン及びボロン等の不純物元素を含まない非晶質半導体層２０８を有することで、チャネル形成領域となる結晶性半導体層２０６、及びソース領域及びドレイン領域２１０に不純物元素が侵入することを防止できる。
また、非晶質半導体層２０８は、水素を含む非晶質半導体を用いて形成するとよい。非晶質半導体のエネルギーギャップは結晶性半導体に比べて大きく、電気的抵抗が高く、移動度が低い。このため、形成される薄膜トランジスタにおいて、ソース領域及びドレイン領域２１０と結晶性半導体層２０６との間に形成される非晶質半導体層２０８は高抵抗な領域として機能し、結晶性半導体層２０６がチャネル形成領域として機能することが好ましい。このため、薄膜トランジスタのオフ電流を低減することができる。このような薄膜トランジスタを液晶表示装置のスイッチング素子として用いた場合には、液晶表示装置のコントラストを向上させることができる。
結晶性半導体層２０６が酸化されると、薄膜トランジスタの移動度が低下し、サブスレッショルド値が増大するため、薄膜トランジスタの電気的特性が低下（具体的には、スイッチング特性が低下）する。しかし、非晶質半導体層２０８が結晶性半導体層２０６の表面を覆うように形成されていることで、結晶性半導体層が有する結晶粒（特に、表面）の酸化を防止することができ、薄膜トランジスタの電気的特性の低下を防止することができる。非晶質半導体層２０８に水素を含む半導体膜１０２と同様に水素を含ませる（更に好ましくは、フッ素も含ませる）ことで、酸素が非晶質半導体層２０８を通過することを効果的に防止し、結晶性半導体層２０６の酸化を防止する効果を更に高めることができる。
ソース領域及びドレイン領域２１０は、不純物半導体層を形成し、この不純物半導体層をエッチングすることで形成することができる。ソース領域及びドレイン領域２１０として導電型がｎ型の薄膜トランジスタを形成する場合には、代表的には不純物元素としてリンを添加すれば良く、水素化シリコンにＰＨ３等のｎ型の導電型を付与する不純物元素を含む気体を加えて形成することができる。また、ｐ型の薄膜トランジスタを形成する場合には、代表的には不純物元素としてボロンを添加すれば良く、水素化シリコンにＢ２Ｈ６等のｐ型の導電型を付与する不純物元素を含む気体を加えればよい。ソース領域及びドレイン領域２１０は、結晶性半導体又は非晶質半導体により形成することができる。ソース領域及びドレイン領域２１０は２ｎｍ以上６０ｎｍ以下の厚さで形成する。つまり、結晶性半導体層２０６と同程度の厚さとするとよい。ソース領域及びドレイン領域２１０を薄くすると、スループットを向上させることができる。
なお、本発明では、上述したように、ゲート絶縁層から不純物半導体層までを連続成膜することが好ましい。マルチチャンバーのＣＶＤ装置を用いることで、堆積する膜の種類毎に反応室を配することが可能であり、複数の異なる種類の膜を大気に触れさせることなく連続して成膜することができる。以下に、本発明に適用することのできるマルチチャンバーのＣＶＤ装置の構成の一例について説明する。
図８は、複数の反応室を備えたマルチ・チャンバー・プラズマＣＶＤ装置の一例の上断面を示す模式図である。この装置は、共通室２７３、ロード／アンロード室２７２、第１反応室２５０ａ、第２反応室２５０ｂ、第３反応室２５０ｃ及び第４反応室２５０ｄを備えている。ロード／アンロード室２７２のカセットに基板が装填されると、共通室２７３の搬送機構２７６によって各反応室に搬出入される。共通室２７３と各反応室及びロード／アンロード室との間にはゲートバルブ２７５が備えられ、各反応室で行われる処理が互いに干渉しないように構成されている。各反応室は成膜する薄膜の種類に応じて使い分けることができる。例えば、第１反応室２５０ａではゲート絶縁膜等の絶縁膜を成膜し、第２反応室２５０ｂでは水素を含む半導体膜を成膜してチャネル形成領域用の結晶性半導体膜の結晶核を生成させ、第４反応室２５０ｄでは結晶性半導体膜の結晶核を成長させてチャネル形成領域用の結晶性半導体膜を保護する非晶質半導体膜を成膜し、第３反応室２５０ｃではソース領域及びドレイン領域を形成する一導電型を付与する不純物元素が添加された半導体膜を成膜する。それぞれの薄膜は最適な成膜温度が異なるので、反応室を分けておくことで成膜温度の管理が容易となる。さらに、同じ膜種を繰り返し成膜することができるので、成膜履歴に係る残留不純物の影響を排除することができる。
なお、一の反応室で一の膜を成膜する構成としても良いし、結晶性半導体膜と非晶質半導体膜のように、一の反応室で複数の膜を成膜する構成としても良い。
各反応室には排気手段としてターボ分子ポンプ２６９とドライポンプ２７０が接続されている。排気手段はこれらの真空ポンプの組み合わせに限定されるものではなく、概略１０−５Ｐａから１０−１Ｐａの真空度まで排気できるものであれば他の真空ポンプを用いても良い。ただし、第２反応室２５０ｂでは、反応室内の圧力を概略１０−５Ｐａ以下まで到達できるようにクライオポンプ２７１が接続されている。これらの排気手段と各反応室との間にはバタフライバルブ２６７若しくはコンダクタンスバルブ２６８の一方又は双方が設けられている。バタフライバルブ２６７を用いることで排気手段と反応室を遮断することができる。そして、コンダクタンスバルブ２６８を用いることで排気速度を制御し、各反応室の圧力を調節することができる。
なお、第２反応室２５０ｂに接続されているクライオポンプ２７１を用いることで、反応室の圧力を１０−５Ｐａよりも低い圧力（望ましくは超高真空）とすることができる。本実施の形態では、反応室内を１０−５Ｐａよりも低い圧力にすることで、結晶性半導体膜中への酸素等の大気成分の混入防止を効果的に行うことができる。この結果、結晶性半導体膜に含まれる酸素濃度を１×１０１６ｃｍ−３以下とすることができる。結晶性半導体膜中の酸素濃度を低くすることで結晶性を高めることができ、膜中のキャリアの移動度を向上させることができる。
ガス供給手段２５８は、成膜工程に用いられるガスが充填されているシリンダ、ストップバルブ及びマスフローコントローラ等で構成されている。ガス供給手段２５８ｇは第１反応室２５０ａに接続され、ゲート絶縁膜を成膜するためのガスを供給する。ガス供給手段２５８ｉは第２反応室２５０ｂに接続され、結晶性半導体膜及び非晶質半導体膜用のガスを供給する。ガス供給手段２５８ｎは第３反応室２５０ｃに接続され、例えばｎ型の導電型が付与された半導体膜用のガスを供給する。ガス供給手段２５８ｂは第４反応室２５０ｄに接続され、結晶性半導体膜及び非晶質半導体膜用のガスを供給する。ガス供給手段２５８ａはアルゴンを供給する。ガス供給手段２５８ｆは反応室内のクリーニングに用いるエッチングガス（ここではＮＦ３ガス）を供給する。これらはすべての反応室に接続されている。
各反応室にはプラズマを形成するための高周波電力供給手段が連結されている。なお、高周波電力供給手段には高周波電源２５４と整合器２５６が含まれる。また、第２反応室２５０ｂにはマイクロ波発生部１１７が連結されている。実施の形態１にて説明したように、水素を含む半導体膜に対してプラズマ処理を行うためである。
なお、同一の反応室内において、結晶性半導体膜、非晶質半導体膜、及び一導電型を付与する不純物元素が添加された不純物半導体膜を連続的に成膜してもよい。具体的には、ゲート絶縁膜が形成された基板を反応室内に搬入し、そこで結晶性半導体膜、非晶質半導体膜、及び一導電型を付与する不純物元素が添加された半導体膜（不純物半導体膜）を連続的に成膜する。同一の反応室内で結晶性半導体膜及び非晶質半導体膜を連続して成膜することで、結晶歪の少ない界面を形成することが可能である。そのため、界面に意図しない欠陥準位が形成されることを防ぐことができる。また、界面に混入しうる大気成分（窒素、又は酸素等）を低減することができる。
なお、装置には予備室が連結されていてもよい。予備室で基板を予備加熱しておくと、各反応室における成膜までの加熱時間を短縮することが可能であり、スループットを向上させることができる。
なお、上記説明したように連続成膜することで、汚染源となりうる不純物元素に汚染されることなく、各積層膜の界面を形成することができる。そのため、薄膜トランジスタの電気的特性のばらつきを低減することができる。
上記に示すマイクロ波プラズマＣＶＤ装置を用いることで、各反応室で一種類の膜又は組成の類似する複数種の膜を成膜することが可能であり、且つ大気に曝すことなく連続成膜することができる。そのため、既に成膜した膜の残留物及び大気に浮遊する不純物元素によって界面が汚染されることなく、積層膜を形成することができる。
マイクロ波プラズマＣＶＤ装置の反応室の内部は、フッ素ラジカルでクリーニングする。なお、フッ素ラジカルの導入は、反応室の外側に設けられたプラズマ発生器に、フッ化炭素、フッ化窒素又はフッ素を導入して解離させてフッ素ラジカルを生成し、このフッ素ラジカルを反応室内に導入することで行う。フッ素ラジカルにより、反応室内壁等に付着した元素を除去することができる。
フッ素ラジカルでクリーニングした後に反応室内部に水素を大量に導入することで、反応室内に残留したフッ素と水素を反応させ、残留するフッ素の濃度を低減することができる。このため、後に反応室の内壁に成膜する保護膜へのフッ素の混入量を減らすことが可能であり、保護膜の厚さを薄くすることが可能である。
次に、第１反応室２５０ａの内壁等に保護膜として酸化窒化シリコン膜を堆積する。ここでは、第１反応室２５０ａ内の圧力を１Ｐａ以上２００Ｐａ以下、好ましくは１Ｐａ以上１００Ｐａ以下とし、プラズマ着火用のガスとして、ヘリウム、アルゴン、キセノン及びクリプトン等の希ガスのいずれか一種又は複数種のガスを導入する。更には、上記の希ガスに加えて水素を導入する。特に、プラズマ着火用のガスとしてはヘリウムガスを用いることが好ましく、更に好ましくは、ヘリウムと水素の混合ガスを用いる。
ヘリウムのイオン化エネルギーは２４．５ｅＶと高いが、約２０ｅＶに準安定状態があるので、放電中においては約４ｅＶでイオン化が可能である。このため、放電開始電圧が低く、また放電を維持しやすい。よって、生成したプラズマを均一に維持することが可能であり、省電力化が可能である。
また、プラズマ着火用のガスとして、更には酸素ガスを導入してもよい。希ガスと共に、酸素ガスを反応室内に導入することで、プラズマの着火を容易にすることができる。
次に、第１反応室２５０ａに接続された高周波電源２５４の電源をオンにし、この出力を５００Ｗ以上６０００Ｗ以下、好ましくは４０００Ｗ以上６０００Ｗ以下としてプラズマを発生させる。次に、原料ガスをガス管から反応室内に導入する。具体的には、原料ガスとして、シラン、一酸化二窒素及びアンモニアを導入することで、反応室の内壁、ガス管、誘電体板、及び支持台表面上に保護膜として窒化酸化シリコン膜を形成する。なお、原料ガスとして、アンモニアの代わりに窒素を導入しても良い。保護膜は５００ｎｍ以上２０００ｎｍ以下の厚さで成膜する。
次に、原料ガスの供給を停止し、反応室内の圧力を低下させ、高周波電源２５４の電源をオフにした後、反応室内の支持台上に基板を導入する。
次に、上記の保護膜と同様の工程により、基板上にゲート絶縁層２０４として窒化酸化シリコン層を堆積させる。
窒化酸化シリコン層を所望の厚さまで堆積した後に原料ガスの供給を停止し、反応室内の圧力を低下させることで、高周波電源２５４の電源をオフにする。
次に、反応室内の圧力を１Ｐａ以上２００Ｐａ以下、好ましくは１Ｐａ以上１００Ｐａ以下とし、プラズマ着火用ガスとして、ヘリウム、アルゴン、キセノン及びクリプトン等の希ガスのいずれか一種以上と、原料ガスである一酸化二窒素、希ガス及びシランを導入する。次に、マイクロ波発生装置の電源をオンにし、マイクロ波発生装置の出力は５００Ｗ以上６０００Ｗ以下、好ましくは４０００Ｗ以上６０００Ｗ以下としてプラズマを発生させる。次に、原料ガスをガス管から反応室内に導入し、基板の窒化酸化シリコン層上に酸化窒化シリコン層を形成する。
その後、原料ガスの供給を停止し、反応室内の圧力を低下させ、高周波電源２５４の電源をオフにして、成膜プロセスを終了する。
以上の工程により、反応室内壁の保護膜を窒化酸化シリコン膜とし、基板上に窒化酸化シリコン膜と酸化窒化シリコン膜とを連続成膜することができ、上層側の酸化窒化シリコン膜中への不純物元素の混入を防止することができる。マイクロ波を発生させることが可能な電源装置を用いたマイクロ波プラズマＣＶＤ法を用いてこれらの膜を成膜することで、プラズマ密度が高くなり緻密な膜が形成される。そのため、絶縁耐圧の高い膜を形成することができる。これらの膜を薄膜トランジスタのゲート絶縁層として用いると、該薄膜トランジスタの閾値電圧のばらつきを低減することができる。また、ＢＴ（Ｂｉａｓ Ｔｅｍｐｅｒａｔｕｒｅ）試験において発生する不良の数を低減することができ、歩留まりが向上する。また、静電気に対する耐性が高まり、ゲート電圧が過度に高くなっても破壊されにくい薄膜トランジスタを作製することができる。なお、本発明では半導体結晶核の生成に表面波プラズマを用いているため、結晶性半導体膜への電荷の蓄積を低減することができる。従って、ゲート絶縁層の形成にプラズマＣＶＤ法を用い、半導体結晶核の生成に表面波プラズマを用いることで、信頼性が非常に高い薄膜トランジスタを得ることができる。また、経時破壊の少ない薄膜トランジスタを作製することができる。また、ホットキャリアダメージの少ない薄膜トランジスタを作製することができる。
ゲート絶縁層２０４がマイクロ波プラズマＣＶＤ装置により形成した酸化窒化シリコン層により形成された単層の膜である場合、上記の保護膜の形成方法及び酸化窒化シリコン膜の形成方法を用いる。特に、シランに対する一酸化二窒素の流量比を１００倍以上３００倍以下、好ましくは１５０倍以上２５０倍以下とすると、絶縁耐圧の高い酸化窒化シリコン層を形成することができる。
次に、マイクロ波プラズマＣＶＤ法により形成される結晶性半導体膜を成膜する方法について説明する。まず、上記の絶縁層の形成と同様に、第２反応室２５０ｂ内をクリーニングする。次に、第２反応室２５０ｂ内に保護膜としてシリコン膜を堆積する。シリコン膜としては非晶質半導体膜を０．２μｍ以上０．４μｍ以下の厚さで形成するとよい。ここでは、反応室内の圧力を１Ｐａ以上２００Ｐａ以下、好ましくは１Ｐａ以上１００Ｐａ以下とし、プラズマ着火用のガスとして、ヘリウム、アルゴン、キセノン及びクリプトン等の希ガスのいずれか一種又は複数種のガスを導入する。なお、希ガスと共に水素を導入してもよい。
次に、マイクロ波発生装置の電源をオンにし、マイクロ波発生装置の出力を５００Ｗ以上６０００Ｗ以下、好ましくは４０００Ｗ以上６０００Ｗ以下としてプラズマを発生させる。次に、原料ガスをガス管から反応室内に導入する。原料ガスとして、具体的には、水素化シリコンガスと水素ガスの混合ガスを導入することで、反応室の内壁、ガス管、誘電体板及び支持台表面上に保護膜としてシリコン膜を形成する。また、水素化シリコンガス及び水素ガスを、ヘリウム、アルゴン、クリプトン及びネオンから選ばれた一種又は複数種の希ガスで希釈してもよい。ここで、水素化シリコンに対する水素の流量は１倍以上２００倍以下、好ましくは１倍以上１００倍以下、更に好ましくは１倍以上５０倍以下とする。また、このときの保護膜の膜厚は５００ｎｍ以上２０００ｎｍ以下とする。なお、マイクロ波発生装置の電源をオンにする前に、第２反応室２５０ｂ内に上記の希ガスの他、水素化シリコンガス及び水素ガスを導入してもよい。
次に、原料ガスの供給を停止し、反応室内の圧力を低下させ、マイクロ波発生装置の電源をオフにした後、第２反応室２５０ｂ内の支持台上に基板を導入する。
次に、基板上（厳密には、基板上に設けられた絶縁膜上）に水素を含む半導体膜を形成する。水素を含む半導体膜としては、非晶質半導体膜を用いる。まず、水素ガスの流量を水素化シリコンの流量の１倍以上２０倍以下、好ましくは１倍以上１０倍以下、更に好ましくは１倍以上５倍以下とすればよい。このようにして水素を含む半導体膜を形成することができる。または、水素化シリコンガスを、ヘリウム、アルゴン、クリプトン及びネオンから選ばれた一種又は複数種の希ガス元素で希釈してもよい。希ガスにより希釈することでプラズマの発生を安定なものとすることができる。
水素を含む半導体膜を所望の厚さまで堆積した後に、原料ガスの供給を停止し、第２反応室２５０ｂ内の圧力を低下させ、マイクロ波発生装置の電源をオフにして成膜プロセスを終了する。
次に、半導体膜への結晶核の生成を目的として、表面波プラズマによるプラズマ処理を行う。ここで、表面波プラズマによるプラズマ処理は、シランと水素との混合ガス又はシランと希ガスとの混合ガス中で行う。例えば、第２反応室２５０ｂに導入されるシランの流量に対して水素と希ガスの流量を概ね５０倍以上１００倍以下とする。例えば、アルゴンの流量を５００ｓｃｃｍとし、シランの流量を１０ｓｃｃｍとする。従って、本発明において、水素を含む半導体膜に対するプラズマ処理は、主に水素ラジカルと希ガスのラジカルにより行われる。水素を含む半導体膜の膜厚は、５ｎｍ以上１００ｎｍ以下とし、好ましくは５ｎｍ以上２０ｎｍ以下とする。
なお、上記のプラズマ処理において、水素と希ガスの流量と、シランの流量との比は、上記範囲内で、実施者が適宜設定することができるものである。水素と希ガスの流量をシランの流量に対して概ね５０倍とすると、生成されるプラズマの均一性は低下するが、成膜速度は向上する。対して、水素と希ガスの流量をシランの流量に対して１００倍程度とすると、成膜速度は低下するが、生成されるプラズマの均一性は向上する。
上記のように、水素を含む半導体膜に半導体の結晶核を生成させることができる。
次に、上記で生成した結晶核を中心として、結晶を成長させる。
まず、上記の第２反応室２５０ｂと同様に、第４反応室２５０ｄ内をクリーニングする。次に、第４反応室２５０ｄ内に保護膜としてシリコン膜を堆積する。シリコン膜としては非晶質半導体膜を０．２μｍ以上０．４μｍ以下の厚さで形成するとよい。ここでは、反応室内の圧力を１Ｐａ以上２００Ｐａ以下、好ましくは１Ｐａ以上１００Ｐａ以下とし、プラズマ着火用のガスとして、ヘリウム、アルゴン、キセノン及びクリプトン等の希ガスのいずれか一種又は複数種のガスを導入する。なお、希ガスと共に水素を導入してもよい。
次に、高周波電源２５４の電源をオンにし、この出力を５００Ｗ以上６０００Ｗ以下、好ましくは４０００以上６０００Ｗ以下としてプラズマを発生させる。次に、原料ガスをガス管から反応室内に導入する。原料ガスとして、具体的には、水素化シリコンガス及び水素ガスを導入することで、反応室の内壁、ガス管、誘電体板及び支持台表面上に保護膜としてシリコン膜を形成する。また、水素化シリコンガス及び水素ガスを、ヘリウム、アルゴン、クリプトン及びネオンから選ばれた一種又は複数種の希ガス元素で希釈してシリコン膜を形成することができる。ここで、水素化シリコンに対する水素の流量を５倍以上２００倍以下、好ましくは５０倍以上１５０倍以下、更に好ましくは１００倍とする。また、このときの保護膜の膜厚は５００ｎｍ以上２０００ｎｍ以下とする。なお、高周波電源２５４の電源をオンにする前に、反応室内に上記の希ガスの他、水素化シリコンガスと水素ガスを導入してもよい。
成膜後、原料ガスの供給を停止し、反応室内の圧力を低下させ、高周波電源２５４の電源をオフにした後、反応室内の支持台上に基板を導入する。
結晶性半導体層を成長させる工程は、シランと水素の混合ガス中で行う。例えば、反応室に導入されるシランの流量に対して水素の流量を概ね５０倍とする。例えば、水素の流量を４００ｓｃｃｍとし、シランの流量を８ｓｃｃｍとする。より好ましくは、シランの流量に対して水素の流量を概ね１００倍とする。シランの流量に対して水素の流量を概ね１００倍とすると、シランの流量に対して水素の流量を概ね５０倍としたときよりも、形成される結晶性半導体層の結晶性が向上する。
ここで、結晶性半導体層の厚さは２ｎｍ以上５０ｎｍ以下、好ましくは１０ｎｍ以上３０ｎｍ以下となるように成長させる。
結晶性半導体層が所望の厚さまで成長した後に、原料ガスの供給を停止し、反応室内の圧力を低下させ、高周波電源２５４の電源をオフにすることで、結晶性半導体層の成膜プロセスを終了する。
結晶性半導体層を形成した後、プラズマＣＶＤ法により非晶質半導体層を２８０℃以上４００℃以下で成膜する。この成膜処理により結晶性半導体層に更に水素が供給される。すなわち、結晶性半導体層上に非晶質半導体層を堆積することにより、結晶性半導体層に水素を拡散させてダングリングボンドを終端させることができる。
まず、反応室内の圧力を下げ、原料ガスの流量を調整する。具体的には、水素ガスの流量を結晶性半導体層を成長させた条件より低減させる。代表的には、水素化シリコンの流量の１倍以上２００倍以下、好ましくは１倍以上１００倍以下、更に好ましくは１倍以上５０倍以下の流量の水素ガスを導入する。または、水素ガスを反応室内に導入せず、水素化シリコンガスを導入してもよい。このように水素化シリコンに対する水素の流量を低減することにより、非晶質半導体層の成膜速度を向上させることができる。または、水素化シリコンガスを、ヘリウム、アルゴン、クリプトン及びネオンから選ばれた一種又は複数種の希ガス元素で希釈する。次に、マイクロ波発生装置の電源をオンにし、マイクロ波発生装置の出力は５００Ｗ以上６０００Ｗ以下、好ましくは４０００Ｗ以上６０００Ｗ以下としてプラズマを発生させて、非晶質半導体層を形成することができる。非晶質半導体層の成膜速度は結晶性半導体層に比べて高いため、反応室内の圧力を低く設定することができる。このときの非晶質半導体層の厚さは１００ｎｍ以上４００ｎｍ以下とする。
非晶質半導体層を所望の厚さまで堆積した後に、原料ガスの供給を停止し、反応室内の圧力を低下させ、マイクロ波発生装置の電源をオフにして、非晶質半導体層の成膜プロセスを終了する。
以上のようにして、ゲート絶縁層の形成から、結晶性半導体層上の非晶質半導体層までの成膜を連続的に行うことができる。
その後、非晶質半導体層上に不純物半導体層を同様に形成する。
次に、不純物半導体層上にレジストマスク２２１を形成する（図５（Ａ）を参照）。レジストマスク２２１は、フォトリソグラフィ法により形成することができる。または、インクジェット法により形成してもよい。
次に、レジストマスク２２１を用いて結晶性半導体層、非晶質半導体層及び不純物半導体層をエッチングする。この処理により、結晶性半導体層、非晶質半導体層、並びに不純物半導体層を素子毎に分離する（図５（Ｂ）を参照）。その後、レジストマスク２２１を除去する。
なお、このエッチング処理では、結晶性半導体層、非晶質半導体層及び不純物半導体層が積層された積層膜の側面がテーパー形状となるようにエッチングを行うことが好ましい。テーパー角は３０°以上９０°以下、好ましくは４０°以上８０°以下とする。側面をテーパー形状とすることで、後の工程でこれらの上に形成される層（例えば、配線層）の被覆性を向上させることもできる。従って、段差における配線切れ等を防止することができる。
次に、不純物半導体層及びゲート絶縁層２０４上に導電層を形成する（図５（Ｃ）を参照）。
ここで形成される導電層は、アルミニウム、銅、チタン、ネオジム、スカンジウム、モリブデン、クロム、タンタル若しくはタングステン等により単層で又は積層して形成することができる。または、ヒロック防止元素が添加されたアルミニウム合金（ゲート電極層２０２に用いることができるＡｌ−Ｎｄ合金等）により形成してもよい。一導電型を付与する不純物元素を添加した結晶性シリコンを用いてもよい。不純物半導体層と接する側の層を、チタン、タンタル、モリブデン、タングステン又はこれらの元素の窒化物により形成し、その上にアルミニウム又はアルミニウム合金を形成した積層構造としてもよい。更には、アルミニウム又はアルミニウム合金の上面及び下面を、チタン、タンタル、モリブデン、タングステン又はこれらの元素の窒化物で挟んだ積層構造としてもよい。例えば、導電層として、アルミニウム層をモリブデン層で挟んだ三層の積層構造とすることが好ましい。
導電層は、スパッタリング法又は真空蒸着法等を用いて形成する。また、導電層は、銀、金又は銅等の導電性ナノペーストを用いてスクリーン印刷法又はインクジェット法等を用いて吐出し、焼成することで形成しても良い。
次に、該導電層上にレジストマスク２２２を形成する（図６（Ａ）を参照）。レジストマスク２２２は、レジストマスク２２１と同様にフォトリソグラフィ法又はインクジェット法により形成する。ここで、レジストマスクのサイズを調整するために酸素プラズマによるアッシングを行っても良い。
次に、レジストマスク２２２を用いて導電層をエッチングし、導電層をパターン形成する（図６（Ｂ）を参照）。パターン形成された導電層は、ソース電極及びドレイン電極として機能する。エッチングにはウエットエッチングを用いることが好ましい。ウエットエッチングにより、これら導電層のうち、レジストマスク２２２から露出された部分が等方的にエッチングされる。その結果、導電層は後退し、ソース電極及びドレイン電極層２１２が形成される。この段階でのソース電極及びドレイン電極層２１２の側面と、不純物半導体層の側面とは一致しておらず、ソース電極及びドレイン電極層２１２の側面の外側に、不純物半導体層の側面が形成される。この工程により、ソース電極及びドレイン電極層２１２だけでなく、信号線も形成される。
次に、レジストマスク２２２が形成された状態で、不純物半導体層及び非晶質半導体層をエッチングして”バックチャネル”部を形成する（図６（Ｃ）を参照）。なお、非晶質半導体層は一部を残してエッチングされ、結晶性半導体層２０６の表面は非晶質半導体層により覆われている。このように、非晶質半導体層２０８が形成される。
ここで、エッチングは酸素を含んだガスによるドライエッチングを行うとよい。酸素を含んだガスにより、レジストを後退させつつ不純物半導体層と非晶質半導体層をエッチングすることができ、不純物半導体層の側面と、非晶質半導体層の側面をテーパー形状にすることができる。エッチングガスとしては、例えば、ＣＦ４に酸素を含ませたエッチングガスまたは塩素に酸素を含ませたエッチングガスを用いる。不純物半導体層の側面と、非晶質半導体層の側面をテーパー形状にすることで電界の集中を防ぎ、オフ電流を低減させることができる。一例として、ＣＦ４ガスと酸素ガスの流量比を４５：５５（ｓｃｃｍ）とし、チャンバー内の圧力を２．５Ｐａ、チャンバー側壁の温度を７０℃にして、コイル型の電極に５００ＷのＲＦ（１３．５６ＭＨｚ）電力を投入してプラズマを生成し、基板側に２００ＷのＲＦ（１３．５６ＭＨｚ）電力を投入し、実質的に負のバイアスパワーを加え、自己バイアス電圧を生成することでエッチングを行うことができる。
非晶質半導体層２０８には、ソース領域及びドレイン領域の形成によって一部がエッチングされて凹部（バックチャネル部）が設けられているが、凹部と重畳する領域に非晶質半導体層２０８を残存させることが好ましい。ソース領域及びドレイン領域２１０と重畳する部分の非晶質半導体層２０８は、ソース領域及びドレイン領域の形成プロセスにおいてエッチングされないが、この部分の厚さは概ね８０ｎｍ以上５００ｎｍ以下であり、好ましくは１５０ｎｍ以上４００ｎｍであり、更に好ましくは２００ｎｍ以上３００ｎｍ以下である。上記のように、非晶質半導体層２０８を十分に厚くすることで、結晶性半導体層２０６への不純物の混入等を防止することができる。このように、非晶質半導体層２０８は、結晶性半導体層２０６の保護層としても機能する。
次に、レジストマスク２２２を除去する（図７（Ａ）を参照）。
以上のように、結晶性半導体層により形成される薄膜トランジスタに、非晶質半導体層２０８が設けられていることで、エッチング残渣が結晶性半導体層２０６に混入することを防止することができるが、ソース領域とドレイン領域との間の非晶質半導体層２０８上にはエッチング工程により生じた副生成物、レジストマスクの残渣、及びレジストマスク２２２の除去に用いる装置内の汚染源となりうる物質、剥離液の成分物質等が付着又は堆積等しており、これらを介した導通により、多くの素子においてオフ電流が高くなり、同一基板上における素子間の電気的特性にばらつきを生じることが多かった。
そのため、上記の問題の解決を目的として、ドライエッチングを行う。ドライエッチングにより、ソース領域とドレイン領域との間の絶縁を確実なものとすることができる。エッチング条件は、露出している非晶質半導体層にダメージが入らず、且つ該非晶質半導体層に対するエッチングレートが低い条件を用いる。つまり、露出している非晶質半導体層の表面にほとんどダメージを与えず、且つ非晶質半導体層の厚さが減少しない条件を用いればよい。エッチングガスにはバックチャネル部の形成に用いたガス（例えば塩素ガス）を用いることができる。条件の一例として、ガスの流量比を３０ｓｃｃｍとし、チャンバー内の圧力を０．６７Ｐａ、下部電極の温度を−１０℃、チャンバー側壁の温度は約８０℃として、コイル型の電極に２０００ＷのＲＦ（１３．５６ＭＨｚ）電力を投入してプラズマを生成し、基板側には電力を投入せずして（すなわち０Ｗとして）、３０秒間のエッチングを行えばよい。また、ここでエッチング方法について特に限定は無く、誘導結合型プラズマ（ＩＣＰ：Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ）方式の他、容量結合型プラズマ（ＣＣＰ：Ｃａｐａｃｉｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ）方式、電子サイクロトロン共鳴プラズマ（ＥＣＲ：Ｅｌｅｃｔｒｏｎ Ｃｙｃｌｏｔｒｏｎ Ｒｅｓｏｎａｎｃｅ）方式、反応性イオンエッチング（ＲＩＥ：Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）方式等を用いることができる。なお、ここで温度とは下部電極温度を意味する。
上記のようにエッチングを行うことで、ソース領域とドレイン領域との間の非晶質半導体層２０８上に存在する、残渣等を除去することができる。ここで、特に、リーク電流を増大させているのは、剥離液中に含まれるアルキルベンゼンスルホン酸であると考えられる。そのため、これを除去することができるエッチングガスを用いることが好ましく、例えば窒素ガス又はＣＦ４ガスが挙げられる。なお、このエッチング工程は必要に応じて行えばよい。
また、以上説明したように、ソース電極及びドレイン電極層２１２の側面と、ソース領域及びドレイン領域２１０の側面とが一致しないため、ソース電極とドレイン電極との間の距離が十分に大きくなる。従って、リーク電流を小さくし、ショート（短絡）を防止することができる。また、ソース電極及びドレイン電極層２１２の側面と、ソース領域及びドレイン領域２１０の側面とが一致しない形状であるため、ソース電極及びドレイン電極層２１２の側面、並びにソース領域及びドレイン領域２１０の側面において、電界集中が起こりにくい。更には、高抵抗領域である非晶質半導体層２０８を有することでゲート電極層２０２と、ソース電極及びドレイン電極層２１２との間の距離が十分に大きくなっている。そのため寄生容量の発生を抑制し、リーク電流を小さくすることができる。このため、信頼性が高く、オフ電流が小さく、絶縁耐圧の高い薄膜トランジスタを作製することができる。
以上の工程により、本発明のチャネルエッチ型の薄膜トランジスタを形成することができる。
次に、ソース電極及びドレイン電極層２１２、ソース領域及びドレイン領域２１０、結晶性半導体層２０６、並びにゲート絶縁層２０４を覆って絶縁層２１４を形成する（図７（Ｂ）を参照）。絶縁層２１４は、ゲート絶縁層２０４と同様に形成することができる。なお、絶縁層２１４は、大気中に浮遊する有機物や金属、水蒸気等の汚染源となりうる不純物の侵入を防ぐことができるよう、緻密な窒化シリコン層とすることが好ましい。また、非晶質半導体層２０８中の炭素、窒素及び酸素の濃度は、１×１０１９ａｔｏｍｓ／ｃｍ３以下、更には５×１０１８ａｔｏｍｓ／ｃｍ３以下とすることが好ましい。
なお、図４に示す薄膜トランジスタは画素トランジスタとして機能するため、ソース電極及びドレイン電極の一方が画素電極に接続されている。図４に示す薄膜トランジスタにおいては、ソース電極及びドレイン電極の一方が、絶縁層２１４に設けられた開口部２１６を介して画素電極層２１８に接続される。
画素電極層２１８は、透光性を有する導電性高分子（導電性ポリマーともいう。）を含む導電性組成物を用いて形成することができる。導電性組成物を用いて形成した画素電極層２１８は、シート抵抗が１００００Ω／ｃｍ２以下であり、且つ波長５５０ｎｍにおける透光率が７０％以上であることが好ましい。また、導電性組成物に含まれる導電性高分子の抵抗率が０．１Ω・ｃｍ以下であることが好ましい。
なお、導電性高分子としては、いわゆるπ電子共役系導電性高分子を用いることができる。例えば、ポリアニリン若しくはその誘導体、ポリピロール若しくはその誘導体、ポリチオフェン若しくはその誘導体、又はこれらの２種以上の共重合体等があげられる。
画素電極層２１８は、例えば、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム錫酸化物（以下、ＩＴＯと示す。）、インジウム亜鉛酸化物、酸化シリコンを添加したインジウム錫酸化物等を用いて形成することができる。
画素電極層２１８は、ソース電極及びドレイン電極層２１２等と同様に、全面に形成した後にレジストマスク等を用いてエッチングを行い、パターン形成すればよい。
なお、図示していないが、絶縁層２１４と画素電極層２１８との間に、スピンコーティング法等により形成した有機樹脂により形成される絶縁層を有していても良い。
なお、上記した説明では、ゲート電極と走査線とが同一の工程で形成され、ソース電極及びドレイン電極と信号線とが同一の工程で形成される場合について説明したが、本発明はこれに限定されない。電極と、該電極に接続される配線を別工程にて形成してもよい。
以上、本実施の形態にて説明したように、本発明を適用することでダングリングボンドが終端され、プラズマダメージが混入せず、不純物濃度の低い、良好な電気的特性を有する結晶性半導体層を有する薄膜トランジスタを作製することができる。また、本発明を適用することで、結晶性半導体層の形成のスループットを向上させることができるため、薄膜トランジスタの形成のスループットも向上させることができる。更には、本発明を適用することで、結晶性半導体層への電荷の蓄積を低減することができ、ゲート絶縁層の絶縁破壊を防止することができる。また、大面積基板であっても均一性の高い結晶性半導体層を形成することができるため、基板内の薄膜トランジスタのばらつきを低減することができる。
（実施の形態３）
本実施の形態では、本実施の形態では、実施の形態１にて説明した結晶性半導体層の形成方法を適用した薄膜トランジスタの作製方法であって、実施の形態２とは異なる薄膜トランジスタの作製方法について説明する。具体的には、多階調マスクを用いた薄膜トランジスタの作製方法について説明する。
本実施の形態では、本実施の形態では、実施の形態１にて説明した結晶性半導体層の形成方法を適用した薄膜トランジスタの作製方法であって、実施の形態２とは異なる薄膜トランジスタの作製方法について説明する。具体的には、多階調マスクを用いた薄膜トランジスタの作製方法について説明する。
ここで、多階調マスクとは、露光領域、半露光領域及び未露光領域の３つのレベルで露光を行うことが可能なマスクである。多階調マスクを用いることで、一度の露光及び現像工程によって、複数（代表的には二種類）の厚さを有するレジストマスクを形成することができる。そのため、多階調マスクを用いることで、フォトマスクの枚数を削減することができる。
図１４（Ａ−１）及び図１４（Ｂ−１）は、代表的な多階調マスクの断面図を示す。図１４（Ａ−１）にはグレートーンマスク３００を示し、図１４（Ｂ−１）にはハーフトーンマスク３０５を示している。
図１４（Ａ）に示すグレートーンマスク３００は、透光性を有する基板３０１上に遮光膜により形成された遮光部３０２、及び遮光膜のパターンにより設けられた回折格子部３０３で構成されている。
回折格子部３０３は露光に用いる光の解像度限界以下の間隔で設けられたスリット、ドット又はメッシュ等を有することで、光の透過量を制御する。なお、回折格子部３０３に設けられるスリット、ドット又はメッシュは周期的なものであってもよいし、非周期的なものであってもよい。
透光性を有する基板３０１は石英等を用いることができる。遮光部３０２及び回折格子部３０３を構成する遮光膜は、金属膜を用いて形成すればよく、好ましくはクロム又は酸化クロム等により設けられる。
グレートーンマスク３００に露光するための光を照射した場合、図１４（Ａ−２）に示すように、遮光部３０２に重畳する領域における透光率は０％となり、遮光部３０２及び回折格子部３０３が設けられていない領域における透光率は１００％となる。また、回折格子部３０３における透光率は、回折格子のスリット、ドット又はメッシュの間隔等により、概ね１０〜７０％の範囲で調整可能である。
図１４（Ｂ−１）に示すハーフトーンマスク３０５は、透光性を有する基板３０６上に半透光膜により形成された半透光部３０７、及び遮光膜により形成された遮光部３０８で構成されている。
半透光部３０７は、ＭｏＳｉＮ、ＭｏＳｉ、ＭｏＳｉＯ、ＭｏＳｉＯＮ、ＣｒＳｉ等を用いて形成することができる。遮光部３０８は、グレートーンマスクの遮光膜と同様の金属膜を用いて形成すればよく、好ましくはクロム又は酸化クロム等により設けられる。
ハーフトーンマスク３０５に露光するための光を照射した場合、図１４（Ｂ−２）に示すように、遮光部３０８に重畳する領域における透光率は０％となり、遮光部３０８及び半透光部３０７が設けられていない領域における透光率は１００％となる。また、半透光部３０７における透光率は、形成する材料等により、概ね１０〜７０％の範囲で調整可能である。
多階調マスクを用いて露光し、現像を行うことで、厚さの異なる領域を有する第１のレジストマスク３１０を形成することができる。
まず、実施の形態２と同様の方法で不純物半導体層の形成後エッチングを行うことなく不純物半導体層上に導電層まで形成した積層体を得る。そして、該積層体上の所望の箇所に凹部を有するレジストマスク３１０を形成する（図９（Ａ）を参照）。このようなレジストマスクは、多階調マスクを用いて形成する。
次に、このレジストマスク３１０を用いて結晶性半導体層、非晶質半導体層及び不純物半導体層をエッチングする。この処理により、結晶性半導体層、非晶質半導体層及び不純物半導体層を素子毎に分離し、且つレジストマスクの凹部が、レジストマスク直下の導電層に達する。エッチングにはドライエッチング又はウエットエッチングを用いることができる（図９（Ｂ）を参照）。この処理によりレジストマスク３１１が形成される。
次に、このレジストマスク３１１を用いて導電層をエッチングし、導電層をパターン形成する（図９（Ｃ）を参照）。パターン形成された導電層は、ソース電極又はドレイン電極として機能する。ここで、エッチングにはウエットエッチングを用いる。
次に、不純物半導体層及び非晶質半導体層の一部をエッチングし、ソース領域とドレイン領域とを分離する。この工程によりソース領域及びドレイン領域が形成される（図１０（Ａ）を参照）。
ここで、エッチングは酸素を含んだガスによるドライエッチングを行う。酸素を含んだガスにより、レジストを後退させつつ不純物半導体層と非晶質半導体層をエッチングすることができ、不純物半導体層の側面と、非晶質半導体層の側面をテーパー形状にすることができる。エッチングガスとしては、例えば、ＣＦ４に酸素を含ませたエッチングガスまたは塩素に酸素を含ませたエッチングガスを用いる。不純物半導体層の側面と、非晶質半導体層の側面をテーパー形状にすることで電界の集中を防ぎ、オフ電流を低減させることができる。
次に、レジストマスク３１１を除去する（図１０（Ｂ）を参照）。
本実施の形態の作製方法においても実施の形態２の作製方法と同様に、レジストマスク３１１の除去後にリーク電流の低減を目的としたドライエッチングを行うことが好ましい。
なお、図示していないが、この後に上記の他の作製方法と同様に、ソース電極及びドレイン電極層、ソース領域及びドレイン領域、非晶質半導体層、結晶性半導体層、及びゲート絶縁層を覆って絶縁層を形成してもよい。更には、該絶縁層に開口部を形成し、該開口部を介してソース電極及びドレイン電極の一方を画素電極に接続すればよい。
なお、図１１は、図４と同様、上記のように作製した画素トランジスタを示す。図１１に示す画素トランジスタは、図４に示す画素トランジスタとは異なり、ソース電極及びドレイン電極層の下に結晶性半導体層、非晶質半導体層及び不純物半導体層を有する。
本実施の形態にて説明したように多階調マスクを用いた作製方法を適用した場合には、図１１のように、ソース電極及びドレイン電極層の下に結晶性半導体層、非晶質半導体層及び不純物半導体層を有する構造になる。
以上のように、多階調マスクを用いる場合であっても、本発明を適用することができる。多階調マスクを用いることで工程数を削減することができ、本発明を適用することで電気的特性が良好で信頼性の高い薄膜トランジスタを、歩留まりよく作製することができる。また、作製される薄膜トランジスタの電気的特性はばらつきが小さい。従って、多階調マスクを用いた薄膜トランジスタの作製方法に本発明を適用することは非常に有効である。
また、多階調マスクを用いる場合の更に別の方法についても以下に説明する。
まず、図９（Ａ）と同様の、導電層まで積層された積層体を形成する。そして、該積層体上にレジストマスク３２０を形成する（図１２（Ａ）を参照）。
次に、このレジストマスクを用いて導電層、結晶性半導体層、非晶質半導体層及び不純物半導体層をエッチングする。この処理により、これらの積層が素子毎に分離される。エッチングにはドライエッチング又はウエットエッチングを用いることができる（図１２（Ｂ）を参照）。
次に、画素電極層３２１を形成し（図１２（Ｃ）を参照）、該画素電極層３２１上にレジストマスク３２２を形成する（図１３（Ａ）を参照）。ここで、画素電極層３２１は、代表的にはインジウム錫酸化物（ＩＴＯ）にて形成する。このレジストマスクを用いて、画素電極をパターン形成するためのエッチングを行い、且つ不純物半導体層及び非晶質半導体層の一部をエッチングしてソース領域とドレイン領域とを分離する（図１３（Ｂ）を参照）。その後、レジストマスク３２２を除去する。
上記の作製方法においても実施の形態２の作製方法と同様に、レジストマスク３２２の除去後にリーク電流の低減を目的としたドライエッチングを行うことが好ましい。
（実施の形態４）
本発明の薄膜トランジスタは、様々な形態の液晶表示装置に適用することができる。本実施の形態では、上記の実施の形態で説明したように作製した薄膜トランジスタを適用した液晶表示装置について、説明する。
本発明の薄膜トランジスタは、様々な形態の液晶表示装置に適用することができる。本実施の形態では、上記の実施の形態で説明したように作製した薄膜トランジスタを適用した液晶表示装置について、説明する。
はじめにＶＡ（Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）方式の液晶表示装置について説明する。ＶＡ方式とは、電圧が印加されていないときにパネル面に対して液晶分子の長軸が垂直になる方式である。本実施の形態では、特に画素（ピクセル）をいくつかの領域（サブピクセル）に分け、それぞれの分子が異なる方向に倒れるよう工夫されている。これをマルチドメイン化あるいはマルチドメイン設計という。以下の説明では、マルチドメイン設計された液晶表示装置について説明する。
図１５は画素電極が形成された基板側の上面図であり、図１５における切断線Ａ−Ｂに対応する断面図を図１６に示す。また、図１７は対向電極が形成される基板側の上面図である。
図１６は、基板４００と対向基板である基板４０１とが重ね合わせられ、液晶が注入された状態を示す。基板４００上には薄膜トランジスタ４１３、薄膜トランジスタ４１３のソース電極又はドレイン電極に接続される画素電極４１０及び保持容量部４１５を有する。基板４０１上には対向電極４１９を有する。
基板４０１においてスペーサ４２０が形成される位置には、遮光層４１７、第１の着色層４１８Ａ、第２の着色層４１８Ｂ、第３着色層４１８Ｃ、対向電極４１９を有する。スペーサ４２０が形成される位置において、着色層が積層して形成された構造とすることにより、液晶の配向を制御するための突起４２１の高さと、スペーサ４２０が形成される位置の高さとを異ならせている。画素電極４１０上には配向膜４２３を有し、対向電極４１９上には配向膜４２２を有する。液晶層４２４は、配向膜４２２と配向膜４２３の間に設けられる。
スペーサ４２０は、図１６ではポストスペーサ（柱状スペーサ）を用いているが、本発明はこれに限定されず、ビーズスペーサ（球状スペーサ）を用いてもよい。また、スペーサ４２０は、基板４００が有する画素電極４１０上に設けてもよい。
基板４００上には、薄膜トランジスタ４１３と、薄膜トランジスタ４１３に接続される画素電極４１０と、保持容量部４１５と、を有する。画素電極４１０と配線４０６は、絶縁層４０７及び絶縁層４０８に設けられた開口部４０９において接続されている。絶縁層４０７は、薄膜トランジスタ４１３と、配線４０６と、保持容量部４１５と、を覆って設けられている。絶縁層４０８は、絶縁層４０７を覆って設けられている。薄膜トランジスタ４１３は上記の実施の形態にて説明した作製方法を適用して作製することができる。また、保持容量部４１５は、薄膜トランジスタ４１３のゲート電極及び走査線と同一工程で形成される導電層と、薄膜トランジスタ４１３のソース電極及びドレイン電極と同一工程で形成される導電層と、これらにより挟まれた薄膜トランジスタ４１３のゲート絶縁層により構成される。
液晶素子は、配向膜４２３を有する画素電極４１０と、配向膜４２２を有する対向電極４１９と、これらにより挟まれた液晶層４２４を重ならせて設けることで、構成される。
図１５は、基板４００側の上面図を示す。画素電極４１０は実施の形態２の画素電極層と同様の材料により設けられる。画素電極４１０は、スリット４１１を有する。スリット４１１は液晶の配向の制御に用いられる。
図１５に示す薄膜トランジスタ４１４は薄膜トランジスタ４１３と同様に形成することができる。また、薄膜トランジスタ４１４に接続される画素電極４１２は、画素電極４１０と同様の材料及び方法により形成することができる。また、保持容量部４１６は、保持容量部４１５と同様に形成することができる。薄膜トランジスタ４１３のソース電極又はドレイン電極と薄膜トランジスタ４１４のソース電極又はドレイン電極は、配線４０５に接続されている。この液晶パネルの一画素（１ピクセル）は、画素電極４１０と画素電極４１２により構成されている。画素電極４１０と画素電極４１２は、サブピクセルを構成している。
図１７に基板４０１側の上面図を示す。遮光層４１７上には、対向電極４１９が形成されている。対向電極４１９は、画素電極４１０と同様の材料を用いて形成することが好ましい。対向電極４１９上には、液晶の配向を制御する突起４２１が設けられている。また、遮光層４１７と重なる所定の位置に、スペーサ４２０が設けられている。なお、図１７では、遮光層４１７、スペーサ４２０及び突起４２１にのみハッチングを施している。
以上説明した画素構造の等価回路を図１８に示す。薄膜トランジスタ４１３と薄膜トランジスタ４１４のゲートは、共に走査線として機能する配線４０２に接続され、これらのソース及びドレインの一方は配線４０５と接続され、ソース及びドレインの他方は、保持容量部４１５又は保持容量部４１６を介して配線４０３及び配線４０４に接続されている。図１８において、容量線として機能する配線４０３の電位と、同じく容量線として機能する配線４０４の電位とを異ならせると、液層素子４２５と液晶素子４２６の動作を異ならせることができる。すなわち、配線４０３と配線４０４の電位を個別に制御することができ、視野角を広くすることができる。
スリット４１１を設けた画素電極４１０に電圧を印加する（画素電極４１０の電位と対向電極４１９の電位を異なるものとする）と、スリット４１１の近傍には電界の歪みが発生し、斜め電界が生ずる。このスリット４１１と、基板４０１側の突起４２１とを、交互に配置すると、斜め電界を効果的に発生させて、液晶の配向を制御し、液晶が配向する方向を場所によって異ならせることができる。すなわち、マルチドメイン化して液晶パネルの視野角を拡げることができる。
次に、ＶＡ方式の液晶表示装置であって、上記とは異なる形態について、図１９乃至図２２を参照して説明する。
図２１は画素電極が形成される基板側の上面図であり、図２１における切断線Ｃ−Ｄに対応する断面構造を図１９に示す。また、図２２は対向電極が形成される基板側の上面図である。以下の説明ではこれらの図面を参照して説明する。
図１９乃至図２２に示す液晶表示装置の画素は、一つの画素が複数の画素電極を有し、それぞれの画素電極に薄膜トランジスタが接続されている。すなわち、マルチドメイン設計された画素である。各薄膜トランジスタは、異なるゲート信号で駆動される。すなわち、個々の画素電極に印加する信号を、独立して制御することができる（図２０を参照）。
画素電極４３４は開口部４３３において、配線４３１により薄膜トランジスタ４３８と接続されている。また、画素電極４３６は開口部４３７において、配線４３２により薄膜トランジスタ４３９と接続されている。薄膜トランジスタ４３８のゲート電極に接続される走査線として機能する配線４２８と、薄膜トランジスタ４３９のゲート電極に接続される走査線として機能する配線４２９には、異なるゲート信号を与えることができるように分離されている。一方、信号線については、薄膜トランジスタ４３８と薄膜トランジスタ４３９が配線４３０を共用している。薄膜トランジスタ４３８と薄膜トランジスタ４３９は上記の実施の形態の作製方法を適用した薄膜トランジスタを用いることができる。
なお、薄膜トランジスタ４３８には、保持容量部４４０が接続されている。薄膜トランジスタ４３９には、保持容量部４４１が接続されている。保持容量部４４０は、配線３９１と、配線４３１と、これらに挟まれた絶縁層３９２により構成されている。保持容量部４４１は、配線３９１と、配線４３２と、これらに挟まれた絶縁層３９２により構成されている。絶縁層３９２は、薄膜トランジスタ４３８と薄膜トランジスタ４３９のゲート絶縁層として機能するものである。
なお、開口部４３３及び開口部４３７は、薄膜トランジスタ４３８及び薄膜トランジスタ４３９を覆って設けられた絶縁層３９２及び絶縁層３９３を貫通して設けられている。
なお、配線３９１は容量線として機能し、一定の電位（共通電位）に保持されている。
画素電極４３４の形状と画素電極４３６の形状は異なり（図２１を参照）、スリット４３５によって分離されている。具体的には、Ｖ字型の画素電極４３４の外側を囲むように画素電極４３６が設けられている。画素電極４３４と画素電極４３６に印加する電圧のタイミングを、薄膜トランジスタ４３８及び薄膜トランジスタ４３９により異ならせることで、液晶の配向を制御することができる。この画素構造の等価回路を図２０に示す。配線４２８と配線４２９に対して、互いに異なるゲート信号を与えることで、薄膜トランジスタ４３８と薄膜トランジスタ４３９の動作タイミングを異ならせることができる。
基板３９０に対向する基板４２７には、遮光層４４２、着色層４４３、対向電極４４５が設けられている。また、着色層４４３と対向電極４４５の間には平坦化層４４４が設けられ、液晶の配向乱れを防いでいる。図２２は対向基板側の上面図を示す。対向電極４４５は異なる画素間で共用され、スリット４４６が設けられている。このスリット４４６と、画素電極４３４及び画素電極４３６側のスリット４３５とを交互に咬み合うように配置することで、斜め電界を効果的に生じさせ、液晶の配向を制御することができる。これにより、液晶が配向する方向を第１の液晶素子４５０と第２の液晶素子４５１で異ならせることができ、視野角を拡げることができる。
配向膜４４８を有する画素電極４３４と、液晶層４４９と、配向膜４４７を有する対向電極４４５が重なり合うことで、第１の液晶素子４５０が設けられている。また、配向膜４４８を有する画素電極４３６と、液晶層４４９と、配向膜４４７を有する対向電極４４５とが重なり合うことで、第２の液晶素子４５１が設けられている。従って、図１９乃至図２２に示す画素構造では、一画素に第１の液晶素子４５０と第２の液晶素子４５１が設けられたマルチドメイン構造となる。
ところで、本発明は、横電界方式の液晶表示装置に適用することもできる。横電界方式は、セル内の液晶分子に対して水平方向に電界を加えることで液晶素子を駆動して階調を表現する方式である。横電界方式によれば、視野角を約１８０度にまで拡げることができる。ここで、本発明を適用した横電界方式の液晶表示装置について、図２３及び図２４を参照して以下に説明する。
図２３は、薄膜トランジスタ４６４及び薄膜トランジスタ４６４に接続される画素電極４６２が設けられた基板４５２と、対向基板である基板４５３と、を重ね合わせて液晶を注入した状態を示す。基板４５３は、遮光層４６５、着色層４６６及び平坦化層４６７を有する。基板４５２は画素電極を有するが、基板４５３は画素電極を有さない。基板４５２と基板４５３との間には、注入された液晶により、液晶層４６８が設けられている。なお、基板４５２は配向膜３９５を有し、基板４５３は配向膜３９６を有し、配向膜３９５及び配向膜３９６は液晶層４６８に接して設けられている。
基板４５２は、共通電極４５６及び共通電極４５６に接続される容量線として機能する配線４５４、並びに薄膜トランジスタ４６４を有する。薄膜トランジスタ４６４は、上記の実施の形態（例えば、実施の形態２）の作製方法を適用した薄膜トランジスタを用いることができる。共通電極４５６は、実施の形態２の画素電極層と同様の材料を用いることができる。また、共通電極４５６は、略画素の形状と概ね同じ形状に区画して設ける。なお、共通電極４５６及び配線４５４上には絶縁層４５５を有する。絶縁層４５５は、薄膜トランジスタ４６４のゲート電極として機能する配線４５７上に設けられており、薄膜トランジスタ４６４のゲート絶縁層として機能する。
絶縁層４５５上には、薄膜トランジスタ４６４のソース電極及びドレイン電極と、これらに接続される配線４５８と、配線４５９とが形成される。配線４５８は、液晶表示装置においてビデオ信号が入力される信号線である。配線４５８は、一方向に延びる配線であると同時に、薄膜トランジスタ４６４のソース領域及びドレイン領域の一方に接続されて、薄膜トランジスタ４６４のソース電極又はドレイン電極としても機能する。配線４５９はソース電極及びドレイン電極の他方に接続され、画素電極４６２と接続される。
配線４５８及び配線４５９上には、第２の絶縁層４６０が設けられている。また、第２の絶縁層４６０上には、第２の絶縁層４６０に設けられた開口部４６１において、配線４５９に接続される画素電極４６２が設けられている。画素電極４６２は実施の形態２の画素電極層と同様の材料を用いて形成する。
以上のように、基板４５２上に、薄膜トランジスタ４６４と、薄膜トランジスタ４６４に接続される画素電極４６２とが設けられている。なお、保持容量は共通電極４５６と画素電極４６２との間で形成される。
図２４は、画素電極の構成を示す平面図である。画素電極４６２にはスリット４６３が設けられている。スリット４６３により液晶の配向を制御することができる。この場合、電界は共通電極４５６と画素電極４６２との間で発生する。共通電極４５６と画素電極４６２との間には絶縁層４５５を有するが、絶縁層４５５の厚さは概ね５０ｎｍ以上２００ｎｍ以下であり、厚さが約２μｍ以上１０μｍ以下である液晶層と比較して十分に薄いので、基板４５２と平行な方向（水平方向）に電界が発生する。この電界により液晶の配向を変化させることができる。この基板と略平行な方向の電界を利用して液晶分子を水平に回転させる。この場合、液晶分子はどの状態でも水平であるため、見る角度によるコントラスト等の変化はほとんどなく、広い視野角を実現することができる。また、共通電極４５６及び画素電極４６２は共に透光性を有する電極であり、開口率を高くすることができる。
次に、横電界方式の液晶表示装置であって、上記とは異なる形態のものについて、図２５及び図２６を参照して説明する。
図２５と図２６は、横電界方式の液晶表示装置の画素構造の一例を示している。図２６は上面図であり、図中に示す切断線Ｇ−Ｈに対応する断面構造を図２５に示す。
図２５は、薄膜トランジスタ４８２及び薄膜トランジスタ４８２に接続される画素電極４８１を有する基板４６９と、基板４６９と対向する基板４７０と、を重ね合わせて液晶を注入した状態を示す。基板４７０には遮光層４８３、着色層４８５及び平坦化層４８６等が形成されている。基板４６９は画素電極を有するが、基板４７０は画素電極を有さない。基板４６９と基板４７０との間には、注入された液晶により液晶層４８７が設けられている。なお、基板４６９は配向膜４７３を有し、基板４７０は配向膜４７５を有し、配向膜４７３及び配向膜４７５は液晶層４８７に接して設けられている。
基板４６９は、共通電位に保持される配線４７４、及び上記の実施の形態（例えば、実施の形態２）の作製方法を適用した薄膜トランジスタ４８２を有する。配線４７４は薄膜トランジスタ４８２の走査線４７１と同時に、同一の工程で形成することができる。また、配線４７４と同一の層により構成される共通電極は、画素電極の形状と概ね同じ形状に区画して設ける。
薄膜トランジスタ４８２のソース電極及びドレイン電極の一方に接続される配線４７７と、配線４７８とが絶縁層４７２上に設けられている。なお、絶縁層４７２は、薄膜トランジスタ４８２のゲート絶縁層として機能するものである。配線４７７は液晶表示装置においてビデオ信号が入力される信号線であり、一方向に伸びる配線であると同時に、薄膜トランジスタ４８２が有するソース領域及びドレイン領域の一方と接続され、配線４７７はソース電極及びドレイン電極の一方をも構成する。配線４７８はソース電極及びドレイン電極の他方の電極に接続され、画素電極４８１に接続される配線である。なお、薄膜トランジスタ４８２は、上記の実施の形態の作製方法を適用した薄膜トランジスタを用いることができる。
配線４７７及び配線４７８上に第２の絶縁層４７９が設けられる。また、第２の絶縁層４７９上には、第２の絶縁層４７９に形成される開口部４８０において配線４７８に接続される画素電極４８１が設けられる。画素電極４８１は、実施の形態２の画素電極層と同様の材料を用いて形成する。なお、図２６に示すように、画素電極４８１は、配線４７４と同時に形成した櫛形の電極との間に横電界が発生するように設けられる。また、画素電極４８１の櫛歯の部分が配線４７４と同時に形成した櫛形の電極と交互に咬み合うように設けられる。
画素電極４８１の電位と、配線４７４の電位と、の間に電位差を生じると、基板に概略平行な方向に電界を生じ、この電界により液晶の配向を制御することができる。この電界を利用して液晶分子を水平に回転させることで液晶の配向を制御することができる。このとき、液晶分子の長軸はどの状態でも基板面にほぼ平行であるため、見る角度によるコントラスト等の変化はほとんどない。そのため、広い視野角を実現することができる。
以上のように、基板４６９上に薄膜トランジスタ４８２と、薄膜トランジスタ４８２に接続される画素電極４８１が設けられる。保持容量は配線４７４と、容量電極４７６と、これらの間に絶縁層４７２を設けることにより形成されている。配線４７７等と同一の層で設けられる容量電極４７６と画素電極４８１は開口部４８４において接続されている。
なお、本発明は、ＴＮ方式の液晶表示装置に適用することもできる。次に、本発明を適用したＴＮ型の液晶表示装置の形態について図２７及び図２８を参照して以下に説明する。
図２７と図２８は、ＴＮ型の液晶表示装置の画素構造を示している。図２８は平面図であり、図２８における切断線Ｉ−Ｊに対応する断面構造を図２７に表している。以下の説明では図２７及び図２８を参照して説明する。
基板４８８上において、画素電極４９３は開口部４９２により、配線４９１で薄膜トランジスタ４９４と接続している。信号線として機能する配線４９０は、薄膜トランジスタ４９４と接続している。配線５１２は、走査線として機能する。薄膜トランジスタ４９４は、上記の実施の形態（例えば、実施の形態２）の作製方法を適用した薄膜トランジスタを用いることができる。
画素電極４９３は、実施の形態２の画素電極層と同様の材料を用いて形成する。
基板４８８に対向する基板４８９は、遮光層４９５、着色層４９６及び対向電極４９８を有する。また、着色層４９６と対向電極４９８との間には平坦化層４９７を有し、液晶の配向乱れを防いでいる。液晶層４９９は画素電極４９３と対向電極４９８との間に設けられている。なお、液晶層４９９と画素電極４９３の間には配向膜５１３を有し、液晶層４９９と対向電極４９８の間には配向膜５１４を有する。
画素電極４９３と、液晶層４９９と、対向電極４９８と、が重なり合うことで、液晶素子が形成されている。
また、カラーフィルタとなる着色層、又は遮光層（ブラックマトリクス）が基板４８８上に設けられても良い。また、基板４８８の薄膜トランジスタ等が設けられている面とは逆の面（裏面）に偏光板を貼り合わせ、基板４８９の対向電極４９８等が設けられている面とは逆の面（裏面）に偏光板を貼り合わせる。
対向電極４９８は、画素電極４９３と同様の材料を適宜用いることができる。
保持容量は、配線５１５と、配線５１６と、これらに挟まれた絶縁層５１７により構成される。
なお、以上説明した際に参照した図について、ゲート電極と走査線は同一層により形成されるため、同一の符号を付している。同様にソース電極又はドレイン電極と信号線には同一の符号を付している。
以上の工程により、液晶表示装置を作製することができる。本実施の形態の液晶表示装置が有する薄膜トランジスタは、上記の実施の形態にて説明した作製方法を適用して作製している。そのため、上記の実施の形態において説明した薄膜トランジスタの効果を享受する。更には、高速動作が可能な液晶表示装置とすることができる。
（実施の形態５）
本発明は、液晶表示装置のみならず発光装置にも適用することができる。本実施の形態では、本発明を適用した発光装置の作製工程について、図２９及び図３０を参照して説明する。発光装置としては、エレクトロルミネッセンスを利用する発光素子を用いる。エレクトロルミネッセンスを利用する発光素子は、発光材料が有機化合物であるか、無機化合物であるかによって区別され、一般に、前者は有機ＥＬ素子、後者は無機ＥＬ素子と呼ばれている。
本発明は、液晶表示装置のみならず発光装置にも適用することができる。本実施の形態では、本発明を適用した発光装置の作製工程について、図２９及び図３０を参照して説明する。発光装置としては、エレクトロルミネッセンスを利用する発光素子を用いる。エレクトロルミネッセンスを利用する発光素子は、発光材料が有機化合物であるか、無機化合物であるかによって区別され、一般に、前者は有機ＥＬ素子、後者は無機ＥＬ素子と呼ばれている。
有機ＥＬ素子は、発光素子に電圧を印加することにより、キャリア（電子及び正孔）が一対の電極からそれぞれ発光性の有機化合物を含む層に注入され、電流が流れる。そして、それらのキャリア（電子及び正孔）が再結合することにより、発光性の有機化合物が励起状態を形成し、そのキャリアが励起状態から基底状態に遷移する際に発光する。このような発光素子は、そのメカニズムから、電流励起型の発光素子と呼ばれる。
無機ＥＬ素子は、その素子構成により、分散型無機ＥＬ素子と薄膜型無機ＥＬ素子とに分類される。分散型無機ＥＬ素子は、発光材料の粒子をバインダ中に分散させた発光層を有し、発光メカニズムはドナー準位とアクセプター準位を利用するドナー−アクセプター再結合型発光である。薄膜型無機ＥＬ素子は、発光層を誘電体層で挟み込み、さらにそれを電極で挟んだ構造であり、発光メカニズムは金属原子の内殻電子遷移を利用する局在型発光である。
なお、ここでは、発光素子として有機ＥＬ素子を用いて説明する。また、発光素子の駆動を制御する薄膜トランジスタとして、実施の形態２及び実施の形態３にて説明した作製方法を適用した薄膜トランジスタを用いて説明する。
図２９（Ａ）に示すように基板５００上に薄膜トランジスタ５０１及び薄膜トランジスタ５０２を形成する。図２９（Ａ）では、薄膜トランジスタ５０１及び薄膜トランジスタ５０２上に保護層として機能する絶縁層５０３を有し、絶縁層５０３上に絶縁層５０４を有する。絶縁層５０４は、上面を平坦化するために設けられている。絶縁層５０４は、アクリル、ポリイミド、若しくはポリアミド等の有機樹脂、またはシロキサンを用いて形成するとよい。
絶縁層５０４上には、導電層５０５を有する。導電層５０５は、画素電極として機能する。画素を駆動する薄膜トランジスタがｎ型薄膜トランジスタの場合には、画素電極として陰極を形成することが好ましいが、ｐ型薄膜トランジスタの場合には、陽極を形成することが好ましい。画素電極として陰極を形成する場合には、仕事関数が小さい材料、例えば、Ｃａ、Ａｌ、ＣａＦ、ＭｇＡｇ、ＡｌＬｉ等を用いればよい。
次に、図２９（Ｂ）に示すように、導電層５０５の側面（端部）及び絶縁層５０４上に隔壁５０６を形成する。隔壁５０６は開口部を有し、該開口部において導電層５０５が露出されている。隔壁５０６は、有機樹脂層、無機絶縁層又は有機ポリシロキサン層により形成する。特に好ましくは、感光性の材料を用いて隔壁５０６を形成し、導電層５０５上の隔壁５０６を露光して開口部を形成することで、その開口部の側壁が連続した曲率を持って形成される傾斜面となるように形成する。
次に、隔壁５０６の開口部において導電層５０５と接するように、発光層５０７を形成する。発光層５０７は、単一の層で構成されていても、複数の層が積層されて構成されていてもよい。
そして、発光層５０７を覆うように、導電層５０８を形成する。導電層５０８は共通電極と呼ばれる。陰極を形成する材料により導電層５０５を形成する場合には、陽極を形成する材料により導電層５０８を形成する。導電層５０８は、実施の形態２における画素電極層として列挙した透光性を有する導電性材料を用いた透光性導電層で形成することができる。導電層５０８として、窒化チタン層又はチタン層を用いても良い。図２９（Ｂ）では、導電層５０８としてインジウム錫酸化物（ＩＴＯ）を用いる。隔壁５０６の開口部において、導電層５０５と発光層５０７と導電層５０８が重なり合うことで、発光素子５０９が形成される。この後、発光素子５０９に酸素、水素、水分又は二酸化炭素等が侵入しないように、隔壁５０６及び導電層５０８上に保護層５１０を形成することが好ましい。保護層５１０は、窒化シリコン、窒化酸化シリコン及びＤＬＣ等を用いて形成することができる。
更に好ましくは、図２９（Ｂ）まで完成した後に、外気に曝されないように気密性が高く、脱ガスの少ない保護フィルム（ラミネートフィルム、紫外線硬化樹脂フィルム等）又はカバー材により更なるパッケージング（封入）をする。
次に、発光素子の構成について、図３０を参照して説明する。ここでは、駆動用トランジスタがｎ型薄膜トランジスタである場合を例に挙げて、画素の断面構造について説明する。
発光素子は発光を取り出すために少なくとも陽極又は陰極の一方が透明であればよい。そして、基板上に薄膜トランジスタ及び発光素子を形成するとき、薄膜トランジスタ及び発光素子が形成された基板面から発光を取り出す上面射出構造、その反対側の基板面から発光を取り出す下面射出構造、及び基板の両面から発光を取り出す両面射出構造の発光素子がある。本発明は上記の射出構造のいずれにも適用することができる。
図３０（Ａ）は上面射出構造の発光素子を示す。図３０（Ａ）に、駆動用トランジスタ５２１がｎ型薄膜トランジスタであり、発光素子５２２から発せられる光が陽極５２５側に抜ける場合の画素の断面図である。図３０（Ａ）では、発光素子５２２の陰極５２３と駆動用トランジスタ５２１が電気的に接続されており、陰極５２３上に発光層５２４及び陽極５２５が順に積層されている。陰極５２３は仕事関数が小さく、且つ光を反射する導電性材料（例えば、Ｃａ、Ａｌ、ＣａＦ、ＭｇＡｇ、ＡｌＬｉ等）により形成すればよい。そして発光層５２４は、単一の層で構成されていても、複数の層が積層されるようにして構成されていてもよい。複数の層で構成されている場合には、例えば、陰極５２３上に、電子注入層、電子輸送層、発光層、ホール輸送層、ホール注入層の順に積層して形成する。なお、これらの層を全て設ける必要はない。陽極５２５は光を透過する透光性の導電性材料を用いて形成し、例えば、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム錫酸化物（ＩＴＯ）、インジウム亜鉛酸化物又は酸化シリコンを添加したインジウム錫酸化物等の透光性を有する導電層を用いても良い。
陰極５２３と陽極５２５で発光層５２４を挟んでいる領域が発光素子５２２に相当する。図３０（Ａ）に示した画素の場合には、発光素子５２２から発せられる光は、白抜きの矢印で示すように陽極５２５側に射出される。
図３０（Ｂ）は下面射出構造の発光素子を示す。駆動用トランジスタ５３１がｎ型薄膜トランジスタであり、発光素子５３２から発せられる光が陰極５３３側に射出する場合の画素の断面図である。図３０（Ｂ）では、駆動用トランジスタ５３１と電気的に接続された透光性を有する導電層５３７上に、発光素子５３２の陰極５３３が成膜されており、陰極５３３上に発光層５３４及び陽極５３５が順に積層されている。なお、陽極５３５が透光性を有する場合、陽極５３５を覆うように光を反射または遮蔽するための遮光層５３６が成膜されているとよい。陰極５３３は、図３０（Ａ）の場合と同様に、仕事関数が小さい材料により形成された導電層であればよく、公知の材料を用いればよい。ただし、その厚さは光を透過する程度（好ましくは、５ｎｍ以上３０ｎｍ以下程度）とする。例えば、２０ｎｍの厚さを有するアルミニウムを、陰極５３３として用いることができる。そして、発光層５３４は、図３０（Ａ）と同様に、単一の層で構成されていても、複数の層が積層されて構成されていてもよい。陽極５３５は光を透過する必要はないが、図３０（Ａ）と同様に、透光性を有する導電性材料を用いて形成することもできる。そして遮光層５３６は、例えば、光を反射する金属膜等を用いることができるが、これに限定されない。例えば、黒の顔料を添加した樹脂等を用いることもできる。
陰極５３３及び陽極５３５で、発光層５３４を挟んでいる領域が発光素子５３２に相当する。図３０（Ｂ）に示した画素の場合には、発光素子５３２から発せられる光は、白抜きの矢印で示すように陰極５３３側に射出される。
図３０（Ｃ）は、両面射出構造の発光素子を示す。図３０（Ｃ）では、駆動用トランジスタ５４１と電気的に接続された透光性を有する導電層５４７上に、発光素子５４２の陰極５４３が成膜されており、陰極５４３上に発光層５４４及び陽極５４５が順に積層されている。陰極５４３は、図３０（Ａ）の場合と同様に、仕事関数が小さい導電層であればよく、公知の材料を用いることができる。ただし、その厚さは、光を透過する程度とする。例えば約２０ｎｍの厚さを有するアルミニウム層を、陰極５４３として用いることができる。そして、発光層５４４は、図３０（Ａ）と同様に、単一の層で構成されていても、複数の層が積層されて構成されていてもよい。陽極５４５は、図３０（Ａ）と同様に、透光性の導電性材料を用いて形成することができる。
陰極５４３と、発光層５４４と、陽極５４５とが重なっている部分が発光素子５４２に相当する。図３０（Ｃ）に示した画素の場合には、発光素子５４２から発せられる光は、白抜きの矢印で示すように陽極５４５側と陰極５４３側の両方に射出される。
なお、ここでは、発光素子として有機ＥＬ素子について述べたが、発光素子として無機ＥＬ素子を用いることも可能である。
なお、本実施の形態では、発光素子の発光を制御する薄膜トランジスタ（駆動用トランジスタ）と発光素子とが電気的に接続されている例を示したが、駆動用トランジスタと発光素子との間に電流制御用トランジスタが接続されていてもよい。
なお、本実施の形態で説明した発光装置は、図３０に示した構成に限定されるものではなく、本発明の技術思想に基づいた各種の変形が可能である。
以上の工程により、発光装置を作製することができる。本実施の形態の発光装置が有する薄膜トランジスタは、上記の実施の形態の作製方法を適用した薄膜トランジスタを用いている。そのため、上記実施の形態において説明した薄膜トランジスタの効果を享受する。更には、高速動作が可能な発光装置とすることができる。
（実施の形態６）
次に、実施の形態４にて説明した表示装置又は実施の形態５にて説明した発光装置に搭載する表示パネル又は発光パネルの一形態について、図面を参照して説明する。
次に、実施の形態４にて説明した表示装置又は実施の形態５にて説明した発光装置に搭載する表示パネル又は発光パネルの一形態について、図面を参照して説明する。
本発明の液晶表示装置又は発光装置では、画素部に接続される信号線駆動回路及び走査線駆動回路は別の基板（例えば、半導体基板又はＳＯＩ基板等）上に設けて接続することが好ましい。しかし、別途設けなくとも画素回路と同一基板上に形成してもよい。
なお、別途形成した基板の接続方法は、特に限定されるものではなく、公知のＣＯＧ法、ワイヤボンディング法又はＴＡＢ法等を用いることができる。また接続する位置は、電気的な接続が可能であるならば、特に限定されない。また、コントローラ、ＣＰＵ及びメモリ等を別途形成し、画素回路に接続しても良い。
図３１は、本発明の表示装置のブロック図を示す。図３１に示す表示装置は、表示素子を備えた画素を複数有する画素部６００と、各画素を選択する走査線駆動回路６０２と、選択された画素へのビデオ信号の入力を制御する信号線駆動回路６０３と、を有する。
なお、本発明の表示装置は図３１に示す形態に限定されない。すなわち、本発明で用いる信号線駆動回路は、シフトレジスタとアナログスイッチのみを有する形態に限定されない。シフトレジスタとアナログスイッチに加え、バッファ、レベルシフタ、ソースフォロワ等、他の回路を有していてもよい。また、シフトレジスタ及びアナログスイッチは必ずしも設ける必要はなく、例えば、シフトレジスタの代わりにデコーダ回路のような信号線の選択ができる別の回路を有していてもよいし、アナログスイッチの代わりにラッチ等を有していてもよい。
図３１に示す信号線駆動回路６０３は、シフトレジスタ６０４及びアナログスイッチ６０５を有する。シフトレジスタ６０４には、クロック信号（ＣＬＫ）とスタートパルス信号（ＳＰ）とが入力されている。クロック信号（ＣＬＫ）とスタートパルス信号（ＳＰ）とが入力されると、シフトレジスタ６０４においてタイミング信号が生成され、アナログスイッチ６０５に入力される。
また、アナログスイッチ６０５には、ビデオ信号（ｖｉｄｅｏ ｓｉｇｎａｌ）が供給される。アナログスイッチ６０５は、入力されるタイミング信号に従ってビデオ信号をサンプリングし、後段の信号線に供給する。
図３１に示す走査線駆動回路６０２は、シフトレジスタ６０６及びバッファ６０７を有する。また、レベルシフタを有していてもよい。走査線駆動回路６０２において、シフトレジスタ６０６にクロック信号（ＣＬＫ）及びスタートパルス信号（ＳＰ）が入力されることによって、選択信号が生成される。生成された選択信号はバッファ６０７において緩衝増幅され、対応する走査線に供給される。一の走査線には、１ラインの画素に設けられたすべてのトランジスタのゲートが接続されている。そして、動作時には１ライン分の画素のトランジスタを一斉にオンにしなくてはならないので、バッファ６０７は大きな電流を流すことが可能な構成とする。
フルカラーの表示装置において、Ｒ（赤）、Ｇ（緑）、Ｂ（青）に対応するビデオ信号を、順にサンプリングして対応する信号線に供給する場合、シフトレジスタ６０４とアナログスイッチ６０５とを接続するための端子数は、アナログスイッチ６０５と画素部６００の信号線を接続するための端子数の１／３程度に相当する。よって、アナログスイッチ６０５を画素部６００と同一基板上に形成することで、アナログスイッチ６０５を画素部６００と異なる基板上に形成した場合に比べて、別途形成した基板の接続に用いる端子の数を抑えることができ、接続不良の発生確率を抑えて歩留まりを高めることができる。
なお、図３１の走査線駆動回路６０２は、シフトレジスタ６０６及びバッファ６０７を有するが、本発明はこれに限定されず、シフトレジスタ６０６のみで走査線駆動回路６０２を構成してもよい。
なお、図３１に示す構成は、本発明の表示装置の一形態を示したものであり、信号線駆動回路と走査線駆動回路の構成はこれに限定されない。
次に、本発明の一形態に相当する液晶表示パネル及び発光パネルの外観及び断面について、図３２及び図３３を参照して説明する。図３２は、第１の基板６４１上に形成された結晶性半導体層を有するトランジスタ６５０及び液晶素子６５３を、第２の基板６４６との間にシール材６４５によって封止した、パネルの上面図を示す。図３２（Ｂ）は、図３２（Ａ）のＭ−Ｎにおける断面図に相当する。図３３は発光装置の場合を示す。なお、図３３は、図３２と異なる部分についてのみ符号を付している。
第１の基板６４１上に設けられた画素部６４２と、走査線駆動回路６４４と、を囲んで、シール材６４５が設けられている。また、画素部６４２及び走査線駆動回路６４４の上に第２の基板６４６が設けられている。よって画素部６４２及び走査線駆動回路６４４は、第１の基板６４１とシール材６４５と第２の基板６４６とによって、液晶層６４８又は充填材６６１と共に封止されている。また、第１の基板６４１上のシール材６４５によって囲まれている領域とは異なる領域に信号線駆動回路６４３が実装されている。なお、信号線駆動回路６４３は、別途用意された基板上に多結晶半導体層を有するトランジスタにより設けられたものである。なお、本実施の形態では、多結晶半導体層を有するトランジスタを用いた信号線駆動回路６４３を、第１の基板６４１に貼り合わせる場合について説明するが、単結晶半導体を用いたトランジスタで信号線駆動回路を形成し、貼り合わせてもよい。図３２では、信号線駆動回路６４３に含まれる、多結晶半導体層で形成されたトランジスタ６４９を例示する。
第１の基板６４１上に設けられた画素部６４２は、複数のトランジスタを有しており、図３２（Ｂ）には、画素部６４２に含まれるトランジスタ６５０を例示している。また、走査線駆動回路６４４も、複数のトランジスタを有しており、図３２（Ｂ）では、走査線駆動回路６４４に含まれるトランジスタ６４９を例示している。なお、本実施の形態では、発光装置においては、トランジスタ６５０が駆動用トランジスタである場合について説明するが、トランジスタ６５０は電流制御用トランジスタであってもよいし、消去用トランジスタであってもよい。トランジスタ６５０は結晶性半導体層を用いたトランジスタに相当する。
また、液晶素子６５３が有する画素電極６５２は、トランジスタ６５０と配線６５８を介して電気的に接続されている。そして、液晶素子６５３の対向電極６５７は第２の基板６４６上に設けられている。画素電極６５２と対向電極６５７と液晶層６４８が重なっている部分が、液晶素子６５３に相当する。
また、発光素子６６０が有する画素電極は、トランジスタと配線を介して電気的に接続されている。そして本実施の形態では、発光素子６６０の共通電極と透光性を有する導電性材料層が電気的に接続されている。なお、発光素子６６０の構成は、本実施の形態に示した構成に限定されない。発光素子６６０の構成は、発光素子６６０から取り出す光の方向や、トランジスタ６５０の極性等に応じて変更することができる。
なお、第１の基板６４１及び第２の基板６４６の材料としては、ガラス、金属（代表的にはステンレス）、セラミックス又はプラスチック等を用いることができる。プラスチックとしては、ＦＲＰ（Ｆｉｂｅｒｇｌａｓｓ−Ｒｅｉｎｆｏｒｃｅｄ Ｐｌａｓｔｉｃｓ）板、ＰＶＦ（ポリビニルフルオライド）フィルム、ポリエステルフィルム、又はアクリル樹脂フィルム等を用いることができる。また、アルミニウム箔をＰＶＦフィルムやポリエステルフィルムで挟んだ構造のシートを用いてもよい。
また、スペーサ６５１はビーズスペーサであり、画素電極６５２と対向電極６５７との間の距離（セルギャップ）を制御するために設けられている。なお、絶縁層を選択的にエッチングすることで得られるスペーサ（ポストスペーサ）を用いていてもよい。
また、別途形成された信号線駆動回路６４３と、走査線駆動回路６４４及び画素部６４２に与えられる各種の信号（電位）は、ＦＰＣ６４７（Ｆｌｅｘｉｂｌｅ Ｐｒｉｎｔｅｄ Ｃｉｒｃｕｉｔ）から引き回し配線６５４及び引き回し配線６５５を介して供給される。
本実施の形態では、接続端子６５６が、液晶素子６５３が有する画素電極６５２と同じ導電層から形成されている。また、引き回し配線６５４及び引き回し配線６５５は、配線６５８と同じ導電層で形成されている。
接続端子６５６とＦＰＣ６４７が有する端子は、異方性導電層６５９を介して電気的に接続されている。
なお、図示していないが、本実施の形態に示した液晶表示装置は配向膜及び偏光板を有し、更にカラーフィルタや遮光層等を有していても良い。
本実施の形態では、接続端子６５６が、発光素子６６０が有する画素電極と同じ導電層により設けられている。また、引き回し配線６５５は、配線６５８と同じ導電層により設けられている。しかし、これに限定されない。
なお、発光素子６６０からの光の取り出し方向に位置する基板である第２の基板は透光性の基板でなければならない。その場合には、ガラス板、プラスチック板、ポリエステルフィルム又はアクリルフィルム等の透光性を有する材料からなる基板を用いる。
また、充填材６６１としては、窒素やアルゴン等の不活性な気体、紫外線硬化樹脂又は熱硬化樹脂等を用いることができ、ＰＶＣ（ポリビニルクロライド）、アクリル、ポリイミド、エポキシ樹脂、シリコーン樹脂、ＰＶＢ（ポリビニルブチラル）又はＥＶＡ（エチレンビニルアセテート）等を用いることができる。ここでは、例えば窒素を用いるとよい。
また、発光素子の射出面に偏光板、円偏光板（楕円偏光板を含む）、位相差板（λ／４板、λ／２板）又はカラーフィルタ等の光学フィルムを適宜設けてもよい。また、偏光板又は円偏光板に反射防止層を設けてもよい。
本実施の形態は、他の実施の形態に記載した構成と組み合わせて実施することができる。
（実施の形態７）
上記実施の形態にて説明したように、本発明により、アクティブマトリクス型の表示モジュールを作製することができる。なお、ＦＰＣまで取り付けられた表示パネルのことを表示モジュールと呼ぶ。本実施の形態では、上記の実施の形態にて説明した方法により作製した表示モジュールを表示部に組み込んだ電子機器について説明する。このような電子機器としては、例えば、ビデオカメラ若しくはデジタルカメラ等のカメラ、ヘッドマウントディスプレイ（ゴーグル型ディスプレイ）、カーナビゲーション、プロジェクタ、カーステレオ、パーソナルコンピュータ、携帯情報端末（モバイルコンピュータ、携帯電話または電子書籍等）等が挙げられる。それらの一例を図３５に示す。
上記実施の形態にて説明したように、本発明により、アクティブマトリクス型の表示モジュールを作製することができる。なお、ＦＰＣまで取り付けられた表示パネルのことを表示モジュールと呼ぶ。本実施の形態では、上記の実施の形態にて説明した方法により作製した表示モジュールを表示部に組み込んだ電子機器について説明する。このような電子機器としては、例えば、ビデオカメラ若しくはデジタルカメラ等のカメラ、ヘッドマウントディスプレイ（ゴーグル型ディスプレイ）、カーナビゲーション、プロジェクタ、カーステレオ、パーソナルコンピュータ、携帯情報端末（モバイルコンピュータ、携帯電話または電子書籍等）等が挙げられる。それらの一例を図３５に示す。
図３５（Ａ）はテレビジョン装置を示す。本発明を適用して作製した表示モジュールを筐体に組み込むことで、図３５（Ａ）に示すテレビジョン装置を完成させることができる。実施の形態２及び実施の形態３にて説明した作製方法を適用した表示パネルにより主画面７２３が形成され、その他付属設備としてスピーカ部７２９、操作スイッチ等が備えられている。
図３５（Ａ）に示すように、筐体７２１に表示用パネル７２２が組み込まれ、受信機７２５により一般のテレビ放送の受信をはじめ、モデム７２４を介した有線又は無線による通信ネットワークへの接続により片方向又は双方向の情報通信をすることもできる。テレビジョン装置の操作は、筐体に組みこまれたスイッチ又はリモコン操作機７２６により行うことが可能であり、このリモコン操作機７２６にも、出力する情報を表示する表示部７２７が設けられていても良い。
また、テレビジョン装置にも、主画面７２３の他にサブ画面７２８を第２の表示パネルで形成し、チャネルや音量などを表示する構成が付加されていても良い。この構成において、主画面７２３を視野角の優れた液晶表示パネルで形成し、サブ画面７２８を低消費電力で表示可能な発光表示パネルで形成しても良い。また、サブ画面を液晶表示パネルで形成する場合には点滅表示を可能とすることで、低消費電力化が可能である。
図３６は、図３５（Ａ）に示すテレビジョン装置に適用可能なテレビジョン装置の構成を示すブロック図である。表示パネル７５０には、画素部７５１が形成されている。信号線駆動回路７５２と走査線駆動回路７５３は、他の実施の形態にて説明したように接続すればよい。
その他の外部回路の構成として、映像信号の入力側では、チューナ７５４で受信した信号のうち、映像信号を増幅する映像信号増幅回路７５５と、そこから出力される信号を赤、緑、青の各色に対応した色信号に変換する映像信号処理回路７５６と、その映像信号をドライバＩＣの入力仕様に変換するためのコントロール回路７５７等を有している。コントロール回路７５７は、走査線側と信号線側にそれぞれ信号を出力する。デジタル駆動する場合には、信号線側に信号分割回路７５８を設け、入力デジタル信号をｍ個（ｍは任意の整数）に分割して供給する構成としても良い。
チューナ７５４で受信した信号のうち、音声信号は音声信号増幅回路７５９に送られ、音声信号処理回路７６０を経てスピーカ７６３から出力される。制御回路７６１は受信局（受信周波数）、音量の制御情報を入力部７６２から受け、チューナ７５４及び音声信号処理回路７６０に信号を送出する。
上記説明したテレビジョン装置に対して本発明を適用することで、コントラスト比が高く、表示むらが小さく、消費電力の低いテレビジョン装置とすることができる。
もちろん、本発明はテレビジョン装置に限定されず、パーソナルコンピュータのモニタをはじめ、鉄道の駅や空港等における情報表示盤、又は街頭における広告表示盤等の大面積の表示媒体にも適用することができ、これらに本発明を適用することで、これらの表示媒体の表示特性及び生産性等を向上させることができる。
主画面７２３、サブ画面７２８に、実施の形態２及び実施の形態３で説明した表示装置の作製方法を適用した表示パネル又は表示装置を用いることで、テレビジョン装置の表示特性及び生産性を高めることができる。
また、図３５（Ｂ）に示す携帯型のコンピュータは、本体７３１及び表示部７３２等を有する。表示部７３２に、実施の形態２及び実施の形態３で説明した表示装置の作製方法を適用した表示パネル又は表示装置を用いることで、コンピュータの生産性を高めることができる。
図３４は、本発明を適用した携帯電話の一例であり、図３４（Ａ）が正面図、図３４（Ｂ）が背面図、図３４（Ｃ）が２つの筐体をスライドさせたときの正面図である。携帯電話７００は、筐体７０１及び筐体７０２二つの筐体で構成されている。携帯電話７００は、携帯電話と携帯情報端末の双方の機能を備えており、コンピュータを内蔵し、音声通話以外にも様々なデータ処理が可能な所謂スマートフォンである。
携帯電話７００は、筐体７０１及び筐体７０２で構成されている。筐体７０１は、表示部７０３、スピーカ７０４、マイクロフォン７０５、操作キー７０６、ポインティングデバイス７０７、表面カメラ用レンズ７０８、外部接続端子ジャック７０９及びイヤホン端子７１０等を備え、筐体７０２は、キーボード７１１、外部メモリスロット７１２、裏面カメラ７１３、ライト７１４等を備えている。また、アンテナは筐体７０１に内蔵されている。
また、携帯電話７００には、上記の構成に加えて、非接触型ＩＣチップ、小型記録装置等を内蔵していてもよい。
重なり合った筐体７０１と筐体７０２（図３４（Ａ）に示す。）は、スライドさせることが可能であり、スライドさせることで図３４（Ｃ）のように展開する。表示部７０３には、実施の形態２及び実施の形態３で説明した表示装置の作製方法を適用した表示パネル又は表示装置を組み込むことが可能である。表示部７０３と表面カメラ用レンズ７０８を同一の面に備えているため、テレビ電話としての使用が可能である。また、表示部７０３をファインダーとして用いることで、裏面カメラ７１３及びライト７１４で静止画及び動画の撮影が可能である。
スピーカ７０４及びマイクロフォン７０５を用いることで、携帯電話７００は、音声記録装置（録音装置）又は音声再生装置として使用することができる。また、操作キー７０６により、電話の発着信操作、電子メール等の簡単な情報入力操作、表示部に表示する画面のスクロール操作、表示部に表示する情報の選択等を行うカーソルの移動操作等が可能である。
また、書類の作成、携帯情報端末としての使用等、取り扱う情報が多い場合は、キーボード７１１を用いると便利である。重なり合った筐体７０１と筐体７０２（図３４（Ａ））をスライドさせることで、図３４（Ｃ）のように展開させることができる。携帯情報端末として使用する場合には、キーボード７１１及びポインティングデバイス７０７を用いて、円滑な操作でカーソルの操作が可能である。外部接続端子ジャック７０９はＡＣアダプタ及びＵＳＢケーブル等の各種ケーブルと接続可能であり、充電及びパーソナルコンピュータ等とのデータ通信が可能である。また、外部メモリスロット７１２に記録媒体を挿入し、より大量のデータ保存及び移動が可能になる。
筐体７０２の裏面（図３４（Ｂ））には、裏面カメラ７１３及びライト７１４を備え、表示部７０３をファインダーとして静止画及び動画の撮影が可能である。
また、上記の機能構成に加えて、赤外線通信機能、ＵＳＢポート、テレビワンセグ受信機能、非接触ＩＣチップ又はイヤホンジャック等を備えたものであってもよい。
本実施の形態にて説明した各種電子機器は、実施の形態２及び実施の形態３にて説明した薄膜トランジスタ及び表示装置の作製方法を適用して作製することができるため、本発明を適用することで、これらの電子機器の表示特性及び生産性等を向上させることができる。
１００ 基板
１０１ 絶縁膜
１０２ 半導体膜
１０４ 結晶核を含む半導体膜
１０６ 成長した半導体膜
１１０ 処理室
１１１ ステージ
１１２ ガス供給部
１１４ 排気口
１１５ アンテナ
１１６ 誘電体板
１１７ マイクロ波発生部
１１８ 同軸導波管
１１９ 温度制御部
１２０ 処理室
１２１ ステージ
１２２ ガス供給部
１２３ シャワープレート
１２４ 排気口
１２５ 上部電極
１２６ 下部電極
１２７ 交流電源
１２９ 温度制御部
２００ 基板
２０２ ゲート電極層
２０４ ゲート絶縁層
２０６ 結晶性半導体層
２０８ 非晶質半導体層
２１０ ソース領域及びドレイン領域
２１２ ソース電極及びドレイン電極層
２１４ 絶縁層
２１６ 開口部
２１８ 画素電極層
２２１ レジストマスク
２２２ レジストマスク
２５０ａ 反応室
２５０ｂ 反応室
２５０ｃ 反応室
２５０ｄ 反応室
２５４ 高周波電源
２５６ 整合器
２５８ ガス供給手段
２５８ａ ガス供給手段
２５８ｂ ガス供給手段
２５８ｆ ガス供給手段
２５８ｇ ガス供給手段
２５８ｉ ガス供給手段
２５８ｎ ガス供給手段
２６７ バタフライバルブ
２６８ コンダクタンスバルブ
２６９ ターボ分子ポンプ
２７０ ドライポンプ
２７１ クライオポンプ
２７２ ロード／アンロード室
２７３ 共通室
２７５ ゲートバルブ
２７６ 搬送機構
２８０ 排気手段
３００ グレートーンマスク
３０１ 基板
３０２ 遮光部
３０３ 回折格子部
３０５ ハーフトーンマスク
３０６ 基板
３０７ 半透光部
３０８ 遮光部
３１０ レジストマスク
３１１ レジストマスク
３２０ レジストマスク
３２１ 画素電極層
３２２ レジストマスク
３９０ 基板
３９１ 配線
３９２ 絶縁層
３９３ 絶縁層
３９５ 配向膜
３９６ 配向膜
４００ 基板
４０１ 基板
４０２ 配線
４０３ 配線
４０４ 配線
４０５ 配線
４０６ 配線
４０７ 絶縁層
４０８ 絶縁層
４０９ 開口部
４１０ 画素電極
４１１ スリット
４１２ 画素電極
４１３ 薄膜トランジスタ
４１４ 薄膜トランジスタ
４１５ 保持容量部
４１６ 保持容量部
４１７ 遮光層
４１８Ａ 着色層
４１８Ｂ 着色層
４１８Ｃ 着色層
４１９ 対向電極
４２０ スペーサ
４２１ 突起
４２２ 配向膜
４２３ 配向膜
４２４ 液晶層
４２５ 液層素子
４２６ 液晶素子
４２７ 基板
４２８ 配線
４２９ 配線
４３０ 配線
４３１ 配線
４３２ 配線
４３３ 開口部
４３４ 画素電極
４３５ スリット
４３６ 画素電極
４３７ 開口部
４３８ 薄膜トランジスタ
４３９ 薄膜トランジスタ
４４０ 保持容量部
４４１ 保持容量部
４４２ 遮光層
４４３ 着色層
４４４ 平坦化層
４４５ 対向電極
４４６ スリット
４４７ 配向膜
４４８ 配向膜
４４９ 液晶層
４５０ 液晶素子
４５１ 液晶素子
４５２ 基板
４５３ 基板
４５４ 配線
４５５ 絶縁層
４５６ 共通電極
４５７ 配線
４５８ 配線
４５９ 配線
４６０ 絶縁層
４６１ 開口部
４６２ 画素電極
４６３ スリット
４６４ 薄膜トランジスタ
４６５ 遮光層
４６６ 着色層
４６７ 平坦化層
４６８ 液晶層
４６９ 基板
４７０ 基板
４７１ 走査線
４７２ 絶縁層
４７３ 配向膜
４７４ 配線
４７５ 配向膜
４７６ 容量電極
４７７ 配線
４７８ 配線
４７９ 絶縁層
４８０ 開口部
４８１ 画素電極
４８２ 薄膜トランジスタ
４８３ 遮光層
４８４ 開口部
４８５ 着色層
４８６ 平坦化層
４８７ 液晶層
４８８ 基板
４８９ 基板
４９０ 配線
４９１ 配線
４９２ 開口部
４９３ 画素電極
４９４ 薄膜トランジスタ
４９５ 遮光層
４９６ 着色層
４９７ 平坦化層
４９８ 対向電極
４９９ 液晶層
５００ 基板
５０１ 薄膜トランジスタ
５０２ 薄膜トランジスタ
５０３ 絶縁層
５０４ 絶縁層
５０５ 導電層
５０６ 隔壁
５０７ 発光層
５０８ 導電層
５０９ 発光素子
５１０ 保護層
５１２ 配線
５１３ 配向膜
５１４ 配向膜
５１５ 配線
５１６ 配線
５１７ 絶縁層
５２１ 駆動用トランジスタ
５２２ 発光素子
５２３ 陰極
５２４ 発光層
５２５ 陽極
５３１ 駆動用トランジスタ
５３２ 発光素子
５３３ 陰極
５３４ 発光層
５３５ 陽極
５３６ 遮光層
５３７ 導電層
５４１ 駆動用トランジスタ
５４２ 発光素子
５４３ 陰極
５４４ 発光層
５４５ 陽極
５４７ 導電層
６００ 画素部
６０１ 基板
６０２ 走査線駆動回路
６０３ 信号線駆動回路
６０４ シフトレジスタ
６０５ アナログスイッチ
６０６ シフトレジスタ
６０７ バッファ
６４１ 基板
６４２ 画素部
６４３ 信号線駆動回路
６４４ 走査線駆動回路
６４５ シール材
６４６ 基板
６４７ ＦＰＣ
６４８ 液晶層
６４９ トランジスタ
６５０ トランジスタ
６５１ スペーサ
６５２ 画素電極
６５３ 液晶素子
６５４ 配線
６５５ 配線
６５６ 接続端子
６５７ 対向電極
６５８ 配線
６５９ 異方性導電層
６６０ 発光素子
６６１ 充填材
６６２ 配線
７００ 携帯電話
７０１ 筐体
７０２ 筐体
７０３ 表示部
７０４ スピーカ
７０５ マイクロフォン
７０６ 操作キー
７０７ ポインティングデバイス
７０８ 表面カメラ用レンズ
７０９ 外部接続端子ジャック
７１０ イヤホン端子
７１１ キーボード
７１２ 外部メモリスロット
７１３ 裏面カメラ
７１４ ライト
７２１ 筐体
７２２ 表示用パネル
７２３ 主画面
７２４ モデム
７２５ 受信機
７２６ リモコン操作機
７２７ 表示部
７２８ サブ画面
７２９ スピーカ部
７３１ 本体
７３２ 表示部
７５０ 表示パネル
７５１ 画素部
７５２ 信号線駆動回路
７５３ 走査線駆動回路
７５４ チューナ
７５５ 映像信号増幅回路
７５６ 映像信号処理回路
７５７ コントロール回路
７５８ 信号分割回路
７５９ 音声信号増幅回路
７６０ 音声信号処理回路
７６１ 制御回路
７６２ 入力部
７６３ スピーカ
９０３ 信号線駆動回路
１０１ 絶縁膜
１０２ 半導体膜
１０４ 結晶核を含む半導体膜
１０６ 成長した半導体膜
１１０ 処理室
１１１ ステージ
１１２ ガス供給部
１１４ 排気口
１１５ アンテナ
１１６ 誘電体板
１１７ マイクロ波発生部
１１８ 同軸導波管
１１９ 温度制御部
１２０ 処理室
１２１ ステージ
１２２ ガス供給部
１２３ シャワープレート
１２４ 排気口
１２５ 上部電極
１２６ 下部電極
１２７ 交流電源
１２９ 温度制御部
２００ 基板
２０２ ゲート電極層
２０４ ゲート絶縁層
２０６ 結晶性半導体層
２０８ 非晶質半導体層
２１０ ソース領域及びドレイン領域
２１２ ソース電極及びドレイン電極層
２１４ 絶縁層
２１６ 開口部
２１８ 画素電極層
２２１ レジストマスク
２２２ レジストマスク
２５０ａ 反応室
２５０ｂ 反応室
２５０ｃ 反応室
２５０ｄ 反応室
２５４ 高周波電源
２５６ 整合器
２５８ ガス供給手段
２５８ａ ガス供給手段
２５８ｂ ガス供給手段
２５８ｆ ガス供給手段
２５８ｇ ガス供給手段
２５８ｉ ガス供給手段
２５８ｎ ガス供給手段
２６７ バタフライバルブ
２６８ コンダクタンスバルブ
２６９ ターボ分子ポンプ
２７０ ドライポンプ
２７１ クライオポンプ
２７２ ロード／アンロード室
２７３ 共通室
２７５ ゲートバルブ
２７６ 搬送機構
２８０ 排気手段
３００ グレートーンマスク
３０１ 基板
３０２ 遮光部
３０３ 回折格子部
３０５ ハーフトーンマスク
３０６ 基板
３０７ 半透光部
３０８ 遮光部
３１０ レジストマスク
３１１ レジストマスク
３２０ レジストマスク
３２１ 画素電極層
３２２ レジストマスク
３９０ 基板
３９１ 配線
３９２ 絶縁層
３９３ 絶縁層
３９５ 配向膜
３９６ 配向膜
４００ 基板
４０１ 基板
４０２ 配線
４０３ 配線
４０４ 配線
４０５ 配線
４０６ 配線
４０７ 絶縁層
４０８ 絶縁層
４０９ 開口部
４１０ 画素電極
４１１ スリット
４１２ 画素電極
４１３ 薄膜トランジスタ
４１４ 薄膜トランジスタ
４１５ 保持容量部
４１６ 保持容量部
４１７ 遮光層
４１８Ａ 着色層
４１８Ｂ 着色層
４１８Ｃ 着色層
４１９ 対向電極
４２０ スペーサ
４２１ 突起
４２２ 配向膜
４２３ 配向膜
４２４ 液晶層
４２５ 液層素子
４２６ 液晶素子
４２７ 基板
４２８ 配線
４２９ 配線
４３０ 配線
４３１ 配線
４３２ 配線
４３３ 開口部
４３４ 画素電極
４３５ スリット
４３６ 画素電極
４３７ 開口部
４３８ 薄膜トランジスタ
４３９ 薄膜トランジスタ
４４０ 保持容量部
４４１ 保持容量部
４４２ 遮光層
４４３ 着色層
４４４ 平坦化層
４４５ 対向電極
４４６ スリット
４４７ 配向膜
４４８ 配向膜
４４９ 液晶層
４５０ 液晶素子
４５１ 液晶素子
４５２ 基板
４５３ 基板
４５４ 配線
４５５ 絶縁層
４５６ 共通電極
４５７ 配線
４５８ 配線
４５９ 配線
４６０ 絶縁層
４６１ 開口部
４６２ 画素電極
４６３ スリット
４６４ 薄膜トランジスタ
４６５ 遮光層
４６６ 着色層
４６７ 平坦化層
４６８ 液晶層
４６９ 基板
４７０ 基板
４７１ 走査線
４７２ 絶縁層
４７３ 配向膜
４７４ 配線
４７５ 配向膜
４７６ 容量電極
４７７ 配線
４７８ 配線
４７９ 絶縁層
４８０ 開口部
４８１ 画素電極
４８２ 薄膜トランジスタ
４８３ 遮光層
４８４ 開口部
４８５ 着色層
４８６ 平坦化層
４８７ 液晶層
４８８ 基板
４８９ 基板
４９０ 配線
４９１ 配線
４９２ 開口部
４９３ 画素電極
４９４ 薄膜トランジスタ
４９５ 遮光層
４９６ 着色層
４９７ 平坦化層
４９８ 対向電極
４９９ 液晶層
５００ 基板
５０１ 薄膜トランジスタ
５０２ 薄膜トランジスタ
５０３ 絶縁層
５０４ 絶縁層
５０５ 導電層
５０６ 隔壁
５０７ 発光層
５０８ 導電層
５０９ 発光素子
５１０ 保護層
５１２ 配線
５１３ 配向膜
５１４ 配向膜
５１５ 配線
５１６ 配線
５１７ 絶縁層
５２１ 駆動用トランジスタ
５２２ 発光素子
５２３ 陰極
５２４ 発光層
５２５ 陽極
５３１ 駆動用トランジスタ
５３２ 発光素子
５３３ 陰極
５３４ 発光層
５３５ 陽極
５３６ 遮光層
５３７ 導電層
５４１ 駆動用トランジスタ
５４２ 発光素子
５４３ 陰極
５４４ 発光層
５４５ 陽極
５４７ 導電層
６００ 画素部
６０１ 基板
６０２ 走査線駆動回路
６０３ 信号線駆動回路
６０４ シフトレジスタ
６０５ アナログスイッチ
６０６ シフトレジスタ
６０７ バッファ
６４１ 基板
６４２ 画素部
６４３ 信号線駆動回路
６４４ 走査線駆動回路
６４５ シール材
６４６ 基板
６４７ ＦＰＣ
６４８ 液晶層
６４９ トランジスタ
６５０ トランジスタ
６５１ スペーサ
６５２ 画素電極
６５３ 液晶素子
６５４ 配線
６５５ 配線
６５６ 接続端子
６５７ 対向電極
６５８ 配線
６５９ 異方性導電層
６６０ 発光素子
６６１ 充填材
６６２ 配線
７００ 携帯電話
７０１ 筐体
７０２ 筐体
７０３ 表示部
７０４ スピーカ
７０５ マイクロフォン
７０６ 操作キー
７０７ ポインティングデバイス
７０８ 表面カメラ用レンズ
７０９ 外部接続端子ジャック
７１０ イヤホン端子
７１１ キーボード
７１２ 外部メモリスロット
７１３ 裏面カメラ
７１４ ライト
７２１ 筐体
７２２ 表示用パネル
７２３ 主画面
７２４ モデム
７２５ 受信機
７２６ リモコン操作機
７２７ 表示部
７２８ サブ画面
７２９ スピーカ部
７３１ 本体
７３２ 表示部
７５０ 表示パネル
７５１ 画素部
７５２ 信号線駆動回路
７５３ 走査線駆動回路
７５４ チューナ
７５５ 映像信号増幅回路
７５６ 映像信号処理回路
７５７ コントロール回路
７５８ 信号分割回路
７５９ 音声信号増幅回路
７６０ 音声信号処理回路
７６１ 制御回路
７６２ 入力部
７６３ スピーカ
９０３ 信号線駆動回路
Claims (9)
- 水素を含む半導体膜に対して水素と希ガスとを含むガス中で表面波プラズマ処理を行って、前記表面波プラズマ処理により形成した半導体の結晶核を有する半導体膜を形成し、
前記結晶核を有する半導体膜の深さ方向に前記結晶核を成長させて、結晶性半導体膜を形成することを特徴とする半導体膜の形成方法。 - 請求項１において、
プラズマＣＶＤ法を用いることによって、前記結晶核を成長させることを特徴とする半導体膜の形成方法。 - 請求項１又は２において、
前記表面波プラズマ処理により形成した半導体の結晶核を有する半導体膜は、非晶質半導体を有することを特徴とする半導体膜の形成方法。 - ゲート電極を形成し、
前記ゲート電極を覆う絶縁膜を形成し、
前記絶縁膜上に、水素を含む半導体膜を形成し、
前記水素を含む半導体膜に対して水素と希ガスとを含むガス中で表面波プラズマ処理を行うことによって、前記表面波プラズマ処理により形成した半導体の結晶核を有する半導体膜を形成し、
前記結晶核を有する半導体膜の深さ方向に前記結晶核を成長させて、結晶性半導体膜を形成し、
前記結晶性半導体膜上に、一導電型を付与する不純物元素を有する半導体膜を形成し、
前記不純物元素を有する半導体膜上に、ソース電極及びドレイン電極を形成することを特徴とする薄膜トランジスタの作製方法。 - 請求項４において、
プラズマＣＶＤ法を用いることによって、前記結晶核を成長させることを特徴とする薄膜トランジスタの作製方法。 - 請求項４又は５において、
前記表面波プラズマ処理により形成した半導体の結晶核を有する半導体膜は、非晶質半導体を有することを特徴とする薄膜トランジスタの作製方法。 - 請求項４乃至６いずれか一において、
前記結晶性半導体膜中の酸素濃度を１×１０ ２０ ｃｍ −３ 以下とし、前記結晶性半導体膜中の窒素濃度及び炭素濃度を５×１０ １８ ｃｍ −３ 以下とすることを特徴とする薄膜トランジスタの作製方法。 - 請求項４乃至７のいずれか一において、
前記不純物元素を有する半導体膜上、前記ソース電極上、及びドレイン電極上に絶縁層を形成し、
前記絶縁層と接する前記不純物元素を有する半導体膜の側面は、階段状の形状を有することを特徴とする表示装置の作製方法。 - 請求項４乃至８のいずれか一に記載の薄膜トランジスタの作製方法により形成した前記ソース電極又は前記ドレイン電極を、画素電極と電気的に接続させることを特徴とする表示装置の作製方法。
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