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Description

本発明は、薄膜トランジスタに関する。特に、薄膜トランジスタが設けられた表示装置に関する。
近年、絶縁性表面を有する基板（例えば、ガラス基板）上の半導体薄膜（厚さ数ｎｍ〜数百ｎｍ程度）によって構成された薄膜トランジスタ（以下、ＴＦＴという。）が注目されている。ＴＦＴは、ＩＣ（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）及び電気光学装置のような電子デバイスに広く応用されている。特に、液晶表示装置などに代表される、画像表示装置のスイッチング素子として開発が急がれている。液晶表示装置などの画像表示装置では、スイッチング素子として、主に非晶質半導体膜または多結晶半導体膜を用いたＴＦＴが用いられている。
非晶質半導体膜を用いたＴＦＴは、移動度が低い。つまり、電流駆動能力が低い。そのため、非晶質半導体膜を用いたＴＦＴにより保護回路を形成するに際して、十分な静電破壊対策をするにはサイズの大きいトランジスタを形成する必要があり、狭額縁化を阻害してしまうという問題がある。更には、サイズの大きいトランジスタを形成することでゲート電極に電気的に接続される走査線と、ソース電極またはドレイン電極に電気的に接続される信号線との間の寄生容量が増大してしまい、消費電力の増大を招くという問題もある。
一方で、多結晶半導体膜を用いたＴＦＴは、非晶質半導体膜を用いたＴＦＴに比べて移動度が２桁以上高く、液晶表示装置の画素部とその周辺の駆動回路を同一基板上に形成できる。しかしながら、多結晶半導体膜を用いたＴＦＴは、非晶質半導体膜を用いたＴＦＴに比べて、半導体膜の結晶化及び不純物元素の導入（ドーピング）などにより工程が複雑化する。そのため、歩留まりが低く、コストが高いという問題がある。多結晶半導体膜の形成方法としては、例えば、パルス発振のエキシマレーザビームの形状を光学系により線状に加工し、非晶質半導体膜に対して線状のレーザビームを走査させつつ照射して結晶化する技術が広く知られている。
ところで、画像表示装置のスイッチング素子としては、非晶質半導体膜を用いたＴＦＴまたは多結晶半導体膜を用いたＴＦＴの他に、微結晶半導体膜を用いたＴＦＴが知られている（例えば、特許文献１を参照）。しかし、微結晶半導体膜を用いたＴＦＴでは、十分なオン電流を得ることが困難である。そのため、非晶質半導体膜または微結晶半導体膜を用いたＴＦＴにおいて、十分なオン電流を得るための様々な開発が行われてきた。
特開２００９−４４１３４号公報 米国特許４，４０９，１３４号
本発明の一態様は、従来よりもオン電流が大きく、電界効果移動度が大きいＴＦＴを提供することを課題とする。
本発明の一態様は、ソースとドレインの間における半導体層のアイランド幅を拡大したＴＦＴである。
ＴＦＴのオン電流を十分に大きくすることができる。
ＴＦＴの電界効果移動度を十分に大きくすることができる。
ＴＦＴ及び表示装置を説明する図。 ＴＦＴ及び表示装置を説明する図。 ＴＦＴ及び表示装置を説明する図。 ＴＦＴ及び表示装置を説明する図。 ＴＦＴ及び表示装置を説明する図。 ＴＦＴ及び表示装置を説明する図。 ＴＦＴ及び表示装置を説明する図。 計算結果を説明する図。 計算結果を説明する図。 計算結果を説明する図。 ＴＦＴ及び表示装置の作製方法を説明する図。 ＴＦＴ及び表示装置の作製方法を説明する図。 ＴＦＴ及び表示装置の作製方法を説明する図。 ＴＦＴ及び表示装置の作製方法を説明する図。 ＴＦＴ及び表示装置を説明する図。 表示装置を説明する図。 表示装置を説明する図。 表示装置を説明する図。 電子機器を説明する図。 電子機器を説明する図。 電子機器を説明する図。
以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、説明中に図面を参照するにあたり、同じものを指す符号は異なる図面間でも共通して用いる。なお、同様のものを指す際にはハッチパターンを同じくし、特に符号を付さない場合がある。
（実施の形態１）
本実施の形態では、本発明の一態様であるＴＦＴについて、図面を参照して説明する。
本発明の一態様は、ゲート電極と、前記ゲート電極を覆って設けられたゲート絶縁層と、前記ゲート絶縁層上に、前記ゲート電極と重畳して設けられた半導体層と、前記半導体層上の一部に設けられてソース領域及びドレイン領域を形成する不純物半導体層と、前記不純物半導体層上に設けられたソース電極及びドレイン電極と、を有し、前記ソース領域及び前記ドレイン領域の幅は、前記半導体層の幅よりも狭く、前記半導体層の幅は、少なくとも前記ソース領域と前記ドレイン領域の間において拡大されていることを特徴とする薄膜トランジスタである。ここで、ゲート電極は第１の配線層により形成され、ソース電極及びドレイン電極は第２の配線層により形成され、以下同様である。
本発明の一態様は、ゲート電極と、前記ゲート電極を覆って設けられたゲート絶縁層と、前記ゲート絶縁層上に、前記ゲート電極と重畳して設けられた半導体層と、前記半導体層上の一部に設けられてソース領域及びドレイン領域を形成する不純物半導体層と、前記不純物半導体層上に設けられた配線層と、を有し、前記ソース領域及び前記ドレイン領域の幅は、前記半導体層の幅よりも狭く、前記半導体層の幅は、前記ソース領域と前記ドレイン領域の間においてのみ拡大されていることを特徴とする薄膜トランジスタである。
本発明の一態様は、ゲート電極と、前記ゲート電極を覆って設けられたゲート絶縁層と、前記ゲート絶縁層上に、前記ゲート電極と重畳して設けられた半導体層と、前記半導体層上の一部に設けられてソース領域及びドレイン領域を形成する不純物半導体層と、前記不純物半導体層上に設けられたソース電極及びドレイン電極と、を有し、前記ソース領域及び前記ドレイン領域の幅は、前記半導体層の幅よりも狭く、前記半導体層の幅は、少なくとも前記ソース領域と前記ドレイン領域の間において拡大されており、前記ソース領域と前記ドレイン領域との間の長さは、前記半導体層の拡大された領域の長さよりも短いことを特徴とする薄膜トランジスタである。
本発明の一態様は、ゲート電極と、前記ゲート電極を覆って設けられたゲート絶縁層と、前記ゲート絶縁層上に、前記ゲート電極と重畳して設けられた半導体層と、前記半導体層上の一部に設けられてソース領域及びドレイン領域を形成する不純物半導体層と、前記不純物半導体層上に設けられたソース電極及びドレイン電極と、を有し、前記ソース領域及び前記ドレイン領域の幅は、前記半導体層の幅よりも狭く、前記半導体層の幅は、少なくとも前記ソース領域と前記ドレイン領域の間において拡大され、前記ソース領域と前記ドレイン領域上にはソース電極及びドレイン電極が設けられ、該ソース電極及びドレイン電極の一方には選択的に形成された画素電極層が接続されていることを特徴とする表示装置である。
本発明の一態様は、ゲート電極と、前記ゲート電極を覆って設けられたゲート絶縁層と、前記ゲート絶縁層上に、前記ゲート電極と重畳して設けられた半導体層と、前記半導体層上の一部に設けられてソース領域及びドレイン領域を形成する不純物半導体層と、前記不純物半導体層上に設けられたソース電極及びドレイン電極と、を有し、前記ソース領域及び前記ドレイン領域の幅は、前記半導体層の幅よりも狭く、前記半導体層の幅は、前記ソース領域と前記ドレイン領域の間においてのみ拡大され、前記ソース領域と前記ドレイン領域上にはソース電極及びドレイン電極が設けられ、ソース電極及びドレイン電極の一方には選択的に形成された画素電極層が接続されていることを特徴とする表示装置である。
本発明の一態様は、ゲート電極と、前記ゲート電極を覆って設けられたゲート絶縁層と、前記ゲート絶縁層上に、前記ゲート電極と重畳して設けられた半導体層と、前記半導体層上の一部に設けられてソース領域及びドレイン領域を形成する不純物半導体層と、前記不純物半導体層上に設けられたソース電極及びドレイン電極と、を有し、前記ソース領域及び前記ドレイン領域の幅は、前記半導体層の幅よりも狭く、前記半導体層の幅は、少なくとも前記ソース領域と前記ドレイン領域の間において拡大されており、前記ソース領域と前記ドレイン領域との間の長さは、前記半導体層の拡大された領域の長さよりも短く、前記ソース領域と前記ドレイン領域上にはソース電極及びドレイン電極が設けられ、該ソース電極及びドレイン電極の一方には選択的に形成された画素電極層が接続されていることを特徴とする表示装置である。
図１は、本実施の形態のＴＦＴの一例を示す。図１（Ａ）には断面図を示し、図１（Ｂ）には上面図を示す。なお、図１（Ａ）は、図１（Ｂ）に示すＸ−Ｙにおける断面図である。
図１に示すＴＦＴは、基板１００上の第１の配線層１０２を覆ってゲート絶縁層１０４が設けられ、ゲート絶縁層１０４上には第１の半導体層１０６が設けられ、第１の半導体層１０６上には第２の半導体層１０８が設けられ、第２の半導体層１０８上には不純物半導体層１１０を介して第２の配線層１１２が設けられている（図１（Ａ）を参照）。ここで、不純物半導体層１１０は、第２の半導体層１０８と第２の配線層１１２をオーミック接触させるために設けられているものである。第２の配線層１１２は、ソース電極と、ドレイン電極と、ソース配線と、を構成する。なお、当該ＴＦＴは保護層１１４によって覆われていることが好ましい。当該ＴＦＴを表示装置の画素トランジスタとして用いる場合には、図１に示すように保護層１１４に開口部１１６を設け、開口部１１６を介して第２の配線層１１２に接続されるように画素電極層１１８を設ければよい。
基板１００は、基板１００上に形成される薄膜（結晶性シリコンなど）の形成工程に耐えうる程度の耐熱性及び耐薬品性などを有していればよく、特定の材料からなる基板に限定されるものではない。具体的には、ガラス基板、石英基板、ステンレス基板及びシリコン基板が挙げられる。なお、図１に示すように、ＴＦＴを表示装置に適用する場合には、基板１００には透光性を有する基板を用いればよく、例えばガラス基板または石英基板を用いればよい。基板１００がマザーガラスの場合には、第１世代（例えば、３２０ｍｍ×４００ｍｍ）〜第１０世代（例えば、２９５０ｍｍ×３４００ｍｍ）のものを用いればよいがこれに限定されるものではない。
第１の配線層１０２は、導電性材料により形成することができ、単層で形成してもよいし、複数の層を積層して形成してもよい。例えば、Ｍｏ、Ｔｉ、Ｃｒ、Ｔａ、Ｗ、Ａｌ、Ｃｕ、Ｎｄ若しくはＳｃなどの金属材料またはこれらを主成分とする合金材料により形成することができる。なお、第１の配線層１０２は、少なくともゲート電極及びゲート配線を構成する。
ゲート絶縁層１０４は、絶縁性材料により形成することができ、単層で形成してもよいし、複数の層を積層して形成してもよい。例えば、酸化シリコン、窒化シリコン、酸化窒化シリコンまたは窒化酸化シリコンによって形成することができる。第１の半導体層１０６が結晶性半導体層である場合には、少なくとも第１の半導体層１０６に接するゲート絶縁層１０４は、酸化シリコン層とすることが好ましい。ゲート絶縁層１０４として酸化シリコン層を形成する場合には、形成ガスに珪酸エチル（ＴＥＯＳ：化学式Ｓｉ（ＯＣ２Ｈ５）４）を用いた酸化シリコン層により形成することが好ましい。
なお、酸化窒化シリコンとは、その組成として、窒素よりも酸素の含有量が多いものであって、好ましくは、ラザフォード後方散乱法（ＲＢＳ：Ｒｕｔｈｅｒｆｏｒｄ Ｂａｃｋｓｃａｔｔｅｒｉｎｇ Ｓｐｅｃｔｒｏｍｅｔｒｙ）及び水素前方散乱法（ＨＦＳ：Ｈｙｄｒｏｇｅｎ Ｆｏｒｗａｒｄ Ｓｃａｔｔｅｒｉｎｇ）を用いて測定した場合に、組成範囲として酸素が５０〜７０原子％、窒素が０．５〜１５原子％、シリコンが２５〜３５原子％、水素が０．１〜１０原子％の範囲で含まれるものをいう。
なお、窒化酸化シリコンとは、その組成として、酸素よりも窒素の含有量が多いものであって、好ましくは、ＲＢＳ及びＨＦＳを用いて測定した場合に、組成範囲として酸素が５〜３０原子％、窒素が２０〜５５原子％、シリコンが２５〜３５原子％、水素が１０〜３０原子％の範囲で含まれるものをいう。ただし、酸化窒化シリコンまたは窒化酸化シリコンを構成する原子の合計を１００原子％としたとき、窒素、酸素、シリコン及び水素の含有比率が上記の範囲内に含まれるものとする。
第１の半導体層１０６は、結晶性半導体により形成するとよい。結晶性半導体には、多結晶半導体または微結晶半導体などを含むが、結晶化工程が不要な微結晶半導体により形成することが好ましい。
ここで、微結晶半導体とは、非晶質と結晶構造（単結晶、多結晶を含む）の中間的な構造の半導体をいう。微結晶半導体は、自由エネルギー的に安定な第３の状態を有する半導体であって、短距離秩序を持ち格子歪みを有する結晶質な半導体であり、結晶粒径が２ｎｍ以上２００ｎｍ以下、好ましくは１０ｎｍ以上８０ｎｍ以下、より好ましくは、２０ｎｍ以上５０ｎｍ以下の柱状結晶または針状結晶が基板表面に対して法線方向に成長している半導体である。このため、柱状結晶または針状結晶の界面には、結晶粒界が形成される場合もある。
微結晶半導体の一である微結晶シリコンでは、そのラマンスペクトルのピークが単結晶シリコンを示す５２０ｃｍ−１よりも低波数側にシフトしている。すなわち、単結晶シリコンを示す５２０ｃｍ−１とアモルファスシリコンを示す４８０ｃｍ−１の間に微結晶シリコンのラマンスペクトルのピークがある。そして、未結合手（ダングリングボンド）を終端するため水素またはハロゲンを少なくとも１原子％またはそれ以上含ませている。さらに、Ｈｅ、Ａｒ、Ｋｒ、またはＮｅなどの希ガス元素を含ませて格子歪みをさらに助長させることで、安定性が増し良好な微結晶半導体が得られる。このような微結晶半導体に関する記述は、例えば、米国特許４，４０９，１３４号で開示されている。
そして、第１の半導体層１０６に含まれる酸素及び窒素の濃度（二次イオン質量分析法による測定値）を、１×１０１８ｃｍ−３未満とすると、第１の半導体層１０６の結晶性を高めることができる。
第２の半導体層１０８は、第１の半導体層１０６に接して設けられており、第１の半導体層１０６よりもキャリア移動度が低い材料により設けるとよい。第２の半導体層１０８によりオフ電流を低減することができる。
例えば、第１の半導体層１０６として結晶性半導体層を形成し、第２の半導体層１０８として、非晶質半導体と微小半導体結晶粒を有する半導体層を形成するとよい。ＴＦＴがオンすると第１の半導体層１０６に流れる電流が支配的であり、ＴＦＴがオフすると第２の半導体層１０８に流れる電流が支配的である。第２の半導体層１０８を「非晶質半導体と微小半導体結晶粒を有する半導体層」とすることで、オン電流の低下を防ぐこともできる。そのため、第１の半導体層１０６を結晶性半導体層とし、第２の半導体層１０８を「非晶質半導体と微小半導体結晶粒を有する半導体層」とすることで、オンオフ比が高いＴＦＴを得ることができる。
上記説明した第２の半導体層１０８の好ましい形態の一である「非晶質半導体と微小半導体結晶粒を有する半導体層」は、非晶質半導体と微小半導体結晶粒を有し、従来の非晶質半導体と比較して、ＣＰＭ（Ｃｏｎｓｔａｎｔ ｐｈｏｔｏｃｕｒｒｅｎｔ ｍｅｔｈｏｄ）やフォトルミネッセンス分光測定で測定されるＵｒｂａｃｈ端のエネルギーが小さく、欠陥吸収スペクトル量が少ない半導体層である。すなわち、従来の非晶質半導体と比較して欠陥が少なく、価電子帯のバンド端（移動度端）における準位のテイル（裾）の傾きが急峻である秩序性の高い半導体層である。
ただし、第２の半導体層１０８は、上記説明に限定されず、非晶質半導体により形成してもよい。第２の半導体層１０８は、少なくとも第１の半導体層１０６よりもキャリア移動度の低い材料により設ければよく、非晶質半導体、またはハロゲンを有する非晶質半導体、または窒素を有する非晶質半導体により形成してもよい。非晶質半導体としては、アモルファスシリコンが挙げられる。
第１の半導体層１０６と第２の半導体層１０８の界面領域は、好ましくは、微結晶半導体領域、及び当該微結晶半導体領域の間に充填される非晶質半導体を有する。具体的には、第１の半導体層１０６から凸状に伸びた微結晶半導体領域と、第２の半導体層１０８と同様の半導体と、で形成される。このとき、第１の半導体層１０６と第２の半導体層１０８の界面領域には錐形状の微結晶半導体領域を有するため、第２の配線層１１２に電圧を印加したときの縦方向（厚さ方向）の抵抗（すなわち、第２の半導体層１０８と、不純物半導体層１１０により構成されるソース領域またはドレイン領域と、の間の抵抗）を低くすることができ、ＴＦＴのオン電流を高めることが可能である。なお、ここで界面領域とは、厚さ方向における界面の近傍の領域をいう。
第１の半導体層１０６と第２の半導体層１０８の界面領域は、ゲート絶縁層１０４から第２の半導体層１０８に向かって先端が狭くなる凸状の結晶粒により大部分が構成されているとよい。または、ゲート絶縁層１０４から第２の半導体層１０８に向かって幅が広がる凸状の結晶粒により大部分が構成されているとよい。
第１の半導体層１０６と第２の半導体層１０８の界面領域において、微結晶半導体領域が、ゲート絶縁層１０４から第２の半導体層１０８に向けて、先端が狭まる凸状の結晶粒の場合は、第１の半導体層１０６側のほうが、第２の半導体層１０８側と比較して、微結晶半導体領域の割合が高い。微結晶半導体領域は、第１の半導体層１０６の表面から厚さ方向に成長するが、原料ガスにおけるシランに対する水素の流量が小さく、または窒素を含む原料ガスの濃度が高いと、微結晶半導体領域における結晶成長が抑制され、結晶粒は錐状になり、堆積されて形成される半導体は、大部分が非晶質となる。
第２の半導体層１０８は、電界を緩和してオフ電流を低減する層として機能する。ここでは、第２の半導体層１０８を、従来の非晶質半導体と比較して欠陥が少なく、価電子帯のバンド端（移動度端）における準位のテール（裾）の傾きが急峻である秩序性の高い半導体膜を加工して形成する場合について説明する。このような半導体膜は、結晶性半導体膜の形成ガス中に、好ましくは窒素を含むガスを混合させ、結晶性半導体膜の成膜条件よりも堆積性ガス（例えば、シランガス）に対する水素の流量比を小さくし、プラズマＣＶＤ法を用いることで、結晶成長が抑制されて形成される。なお、第２の半導体層１０８には、好ましくは窒素が１×１０２０ｃｍ−３乃至１×１０２１ｃｍ−３で含まれる。ここで、窒素は、ＮＨ基またはＮＨ２基の状態で存在することが好ましい。半導体原子のダングリングボンドが窒素原子若しくはＮＨ基で架橋され、またはＮＨ２基で終端されてキャリアが流れやすくなるためである。特に、隣り合う二つのシリコン原子のダングリングボンドをＮＨ基により架橋することでキャリア移動度が向上し、オン電流が増大する。なお、ＮＨ２基は主に半導体内部のダングリングボンドの終端に寄与する。この結果、結晶粒界や欠陥に起因するトラップ準位密度を小さくし、ポテンシャル障壁を消失させ若しくは低減させることができる。そのため、キャリアが散乱、トラップ、若しくは再結合されにくくなることで、キャリア移動度が向上し、ＴＦＴは十分な電界効果移動度とオン電流を得ることができる。
更には、ダングリングボンドが、窒素原子若しくはＮＨ基によって架橋され、またはＮＨ２基によって終端されることで、半導体のバンドギャップ中央付近に形成されるトラップ準位が消失し若しくはその数が少なくなる。そのため、このトラップ準位に起因する間接トンネル電流（例えば、Ｓｈｏｃｋｌｅｙ Ｒｅａｄ Ｈａｌｌ電流、Ｔｒａｐ Ａｓｓｉｓｔｅｄ Ｔｕｎｎｅｌｉｎｇ電流、Ｐｏｏｌｅ Ｆｒｅｎｋｅｌ電流）を抑えることができ、オフ電流をも低減することができる。
上記説明した第２の半導体層１０８を設けることで、オン／オフ比が高いＴＦＴを得ることができる。なお、このとき、堆積性ガスの流量に対する希釈ガスの流量を１０倍以上２０００倍以下、好ましくは５０倍以上２００倍以下とすればよく、結晶性半導体膜を形成する時よりも希釈ガスの流量比を小さくするとよい。
更には、上記の界面領域の酸素濃度を低減することにより、微結晶半導体領域と非晶質半導体領域との界面や、結晶粒同士の界面における欠陥、キャリアの移動を阻害する結合を低減することができる。
または、上記説明に限定されず、第２の半導体層１０８を有さない構成としてもよい。この場合には、上記した界面領域が第１の半導体層１０６と不純物半導体層１１０の間に設けられるとよい。この界面領域には、微結晶半導体領域と、当該微結晶半導体領域の間に充填された非晶質半導体領域を有する。微結晶半導体領域は第１の半導体層１０６から伸びた微結晶半導体により形成される。このとき、非晶質半導体領域に対する微結晶半導体領域の割合は小さいことが好ましい。さらには、対となる不純物半導体層１１０の間（ソース領域とドレイン領域の間）、すなわちキャリアが流れる領域においては、微結晶半導体領域の割合が小さいことが好ましい。ＴＦＴのオフ電流を低減することができるためである。そして、上記の界面領域では第２の配線層１１２に電圧を印加したときの縦方向（厚さ方向）の抵抗が低いため、ＴＦＴのオン電流を大きくすることが可能である。
不純物半導体層１１０は、第１の半導体層１０６または第２の半導体層１０８と、第２の配線層１１２と、をオーミック接触させることを目的として設ける層であり、形成ガスに一導電型を付与する不純物元素を含む気体を加えて形成することができる。導電型がｎ型のＴＦＴを形成する場合には、例えば不純物元素としてリンを添加すればよく、水素化シリコンにフォスフィンなどのｎ型の導電型を付与する不純物元素を含む気体を加えればよい。導電型がｐ型のＴＦＴを形成する場合には、例えば不純物元素としてボロンを添加すればよく、水素化シリコンにジボランなどのｐ型の導電型を付与する不純物元素を含む気体を加えればよい。なお、不純物半導体層１１０の結晶性は特に限定されず、結晶性半導体であってもよいし、非晶質半導体であってもよいが、結晶性半導体により設けることが好ましい。不純物半導体層１１０を結晶性半導体層により設けることで、オン電流が大きくなるからである。
第２の配線層１１２は、導電性材料により単層で形成してもよいし、複数の層を積層して形成してもよい。例えば、第１の配線層１０２と同様の材料により形成することができる。
保護層１１４は、ゲート絶縁層１０４と同様に形成することができるが、窒化シリコンにより形成することが特に好ましい。特に、大気中に浮遊する有機物や金属、水蒸気などの汚染源となりうる物質の侵入を防ぐことができるよう、緻密な窒化シリコン層とすることが好ましい。
画素電極層１１８は、透光性を有する導電性高分子（導電性ポリマーともいう。）を含む導電性組成物を用いて形成することができる。導電性高分子としては、いわゆるπ電子共役系導電性高分子を用いることができる。例えば、ポリアニリン若しくはその誘導体、ポリピロール若しくはその誘導体、ポリチオフェン若しくはその誘導体、またはこれらの２種以上の共重合体などがあげられる。
画素電極層１１８は、例えば、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム錫酸化物（以下、ＩＴＯという。）、インジウム亜鉛酸化物または酸化シリコンを添加したインジウム錫酸化物などを用いて形成してもよい。
なお、図１に示すＴＦＴは、第１の配線層１０２と接続される走査線と第２の配線層１１２と接続される信号線が交差する部分において、走査線と信号線の間に第１の半導体層１０６、第２の半導体層１０８（以下、第１の半導体層１０６または第２の半導体層１０８を単に半導体層ともいう）、及び不純物半導体層１１０が設けられているため、走査線と信号線の間に生じる寄生容量を低減することができる。ここで、少なくとも走査線と信号線の間に設けられる第１の半導体層１０６は、走査線と信号線の間に生じる寄生容量をさらに低減させるため、重畳する走査線からはみ出すように設けられることが好ましい。
次に、図１乃至図６に示すＴＦＴを比較する。図１に示すＴＦＴにおいて、ソース領域及びドレイン領域の幅はソースドレイン幅Ｗ０と表し、半導体層の内側の幅は最小アイランド幅Ｗ１と表し、半導体層の外側の幅は最大アイランド幅Ｗ２と表す（Ｗ０＜Ｗ１＜Ｗ２）。このようにソース領域とドレイン領域の間においてチャネル形成領域を拡大することで、ＴＦＴの電界効果移動度を向上させ、オン電流を大きくすることができる。
図１に示すＴＦＴの半導体層はソース領域とドレイン領域の間においてのみチャネル形成領域を拡大したものであるが、図２に示すＴＦＴは、半導体層が拡大された領域をチャネル長方向に拡げたものである。この重なった部分をオフセット領域と呼び、オフセット領域のチャネル長方向の長さをＬ０と表す。すなわち、図２に示すＴＦＴは、図１に示すＴＦＴに対して、半導体層の拡大領域をチャネル長方向に２Ｌ０だけ拡げたものである。
図１及び図２に示すＴＦＴは、図５に示す最小アイランド幅Ｗ１のＴＦＴよりも電界効果移動度が高く、オン電流が大きい。
なお、図１、図２及び図５に示すＴＦＴのオン電流について計算を行うと、図２に示すＴＦＴのオン電流が最も大きく、図５に示すＴＦＴのオン電流が最も小さくなる。
ここで、半導体層の拡大領域をチャネル長方向に拡げたＴＦＴにおける電流密度の分布について計算を行った。ここで、ゲート電圧は１５Ｖとし、ドレイン電圧は１０Ｖとした。半導体層のサイズについては、チャネル長方向は５０μｍとし、チャネル長に垂直な方向はソースドレイン幅Ｗ０＝１０μｍ、最小アイランド幅Ｗ１＝２０μｍ、最大アイランド幅Ｗ２＝３０μｍとしてオフセット領域のチャネル長方向の長さＬ０の変化に対する電流密度の分布の変化を調べた。なお、ここで、簡単のために、第１の半導体層１０６と第２の半導体層１０８は、単一の非晶質半導体層により設けられているものと仮定して計算を行った。
なお、ゲート電圧とは、ソース電極の電位とゲート電極の電位との電位差をいう。ドレイン電圧とは、ソース電極の電位とドレイン電極の電位との電位差をいう。ここで、ゲート電圧及びドレイン電圧は、ソース電極の電位を基準とする。
図８は、オフセット領域のチャネル長方向の長さＬ０を概ね２μｍとしたときの電流密度の分布を表す。図９は、オフセット領域のチャネル長方向の長さＬ０を概ね１０μｍとしたときの電流密度の分布を示す。図１０は、オフセット領域のチャネル長方向の長さＬ０を概ね１６μｍとしたときの電流密度の分布を示す。図８ではオフセット領域のチャネル長方向の長さＬ０の長さが短く、電流密度が高い領域が半導体層の外縁の近傍まで拡がっているため、電流が回り込むための十分な領域を確保することができていない。一方で、図１０では、半導体層の外縁の近傍に電流が流れないため、この領域を十分に活用できていない。従って、図９に示すＴＦＴが最適であるといえる。すなわち、半導体層のチャネル長方向の半分程度を拡大領域とすることが好ましい。
なお、図７に示すように、上面図におけるゲート電極の形状を半導体層の形状にあわせて加工することで、開口率を向上させることが可能である。
なお、図１、図２及び図５に示すＴＦＴでは、第２の半導体層の一部（側面）と配線層が接するため、この接する部分がオフ電流を上昇させる一因となりうる。従って、配線層の少なくとも第２の半導体層と接する部分は、仕事関数の小さい材料により形成することが好ましく、特にイットリア、チタン、または窒化チタンにより形成することが好ましい。
なお、上記で参照した図１、図２及び図５に示すＴＦＴは、半導体層の全面がゲート電極と重畳して遮光されているため、光電流による影響が小さい。ただし、これに限定されず、図３、図４及び図６に示すように、必ずしも半導体層の全面がゲート電極と重畳していなくてもよい。
図３に示すＴＦＴは、基板２００上に第１の配線層２０２と、第１の半導体層２０６と、第２の半導体層２０８と、第１の配線層２０２と第１の半導体層２０６の間に接して設けられたゲート絶縁層２０４と、第２の半導体層２０８に接して設けられた不純物半導体層２１０と、不純物半導体層２１０及び第２の半導体層２０８に一部が接して設けられた第２の配線層２１２と、を有するものであって、第１の配線層２０２により構成されるゲート電極は半導体層の一部と重畳している。そして、図１と同様に、当該ＴＦＴは保護層２１４によって覆われ、保護層２１４に設けた開口部２１６を介して第２の配線層２１２に接続されるように画素電極層２１８を設けた形態を示す。第２の半導体層２０８は、第１の半導体層２０６に接して設けられており、第１の半導体層２０６よりもキャリア移動度が低い材料により設けるとよい。
なお、基板２００は、図１における基板１００に相当する。第１の配線層２０２は、図１における第１の配線層１０２に相当する。ゲート絶縁層２０４は、図１におけるゲート絶縁層１０４に相当する。第１の半導体層２０６は、図１における第１の半導体層１０６に相当する。第２の半導体層２０８は、図１における第２の半導体層１０８に相当する。不純物半導体層２１０は、図１における不純物半導体層１１０に相当する。第２の配線層２１２は、図１における第２の配線層１１２に相当する。保護層２１４は、図１における保護層１１４に相当する。開口部２１６は、図１における開口部１１６に相当する。画素電極層２１８は、図１における画素電極層１１８に相当する。
図３に示すＴＦＴの半導体層はソース領域とドレイン領域の間においてのみチャネル形成領域を拡大したものであるが、図４に示すＴＦＴは、半導体層が拡大された領域をチャネル長方向に拡げたものであり、半導体層が拡大された領域の一部がソース領域及びドレイン領域と重なっている。この重なった部分をオフセット領域と呼び、図２と同様にチャネル長方向にソース領域及びドレイン領域とそれぞれ長さＬｏだけ重なっている。すなわち、図４に示すＴＦＴは、図３に示すＴＦＴに対して、半導体層の拡大領域をチャネル長方向に２Ｌｏだけ拡げたものである。
図３及び図４に示すＴＦＴは、図６に示す最小アイランド幅Ｗ１のＴＦＴよりも電界効果移動度が高く、オン電流が大きい。
なお、図３、図４及び図６に示すＴＦＴを比較すると、図４に示すＴＦＴのオン電流が最も大きく、図６に示すＴＦＴのオン電流が最も小さくなる。
ここで、図１に示すＴＦＴの作製方法について図面を参照して説明する。
まず、基板１００上に第１の配線層１０２を形成する。基板１００は、ここではガラス基板を用いる（図１１（Ａ）を参照）。
第１の配線層１０２は、スパッタリング法または真空蒸着法により基板１００上に導電層を形成し、該導電層上にフォトリソグラフィ法またはインクジェット法などによりマスクを形成し、該マスクを用いて導電層をエッチングすることで形成することができる（図１１（Ａ）を参照）。または、第１の配線層１０２は、Ａｇ、Ａｕ若しくはＣｕなどの導電性粒子を含むナノペーストを、インクジェット法により基板上に吐出して焼成することで形成することもできる。なお、第１の配線層１０２と基板１００との密着性を向上させ、第１の配線層１０２を構成する材料の拡散を防ぐバリアメタルとして、上記の金属材料の窒化物層を、基板１００と、第１の配線層１０２との間に設けてもよい。ここでは、基板１００上に導電層を形成し、フォトマスクを用いて形成したレジストマスクによりエッチングすることで第１の配線層１０２を形成する。
なお、第１の配線層１０２上には、後の工程で半導体層及びソース配線（信号線）を形成するため、段差の箇所における配線切れ防止のため側面がテーパーを有するように加工することが好ましい。この工程でゲート配線（走査線）も同時に形成することができる。更には、画素部が有する容量線も形成することができる。なお、走査線とは、画素を選択する配線をいう。
次に、第１の配線層１０２を覆ってゲート絶縁層１０４を形成し、ゲート絶縁層１０４上に第１の半導体層１０６となる第１の半導体膜１５０、第２の半導体層１０８となる第２の半導体膜１５２、及び不純物半導体層１１０となる不純物半導体膜１５４を順に積層して形成する（図１１（Ｂ）を参照）。なお、少なくとも、ゲート絶縁層１０４となる膜、第１の半導体膜１５０及び第２の半導体膜１５２を連続して成膜することが好ましい。更に好ましくは、不純物半導体膜１５４まで連続して成膜する。少なくとも、ゲート絶縁層１０４、第１の半導体膜１５０及び第２の半導体膜１５２を大気に触れさせることなく連続して成膜することで、大気成分や大気中に浮遊する不純物元素によりこれらの層が汚染されずに、積層膜の各層の界面を形成することができる。そのため、ＴＦＴの電気的特性のばらつきを低減することができ、信頼性の高いＴＦＴを歩留まりよく作製することができる。
ゲート絶縁層１０４は、ＣＶＤ法またはスパッタリング法などを用いて形成することができる。例えば、ゲート絶縁層１０４は、５０ｎｍ以上、好ましくは５０ｎｍ以上４００ｎｍ以下、より好ましくは１５０ｎｍ以上３００ｎｍ以下となるように形成する。
なお、ゲート絶縁層１０４の形成後、第１の半導体膜１５０の成膜前に、密着性を向上させ、または酸化を防止するための層をゲート絶縁層１０４上に形成してもよい。このような酸化防止などを目的として設けられる層として、例えば、酸化窒化シリコン層を窒化シリコン層により挟んだ積層構造の層が挙げられる。
第１の半導体膜１５０は、ここではプラズマＣＶＤ法などを用いて微結晶シリコンにより形成することができる。なお、第１の半導体膜１５０の厚さは、１０ｎｍ以上５００ｎｍ以下とすればよい。微結晶半導体膜の厚さは、例えば、成膜工程におけるシランの流量と成膜時間により調整することができる。そして、成膜時には、酸素または窒素に代表される結晶化を阻害する成分を低減させ、シランなどの堆積性ガスの流量に対する水素などの希釈ガスの流量を大きくするとよい。このとき、堆積性ガスの流量に対する希釈ガスの流量を１０倍以上２０００倍以下、好ましくは５０倍以上２００倍以下とすればよい。このように形成することで、所謂、微結晶半導体層が形成される。
なお、本実施の形態の結晶性半導体層のキャリア移動度は、非晶質半導体層のキャリア移動度の約２倍以上２０倍以下である。そのため、結晶性半導体層により形成されるＴＦＴでは、非晶質半導体層を用いたＴＦＴと比較して、Ｉｄ−Ｖｇ曲線における立ち上がり部分の傾きが急峻となる。ここで、Ｉｄはドレイン電流であり、Ｖｇはゲート電圧である。なお、ドレイン電流とは、ソース電極とドレイン電極の間に流れる電流をいう。従って、結晶性半導体層をチャネル形成領域に用いたＴＦＴは、スイッチング素子としての応答性に優れ、高速動作が可能である。表示装置のスイッチング素子として、結晶性半導体層をチャネル形成領域に用いたＴＦＴを用いると、チャネル形成領域の面積（即ちＴＦＴの面積）を縮小することもできる。そして、駆動回路の一部または全体を画素部と同じ基板上に一体形成し、システムオンパネルを形成することもできる。
ところで、結晶性半導体層は、価電子制御を目的とした不純物元素を添加せずとも弱いｎ型の電気伝導性を示すことが多い。そのため、ＴＦＴのチャネル形成領域として機能する結晶性半導体層には、ｐ型を付与する不純物元素（例えば、ボロン）を成膜と同時に、または成膜した後に添加することで閾値電圧Ｖｔｈを調整してもよい。ｐ型を付与する不純物元素として例えばボロンがあり、ジボラン（化学式：Ｂ２Ｈ６）、３フッ化ボロン（化学式：ＢＦ３）などの不純物元素を含む気体を１ｐｐｍ〜１０００ｐｐｍ、好ましくは１〜１００ｐｐｍの割合で水素化シリコンに含ませることで形成するとよい。そして、結晶性半導体層中のボロンの濃度を、例えば１×１０１４〜６×１０１６ｃｍ−３とするとよい。
なお、第１の半導体膜１５０を形成する前に、プラズマＣＶＤ装置の反応室内を排気しつつ、シリコンまたはゲルマニウムを含む堆積性気体を導入して、反応室内の不純物元素を除去することで、成膜される膜の界面における不純物元素を低減することが可能であり、ＴＦＴの電気的特性を向上させることができる。
第２の半導体膜１５２は、第２の半導体層１０８となるものである。第２の半導体膜１５２は、プラズマＣＶＤ装置の反応室内において、シリコンを含む堆積性気体と水素を混合し、グロー放電プラズマにより形成する。このとき、第１の半導体膜１５０の成膜条件よりも、シリコンを含む堆積性気体に対する水素の流量を減らして結晶成長を低減する条件で成膜することで、第２の半導体層１０８の半導体膜における結晶成長が抑制され、オフ電流の低減に寄与するバッファ層を形成することができる。
ここで、第２の半導体層１０８が、従来の非晶質半導体と比較して欠陥が少なく価電子帯のバンド端（移動度端）における準位のテイル（裾）の傾きが急峻である秩序性の高い半導体により形成される場合について説明する。このような半導体層は、上記した結晶性半導体膜の形成ガス中に窒素を含むガスを混合させ、好ましくは第１の半導体膜１５０の成膜条件よりも堆積性気体に対する水素の流量比を小さくし、プラズマＣＶＤ法を用いることで、第２の半導体膜１５２における結晶成長が抑制されることで形成される。このとき、堆積性ガスの流量に対する希釈ガスの流量を１０倍以上２０００倍以下、好ましくは５０倍以上２００倍以下とすればよい。
なお、第２の半導体膜１５２の成膜初期には、第１の半導体膜１５０の成膜条件よりもシリコンを含む堆積性気体に対する水素の流量を減らすことで、第２の半導体層１０８に微結晶半導体領域を残存させることができる。または、上記条件よりも、シリコンを含む堆積性気体に対する水素の流量を更に減らしていくことで、第２の半導体層１０８を、非晶質半導体を含む層とすることができる。または、上記条件よりも、シリコンを含む堆積性気体に対する水素の流量を更に減らし、且つ窒素を含むガスを混合させることで、第２の半導体層１０８の非晶質半導体領域を大きく形成することができる。
なお、第２の半導体膜１５２の成膜初期においては、第１の半導体膜１５０を種結晶として、全体に膜が堆積される。その後は部分的に結晶成長が抑制され、錐状の微結晶半導体領域が成長する（成膜中期）。さらに、錐状の微結晶半導体領域の結晶成長が抑制され、上側に微結晶半導体領域を含まない第２の半導体膜１５２が形成される（成膜後期）。
不純物半導体層１１０は、不純物半導体膜１５４を形成し、これをエッチングして形成することができる。不純物半導体層１１０として導電型がｎ型のＴＦＴを形成する場合には、材料ガス中に、例えば不純物元素としてリンを添加すればよく、例えば水素化シリコンにフォスフィンを含む気体を加えることで形成することができる。または、導電型がｐ型のＴＦＴを形成する場合には、材料ガス中に、例えば不純物元素としてボロンを添加すればよく、例えば水素化シリコンにジボランを含む気体を加えることで形成することができる。不純物半導体層１１０は、結晶性半導体または非晶質半導体のどちらで形成してもよいが、好ましくは結晶性半導体により形成する。不純物半導体層１１０は第２の半導体層１０８と第２の配線層１１２とがオーミック接触できる厚さとすればよく、概ね２ｎｍ以上６０ｎｍ以下の厚さで形成するとよい。不純物半導体層１１０を可能な範囲で薄くすると、スループットを向上させることができる。なお、不純物半導体層１１０を結晶性半導体により形成する場合には、酸素または窒素に代表される結晶化を阻害する成分を低減させ、シランなどの堆積性ガスの流量に対する水素などの希釈ガスの流量を大きくすることで形成することができる。このとき、不純物半導体層１１０を非晶質半導体により形成する場合には、堆積性ガスの流量に対する希釈ガスの流量を１倍以上１０倍以下、好ましくは１倍以上５倍以下とすればよいが、結晶性半導体により形成する場合には、堆積性ガスの流量に対する希釈ガスの流量を１０倍以上２０００倍以下、好ましくは５０倍以上２００倍以下とすればよい。このように形成することで、所謂、微結晶半導体層が形成される。
なお、上述したように、ゲート絶縁層１０４から不純物半導体膜１５４までは連続して成膜することが好ましい（図１１（Ｂ）を参照）。マルチチャンバーのＣＶＤ装置を用いると、堆積する膜の種類毎に反応室を配することが可能であり、複数の異なる種類の膜を大気に触れさせることなく連続して成膜することができる。
図１４は、複数の反応室を備えたマルチ・チャンバー・プラズマＣＶＤ装置の一例の上断面を示す模式図である。この装置は、共通室２７２、ロード／アンロード室２７０、第１反応室２５０ａ、第２反応室２５０ｂ、第３反応室２５０ｃ及び第４反応室２５０ｄを備えている。ロード／アンロード室２７０のカセットに基板１００が装填されると、共通室２７２の搬送機構２７６によって各反応室に基板１００が搬出入される。共通室２７２と各反応室及びロード／アンロード室との間にはゲートバルブ２７４が備えられ、各反応室で行われる処理が互いに干渉しないように構成されている。各反応室は成膜する薄膜の種類に応じて使い分けることができる。例えば、第１反応室２５０ａでは絶縁膜を成膜し、第２反応室２５０ｂ及び第４反応室２５０ｄでは半導体膜を成膜し、第３反応室２５０ｃでは一導電型を付与する不純物元素が添加された半導体膜を成膜する。それぞれの薄膜は最適な成膜温度が異なるので、反応室を分けておくことで成膜温度の管理が容易となり、各薄膜を最適な温度で成膜することができる。さらに、同じ膜種を繰り返し成膜することができるので、成膜履歴に係る残留物の影響を排除することができる。なお、一の反応室で一の膜を成膜する構成としてもよいし、結晶性半導体膜と非晶質半導体膜のように、一の反応室で複数の膜を成膜する構成としてもよい。
各反応室には、排気手段としてターボ分子ポンプ２６４とドライポンプ２６６が接続されている。排気手段はこれらの真空ポンプの組み合わせに限定されるものではなく、概略１０−５Ｐａから１０−１Ｐａの真空度まで排気できるものであれば他の真空ポンプを用いてもよい。ただし、第２反応室２５０ｂでは、反応室内の圧力を概略１０−５Ｐａ以下まで到達させることができるようにクライオポンプ２６８が接続されていることが好ましい。これらの排気手段と各反応室との間にはバタフライバルブ２６０及びコンダクタンスバルブ２６２の一方または双方が設けられている。バタフライバルブ２６０を用いることで排気手段と反応室を遮断することができる。そして、コンダクタンスバルブ２６２を用いることで排気速度を調整し、各反応室の圧力を調節することができる。
なお、第２反応室２５０ｂに接続されているクライオポンプ２６８を用いることで、反応室内の圧力を１０−５Ｐａよりも低い圧力（望ましくは超高真空）とすることも可能である。本実施の形態では、第２反応室２５０ｂ内を１０−５Ｐａよりも低い圧力にすることで、半導体膜中への酸素などの大気成分の混入を防止することができる。その結果、半導体膜に含まれる酸素濃度を１×１０１６ｃｍ−３以下とすることができる。
ガス供給手段２５８は、成膜ガスが充填されているシリンダ、ストップバルブ及びマスフローコントローラなどで構成されている。ガス供給手段２５８ａは第１反応室２５０ａに接続され、絶縁膜を成膜するためのガスを供給する。ガス供給手段２５８ｂは第２反応室２５０ｂに接続され、半導体膜を成膜するためのガスを供給する。ガス供給手段２５８ｃは第３反応室２５０ｃに接続され、例えばｎ型の導電型を付与する不純物元素が添加された半導体材料ガスを供給する。ガス供給手段２５８ｄは第４反応室２５０ｄに接続され、半導体膜を成膜するためのガスを供給する。ガス供給手段２５８ｅはＡｒを供給する。ガス供給手段２５８ｆは反応室内のクリーニングに用いるエッチングガス（ここではＮＦ３ガス）を供給する。Ａｒガスとクリーニングに用いるエッチングガスはすべての反応室において用いられるため、ガス供給手段２５８ｅとガス供給手段２５８ｆはすべての反応室に接続されていることが好ましい。
なお、各反応室にはプラズマを生成するための高周波電力供給手段が連結されている。ここで、高周波電力供給手段には高周波電源２５２と整合器２５４が含まれる。ただし、これに限定されず、マイクロ波発生部が接続されていてもよい。発生させるプラズマとしては、例えばＲＦプラズマ、ＶＨＦプラズマ、マイクロ波プラズマが挙げられる。なお、ＲＦプラズマとＶＨＦプラズマを同時に発生させる（２周波励起させる）ことで堆積率が向上するため好ましい。
なお、ここで用いるプラズマはパルス変調プラズマであることが好ましい。パルス変調プラズマを用いることで、成膜時の堆積率が向上し、成膜時に発生するパーティクルを低減し、成膜される半導体膜の膜質及び厚さの均一性を向上させることができる。更には、プラズマ発生時の紫外線量を低減することができ、成膜される半導体膜中の欠陥数を低減することができる。
なお、同一の反応室内において、結晶性半導体膜、非晶質半導体膜、及び一導電型を付与する不純物元素が添加された不純物半導体膜を連続して成膜してもよい。具体的には、ゲート絶縁膜が形成された基板を反応室内に搬入し、そこで結晶性半導体膜、非晶質半導体膜、及び一導電型を付与する不純物元素が添加された半導体膜（不純物半導体膜）を連続して成膜する。同一の反応室内で結晶性半導体膜及び非晶質半導体膜を連続して成膜することで、結晶歪の少ない界面を形成することが可能である。そのため、界面に意図しない準位が形成されることを防ぐことができる。そして、界面に混入しうる大気成分を低減することができる。
なお、図示しないが、図１４に示すマルチ・チャンバー・プラズマＣＶＤ装置には予備室が連結されていてもよい。成膜前に予備室で基板を加熱しておくと、各反応室における成膜までの加熱時間を短縮することが可能であり、スループットを向上させることができる。
なお、上記説明したように連続して成膜することで、汚染源となりうる不純物元素によって界面が汚染されることなく、複数の膜を積層して形成することができる。そのため、ＴＦＴの電気的特性のばらつきを低減することができる。
上記に示すプラズマＣＶＤ装置を用いることで、各反応室で一種類の膜または組成の類似する複数種の膜を成膜することが可能であり、且つ大気に曝すことなく連続成膜することができる。そのため、既に成膜した膜の残留物及び大気に浮遊する不純物元素によって界面が汚染されることなく、複数の膜を積層して形成することができる。
プラズマＣＶＤ装置の反応室内は、フッ素ラジカルでクリーニングするとよい。そして、成膜前に反応室内に保護膜を成膜することが好ましい。
なお、用いることのできる装置は上記の図１４に示すものに限定されない。例えば、二の反応室が設けられたＣＶＤ装置を用いてもよい。このとき、一方の反応室（第１反応室）は、形成ガスに珪酸エチル（ＴＥＯＳ：化学式Ｓｉ（ＯＣ２Ｈ５）４）を用いた酸化シリコン膜の形成に用いる反応室とし、他方の反応室（第２の反応室）は、窒化シリコン膜、シリコン膜及び一導電型の不純物元素を含むシリコン膜の形成に用いる反応室とすればよい。または、前記第２の反応室のみを有する装置を用いてもよい。
次に、不純物半導体層１１０となる不純物半導体膜１５４上にレジストマスク１５６を形成する（図１１（Ｃ）を参照）。レジストマスク１５６は、フォトリソグラフィ法により形成することができる。または、インクジェット法などにより形成してもよい。または、コスト低減を目的として、印刷法により形成してもよいし、印刷法により形成した後にレーザー加工を行ってもよい。
次に、レジストマスク１５６を用いて、第１の半導体膜１５０、第２の半導体膜１５２、及び不純物半導体膜１５４をエッチングする。この処理により、これらの膜を素子毎に分離して、第１の半導体層１０６、第２の半導体層１５８及び不純物半導体層１６０を形成する（図１２（Ａ）を参照）。その後、レジストマスク１５６を除去する。
なお、このエッチング処理では、第１の半導体層１０６、第２の半導体層１５８及び不純物半導体層１６０が積層された積層体１６２がテーパー形状となるようにエッチングを行うことが好ましい。テーパー角は３０°以上９０°以下、好ましくは４０°以上８０°以下とする。積層体１６２をテーパー形状とすることで、後の工程でこれらの上に形成される層（例えば、導電膜１６４）の被覆性を向上させることができ、配線切れなどを防止することができる。
次に、積層体１６２上に導電膜１６４を形成する（図１２（Ｂ）を参照）。導電膜１６４は、スパッタリング法または真空蒸着法などを用いて形成すればよい。または、導電膜１６４は、Ａｇ、ＡｕまたはＣｕなどの導電性ナノペーストを用いてスクリーン印刷法またはインクジェット法などを用いて吐出し、焼成することで形成してもよい。
次に、導電膜１６４上にレジストマスク１６６を形成する（図１２（Ｃ）を参照）。レジストマスク１６６は、レジストマスク１５６と同様にフォトリソグラフィ法またはインクジェット法により形成することができる。または、コスト低減を目的として、印刷法により形成してもよいし、印刷法により形成した後にレーザー加工を行ってもよい。または、レジストマスクのサイズを調整するために酸素プラズマによるアッシングを行ってもよい。
次に、レジストマスク１６６を用いて導電膜１６４をエッチングし、導電膜１６４をパターン形成して第２の配線層１１２を形成する。エッチングにはウエットエッチングを用いることが好ましい。ウエットエッチングにより、導電膜１６４のうち、レジストマスク１６６から露出された部分が等方的にエッチングされる。その結果、導電膜はレジストマスク１６６の側面よりも内側まで後退し、第２の配線層１１２が形成される。この第２の配線層１１２はＴＦＴのソース電極及びドレイン電極のみならず、信号線も構成する。
次に、レジストマスク１６６が形成された状態で、第２の半導体層１５８及び不純物半導体層１６０をエッチングしてバックチャネル部を形成する。これにより、第２の半導体層１５８は一部を残してエッチングされ、第２の半導体層１０８及び不純物半導体層１１０が形成される。
ここで、エッチングはドライエッチングにより行うとよく、特に、酸素を含んだガスによるドライエッチングを行うとよい。酸素を含んだガスにより、レジストを後退させつつ不純物半導体層１１０と第２の半導体層１０８をエッチングすることができ、不純物半導体層１１０と、第２の半導体層１０８をテーパー形状にすることができるからである。エッチングガスとしては、例えば、４フッ化メタン（化学式：ＣＦ４）に酸素を含ませたエッチングガスまたは塩素に酸素を含ませたエッチングガスを用いる。不純物半導体層１１０と、第２の半導体層１０８をテーパー形状にすることで電界の集中を防ぎ、オフ電流を低減させることができる。
第２の半導体層１０８では、一部がエッチングされて凹部が設けられているが、凹部と重畳する第２の半導体層１０８の少なくとも一部が残存する厚さとすることが好ましい。不純物半導体層１１０と重畳する部分の第２の半導体層１０８は、ソース領域及びドレイン領域の形成プロセスにおいてエッチングされないが、この部分の厚さは概ね８０ｎｍ以上５００ｎｍ以下とするとよく、好ましくは１５０ｎｍ以上４００ｎｍ以下であり、更に好ましくは２００ｎｍ以上３００ｎｍ以下である。上記のように、第２の半導体層１０８を十分に厚くすることで、第１の半導体層１０６への不純物元素の混入などを防止することができる。このように、第２の半導体層１０８は、第１の半導体層１０６の保護層としても機能する。
次に、レジストマスク１６６を除去する。
なお、ここまでの工程により生じた、バックチャネル部に存在する残渣及びレジストマスク１６６の除去に用いたレジスト剥離液の成分などは電気的特性に影響を与えることが多い。そのため、これらを除去することを目的として、レジストマスク１６６を除去した後に、更なるエッチング、プラズマ処理及び洗浄のいずれか一または複数の工程を用いることで、電気的特性が良好な（例えば、オフ電流が小さい）ＴＦＴを作製することができる。
以上の工程により、図１に示すボトムゲート型のＴＦＴを形成することができる（図１３（Ａ）を参照）。なお、図２乃至図７に示すボトムゲート型のＴＦＴについても作製工程は上記と同様である。
次に、上記のように作製したＴＦＴを覆って保護層１１４を形成する（図１３（Ｂ）を参照）。保護層１１４は、ゲート絶縁層１０４と同様に形成することができる。
なお、図１に示すＴＦＴは画素トランジスタとして用いることができるため、ソース電極及びドレイン電極の一方が画素電極に接続されている。図１に示すＴＦＴにおいては、ソース電極及びドレイン電極の一方が、保護層１１４に設けられた開口部１１６を介して画素電極層１１８に接続されている。
画素電極層１１８は、スパッタリング法などを用いて形成することができる。ここでは、ＩＴＯをスパッタリング法により形成すればよい。
画素電極層１１８は、第２の配線層１１２などと同様に、全面に形成した後にレジストマスクなどを用いてエッチングを行い、パターン形成すればよい（図１３（Ｃ）を参照）。
なお、図示していないが、保護層１１４と画素電極層１１８との間に、画素電極層１１８の被形成面の平坦化を目的として、スピンコーティング法などにより有機樹脂層を形成してもよい。
なお、上記した説明では、ゲート電極と走査線とが同一の工程で形成され、ソース電極及びドレイン電極と信号線とが同一の工程で形成される場合について説明したが、開示する発明はこれに限定されない。電極と、該電極に接続される配線を別工程により形成してもよい。
なお、本実施の形態では、半導体材料としてシリコンを用いた場合について説明したが、これに限定されず、酸化物半導体を用いてもよいし、有機半導体を用いてもよい。
なお、本実施の形態では逆スタガ型のＴＦＴについて説明したが、これに限定されず、コプラナ型であってもよい。
なお、本実施の形態では半導体材料としてシリコンを用いたが、これに限定されず、ゲルマニウムを用いてもよい。シランに代えて、ＧｅＨ４、Ｇｅ２Ｈ６などの堆積性気体を用いればよい。
なお、上記説明に限定されず、ＴＦＴはＵ字型（コの字型または馬蹄型）であってもよい。図１５は、Ｕ字型のＴＦＴを示す。
なお、断面構造は、図１に示すものと同様である。基板３００は、図１における基板１００に相当する。第１の配線層３０２は、図１における第１の配線層１０２に相当する。ゲート絶縁層３０４は、図１におけるゲート絶縁層１０４に相当する。第１の半導体層３０６は、図１における第１の半導体層１０６に相当する。第２の半導体層３０８は、図１における第２の半導体層１０８に相当する。不純物半導体層３１０は、図１における不純物半導体層１１０に相当する。第２の配線層３１２は、図１における第２の配線層１１２に相当する。保護層３１４は、図１における保護層１１４に相当する。開口部３１６は、図１における開口部１１６に相当する。画素電極層３１８は、図１における画素電極層１１８に相当する。なお、図１５（Ａ）及び（Ｂ）においても、図１と同様に走査線と信号線の間に半導体層が設けられているが、図１５（Ａ）及び（Ｂ）では、走査線の一部が細く加工され、走査線と信号線の間の寄生容量が更に低減されている。
ＴＦＴを図１５（Ａ）に示す形状とすることで、該ＴＦＴの最大アイランド幅を拡大することができ、オン電流を大きくすることができる。更には、電気的特性のばらつきを低減することができる。この場合には点線で囲まれた領域に電流が回り込むため、オン電流を大きくすることができる。
または、ＴＦＴを図１５（Ｂ）に示す形状としてもよい。この場合にも点線で囲まれた領域を電流が回り込むため、オン電流を大きくすることができる。更には、第１の配線層により構成されるゲート電極の占有面積を縮小することができるため、開口率を向上させることができる。
以上、本実施の形態にて説明したように、半導体層のアイランド幅を部分的に拡大することで、第１の配線層と第２の配線層の間の寄生容量を増加させることなくオン電流を大きくすることができる。そのため、本実施の形態のＴＦＴを画素ＴＦＴに適用すると、画素を高速動作させることができる。または、半導体層の最大アイランド幅を変えることなくソースドレイン幅を狭くすることができるため、第１の配線層と第２の配線層の間の寄生容量を低減させることができる。そのため、本実施の形態のＴＦＴを画素ＴＦＴに適用すると、配線遅延を抑制し、画素を高速動作させることができる。
（実施の形態２）
本実施の形態では、実施の形態１にて説明したＴＦＴを搭載した表示パネルまたは発光パネルの一形態について、図面を参照して説明する。
本実施の形態の表示装置または発光装置では、画素部に接続される信号線駆動回路及び走査線駆動回路は別の基板（例えば、半導体基板またはＳＯＩ基板など）上に設けて接続してもよいし、画素回路と同一基板上に形成してもよい。
なお、別途形成した場合の接続方法は特に限定されるものではなく、公知のＣＯＧ法、ワイヤボンディング法またはＴＡＢ法などを用いることができる。また接続する位置は、電気的な接続が可能であるならば、特に限定されない。または、コントローラ、ＣＰＵ及びメモリなどを別途形成し、画素回路に接続してもよい。
図１６は、表示装置のブロック図を示す。図１６に示す表示装置は、表示素子を備えた画素を複数有する画素部４００と、各画素を選択する走査線駆動回路４０２と、選択された画素へのビデオ信号の入力を制御する信号線駆動回路４０３と、を有する。
なお、開示する発明の一である表示装置は図１６に示す形態に限定されない。すなわち、信号線駆動回路は、シフトレジスタとアナログスイッチのみを有する形態に限定されない。シフトレジスタとアナログスイッチに加え、バッファ、レベルシフタ、ソースフォロワなど、他の回路を有していてもよい。なお、シフトレジスタ及びアナログスイッチは必ずしも設ける必要はなく、例えば、シフトレジスタの代わりにデコーダ回路のような信号線の選択ができる別の回路を有していてもよいし、アナログスイッチの代わりにラッチなどを有していてもよい。
図１６に示す信号線駆動回路４０３は、シフトレジスタ４０４及びアナログスイッチ４０５を有する。シフトレジスタ４０４には、クロック信号（ＣＬＫ）とスタートパルス信号（ＳＰ）とが入力されている。クロック信号（ＣＬＫ）とスタートパルス信号（ＳＰ）とが入力されると、シフトレジスタ４０４においてタイミング信号が生成され、アナログスイッチ４０５に入力される。
なお、アナログスイッチ４０５には、ビデオ信号（ｖｉｄｅｏ ｓｉｇｎａｌ）が供給される。アナログスイッチ４０５は、入力されるタイミング信号に従ってビデオ信号をサンプリングし、後段の信号線に供給する。
図１６に示す走査線駆動回路４０２は、シフトレジスタ４０６及びバッファ４０７を有する。更には、レベルシフタを有していてもよい。走査線駆動回路４０２において、シフトレジスタ４０６にクロック信号（ＣＬＫ）及びスタートパルス信号（ＳＰ）が入力されることによって、選択信号が生成される。生成された選択信号はバッファ４０７において緩衝増幅され、対応する走査線に供給される。一の走査線には、１ラインのすべての画素トランジスタのゲートが接続されている。そして、動作時には１ライン分の画素トランジスタを一斉にオンにしなくてはならないので、バッファ４０７は大きな電流を流すことが可能な構成とする。
フルカラーの表示装置において、Ｒ（赤）、Ｇ（緑）、Ｂ（青）に対応するビデオ信号を、順にサンプリングして対応する信号線に供給する場合、シフトレジスタ４０４とアナログスイッチ４０５とを接続するための端子数は、アナログスイッチ４０５と画素部４００の信号線を接続するための端子数の１／３程度に相当する。よって、アナログスイッチ４０５を画素部４００と同一基板上に形成することで、アナログスイッチ４０５を画素部４００と異なる基板上に形成した場合に比べて、別途形成した基板の接続に用いる端子の数を抑えることができ、接続不良の発生確率を抑えて歩留まりを高めることができる。
なお、図１６の走査線駆動回路４０２は、シフトレジスタ４０６及びバッファ４０７を有するが、これに限定されず、シフトレジスタ４０６のみで走査線駆動回路４０２を構成してもよい。
なお、図１６に示す構成は、表示装置の一形態を示したものであり、信号線駆動回路と走査線駆動回路の構成はこれに限定されない。
次に、表示装置の一形態に相当する液晶表示パネル及び発光パネルの外観について、図１７及び図１８を参照して説明する。図１７（Ａ）は、第１の基板４１１上に形成された結晶性半導体層を有するＴＦＴ４２０及び液晶素子４２３を、第２の基板４１６との間にシール材４１５によって封止した、パネルの上面図を示す。図１７（Ｂ）は、図１７（Ａ）のＫ−Ｌにおける断面図に相当する。図１８は発光装置の場合を示す。なお、図１８は、図１７と異なる部分についてのみ符号を付している。
第１の基板４１１上に設けられた画素部４１２と、走査線駆動回路４１４と、を囲んで、シール材４１５が設けられている。そして、画素部４１２及び走査線駆動回路４１４の上に第２の基板４１６が設けられている。よって画素部４１２及び走査線駆動回路４１４は、第１の基板４１１とシール材４１５と第２の基板４１６とによって、液晶層４１８または充填材４３１と共に封止されている。そして、第１の基板４１１上のシール材４１５によって囲まれている領域とは異なる領域に信号線駆動回路４１３が実装されている。なお、信号線駆動回路４１３は、別途用意された基板上に結晶性半導体層を有するＴＦＴにより設けられたものである。なお、本実施の形態では、結晶性半導体層を有するＴＦＴを用いた信号線駆動回路４１３を、第１の基板４１１に貼り合わせる場合について説明するが、単結晶半導体を用いたＴＦＴで信号線駆動回路を形成し、貼り合わせることが好ましい。図１７では、信号線駆動回路４１３に含まれる、結晶性半導体層で形成されたＴＦＴ４１９を例示する。
第１の基板４１１上に設けられた画素部４１２は、複数のＴＦＴを有しており、図１７（Ｂ）には、画素部４１２に含まれるＴＦＴ４２０を例示している。なお、本実施の形態の発光装置においては、ＴＦＴ４２０は駆動用トランジスタであってもよいし、電流制御用トランジスタであってもよいし、消去用トランジスタであってもよい。ＴＦＴ４２０は実施の形態１で説明した結晶性半導体層を用いたＴＦＴに相当する。
液晶素子４２３が有する画素電極４２２は、ＴＦＴ４２０と配線４２８を介して電気的に接続されている。そして、液晶素子４２３の対向電極４２７は第２の基板４１６上に設けられている。画素電極４２２と対向電極４２７と液晶層４１８が重なっている部分が、液晶素子４２３に相当する。
発光素子４３０が有する画素電極は、ＴＦＴ４２０のソース電極またはドレイン電極と、配線を介して電気的に接続されている。そして本実施の形態では、発光素子４３０の共通電極と透光性を有する導電性材料層が電気的に接続されている。なお、発光素子４３０の構成は、本実施の形態に示した構成に限定されない。発光素子４３０の構成は、発光素子４３０から取り出す光の方向や、ＴＦＴ４２０の極性などに応じて決定することができる。
なお、第１の基板４１１及び第２の基板４１６の材料としては、ガラス、金属（例えばステンレス）、セラミックスまたはプラスチックなどを用いることができる。プラスチックとしては、ＦＲＰ（Ｆｉｂｅｒｇｌａｓｓ−Ｒｅｉｎｆｏｒｃｅｄ Ｐｌａｓｔｉｃｓ）板、ＰＶＦ（ポリビニルフルオライド）フィルム、ポリエステルフィルム、またはアクリル樹脂フィルムなどを用いることができる。または、アルミニウム箔をＰＶＦフィルムやポリエステルフィルムで挟んだ構造のシートを用いてもよい。
なお、スペーサ４２１はビーズスペーサであり、画素電極４２２と対向電極４２７との間に一定の距離（セルギャップ）を確保するために設けられている。なお、絶縁層を選択的にエッチングすることで得られるスペーサ（ポストスペーサ）を用いていてもよい。
なお、別途形成された信号線駆動回路４１３と、走査線駆動回路４１４及び画素部４１２に与えられる各種の信号（電位）は、ＦＰＣ４１７（Ｆｌｅｘｉｂｌｅ Ｐｒｉｎｔｅｄ Ｃｉｒｃｕｉｔ）から引き回し配線４２４及び引き回し配線４２５を介して供給される。
本実施の形態では、接続端子４２６が、液晶素子４２３が有する画素電極４２２と同じ導電層から形成されている。そして、引き回し配線４２４及び引き回し配線４２５は、配線４２８と同じ導電層で形成されている。
接続端子４２６とＦＰＣ４１７が有する端子は、異方性導電層４２９を介して電気的に接続されている。
なお、図示していないが、本実施の形態に示した液晶表示装置は、配向膜及び偏光板を有し、更にカラーフィルタや遮光層などを有していてもよい。
なお、発光素子４３０からの光の取り出し方向に位置する基板である第２の基板は透光性の基板を用いる。その場合には、ガラス板、プラスチック板、ポリエステルフィルムまたはアクリルフィルムなどの透光性を有する材料からなる基板を用いる。発光素子４３０からの光の取り出し方向が第１の基板の方向である場合には、第１の基板として透光性基板を用いる。
なお、充填材４３１としては、窒素やＡｒなどの不活性な気体、紫外線硬化樹脂または熱硬化樹脂などを用いることができ、ＰＶＣ（ポリビニルクロライド）、アクリル、ポリイミド、エポキシ樹脂、シリコーン樹脂、ＰＶＢ（ポリビニルブチラール）またはＥＶＡ（エチレンビニルアセテート）などを用いることができる。ここでは、例えば、窒素を用いるとよい。
なお、発光素子の射出面に偏光板、円偏光板（楕円偏光板を含む）、位相差板（λ／４板、λ／２板）またはカラーフィルタなどの光学フィルムを適宜設けてもよい。更には、偏光板または円偏光板に反射防止層を設けてもよい。
（実施の形態３）
本実施の形態は、実施の形態２にて説明した方法により作製した表示パネルまたは表示装置を表示部として組み込んだ電子機器について図１９乃至図２１を参照して説明する。このような電子機器としては、例えば、ビデオカメラ若しくはデジタルカメラなどのカメラ、ヘッドマウントディスプレイ（ゴーグル型ディスプレイ）、カーナビゲーション、プロジェクタ、カーステレオ、パーソナルコンピュータ、携帯情報端末（モバイルコンピュータ、携帯電話または電子書籍など）が挙げられる。それらの一例を図１９に示す。
図１９（Ａ）はテレビジョン装置を示す。表示パネルを筐体に組み込むことで、図１９（Ａ）に示すテレビジョン装置を完成させることができる。実施の形態２にて説明した作製方法を適用した表示パネルにより主画面５０３が形成され、その他付属設備としてスピーカ部５０９、操作スイッチなどが備えられている。
図１９（Ａ）に示すように、筐体５０１に実施の形態２にて説明した作製方法を適用した表示用パネル５０２が組み込まれ、受信機５０５により一般のテレビ放送の受信をはじめ、モデム５０４を介して有線または無線による通信ネットワークに接続することにより片方向（送信者から受信者）または双方向（送信者と受信者間、または受信者間同士）の情報通信をすることもできる。テレビジョン装置の操作は、筐体に組みこまれたスイッチまたはリモコン操作機５０６により行うことが可能であり、このリモコン操作機５０６にも、出力する情報を表示する表示部５０７が設けられていてもよい。
なお、テレビジョン装置にも、主画面５０３の他にサブ画面５０８を第２の表示パネルで形成し、チャンネルや音量などを表示する構成が付加されていてもよい。
図２０は、テレビジョン装置の主要な構成を示すブロック図を示している。表示パネル５２０には、画素部５２１が形成されている。信号線駆動回路５２２と走査線駆動回路５２３は、表示パネル５２０にＣＯＧ方式により実装されていてもよい。
その他の外部回路の構成として、映像信号の入力側では、チューナ５２４で受信した信号のうち、映像信号を増幅する映像信号増幅回路５２５と、そこから出力される信号を赤、緑、青の各色に対応した色信号に変換する映像信号処理回路５２６と、その映像信号を適切な入力仕様に変換するためのコントロール回路５２７などを有している。コントロール回路５２７は、走査線駆動回路５２３と信号線駆動回路５２２にそれぞれ信号を出力する。デジタル駆動する場合には、信号線側に信号分割回路５２８を設け、入力デジタル信号を整数個に分割して供給する構成としてもよい。
チューナ５２４で受信した信号のうち、音声信号は、音声信号増幅回路５２９に送られ、その出力は音声信号処理回路５３０を経てスピーカ５３３に供給される。制御回路５３１は受信局（受信周波数）、音量の制御信号を入力部５３２から受け、チューナ５２４及び音声信号処理回路５３０に信号を送出する。
勿論、本発明の一形態である表示装置はテレビジョン装置に限定されず、パーソナルコンピュータのモニタをはじめ、鉄道の駅や空港などにおける情報表示盤、または街頭における広告表示盤などの大面積の表示媒体にも適用することができる。そのため、これらの表示媒体の表示品質を向上させることができる。
主画面５０３及びサブ画面５０８の一方または双方に、実施の形態２で説明した作製方法を適用した表示パネルまたは表示装置を用いることで、テレビ装置の表示品質を高めることができる。
図１９（Ｂ）に示す携帯型のコンピュータは、本体５１１及び表示部５１２などを有する。表示部５１２に、実施の形態２で説明した表示装置の作製方法を適用した表示パネルまたは表示装置を用いることで、コンピュータの表示部の表示品質を高めることができる。
図２１は、携帯電話の一例を示し、図２１（Ａ）が正面図、図２１（Ｂ）が背面図、図２１（Ｃ）が２つの筐体をスライドさせたときの正面図である。図２１に示す携帯電話は、筐体５４１及び筐体５４２二つの筐体で構成されている。図２１に示す携帯電話は、携帯電話と携帯情報端末の双方の機能を備えており、コンピュータを内蔵し、音声通話以外にも様々なデータ処理が可能な所謂スマートフォンである。
筐体５４１は、表示部５４３、スピーカ５４４、マイクロフォン５４５、操作キー５４６、ポインティングデバイス５４７、表面カメラ用レンズ５４８、外部接続端子ジャック５４９及びイヤホン端子５５０などを備え、筐体５４２は、キーボード５５１、外部メモリスロット５５２、裏面カメラ５５３、ライト５５４などにより構成されている。アンテナは筐体５４１に内蔵されている。
なお、図２１に示す携帯電話は、上記の構成に加えて、非接触型ＩＣチップ、小型記録装置などを内蔵していてもよい。
重なり合った筐体５４１と筐体５４２（図２１（Ａ）に示す。）は、スライドさせることが可能であり、スライドさせることで図２１（Ｃ）のように展開する。表示部５４３には、実施の形態２で説明した表示装置の作製方法を適用した表示パネルまたは表示装置を組み込むことが可能である。なお、表示部５４３と表面カメラ用レンズ５４８を同一の面に備えているため、テレビ電話としての使用が可能である。更には、表示部５４３をファインダーとして用いることで、裏面カメラ５５３及びライト５５４で静止画及び動画の撮影が可能である。
スピーカ５４４及びマイクロフォン５４５を用いることで、図２１に示す携帯電話は、音声記録装置（録音装置）または音声再生装置として使用することができる。または、操作キー５４６により、電話の発着信操作、電子メールなどの簡単な情報入力操作、表示部に表示する画面のスクロール操作、表示部に表示する情報の選択などを行うカーソルの移動操作などが可能である。
なお、書類の作成、携帯情報端末としての使用など、取り扱う情報が多い場合は、キーボード５５１を用いると便利である。更に、重なり合った筐体５４１と筐体５４２（図２１（Ａ）を参照）をスライドさせることで、図２１（Ｃ）のように展開させることができる。携帯情報端末として使用する場合には、キーボード５５１及びポインティングデバイス５４７を用いて、円滑な操作でマウスの操作が可能である。外部接続端子ジャック５４９はＡＣアダプタ及びＵＳＢケーブルなどの各種ケーブルと接続可能であり、充電及びパーソナルコンピュータなどとのデータ通信が可能である。なお、外部メモリスロット５５２に記録媒体を挿入することで、より大量のデータ保存及び移動が可能になる。
筐体５４２の裏面（図２１（Ｂ）を参照）には、裏面カメラ５５３及びライト５５４を備え、表示部５４３をファインダーとして静止画及び動画の撮影が可能である。
なお、上記の機能構成に加えて、赤外線通信機能、ＵＳＢポート、テレビワンセグ受信機能、非接触ＩＣチップまたはイヤホンジャックなどを備えたものであってもよい。
本実施の形態にて説明した各種電子機器は、実施の形態１にて説明したＴＦＴ及び実施の形態２にて説明した表示装置の作製方法を適用して作製することができる。従って、作製コストを増大させることなく、表示部の表示品質の高い電子機器を作製することができる。
１００ 基板
１０２ 第１の配線層
１０４ ゲート絶縁層
１０６ 第１の半導体層
１０８ 第２の半導体層
１１０ 不純物半導体層
１１２ 第２の配線層
１１４ 保護層
１１６ 開口部
１１８ 画素電極層
１５０ 第１の半導体膜
１５２ 第２の半導体膜
１５４ 不純物半導体膜
１５６ レジストマスク
１５８ 第２の半導体層
１６０ 不純物半導体層
１６２ 積層体
１６４ 導電膜
１６６ レジストマスク
２００ 基板
２０２ 第１の配線層
２０４ ゲート絶縁層
２０６ 第１の半導体層
２０８ 第２の半導体層
２１０ 不純物半導体層
２１２ 第２の配線層
２１４ 保護層
２１６ 開口部
２１８ 画素電極層
２５０ａ 第１反応室
２５０ｂ 第２反応室
２５０ｃ 第３反応室
２５０ｄ 第４反応室
２５２ 高周波電源
２５４ 整合器
２５８ ガス供給手段
２５８ａ ガス供給手段
２５８ｂ ガス供給手段
２５８ｃ ガス供給手段
２５８ｄ ガス供給手段
２５８ｅ ガス供給手段
２５８ｆ ガス供給手段
２６０ バタフライバルブ
２６２ コンダクタンスバルブ
２６４ ターボ分子ポンプ
２６６ ドライポンプ
２６８ クライオポンプ
２７０ ロード／アンロード室
２７２ 共通室
２７４ ゲートバルブ
２７６ 搬送機構
３００ 基板
３０２ 第１の配線層
３０４ ゲート絶縁層
３０６ 第１の半導体層
３０８ 第２の半導体層
３１０ 不純物半導体層
３１２ 第２の配線層
３１４ 保護層
３１６ 開口部
３１８ 画素電極層
４００ 画素部
４０２ 走査線駆動回路
４０３ 信号線駆動回路
４０４ シフトレジスタ
４０５ アナログスイッチ
４０６ シフトレジスタ
４０７ バッファ
４１１ 基板
４１２ 画素部
４１３ 信号線駆動回路
４１４ 走査線駆動回路
４１５ シール材
４１６ 基板
４１７ ＦＰＣ
４１８ 液晶層
４１９ ＴＦＴ
４２０ ＴＦＴ
４２１ スペーサ
４２２ 画素電極
４２３ 液晶素子
４２４ 配線
４２５ 配線
４２６ 接続端子
４２７ 対向電極
４２８ 配線
４２９ 異方性導電層
４３０ 発光素子
４３１ 充填材
５０１ 筐体
５０２ 表示用パネル
５０３ 主画面
５０４ モデム
５０５ 受信機
５０６ リモコン操作機
５０７ 表示部
５０８ サブ画面
５０９ スピーカ部
５１１ 本体
５１２ 表示部
５２０ 表示パネル
５２１ 画素部
５２２ 信号線駆動回路
５２３ 走査線駆動回路
５２４ チューナ
５２５ 映像信号増幅回路
５２６ 映像信号処理回路
５２７ コントロール回路
５２８ 信号分割回路
５２９ 音声信号増幅回路
５３０ 音声信号処理回路
５３１ 制御回路
５３２ 入力部
５３３ スピーカ
５４１ 筐体
５４２ 筐体
５４３ 表示部
５４４ スピーカ
５４５ マイクロフォン
５４６ 操作キー
５４７ ポインティングデバイス
５４８ 表面カメラ用レンズ
５４９ 外部接続端子ジャック
５５０ イヤホン端子
５５１ キーボード
５５２ 外部メモリスロット
５５３ 裏面カメラ
５５４ ライト

Claims (2)

  1. 第１の配線層と、
    前記第１の配線層上のゲート絶縁層と、
    前記ゲート絶縁層上の第１の半導体層と、
    前記第１の半導体層上の第２の半導体層と、
    前記第２の半導体層上の第２の配線層と、を有し、
    前記第１の配線層は、ゲート電極として機能することができる領域を有し、
    前記第２の配線層は、ソース電極又はドレイン電極として機能することができる領域を有し、
    前記第１の半導体層は、トランジスタのチャネル幅方向と平行な方向に第１の幅を有する、第１の領域と、前記チャネル幅方向と平行な方向に第２の幅を有する、２つの第２の領域とからなり、
    前記第１の領域は、２つの前記第２の領域により挟まれており、
    前記第１の領域の前記チャネル幅方向における端部は、前記第２の領域の前記チャネル幅方向における端部よりも、突出しており、
    前記第１の領域は、前記トランジスタのチャネルとして機能することができる領域を有し、
    前記第２の領域は、前記第２の半導体層と重なる領域と、前記第２の半導体層と重ならない領域とを有し、
    前記第２の半導体層は、前記チャネル幅方向と平行な方向に、第３の幅を有し、
    前記第３の幅は前記第２の幅より小さく、
    前記第１の幅は前記第２の幅より大きいことを特徴とするトランジスタ。
  2. 第１の配線層と、
    前記第１の配線層上のゲート絶縁層と、
    前記ゲート絶縁層上の第１の半導体層と、
    前記第１の半導体層上の第２の半導体層と、
    前記第２の半導体層上の第２の配線層と、を有し、
    前記第１の配線層は、ゲート電極として機能することができる領域を有し、
    前記第２の配線層は、ソース電極又はドレイン電極として機能することができる領域を有し、
    前記第１の半導体層は、トランジスタのチャネル幅方向と平行な方向に第１の幅を有する、第１の領域と、前記チャネル幅方向と平行な方向に第２の幅を有する、２つの第２の領域とからなり、
    前記第１の領域は、２つの前記第２の領域により挟まれており、
    前記第１の領域の前記チャネル幅方向における端部は、前記第２の領域の前記チャネル幅方向における端部よりも、突出しており、
    前記第１の領域は、前記トランジスタのチャネルとして機能することができる領域を有し、
    前記第２の領域は、前記第２の半導体層と重なる領域と、前記第２の半導体層と重ならない領域とを有し、
    前記第２の半導体層は、前記チャネル幅方向と平行な方向に、第３の幅を有し、
    前記第３の幅は前記第２の幅より小さく、
    前記第１の幅は前記第２の幅より大きく、
    前記第１の配線層は、前記チャネル幅方向と平行な方向に第４の幅を有する、第３の領域と、前記チャネル幅方向と平行な方向に第５の幅を有する、２つの第４の領域とを有し、
    前記第３の領域は、２つの前記第４の領域により挟まれており、
    前記第３の領域の前記チャネル幅方向における端部は、前記第４の領域の前記チャネル幅方向における端部よりも、突出しており、
    前記第３の領域は、前記第１の領域と重なる領域を有し、
    前記第４の領域は、前記第２の領域と重なる領域を有し、
    前記第４の幅は、前記第５の幅より大きいことを特徴とするトランジスタ。
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Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8247276B2 (en) 2009-02-20 2012-08-21 Semiconductor Energy Laboratory Co., Ltd. Thin film transistor, method for manufacturing the same, and semiconductor device
US8735231B2 (en) 2010-08-26 2014-05-27 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of dual-gate thin film transistor
US8921948B2 (en) * 2011-01-12 2014-12-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US8536571B2 (en) * 2011-01-12 2013-09-17 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor device
US20120298998A1 (en) 2011-05-25 2012-11-29 Semiconductor Energy Laboratory Co., Ltd. Method for forming oxide semiconductor film, semiconductor device, and method for manufacturing semiconductor device
TWI595565B (zh) * 2011-06-17 2017-08-11 半導體能源研究所股份有限公司 半導體裝置及其製造方法
KR101506303B1 (ko) * 2011-09-29 2015-03-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치, 및 반도체 장치의 제작 방법
KR101976212B1 (ko) * 2011-10-24 2019-05-07 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제작 방법
US9082861B2 (en) * 2011-11-11 2015-07-14 Semiconductor Energy Laboratory Co., Ltd. Transistor with oxide semiconductor channel having protective layer
JP2013168341A (ja) * 2012-02-17 2013-08-29 Seiko Epson Corp 有機ｅｌ装置および電子機器
JP6009182B2 (ja) * 2012-03-13 2016-10-19 株式会社半導体エネルギー研究所 半導体装置
KR101951260B1 (ko) * 2012-03-15 2019-02-25 삼성디스플레이 주식회사 박막트랜지스터, 상기 박막트랜지스터를 포함하는 표시 장치 및 상기 박막트랜지스터를 포함하는 유기 발광 표시 장치
JP2013206994A (ja) * 2012-03-27 2013-10-07 Toppan Printing Co Ltd 薄膜トランジスタおよび画像表示装置
JP6016455B2 (ja) * 2012-05-23 2016-10-26 株式会社半導体エネルギー研究所 半導体装置
JP6076626B2 (ja) * 2012-06-14 2017-02-08 株式会社ジャパンディスプレイ 表示装置及びその製造方法
JP6285150B2 (ja) * 2012-11-16 2018-02-28 株式会社半導体エネルギー研究所 半導体装置
JP6326752B2 (ja) * 2013-09-12 2018-05-23 三菱電機株式会社 薄膜トランジスタおよびその製造方法
JP6219227B2 (ja) * 2014-05-12 2017-10-25 東京エレクトロン株式会社 ヒータ給電機構及びステージの温度制御方法
JP6325953B2 (ja) * 2014-09-16 2018-05-16 株式会社東芝 半導体装置の製造方法
CN104409509A (zh) * 2014-10-20 2015-03-11 深圳市华星光电技术有限公司 薄膜晶体管
TWI567805B (zh) * 2015-07-03 2017-01-21 友達光電股份有限公司 薄膜電晶體及其製作方法
KR102341644B1 (ko) * 2015-08-04 2021-12-21 삼성디스플레이 주식회사 액정 표시 장치 및 그 제조방법
KR102567318B1 (ko) * 2015-12-30 2023-08-16 엘지디스플레이 주식회사 박막 트랜지스터 및 그를 이용한 내장형 게이트 구동부를 갖는 표시 장치
JP6654997B2 (ja) 2016-11-10 2020-02-26 株式会社Ｊｏｌｅｄ 薄膜トランジスタ基板
CN108110013B (zh) * 2018-01-19 2021-01-08 京东方科技集团股份有限公司 阵列基板及其制备方法、显示装置

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS56122123A (en) 1980-03-03 1981-09-25 Shunpei Yamazaki Semiamorphous semiconductor
JP2635885B2 (ja) * 1992-06-09 1997-07-30 インターナショナル・ビジネス・マシーンズ・コーポレイション 薄膜トランジスタ及びアクティブマトリクス液晶表示装置
JPH08172202A (ja) * 1994-12-20 1996-07-02 Sharp Corp 薄膜トランジスタおよびその製造方法
US5677236A (en) * 1995-02-24 1997-10-14 Mitsui Toatsu Chemicals, Inc. Process for forming a thin microcrystalline silicon semiconductor film
US5539219A (en) * 1995-05-19 1996-07-23 Ois Optical Imaging Systems, Inc. Thin film transistor with reduced channel length for liquid crystal displays
JPH1187717A (ja) 1997-09-04 1999-03-30 Hitachi Ltd 半導体装置とアクティブマトリックス基板および液晶表示装置
US6323034B1 (en) * 1999-08-12 2001-11-27 Industrial Technology Research Institute Amorphous TFT process
JP4646368B2 (ja) 1999-08-31 2011-03-09 株式会社半導体エネルギー研究所 液晶表示装置の作製方法
JP3420201B2 (ja) * 1999-12-22 2003-06-23 日本電気株式会社 液晶表示装置
KR100494683B1 (ko) 2000-05-31 2005-06-13 비오이 하이디스 테크놀로지 주식회사 4-마스크를 이용한 박막 트랜지스터 액정표시장치의제조시에 사용하는 할프톤 노광 공정용 포토 마스크
JP2001343669A (ja) 2000-06-02 2001-12-14 Hitachi Ltd 液晶表示装置
JP4211250B2 (ja) 2000-10-12 2009-01-21 セイコーエプソン株式会社 トランジスタ及びそれを備える表示装置
KR20020042898A (ko) 2000-12-01 2002-06-08 구본준, 론 위라하디락사 액정표시장치용 어레이기판과 그 제조방법
JP4604440B2 (ja) 2002-02-22 2011-01-05 日本電気株式会社 チャネルエッチ型薄膜トランジスタ
JP4357844B2 (ja) 2003-01-10 2009-11-04 シャープ株式会社 電磁波検出器
JP4221314B2 (ja) 2004-02-10 2009-02-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜トランジスタとそれを用いた液晶表示装置およびその薄膜トランジスタの製造方法
EP1981086A4 (en) 2006-01-30 2011-06-29 Sharp Kk THIN FILM TRANSISTOR AND ACTIVE MATRIX SUBSTRATE AND DISPLAY ARRANGEMENT WITH SUCH A THIN FILM TRANSISTOR
JP2008124392A (ja) 2006-11-15 2008-05-29 Sharp Corp 半導体装置、その製造方法及び表示装置
US9176353B2 (en) * 2007-06-29 2015-11-03 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device
US7611930B2 (en) * 2007-08-17 2009-11-03 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing display device
KR101703511B1 (ko) * 2008-06-27 2017-02-07 가부시키가이샤 한도오따이 에네루기 켄큐쇼 박막 트랜지스터

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