JP6326752B2

JP6326752B2 - 薄膜トランジスタおよびその製造方法

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Publication number: JP6326752B2
Application number: JP2013189652A
Authority: JP
Inventors: 武司園田; 日野　輝重; 輝重日野
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2013-09-12
Filing date: 2013-09-12
Publication date: 2018-05-23
Anticipated expiration: 2033-09-12
Also published as: JP2015056549A

Description

本発明は、液晶表示装置やエレクトロルミネセンス表示装置等に用いられる薄膜トランジスタに関する。

薄膜トランジスタ（Thin-Film Transistor、以下、ＴＦＴと記す）は、スイッチング素子のひとつであり、たとえば液晶表示装置やエレクトロルミネセンス表示装置等のアレイ基板上にマトリクス状に複数形成されている。ＴＦＴの構造にはいくつかの種類があるが、半導体膜を用いたＭＯＳ型であってゲートが最下層にある逆スタガ型が一般的であり、その中でも半導体膜として非晶質シリコン（以下、α−Ｓｉと記すこともある）を用いたＴＦＴが多数量産されている。

α−Ｓｉ層をパターニングする際に、α−Ｓｉ層パターンのエッヂ部の仕上がり断面形状を順テーパー形状にすることにより、その上層に形成するソース・ドレイン電極配線層の被覆性（カバレッジ）を向上させ、ソース・ドレイン電極配線層の断線や電気的抵抗の増大を防止する方法が開示されている。（特許文献１）

特開平６−１９６４５１号公報（図６）

図８に、逆スタガ型ＴＦＴの平面配置の一例を示す。また、図９は、図８中においてＺ１−Ｚ２として示す部分の断面を示す図であり、バックライト等の光源からの光照射を受けている状況も図示している図である。

図８、９において、ゲート電極１０２上を覆うゲート絶縁膜１０３上に半導体層であるα−Ｓｉ層１０４とオーミックコンタクト層１０５とが形成されている。α−Ｓｉ層１０４とオーミックコンタクト層１０５上にはその両端を覆うようにしてソース・ドレイン電極１０６が形成されている。ここで、ソース・ドレイン電極１０６とα−Ｓｉ層１０４とが接触する領域をＡ１とし、領域Ａ１を上面視から見た際の幅に相当する長さを底辺距離Ｂ１とする。光源ＢＬからはゲート絶縁膜１０３、α−Ｓｉ層１０４、ソース・ドレイン電極１０６の順で光が到達するように光が照射される。

特許文献１に記載された技術においては、α−Ｓｉ層１０４のエッヂ部の断面形状をテーパー角度θ１１を有する順テーパー形状にすることにより、上層であるソース・ドレイン電極１０６のカバレッジを向上させる効果を奏しているが、そのテーパー角度についてはさらに詳細な検討が必要となる。

具体的には、α−Ｓｉ層エッヂ部の断面形状のテーパー角度θ１１が小さくなると、α−Ｓｉ層とソース・ドレイン電極との接触領域Ａ１の面積と底辺距離Ｂ１とが大きくなる。底辺距離Ｂ１が大きくなることで、光源ＢＬからの光エネルギーを受ける面積が大きくなり光リーク電流が増大し、さらに接触領域Ａ１の面積が大きいことで、ソース・ドレイン電極とα−Ｓｉ層との間の接合リーク電流が増大することとなる。

一方、逆にテーパー角度θ１１を大きくすることで、Ａ１とＢ１とを小さくする方法があるが、これについてはすでに記載したとおり、上層であるソース・ドレイン層のカバレッジが悪くなるため、ソース・ドレインの断線や高抵抗化という問題が生じることとなる。本発明はこのような問題を解消するためのものである。

本発明においては、基板上に形成されたゲート電極と、前記ゲート電極を覆うゲート絶縁膜と、前記ゲート絶縁膜上に形成された半導体層と、前記半導体層上に形成されたオーミックコンタクト層と、前記オーミックコンタクト層上に形成されて対向するソース電極とドレイン電極とを有し、前記ソース電極とドレイン電極の少なくとも一方は、前記半導体層のパターン端部と前記オーミックコンタクト層のパターン端部を覆い、前記半導体層のパターン端部のテーパー角が前記オーミックコンタクト層のテーパー角よりも大きく、前記オーミックコンタクト層のパターン端部において、断面視で、互いに傾きが異なる前記オーミックコンタクト層の端面と前記半導体層の端面とが当接することにより角部が形成されることを特徴としている。

半導体層を覆う配線の断線とリーク電流の発生とを抑制し、ＴＦＴ基板の信頼性と製造歩留りを向上させる。

ＴＦＴの断面図と、端面の拡大図実施の形態１のドライエッチング方法に用いる装置の模式説明図実施の形態１に係るＴＦＴのエッチング工程図実施の形態２に係るＴＦＴのエッチング工程図実施の形態２に係るＴＦＴのエッチング工程図実施の形態３のドライエッチング方法に用いる装置の模式説明図実施の形態４に係るＦＦＳの半導体層の断面図従来例に係るＴＦＴの平面配置図従来例に係るＴＦＴのα−Ｓｉ形状

実施の形態１．
＜ＴＦＴの構造＞
図1（ａ）は本発明に係るＴＦＴの断面図であり、図１（ｂ）は図１（ａ）の一部を拡大した図である。図１（ａ）において、基板１上にゲート電極２が形成され、ゲート電極２を覆うようにしてゲート絶縁膜３が形成されている。ゲート絶縁膜３上にα−Ｓｉ等からなる半導体層４とオーミックコンタクト層５が形成され、その上層にソース・ドレイン電極６が形成されている。なお、ソース電極とドレイン電極との間のオーミックコンタクト層５は除去されている。

次に、破線の円で囲んだ箇所について図１（ｂ）を用いて説明する。図１（ｂ）において、半導体層４のパターン端部がゲート絶縁膜３と接する箇所において、半導体層４はテーパー角θ１のテーパー形状になるように形成されている。同様に、オーミックコンタクト層５のパターン端部が下層の半導体層４と接する箇所において、オーミックコンタクト層５はテーパー角θ２のテーパー形状になるように形成されている。

また、ソース・ドレイン電極６と半導体層４とがテーパー形状において面として接触する領域をＡ２とし、領域Ａ２を上面視から見た際の幅に相当する長さを底辺距離Ｂ２とする。領域Ａ２は言いかえれば、半導体層４のパターンの端部でもある。本発明に係るＴＦＴにおいては、テーパー角θ１よりもテーパー角θ２を小さくすることを特徴としている。たとえば、テーパー角θ1を６５°〜７５°にし、テーパー角θ２を３０°〜４５°の形状にしてもいい。

ここで、半導体層４の領域Ａ２におけるテーパー角θ１は、図９で示したテーパー角θ１１よりも大きくすることができるが、その分、接触領域Ａ２の面積やドレイン電極６と接触する底辺距離Ｂ２を図９に示す形態よりも小さくできる。そのため、ソース・ドレイン電極と半導体層との間の接合リーク電流や、光リーク電流を減らすことができる。

一方、このようにテーパー角θ１を大きくするとドレイン電極６の被覆性は悪化するが、θ２の角度をθ１よりも小さくしているため、被覆性の悪化は最小限に抑制される。これにより、接合リーク電流や光リーク電流を低減でき、かつ被覆性（カバレッジ）にも問題がなく、断線、高抵抗化の不良発生が抑えられる。また、θ２を低くするとドレイン電極６とオーミックコンタクト層５との接合面積が増えるので、ソース・ドレイン電極と半導体層との間の電気的な抵抗を下げることができる。

＜ＴＦＴの製造方法＞
次に、以上説明したＴＦＴの構造に関する製造方法について説明する。ガラス等の透明絶縁材料からなる基板１上に、Ａｌ、Ｍｏ、Ｃｒ、Ｃｕ等の金属薄膜を成膜し、パターニングすることによりゲート電極２を形成する。ゲート電極２上にプラズマＣＶＤ等の方法によりＳｉＮやＳｉＯ２等のゲート絶縁膜３とα−Ｓｉ（ｉ）等の半導体層４とα−Ｓｉにリン等の元素を添加したα−Ｓｉ（ｎ）であるオーミックコンタクト層５を成膜した後、半導体層４とオーミックコンタクト層５とをパターニングする。半導体層としてα−Ｓｉを用いた場合、パターニングの際にはエッチングを行うが、一般にドライエッチング法が用いられる。ここで、ドライエッチング法の詳細については、本発明の特徴であるテーパー形状との関連があるので後に詳細に説明する。

次に、オーミックコンタクト層５上にＡｌ、Ｍｏ、Ｃｒ、Ｃｕ等の金属薄膜を成膜し、パターニングすることによりソース・ドレイン電極６を形成する。その後、ソース・ドレイン電極６で被覆されていないオーミクコンタクト層５を除去する。このようにして形成されたＴＦＴに適宜、画素電極（図示せず）をドレイン電極６に接続した画素素子をマトリクス状に配置したうえで、電界により光学的な変化を生じる液晶やＥＬのような材料を介して対向基板と接合することにより、液晶表示装置やエレクトロルミネセンス表示装置を形成する。

＜ドライエッチング方法＞
本実施の形態に係るＴＦＴの形成において、半導体層とオーミックコンタクト層とのパターニングに用いるドライエッチング法とパターニングのテーパー形状とを関連させながら以下説明する。

まず、図２に、エッチングを行う平行平板型反応性イオンエッチング装置の主要部を模式的に示した断面図を示す。図２において、１０はエッチング室、１１は上部電極、１２は基板ステージとなる下部電極、１３はエッチングガスの導入管、１４は真空ポンプ、１５は高周波電源（１３．５６ＭＨｚ）、１６はエッチング処理される基板を示す。

エッチングの方法について説明する。まず、処理される基板１６がエッチング室１０内に搬送されて下部電極１２上に配置される。ついで、真空ポンプ１４により１０^−３Ｐａ以下の圧力に排気されているエッチング室１０内にエッチングガスが導入される。エッチングガスはエッチング室１０外に設置したガス供給系（図示せず）より流量調節器（図示せず）を通じ、導入管１３を通ってから上部電極１１に設けられた多数の微小な穴を介してシャワー状にエッチング室１０内に拡散して導入される。

その後、高周波電源１５によって上部電極１１と下部電極１２との間に周波数１３．５６ＭＨｚの交流電圧が印加されてプラズマが生じ、基板１６上の膜がエッチングされる。なお、上部電極１１と下部電極１２は基板１６の温度上昇を防止するために水冷等で冷却が可能な構造となっている。

以上説明したようなドライエッチング装置を用いて、本実施の形態では以下説明するように２段階のエッチングを行った。まず、第１エッチング工程のパラメータについて説明をする。ここで用いた混合ガスは、塩素原子とフッ素原子と酸素原子を含むガスである。具体的には、ＳＦ_６：２４０ｓｃｃｍ、ＨＣｌ：２１０ｓｃｃｍ、Ｏ_２（酸素）：６５ｓｃｃｍの混合ガスであり、ガス圧力は３０Ｐａ、高周波電力が８００Wである。

次に、第２エッチング工程のパラメータについて説明をする。ここで用いた混合ガスは、塩素原子とフッ素原子を含むガスである。具体的には、ＳＦ_６：２４０ｓｃｃｍ、ＨＣｌ：２１０ｓｃｃｍの混合ガスであり、ガス圧力は３０Ｐａ、高周波電力が８００Wである。

エッチングは下部電極１２の上に基板１６を載置し、上記混合ガスの高周波プラズマ中で実施した。また、第１エッチング工程と第２エッチング工程との間にはエッチングガスの供給を停止して、エッチング室１０内を真空排気する時間を適宜設けている。

このような条件でエッチングした場合の半導体層４およびオーミックコンタクト層５のエッチング加工断面を図３（ａ）、図３（ｂ）に示す。図３（ａ）は、第１エッチング工程のエッチングを行った後の半導体層とオーミックコンタクト層の断面形状である。図３（ｂ）は、第２エッチング工程のエッチングを行った後の半導体層とオーミックコンタクト層の断面形状である。

図３（ａ）においては、半導体層４の上層のオーミックコンタクト層５がレジスト７をエッチングマスクとしてエッチングされた後の断面を示している。第１エッチング工程で用いるエッチング用の混合ガスにはＯ_２が含まれているため、オーミックコンタクト層５をエッチングする間にレジスト７もエッチングされることによりレジスト７の端部が後退し、オーミックコンタクト層５の端部のテーパー角度は比較的低く加工される。

一方、図３（ｂ）においては、レジスト７をエッチングマスクとして半導体層４をエッチングした状況を示している。第２エッチング工程で使用する混合ガスにおけるＯ_２の流量や分圧は、第１エッチング工程のそれよりも低いほうが望ましく、Ｏ_２を含まないのがなおよい。この場合、第２エッチング工程においては、第１エッチング工程に比べ、レジストに対するエッチングレートは低くなる。そのため、第２エッチング工程のエッチングにおけるレジストの後退スピードも遅くなり、半導体層４は膜厚方向にエッチングされやすく、その結果、半導体層４の端部は高いテーパー角度で加工される。

このように製造することにより図１で示したようなＴＦＴが得られ、接合リーク電流や光リーク電流を低減でき、かつ被覆性（カバレッジ）にも問題がなく、断線、高抵抗化の不良発生が抑えられる。

実施の形態２．
実施の形態１では、半導体層のテーパー角度よりもオーミックコンタクト層のテーパー角度を小さくしたが、さらに被覆性を高めたのが実施の形態２である。

実施の形態２に係るＴＦＴの半導体層の断面形状を図４に示す。
図４に示すように、オーミックコンタクト層５の端部Ｃに丸みを持たせることで、カバレッジが更に向上する。

このような形状を実現するために、図３（ｂ）において半導体層４のエッチングが完了した後、アッシング時間を通常より長めに実施する。かかるアッシングを行った後の断面図を図５に示す。図５において、オーミックコンタクト層５上のレジスト７のパターン端部は後退し、オーミックコンタクト層５が露出している。その後、再度、実施の形態１の第２エッチング工程を短時間行うことで、露出したオーミックコンタクト層５がエッチングされ、その結果オーミックコンタクト層５の端部Ｃが丸みを持つこととなる。

実施の形態３．
実施の形態１ではドライエチング工程のエッチングモードを特定しなかったが、かかるドライエッチング工程では、反応性イオンエッチング（ＲＩＥ）とプラズマエッチング（ＰＥ）を使い分けて半導体層を目的の形状にエッチングするのが実施の形態３に係るＴＦＴの製造方法である。

ＲＩＥはパターンが微細化したいときに、レジスト寸法通りにレジストよりも下層にある材料をエッチングするために用いられるエッチング方法であり、エッチングされた材料の断面形状は矩形に近い形状、つまりパターン端部のテーパー角度はほぼ９０°となる。

一方、ＰＥモードはＲＩＥモードに比べると等方性の影響が大きいエッチング方法である。
この二つのエッチング方法を組み合わせることで、本発明に係るエッチング断面形状を実現することができる。

図６は、実施の形態３で使用するエッチング装置の主要部を模式的に示した断面図であり、平行平板型で上部電極１１、下部電極１２ともに高周波電源１５と接続されているのが特徴である。それ以外の構造や付番については図２と同様であるので説明は省略する。

まず第１エッチング工程をＲＩＥモードで行い、図３（ａ）に示したような形状に加工する。その後、第２エッチング工程をＰＥモードで行うことで、図３（ｂ）に示すようにテーパー角度がθ1>θ2となるような半導体層とオーミックコンタクト層の断面形状を形成できる。すなわち、このようにエッチングモードをエッチングの途中で変更しても実施の形態１と同様の効果を得ることができる。この製造方法は、ＲＩＥモードの異方性エッチングとＰＥモードの等方性を利用したものである。

なお、本実施の形態３におけるエッチング条件は、第１エッチング工程ではＲＩＥモードであり、ガス流量：ＳＦ_６:９０ｓｃｃｍ、ＨＣｌ：５００ｓｃｃｍ、Ｈｅ：２３０ｓｃｃｍでガス圧力が３３Ｐａ、ＲＦパワーが９６０Ｗである。第２エッチング工程では、ＰＥモードであり、ガス流量がＣＦ_４：３００ｓｃｃｍ、Ｏ_２：３０ｓｃｃｍでガス圧が１０Ｐａ、ＲＦパワーが１８００Ｗである。

実施の形態４．
実施の形態１〜３で説明した半導体層の形状は、バックチャネルエッチ型ＴＦＴであれば適用できるものであり、さらにたとえばＦＦＳであっても半透過であっても適用が可能である。ＦＦＳの場合で例えば特開２０１０−１９１４１０号公報に記載しているように、半導体層パターン上にソース・ドレイン電極が当該パターンからはみ出さないように形成されている構造であっても、半導体層のテーパー加工部の上層を画素電極が覆うようなＦＦＳであれば、適用することは可能である。

このような構造でも半導体層のテーパー加工部やパターン端部から、下地に半導体層が無い領域にまで画素電極が延在して形成されているため、本発明の実施の形態に示す形状を適用することにより、画素電極の断線を防ぐことができる。すなわち、断線が懸念される対象としてはソース・ドレイン電極には限定されない。

このようにＦＦＳに適用した場合の半導体層の断面図を図７に示す。図７においては、透明導電膜等からなる画素電極８がテーパー角θ１、θ２を有する半導体層４やオーミックコンタクト層５のテーパー部を覆っており、画素電極８の被覆性が改善されていることがわかる。

また、本願発明においては、θ１とθ２の２種類のテーパー角度を例にとって説明したが、２種類には限らない。３種類以上としてもよい。その際においても、上層のテーパー角度を下層のテーパー角度よりも小さくすると本発明の実施の形態と同様の効果が得られる。

１基板、２ゲート配線、３ゲート絶縁層、４半導体層、
５オーミックコンタクト層、６ソース・ドレイン層、７レジスト、８画素電極
１１上部電極、１２下部電極、１３ガスの導入管、１４真空ポンプ、
１５高周波電源、１６エッチング処理される基板、
Ａ α−Ｓｉ(i)層とソース・ドレイン電極の接触距離、
Ｂ α−Ｓｉ(i)層の底辺距離
Ｃオーミックコンタクト層の端部、
θ１、θ２、θ１１テーパー角度

Claims

基板上に形成されたゲート電極と、前記ゲート電極を覆うゲート絶縁膜と、
前記ゲート絶縁膜上に形成された半導体層と、
前記半導体層上に形成されたオーミックコンタクト層と、
前記オーミックコンタクト層上に形成されて対向するソース電極とドレイン電極とを有し、
前記ソース電極とドレイン電極の少なくとも一方は、前記半導体層のパターン端部と前記オーミックコンタクト層のパターン端部を覆い、
前記半導体層のパターン端部のテーパー角が前記オーミックコンタクト層のテーパー角よりも大きく、
前記オーミックコンタクト層のパターン端部が前記半導体層と接する箇所において、
断面視で、互いに傾きが異なる前記オーミックコンタクト層の端面と前記半導体層の端面とが当接することにより角部が形成される
ことを特徴とする薄膜トランジスタ。
前記半導体層のパターン端部のテーパー角が、一定のテーパー角を有する
ことを特徴とする請求項１に記載の薄膜トランジスタ。
前記オーミックコンタクト層のパターン端部が丸みを帯びていることを特徴とする請求項１或いは請求項２に記載の薄膜トランジスタ。
基板上にゲート電極を形成する工程と、
前記ゲート電極を覆うようにしてゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に半導体層とオーミックコンタクト層とを成膜した後にパターン端部がテーパー形状を有するようにエッチングを行いパターニング形成する工程と、
前記オーミックコンタクト層の上層に導電膜を成膜して、少なくとも前記テーパー形状を覆うようにしてパターニングすることによりソース電極とドレイン電極とを形成する工程
と、
を備えており、
前記半導体層と前記オーミックコンタクト層とのパターニングの際のエッチングにおいて、
当該エッチングを２段階で行い、
第１エッチング工程においては、フッ素原子と塩素原子と酸素ガスを含む混合ガスを用い、
第２エッチング工程においては、酸素ガスを含まずにフッ素原子と塩素原子を含んだガスを用いることにより、
前記半導体層のパターン端部のテーパー角が前記オーミックコンタクト層のパターン端部のテーパー角よりも大きくなるように加工することを特徴とする薄膜トランジスタの製造方法。
前記半導体層と前記オーミックコンタクト層とのパターニングの際のエッチングにおいて前記第２エッチング工程の後にアッシングを行った後に、
再度、前記第２エッチング工程を行うことを特徴とする請求項４に記載の薄膜トランジスタの製造方法。
前記第１エッチング工程にはＲＩＥモードを用い、前記第２エッチング工程にはＰＥモードを用いることを特徴とする請求項４に記載の薄膜トランジスタの製造方法。