JPH07312425A - 薄膜トランジスタ、それに関連するテーパエッチング方法および多層膜形成方法ならびに画像表示装置 - Google Patents
薄膜トランジスタ、それに関連するテーパエッチング方法および多層膜形成方法ならびに画像表示装置Info
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- JPH07312425A JPH07312425A JP10313194A JP10313194A JPH07312425A JP H07312425 A JPH07312425 A JP H07312425A JP 10313194 A JP10313194 A JP 10313194A JP 10313194 A JP10313194 A JP 10313194A JP H07312425 A JPH07312425 A JP H07312425A
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Abstract
(57)【要約】
【目的】ＴＦＴを構成する多層膜に、テーパエッチング
を施すにあたり、各々の膜の側壁を所望のテーパ角を有
する理想的なテーパ形状に加工し、それにより各膜のカ
バレッジ性を向上させ、ラビング工程でのむらを防止
し、各膜で生ずる断線や短絡不良をなくすようにする。 【構成】ＴＦＴを構成する各膜をエッチング速度の異な
る多層構造とし、最下層部に用いる上層膜よりエッチン
グ速度が小なる膜の膜厚を、ドライエッチング法を用い
る場合は全膜厚の５〜２０％の範囲とし、ウエットエッ
チング法を用いる場合は、５０〜９０％の範囲として、
多層膜の側壁をテーパ状に加工する。
を施すにあたり、各々の膜の側壁を所望のテーパ角を有
する理想的なテーパ形状に加工し、それにより各膜のカ
バレッジ性を向上させ、ラビング工程でのむらを防止
し、各膜で生ずる断線や短絡不良をなくすようにする。 【構成】ＴＦＴを構成する各膜をエッチング速度の異な
る多層構造とし、最下層部に用いる上層膜よりエッチン
グ速度が小なる膜の膜厚を、ドライエッチング法を用い
る場合は全膜厚の５〜２０％の範囲とし、ウエットエッ
チング法を用いる場合は、５０〜９０％の範囲として、
多層膜の側壁をテーパ状に加工する。
Description
【０００１】
【産業上の利用分野】本発明は、薄膜トランジスタ(Thi
n-Film Transistor、以下、「ＴＦＴ」と記す）、それに
関連するテーパエッチング方法および多層膜形成方法な
らびに画像表示装置に係り、特に、各薄膜を所望のテー
パ角のテーパ形状にエッチング加工するＴＦＴとその形
成方法、それを用いて、ＴＦＴマトリクス回路基板を構
成して、液晶表示の画像装置に利用される技術に関す
る。
n-Film Transistor、以下、「ＴＦＴ」と記す）、それに
関連するテーパエッチング方法および多層膜形成方法な
らびに画像表示装置に係り、特に、各薄膜を所望のテー
パ角のテーパ形状にエッチング加工するＴＦＴとその形
成方法、それを用いて、ＴＦＴマトリクス回路基板を構
成して、液晶表示の画像装置に利用される技術に関す
る。
【０００２】
【従来の技術】最初に、従来技術に係る逆スタガ型ＴＦ
Ｔの構造について、図６を用いて説明する。図６は、逆
スタガ型ＴＦＴの一般的な断面構造図である。
Ｔの構造について、図６を用いて説明する。図６は、逆
スタガ型ＴＦＴの一般的な断面構造図である。
【０００３】ガラス等の絶縁性基板上にスイッチング素
子としてのＴＦＴをマトリクス状に多数個形成したＴＦ
Ｔマトリクス回路基板は、高画質液晶画像表示装置に組
み込まれている。上記ＴＦＴ（ここでは非晶質シリコン
(amorphous Silicon、以下ａ−Ｓｉと記す)を半導体膜
として用いたものを示す)のなかで、逆スタガ型ＴＦＴ
と言われる種類のＴＦＴがある。
子としてのＴＦＴをマトリクス状に多数個形成したＴＦ
Ｔマトリクス回路基板は、高画質液晶画像表示装置に組
み込まれている。上記ＴＦＴ（ここでは非晶質シリコン
(amorphous Silicon、以下ａ−Ｓｉと記す)を半導体膜
として用いたものを示す)のなかで、逆スタガ型ＴＦＴ
と言われる種類のＴＦＴがある。
【０００４】この逆スタガ型ＴＦＴは、図６に示される
構造を備え、絶縁性基板１は、ガラス等で、ゲート電極
２は、Ｃｒ膜で、ゲート絶縁膜３は、ＳｉＮ膜で、半導
体膜４は、ａ−Ｓｉ膜で、半導体膜５は、リンを添加し
たａ−Ｓｉ膜で、ドレイン電極６は、Ａｌ膜で、ソース
電極７は、Ａｌ膜で、ＩＴＯ膜８は、表示画素電極で、
保護膜９は、ＳｉＮ膜で、それぞれ構成されている。
構造を備え、絶縁性基板１は、ガラス等で、ゲート電極
２は、Ｃｒ膜で、ゲート絶縁膜３は、ＳｉＮ膜で、半導
体膜４は、ａ−Ｓｉ膜で、半導体膜５は、リンを添加し
たａ−Ｓｉ膜で、ドレイン電極６は、Ａｌ膜で、ソース
電極７は、Ａｌ膜で、ＩＴＯ膜８は、表示画素電極で、
保護膜９は、ＳｉＮ膜で、それぞれ構成されている。
【０００５】このＴＦＴを複数個マトリクス状に配置し
て、前記ゲート電極２の行同士を接続してゲート配線
(図示しない)とし、また前記ドレイン電極６の列同士を
接続してドレイン配線(図示しない)とし、各ソース電極
７を各表示画素電極８に接続することによって、ＴＦＴ
マトリクス回路基板が完成する。
て、前記ゲート電極２の行同士を接続してゲート配線
(図示しない)とし、また前記ドレイン電極６の列同士を
接続してドレイン配線(図示しない)とし、各ソース電極
７を各表示画素電極８に接続することによって、ＴＦＴ
マトリクス回路基板が完成する。
【０００６】このＴＦＴマトリクス回路基板の作製にお
いて、配線交差部での短絡防止を目的とした層間絶縁膜
(ゲート絶縁膜)の膜厚を増大させ、また、数多くあるエ
ッチング加工面段差を乗り越える配線の抵抗増加および
断線防止を目的とした配線膜厚の増大をさせることによ
って、ＴＦＴおよびＴＦＴマトリクス回路基板の歩留り
を確保していた。
いて、配線交差部での短絡防止を目的とした層間絶縁膜
(ゲート絶縁膜)の膜厚を増大させ、また、数多くあるエ
ッチング加工面段差を乗り越える配線の抵抗増加および
断線防止を目的とした配線膜厚の増大をさせることによ
って、ＴＦＴおよびＴＦＴマトリクス回路基板の歩留り
を確保していた。
【０００７】しかしながら、ゲート絶縁膜３、ソース電
極７、ドレイン電極６およびドレイン配線(図示しな
い)、保護膜９の膜厚が増大することによりＴＦＴ素子
の総膜厚が増加するため、各膜の成膜時間およびエッチ
ング加工時間等を要することになり、量産時におけるス
ループットの低下を招いていた。また、各膜の膜厚の増
大によって、膜の側壁でのカバレッジ性（膜の被覆性
能）が低下し、短絡や断線が発生するという問題があっ
た。
極７、ドレイン電極６およびドレイン配線(図示しな
い)、保護膜９の膜厚が増大することによりＴＦＴ素子
の総膜厚が増加するため、各膜の成膜時間およびエッチ
ング加工時間等を要することになり、量産時におけるス
ループットの低下を招いていた。また、各膜の膜厚の増
大によって、膜の側壁でのカバレッジ性（膜の被覆性
能）が低下し、短絡や断線が発生するという問題があっ
た。
【０００８】したがって、膜厚を増加しなくても、短絡
や断線が発生しないように、ＴＦＴを構成する各々の膜
のエッチング加工時に、側壁をテーパ状に形成し、カバ
レッジ性を向上させることが重要であり、このためにテ
ーパ状に加工を施すために様々な手法が考えられてい
る。
や断線が発生しないように、ＴＦＴを構成する各々の膜
のエッチング加工時に、側壁をテーパ状に形成し、カバ
レッジ性を向上させることが重要であり、このためにテ
ーパ状に加工を施すために様々な手法が考えられてい
る。
【０００９】例えば、その一つとして、特開平３−３６
７６９号公報に記載の技術のごとく、ゲート絶縁膜や保
護膜に用いるＳｉＮ膜の膜質を膜の深さ方向につれてエ
ッチング速度が小さくなるような多層膜構成とし、その
後のドライエッチング工程で、それらの多層膜をテーパ
状に加工していた。
７６９号公報に記載の技術のごとく、ゲート絶縁膜や保
護膜に用いるＳｉＮ膜の膜質を膜の深さ方向につれてエ
ッチング速度が小さくなるような多層膜構成とし、その
後のドライエッチング工程で、それらの多層膜をテーパ
状に加工していた。
【００１０】また、図９を用いてＴＦＴを構成する膜を
テーパ状に加工する他の技術について説明しよう。図９
は、従来技術に係る多層構造によるＴＦＴの断面図であ
る。
テーパ状に加工する他の技術について説明しよう。図９
は、従来技術に係る多層構造によるＴＦＴの断面図であ
る。
【００１１】ウエットエッチングの場合においては、電
極やバスラインに用いる金属膜(例えば、ＡｌやＣｒ膜)
を形成する場合に、図９(ａ)に示すように選択エッチン
グ性のある２種以上の異種金属５０、５１を用いた多層
構造とする。
極やバスラインに用いる金属膜(例えば、ＡｌやＣｒ膜)
を形成する場合に、図９(ａ)に示すように選択エッチン
グ性のある２種以上の異種金属５０、５１を用いた多層
構造とする。
【００１２】そして、レジスト５２をマスクにして、各
々の膜５１，５０のエッチング後に上層膜５１の再エッ
チング(後退エッチング)をおこなって、図９(ｂ)のよう
に、上層膜５１の側壁をテーパ状に加工していた。
々の膜５１，５０のエッチング後に上層膜５１の再エッ
チング(後退エッチング)をおこなって、図９(ｂ)のよう
に、上層膜５１の側壁をテーパ状に加工していた。
【００１３】このような技術は、例えば、特開平４−１
５５３１５号公報に開示されている。
５５３１５号公報に開示されている。
【００１４】
【発明が解決しようとする課題】上記従来技術は、ＴＦ
Ｔを構成する各膜のカバレッジ性を向上させるために、
各膜の側壁をテーパ状に加工する技術について述べてい
る。しかしながら、上記特開平３−３６７６９号公報に
記載の従来技術において、一つのＳｉＮ膜をテーパ状に
加工する場合、膜質(エッチング速度)を変化させた多層
膜の構成における膜厚とテーパ角の関係については何等
配慮がなされていないという問題点がある。
Ｔを構成する各膜のカバレッジ性を向上させるために、
各膜の側壁をテーパ状に加工する技術について述べてい
る。しかしながら、上記特開平３−３６７６９号公報に
記載の従来技術において、一つのＳｉＮ膜をテーパ状に
加工する場合、膜質(エッチング速度)を変化させた多層
膜の構成における膜厚とテーパ角の関係については何等
配慮がなされていないという問題点がある。
【００１５】以下、それを図７を用いて説明しよう。図
７は、多層膜の膜厚とエッチング時のテーパ形状の関係
を比較して示した多層膜の断面図である。
７は、多層膜の膜厚とエッチング時のテーパ形状の関係
を比較して示した多層膜の断面図である。
【００１６】下層部に用いる膜４１(エッチング速度が
小なる膜)の膜厚(ｄ1)と下層部に比較してエッチング速
度の大きい上層部に用いる膜４２(エッチング速度が大
なる膜)の膜厚(ｄ2)との関係は、ｄ1≫ｄ2であるとす
る。
小なる膜)の膜厚(ｄ1)と下層部に比較してエッチング速
度の大きい上層部に用いる膜４２(エッチング速度が大
なる膜)の膜厚(ｄ2)との関係は、ｄ1≫ｄ2であるとす
る。
【００１７】しかるときには、このような構成の膜厚Ｄ
（＝ｄ1＋ｄ2）のＳｉＮ膜をホトレジスト等をマスクと
してドライエッチングすると、図７(ｂ)のようなエッチ
ング形状となる。エッチング速度が大なる上層部に用い
る膜４２はサイドエッチングを促進する役割を果たすた
め全体的にはテーパ形状となるものの、図７(ｂ)の１０
に示すように局所的に逆テーパ形状になるという問題が
あった。
（＝ｄ1＋ｄ2）のＳｉＮ膜をホトレジスト等をマスクと
してドライエッチングすると、図７(ｂ)のようなエッチ
ング形状となる。エッチング速度が大なる上層部に用い
る膜４２はサイドエッチングを促進する役割を果たすた
め全体的にはテーパ形状となるものの、図７(ｂ)の１０
に示すように局所的に逆テーパ形状になるという問題が
あった。
【００１８】また、上記特開平４−１５５３１５号公報
に記載の従来技術である電極や配線に用いる金属膜(例
えばＡｌやＣｒ膜)を異種金属を用いた多層構造とし、
各々の膜のエッチング後に上層膜の再エッチング(後退
エッチング)をおこなう方法に関しては、再エッチング
しなければならない分だけ、ウエットエッチング工程の
回数が増加してしまうという問題があった。また、単層
膜で電極や配線を構成した場合はレジストと接する金属
膜の最上層でエッチング形状が急峻となるという問題が
あった。
に記載の従来技術である電極や配線に用いる金属膜(例
えばＡｌやＣｒ膜)を異種金属を用いた多層構造とし、
各々の膜のエッチング後に上層膜の再エッチング(後退
エッチング)をおこなう方法に関しては、再エッチング
しなければならない分だけ、ウエットエッチング工程の
回数が増加してしまうという問題があった。また、単層
膜で電極や配線を構成した場合はレジストと接する金属
膜の最上層でエッチング形状が急峻となるという問題が
あった。
【００１９】ドライエッチングで生じる図７(ｂ)のよう
なエッチング形状やウエットエッチング時に生ずる急峻
な形状であると様々な問題が生じてくる。以下、それを
図８を用いて説明する。
なエッチング形状やウエットエッチング時に生ずる急峻
な形状であると様々な問題が生じてくる。以下、それを
図８を用いて説明する。
【００２０】図８は、従来技術に係るＴＦＴの断面図で
ある。すなわち、ゲート電極膜および該バスライン膜の
場合では、ゲート絶縁膜を介した該ゲートとドレイン電
極および該バスライン間で短絡不良が発生する。また、
ゲート絶縁膜の場合では、図８に示すように(図８にお
いて、２’は、ゲート電極と同時に形成したドレイン配
線端子部、３は、ゲート絶縁膜、６’は、ドレイン配線
をそれぞれ示す)ドレイン配線端子部２’において、断
線不良が発生する。
ある。すなわち、ゲート電極膜および該バスライン膜の
場合では、ゲート絶縁膜を介した該ゲートとドレイン電
極および該バスライン間で短絡不良が発生する。また、
ゲート絶縁膜の場合では、図８に示すように(図８にお
いて、２’は、ゲート電極と同時に形成したドレイン配
線端子部、３は、ゲート絶縁膜、６’は、ドレイン配線
をそれぞれ示す)ドレイン配線端子部２’において、断
線不良が発生する。
【００２１】さらに、半導体膜の場合では、ソース・ド
レイン電極において断線不良が発生する。また、ソース
電極、ドレイン電極および該配線の場合では、保護膜の
カバレッジが不十分となり電蝕が発生しやすくなる。そ
れに重ねて、保護膜の場合では、液晶の配向膜のカバレ
ッジ不良やラビング工程でのむら等を生じてしまい、液
晶の配向不良が発生し、液晶表示装置としての表示品質
の低下を招くという問題があった。
レイン電極において断線不良が発生する。また、ソース
電極、ドレイン電極および該配線の場合では、保護膜の
カバレッジが不十分となり電蝕が発生しやすくなる。そ
れに重ねて、保護膜の場合では、液晶の配向膜のカバレ
ッジ不良やラビング工程でのむら等を生じてしまい、液
晶の配向不良が発生し、液晶表示装置としての表示品質
の低下を招くという問題があった。
【００２２】本発明は、上記従来技術の問題点を解決す
るためになされたもので、その目的は、ＴＦＴを構成す
る全ての膜にテーパエッチングを施して、テーパエッチ
ングの利点を最大限に引きだすこと、またＴＦＴを構成
する多層膜に、テーパエッチングを施すにあたり、各々
の膜の側壁を所望のテーパ角を有する理想的なテーパ形
状に加工し、それにより各膜のカバレッジ性を向上さ
せ、ラビング工程でのむらを防止し、各膜で生ずる断線
や短絡不良をなくすことにある。
るためになされたもので、その目的は、ＴＦＴを構成す
る全ての膜にテーパエッチングを施して、テーパエッチ
ングの利点を最大限に引きだすこと、またＴＦＴを構成
する多層膜に、テーパエッチングを施すにあたり、各々
の膜の側壁を所望のテーパ角を有する理想的なテーパ形
状に加工し、それにより各膜のカバレッジ性を向上さ
せ、ラビング工程でのむらを防止し、各膜で生ずる断線
や短絡不良をなくすことにある。
【００２３】さらに、上記ＴＦＴによりＴＦＴマトリク
ス回路基板を構成し、それを用いて表示品質の高い画像
表示装置を提供することにある。
ス回路基板を構成し、それを用いて表示品質の高い画像
表示装置を提供することにある。
【００２４】
【課題を解決するための手段】上記目的を達成するため
に、本発明の薄膜トランジスタに係る発明の構成は、ゲ
ート電極膜、ゲート絶縁膜、半導体膜、ソース・ドレイ
ン電極膜、表示画素電極膜、チャネルストッパ膜の各薄
膜および薄膜トランジスタを被覆する保護膜によって構
成される薄膜トランジスタにおいて、それら構成する全
ての膜の側壁をテーパ状に加工し、積層したものであ
る。
に、本発明の薄膜トランジスタに係る発明の構成は、ゲ
ート電極膜、ゲート絶縁膜、半導体膜、ソース・ドレイ
ン電極膜、表示画素電極膜、チャネルストッパ膜の各薄
膜および薄膜トランジスタを被覆する保護膜によって構
成される薄膜トランジスタにおいて、それら構成する全
ての膜の側壁をテーパ状に加工し、積層したものであ
る。
【００２５】次に、本発明のテーパエッチング方法に係
る発明の第一の構成は、ゲート電極膜、ゲート絶縁膜、
半導体膜、ソース・ドレイン電極膜、表示画素電極膜、
チャネルストッパ膜の各薄膜および薄膜トランジスタを
被覆する保護膜によって構成される薄膜トランジスタに
おいて、それら構成する全ての膜の側壁をテーパ状に加
工したものである。
る発明の第一の構成は、ゲート電極膜、ゲート絶縁膜、
半導体膜、ソース・ドレイン電極膜、表示画素電極膜、
チャネルストッパ膜の各薄膜および薄膜トランジスタを
被覆する保護膜によって構成される薄膜トランジスタに
おいて、それら構成する全ての膜の側壁をテーパ状に加
工したものである。
【００２６】さらに、本発明のテーパエッチング方法に
係る発明の第二の構成は、薄膜トランジスタを構成する
一つの膜が、エッチング速度の異なる少なくとも２層以
上の多層膜であって、下層部ほどエッチング速度が小な
る膜で上層部ほどエッチング速度が大なる膜であるとき
に、それをドライエッチングでエッチングするテーパエ
ッチング方法において、最下層部に用いるエッチング速
度が小なる膜を前記多層膜の膜厚全体に対して５〜２０
％の割合としたものである。
係る発明の第二の構成は、薄膜トランジスタを構成する
一つの膜が、エッチング速度の異なる少なくとも２層以
上の多層膜であって、下層部ほどエッチング速度が小な
る膜で上層部ほどエッチング速度が大なる膜であるとき
に、それをドライエッチングでエッチングするテーパエ
ッチング方法において、最下層部に用いるエッチング速
度が小なる膜を前記多層膜の膜厚全体に対して５〜２０
％の割合としたものである。
【００２７】また、本発明のテーパエッチング方法に係
る発明の第三の構成は、薄膜トランジスタを構成する一
つの膜が、エッチング速度の異なる少なくとも２層以上
の多層膜であって、下層部ほどエッチング速度が小なる
膜で上層部ほどエッチング速度が大なる膜であるとき
に、それをウエットエッチングでエッチングするテーパ
エッチング方法において、最下層部に用いるエッチング
速度が小なる膜を前記多層膜の膜厚全体に対して５０〜
９０％の割合としたものである。
る発明の第三の構成は、薄膜トランジスタを構成する一
つの膜が、エッチング速度の異なる少なくとも２層以上
の多層膜であって、下層部ほどエッチング速度が小なる
膜で上層部ほどエッチング速度が大なる膜であるとき
に、それをウエットエッチングでエッチングするテーパ
エッチング方法において、最下層部に用いるエッチング
速度が小なる膜を前記多層膜の膜厚全体に対して５０〜
９０％の割合としたものである。
【００２８】さらに、本発明の薄膜トランジスタに係る
発明の他の構成は、上記第二と第三の構成に係るテーパ
エッチング方法によって、前記多層膜が１０〜７０度の
範囲のテーパ角をなす側壁を傾斜状に加工したものであ
る。
発明の他の構成は、上記第二と第三の構成に係るテーパ
エッチング方法によって、前記多層膜が１０〜７０度の
範囲のテーパ角をなす側壁を傾斜状に加工したものであ
る。
【００２９】次に、本発明の多層膜形成方法に係る発明
の第一の構成は、薄膜トランジスタを構成するゲート電
極膜、ゲート絶縁膜、半導体膜、ソース・ドレイン電極
膜、表示画素電極膜、チャネルストッパ膜の各薄膜およ
び薄膜トランジスタを被覆する保護膜を多層膜として、
その多層膜はエッチング速度の異なる少なくとも２層以
上とし、下層部ほどエッチング速度が小なる膜で上層部
ほどエッチング速度が大なる膜に形成する多層膜形成方
法において、同一の成膜室で成膜条件を変化させて、積
層し形成したものである。
の第一の構成は、薄膜トランジスタを構成するゲート電
極膜、ゲート絶縁膜、半導体膜、ソース・ドレイン電極
膜、表示画素電極膜、チャネルストッパ膜の各薄膜およ
び薄膜トランジスタを被覆する保護膜を多層膜として、
その多層膜はエッチング速度の異なる少なくとも２層以
上とし、下層部ほどエッチング速度が小なる膜で上層部
ほどエッチング速度が大なる膜に形成する多層膜形成方
法において、同一の成膜室で成膜条件を変化させて、積
層し形成したものである。
【００３０】また、本発明の多層膜形成方法に係る発明
の第二の構成は、薄膜トランジスタを構成するゲート電
極膜、ゲート絶縁膜、半導体膜、ソース・ドレイン電極
膜、表示画素電極膜、チャネルストッパ膜の各薄膜およ
び薄膜トランジスタを被覆する保護膜を多層膜として、
その多層膜はエッチング速度の異なる少なくとも２層以
上とし、下層部ほどエッチング速度が小なる膜で上層部
ほどエッチング速度が大なる膜に形成する多層膜形成方
法において、少なくとも２つ以上の成膜室を有する装置
を用いて成膜条件を変化させて、積層し形成したもので
ある。
の第二の構成は、薄膜トランジスタを構成するゲート電
極膜、ゲート絶縁膜、半導体膜、ソース・ドレイン電極
膜、表示画素電極膜、チャネルストッパ膜の各薄膜およ
び薄膜トランジスタを被覆する保護膜を多層膜として、
その多層膜はエッチング速度の異なる少なくとも２層以
上とし、下層部ほどエッチング速度が小なる膜で上層部
ほどエッチング速度が大なる膜に形成する多層膜形成方
法において、少なくとも２つ以上の成膜室を有する装置
を用いて成膜条件を変化させて、積層し形成したもので
ある。
【００３１】さらにまた、本発明の多層膜形成方法に係
る発明の第三の構成は、上記第一と第二の構成の多層膜
形成方法において、上記第二と第三の構成のテーパエッ
チング方法を含むようにしたものである。
る発明の第三の構成は、上記第一と第二の構成の多層膜
形成方法において、上記第二と第三の構成のテーパエッ
チング方法を含むようにしたものである。
【００３２】次に、本発明の画像表示装置に係る発明の
構成は、上記第二と第三の構成のテーパエッチング方法
により形成された薄膜または保護膜によって構成された
薄膜トランジスタを同一絶縁性基板上に複数個マトリク
ス状に配置し、各々の前記薄膜トランジスタのゲート電
極同士を接続してゲート配線とし、ドレイン電極同士を
接続してドレイン配線とし、各ソース電極を各表示画素
電極に接続して、薄膜トランジスタマトリクス回路基板
を構成し、その薄膜トランジスタマトリクス回路基板に
設けられた表示画素電極に対向するように対向電極を設
け、しかも前記表示画素電極と前記対向電極との間隙に
液晶を充填、密閉して表示セルを構成したものである。
構成は、上記第二と第三の構成のテーパエッチング方法
により形成された薄膜または保護膜によって構成された
薄膜トランジスタを同一絶縁性基板上に複数個マトリク
ス状に配置し、各々の前記薄膜トランジスタのゲート電
極同士を接続してゲート配線とし、ドレイン電極同士を
接続してドレイン配線とし、各ソース電極を各表示画素
電極に接続して、薄膜トランジスタマトリクス回路基板
を構成し、その薄膜トランジスタマトリクス回路基板に
設けられた表示画素電極に対向するように対向電極を設
け、しかも前記表示画素電極と前記対向電極との間隙に
液晶を充填、密閉して表示セルを構成したものである。
【００３３】
【作用】以下、本発明特有の作用を、多層膜の膜厚とエ
ッチング速度の関係から、図３を用いて説明する。図３
は、本発明に係る多層膜の膜厚とエッチング時のテーパ
形状の関係を比較して示した多層膜の断面図である。
ッチング速度の関係から、図３を用いて説明する。図３
は、本発明に係る多層膜の膜厚とエッチング時のテーパ
形状の関係を比較して示した多層膜の断面図である。
【００３４】図３(ａ)に示すような構成の膜をドライエ
ッチング法を用いて加工をおこなった場合、エッチング
速度が大な上層部に用いる膜４２のエッチングが終了
し、エッチング速度が小なる下層部に用いる膜４１のエ
ッチング時には、エッチング速度が大なる上層部に用い
る膜４２は、エッチング速度が小なる下層部に用いる膜
膜４１のエッチング時間の間オーバエッチングの状態と
なり、上層部に用いる膜４２は、下層部に用いる膜４１
のエッチング中に全体的に後退エッチングが進行する。
このため、この上層部に用いる膜４２は、図３(ｂ)の様
な側壁がテーパ状のエッチング形状となる。
ッチング法を用いて加工をおこなった場合、エッチング
速度が大な上層部に用いる膜４２のエッチングが終了
し、エッチング速度が小なる下層部に用いる膜４１のエ
ッチング時には、エッチング速度が大なる上層部に用い
る膜４２は、エッチング速度が小なる下層部に用いる膜
膜４１のエッチング時間の間オーバエッチングの状態と
なり、上層部に用いる膜４２は、下層部に用いる膜４１
のエッチング中に全体的に後退エッチングが進行する。
このため、この上層部に用いる膜４２は、図３(ｂ)の様
な側壁がテーパ状のエッチング形状となる。
【００３５】ここで、全体の膜厚Ｄに対するエッチング
速度が小なる下層部に用いる膜４１膜の膜厚(ｄ1)の範
囲が重要である。すなわち、ドライエッチングをおこな
う場合、ｄ1の範囲は、全体の膜厚Ｄに対して、５〜２
０％が良く、この範囲の膜厚で、１０〜７０度のテーパ
角が得られる。
速度が小なる下層部に用いる膜４１膜の膜厚(ｄ1)の範
囲が重要である。すなわち、ドライエッチングをおこな
う場合、ｄ1の範囲は、全体の膜厚Ｄに対して、５〜２
０％が良く、この範囲の膜厚で、１０〜７０度のテーパ
角が得られる。
【００３６】しかし、ｄ1の割合が全体の膜厚Ｄに対し
て、２０％より大きい範囲であると、下層部に用いる膜
４１のエッチングに要する時間が長くなり上層部に用い
る膜４２の後退エッチング量が大きくなりすぎ、エッチ
ング形状が図７(ｂ)のように、上層部は逆テーパ形状に
なりやすくなる。
て、２０％より大きい範囲であると、下層部に用いる膜
４１のエッチングに要する時間が長くなり上層部に用い
る膜４２の後退エッチング量が大きくなりすぎ、エッチ
ング形状が図７(ｂ)のように、上層部は逆テーパ形状に
なりやすくなる。
【００３７】反面、ｄ1の割合が全体の膜厚Ｄに対し
て、５％より小さい範囲であると下層部に用いる膜４１
のエッチングに要する時間が短くなりすぎ、上層部に用
いる膜４２の後退エッチング量が大きくならず、十分な
テーパ角が得られない。
て、５％より小さい範囲であると下層部に用いる膜４１
のエッチングに要する時間が短くなりすぎ、上層部に用
いる膜４２の後退エッチング量が大きくならず、十分な
テーパ角が得られない。
【００３８】このように、本発明は、ＴＦＴを構成する
多層膜の各膜の膜厚を調整して、エッチングをおこな
い、側壁が所望の角度のテーパ角のテーパ形状を得よう
とするものである。
多層膜の各膜の膜厚を調整して、エッチングをおこな
い、側壁が所望の角度のテーパ角のテーパ形状を得よう
とするものである。
【００３９】同様に、ウエットエッチング法を用いて加
工を行う場合、エッチング速度が小なる下層部に用いら
れる膜４１の膜厚ｄ1の全体の膜厚Ｄに体する範囲は５
０〜９０％が良い。
工を行う場合、エッチング速度が小なる下層部に用いら
れる膜４１の膜厚ｄ1の全体の膜厚Ｄに体する範囲は５
０〜９０％が良い。
【００４０】なお、テーパ角は上層部と下層部の膜厚比
率、エッチング速度比、およびエッチング条件を変化さ
せることで制御することができる。さらに、ＴＦＴを構
成する全ての膜をテーパ形状にすれば、テーパエッチン
グ方法の利点を最大限に引きだすことができ、各膜のカ
バレッジ性が向上することになる。
率、エッチング速度比、およびエッチング条件を変化さ
せることで制御することができる。さらに、ＴＦＴを構
成する全ての膜をテーパ形状にすれば、テーパエッチン
グ方法の利点を最大限に引きだすことができ、各膜のカ
バレッジ性が向上することになる。
【００４１】
【実施例】以下、本発明の一実施例を、図１ないし図５
を用いて説明する。 〔本発明に係るＴＦＴとそれを用いた液晶表示装置の構
造〕先ず、図１および図２を用いて本発明に係るＴＦＴ
とそれを用いた液晶表示装置の構造について説明する。
を用いて説明する。 〔本発明に係るＴＦＴとそれを用いた液晶表示装置の構
造〕先ず、図１および図２を用いて本発明に係るＴＦＴ
とそれを用いた液晶表示装置の構造について説明する。
【００４２】図１は、構成する各々の膜をテーパ状に加
工した本発明に係るＴＦＴの断面図である。図２は、本
発明に係るＴＦＴをマトリクス回路基板とし、そのマト
リクス回路基板を用いた液晶表示装置の断面図である。
工した本発明に係るＴＦＴの断面図である。図２は、本
発明に係るＴＦＴをマトリクス回路基板とし、そのマト
リクス回路基板を用いた液晶表示装置の断面図である。
【００４３】図１によれば、各層を構成する膜の端面の
すべてが各々テーパ状に加工されているのが了解される
であろう。ここで、このＴＦＴは、図１に示される構造
を備え、絶縁性基板１は、ガラス等で、ゲート電極２
は、Ｃｒ膜で、ゲート絶縁膜３は、ＳｉＮ膜で、半導体
膜４は、ａ−Ｓｉ膜で、半導体膜５は、リンを添加した
ａ−Ｓｉ膜で、ドレイン電極６は、Ａｌ膜で、ソース電
極７は、Ａｌ膜で、ＩＴＯ膜８は、表示画素電極で、保
護膜９は、ＳｉＮ膜で、それぞれ構成されている。
すべてが各々テーパ状に加工されているのが了解される
であろう。ここで、このＴＦＴは、図１に示される構造
を備え、絶縁性基板１は、ガラス等で、ゲート電極２
は、Ｃｒ膜で、ゲート絶縁膜３は、ＳｉＮ膜で、半導体
膜４は、ａ−Ｓｉ膜で、半導体膜５は、リンを添加した
ａ−Ｓｉ膜で、ドレイン電極６は、Ａｌ膜で、ソース電
極７は、Ａｌ膜で、ＩＴＯ膜８は、表示画素電極で、保
護膜９は、ＳｉＮ膜で、それぞれ構成されている。
【００４４】上記のＴＦＴにより、マトリクス回路基板
を構成して、それによって液晶表示装置を製造すること
ができる。
を構成して、それによって液晶表示装置を製造すること
ができる。
【００４５】図２は、それを示したものであり、上から
順に、偏光板２０、ガラス基板１、カラーフィルタ２
１、保護膜２２、対向電極２３、配向膜２４、液晶２５
であり、その下に上述の構造からなるＴＦＴによるＴＦ
Ｔマトリクス回路基板３０があり、その下にまた、偏光
板２０を配して構成していることを示している。
順に、偏光板２０、ガラス基板１、カラーフィルタ２
１、保護膜２２、対向電極２３、配向膜２４、液晶２５
であり、その下に上述の構造からなるＴＦＴによるＴＦ
Ｔマトリクス回路基板３０があり、その下にまた、偏光
板２０を配して構成していることを示している。
【００４６】〔本発明に係るＴＦＴとそれを用いたＴＦ
Ｔマトリクス回路基板の製造方法〕次に、図３ないし図
５を用いて本発明に係るＴＦＴとそれを用いたＴＦＴマ
トリクス回路基板の製造方法について説明する。
Ｔマトリクス回路基板の製造方法〕次に、図３ないし図
５を用いて本発明に係るＴＦＴとそれを用いたＴＦＴマ
トリクス回路基板の製造方法について説明する。
【００４７】図３は、既に述べたように、本発明に係る
多層膜の膜厚とエッチング時のテーパ形状の関係を比較
して示した多層膜の断面図である。図４は、本発明に係
る多層膜を形成するためのインライン方式の成膜装置の
構成を模式的に示した図である。図５は、本発明に係る
多層膜を形成するためのセンターロボット方式の成膜装
置の構成を模式的に示した図である。
多層膜の膜厚とエッチング時のテーパ形状の関係を比較
して示した多層膜の断面図である。図４は、本発明に係
る多層膜を形成するためのインライン方式の成膜装置の
構成を模式的に示した図である。図５は、本発明に係る
多層膜を形成するためのセンターロボット方式の成膜装
置の構成を模式的に示した図である。
【００４８】ここで、図４は、インライン方式と言われ
る成膜装置の構成であって、基板１００を、ロード室１
０１より搬入し、１０２はスパッタ装置およびＣＶＤ装
置等である第１の成膜室１０２、スパッタ装置およびＣ
ＶＤ装置等である第２の成膜室１０３で、成膜をおこな
い、アンロード室１０４より搬出することを示してい
る。
る成膜装置の構成であって、基板１００を、ロード室１
０１より搬入し、１０２はスパッタ装置およびＣＶＤ装
置等である第１の成膜室１０２、スパッタ装置およびＣ
ＶＤ装置等である第２の成膜室１０３で、成膜をおこな
い、アンロード室１０４より搬出することを示してい
る。
【００４９】以下、ウエットエッチング法またはドライ
エッチング法を用いて構成膜の断面をテーパ状にした本
発明に係るＴＦＴを製造する手順およびそれらを平面上
に多数個配列した大画面の表示装置に用いるＴＦＴマト
リクス回路基板を製造する手順について説明しよう。
エッチング法を用いて構成膜の断面をテーパ状にした本
発明に係るＴＦＴを製造する手順およびそれらを平面上
に多数個配列した大画面の表示装置に用いるＴＦＴマト
リクス回路基板を製造する手順について説明しよう。
【００５０】(１) 図４に示すような少なくとも２つ以
上の成膜室を有するスパッタ装置を使用し、第１の成膜
室１０２では第１の成膜条件で、第２の成膜室１０３で
は第２の成膜条件で、ガラス基板１上に、スパッタリン
グ法によりエッチング速度の異なる積層膜(下層部には
エッチング速度が小なる膜を、上層部にはエッチング速
度が大なる膜を積層)としてＣｒ膜を成膜し、通常のホ
トリソグラフィ工程と硝酸第２セリウムアンモニウムの
水溶液によるウエットエッチングによりゲート電極２と
ゲート配線(図示しない)をテーパ状に形成する。
上の成膜室を有するスパッタ装置を使用し、第１の成膜
室１０２では第１の成膜条件で、第２の成膜室１０３で
は第２の成膜条件で、ガラス基板１上に、スパッタリン
グ法によりエッチング速度の異なる積層膜(下層部には
エッチング速度が小なる膜を、上層部にはエッチング速
度が大なる膜を積層)としてＣｒ膜を成膜し、通常のホ
トリソグラフィ工程と硝酸第２セリウムアンモニウムの
水溶液によるウエットエッチングによりゲート電極２と
ゲート配線(図示しない)をテーパ状に形成する。
【００５１】(２) プラズマＣＶＤ法によりゲート絶縁
層ＳｉＮ膜の積層膜３(下層部にはエッチング速度が小
なる膜を、上層部にはエッチング速度が大なる膜を積
層)、半導体層ａ−Ｓｉ膜の積層膜４(下層部にはエッチ
ング速度が小なる膜を、上層部にはエッチング速度が大
なる膜を積層)、オーミックコンタクト層ｎ形ａ−Ｓｉ
膜５を連続成膜し、通常のホトリソグラフィ工程とＳＦ
6とＢＣｌ3の混合ガスを用いたドライエッチングによ
り、ａ−Ｓｉ膜４(ｎ形ａ−Ｓｉ膜５を含む)をアイラン
ド形状にテーパ状に形成する。
層ＳｉＮ膜の積層膜３(下層部にはエッチング速度が小
なる膜を、上層部にはエッチング速度が大なる膜を積
層)、半導体層ａ−Ｓｉ膜の積層膜４(下層部にはエッチ
ング速度が小なる膜を、上層部にはエッチング速度が大
なる膜を積層)、オーミックコンタクト層ｎ形ａ−Ｓｉ
膜５を連続成膜し、通常のホトリソグラフィ工程とＳＦ
6とＢＣｌ3の混合ガスを用いたドライエッチングによ
り、ａ−Ｓｉ膜４(ｎ形ａ−Ｓｉ膜５を含む)をアイラン
ド形状にテーパ状に形成する。
【００５２】(３) 外部のドライバと接続するためのゲ
ート配線端子部(図示しない)上のＳｉＮ膜３を通常のホ
トリソグラフィ工程とＳＦ6ガスを用いたドライエッチ
ングにより除去する(テーパエッチング)。
ート配線端子部(図示しない)上のＳｉＮ膜３を通常のホ
トリソグラフィ工程とＳＦ6ガスを用いたドライエッチ
ングにより除去する(テーパエッチング)。
【００５３】(４) 図４に示すような少なくとも２つ以
上の成膜室を有するスパッタ装置を使用したスパッタリ
ング法により、エッチング速度の異なる積層膜(下層部
にはエッチング速度が小なる膜を、上層部にはエッチン
グ速度が大なる膜を積層)としてＩＴＯ膜を成膜し、通
常のホトリソグラフィ工程と塩酸・硝酸・水の混合液に
よるウエットエッチングにより表示画素電極８をテーパ
状に形成する。
上の成膜室を有するスパッタ装置を使用したスパッタリ
ング法により、エッチング速度の異なる積層膜(下層部
にはエッチング速度が小なる膜を、上層部にはエッチン
グ速度が大なる膜を積層)としてＩＴＯ膜を成膜し、通
常のホトリソグラフィ工程と塩酸・硝酸・水の混合液に
よるウエットエッチングにより表示画素電極８をテーパ
状に形成する。
【００５４】(５) 図４に示すような少なくとも２つ以
上の成膜室を有するスパッタ装置を使用したスパッタリ
ング法によりエッチング速度の異なる積層膜(下層部に
はエッチング速度が小なる膜を、上層部にはエッチング
速度が大なる膜を積層)としてＡｌ膜を成膜し、通常の
ホトリソグラフィ工程とリン酸・酢酸・硝酸・水の混合
液によるウエットエッチングによりソース電極６、ドレ
イン電極７、ドレイン配線(図示しない)をテーパ状に形
成する。
上の成膜室を有するスパッタ装置を使用したスパッタリ
ング法によりエッチング速度の異なる積層膜(下層部に
はエッチング速度が小なる膜を、上層部にはエッチング
速度が大なる膜を積層)としてＡｌ膜を成膜し、通常の
ホトリソグラフィ工程とリン酸・酢酸・硝酸・水の混合
液によるウエットエッチングによりソース電極６、ドレ
イン電極７、ドレイン配線(図示しない)をテーパ状に形
成する。
【００５５】(６) ソース電極７、ドレイン電極６をマ
スクにＴＦＴチャネル上のｎ形ａ−Ｓｉ膜５をＳＦ6と
ＢＣｌ3の混合ガスを用いたドライエッチングにより除
去する。
スクにＴＦＴチャネル上のｎ形ａ−Ｓｉ膜５をＳＦ6と
ＢＣｌ3の混合ガスを用いたドライエッチングにより除
去する。
【００５６】(７) 保護膜９として図４に示すような少
なくとも２つ以上の成膜室を有するＣＶＤ装置を使用し
たプラズマＣＶＤ法によりエッチング速度の異なる積層
膜（下層部にはエッチング速度が小なる膜を、上層部に
はエッチング速度が大なる膜を積層）としてＳｉＮ膜を
成膜する。
なくとも２つ以上の成膜室を有するＣＶＤ装置を使用し
たプラズマＣＶＤ法によりエッチング速度の異なる積層
膜（下層部にはエッチング速度が小なる膜を、上層部に
はエッチング速度が大なる膜を積層）としてＳｉＮ膜を
成膜する。
【００５７】そして、表示画素電極８およびゲート・ド
レイン配線端子部(図示しない)上のＳｉＮ膜９を通常の
ホトリソグラフィ工程とＳＦ6ガスを用いたドライエッ
チングにより除去する(テーパエッチング)。
レイン配線端子部(図示しない)上のＳｉＮ膜９を通常の
ホトリソグラフィ工程とＳＦ6ガスを用いたドライエッ
チングにより除去する(テーパエッチング)。
【００５８】さて、次に、図３を用いて本発明に係る多
層膜の膜厚とエッチング方法の関係について説明する。
本発明では、図３(ａ)に示すようにドライエッチング法
またはウエットエッチング法で加工をおこなうＴＦＴを
構成する各々の膜を同種の少なくとも２層以上の多層膜
構造とし、下層部に用いる膜４１(エッチング速度が小
なる膜)の膜厚(ｄ1)と下層部に比較してエッチング速度
の大きい上層部に用いる膜４２(エッチング速度が大な
る膜)の膜厚(ｄ2)との関係を、ドライエッチング法にて
加工する場合はｄ1の膜厚を全膜厚Ｄ(＝ｄ1＋ｄ2)に対
して、５〜２０％の範囲とするものである。
層膜の膜厚とエッチング方法の関係について説明する。
本発明では、図３(ａ)に示すようにドライエッチング法
またはウエットエッチング法で加工をおこなうＴＦＴを
構成する各々の膜を同種の少なくとも２層以上の多層膜
構造とし、下層部に用いる膜４１(エッチング速度が小
なる膜)の膜厚(ｄ1)と下層部に比較してエッチング速度
の大きい上層部に用いる膜４２(エッチング速度が大な
る膜)の膜厚(ｄ2)との関係を、ドライエッチング法にて
加工する場合はｄ1の膜厚を全膜厚Ｄ(＝ｄ1＋ｄ2)に対
して、５〜２０％の範囲とするものである。
【００５９】また、ウエットエッチング法にて加工する
場合は５０〜９０％の範囲とするものである。
場合は５０〜９０％の範囲とするものである。
【００６０】その後、レジスト等でパターンを形成後、
ドライエッチング法またはウエットエッチング法によ
り、図３（ｂ）のようにテーパ状に加工をおこなう。
ドライエッチング法またはウエットエッチング法によ
り、図３（ｂ）のようにテーパ状に加工をおこなう。
【００６１】上述の工程について言えば、(１)、(２)、
(４)、(５)、(７)の工程における多層膜の構成は、
(１)、(４)、(５)ではウエットエッチング法による形成
をおこなうため、上記のように各膜の５０〜９０％の割
合だけ下層部にエッチング速度が小なる膜を形成し、上
層部には下層部の膜に比較してエッチング速度が大なる
膜を形成した。
(４)、(５)、(７)の工程における多層膜の構成は、
(１)、(４)、(５)ではウエットエッチング法による形成
をおこなうため、上記のように各膜の５０〜９０％の割
合だけ下層部にエッチング速度が小なる膜を形成し、上
層部には下層部の膜に比較してエッチング速度が大なる
膜を形成した。
【００６２】また、(２)、(７)ではドライエッチング法
による形成をおこなうため、上記のように各膜の５〜２
０％の割合だけ下層部にエッチング速度が小なる膜を形
成し、上層部には下層部の膜に比較してエッチング速度
が大なる膜を形成した。
による形成をおこなうため、上記のように各膜の５〜２
０％の割合だけ下層部にエッチング速度が小なる膜を形
成し、上層部には下層部の膜に比較してエッチング速度
が大なる膜を形成した。
【００６３】このようにして、ＴＦＴマトリクス回路基
板を作製すれば、ＴＦＴのゲート電極２(ゲートバスラ
イン)、ゲート絶縁膜３、半導体膜４、ソース電極７・
ドレイン電極６(ドレインバスライン)、表示画素電極
８、保護膜９を１０〜７０度の範囲のテーパ状に再現性
良くエッチング加工することができるのである。
板を作製すれば、ＴＦＴのゲート電極２(ゲートバスラ
イン)、ゲート絶縁膜３、半導体膜４、ソース電極７・
ドレイン電極６(ドレインバスライン)、表示画素電極
８、保護膜９を１０〜７０度の範囲のテーパ状に再現性
良くエッチング加工することができるのである。
【００６４】よって、配線に関しては膜厚を増加させる
ことなくステップカバレッジ性を向上させることができ
断線不良等の低減が図ることができる。液晶の配向膜２
４に関しても同様にカバレッジが良好となり、ラビング
工程でのむらを防止できるので図２に示すようなＴＦＴ
マトリクス回路基板を用いた液晶表示装置を製作した場
合に表示品質の低下を招くことがない。
ことなくステップカバレッジ性を向上させることができ
断線不良等の低減が図ることができる。液晶の配向膜２
４に関しても同様にカバレッジが良好となり、ラビング
工程でのむらを防止できるので図２に示すようなＴＦＴ
マトリクス回路基板を用いた液晶表示装置を製作した場
合に表示品質の低下を招くことがない。
【００６５】なお、テーパ角は上層部と下層部の膜厚比
率、エッチング速度比、およびエッチング条件を変化さ
せることで制御することができる。
率、エッチング速度比、およびエッチング条件を変化さ
せることで制御することができる。
【００６６】エッチング方法について言えば、(１)〜
(７)の工程では主に電極膜はウエットエッチング、ＣＶ
Ｄ法で形成した膜はドライエッチングで加工を行った
が、各膜のエッチングはウエット法、ドライ法のどちら
を用いても構わない。
(７)の工程では主に電極膜はウエットエッチング、ＣＶ
Ｄ法で形成した膜はドライエッチングで加工を行った
が、各膜のエッチングはウエット法、ドライ法のどちら
を用いても構わない。
【００６７】また、本実施例では２層の積層膜としたが
３層以上の積層構造であっても構わない。図４では、成
膜装置には、第１の成膜室と第２の成膜室のみを示した
が、そういう場合は、第３以降の成膜室も存在しうる。
３層以上の積層構造であっても構わない。図４では、成
膜装置には、第１の成膜室と第２の成膜室のみを示した
が、そういう場合は、第３以降の成膜室も存在しうる。
【００６８】さらに、成膜の環境について言えば、上記
実施例では、図４のように多くの成膜室を有する装置を
使用し、各成膜条件に対応した成膜室を用いていたが、
成膜室を１つしか有しない装置で同一成膜室内で成膜条
件を変化させて２層以上積層しても構わない。また、多
くの成膜室を有する装置でも同一成膜室内で成膜条件を
変化させて２層以上積層してもなんら構わない。
実施例では、図４のように多くの成膜室を有する装置を
使用し、各成膜条件に対応した成膜室を用いていたが、
成膜室を１つしか有しない装置で同一成膜室内で成膜条
件を変化させて２層以上積層しても構わない。また、多
くの成膜室を有する装置でも同一成膜室内で成膜条件を
変化させて２層以上積層してもなんら構わない。
【００６９】また、成膜装置の構成について言えば、上
記実施例では、図４のインライン方式の成膜装置を例に
取り説明したが、図５に示すような搬送室１０５を有す
るセンターロボット方式の成膜装置であってもよい。こ
の場合は、ロード室１０１、スパッタ装置およびＣＶＤ
装置等である第１の成膜室１０２、スパッタ装置および
ＣＶＤ装置等である第２の成膜室１０３、アンロード室
１０４への基板１００の出入れを中央の搬送室１０５に
あるセンタロボット１０６がおこなうことになる。ここ
で、成膜室の数は、図５では、２室であるが１室および
３室以上であっても、素より差し支えない。
記実施例では、図４のインライン方式の成膜装置を例に
取り説明したが、図５に示すような搬送室１０５を有す
るセンターロボット方式の成膜装置であってもよい。こ
の場合は、ロード室１０１、スパッタ装置およびＣＶＤ
装置等である第１の成膜室１０２、スパッタ装置および
ＣＶＤ装置等である第２の成膜室１０３、アンロード室
１０４への基板１００の出入れを中央の搬送室１０５に
あるセンタロボット１０６がおこなうことになる。ここ
で、成膜室の数は、図５では、２室であるが１室および
３室以上であっても、素より差し支えない。
【００７０】
【発明の効果】本発明によれば、ＴＦＴを構成する全て
の膜にテーパエッチングを施して、テーパエッチングの
利点を最大限に引きだすことができる。また、ＴＦＴを
構成する多層膜に、テーパエッチングを施すにあたり、
各々の膜の側壁を所望のテーパ角を有する理想的なテー
パ形状に加工し、それにより各膜のカバレッジ性を向上
させ、ラビング工程でのむらを防止し、各膜で生ずる断
線や短絡不良をなくすことができる。
の膜にテーパエッチングを施して、テーパエッチングの
利点を最大限に引きだすことができる。また、ＴＦＴを
構成する多層膜に、テーパエッチングを施すにあたり、
各々の膜の側壁を所望のテーパ角を有する理想的なテー
パ形状に加工し、それにより各膜のカバレッジ性を向上
させ、ラビング工程でのむらを防止し、各膜で生ずる断
線や短絡不良をなくすことができる。
【００７１】さらに、上記ＴＦＴによりＴＦＴマトリク
ス回路基板を構成し、それを用いて表示品質の高い画像
表示装置を提供することができる。
ス回路基板を構成し、それを用いて表示品質の高い画像
表示装置を提供することができる。
【図１】構成する各々の膜をテーパ状に加工した本発明
に係るＴＦＴの断面図である。
に係るＴＦＴの断面図である。
【図２】本発明に係るＴＦＴをマトリクス回路基板と
し、そのマトリクス回路基板を用いた液晶表示装置の断
面図である。
し、そのマトリクス回路基板を用いた液晶表示装置の断
面図である。
【図３】本発明に係る多層膜の膜厚とエッチング時のテ
ーパ形状の関係を比較して示した多層膜の断面図であ
る。
ーパ形状の関係を比較して示した多層膜の断面図であ
る。
【図４】本発明に係る多層膜を形成するためのインライ
ン方式の成膜装置の構成を模式的に示した図である。
ン方式の成膜装置の構成を模式的に示した図である。
【図５】本発明に係る多層膜を形成するためのセンター
ロボット方式の成膜装置の構成を模式的に示した図であ
る。
ロボット方式の成膜装置の構成を模式的に示した図であ
る。
【図６】逆スタガ型ＴＦＴの一般的な断面構造図であ
る。
る。
【図７】多層膜の膜厚とエッチング時のテーパ形状の関
係を比較して示した多層膜の断面図である。
係を比較して示した多層膜の断面図である。
【図８】従来技術に係るＴＦＴの断面図である。
【図９】従来技術に係る多層構造によるＴＦＴの断面図
である。
である。
１…ガラス基板 ２…ゲート電極 ２’…ゲート電極と同時に形成するドレイン配線の端子 ３…ゲート絶縁層 ４…半導体層ａ−Ｓｉ膜 ５…オーミックコンタクト層ｎ形ａ−Ｓｉ膜 ６…ドレイン電極 ６’…ドレイン配線 ７…ソース電極 ８…表示画素電極 ９…
保護膜(ＳｉＮ膜) １０…逆テーパ部 ２０…偏光板 ２１…カラーフィルタ
２２…保護膜 ２３…対向電極 ２４…配向膜
２５…液晶 ３０…ＴＦＴマトリクス基板 ４１…上層部に用いる膜 ４２…下層部に用いる膜 ５０…金属膜Ａ ５１…Ａと選択エッチング
性のある金属膜Ｂ ５２…レジスト １００…基板 １０１…ロード室 １
０２…第１の成膜室 １０３…第２の成膜室 １０４…アンロード室 １
０５…搬送室 １０６…センタロボット
保護膜(ＳｉＮ膜) １０…逆テーパ部 ２０…偏光板 ２１…カラーフィルタ
２２…保護膜 ２３…対向電極 ２４…配向膜
２５…液晶 ３０…ＴＦＴマトリクス基板 ４１…上層部に用いる膜 ４２…下層部に用いる膜 ５０…金属膜Ａ ５１…Ａと選択エッチング
性のある金属膜Ｂ ５２…レジスト １００…基板 １０１…ロード室 １
０２…第１の成膜室 １０３…第２の成膜室 １０４…アンロード室 １
０５…搬送室 １０６…センタロボット
───────────────────────────────────────────────────── フロントページの続き (72)発明者 斉藤 裕 神奈川県横浜市戸塚区吉田町292番地 株 式会社日立製作所生産技術研究所内
Claims (9)
- 【請求項１】 ゲート電極膜、ゲート絶縁膜、半導体
膜、ソース・ドレイン電極膜、表示画素電極膜、チャネ
ルストッパ膜の各薄膜および薄膜トランジスタを被覆す
る保護膜によって構成される薄膜トランジスタにおい
て、それら構成する全ての膜の側壁をテーパ状に加工
し、積層したことを特徴とする薄膜トランジスタ。 - 【請求項２】 ゲート電極膜、ゲート絶縁膜、半導体
膜、ソース・ドレイン電極膜、表示画素電極膜、チャネ
ルストッパ膜の各薄膜および薄膜トランジスタを被覆す
る保護膜によって構成される薄膜トランジスタにおい
て、それら構成する全ての膜の側壁をテーパ状に加工す
ることを特徴とするテーパエッチング方法。 - 【請求項３】 薄膜トランジスタを構成する一つの膜
が、エッチング速度の異なる少なくとも２層以上の多層
膜であって、下層部ほどエッチング速度が小なる膜で上
層部ほどエッチング速度が大なる膜であるときに、それ
をドライエッチングでエッチングするテーパエッチング
方法において、最下層部に用いるエッチング速度が小な
る膜を前記多層膜の膜厚全体に対して５〜２０％の割合
としたことを特徴とするテーパエッチング方法。 - 【請求項４】 薄膜トランジスタを構成する一つの膜
が、エッチング速度の異なる少なくとも２層以上の多層
膜であって、下層部ほどエッチング速度が小なる膜で上
層部ほどエッチング速度が大なる膜であるときに、それ
をウエットエッチングでエッチングするテーパエッチン
グ方法において、最下層部に用いるエッチング速度が小
なる膜を前記多層膜の膜厚全体に対して５０〜９０％の
割合としたことを特徴とするテーパエッチング方法。 - 【請求項５】 請求項３または請求項４記載のテーパエ
ッチング方法によって、前記多層膜が１０〜７０度の範
囲のテーパ角をなす側壁を傾斜状に加工したことを特徴
とする薄膜トランジスタ。 - 【請求項６】 薄膜トランジスタを構成するゲート電極
膜、ゲート絶縁膜、半導体膜、ソース・ドレイン電極
膜、表示画素電極膜、チャネルストッパ膜の各薄膜およ
び薄膜トランジスタを被覆する保護膜を多層膜として、
その多層膜はエッチング速度の異なる少なくとも２層以
上とし、下層部ほどエッチング速度が小なる膜で上層部
ほどエッチング速度が大なる膜に形成する多層膜形成方
法において、同一の成膜室で成膜条件を変化させて、積
層し形成したことを特徴とする多層膜形成方法。 - 【請求項７】 薄膜トランジスタを構成するゲート電極
膜、ゲート絶縁膜、半導体膜、ソース・ドレイン電極
膜、表示画素電極膜、チャネルストッパ膜の各薄膜およ
び薄膜トランジスタを被覆する保護膜を多層膜として、
その多層膜はエッチング速度の異なる少なくとも２層以
上とし、下層部ほどエッチング速度が小なる膜で上層部
ほどエッチング速度が大なる膜に形成する多層膜形成方
法において、少なくとも２つ以上の成膜室を有する装置
を用いて成膜条件を変化させて、積層し形成したことを
特徴とする多層膜形成方法。 - 【請求項８】 請求項３または請求項４記載のテーパエ
ッチング方法を含むことを特徴とする請求項６および請
求項７記載のいずれかの多層膜形成方法 - 【請求項９】 請求項３または請求項４記載のテーパエ
ッチング方法により形成された薄膜または保護膜によっ
て構成された薄膜トランジスタを同一絶縁性基板上に複
数個マトリクス状に配置し、各々の前記薄膜トランジス
タのゲート電極同士を接続してゲート配線とし、ドレイ
ン電極同士を接続してドレイン配線とし、各ソース電極
を各表示画素電極に接続して、薄膜トランジスタマトリ
クス回路基板を構成し、その薄膜トランジスタマトリク
ス回路基板に設けられた表示画素電極に対向するように
対向電極を設け、しかも前記表示画素電極と前記対向電
極との間隙に液晶を充填、密閉して表示セルを構成した
ことを特徴とする画像表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10313194A JPH07312425A (ja) | 1994-05-18 | 1994-05-18 | 薄膜トランジスタ、それに関連するテーパエッチング方法および多層膜形成方法ならびに画像表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10313194A JPH07312425A (ja) | 1994-05-18 | 1994-05-18 | 薄膜トランジスタ、それに関連するテーパエッチング方法および多層膜形成方法ならびに画像表示装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07312425A true JPH07312425A (ja) | 1995-11-28 |
Family
ID=14345996
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10313194A Pending JPH07312425A (ja) | 1994-05-18 | 1994-05-18 | 薄膜トランジスタ、それに関連するテーパエッチング方法および多層膜形成方法ならびに画像表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07312425A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2006030937A1 (en) * | 2004-09-15 | 2006-03-23 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| JP2006113571A (ja) * | 2004-09-15 | 2006-04-27 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| US7538039B2 (en) | 2004-04-28 | 2009-05-26 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing a wiring over a substrate |
| US7683375B2 (en) | 2005-10-03 | 2010-03-23 | Nec Lcd Technologies, Ltd. | Thin-film transistor with controllable etching profile |
| US8223611B2 (en) | 2008-12-04 | 2012-07-17 | Tdk Corporation | Near-field light generating element and method for forming the element |
| JP2015056549A (ja) * | 2013-09-12 | 2015-03-23 | 三菱電機株式会社 | 薄膜トランジスタおよびその製造方法 |
| JP2016021470A (ja) * | 2014-07-14 | 2016-02-04 | 株式会社ジャパンディスプレイ | 表示装置 |
| JP2018011072A (ja) * | 2011-01-28 | 2018-01-18 | 株式会社半導体エネルギー研究所 | 表示装置 |
-
1994
- 1994-05-18 JP JP10313194A patent/JPH07312425A/ja active Pending
Cited By (23)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7989351B2 (en) | 2004-04-28 | 2011-08-02 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing a wiring over a substrate |
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| US7538039B2 (en) | 2004-04-28 | 2009-05-26 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing a wiring over a substrate |
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| US11482624B2 (en) | 2004-09-15 | 2022-10-25 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
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| US10109744B2 (en) | 2004-09-15 | 2018-10-23 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| JP2013153219A (ja) * | 2004-09-15 | 2013-08-08 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| US7859606B2 (en) | 2004-09-15 | 2010-12-28 | Semiconductor Energy Laboratory Co. Ltd. | Semiconductor device |
| JP2006113571A (ja) * | 2004-09-15 | 2006-04-27 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| US8786794B2 (en) | 2004-09-15 | 2014-07-22 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
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| US9252227B2 (en) | 2004-09-15 | 2016-02-02 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| US10573757B2 (en) | 2004-09-15 | 2020-02-25 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| US9716180B2 (en) | 2004-09-15 | 2017-07-25 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| US7871846B2 (en) | 2005-10-03 | 2011-01-18 | Nec Lcd Technologies, Ltd. | Thin-film transistor, TFT-array substrate, liquid-crystal display device and method of fabricating the same |
| US7683375B2 (en) | 2005-10-03 | 2010-03-23 | Nec Lcd Technologies, Ltd. | Thin-film transistor with controllable etching profile |
| US8223611B2 (en) | 2008-12-04 | 2012-07-17 | Tdk Corporation | Near-field light generating element and method for forming the element |
| JP2018011072A (ja) * | 2011-01-28 | 2018-01-18 | 株式会社半導体エネルギー研究所 | 表示装置 |
| JP2015056549A (ja) * | 2013-09-12 | 2015-03-23 | 三菱電機株式会社 | 薄膜トランジスタおよびその製造方法 |
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