KR20100108232A - 박막트랜지스터 - Google Patents

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KR20100108232A
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히데카주 미야이리
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

본 발명은, 전계 효과 이동도가 높고, 온 전류가 큰 박막트랜지스터를 제공한다. 본 발명은, 게이트 전극과, 게이트 전극을 덮어서 설치된 게이트 절연층과, 게이트 절연층 위에, 게이트 전극과 중첩해서 설치된 반도체층과, 반도체층상의 일부에 설치되어서 소스 영역 및 드레인 영역을 형성하는 불순물 반도체층과, 불순물 반도체층 위에 설치된 배선층을 갖고, 소스 영역 및 드레인 영역의 폭은, 반도체층의 폭보다도 작고, 반도체층의 폭은, 적어도 소스 영역과 드레인 영역의 사이에 있어서 확대된 박막트랜지스터로 한다.

Description

박막트랜지스터{THIN FILM TRANSISTOR}
본 발명은, 박막트랜지스터에 관한 것이다. 특히, 박막트랜지스터가 설치된 표시장치에 관한 것이다.
최근, 절연성 표면을 갖는 기판(예를 들면, 유리 기판)상의 반도체박막(두께 수 nm∼수백 nm정도)으로 구성된 박막트랜지스터(이하, TFT라고 한다.)이 주목받고 있다. TFT는, IC(Integrated Circuit) 및 전기광학장치와 같은 전자 디바이스에 널리 응용되고 있다. 특히, 액정표시장치 등으로 대표되는, 화상표시장치의 스위칭소자로서 개발이 화급해지고 있다. 액정표시장치등의 화상표시장치에서는, 스위칭소자로서, 주로 비정질반도체막 또는 다결정반도체막을 사용한 TFT가 이용되고 있다.
비정질반도체막을 사용한 TFT는, 이동도가 낮다. 즉, 전류구동능력이 낮다. 그 때문에, 비정질반도체막을 사용한 TFT에 의해 보호 회로를 형성할 때에, 충분한 정전파괴 대책을 하기 위해서는 사이즈가 큰 트랜지스터를 형성할 필요가 있고, 협액연화를 저해해버린다고 하는 문제가 있다. 또는, 사이즈가 큰 트랜지스터를 형성함으로써 게이트 전극에 전기적으로 접속되는 주사선과, 소스 전극 또는 드레인 전극에 전기적으로 접속되는 신호선과의 사이의 기생 용량이 증대해버려, 소비 전력의 증대를 초래한다고 하는 문제도 있다.
한편으로, 다결정반도체막을 사용한 TFT는, 비정질반도체막을 사용한 TFT와 비교해서 이동도가 2자리수 이상 높고, 액정표시장치의 화소부와 그 주변의 구동회로를 동일기판 위에 형성할 수 있다. 그렇지만, 다결정반도체막을 사용한 TFT는, 비정질반도체막을 사용한 TFT와 비교하여, 반도체막의 결정화 및 불순물 원소의 도입(도핑) 등에 의해 공정이 복잡화한다. 그 때문에, 수율이 낮고, 비용이 높다고 하는 문제가 있다. 다결정반도체막의 형성 방법으로서는, 예를 들면 펄스 발진의 엑시머레이저 빔의 형상을 광학계에 의해 선형으로 가공하고, 비정질반도체막에 대하여 선형의 레이저빔을 주사시키면서 조사해서 결정화하는 기술이 널리 알려져 있다.
그런데, 화상표시장치의 스위칭소자로서는, 비정질반도체막을 사용한 TFT 또는 다결정반도체막을 사용한 TFT의 이외에, 미결정반도체막을 사용한 TFT가 알려져 있다(예를 들면, 특허문헌1을 참조). 그러나, 미결정반도체막을 사용한 TFT에서는, 충분한 온 전류를 얻는 것이 곤란하다. 그 때문에, 비정질반도체막 또는 미결정반도체막을 사용한 TFT에 있어서, 충분한 온 전류를 얻기 위한 여러가지 개발이 행해져 왔다.
일본국 공개특허공보 특개2009-44134호공보 미국 특허4,409,134호
본 발명의 일 형태는, 종래보다도 온 전류가 크고, 전계 효과 이동도가 큰 TFT를 제공하는 것을 과제로 한다.
본 발명의 일 형태는, 소스와 드레인의 사이에 있어서의 반도체층의 아일랜드 폭을 확대한 TFT다.
TFT의 온 전류를 충분하게 크게 할 수 있다.
TFT의 전계 효과 이동도를 충분하게 크게 할 수 있다.
도 1은 TFT 및 표시장치를 설명하는 도.
도 2는 TFT 및 표시장치를 설명하는 도.
도 3은 TFT 및 표시장치를 설명하는 도.
도 4는 TFT 및 표시장치를 설명하는 도.
도 5는 TFT 및 표시장치를 설명하는 도.
도 6은 TFT 및 표시장치를 설명하는 도.
도 7은 TFT 및 표시장치를 설명하는 도.
도 8은 계산 결과를 설명하는 도.
도 9는 계산 결과를 설명하는 도.
도 10은 계산 결과를 설명하는 도.
도 11은 TFT 및 표시장치의 제작 방법을 설명하는 도.
도 12는 TFT 및 표시장치의 제작 방법을 설명하는 도.
도 13은 TFT 및 표시장치의 제작 방법을 설명하는 도.
도 14는 TFT 및 표시장치의 제작 방법을 설명하는 도.
도 15는 TFT 및 표시장치를 설명하는 도.
도 16은 표시장치를 설명하는 도.
도 17은 표시장치를 설명하는 도.
도 18은 표시장치를 설명하는 도.
도 19는 전자기기를 설명하는 도.
도 20은 전자기기를 설명하는 도.
도 21은 전자기기를 설명하는 도.
이하에서는, 본 발명의 실시예에 대해서 도면을 사용해서 상세하게 설명한다. 다만, 본 발명은 이하의 설명에 한정되지 않고, 본 발명의 취지 및 그 범위에서 일탈하지 않고 그 형태 및 상세를 다양하게 변경할 수 있는 것은, 당업자라면 용이하게 이해된다. 따라서, 본 발명은 이하에 나타내는 실시예의 기재 내용에 한정해서 해석되는 것은 아니다. 또한, 설명중에 도면을 참조하는데 있어서, 같은 것을 가리키는 부호는 다른 도면간에서도 공통적으로 사용한다. 또한, 마찬가지의 것을 가리킬 때는 해치 패턴을 동일하게 하고, 특히 부호를 부착하지 않는 경우가 있다.
(실시예 1)
본 실시예에서는, 본 발명의 일 형태인 TFT에 대해서, 도면을 참조해서 설명한다.
본 발명의 일 형태는, 게이트 전극과, 상기 게이트 전극을 덮어서 설치된 게이트 절연층과, 상기 게이트 절연층 위에, 상기 게이트 전극과 중첩해서 설치된 반도체층과, 상기 반도체층상의 일부에 설치되어서 소스 영역 및 드레인 영역을 형성하는 불순물 반도체층과, 상기 불순물 반도체층 위에 설치된 배선층을 갖고, 상기 소스 영역 및 상기 드레인 영역의 폭은, 상기 반도체층의 폭보다도 좁고, 상기 반도체층의 폭은, 적어도 상기 소스 영역과 상기 드레인 영역의 사이에서 확대되어 있는 것을 특징으로 하는 박막트랜지스터다. 여기에서, 게이트 전극은 제1의 배선층에 의해 형성되고, 소스 전극 및 드레인 전극은 제2의 배선층에 의해 형성되고, 이하 마찬가지다.
본 발명의 일 형태는, 게이트 전극과, 상기 게이트 전극을 덮어서 설치된 게이트 절연층과, 상기 게이트 절연층 위에, 상기 게이트 전극과 중첩해서 설치된 반도체층과, 상기 반도체층상의 일부에 설치되어서 소스 영역 및 드레인 영역을 형성하는 불순물 반도체층과, 상기 불순물 반도체층 위에 설치된 배선층을 갖고, 상기 소스 영역 및 상기 드레인 영역의 폭은, 상기 반도체층의 폭보다도 좁고, 상기 반도체층의 폭은, 상기 소스 영역과 상기 드레인 영역의 사이에서만 확대되어 있는 것을 특징으로 하는 박막트랜지스터다.
본 발명의 일 형태는, 게이트 전극과, 상기 게이트 전극을 덮어서 설치된 게이트 절연층과, 상기 게이트 절연층 위에, 상기 게이트 전극과 중첩해서 설치된 반도체층과, 상기 반도체층상의 일부에 설치되어서 소스 영역 및 드레인 영역을 형성하는 불순물 반도체층과, 상기 불순물 반도체층 위에 설치된 배선층을 갖고, 상기 소스 영역 및 상기 드레인 영역의 폭은, 상기 반도체층의 폭보다도 좁고, 상기 반도체층의 폭은, 적어도 상기 소스 영역과 상기 드레인 영역의 사이에서 확대되어 있고, 상기 소스 영역과 상기 드레인 영역과의 사이의 길이는, 상기 반도체층의 확대된 영역의 길이보다도 짧은 것을 특징으로 하는 박막트랜지스터다.
본 발명의 일 형태는, 게이트 전극과, 상기 게이트 전극을 덮어서 설치된 게이트 절연층과, 상기 게이트 절연층 위에, 상기 게이트 전극과 중첩해서 설치된 반도체층과, 상기 반도체층상의 일부에 설치되어서 소스 영역 및 드레인 영역을 형성하는 불순물 반도체층과, 상기 불순물 반도체층 위에 설치된 배선층을 갖고, 상기 소스 영역 및 상기 드레인 영역의 폭은, 상기 반도체층의 폭보다도 좁고, 상기 반도체층의 폭은, 적어도 상기 소스 영역과 상기 드레인 영역의 사이에서 확대되고, 상기 소스 영역과 상기 드레인 영역 위에는 상기 배선층이 설치되고, 상기 배선층에는 선택적으로 형성된 화소전극층이 접속되는 것을 특징으로 하는 표시장치다.
본 발명의 일 형태는, 게이트 전극과, 상기 게이트 전극을 덮어서 설치된 게이트 절연층과, 상기 게이트 절연층 위에, 상기 게이트 전극과 중첩해서 설치된 반도체층과, 상기 반도체층상의 일부에 설치되어서 소스 영역 및 드레인 영역을 형성하는 불순물 반도체층과, 상기 불순물 반도체층 위에 설치된 배선층을 갖고, 상기 소스 영역 및 상기 드레인 영역의 폭은, 상기 반도체층의 폭보다도 좁고, 상기 반도체층의 폭은, 상기 소스 영역과 상기 드레인 영역의 사이에서만 확대되고, 상기 소스 영역과 상기 드레인 영역 위에는 상기 배선층이 설치되고, 상기 배선층에는 선택적으로 형성된 화소전극층이 접속되어 있는 것을 특징으로 하는 표시장치다.
본 발명의 일 형태는, 게이트 전극과, 상기 게이트 전극을 덮어서 설치된 게이트 절연층과, 상기 게이트 절연층 위에, 상기 게이트 전극과 중첩해서 설치된 반도체층과, 상기 반도체층상의 일부에 설치되어서 소스 영역 및 드레인 영역을 형성하는 불순물 반도체층과, 상기 불순물 반도체층 위에 설치된 배선층을 갖고, 상기 소스 영역 및 상기 드레인 영역의 폭은, 상기 반도체층의 폭보다도 좁고, 상기 반도체층의 폭은, 적어도 상기 소스 영역과 상기 드레인 영역의 사이에서 확대되어 있고, 상기 소스 영역과 상기 드레인 영역과의 사이의 길이는, 상기 반도체층의 확대된 영역의 길이보다도 짧고, 상기 소스 영역과 상기 드레인 영역 위에는 상기 배선층이 설치되고, 상기 배선층에는 선택적으로 형성된 화소전극층이 접속되어 있는 것을 특징으로 하는 표시장치다.
도 1은, 본 실시예의 TFT의 일례를 나타낸다. 도 1a에는 단면도를 나타내고, 도 1b에는 평면도를 나타낸다. 또한, 도 1a는, 도 1b에 나타내는 Ⅹ-Y에 있어서의 단면도다.
도 1에 나타내는 TFT는, 기판(100)상의 제1의 배선층(102)을 덮어서 게이트 절연층(104)이 설치되고, 게이트 절연층(104) 위에는 제1의 반도체층(106)이 설치되고, 제1의 반도체층(106) 위에는 제2의 반도체층(108)이 설치되고, 제2의 반도체층(108) 위에는 불순물 반도체층(110)을 거쳐서 제2의 배선층(112)이 설치된다(도 1a를 참조). 여기에서, 불순물 반도체층(110)은, 제2의 반도체층(108)과 제2의 배선층(112)을 오믹 접촉시키기 위해서 설치되는 것이다. 제2의 배선층(112)은, 소스 전극과, 드레인 전극과, 소스 배선을 구성한다. 또한, 해당 TFT는 보호층(114)에 의해 덮어져 있는 것이 바람직하다. 해당 TFT를 표시장치의 화소 트랜지스터로서 사용할 경우에는, 도 1에 나타나 있는 바와 같이 보호층(114)에 개구부(116)를 설치하고, 개구부(116)를 통해서 제2의 배선층(112)에 접속되도록 화소전극층(118)을 설치하면 좋다.
기판(100)은, 기판(100) 위에 형성되는 박막(결정성 실리콘 등)의 형성 공정을 견디어낼 수 있는 정도의 내열성 및 내약품성등을 갖고 있으면 좋고, 특정한 재료로 이루어진 기판에 한정되는 것은 아니다. 구체적으로는, 유리 기판, 석영기판, 스테인레스 기판 및 실리콘 기판을 들 수 있다. 또한, 도 1에 나타나 있는 바와 같이, TFT를 표시장치에 적용하는 경우에는, 기판(100)에는 투광성을 갖는 기판을 사용하면 좋고, 예를 들면 유리 기판 또는 석영기판을 사용하면 좋다. 기판(100)이 머더 유리일 경우에는, 제1세대(예를 들면, 320mm×400mm)∼제10세대(예를 들면, 2950mm×3400mm)의 기판을 사용하면 좋지만, 이것에 한정되는 것은 아니다.
제1의 배선층(102)은, 도전성 재료에 의해 형성할 수 있고, 단층으로 형성해도 좋고, 복수의 층을 적층해서 형성해도 좋다. 예를 들면, Mo, Ti, Cr, Ta, W, Al, Cu, Nd 또는 Sc 등의 금속재료 또는 이들을 주성분으로 하는 합금재료에 의해 형성할 수 있다. 이때, 제1의 배선층(102)은, 적어도 게이트 전극 및 게이트 배선을 구성한다.
게이트 절연층(104)은, 절연성 재료에 의해 형성할 수 있고, 단층으로 형성해도 좋고, 복수의 층을 적층해서 형성해도 좋다. 예를 들면, 산화 실리콘, 질화 실리콘, 산화 질화 실리콘 또는 질화 산화 실리콘에 의해 형성할 수 있다. 제1의 반도체층(106)이 결정성 반도체층일 경우에는, 적어도 제1의 반도체층(106)에 접하는 게이트 절연층(104)은, 산화 실리콘층으로 하는 것이 바람직하다. 게이트 절연층(104)으로서 산화 실리콘층을 형성할 경우에는, 형성 가스에 규산 에틸(TEOS: 화학식 Si(OC2H5)4)을 사용한 산화 실리콘층으로 형성하는 것이 바람직하다.
또한, 산화 질화 실리콘이란, 그 조성으로서, 질소보다도 산소의 함유량이 많은 것이며, 바람직하게는, 러더포드 후방산란법(RBS: Rutherford Backscattering Spectrometry) 및 수소전방 산란법(HFS: Hydrogen Forward Scattering)을 사용하여 측정한 경우에, 조성범위로서 산소가 50∼70원자％, 질소가 0.5∼15원자％, 실리콘이 25∼35원자％, 수소가 0.1∼10원자％의 범위에서 포함되는 것을 말한다.
또한, 질화산화 실리콘이란, 그 조성으로서, 산소보다도 질소의 함유량이 많은 것이며, 바람직하게는, RBS 및 HFS를 사용해서 측정했을 경우에, 조성 범위에서 산소가 5∼30원자％, 질소가 20∼55원자％, 실리콘이 25∼35원자％, 수소가 10∼30원자％의 범위에서 포함되는 것을 말한다. 다만, 산화 질화 실리콘 또는 질화산화 실리콘을 구성하는 원자의 합계를 100원자％로 했을 때, 질소, 산소, 실리콘 및 수소의 함유 비율이 상기의 범위내에 포함되는 것으로 한다.
제1의 반도체층(106)은, 결정성 반도체에 의해 형성하면 좋다. 결정성 반도체에는, 다결정반도체 또는 미결정반도체 등을 포함하지만, 결정 화공정이 불필요한 미결정반도체에 의해 형성하는 것이 바람직하다.
여기에서, 미결정반도체란, 비정질과 결정구조(단결정, 다결정을 포함한다)의 중간적인 구조의 반도체를 말한다. 미결정반도체는, 자유에너지적으로 안정한 제3의 상태를 갖는 반도체이며, 단거리질서를 가져 격자변형을 갖는 결정질 반도체이며, 결정입경이 2nm이상 200nm이하, 바람직하게는 10nm이상 80nm이하, 더 바람직하게는, 20nm이상 50nm이하의 기둥형 결정 또는 침형 결정이 기판 표면에 대하여 법선방향으로 성장하고 있는 반도체다. 이 때문에, 기둥형 결정 또는 침형 결정의 계면에는, 결정립계가 형성되는 경우도 있다.
미결정반도체의 하나인 미결정 실리콘에서는, 그 라만 스펙트럼의 피크가 단결정 실리콘을 나타내는 520cm-1보다도 저파수측으로 쉬프트하고 있다. 즉, 단결정 실리콘을 나타내는 520cm-1과 아모퍼스(amorphous) 실리콘을 나타내는 480cm-1의 사이에 미결정 실리콘의 라만 스펙트럼의 피크가 있다. 그리고, 미결합방법(댕글링 본드)을 종단하기 위해서 수소 또는 할로겐을 적어도 1원자％ 또는 그것 이상 포함시키고 있다. 한층 더, He, Ar, Kr 또는 Ne 등의 희가스 원소를 포함시켜서 격자변형을 한층 더 촉진시킴으로써, 안정성이 증대하여 양호한 미결정반도체를 얻을 수 있다. 이러한 미결정반도체에 관한 기술은, 예를 들면, 미국 특허4, 409, 134호에서 개시되어 있다.
그리고, 제1의 반도체층(106)에 포함되는 산소 및 질소의 농도(2차 이온질량분석법에 의한 측정치)를, 1×1018cm-3미만으로 하면, 제1의 반도체층(106)의 결정성을 높일 수 있다.
제2의 반도체층(108)은, 제1의 반도체층(106)에 접해서 설치되어 있고, 제1의 반도체층(106)보다도 캐리어 이동도가 낮은 재료로 설치하면 좋다. 제2의 반도체층(108)에 의해 오프 전류를 저감할 수 있다.
예를 들면, 제1의 반도체층(106)으로서 결정성 반도체층을 형성하고, 제2의 반도체층(108)으로서, 비정질반도체와 미소 반도체결정립을 갖는 반도체층을 형성하면 좋다. TFT가 온 하면 제1의 반도체층(106)에 흐르는 전류가 지배적이고, TFT가 오프하면 제2의 반도체층(108)에 흐르는 전류가 지배적이다. 제2의 반도체층(108)을 「비정질반도체와 미소 반도체결정립을 갖는 반도체층」으로 함으로써, 온 전류의 저하를 막을 수도 있다. 그 때문에, 제1의 반도체층(106)을 결정성 반도체층으로 하고, 제2의 반도체층(108)을 「비정질반도체와 미소 반도체결정립을 갖는 반도체층」으로 함으로써, 온 오프비가 높은 TFT를 얻을 수 있다.
상기 설명한 제2의 반도체층(108)의 바람직한 형태의 하나인 「비정질반도체와 미소 반도체결정립을 갖는 반도체층」은, 비정질반도체와 미소 반도체결정립을 갖고, 종래의 비정질반도체와 비교하여, CPM(Constant photocurrent method)나 광 발광 분광측정에서 측정되는 Urbach단의 에너지가 작고, 결함 흡수 스펙트럼량이 적은 반도체층이다. 즉, 종래의 비정질반도체와 비교해서 결함이 적고, 원자가 전자대의 밴드단(이동도단)에 있어서의 준위의 테일(옷단)의 기울기가 급준한 질서성이 높은 반도체층이다.
단, 제2의 반도체층(108)은, 상기 설명에 한정되지 않고, 비정질반도체에 의해 형성해도 좋다. 제2의 반도체층(108)은, 적어도 제1의 반도체층(106)보다도 캐리어 이동도가 낮은 재료로 설치하면 좋고, 비정질반도체, 또는 할로겐을 갖는 비정질반도체, 또는 질소를 갖는 비정질반도체에 의해 형성해도 좋다. 비정질반도체로서는, 아모퍼스 실리콘을 들 수 있다.
제1의 반도체층(106)과 제2의 반도체층(108)의 계면영역은, 바람직하게는, 미결정반도체영역, 및 해당 미결정반도체영역의 사이에 충전되는 비정질반도체를 갖는다. 구체적으로는, 제1의 반도체층(106)으로부터 볼록한 모양으로 연장된 미결정반도체영역과, 제2의 반도체층(108)과 같은 반도체로 형성된다. 이 때, 제1의 반도체층(106)과 제2의 반도체층(108)의 계면영역에는, 뿔형상의 미결정반도체영역을 갖기 때문에, 제2의 배선층(112)에 전압을 인가했을 때의 세로방향(두께방향)의 저항(즉, 제2의 반도체층(108)과, 불순물 반도체층(110)으로 구성되는 소스 영역 또는 드레인 영역과의 사이의 저항)을 낮게 할 수 있고, TFT의 온 전류를 높이는 것이 가능하다. 또한, 여기에서 계면영역이란, 두께 방향에 있어서의 계면의 근방의 영역을 말한다.
제1의 반도체층(106)과 제2의 반도체층(108)의 계면영역은, 게이트 절연층(104)으로부터 제2의 반도체층(108)을 향해서 선단이 좁아지는 볼록한 모양의 결정립에 의해 대부분이 구성되어 있으면 좋다. 또는, 게이트 절연층(104)으로부터 제2의 반도체층(108)을 향해서 폭이 넓어지는 볼록한 모양의 결정립에 의해 대부분이 구성되어 있으면 좋다.
제1의 반도체층(106)과 제2의 반도체층(108)의 계면영역에 있어서, 미결정반도체영역이, 게이트 절연층(104)으로부터 제2의 반도체층(108)을 향해서, 선단이 좁아지는 볼록한 모양의 결정립의 경우에는, 제1의 반도체층(106)측의 쪽이, 제2의 반도체층(108)측과 비교하여, 미결정반도체영역의 비율이 높다. 미결정반도체영역은, 제1의 반도체층(106)의 표면으로부터 두께방향으로 성장하지만, 원료 가스에 있어서의 실란에 대한 수소의 유량이 작고, 또는 질소를 포함하는 원료 가스의 농도가 높다면, 미결정반도체영역에 있어서의 결정성장이 억제되어, 결정립은 침형으로 되고, 퇴적되어서 형성되는 반도체는, 대부분이 비정질로 된다.
제2의 반도체층(108)은, 전계를 완화해서 오프 전류를 저감하는 층으로서 기능한다. 여기에서는, 제2의 반도체층(108)을, 종래의 비정질반도체와 비교해서 결함이 적고, 원자가 전자대의 밴드단(이동도단)에 있어서의 준위의 테일(옷단)의 기울기가 급준한 질서성이 높은 반도체막을 가공해서 형성하는 경우에 관하여 설명한다. 이러한 반도체막은, 결정성 반도체막의 형성 가스중에, 바람직하게는 질소를 포함하는 가스를 혼합시켜, 결정성 반도체막의 성막 조건보다도 퇴적성 가스(예를 들면, 실란 가스)에 대한 수소의 유량비를 작게 해, 플라즈마CVD법을 사용함으로써, 결정성장이 억제되어 형성된다. 이때, 제2의 반도체층(108)에는, 바람직하게는 질소가 1×1020cm-3 내지 1×1021cm-3로 포함된다. 여기에서, 질소는, NH기 또는 NH2기의 상태로 존재하는 것이 바람직하다. 반도체원자의 댕글링 본드가 질소원자 또는 NH기로 가교되고, 또는 NH2기로 종단되어 캐리어가 흐르기 쉬워지기 위함이다. 특히, 인접하는 두개의 실리콘 원자의 댕글링 본드를 NH기에 의해 가교함으로써 캐리어 이동도가 향상하고, 온전류가 증대한다. 이 때, NH2기는 주로 반도체 내부의 댕글링 본드의 종단에 기여한다. 이 결과, 결정립계나 결함에 기인하는 트랩 준위밀도를 작게 해, 포텐셜 장벽을 소실시키거나 혹은 저감시킬 수 있다. 그 때문에, 캐리어가 산란, 트랩, 혹은 재결합되기 어려워지므로, 캐리어 이동도가 향상하고, TFT는 충분한 전계 효과 이동도와 온 전류를 얻을 수 있다.
또는, 댕글링 본드가, 질소원자 혹은 NH기에 의해 가교되거나, 또는 NH2기에 의해 종단되므로, 반도체의 밴드갭 중앙부근에 형성되는 트랩준위가 소실 또는 그의 수가 적어진다. 그 때문에, 이 트랩 준위에 기인하는 간접상터널 전류(예를 들면, Shockley Read Hall 전류, Trap Assisted Tunneling 전류, Poole Frenkel 전류)를 억제할 수 있어, 오프 전류도 저감할 수 있다.
상기 설명한 제2의 반도체층(108)을 설치함으로써, 온/오프비가 높은 TFT를 얻을 수 있다. 또한, 이 때, 퇴적성 가스의 유량에 대한 희석 가스의 유량을 10배이상 2000배이하, 바람직하게는 50배이상 200배이하로 하면 좋고, 결정성 반도체막을 형성할 때보다도 희석 가스의 유량비를 작게 하면 좋다.
또는, 상기의 계면영역의 산소농도를 저감 함에 의해, 미결정반도체영역과 비정질반도체영역과의 계면이나, 결정립끼리의 계면에 있어서의 결함, 캐리어의 이동을 저해하는 결합을 저감할 수 있다.
또는, 상기 설명에 한정되지 않고, 제2의 반도체층(108)을 갖지 않는 구성으로 해도 된다. 이 경우에는, 상기한 계면영역이 제1의 반도체층(106)과 불순물 반도체층(110)의 사이에 설치되면 좋다. 이 계면영역에는, 미결정반도체영역과, 해당 미결정반도체영역의 사이에 충전된 비정질반도체영역을 갖는다. 미결정반도체영역은 제1의 반도체층(106)으로부터 연장된 미결정반도체에 의해 형성된다. 이 때, 비정질반도체영역에 대한 미결정반도체영역의 비율은 작은 것이 바람직하다. 또는, 쌍이 되는 불순물 반도체층(110)의 사이(소스 영역과 드레인 영역의 사이), 즉 캐리어가 흐르는 영역에 있어서는, 미결정반도체영역의 비율이 작은 것이 바람직하다. TFT의 오프 전류를 저감할 수 있기 때문이다. 그리고, 상기의 계면영역에서는, 제2의 배선층(112)에 전압을 인가했을 때의 세로방향(두께 방향)의 저항이 낮기 때문에, TFT의 온 전류를 크게 하는 것이 가능하다.
불순물 반도체층(110)은, 제1의 반도체층(106) 또는 제2의 반도체층(108)과, 제2의 배선층(112)을, 오믹접촉시키는 것을 목적으로 하여서 설치하는 층이며, 형성 가스에 일도전형을 부여하는 불순물원소를 포함하는 기체를 첨가해서 형성할 수 있다. 도전형이 n형의 TFT를 형성하는 경우에는, 예를 들면, 불순물원소로서 인을 첨가하면 좋고, 수소화 실리콘에 포스핀등의 n형의 도전형을 부여하는 불순물원소를 포함하는 기체를 첨가하면 좋다. 도전형이 p형의 TFT를 형성하는 경우에는, 예를 들면 불순물원소로서 보론을 첨가하면 좋고, 수소화 실리콘에 디보란등의 p형의 도전형을 부여하는 불순물원소를 포함하는 기체를 첨가하면 좋다. 또한, 불순물 반도체층(110)의 결정성은 특별히 한정되지 않고, 결정성 반도체이여도 좋고, 비정질반도체이어도 되지만, 결정성 반도체에 의해 설치하는 것이 바람직하다. 불순물 반도체층(110)을 결정성 반도체층에 의해 형성함으로써, 온 전류가 커지기 때문이다.
제2의 배선층(112)은, 도전성 재료에 의해 단층으로 형성해도 좋고, 복수의 층을 적층해서 형성해도 좋다. 예를 들면, 제1의 배선층(102)과 같은 재료에 의해 형성할 수 있다.
보호층(114)은, 게이트 절연층(104)과 마찬가지로 형성할 수 있지만, 질화 실리콘에 의해 형성하는 것이 특히 바람직하다. 특히, 대기중에 부유하는 유기물이나 금속, 수증기 등의 오염원이 될 수 있는 물질의 침입을 막을 수 있도록, 치밀한 질화 실리콘층으로 하는 것이 바람직하다.
화소전극층(118)은, 투광성을 갖는 도전성 고분자(도전성 폴리머라고도 말함)를 포함하는 도전성 조성물을 사용해서 형성할 수 있다. 도전성 고분자로서는, 소위 π전자공역계 도전성 고분자를 사용할 수 있다. 예를 들면, 폴리아닐린 혹은 그 유도체, 폴리피롤 혹은 그 유도체, 폴리티오펜 혹은 그 유도체, 또는 이들의 2종 이상의 공중합체등을 들 수 있다.
화소전극층(118)은, 예를 들면, 산화텅스텐을 포함하는 인듐 산화물, 산화텅스텐을 포함하는 인듐 아연산화물, 산화티탄을 포함하는 인듐 산화물, 산화티탄을 포함하는 인듐 주석산화물, 인듐 주석산화물(이하, ITO라고 함), 인듐 아연산화물 또는 산화 실리콘을 첨가한 인듐 주석 산화물 등을 사용해서 형성해도 좋다.
또한, 도 1에 나타내는 TFT는, 제1의 배선층(102)과 접속되는 주사선과 제2의 배선층(112)과 접속되는 신호선이 교차하는 부분에 있어서, 주사선과 신호선의 사이에 제1의 반도체층(106), 제2의 반도체층(108)(이하, 제1의 반도체층(106) 또는 제2의 반도체층(108)을 간단히 반도체층이라고도 한다), 및 불순물 반도체층(110)이 설치되기 때문에, 주사선과 신호선의 사이에 생기는 기생 용량을 저감할 수 있다. 여기에서, 적어도 주사선과 신호선의 사이에 설치되는 제1의 반도체층(106)은, 주사선과 신호선의 사이에 생기는 기생 용량을 한층 더 저감시키기 때문에, 중첩하는 주사선으로부터 비어져 나오도록 설치되는 것이 바람직하다.
다음에, 도 1 내지 도 6에 나타내는 TFT를 비교한다. 도 1에 나타내는 TFT에 있어서, 소스 영역 및 드레인 영역의 폭은 소스 드레인 폭W0이라고 나타내고, 반도체층의 내측의 폭은 최소 아일랜드 폭W1이라고 나타내고, 반도체층의 외측의 폭은 최대 아일랜드 폭W2라고 나타낸다(W0<W1<W2). 이렇게 소스 영역과 드레인 영역의 사이에 있어서 채널 형성 영역을 확대함으로써, TFT의 전계 효과 이동도를 향상시켜, 온 전류를 크게 할 수 있다.
도 1에 나타내는 TFT의 반도체층은, 소스 영역과 드레인 영역의 사이에서만 채널 형성 영역을 확대한 것이지만, 도 2에 나타내는 TFT는, 반도체층이 확대된 영역을 채널길이방향으로 넓힌 것이다. 이 겹친 부분을 오프셋 영역이라고 부르고, 오프셋 영역의 채널길이방향의 길이를 L0라고 나타낸다.
즉, 도 2에 나타내는 TFT는, 도 1에 나타내는 TFT에 대하여, 반도체층의 확대 영역을 채널길이방향으로 2L0만큼 넓힌 것이다.
도 1 및 도 2에 나타내는 TFT는, 도 5에 나타내는 최소 아일랜드 폭W1의 TFT보다도 전계 효과 이동도가 높고, 온 전류가 크다.
또한, 도 1, 도 2 및 도 5에 나타내는 TFT의 온 전류에 대해서 계산을 행하면, 도 2에 나타내는 TFT의 온 전류가 가장 크고, 도 5에 나타내는 TFT의 온 전류가 가장 작아진다.
여기에서, 반도체층의 확대 영역을 채널길이 방향으로 넓힌 TFT에 있어서의 전류밀도의 분포에 대해서 계산을 행했다. 여기에서, 게이트 전압은 15V로 하고, 드레인 전압은 10V로 했다. 반도체층의 사이즈에 대해서는, 채널길이 방향은 50㎛로 하고, 채널길이에 수직한 방향은 소스 드레인 폭W0=10㎛, 최소 아일랜드 폭W1=20㎛, 최대 아일랜드 폭W2=30㎛으로서 오프셋 영역의 채널길이 방향의 길이L0의 변화에 대한 전류밀도의 분포의 변화를 조사했다. 이때, 여기서, 간단함을 기하기 위해서, 제1의 반도체층(106)과 제2의 반도체층(108)은, 단일의 비정질반도체층으로 설치되어 있는 것으로 가정하여 계산을 행했다.
또한, 게이트 전압이란, 소스 전극의 전위와 게이트 전극의 전위와의 전위차를 말한다. 드레인 전압이란, 소스 전극의 전위와 드레인 전극의 전위와의 전위차를 말한다. 여기에서, 게이트 전압 및 드레인 전압은, 소스전극의 전위를 기준으로 한다.
도 8은 오프셋 영역의 채널길이방향의 길이L0를 대략 2㎛로 했을 때의 전류밀도의 분포를 나타낸다. 도 9는, 오프셋 영역의 채널길이방향의 길이L0를 대략 10㎛로 했을 때의 전류밀도의 분포를 나타낸다. 도 10은, 오프셋 영역의 채널길이방향의 길이L0를 대략 16㎛로 했을 때의 전류밀도의 분포를 나타낸다. 도 8에서는, 오프셋 영역의 채널길이방향의 길이L0가 짧고, 전류밀도가 높은 영역이 반도체층의 외측 가장자리의 근방까지 연장되어 있기 때문에, 전류가 들어가기 위한 충분한 영역을 확보할 수 없다. 한편, 도 10에서는, 반도체층의 외측 가장자리의 근방에 전류가 흐르지 않기 때문에, 이 영역을 충분하게 활용할 수 없다. 따라서, 도 9에 나타내는 TFT가 최적이라고 말할 수 있다. 즉, 반도체층의 채널길이방향의 반분정도를 확대 영역으로 하는 것이 바람직하다.
또한, 도 7에 나타나 있는 바와 같이, 평면도에 있어서의 게이트 전극의 형상을 반도체층의 형상에 맞춰서 가공함으로써 개구율을 향상시키는 것이 가능하다.
또한, 도 1, 도 2 및 도 5에 나타내는 TFT에서는, 제2의 반도체층의 일부(측면)과 배선층이 접하기 때문에, 이 접하는 부분이 오프 전류를 상승시키는 한가지 원인이 될 수 있다. 따라서, 배선층의 적어도 제2의 반도체층과 접하는 부분은, 일함수가 작은 재료로 형성하는 것이 바람직하고, 특히 이트리아, 티타늄, 또는 질화 티타늄으로 형성하는 것이 바람직하다.
또한, 상기에서 참조한 도 1, 도 2 및 도 5에 나타내는 TFT는, 반도체층의 전체면이 게이트 전극과 중첩해서 차광되어 있기 때문에, 광전류에 의한 영향이 작다. 다만, 이것에 한정되지 않고, 도 3, 도 4 및 도 6에 나타나 있는 바와 같이, 반드시 반도체층의 전체면이 게이트 전극과 중첩하지 않아도 된다.
도 3에 나타내는 TFT는, 기판(200) 위에 제1의 배선층(202)과, 제1의 반도체층(206)과, 제2의 반도체층(208)과, 제1의 배선층(202)과 제1의 반도체층(206)의 사이에 접해서 설치된 게이트 절연층(204)과, 제2의 반도체층(208)에 접해서 설치된 불순물 반도체층(210)과, 불순물 반도체층(210) 및 제2의 반도체층(208)에 일부가 접해서 설치된 제2의 배선층(212)을 갖는 것이며, 제1의 배선층(202)에 의해 구성되는 게이트 전극은 반도체층의 일부와 중첩하고 있다. 그리고, 도 1과 마찬가지로, 해당 TFT는 보호층(214)에 의해 덮어져, 보호층(214)에 설치한 개구부(216)를 거쳐서 제2의 배선층(212)에 접속되도록 화소전극층(218)을 설치한 형태를 나타낸다. 제2의 반도체층(208)은, 제1의 반도체층(206)에 접해서 설치되어 있고, 제1의 반도체층(206)보다도 캐리어 이동도가 낮은 재료에 의해 설치하면 좋다.
또한, 기판(200)은, 도 1에 있어서의 기판(100)에 해당한다. 제1의 배선층(202)은, 도 1에 있어서의 제1의 배선층(102)에 해당한다. 게이트 절연층(204)은, 도 1에 있어서의 게이트 절연층(104)에 해당한다. 제1의 반도체층(206)은, 도 1에 있어서의 제1의 반도체층(106)에 해당한다. 제2의 반도체층(208)은, 도 1에 있어서의 제2의 반도체층(108)에 해당한다. 불순물 반도체층(210)은, 도 1에 있어서의 불순물 반도체층(110)에 해당한다. 제2의 배선층(212)은, 도 1에 있어서의 제2의 배선층(112)에 해당한다. 보호층(214)은, 도 1에 있어서의 보호층(114)에 해당한다. 개구부(216)는, 도 1에 있어서의 개구부(116)에 해당한다. 화소전극층(218)은, 도 1에 있어서의 화소전극층(118)에 해당한다.
도 3에 나타내는 TFT의 반도체층은, 소스 영역과 드레인 영역의 사이에 있어서만 채널 형성 영역을 확대한 것이지만, 도 4에 나타내는 TFT는, 반도체층이 확대된 영역을 채널길이방향으로 연장한 것이며, 반도체층이 확대된 영역의 일부가 소스 영역 및 드레인 영역과 겹치고 있다. 이 겹친 부분을 오프셋 영역이라고 부르고, 도 2와 마찬가지로 채널길이방향으로 소스 영역 및 드레인 영역과 각각 길이L0만큼 겹치고 있다. 즉, 도 4에 나타내는 TFT는, 도 3에 나타내는 TFT에 대하여, 반도체층의 확대 영역을 채널길이방향으로 2L0만큼 넓힌 것이다.
도 3 및 도 4에 나타내는 TFT는, 도 6에 나타내는 최소 아일랜드 폭W1의 TFT보다도 전계 효과 이동도가 높고, 온 전류가 크다.
또한, 도 3, 도 4 및 도 6에 나타내는 TFT를 비교하면, 도 4에 나타내는 TFT의 온 전류가 가장 크고, 도 6에 나타내는 TFT의 온 전류가 가장 작아진다.
여기에서, 도 1에 나타내는 TFT의 제작 방법에 대해서 도면을 참조해서 설명한다.
우선, 기판(100) 위에 제1의 배선층(102)을 형성한다. 기판(100)은, 여기에서는 유리 기판을 사용한다(도 11a를 참조).
제1의 배선층(102)은, 스퍼터링법 또는 진공증착법에 의해 기판(100) 위에 도전층을 형성하고, 상기 도전층 위에 포토리소그래피법 또는 잉크젯 법 등에 의해 마스크를 형성하고, 상기 마스크를 사용해서 도전층을 에칭 함으로써 형성할 수 있다(도 11a를 참조). 또는, 제1의 배선층(102)은, Ag, Au 또는 Cu등의 도전성 입자를 포함하는 나노 페이스트를, 잉크젯법에 의해 기판 위에 토출해서 소성함으로써 형성할 수도 있다. 또한, 제1의 배선층(102)과 기판(100)과의 밀착성을 향상시켜, 제1의 배선층(102)을 구성하는 재료의 확산을 막는 배리어 메탈로서, 상기의 금속재료의 질화물층을, 기판(100)과, 제1의 배선층(102)과의 사이에 형성해도 된다. 여기에서는, 기판(100) 위에 도전층을 형성하고, 포토마스크를 사용해서 형성한 레지스트 마스크에 의해 에칭 함으로써 제1의 배선층(102)을 형성한다.
또한, 제1의 배선층(102) 위에는, 후의 공정으로 반도체층 및 소스 배선(신호선)을 형성하기 때문에 단차의 개소에 있어서의 배선 떨어짐을 방지하기 위해 측면이 테이퍼를 갖도록 가공하는 것이 바람직하다. 이 공정으로 게이트 배선(주사선)도 동시에 형성할 수 있다. 또는, 화소부가 갖는 용량선도 형성할 수 있다. 또한, 주사선이란, 화소를 선택하는 배선을 말한다.
다음에, 제1의 배선층(102)을 덮어서 게이트 절연층(104)을 형성하고, 게이트 절연층(104) 위에 제1의 반도체층(106)이 되는 제1의 반도체막(150), 제2의 반도체층(108)이 되는 제2의 반도체막(152), 및 불순물 반도체층(110)이 되는 불순물반도체막(154)을 순차적으로 적층해서 형성한다(도 11b를 참조). 또한, 적어도, 게이트 절연층(104)이 되는 막, 제1의 반도체막(150) 및 제2의 반도체막(152)을 연속해서 성막하는 것이 바람직하다. 더 바람직하게는, 불순물반도체막(154)까지 연속해서 성막한다. 적어도, 게이트 절연층(104), 제1의 반도체막(150) 및 제2의 반도체막(152)을 대기에 접촉시키지 않고 연속해서 성막함으로써, 대기성분이나 대기중에 부유하는 불순물원소에 의해 이것들의 층이 오염되지 않고, 적층막의 각층의 계면을 형성할 수 있다. 그 때문에, TFT의 전기적 특성의 변동을 저감할 수 있고, 신뢰성이 높은 TFT를 수율 좋게 제조할 수 있다.
게이트 절연층(104)은, CVD법 또는 스퍼터링법 등을 사용하여 형성할 수 있다. 예를 들면, 게이트 절연층(104)은, 50nm이상, 바람직하게는 50nm이상 400nm이하, 더 바람직하게는 150nm이상 300nm이하가 되도록 형성한다.
또한, 게이트 절연층(104)의 형성 후, 제1의 반도체막(150)의 성막전에, 밀착성을 향상시키거나, 또는 산화를 방지하기 위한 층을 게이트 절연층(104) 위에 형성해도 좋다. 이러한 산화 방지등을 목적으로 하여서 설치되는 층으로서, 예를 들면 산화 질화 실리콘층을 질화 실리콘층에 의해 끼운 적층구조의 층을 들 수 있다.
제1의 반도체막(150)은, 여기에서는 플라즈마CVD법등을 사용해서 미결정 실리콘으로 형성할 수 있다. 또한, 제1의 반도체막(150)의 두께는, 10nm이상 500nm이하로 하면 좋다. 미결정반도체막의 두께는, 예를 들면 성막 공정에 있어서의 실란의 유량과 성막시간에 의해 조정할 수 있다. 그리고, 성막시에는, 산소 또는 질소로 대표되는 결정화를 저해하는 성분을 저감시켜, 실란 등의 퇴적성 가스의 유량에 대한 수소등의 희석 가스의 유량을 크게 하면 좋다. 이 때, 퇴적성 가스의 유량에 대한 희석 가스의 유량을 10배이상 2000배이하, 바람직하게는 50배이상 200배이하로 하면 좋다. 이렇게 형성함으로써, 소위, 미결정반도체층이 형성된다.
또한, 본 실시예의 결정성 반도체층의 캐리어 이동도는, 비정질반도체층의 캐리어 이동도의 약 2배이상 20배이하다. 그 때문에, 결정성 반도체층에 의해 형성되는 TFT에서는, 비정질반도체층을 사용한 TFT와 비교하여, Id-Vg곡선에 있어서의 상승 부분의 기울기가 급준하게 된다. 여기에서, Id는 드레인 전류이며, Vg는 게이트 전압이다. 또한, 드레인 전류란, 소스 전극과 드레인 전극의 사이에 흐르는 전류를 말한다. 따라서, 결정성 반도체층을 채널 형성 영역에 사용한 TFT는, 스위칭소자로서의 응답성이 뛰어나고, 고속동작이 가능하다. 표시장치의 스위칭소자로서, 결정성 반도체층을 채널 형성 영역에 사용한 TFT를 사용하면, 채널 형성 영역의 면적(즉, TFT의 면적)을 축소할 수도 있다. 그리고, 구동회로의 일부 또는 전체를 화소부와 같은 기판 위에 일체로 형성하고, 시스템 온 패널을 형성할 수도 있다.
그런데, 결정성 반도체층은, 원자가 전자제어를 목적으로 한 불순물원소를 첨가하지 않더라도 약한 n형의 전기전도성을 나타내는 경우가 많다. 그 때문에, TFT의 채널 형성 영역으로서 기능하는 결정성 반도체층에는, p형태를 부여하는 불순물원소(예를 들면, 보론)를 성막과 동시에, 또는 성막한 후에 첨가함으로써 한계값전압Vth를 조정해도 좋다. p형태를 부여하는 불순물원소로서 예를 들면 보론이 있고, 디보란(화학식: B2H6), 3불화 보론(화학식: BF3)등의 불순물원소를 함유한 기체를 1ppm∼1000ppm, 바람직하게는 1∼100ppm의 비율로 수소화 실리콘에 포함시키는 것으로 형성하면 좋다. 그리고, 결정성 반도체층중의 보론의 농도를, 예를 들면 1×1014∼6×1016cm-3로 하면 좋다.
또한, 제1의 반도체막(150)을 형성하기 전에, 플라즈마CVD장치의 반응실내를 배기하면서, 실리콘 또는 게르마늄을 포함하는 퇴적성 기체를 도입하고, 반응실내의 불순물원소를 제거함으로써, 성막되는 막의 계면에 있어서의 불순물원소를 저감하는 것이 가능해서, TFT의 전기적 특성을 향상시킬 수 있다.
제2의 반도체막(152)은, 제2의 반도체층(108)이 되는 것이다. 제2의 반도체막(152)은, 플라즈마CVD장치의 반응실내에 있어서, 실리콘을 포함하는 퇴적성 기체와 수소를 혼합하고, 글로우방전 플라즈마에 의해 형성한다. 이 때, 제1의 반도체막(150)의 성막 조건보다도, 실리콘을 포함하는 퇴적성 기체에 대한 수소의 유량을 감해서 결정성장을 저감하는 조건으로 성막함으로써, 제2의 반도체층(108)의 반도체막에 있어서의 결정성장이 억제되고, 오프 전류의 저감에 기여하는 버퍼층을 형성할 수 있다.
여기에서, 제2의 반도체층(108)이, 종래의 비정질반도체와 비교해서 결함이 적고 원자가 전자대의 밴드단(이동도단)에 있어서의 준위의 테일(옷단)의 기울기가 급준한 질서성이 높은 반도체에 의해 형성되는 경우에 관하여 설명한다. 이러한 반도체층은, 상기한 결정성 반도체막의 형성 가스중에 질소를 포함하는 가스를 혼합시키고, 바람직하게는 제1의 반도체막(150)의 성막 조건보다도 퇴적성 기체에 대한 수소의 유량비를 작게 해, 플라즈마CVD법을 사용함으로써, 제2의 반도체막(152)에 있어서의 결정성장이 억제됨으로써 형성된다. 이 때, 퇴적성 가스의 유량에 대한 희석 가스의 유량을 10배이상 2000배이하, 바람직하게는 50배이상 200배이하로 하면 좋다.
또한, 제2의 반도체막(152)의 성막 초기에는, 제1의 반도체막(150)의 성막 조건보다도 실리콘을 포함하는 퇴적성 기체에 대한 수소의 유량을 감함으로써, 제2의 반도체층(108)에 미결정반도체영역을 잔존시킬 수 있다. 또는, 상기 조건보다도, 실리콘을 포함하는 퇴적성 기체에 대한 수소의 유량을 더욱 감소해 감으로써, 제2의 반도체층(108)을, 비정질반도체를 포함하는 층으로 할 수 있다. 또는, 상기 조건보다도, 실리콘을 포함하는 퇴적성 기체에 대한 수소의 유량을 더욱 삭감하고, 또한 질소를 포함하는 가스를 혼합시킴으로써, 제2의 반도체층(108)의 비정질반도체영역을 크게 형성할 수 있다.
또한, 제2의 반도체막(152)의 성막 초기에 있어서는, 제1의 반도체막(150)을 종결정으로 하고, 전체에 막이 퇴적된다. 그 후는 부분적으로 결정성장이 억제되고, 침형의 미결정반도체영역이 성장한다(성막 중기). 또한, 침형의 미결정반도체영역의 결정성장이 억제되고, 상측에 미결정반도체영역을 포함하지 않는 제2의 반도체막(152)이 형성된다(성막 후기).
불순물 반도체층(110)은, 불순물반도체막(154)을 형성하고, 이것을 에칭해서 형성할 수 있다. 불순물 반도체층(110)으로서 도전형이 n형의 TFT를 형성할 경우에는, 재료 가스중에, 예를 들면, 불순물원소로서 인을 첨가하면 되고, 예를 들면 수소화 실리콘에 포스핀을 포함하는 기체를 더하는 것으로 형성할 수 있다. 또는, 도전형이 p형의 TFT를 형성할 경우에는, 재료 가스중에, 예를 들면, 불순물원소로서 보론을 첨가하면 좋고, 예를 들면 수소화 실리콘에 디보란을 포함하는 기체를 더하는 것으로 형성할 수 있다. 불순물 반도체층(110)은, 결정성 반도체 또는 비정질반도체의 어느쪽으로 형성해도 좋지만, 바람직하게는 결정성 반도체에 의해 형성한다. 불순물 반도체층(110)은, 제2의 반도체층(108)과 제2의 배선층(112)이 오믹접촉할 수 있는 두께로 하면 좋고, 대강 2nm이상 60nm이하의 두께로 형성하면 좋다. 불순물 반도체층(110)을 가능한 범위에서 얇게 하면, 스루풋을 향상시킬 수 있다. 또한, 불순물 반도체층(110)을 결정성 반도체에 의해 형성할 경우에는, 산소 또는 질소로 대표되는 결정화를 저해하는 성분을 저감시키고, 실란 등의 퇴적성 가스의 유량에 대한 수소등의 희석 가스의 유량을 크게 하여 형성할 수 있다. 이 때, 불순물 반도체층(110)을 비정질반도체에 의해 형성할 경우에는, 퇴적성 가스의 유량에 대한 희석 가스의 유량을 1배이상 10배이하, 바람직하게는 1배이상 5배이하로 하면 괜찮지만, 결정성 반도체에 의해 형성할 경우에는, 퇴적성 가스의 유량에 대한 희석 가스의 유량을 10배이상 2000배이하, 바람직하게는 50배이상 200배이하로 하면 좋다. 이렇게 형성함으로써, 소위, 미결정반도체층이 형성된다.
또한, 상기한 바와 같이, 게이트 절연층(104)으로부터 불순물반도체막(154)까지는 연속해서 성막하는 것이 바람직하다(도 11b를 참조). 멀티 쳄버의 CVD장치를 사용하면, 퇴적하는 막의 종류마다 반응실을 배치하는 것이 가능해서, 복수의 다른 종류의 막을 대기에 접촉시키지 않고 연속해서 성막할 수 있다.
도 14는, 복수의 반응실을 구비한 멀티 쳄버 플라즈마CVD장치의 일례의 상단면을 나타내는 모식도다. 이 장치는, 공통실(272), 로드/언로드실(270), 제1반응실(250a), 제2반응실(250b), 제3반응실(250c) 및 제4반응실(250d)을 구비하고 있다. 로드/언로드실(270)의 카세트에 기판(100)이 장전되면, 공통 실(272)의 반송 기구(276)에 의해 각 반응실에 기판(100)이 반출입된다. 공통 실(272)과 각 반응실 및 로드/언로드실과의 사이에는 게이트밸브(274)가 구비되고, 각 반응실에서 행해지는 처리가 서로 간섭하지 않도록 구성되어 있다. 각 반응실은 성막하는 박막의 종류에 따라 나누어 사용할 수 있다. 예를 들면, 제1반응실(250a)에서는 절연막을 성막하고, 제2반응실(250b) 및 제4반응실(250d)에서는 반도체막을 성막하고, 제3반응실(250c)에서는 일 도전형을 부여하는 불순물원소가 첨가된 반도체막을 성막한다. 각각의 박막은, 최적의 성막 온도가 다르기 때문에, 반응실을 나누어 둠으로써 성막 온도의 관리가 용이해지고, 각 박막을 최적의 온도로 성막할 수 있다. 한층 더, 같은 막 종류를 반복해 성막할 수 있으므로, 성막 이력에 관련되는 잔류물의 영향을 배제할 수 있다. 또한, 하나의 반응실에서 하나의 막을 성막하는 구성으로 하여도 좋고, 결정성 반도체막과 비정질반도체막과 같이, 하나의 반응실에서 복수의 막을 성막하는 구성으로 하여도 좋다.
각 반응실에는, 배기수단으로서 터보 분자펌프(264)와 드라이 펌프(266)가 접속되어 있다. 배기수단은, 이것들의 진공펌프의 조합에 한정되는 것이 아니고, 개략 10-5pa로부터 10-1pa의 진공도까지 배기할 수 있는 것이면 다른 진공펌프를 사용해도 좋다. 다만, 제2반응실(250b)에서는, 반응실내의 압력을 개략 10-5pa이하까지 도달시킬 수 있도록 클라이오 펌프(268)가 접속되어 있는 것이 바람직하다. 이것들의 배기수단과 각 반응실과의 사이에는 버터플라이 밸브(260) 및 컨덕턴스 밸브(262)의 한쪽 또는 양쪽이 설치된다. 버터플라이 밸브(260)를 사용하여 배기수단과 반응실을 차단할 수 있다. 그리고, 컨덕턴스 밸브(262)를 사용하여 배기속도를 조정하고, 각 반응실의 압력을 조절할 수 있다.
또한, 제2반응실(250b)에 접속되어 있는 클라이오 펌프(268)를 사용함으로써, 반응실내의 압력을 10-5pa보다도 낮은 압력(바람직하게는, 초고진공)으로 하는 것도 가능하다. 본 실시예에서는, 제2의 반응실(250b)내를 10-5pa보다도 낮은 압력으로 함으로써, 반도체막중에의 산소등의 대기성분의 혼입을 방지할 수 있다. 그 결과, 반도체막에 포함되는 산소농도를 1×1016cm-3이하로 할 수 있다.
가스 공급 수단(258)은, 성막 가스가 충전되어 있는 실린더, 스톱 밸브 및 매스플로우 컨트롤러 등으로 구성되어 있다. 가스 공급 수단258a는 제1반응실(250a)에 접속되어, 절연막을 성막하기 위한 가스를 공급한다. 가스 공급 수단258b는 제2반응실(250b)에 접속되어, 반도체막을 성막하기 위한 가스를 공급한다. 가스 공급 수단258c는 제3반응실(250c)에 접속되어, 예를 들면 n형의 도전형을 부여하는 불순물원소가 첨가된 반도체 재료 가스를 공급한다. 가스 공급 수단258d는 제4반응실(250d)에 접속되어, 반도체막을 성막하기 위한 가스를 공급한다. 가스 공급 수단258e는 Ar을 공급한다. 가스 공급 수단258f는 반응실내의 크리닝에 사용하는 에칭 가스(여기에서는, NF3가스)를 공급한다. Ar 가스와 크리닝에 사용하는 에칭 가스는 모든 반응실에 있어서 사용할 수 있기 때문에, 가스 공급 수단258e와 가스 공급 수단258f는 모든 반응실에 접속되어 있는 것이 바람직하다.
또한, 각 반응실에는 플라즈마를 생성하기 위한 고주파 전력공급수단이 연결되어 있다. 여기에서, 고주파 전력공급수단에는 고주파전원(252)과 정합기(254)가 포함된다. 다만, 이것에 한정되지 않고, 마이크로파 발생부가 접속되어 있어도 된다. 발생시키는 플라즈마로서는, 예를 들면 RF플라즈마, VHF플라즈마, 마이크로파 플라즈마를 들 수 있다. 또한, RF플라즈마와 VHF플라즈마를 동시에 발생시킴으로써(2주파 여기시킴으로써), 퇴적율이 향상하기 때문에 바람직하다.
또한, 여기에서 사용하는 플라즈마는 펄스변조 플라즈마인 것이 바람직하다. 펄스변조 플라즈마를 사용함으로써, 성막시의 퇴적율이 향상하고, 성막시에 발생하는 파티클을 저감하고, 성막되는 반도체막의 막질 및 두께의 균일성을 향상시킬 수 있다. 또는, 플라즈마 발생시의 자외선량을 저감할 수 있고, 성막되는 반도체막중의 결함수를 저감할 수 있다.
또한, 동일한 반응실내에 있어서, 결정성 반도체막, 비정질반도체막, 및 일도전형을 부여하는 불순물원소가 첨가된 불순물반도체막을 연속해서 성막해도 좋다. 구체적으로는, 게이트 절연막이 형성된 기판을 반응실내에 반입하고, 거기에서 결정성 반도체막, 비정질반도체막, 및 일도전형을 부여하는 불순물원소가 첨가된 반도체막(불순물반도체막)을 연속해서 성막한다. 동일한 반응실내에서 결정성 반도체막 및 비정질반도체막을 연속해서 성막함으로써, 결정 변형이 적은 계면을 형성하는 것이 가능하다. 그 때문에, 계면에 의도하지 않는 준위가 형성되는 것을 막을 수 있다. 그리고, 계면에 혼입할 수 있는 대기성분을 저감할 수 있다.
또한, 도시하지 않았지만, 도 14에 나타내는 멀티 쳄버 플라즈마CVD장치에는 예비실이 연결되어 있어도 된다. 성막전에 예비실에서 기판을 가열해 두면, 각 반응실에 있어서의 성막까지의 가열시간을 단축하는 것이 가능해서, 스루풋을 향상시킬 수 있다.
또한, 상기 설명한 바와 같이 연속해서 성막함으로써, 오염원이 될 수 있는 불순물원소에 의해 계면이 오염되지 않고, 복수의 막을 적층해서 형성할 수 있다. 그 때문에, TFT의 전기적 특성의 변동을 저감할 수 있다.
상기에 나타내는 플라즈마CVD장치를 사용함으로써, 각 반응실에서 1종류의 막 또는 조성이 유사한 복수종의 막을 성막하는 것이 가능하고, 또한 대기에 노출되지 않고 연속 성막할 수 있다. 그 때문에, 이미 성막한 막의 잔류물 및 대기에 부유하는 불순물원소에 의해 계면이 오염되지 않고, 복수의 막을 적층해서 형성할 수 있다.
플라즈마CVD장치의 반응실내는, 불소 라디칼로 크리닝 하면 좋다. 그리고, 성막전에 반응실내에 보호막을 성막하는 것이 바람직하다.
또한, 사용하는 것이 가능한 장치는, 상기의 도 14에 나타내는 것에 한정되지 않는다. 예를 들면, 2개의 반응실이 설치된 CVD장치를 사용해도 된다. 이 때, 한쪽의 반응실(제1반응실)은, 형성 가스에 규산 에틸(TEOS: 화학식Si(OC2H5))를 사용한 산화 실리콘막의 형성에 사용하는 반응실로 하고, 다른쪽의 반응실(제2의 반응실)은, 질화 실리콘막, 실리콘막 및 일 도전형의 불순물 원소를 포함하는 실리콘막의 형성에 사용하는 반응실로 하면 좋다. 또는, 상기 제2의 반응실만을 갖는 장치를 사용해도 된다.
다음에, 불순물 반도체층(110)이 되는 불순물반도체막(154) 위에 레지스트 마스크(156)를 형성한다(도 11c를 참조). 레지스트 마스크(156)는, 포토리소그래피법에 의해 형성할 수 있다. 또는, 잉크젯 법 등에 의하여 형성해도 좋다. 또는, 비용 저감을 목적으로서, 인쇄법에 의해 형성해도 좋고, 인쇄법에 의해 형성한 후에 레이저 가공을 행해도 된다.
다음에, 레지스트 마스크(156)를 사용하여, 제1의 반도체막(150), 제2의 반도체막(152), 및 불순물반도체막(154)을 에칭한다. 이 처리에 의해, 이것들의 막을 소자마다 분리하고, 제1의 반도체층(106), 제2의 반도체층(158) 및 불순물 반도체층(160)을 형성한다(도 12a를 참조). 그 후에, 레지스트 마스크(156)를 제거한다.
또한, 이 에칭 처리에서는, 제1의 반도체층(106), 제2의 반도체층(158) 및 불순물 반도체층(160)이 적층된 적층체(162)가 테이퍼 형상이 되도록 에칭을 행하는 것이 바람직하다. 테이퍼 각은 30°이상 90°이하, 바람직하게는 40° 이상 80°이하로 한다. 적층체(162)를 테이퍼 형상으로 함으로써, 후의 공정으로 이것들 위에 형성되는 층(예를 들면, 도전막164)의 피복성을 향상시킬 수 있고, 배선 떨어짐을 방지할 수 있다.
다음에, 적층체(162) 위에 도전막(164)을 형성한다(도 12b를 참조). 도전막(164)은, 스퍼터링법 또는 진공증착법 등을 사용해서 형성하면 좋다. 또는, 도전막(164)은, Ag, Au 또는 Cu 등의 도전성 나노 페이스트를 사용해서 스크린 인쇄법 또는 잉크젯법등을 사용해서 토출하여, 소성함으로써 형성해도 된다.
다음에, 도전막(164) 위에 레지스트 마스크(166)를 형성한다(도 12c를 참조). 레지스트 마스크(166)는, 레지스트 마스크(156)와 마찬가지로 포토리소그래피법 또는 잉크젯법에 의해 형성할 수 있다. 또는, 비용 저감을 목적으로서, 인쇄법에 의해 형성해도 좋고, 인쇄법에 의해 형성한 후에 레이저 가공을 행해도 된다. 또는, 레지스트 마스크의 사이즈를 조정하기 위해서 산소 플라즈마에 의한 애싱을 행해도 된다.
다음에, 레지스트 마스크(166)을 사용해서 도전막(164)을 에칭하고, 도전막(164)을 패턴 형성해서 제2의 배선층(112)을 형성한다. 에칭에는 습식 에칭을 사용하는 것이 바람직하다. 습식 에칭에 의해, 도전막(164) 중, 레지스트 마스크(166)로부터 노출된 부분이 등방적으로 에칭된다. 그 결과, 도전막은 레지스트 마스크(166)의 측면으로부터 내측까지 후퇴하고, 제2의 배선층(112)이 형성된다. 이 제2의 배선층(112)은, TFT의 소스 전극 및 드레인 전극뿐만 아니라, 신호선도 구성한다.
다음에, 레지스트 마스크(166)가 형성된 상태에서, 제2의 반도체층(158) 및 불순물 반도체층(160)을 에칭해서 백(back) 채널부를 형성한다. 이에 따라, 제2의 반도체층(158)은 일부를 남겨서 에칭되고, 제2의 반도체층(108) 및 불순물 반도체층(110)이 형성된다.
여기에서, 에칭은 드라이에칭에 의해 행하면 좋고, 특히, 산소를 포함한 가스에 의한 드라이에칭을 행하면 좋다. 산소를 포함한 가스에 의해, 레지스트를 후퇴시키면서 불순물 반도체층(110)과 제2의 반도체층(108)을 에칭할 수 있고, 불순물 반도체층(110)과, 제2의 반도체층(108)을 테이퍼 형상으로 할 수 있기 때문이다. 에칭 가스로서는, 예를 들면, 4불화 메탄(화학식: CF4)에 산소를 포함시킨 에칭 가스 또는 염소에 산소를 포함시킨 에칭 가스를 사용한다. 불순물 반도체층(110)과, 제2의 반도체층(108)을 테이퍼 형상으로 함으로써 전계의 집중을 막고, 오프 전류를 저감시킬 수 있다.
제2의 반도체층(108)에서는, 일부가 에칭되어서 오목부가 설치되지만, 오목부와 중첩하는 제2의 반도체층(108)의 적어도 일부가 잔존하는 두께로 하는 것이 바람직하다. 불순물 반도체층(110)과 중첩하는 부분의 제2의 반도체층(108)은, 소스 영역 및 드레인 영역의 형성 프로세스에 있어서 에칭되지 않지만, 이 부분의 두께는 대강 80nm이상 500nm이하로 하면 좋고, 바람직하게는 150nm이상 400nm이하이며, 더 바람직하게는 200nm이상 300nm이하다. 상기한 바와 같이, 제2의 반도체층(108)을 충분하게 두껍게 함으로써, 제1의 반도체층(106)에의 불순물원소의 혼입등을 방지할 수 있다. 이렇게, 제2의 반도체층(108)은, 제1의 반도체층(106)의 보호층으로서도 기능한다.
다음에, 레지스트 마스크(166)를 제거한다.
또한, 여기까지의 공정에 의해 생긴, 백 채널부에 존재하는 잔사 및 레지스트 마스크(166)의 제거에 사용한 레지스트 박리액의 성분등은 전기적 특성에 영향을 주는 경우가 많다. 그 때문에, 이것들을 제거하는 것을 목적으로서, 레지스트 마스크(166)를 제거한 후에, 추가로 에칭, 플라즈마처리 및 세정 중 어느 하나 또는 복수의 공정을 사용함으로써, 전기적 특성이 양호한(예를 들면, 오프 전류가 작은) TFT를 제조할 수 있다.
이상의 공정에 의해, 도 1에 나타내는 보텀 게이트형의 TFT를 형성할 수 있다(도 13a를 참조). 또한, 도 2 내지 도 7에 나타내는 보텀 게이트형의 TFT에 관해서도 제조 공정은 상기와 같다.
다음에, 상기한 바와 같이 제조한 TFT를 덮어서 보호층(114)을 형성한다(도 13b를 참조). 보호층(114)은, 게이트 절연층(104)과 마찬가지로 형성할 수 있다.
또한, 도 1에 나타내는 TFT는 화소 트랜지스터로서 사용할 수 있기 때문에, 소스 전극 및 드레인 전극의 한쪽이 화소전극에 접속되어 있다. 도 1에 나타내는 TFT에 있어서는, 소스 전극 및 드레인 전극의 한쪽이, 보호층(114)에 설치된 개구부(116)를 거쳐서 화소전극층(118)에 접속되어 있다.
화소전극층(118)은, 스퍼터링법 등을 사용해서 형성할 수 있다. 여기에서는, ITO를 스퍼터링법에 의해 형성하면 좋다.
화소전극층(118)은, 제2의 배선층(112)등과 마찬가지로, 전체면에 형성한 후에 레지스트 마스크등을 사용해서 에칭을 행하고, 패턴 형성하면 좋다(도 13c를 참조).
또한, 도시하지 않았지만, 보호층(114)과 화소전극층(118)과의 사이에, 화소전극층(118)의 피형성면의 평탄화를 목적으로서, 스핀코팅법 등에 의해 유기수지층을 형성해도 좋다.
또한, 상기한 설명에서는, 게이트 전극과 주사선이 동일한 공정으로 형성되고, 소스 전극 및 드레인 전극과 신호선이 동일한 공정으로 형성되는 경우에 관하여 설명했지만, 개시하는 발명은 이것에 한정되지 않는다. 전극과, 상기 전극에 접속되는 배선을 별도의 공정으로 형성해도 좋다.
또한, 본 실시예에서는, 반도체 재료로서 실리콘을 사용한 경우에 관하여 설명했지만, 이것에 한정되지 않고, 산화물반도체를 사용해도 되고, 유기반도체를 사용해도 된다.
또한, 본 실시예에서는 역스태거형의 TFT에 관하여 설명했지만, 이것에 한정되지 않고, 동일 평면형이어도 된다.
또한, 본 실시예에서는, 반도체 재료로서 실리콘을 사용했지만, 이것에 한정되지 않고, 게르마늄을 사용해도 된다. 실란 대신에, GeH4, Ge2H6 등의 퇴적성 기체를 사용하면 좋다.
또한, 상기 설명에 한정되지 않고, TFT는 U자형(코 자형 또는 말발굽형)이어도 된다. 도 15는, U자형의 TFT를 나타낸다.
또한, 단면구조는, 도 1에 나타낸 것과 같다. 기판(300)은, 도 1에 있어서의 기판(100)에 해당한다. 제1의 배선층(302)은, 도 1에 있어서의 제1의 배선층(102)에 해당한다. 게이트 절연층(304)은, 도 1에 있어서의 게이트 절연층(104)에 해당한다. 제1의 반도체층(306)은, 도 1에 있어서의 제1의 반도체층(106)에 해당한다. 제2의 반도체층(308)은, 도 1에 있어서의 제2의 반도체층(108)에 해당한다. 불순물 반도체층(310)은, 도 1에 있어서의 불순물 반도체층(110)에 해당한다. 제2의 배선층(312)은, 도 1에 있어서의 제2의 배선층(112)에 해당한다. 보호층(314)은, 도 1에 있어서의 보호층(114)에 해당한다. 개구부(316)는, 도 1에 있어서의 개구부(116)에 해당한다. 화소전극층(318)은, 도 1에 있어서의 화소전극층(118)에 해당한다. 또한, 도 15a 및 15b에 있어서도, 도 1과 마찬가지로 주사선과 신호선의 사이에 반도체층이 설치되지만, 도 15a 및 15b에서는, 주사선의 일부가 잘게 가공되어, 주사선과 신호선의 사이의 기생 용량이 더욱 저감되어 있다.
TFT를 도 15a에 나타내는 형상으로 함으로써, 상기 TFT의 최대 아일랜드 폭을 확대할 수 있고, 온 전류를 크게 할 수 있다. 또는, 전기적 특성의 변동을 저감할 수 있다. 이 경우에는, 점선으로 둘러싸여진 영역에 전류가 들어가기 때문에, 온 전류를 크게 할 수 있다.
또는, TFT를 도 15b에 나타내는 형상으로 해도 된다. 이 경우에도, 점선으로 둘러싸여진 영역을 전류가 들어가기 때문에, 온 전류를 크게 할 수 있다. 또는, 제1의 배선층에 의해 구성되는 게이트 전극의 점유 면적을 축소할 수 있으므로, 개구율을 향상시킬 수 있다.
이상, 본 실시예에서 설명한 바와 같이, 반도체층의 아일랜드 폭을 부분적으로 확대함으로써, 제1의 배선층과 제2의 배선층의 사이의 기생 용량을 증가시키지 않고 온 전류를 크게 할 수 있다. 그 때문에, 본 실시예의 TFT를 화소TFT에 적용하면, 화소를 고속동작시킬 수 있다. 또는, 반도체층의 최대 아일랜드 폭을 바꾸지 않고 소스 드레인 폭을 좁게 할 수 있으므로, 제1의 배선층과 제2의 배선층의 사이의 기생 용량을 저감시킬 수 있다. 그 때문에, 본 실시예의 TFT를 화소TFT에 적용하면, 배선 지연을 억제하고, 화소를 고속동작시킬 수 있다.
(실시예 2)
본 실시예에서는, 실시예 1에서 설명한 TFT를 탑재한 표시 패널 또는 발광 패널의 일 형태에 대해서, 도면을 참조해서 설명한다.
본 실시예의 표시장치 또는 발광 장치에서는, 화소부에 접속되는 신호선 구동회로 및 주사선 구동회로는 다른 기판(예를 들면, 반도체 기판 또는 SOI기판 등) 위에 설치해서 접속해도 좋고, 화소회로와 동일기판 위에 형성해도 좋다.
또한, 별도로 형성한 경우의 접속 방법은, 특별하게 한정되는 것이 아니고, 공지의 COG법, 와이어 본딩법 또는 TAB법등을 사용할 수 있다. 또한, 접속하는 위치는, 전기적인 접속이 가능하면, 특별하게 한정되지 않는다. 또는, 컨트롤러, CPU 및 메모리등을 별도로 형성하고, 화소회로에 접속해도 좋다.
도 16은, 표시장치의 블럭도를 나타낸다. 도 16에 나타내는 표시장치는, 표시 소자를 구비한 화소를 복수 갖는 화소부(400)와, 각 화소를 선택하는 주사선 구동회로(402)와, 선택된 화소에의 비디오신호의 입력을 제어하는 신호선 구동회로(403)를 갖는다.
또한, 개시하는 발명의 하나인 표시장치는, 도 16에 나타내는 형태에 한정되지 않는다. 즉, 신호선 구동회로는, 시프트 레지스터와 아날로그 스위치만을 갖는 형태에 한정되지 않는다. 시프트 레지스터와 아날로그 스위치와 아울러, 버퍼, 레벨 시프터, 소스 폴로워 등, 다른 회로를 갖고 있어도 된다. 이때, 시프트 레지스터 및 아날로그 스위치는 반드시 설치할 필요는 없고, 예를 들면, 시프트 레지스터 대신에 디코더 회로와 같은 신호선을 선택할 수 있는 별도의 회로를 갖고 있어도 되고, 아날로그 스위치 대신에 래치(latch) 등을 갖고 있어도 된다.
도 16에 나타내는 신호선 구동회로(403)는, 시프트 레지스터(404) 및 아날로그 스위치(405)를 갖는다. 시프트 레지스터(404)에는, 클록 신호(CLK)와 스타트 펄스 신호(SP)가 입력되어 있다. 클록 신호(CLK)와 스타트 펄스 신호(SP)가 입력되면, 시프트 레지스터(404)에 있어서 타이밍 신호가 생성되어, 아날로그 스위치(405)에 입력된다.
또한, 아날로그 스위치(405)에는, 비디오신호(video signal)가 공급된다. 아날로그 스위치(405)는, 입력되는 타이밍 신호를 따라서 비디오신호를 샘플링하고, 후단의 신호선에 공급한다.
도 16에 나타내는 주사선 구동회로(402)는, 시프트 레지스터(406) 및 버퍼(407)를 갖는다. 또는, 레벨 시프터를 갖고 있어도 된다. 주사선 구동회로(402)에 있어서, 시프트 레지스터(406)에 클록 신호(CLK) 및 스타트 펄스신호(SP)가 입력됨으로써, 선택신호가 생성된다. 생성된 선택신호는, 버퍼(407)에 있어서 완충 증폭되어, 대응하는 주사선에 공급된다. 하나의 주사선에는, 1라인의 모든 화소 트랜지스터의 게이트가 접속되어 있다. 그리고, 동작시에는 1라인 분의 화소 트랜지스터를 일제히 온으로 하지 않으면 안되므로, 버퍼(407)는 큰 전류를 흘려보내는 것이 가능한 구성으로 한다.
풀컬러의 표시장치에 있어서, R(빨강), G(초록), B(파랑)에 대응하는 비디오신호를, 순차적으로 샘플링해서 대응하는 신호선에 공급할 경우, 시프트 레지스터(404)와 아날로그 스위치(405)를 접속하기 위한 단자수는, 아날로그 스위치(405)와 화소부(400)의 신호선을 접속하기 위한 단자수의 1/3정도에 해당한다. 따라서, 아날로그 스위치(405)를 화소부(400)와 동일 기판 위에 형성함으로써, 아날로그 스위치(405)를 화소부(400)와 다른 기판 위에 형성한 경우와 비교하여, 별도로 형성한 기판의 접속에 사용하는 단자의 수를 억제할 수 있고, 접속 불량의 발생 확률을 억제하여서 수율을 높일 수 있다.
또한, 도 16의 주사선 구동회로(402)는, 시프트 레지스터(406) 및 버퍼(407)를 갖지만, 이것에 한정되지 않고, 시프트 레지스터(406)만으로 주사선 구동회로(402)를 구성해도 좋다.
또한, 도 16에 나타내는 구성은, 표시장치의 일 형태를 나타낸 것이며, 신호선 구동회로와 주사선 구동회로의 구성은 이것에 한정되지 않는다.
다음에, 표시장치의 일 형태에 해당하는 액정 표시 패널 및 발광 패널의 외관에 대해서, 도 17 및 도 18을 참조해서 설명한다. 도 17a는, 제1의 기판(411) 위에 형성된 결정성 반도체층을 갖는 TFT(420) 및 액정소자(423)를, 제2의 기판(416)과의 사이에 씰재(415)에 의해 밀봉한 패널의 평면도를 나타낸다. 도 17b는, 도 17a의 K-L에 있어서의 단면도에 해당한다. 도 18은 발광 장치의 경우를 나타낸다. 또한, 도 18은, 도 17과 다른 부분에 대해서만 부호를 부착하고 있다.
제1의 기판(411) 위에 설치된 화소부(412)와, 주사선 구동회로(414)를 둘러싸서, 씰재(415)가 설치된다. 그리고, 화소부(412) 및 주사선 구동회로(414) 위에 제2의 기판(416)이 설치된다. 따라서, 화소부(412) 및 주사선 구동회로(414)는, 제1의 기판(411)과 씰재(415)와 제2의 기판(416)에 의하여, 액정층(418) 또는 충전재(431)와 함께 봉지되어 있다. 그리고, 제1의 기판(411)상의 씰재(415)에 의해 둘러싸여져 있는 영역과는 다른 영역에 신호선 구동회로(413)가 설치되어 있다. 또한, 신호선 구동회로(413)는, 별도로 준비된 기판 위에 결정성 반도체층을 갖는 TFT에 의해 설치된 것이다. 또한, 본 실시예에서는, 결정성 반도체층을 갖는 TFT를 사용한 신호선 구동회로(413)를, 제1의 기판(411)에 접합시키는 경우에 관하여 설명하지만, 단결정 반도체를 사용한 TFT로 신호선 구동회로를 형성하여, 접합시키는 것이 바람직하다. 도 17에서는, 신호선 구동회로(413)에 포함되는, 결정성 반도체층으로 형성된 TFT(419)를 예시한다.
제1의 기판(411) 위에 설치된 화소부(412)는, 복수의 TFT를 갖고 있고, 도 17b에는, 화소부(412)에 포함되는 TFT(420)를 예시하고 있다. 또한, 본 실시예의 발광 장치에 있어서는, TFT(420)는 구동용 트랜지스터이여도 좋고, 전류제어용 트랜지스터이어도 좋으며, 소거용 트랜지스터이어도 된다. TFT(420)는 실시예 1에서 설명한 결정성 반도체층을 사용한 TFT에 해당한다.
액정소자(423)가 갖는 화소전극(422)은, TFT(420)과 배선(428)을 거쳐서 전기적으로 접속되어 있다. 그리고, 액정소자(423)의 대향전극(427)은 제2의 기판(416) 위에 설치된다. 화소전극(422)과 대향전극(427)과 액정층(418)이 쌓여 있는 부분이, 액정소자(423)에 해당한다.
발광소자(430)가 갖는 화소전극은, TFT(420)의 소스 전극 또는 드레인 전극과, 배선을 거쳐서 전기적으로 접속되어 있다. 그리고, 본 실시예에서는, 발광소자(430)의 공통 전극과 투광성을 갖는 도전성 재료층이 전기적으로 접속되어 있다. 또한, 발광소자(430)의 구성은, 본 실시예에 나타낸 구성에 한정되지 않는다. 발광소자(430)의 구성은, 발광소자(430)로부터 추출하는 빛의 방향이나, TFT(420)의 극성등에 따라 결정할 수 있다.
또한, 제1의 기판(411) 및 제2의 기판(416)의 재료로서는, 유리, 금속(예를 들면, 스테인레스), 세라믹스 또는 플라스틱등을 사용할 수 있다. 플라스틱으로서는, FRP(Fiber glass-Reinforced Plastics)판, PVF(폴리비닐 플루오라이드)필름, 폴리에스테르 필름, 또는 아크릴수지 필름등을 사용할 수 있다. 또는, 알루미늄박을 PVF필름이나 폴리에스테르 필름으로 끼운 구조의 시트(sheet)를 사용해도 된다.
또한, 스페이서(421)는 비즈 스페이서이며, 화소전극(422)과 대향전극(427)과의 사이에 일정한 거리(셀 갭(gap))을 확보하기 위해서 설치된다. 또한, 절연층을 선택적으로 에칭하여 얻어지는 스페이서(포스트 스페이서)를 사용하여도 된다.
또한, 별도로 형성된 신호선 구동회로(413)와, 주사선 구동회로(414) 및 화소부(412)에 주어지는 각종의 신호(전위)는, FPC(417)(Flexible Printed Circuit)로부터 인출 배선424 및 인출 배선425를 거쳐서 공급된다.
본 실시예에서는, 접속 단자(426)가, 액정소자(423)가 갖는 화소전극(422)과 같은 도전층으로부터 형성되어 있다. 그리고, 인출 배선424 및 인출 배선425는, 배선428과 같은 도전층으로 형성되어 있다.
접속 단자(426)와 FPC(417)가 갖는 단자는, 이방성 도전층(429)을 거쳐서 전기적으로 접속되어 있다.
또한, 도시하지 않았지만, 본 실시예에 나타낸 액정표시장치는, 배향막 및 편광판을 갖고, 칼라필터나 차광층 등을 더 갖고 있어도 된다.
또한, 발광소자(430)로부터의 빛의 추출 방향에 위치하는 기판인 제2의 기판은 투광성의 기판을 사용한다. 그 경우에는, 유리판, 플라스틱판, 폴리에스테르 필름 또는 아크릴 필름등의 투광성을 갖는 재료로 이루어지는 기판을 사용한다. 발광소자(430)로부터의 빛의 추출 방향이 제1의 기판의 방향일 경우에는, 제1의 기판으로서 투광성 기판을 사용한다.
또한, 충전재(431)로서는, 질소나 Ar등의 불활성의 기체, 자외선 경화 수지 또는 열경화 수지등을 사용할 수 있고, PVC(폴리비닐 클로라이드), 아크릴, 폴리이미드, 에폭시 수지, 실리콘 수지, PVB(폴리비닐부티랄) 또는 EVA(에틸렌비닐아세테이트)등을 사용할 수 있다. 여기에서는, 예를 들면, 질소를 사용하면 좋다.
또한, 발광소자의 사출면에 편광판, 원편광판(타원편광판을 포함한다), 위상차판(λ/4판, λ/2판) 또는 칼라필터등의 광학 필름을 적당하게 설치해도 된다. 또는, 편광판 또는 원편광판에 반사 방지층을 형성해도 된다.
(실시예 3)
본 실시예는, 실시예 2에서 설명한 방법에 의해 제조한 표시 패널 또는 표시장치를 표시부로서 내장한 전자기기에 대해서 도 19 내지 도 21을 참조해서 설명한다. 이러한 전자기기로서는, 예를 들면 비디오카메라 혹은 디지털 카메라 등의 카메라, 헤드 마운트 디스플레이(고글형 디스플레이), 카 네비게이션, 프로젝터, 카스테레오, 퍼스널 컴퓨터, 휴대 정보단말(모바일 컴퓨터, 휴대전화 또는 전자서적등)을 들 수 있다. 그것들의 일례를 도 19에 나타낸다.
도 19a는 텔레비전 장치를 나타낸다. 표시 패널을 하우징에 내장함으로써, 도 19a에 나타내는 텔레비전 장치를 완성시킬 수 있다. 실시예 2에서 설명한 제조 방법을 적용한 표시 패널에 의해 주화면(503)이 형성되고, 기타 부속 설비로서 스피커부(509), 조작 스위치등이 구비되어 있다.
도 19a에 나타나 있는 바와 같이, 하우징(501)에 실시예 2에서 설명한 제조 방법을 적용한 표시용 패널(502)이 내장되고, 수신기(505)에 의해 일반의 텔레비전 방송의 수신을 비롯해, 모뎀(504)을 거쳐서 유선 또는 무선에 의한 통신 네트워크에 접속 함에 의해 한쪽 방향(송신자로부터 수신자) 또는 양쪽 방향(송신자와 수신자간, 또는 수신자끼리)의 정보통신을 할 수도 있다. 텔레비전 장치의 조작은, 하우징에 내장된 스위치 또는 리모트 컨트롤 조작기(506)에 의해 행하는 것이 가능하고, 이 리모트 컨트롤 조작기(506)에도, 출력하는 정보를 표시하는 표시부(507)가 설치되어도 좋다.
또한, 텔레비전 장치에도, 주화면(503)의 이외에 서브 화면(508)을 제2의 표시 패널로 형성하고, 채널이나 음량등을 표시하는 구성이 부가되어 있어도 좋다.
도 20은, 텔레비전 장치의 주요 구성을 나타내는 블럭도를 보이고 있다. 표시 패널(520)에는, 화소부(521)가 형성되어 있다. 신호선 구동회로(522)와 주사선 구동회로(523)는, 표시 패널(520)에 COG방식에 의해 실장되어도 좋다.
기타의 외부회로의 구성으로서, 영상신호의 입력측에서는, 튜너(524)에서 수신한 신호 중, 영상신호를 증폭하는 영상신호 증폭회로(525)와, 거기에서 출력되는 신호를 빨강, 초록, 파란의 각 색에 대응한 색신호로 변환하는 영상신호 처리회로(526)와, 그 영상신호를 적절한 입력 사양으로 변환하기 위한 컨트롤 회로(527)등을 갖고 있다. 컨트롤 회로(527)는, 주사선 구동회로(523)와 신호선 구동회로(522)에 각각 신호를 출력한다. 디지털 구동하는 경우에는, 신호선측에 신호 분할 회로(528)를 설치하고, 입력 디지털 신호를 정수개로 분할해서 공급하는 구성으로 해도 된다.
튜너(524)에서 수신한 신호 중, 음성신호는, 음성신호 증폭회로(529)에 보내지고, 그 출력은 음성신호 처리회로(530)를 경과해서 스피커(533)에 공급된다. 제어회로(531)는 수신국(수신 주파수), 음량의 제어신호를 입력부(532)로부터 받고, 튜너(524) 및 음성신호 처리회로(530)에 신호를 송출한다.
물론, 본 발명의 일 형태인 표시장치는, 텔레비전 장치에 한정되지 않고, 퍼스널 컴퓨터의 모니터를 비롯해, 철도의 역이나 공항등에서의 정보표시반, 또는 가두에 있어서의 광고 표시반 등의 대면적의 표시 매체에도 적용할 수 있다. 그 때문에, 이것들의 표시 매체의 표시 품질을 향상시킬 수 있다.
주화면(503) 및 서브 화면(508)의 한쪽 또는 양쪽에, 실시예 2에서 설명한 제조 방법을 적용한 표시 패널 또는 표시장치를 사용함으로써, 텔레비전 장치의 표시 품질을 높일 수 있다.
도 19b에 나타내는 휴대형의 컴퓨터는, 본체(511) 및 표시부(512)등을 갖는다. 표시부(512)에, 실시예 2에서 설명한 표시장치의 제조 방법을 적용한 표시 패널 또는 표시장치를 사용함으로써, 컴퓨터의 표시부의 표시 품질을 높일 수 있다.
도 21은 휴대전화의 일례를 나타내고, 도 21a가 정면도, 도 21b가 배면도, 도 21c가 2개의 하우징을 슬라이드시킨 때의 정면도다. 도 21에 나타내는 휴대전화는, 하우징541 및 하우징542 두개의 하우징으로 구성되어 있다. 도 21에 나타내는 휴대전화는, 휴대전화와 휴대 정보단말의 양쪽의 기능을 갖추고 있고, 컴퓨터를 내장하고, 음성통화이외에도 여러가지 데이터 처리가 가능한 소위 스마트 폰이다.
하우징(541)은, 표시부(543), 스피커(544), 마이크로폰(545), 조작 키(546), 포인팅 디바이스(547), 표면 카메라용 렌즈(548), 외부접속 단자 잭(549) 및 이어폰 단자(550)등을 구비하고, 하우징(542)는, 키보드(551), 외부 메모리 슬롯(552), 이면 카메라(553), 라이트(554)등에 의해 구성되어 있다. 안테나는 하우징(541)에 내장되어 있다.
또한, 도 21에 나타내는 휴대전화는, 상기의 구성과 아울러, 비접촉형 IC칩, 소형 기록 장치등을 내장하여도 된다.
중합된 하우징541과 하우징542(도 21a에 나타낸다.)는, 슬라이드 시키는 것이 가능하고, 슬라이드 시킴으로써 도 21c와 같이 전개한다. 표시부(543)에는, 실시예 2에서 설명한 표시장치의 제조 방법을 적용한 표시 패널 또는 표시장치를 내장하는 것이 가능하다. 또한, 표시부(543)와 표면 카메라용 렌즈(548)를 동일한 면에 구비하고 있기 때문에, 영상 전화로서의 사용이 가능하다. 또는, 표시부(543)를 파인더로서 사용함으로써, 이면 카메라(553) 및 라이트(554)로 정지 화상 및 동영상의 촬영이 가능하다.
스피커(544) 및 마이크로폰(545)을 사용함으로써, 도 21에 나타내는 휴대전화는, 음성기록장치(녹음장치) 또는 음성재생장치로서 사용할 수 있다. 또는, 조작 키(546)에 의해, 전화의 발착신 조작, 전자우편 등의 간단한 정보 입력 조작, 표시부에 표시하는 화면의 스크롤 조작, 표시부에 표시하는 정보의 선택등을 행하는 커서의 이동 조작등이 가능하다.
또한, 서류의 작성, 휴대 정보 단말로서의 사용등, 취급하는 정보가 많은 경우에는, 키보드(551)를 사용하면 편리하다. 또한, 중합된 하우징541과 하우징542(도 21a를 참조)를 슬라이드 시킴으로써, 도 21c와 같이 전개시킬 수 있다. 휴대 정보 단말로서 사용하는 경우에는, 키보드(551) 및 포인팅 디바이스(547)를 사용하여, 원활한 조작으로 마우스의 조작이 가능하다. 외부 접속 단자 잭(549)은 AC어댑터 및 USB케이블등의 각종 케이블과 접속가능해서, 충전 및 퍼스널 컴퓨터 등과의 데이터 통신이 가능하다. 또한, 외부 메모리 슬롯(552)에 기록 매체를 삽입함으로써 보다 대량의 데이터 보존 및 이동이 가능하게 된다.
하우징(542)의 이면(도 21b를 참조)에는, 이면 카메라(553) 및 라이트(554)를 구비하고, 표시부(543)를 파인더로서 정지 화상 및 동영상의 촬영이 가능하다.
또한, 상기의 기능 구성과 아울러, 적외선 통신기능, USB포트, 텔레비전 원 세그먼트(one segment) 수신 기능, 비접촉IC칩 또는 이어폰 잭등을 구비한 것이어도 좋다.
본 실시예에서 설명한 각종 전자기기는, 실시예 1에서 설명한 TFT 및 실시예 2에서 설명한 표시장치의 제조 방법을 적용해서 제조할 수 있다. 따라서, 제조 비용을 증대시키지 않고, 표시부의 표시 품질이 높은 전자기기를 제조할 수 있다.
100: 기판, 102: 제1의 배선층, 104: 게이트 절연층, 106: 제1의 반도체층, 108: 제2의 반도체층, 110: 불순물 반도체층, 112: 제2의 배선층, 114: 보호층, 116: 개구부, 118: 화소전극층, 150: 제1의 반도체막, 152: 제2의 반도체막, 154: 불순물반도체막, 156: 레지스트 마스크, 158: 제2의 반도체층, 160: 불순물 반도체층, 162: 적층체, 164: 도전막, 166: 레지스트 마스크, 200: 기판, 202: 제1의 배선층, 204: 게이트 절연층, 206: 제1의 반도체층, 208: 제2의 반도체층, 210: 불순물 반도체층, 212: 제2의 배선층, 214: 보호층, 216: 개구부, 218: 화소전극층, 250a: 제1반응실, 250b: 제2반응실, 250c: 제3반응실, 250d: 제4반응실, 252: 고주파전원, 254: 정합기, 258: 가스공급수단, 258a: 가스공급수단, 258b: 가스공급수단, 258c: 가스공급수단, 258d: 가스공급수단, 258e: 가스공급수단, 258f: 가스공급수단, 260: 버터플라이 밸브, 262: 컨덕턴스 밸브, 264: 터보 분자 펌프, 266: 드라이 펌프, 268: 클라이오 펌프, 270: 로드/언로드실, 272: 공통실, 274: 게이트 밸브, 276: 반송 기구, 300: 기판, 302: 제1의 배선층, 304: 게이트 절연층, 306: 제1의 반도체층, 308: 제2의 반도체층, 310: 불순물 반도체층, 312: 제2의 배선층, 314: 보호층, 316: 개구부, 318: 화소전극층, 400: 화소부, 402: 주사선 구동회로, 403: 신호선 구동회로, 404: 시프트 레지스터, 405: 아날로그 스위치, 406: 시프트 레지스터, 407: 버퍼, 411: 기판, 412: 화소부, 413: 신호선 구동회로, 414: 주사선 구동회로, 415: 씰재, 416: 기판, 417: FPC, 418: 액정층, 419: TFT, 420: TFT, 421: 스페이서, 422: 화소전극, 423: 액정소자, 424: 배선, 425: 배선, 426: 접속 단자, 427: 대향전극, 428: 배선, 429: 이방성 도전층, 430: 발광소자, 431: 충전재, 501: 하우징, 502: 표시용 패널, 503: 주화면, 504: 모뎀, 505: 수신기, 506: 리모트 컨트롤 조작기, 507: 표시부, 508: 서브 화면, 509: 스피커부, 511: 본체, 512: 표시부, 520: 표시 패널, 521: 화소부, 522: 신호선 구동회로, 523: 주사선 구동회로, 524: 튜너, 525: 영상신호 증폭회로, 526: 영상신호 처리회로, 527: 컨트롤 회로, 528: 신호 분할 회로, 529: 음성신호 증폭회로, 530: 음성신호 처리회로, 531: 제어회로, 532: 입력부, 533: 스피커, 541: 하우징, 542: 하우징, 543: 표시부, 544: 스피커, 545: 마이크로폰, 546: 조작 키, 547: 포인팅 디바이스, 548: 표면 카메라용 렌즈, 549: 외부 접속 단자 잭, 550: 이어폰 단자, 551: 키보드, 552: 외부 메모리 슬롯, 553: 이면 카메라, 554: 라이트.

Claims (18)

  1. 제1의 배선층과,
    상기 제1의 배선층을 덮는 게이트 절연층과,
    상기 게이트 절연층 위에, 상기 제1의 배선층과 중첩해서 설치된 반도체층과,
    상기 반도체층 위의 일부에 설치되어서 소스 영역 및 드레인 영역을 형성하는 불순물 반도체층과,
    상기 불순물 반도체층 위의 제2의 배선층을 구비한, 박막트랜지스터로서,
    상기 반도체층은, 제1폭을 갖는 제1영역과, 상기 제1폭보다 큰 제2폭을 갖는 제2영역을 포함하고,
    상기 제2영역은, 적어도 상기 소스 영역과 상기 드레인 영역의 사이의 일부에 설치되는, 박막트랜지스터.
  2. 제 1 항에 있어서,
    상기 반도체층은, 결정질 반도체층과, 비정질 물질을 갖는 반도체층과의 적층체를 포함하고,
    상기 결정질 반도체층의 결정입자는, 상기 비정질 물질을 갖는 상기 반도체층에서 연장되어 있는 각뿔 형상을 갖는, 박막트랜지스터.
  3. 제 1 항에 있어서,
    상기 반도체층의 전체 표면이, 상기 제1의 배선층과 중첩되는, 박막트랜지스터.
  4. 제1의 배선층과,
    상기 제1의 배선층을 덮는 게이트 절연층과,
    상기 게이트 절연층 위에, 상기 제1의 배선층과 중첩해서 설치된 반도체층과,
    상기 반도체층 위의 일부에 설치되어서 소스 영역 및 드레인 영역을 형성하는 불순물 반도체층과,
    상기 불순물 반도체층 위의 제2의 배선층을 구비한, 박막트랜지스터로서,
    상기 반도체층은, 제1폭을 갖는 제1영역과, 상기 제1폭보다 큰 제2폭을 갖는 제2영역을 포함하고,
    상기 제2영역은, 상기 소스 영역과 상기 드레인 영역의 사이의 일부에만 설치되는, 박막트랜지스터.
  5. 제 4 항에 있어서,
    상기 반도체층은, 결정질 반도체층과, 비정질 물질을 갖는 반도체층과의 적층체를 포함하고,
    상기 결정질 반도체층의 결정입자는, 상기 비정질 물질을 갖는 상기 반도체층에서 연장되어 있는 각뿔 형상을 갖는, 박막트랜지스터.
  6. 제 4 항에 있어서,
    상기 반도체층의 전체 표면이, 상기 제1의 배선층과 중첩되는, 박막트랜지스터.
  7. 제1의 배선층과,
    상기 제1의 배선층을 덮는 게이트 절연층과,
    상기 게이트 절연층 위에, 상기 제1의 배선층과 중첩해서 설치된 반도체층과,
    상기 반도체층 위의 일부에 설치되어서 소스 영역 및 드레인 영역을 형성하는 불순물 반도체층과,
    상기 불순물 반도체층 위의 제2의 배선층을 구비한, 박막트랜지스터로서,
    상기 반도체층은, 제1폭을 갖는 제1영역과, 상기 제1폭보다 큰 제2폭을 갖는 제2영역을 포함하고,
    상기 제2영역은, 적어도 상기 소스 영역과 상기 드레인 영역의 사이의 일부에 설치되고,
    상기 소스 영역과 상기 드레인 영역의 사이의 길이는, 상기 제2영역의 길이보다 짧은, 박막트랜지스터.
  8. 제 7 항에 있어서,
    상기 반도체층은, 결정질 반도체층과, 비정질 물질을 갖는 반도체층과의 적층체를 포함하고,
    상기 결정질 반도체층의 결정입자는, 상기 비정질 물질을 갖는 상기 반도체층에서 연장되어 있는 각뿔 형상을 갖는, 박막트랜지스터.
  9. 제 7 항에 있어서,
    상기 반도체층의 전체 표면이, 상기 제1의 배선층과 중첩되는, 박막트랜지스터.
  10. 제1의 배선층과,
    상기 제1의 배선층을 덮는 게이트 절연층과,
    상기 게이트 절연층 위에, 상기 제1의 배선층과 중첩해서 설치된 반도체층과,
    상기 반도체층 위의 일부에 설치되어서 소스 영역 및 드레인 영역을 형성하는 불순물 반도체층과,
    상기 불순물 반도체층 위의 제2의 배선층을 구비한, 박막트랜지스터로서,
    상기 반도체층은, 제1폭을 갖는 제1영역과, 상기 제1폭보다 큰 제2폭을 갖는 제2영역을 포함하고,
    상기 제2영역은, 적어도 상기 소스 영역과 상기 드레인 영역의 사이의 일부에 설치되고,
    상기 제2의 배선층은 상기 소스 영역과 상기 드레인 영역의 위에 설치되고, 선택적으로 형성된 화소전극층은 상기 제2의 배선층에 접속되는, 표시장치.
  11. 제 10 항에 있어서,
    상기 반도체층은, 결정질 반도체층과, 비정질 물질을 갖는 반도체층과의 적층체를 포함하고,
    상기 결정질 반도체층의 결정입자는, 상기 비정질 물질을 갖는 상기 반도체층에서 연장되어 있는 각뿔 형상을 갖는, 표시장치.

  12. 제 10 항에 있어서,
    상기 반도체층의 전체 표면이, 상기 제1의 배선층과 중첩되는, 표시장치.
  13. 제1의 배선층과,
    상기 제1의 배선층을 덮는 게이트 절연층과,
    상기 게이트 절연층 위에, 상기 제1의 배선층과 중첩해서 설치된 반도체층과,
    상기 반도체층 위의 일부에 설치되어서 소스 영역 및 드레인 영역을 형성하는 불순물 반도체층과,
    상기 불순물 반도체층 위의 제2의 배선층을 구비한, 박막트랜지스터로서,
    상기 반도체층은, 제1폭을 갖는 제1영역과, 상기 제1폭보다 큰 제2폭을 갖는 제2영역을 포함하고,
    상기 제2영역은, 상기 소스 영역과 상기 드레인 영역의 사이의 일부에만 설치되고,
    상기 제2의 배선층은 상기 소스 영역과 상기 드레인 영역의 위에 설치되고, 선택적으로 형성된 화소전극층은 상기 제2의 배선층에 접속되는, 표시장치.

  14. 제 13 항에 있어서,
    상기 반도체층은, 결정질 반도체층과, 비정질 물질을 갖는 반도체층과의 적층체를 포함하고,
    상기 결정질 반도체층의 결정입자는, 상기 비정질 물질을 갖는 상기 반도체층에서 연장되어 있는 각뿔 형상을 갖는, 표시장치.
  15. 제 13 항에 있어서,
    상기 반도체층의 전체 표면이, 상기 제1의 배선층과 중첩되는, 표시장치.
  16. 제1의 배선층과,
    상기 제1의 배선층을 덮는 게이트 절연층과,
    상기 게이트 절연층 위에, 상기 제1의 배선층과 중첩해서 설치된 반도체층과,
    상기 반도체층 위의 일부에 설치되어서 소스 영역 및 드레인 영역을 형성하는 불순물 반도체층과,
    상기 불순물 반도체층 위의 제2의 배선층을 구비한, 박막트랜지스터로서,
    상기 반도체층은, 제1폭을 갖는 제1영역과, 상기 제1폭보다 큰 제2폭을 갖는 제2영역을 포함하고,
    상기 제2영역은, 적어도 상기 소스 영역과 상기 드레인 영역의 사이의 일부에 설치되고,
    상기 소스 영역과 상기 드레인 영역의 사이의 길이는, 상기 제2영역의 길이보다 짧고,
    상기 제2의 배선층은 상기 소스 영역과 상기 드레인 영역의 위에 설치되고, 선택적으로 형성된 화소전극층은 상기 제2의 배선층에 접속되는, 표시장치.
  17. 제 16 항에 있어서,
    상기 반도체층은, 결정질 반도체층과, 비정질 물질을 갖는 반도체층과의 적층체를 포함하고,
    상기 결정질 반도체층의 결정입자는, 상기 비정질 물질을 갖는 상기 반도체층에서 연장되어 있는 각뿔 형상을 갖는, 표시장치.
  18. 제 16 항에 있어서,
    상기 반도체층의 전체 표면이, 상기 제1의 배선층과 중첩되는, 표시장치.
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20120090783A (ko) * 2011-01-12 2012-08-17 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제작 방법
US8723170B2 (en) 2012-03-15 2014-05-13 Samsung Display Co., Ltd. TFT, display apparatus including TFT, and organic light-emitting display apparatus including TFT
KR20170079376A (ko) * 2015-12-30 2017-07-10 엘지디스플레이 주식회사 박막 트랜지스터 및 그를 이용한 내장형 게이트 구동부를 갖는 표시 장치

Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8247276B2 (en) 2009-02-20 2012-08-21 Semiconductor Energy Laboratory Co., Ltd. Thin film transistor, method for manufacturing the same, and semiconductor device
US8735231B2 (en) 2010-08-26 2014-05-27 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of dual-gate thin film transistor
US8536571B2 (en) * 2011-01-12 2013-09-17 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor device
US20120298998A1 (en) 2011-05-25 2012-11-29 Semiconductor Energy Laboratory Co., Ltd. Method for forming oxide semiconductor film, semiconductor device, and method for manufacturing semiconductor device
TWI595565B (zh) * 2011-06-17 2017-08-11 半導體能源研究所股份有限公司 半導體裝置及其製造方法
KR101506303B1 (ko) * 2011-09-29 2015-03-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치, 및 반도체 장치의 제작 방법
KR101976212B1 (ko) * 2011-10-24 2019-05-07 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제작 방법
US9082861B2 (en) * 2011-11-11 2015-07-14 Semiconductor Energy Laboratory Co., Ltd. Transistor with oxide semiconductor channel having protective layer
JP2013168341A (ja) * 2012-02-17 2013-08-29 Seiko Epson Corp 有機ｅｌ装置および電子機器
JP6009182B2 (ja) * 2012-03-13 2016-10-19 株式会社半導体エネルギー研究所 半導体装置
JP2013206994A (ja) * 2012-03-27 2013-10-07 Toppan Printing Co Ltd 薄膜トランジスタおよび画像表示装置
JP6016455B2 (ja) * 2012-05-23 2016-10-26 株式会社半導体エネルギー研究所 半導体装置
JP6076626B2 (ja) * 2012-06-14 2017-02-08 株式会社ジャパンディスプレイ 表示装置及びその製造方法
JP6285150B2 (ja) * 2012-11-16 2018-02-28 株式会社半導体エネルギー研究所 半導体装置
JP6326752B2 (ja) * 2013-09-12 2018-05-23 三菱電機株式会社 薄膜トランジスタおよびその製造方法
JP6219227B2 (ja) * 2014-05-12 2017-10-25 東京エレクトロン株式会社 ヒータ給電機構及びステージの温度制御方法
JP6325953B2 (ja) * 2014-09-16 2018-05-16 株式会社東芝 半導体装置の製造方法
CN104409509A (zh) * 2014-10-20 2015-03-11 深圳市华星光电技术有限公司 薄膜晶体管
TWI567805B (zh) * 2015-07-03 2017-01-21 友達光電股份有限公司 薄膜電晶體及其製作方法
KR102341644B1 (ko) * 2015-08-04 2021-12-21 삼성디스플레이 주식회사 액정 표시 장치 및 그 제조방법
JP6654997B2 (ja) 2016-11-10 2020-02-26 株式会社Ｊｏｌｅｄ 薄膜トランジスタ基板
CN108110013B (zh) * 2018-01-19 2021-01-08 京东方科技集团股份有限公司 阵列基板及其制备方法、显示装置

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS56122123A (en) 1980-03-03 1981-09-25 Shunpei Yamazaki Semiamorphous semiconductor
JP2635885B2 (ja) * 1992-06-09 1997-07-30 インターナショナル・ビジネス・マシーンズ・コーポレイション 薄膜トランジスタ及びアクティブマトリクス液晶表示装置
JPH08172202A (ja) * 1994-12-20 1996-07-02 Sharp Corp 薄膜トランジスタおよびその製造方法
US5677236A (en) * 1995-02-24 1997-10-14 Mitsui Toatsu Chemicals, Inc. Process for forming a thin microcrystalline silicon semiconductor film
US5539219A (en) * 1995-05-19 1996-07-23 Ois Optical Imaging Systems, Inc. Thin film transistor with reduced channel length for liquid crystal displays
JPH1187717A (ja) 1997-09-04 1999-03-30 Hitachi Ltd 半導体装置とアクティブマトリックス基板および液晶表示装置
US6323034B1 (en) * 1999-08-12 2001-11-27 Industrial Technology Research Institute Amorphous TFT process
JP4646368B2 (ja) 1999-08-31 2011-03-09 株式会社半導体エネルギー研究所 液晶表示装置の作製方法
JP3420201B2 (ja) * 1999-12-22 2003-06-23 日本電気株式会社 液晶表示装置
KR100494683B1 (ko) 2000-05-31 2005-06-13 비오이 하이디스 테크놀로지 주식회사 4-마스크를 이용한 박막 트랜지스터 액정표시장치의제조시에 사용하는 할프톤 노광 공정용 포토 마스크
JP2001343669A (ja) 2000-06-02 2001-12-14 Hitachi Ltd 液晶表示装置
JP4211250B2 (ja) 2000-10-12 2009-01-21 セイコーエプソン株式会社 トランジスタ及びそれを備える表示装置
KR20020042898A (ko) 2000-12-01 2002-06-08 구본준, 론 위라하디락사 액정표시장치용 어레이기판과 그 제조방법
JP4604440B2 (ja) 2002-02-22 2011-01-05 日本電気株式会社 チャネルエッチ型薄膜トランジスタ
JP4357844B2 (ja) 2003-01-10 2009-11-04 シャープ株式会社 電磁波検出器
JP4221314B2 (ja) 2004-02-10 2009-02-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜トランジスタとそれを用いた液晶表示装置およびその薄膜トランジスタの製造方法
EP1981086A4 (en) 2006-01-30 2011-06-29 Sharp Kk THIN FILM TRANSISTOR AND ACTIVE MATRIX SUBSTRATE AND DISPLAY ARRANGEMENT WITH SUCH A THIN FILM TRANSISTOR
JP2008124392A (ja) 2006-11-15 2008-05-29 Sharp Corp 半導体装置、その製造方法及び表示装置
US9176353B2 (en) * 2007-06-29 2015-11-03 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device
US7611930B2 (en) * 2007-08-17 2009-11-03 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing display device
KR101703511B1 (ko) * 2008-06-27 2017-02-07 가부시키가이샤 한도오따이 에네루기 켄큐쇼 박막 트랜지스터

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20120090783A (ko) * 2011-01-12 2012-08-17 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제작 방법
US8723170B2 (en) 2012-03-15 2014-05-13 Samsung Display Co., Ltd. TFT, display apparatus including TFT, and organic light-emitting display apparatus including TFT
KR20170079376A (ko) * 2015-12-30 2017-07-10 엘지디스플레이 주식회사 박막 트랜지스터 및 그를 이용한 내장형 게이트 구동부를 갖는 표시 장치

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CN101847662B (zh) 2015-04-01
US9312156B2 (en) 2016-04-12
KR101803718B1 (ko) 2017-12-28
JP2010251732A (ja) 2010-11-04
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US20100244034A1 (en) 2010-09-30

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