KR20120090783A - 반도체 장치 및 반도체 장치의 제작 방법 - Google Patents

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Abstract

본 발명은 오프 전류가 매우 작은 반도체 장치를 제공한다. 또한, 상기 반도체 장치를 적용함으로써, 소비 전력이 매우 작은 반도체 장치를 제공한다.
기판 위에 게이트 전극을 갖고, 게이트 전극 위에 게이트 절연층을 갖고, 게이트 절연층 위에 산화물 반도체층을 갖고, 산화물 반도체층 위에 소스 전극 및 드레인 전극을 갖고, 산화물 반도체층의 외연 중 소스 전극의 외연으로부터 드레인 전극의 외연에 달하는 부분의 길이를 채널 길이의 3배 이상, 바람직하게는 5배 이상으로 한다. 또한, 열처리에 의해, 게이트 절연층으로부터 산화물 반도체층에 산소를 공급한다. 또한, 산화물 반도체층을 선택적으로 에칭한 후, 절연층을 성막한다.

Description

반도체 장치 및 반도체 장치의 제작 방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}
트랜지스터 등의 반도체 소자를 포함하는 회로를 갖는 반도체 장치 및 그 제작 방법에 관한 것이다. 예를 들면, 전원 회로에 탑재되는 파워 디바이스, 메모리, 사이리스터, 컨버터, 이미지 센서 등을 포함하는 반도체 집적 회로, 액정 표시 패널로 대표되는 전기 광학 장치, 발광 소자를 갖는 발광 표시 장치 등을 부품으로서 탑재한 전자 기기에 관한 것이다.
또한, 본 명세서 중에서 반도체 장치란, 반도체 특성을 이용함으로써 기능할 수 있는 장치 전반을 가리키며, 전기 광학 장치, 발광 표시 장치, 반도체 회로 및 전자 기기는 모두 반도체 장치다.
액정 표시 장치로 대표되는 바와 같이, 유리 기판 등에 형성되는 트랜지스터의 대부분은 아몰퍼스 실리콘, 다결정 실리콘 등에 의해 구성되어 있다. 아몰퍼스 실리콘을 이용한 트랜지스터는 전계 효과 이동도가 낮지만, 유리 기판의 대면적화에 대응할 수 있다. 또한, 다결정 실리콘을 이용한 트랜지스터의 전계 효과 이동도는 높지만 유리 기판의 대면적화에는 적합하지 않다는 결점을 갖고 있다.
실리콘을 이용한 트랜지스터 외에, 최근에는 산화물 반도체를 이용해서 트랜지스터를 제작하여, 전자 디바이스나 광 디바이스에 응용하는 기술이 주목받고 있다. 예를 들면, 산화물 반도체로서 산화 아연, In-Ga-Zn계 산화물을 이용해서 트랜지스터를 제작하여, 표시 장치의 화소의 스위칭 소자 등에 이용하는 기술이 특허 문헌 1 및 특허 문헌 2에서 개시되어 있다.
특허 문헌 1 : 일본 특허 공개 2007-123861호 공보 특허 문헌 2 : 일본 특허 공개 2007-96055호 공보
오프 전류가 매우 작은 산화물 반도체층을 이용한 반도체 장치를 제공하는 것을 과제의 하나로 한다. 또한, 상기 반도체 장치를 적용함으로써, 소비 전력이 매우 작은 반도체 장치를 제공하는 것을 과제의 하나로 한다.
본 발명의 일 양태는, 기판 위에 게이트 전극을 갖고, 게이트 전극 위에 게이트 절연층을 갖고, 게이트 절연층 위에 산화물 반도체층을 갖고, 산화물 반도체층 위에 소스 전극 및 드레인 전극을 갖는 반도체 장치에 있어서, 산화물 반도체층의 외연 중 소스 전극의 외연에서부터 드레인 전극의 외연에 달하는 부분의 길이가, 채널 길이의 3배 이상, 바람직하게는 5배 이상인 것을 특징으로 한다.
또한, 산화물 반도체층의 측면이, 산소를 포함하는 절연층으로 덮여 있는 것을 특징으로 한다.
또한, 산화물 반도체층은, 적어도 In, Ga, Sn 및 Zn에서 선택된 1종 이상의 원소를 포함하는 것을 특징으로 한다.
또한, 산화물 반도체층은, 비단결정인 것을 특징으로 한다.
또한, 본 발명의 일 양태는, 기판 위에 게이트 전극을 형성하고, 게이트 전극 위에 게이트 절연층을 형성하고, 게이트 절연층 위에 산화물 반도체층을 형성하고, 산화물 반도체층 형성 후에 열처리를 행하고, 열처리 후, 산화물 반도체층 위에 소스 전극 및 드레인 전극을 형성하고, 소스 전극 및 드레인 전극 형성 후, 산화물 반도체층을 선택적으로 에칭해서 섬 형상의 산화물 반도체층을 형성하고, 섬 형상의 산화물 반도체층과 소스 전극과 드레인 전극을 덮어서 절연층을 형성하는 것을 특징으로 한다.
또한, 본 발명의 일 양태는, 기판 위에 게이트 전극을 형성하고, 게이트 전극 위에 게이트 절연층을 형성하고, 게이트 절연층 위에 산화물 반도체층을 형성하고, 산화물 반도체층 위에 도전층을 형성하고, 도전층 형성 후에 열처리를 행하고, 열처리 후, 도전층을 선택적으로 에칭해서 소스 전극 및 드레인 전극을 형성하고, 소스 전극 및 드레인 전극 형성 후, 산화물 반도체층을 선택적으로 에칭해서 섬 형상의 산화물 반도체층을 형성하고, 섬 형상의 산화물 반도체층, 소스 전극 및 드레인 전극을 덮어서 절연층을 형성하는 것을 특징으로 한다.
소스 전극 및 드레인 전극을 덮는 절연층의 형성은, 섬 형상의 산화물 반도체층의 형성 후 신속하게 행하는 것이 바람직하다. 또한, 게이트 절연층을 화학 양론비에 대하여 산소가 과잉으로 포함되는 재료로 형성하고, 산화물 반도체층 형성 후에 열처리를 행함으로써, 게이트 절연층으로부터 산화물 반도체층 중에 산소를 공급한다.
열처리는, 질소나 희 가스 등의 불활성 가스 분위기하, 산소 가스 분위기하, 또는 초건조 에어[CRDS(캐비티 링 다운 레이저 분광법) 방식의 노점계를 이용해서 측정한 경우의 수분량이 20ppm(노점 환산으로 -55℃) 이하, 바람직하게는 1ppm 이하, 바람직하게는 10ppb 이하의 공기] 분위기하에서, 150℃ 이상 기판 왜곡점 온도 미만, 바람직하게는 250℃ 이상 450℃ 이하, 더욱 바람직하게는 300℃ 이상 450℃ 이하의 온도에서 행한다.
상술한 산화물 반도체층은, 수소, 알칼리 금속 및 알칼리 토류 금속 등의 농도가 저감되어, 매우 불순물 농도가 낮은 산화물 반도체층이다. 그 때문에, 상술한 산화물 반도체층을 채널 영역에 이용한 트랜지스터는 오프 전류를 작게 할 수 있다.
알칼리 금속은 산화물 반도체를 구성하는 원소가 아니기 때문에, 불순물이다. 알칼리 토류 금속도, 산화물 반도체를 구성하는 원소가 아닌 경우에 불순물이 된다. 특히, 알칼리 금속 중 Na는, 산화물 반도체층에 접하는 절연막이 산화물인 경우, 해당 절연막 중으로 확산해서 Na+가 된다. 또한, Na는, 산화물 반도체층 내에서 산화물 반도체를 구성하는 금속과 산소의 결합을 분단하거나, 혹은, 그 결합 중으로 들어간다. 그 결과, 예를 들면, 임계값 전압이 마이너스 방향으로 시프트함에 따른 노멀리 온(normally on)화, 전계 효과 이동도의 저하 등의 트랜지스터 특성의 열화가 일어나고, 또한 특성의 변동도 생긴다. 상기 불순물에 의해 초래되는 트랜지스터 특성의 열화와 특성의 변동은, 산화물 반도체층 중의 수소 농도가 충분히 낮은 경우에 현저히 나타난다. 따라서, 산화물 반도체층 중의 수소 농도가 1×1018/cm3 이하, 보다 바람직하게는 1×1017/cm3 이하인 경우에는, 상기 불순물의 농도를 저감하는 것이 바람직하다. 구체적으로, 2차 이온 질량 분석법에 의한 Na 농도의 측정값은 5×1016/cm3 이하, 바람직하게는 1×1016/cm3 이하, 더욱 바람직하게는 1×1015/cm3 이하로 하면 좋다. 마찬가지로, Li 농도의 측정값은 5×1015/cm3 이하, 바람직하게는 1×1015/cm3 이하로 하면 좋다. 마찬가지로, K 농도의 측정값은 5×1015/cm3 이하, 바람직하게는 1×1015/cm3 이하로 하면 좋다.
이상에 나타낸 산화물 반도체층을 트랜지스터의 채널 영역에 이용함으로써, 트랜지스터의 오프 전류를 작게 할 수 있다.
여기서, 트랜지스터의 오프 전류의 저감과 관련하여, 섬 형상의 산화물 반도체층의 측면을 통해 흐르는 전류에 대해서 설명한다.
산화물 반도체층을 선택적으로 에칭할 때, 예를 들면 드라이 에칭에 있어서 산화물 반도체층의 측면이 염소 래디컬, 불소 래디컬 등을 포함하는 플라즈마에 노출되면, 산화물 반도체층의 측면에 노출되는 금속 원자와, 염소 래디컬, 불소 래디컬 등이 결합한다. 이때, 금속 원자와 염소 원자, 불소 원자가 결합하여 탈리되므로, 산화물 반도체층 중에 해당 금속 원자와 결합하고 있었던 산소 원자가 활성화된다. 활성화된 산소 원자는 용이하게 반응하여 탈리되기 쉽다. 그 때문에, 산화물 반도체층의 측면에는 산소 결손이 생기기 쉽다.
특히, 감압 분위기 또는 환원 분위기에 있어서, 산소가 방출되어 산화물 반도체층의 측면에 산소 결손이 생기기 쉬워진다. 또한, 가열된 분위기에서도 산소 결손이 생기기 쉬워진다.
산화물 반도체에 있어서, 산소 결손은 도너가 되어 캐리어를 발생시킨다. 즉, 산소 결손이 생킴으로써 산화물 반도체층의 측면이 n형화되어, 산화물 반도체층의 측면에 의도하지 않은 전류(누설 전류)가 흐르게 된다. 산화물 반도체층의 측면을 흐르는 전류는, 트랜지스터의 오프 전류를 증가시켜버린다.
산화물 반도체층의 측면을 산소를 포함하는 절연층으로 덮음으로써, 산화물 반도체층의 측면을 흐르는 전류를 저감할 수 있다.
또는, 산화물 반도체층의 측면은 전류가 흐르기 쉽기 때문에, 소스 전극 및 드레인 전극과 가능한 한 접하지 않는 구조로 하는 것이 바람직하다. 예를 들면, 소스 전극 및 드레인 전극을, 산화물 반도체층 위에, 산화물 반도체층의 외연보다 내측에 설치함으로써, 산화물 반도체층의 측면과 소스 전극 및 드레인 전극을 전기적으로 접속시키지 않도록 할 수 있다.
산화물 반도체층을 이용한 오프 전류가 매우 작은 반도체 장치를 제공할 수 있다. 또한, 상기 반도체 장치를 적용함으로써, 소비 전력이 매우 작은 반도체 장치를 제공할 수 있다.
도 1a 내지 도 1c는 본 발명의 일 양태를 설명하는 상면도 및 단면도.
도 2a 내지 도 2c는 본 발명의 일 양태를 설명하는 상면도 및 단면도.
도 3a 내지 도 3c는 본 발명의 일 양태를 설명하는 상면도 및 단면도.
도 4a 내지 도 4c는 본 발명의 일 양태를 설명하는 상면도 및 단면도.
도 5a 내지 도 5c는 본 발명의 일 양태를 설명하는 단면도.
도 6a 내지 도 6c는 본 발명의 일 양태를 설명하는 단면도.
도 7a 내지 도 7c는 본 발명의 일 양태를 설명하는 상면도.
도 8a 및 도 8b는 본 발명의 일 양태를 설명하는 상면도.
도 9a 내지 도 9c는 본 발명의 일 양태를 설명하는 단면도.
도 10aa 내지 도 10b는 본 발명의 일 양태를 설명하는 상면도 및 단면도.
도 11은 본 발명의 일 양태를 설명하는 단면도.
도 12aa 내지 도 12cb는 액정 표시 장치를 설명하는 단면도.
도 13aa 내지 도 13bb는 액정 표시 장치를 설명하는 단면도.
도 14aa 내지 도 14bb는 액정 표시 장치를 설명하는 단면도.
도 15a 및 도 15b는 액정 표시 장치의 화소 구조를 설명하는 상면도 및 단면도.
도 16a 내지 도 16c는 액정 표시 장치의 화소 구조를 설명하는 상면도.
도 17a 내지 도 17c는 액정 표시 장치의 화소 구조를 설명하는 상면도.
도 18a 및 도 18b는 반도체 장치를 설명하는 상면도 및 회로도.
도 19a 및 도 19b는 본 발명의 일 양태를 설명하는 회로도.
도 20은 본 발명의 일 양태를 설명하는 회로도.
도 21a 및 도 21b는 본 발명의 일 양태를 설명하는 회로도.
도 22a 및 도 22b는 본 발명의 일 양태를 설명하는 회로도.
도 23a 내지 도 23c는 CPU의 구체예를 도시하는 블록도 및 그 일부의 회로도.
도 24a 내지 도 24f는 전자 기기의 일례를 설명하는 도면.
도 25는 계산에 이용한 모델을 설명하는 도면.
도 26a 내지 도 26c는 계산에 이용한 모델을 설명하는 도면.
본 발명의 실시 형태에 대해서 도면을 이용하여 상세하게 설명한다. 단, 본 발명은 이하의 설명에 한정되지 않으며, 본 발명의 취지 및 그 범위에서 일탈하지 않고 그 형태 및 상세를 다양하게 변경할 수 있음은 당업자라면 용이하게 이해될 것이다. 따라서, 본 발명은 이하에 기재하는 실시 형태의 기재 내용에 한정하여 해석되는 것이 아니다. 또한, 이하에 설명하는 본 발명의 구성에서, 동일 부분 또는 마찬가지의 기능을 갖는 부분에는, 동일한 부호를 서로 다른 도면 간에 공통적으로 이용하여 그 반복 설명은 생략한다.
또한, 도면 등에 나타내는 각 구성의, 위치, 크기, 범위 등은, 간단히 이해할 수 있게 하기 위하여 실제의 위치, 크기, 범위 등을 나타내지 않는 경우가 있다. 이 때문에, 개시하는 발명은, 반드시 도면 등에 개시된 위치, 크기, 범위 등에 한정되는 것이 아니다.
또한, 본 명세서에서 이용하는 제1, 제2, 제3 등의 용어는, 구성 요소의 혼동을 피하기 위해 붙인 것이며, 수적으로 한정하는 것은 아니다. 그 때문에, 예를 들면, "제1"을 "제2" 또는 "제3" 등과 적절히 치환해서 설명할 수 있다.
트랜지스터는 반도체 장치의 일 형태이며, 전류나 전압의 증폭이나, 도통 또는 비도통을 제어하는 스위칭 동작 등을 실현할 수 있다. 본 명세서에서의 트랜지스터는, IGFET(Insulated Gate Field Effect Transistor)나 박막 트랜지스터(TFT:Thin Film Transistor)를 포함한다.
또한, 트랜지스터의 "소스"나 "드레인"의 기능은, 상이한 극성의 트랜지스터를 채용하는 경우나, 회로 동작에 있어서 전류의 방향이 변화하는 경우 등에는 바뀌는 경우가 있다. 이 때문에, 본 명세서에서는, "소스"나 "드레인"의 용어는, 바꾸어 이용할 수 있는 것으로 한다.
또한, 본 명세서 등에 있어서 "전극"이나 "배선"의 용어는, 이들의 구성 요소를 기능적으로 한정하는 것이 아니다. 예를 들면, "전극"은 "배선"의 일부로서 이용되는 경우가 있고, 그 역도 또한 마찬가지이다. 또한, "전극"이나 "배선"의 용어는, 복수의 "전극"이나 "배선"이 일체가 되어 형성되어 있는 경우 등도 포함한다.
(실시 형태 1)
본 실시 형태에서는, 산화물 반도체를 채널이 형성되는 반도체층에 이용한 트랜지스터 및 그 제작 방법에 대해서, 도 1a 내지 도 8b를 이용하여 설명한다.
도 1a는, 반도체 장치의 일 형태인 트랜지스터(150)의 구성을 설명하는 상면도다. 또한, 도 1b는, 도 1a에 A1-A2의 쇄선으로 나타낸 부위의 적층 구조를 설명하는 단면도다. 또한, 도 1c는, 도 1a에 B1-B2의 쇄선으로 나타낸 부위의 적층 구조를 설명하는 단면도다. 또한, 도 1a에서, 기판 및 절연층의 기재는 생략하고 있다.
도 1a 내지 도 1c에 도시하는 트랜지스터(150)는, 기판(101) 위에 형성된 기초층(102)을 갖고, 기초층(102) 위에 형성된 게이트 전극(103)을 갖고 있다. 또한, 게이트 전극(103) 위에 형성된 게이트 절연층(104)을 갖고, 게이트 절연층(104) 위에 형성된 섬 형상의 산화물 반도체층(105)을 갖고 있다. 또한, 산화물 반도체층(105) 위에 형성된 소스 전극(106a) 및 드레인 전극(106b)을 갖고 있다. 또한, 산화물 반도체층(105)의 일부에 접하고, 소스 전극(106a) 및 드레인 전극(106b) 위에 형성된 절연층(107)을 갖고 있다. 또한, 절연층(107) 위에 보호 절연층(108)이 형성되어 있다.
트랜지스터(150)의 채널 길이(L)는, 산화물 반도체층(105)에 접해서 마주 보는 소스 전극(106a)과 드레인 전극(106b)의 거리에 의해 결정된다. 또한, 채널 길이(L)는, 산화물 반도체층(105)에 접하는 소스 전극(106a)과 드레인 전극(106b)의 최단 거리라고 할 수도 있다.
도 2a는, 반도체 장치의 일 형태인 트랜지스터(160)의 구성을 설명하는 상면도다. 또한, 도 2b는, 도 2a에 C1-C2의 쇄선으로 나타낸 부위의 적층 구조를 설명하는 단면도다. 또한, 도 2c는, 도 2a에 D1-D2의 쇄선으로 나타낸 부위의 적층 구조를 설명하는 단면도다. 또한, 도 2a에서, 기판 및 절연층의 기재는 생략하고 있다.
트랜지스터(160)는, 트랜지스터(150)와 마찬가지의 적층 구성을 갖고 있지만, 트랜지스터(150)와는 다른 형상의 소스 전극(106a) 및 드레인 전극(106b)을 갖고 있다. 트랜지스터(160)에서는, U자형(C자형, コ형, 또는 말굽형)의 소스 전극(106a)으로, 드레인 전극(106b)을 둘러싸는 형상으로 하고 있다. 이러한 형상으로 함으로써, 트랜지스터의 점유 면적이 작아도 충분한 채널 폭을 확보하는 것이 가능해지며, 트랜지스터의 도통시에 흐르는 전류(온 전류라고도 함)의 양을 늘리는 것이 가능해진다.
또한, 일반적으로 채널 폭을 크게 하면, 게이트 전극(103)과 소스 전극(106a) 간, 및 게이트 전극(103)과 드레인 전극(106b) 간에 생기는 기생 용량도 커지는데, U자형의 소스 전극(106a)으로 드레인 전극(106b)을 둘러싸는 형상으로 함으로써, 특히 게이트 전극(103)과 드레인 전극(106b) 간에 생기는 기생 용량의 증가를 억제하는 것이 가능해진다.
예를 들면, 액티브 매트릭스형 액정 표시 장치의 화소 트랜지스터에서는, 화소 전극과 전기적으로 접속하는 드레인 전극과 게이트 전극의 사이에 생기는 기생 용량이 크면 피드스루(feedthrough)의 영향을 받기 쉬워지기 때문에, 화소에 공급된 전위(영상 정보)를 정확하게 유지할 수 없어, 표시 품위가 저하하는 요인이 된다. 본 실시 형태에 개시하는 트랜지스터(160)를 액티브 매트릭스형 액정 표시 장치의 화소 트랜지스터에 이용하면, 충분한 채널 폭을 확보하면서, 드레인 전극(106b)과 게이트 전극(103) 간에 생기는 기생 용량을 작게 할 수 있기 때문에, 표시 장치의 표시 품위를 향상시키는 것이 가능해진다.
도 3a은, 반도체 장치의 일 형태인 트랜지스터(170)의 구성을 설명하는 상면도다. 또한, 도 3b는, 도 3a에 E1-E2의 쇄선으로 나타낸 부위의 적층 구조를 설명하는 단면도다. 또한, 도 3c는, 도 3a에 F1-F2의 쇄선으로 나타낸 부위의 적층 구조를 설명하는 단면도다. 또한, 도 3a에서, 기판 및 절연층의 기재는 생략하고 있다.
트랜지스터(170)는, 도 1a 내지 도 1c를 이용하여 설명한 트랜지스터(150)에 채널 보호층(109)을 부가한 구성을 갖고 있다. 채널 보호층(109)은, 산화물 반도체층(105) 위에 형성되어 있다. 트랜지스터(170)의 채널 길이(L)는, 채널 보호층(109)의 폭, 즉 캐리어가 흐르는 방향과 평행한 방향의 채널 보호층(109)의 길이에 의해 결정된다.
채널 보호층(109)을 설치함으로써, 트랜지스터(150)에 비해 제작 공정이 증가해버리지만, 그 후의 제작 공정에서 백 채널측에 생기는 산소 결손의 증가를 억제할 수 있다. 이 때문에, 그 후의 제작 공정에서의 조건 설정이 용이해져 생산성이 좋고 신뢰성이 좋은 반도체 장치를 실현할 수 있다. 또한, 본 명세서에서의 백 채널이란, 산화물 반도체에서의 게이트 절연층과 반대측의 계면 근방을 가리킨다.
도 4a는, 반도체 장치의 일 형태인 트랜지스터(180)의 구성을 설명하는 상면도다. 또한, 도 4b는, 도 4a에 G1-G2의 쇄선으로 나타낸 부위의 적층 구조를 설명하는 단면도다. 또한, 도 4c는, 도 4a에 H1-H2의 쇄선으로 나타낸 부위의 적층 구조를 설명하는 단면도다. 또한, 도 4a에서, 기판 및 절연층의 기재는 생략하고 있다.
도 4a 내지 도 4c에 도시하는 트랜지스터(180)는, 기판(101) 위에 형성된 기초층(102)을 갖고, 기초층(102) 위에 형성된 게이트 전극(103)을 갖고 있다. 또한, 게이트 전극(103) 위에 형성된 게이트 절연층(104)을 갖고, 게이트 절연층(104) 위에 형성된 섬 형상의 산화물 반도체층(105)을 갖고 있다. 또한, 산화물 반도체층(105) 위에 형성된 소스 전극(106a) 및 드레인 전극(106b)을 갖고 있다. 트랜지스터(180)의 소스 전극(106a) 및 드레인 전극(106b)은, 소스 영역(110a) 및 드레인 영역(110b)을 통해 산화물 반도체층(105)과 전기적으로 접속하고 있다. 또한, 산화물 반도체층(105)의 일부에 접하고, 소스 전극(106a) 및 드레인 전극(106b) 위에 형성된 절연층(107)을 갖고 있다. 또한, 절연층(107) 위에 보호 절연층(108)이 형성되어 있다.
소스 영역(110a) 및 드레인 영역(110b)은, 인듐 산화물, 주석 산화물, 아연산화물, 인듐주석 산화물(ITO라고 약기함), 인듐아연 산화물 등의 도전성의 금속 산화물을 이용해서 1nm 이상 100nm 이하, 바람직하게는 5nm 이상 50nm 이하의 두께로 형성하면 된다.
또한, 소스 영역(110a) 및 드레인 영역(110b)은, 질소를 포함하는 인듐갈륨아연 산화물(In-Ga-Zn-O)이나, 질소를 포함하는 인듐주석 산화물(In-Sn-O)이나, 질소를 포함하는 인듐갈륨 산화물(In-Ga-O)이나, 질소를 포함하는 인듐아연 산화물(In-Zn-O)이나, 질소를 포함하는 산화 주석(Sn-O)이나, 질소를 포함하는 인듐 산화물(In-O)이나, 금속 질화물(InN, ZnN 등)을 이용해서 형성해도 좋다. 또한, 1장 내지 10장의 그라펜 시트(그래파이트의 1층분)로 이루어지는 재료를 이용해서 형성해도 좋다.
또한, 소스 영역(110a) 및 드레인 영역(110b)을 형성하기 위한 상기 재료의 에칭은, 소스 전극(106a) 및 드레인 전극(106b) 형성 후에, 소스 전극(106a) 및 드레인 전극(106b)을 마스크로 하여 이용함으로써 행할 수 있다. 또한, 에칭 조건에 따라서는, 소스 전극(106a) 및 드레인 전극(106b)을 형성하기 위한 에칭과, 소스 영역(110a) 및 드레인 영역(110b)을 형성하기 위한 에칭을, 동일 공정에서 행할 수 있다.
소스 전극(106a) 및 드레인 전극(106b)과, 산화물 반도체층(105)의 사이에, 소스 영역(110a) 및 드레인 영역(110b)을 형성함으로써, 소스 전극(106a) 및 드레인 전극(106b)과 산화물 반도체층(105)의 접촉 저항을 저감하는 것이 가능해진다.
또한, 트랜지스터(180)의 채널 길이(L)는, 산화물 반도체층(105)에 접해서 마주 보는 소스 영역(110a)과 드레인 영역(110b)의 거리에 의해 결정된다. 또한, 채널 길이(L)는, 산화물 반도체층(105)에 접하는 소스 영역(110a)과 드레인 영역(110b)의 최단 거리라고 할 수도 있다.
또한, 트랜지스터(150), 트랜지스터(160), 트랜지스터(170) 및 트랜지스터(180)는, 보텀 게이트 구조의 트랜지스터의 일 형태이며, 역 스태거형 트랜지스터라고도 한다. 또한, 트랜지스터(150), 트랜지스터(160) 및 트랜지스터(180)는, 채널 에치형 트랜지스터라고도 하며, 트랜지스터(170)는, 채널 보호형(채널 스톱형) 트랜지스터라고도 한다.
본 실시 형태에 개시하는 섬 형상의 산화물 반도체층(105)에는, 전자 공여체(도너)가 되는 수분 또는 수소 등의 불순물이 저감되어 고순도화된 산화물 반도체(purified OS)를 이용한다. 고순도화된 산화물 반도체는, 그 후, 산화물 반도체에 산소를 공급하여 산화물 반도체 내의 산소 결손을 저감함으로써 i형(진성 반도체) 또는 i형에 한없게 가까운(실질적으로 i형화된) 산화물 반도체로 할 수 있다. 채널이 형성되는 반도체층에 i형 또는 실질적으로 i형화된 산화물 반도체를 이용한 트랜지스터는, 오프 전류가 현저하게 낮다는 특성을 갖는다.
구체적으로는, 산화물 반도체 중의 수소 농도를, 2차 이온 질량 분석법(SIMS:Secondary Ion Mass Spectrometry)에 의한 측정값으로 5×1018/cm3 미만, 바람직하게는 1×1018/cm3 이하, 보다 바람직하게는 5×1017/cm3 이하, 더욱 바람직하게는 1×1016/cm3 이하로 한다. 또한, 홀 효과 측정에 의해 측정할 수 있는 i형 또는 실질적으로 i형화된 고순도화된 산화물 반도체의 캐리어 밀도는 1×1014/cm3 미만, 바람직하게는 1×1012/cm3 미만, 더욱 바람직하게는 1×1011/cm3 미만이다. 또한, 산화물 반도체의 밴드갭은 2eV 이상, 바람직하게는 2.5eV 이상, 보다 바람직하게는 3eV 이상이다. 채널이 형성되는 반도체층에 i형 또는 실질적으로 i형화된 산화물 반도체를 이용함으로써, 트랜지스터의 오프 전류를 내릴 수 있다.
여기서, 산화물 반도체 중의, 수소 농도의 SIMS 분석에 대해서 언급해 둔다. SIMS 분석은, 그 원리상 시료 표면 근방이나, 재질이 서로 다른 막과의 적층 계면 근방의 데이터를 정확하게 얻는 것이 어렵다고 알려져 있다. 따라서, 막 내에서의 수소 농도의 두께 방향의 분포를 SIMS로 분석하는 경우, 대상이 되는 막이 존재하는 범위에서, 값에 극단적인 변동이 없이 거의 일정한 값이 얻어지는 영역에서의 평균값을 수소 농도로서 채용한다. 또한, 측정의 대상이 되는 막의 두께가 작은 경우, 인접하는 막 내의 수소 농도의 영향을 받아 거의 일정한 값이 얻어지는 영역을 찾아낼 수 없는 경우가 있다. 이 경우, 해당 막이 존재하는 영역에서의 수소 농도의 최대값 또는 최소값을, 해당 막 내의 수소 농도로서 채용한다. 또한, 해당 막이 존재하는 영역에서, 최대값을 갖는 산형의 피크, 최소값을 갖는 곡형의 피크가 존재하지 않는 경우, 변곡점의 값을 수소 농도로서 채용한다.
또한, 산화물 반도체에 포함되는 산소가 탈리되어 산소 결손이 생기면, 산소 결손에 기인해서 캐리어가 생기는 경우가 있다. 산화물 반도체 중에 산소 결손이 생기면, 캐리어로서 전자가 생겨 산화물 반도체가 n형화되기 쉽다. 산화물 반도체에 포함되는 산소의 탈리는, 섬 형상으로 형성된 산화물 반도체의 측면에서 발생하기 쉽기 때문에, 산화물 반도체의 측면은 n형화되기 쉽다.
소스 전극(106a)과 드레인 전극(106b)이, n형화된 산화물 반도체의 측면을 통해 전기적으로 접속하면, 트랜지스터의 동작에 상관없이 의도하지 않은 전류(누설 전류)가 생기게 된다. 누설 전류의 증가는, 트랜지스터의 오프 전류를 증가시켜 반도체 장치의 소비 전력 증대의 한 원인이 되기 때문에, 바람직하지 못하다. 이 때문에, 산화물 반도체층의 외연 중 소스 전극(106a)의 외연에서부터 드레인 전극(106b)의 외연에 달하는 부분의 길이를, 매우 길게 하는 것이 바람직하다. 구체적으로는, 산화물 반도체층의 외연 중 소스 전극(106a)의 외연에서부터 드레인 전극(106b)의 외연에 달하는 부분의 길이(Ls)를, 채널 길이(L)의 3배 이상, 바람직하게는 5배 이상으로 한다[도 1a, 도 2a, 도 3a, 도 4a 참조].
다음으로, 도 1a 내지 도 1c에 도시하는 트랜지스터(150)의 제작 방법에 대해서, 도 5a 내지 도 8b를 이용하여 설명한다. 또한, 도 5a 내지 도 5c, 및 도 6a 내지 도 6c는, 트랜지스터(150)의 제작 방법을 설명하는 단면도이며, 도 1a의 A1-A2 및 B1-B2의 쇄선으로 나타낸 부위의 단면에 상당한다.
또한, 도 7a 내지 도 7c, 및 도 8a 및 도 8b는 트랜지스터(150)의 제작 방법을 설명하는 평면도이며, 동일 도면 중의 A1-A2 및 B1-B2의 쇄선으로 나타낸 부위는, 도 5a 내지 도 5c, 및 도 6a 내지 도 6c의 단면도와 대응하고 있다. 또한, 도 7a 내지 도 7c, 및 도 8a 및 도 8b에서, 기판 및 절연층의 기재는 생략하고 있다.
우선, 기판(101) 위에 기초층(102)을 50nm 이상 300nm 이하, 바람직하게는 100nm 이상 200nm 이하의 두께로 형성한다. 기판(101)은, 유리 기판, 세라믹 기판 외에, 본 제작 공정의 처리 온도에 견딜 수 있는 정도의 내열성을 갖는 플라스틱 기판 등을 이용할 수 있다. 또한, 기판에 투광성을 필요로 하지 않는 경우에는, 스테인레스 합금 등의 금속의 기판의 표면에 절연층을 형성한 것을 이용해도 된다. 유리 기판으로는, 예를 들면 바륨 붕규산염 유리, 알루미노 붕규산염 유리 혹은 알루미노 규산 유리 등의 무알칼리 유리 기판을 이용하면 좋다. 그 밖에, 석영 기판, 사파이어 기판 등을 이용할 수 있다. 또한, 실리콘이나 탄화 실리콘 등의 단결정 반도체 기판, 다결정 반도체 기판, 실리콘 게르마늄 등의 화합물 반도체 기판, SOI 기판 등을 적용하는 것도 가능하며, 이들 기판 위에 반도체 소자가 설치된 것을 기판(101)으로서 이용해도 된다.
기초층(102)은, 질화 알루미늄, 산화 알루미늄, 질화산화 알루미늄, 산화질화 알루미늄, 질화 실리콘, 산화 실리콘, 질화산화 실리콘 또는 산화질화 실리콘에서 선택된 재료를, 단층으로 또는 적층해서 형성할 수가 있으며, 기판(101)으로부터의 불순물 원소의 확산을 방지하는 기능을 갖는다. 또한, 본 명세서 중에서, 질화 산화물이란, 그 조성으로서 산소보다 질소의 함유량이 많은 것이며, 산화 질화물이란, 그 조성으로서 질소보다 산소의 함유량이 많은 것을 나타낸다. 또한, 각 원소의 함유량은, 예를 들면 러더퍼드 후방 산란법(RBS:Rutherford Backscattering Spectrometry) 등을 이용해서 측정할 수 있다.
기초층(102)의 형성에는, 스퍼터링법, CVD법, 도포법, 인쇄법 등을 적절히 이용할 수 있다. 본 실시 형태에서는, 기초층(102)으로서 질화 실리콘과 산화 실리콘의 적층을 이용한다. 구체적으로는, 기판(101) 위에 질화 실리콘을 50nm의 두께로 형성하고, 해당 질화 실리콘 위에 산화 실리콘을 150nm의 두께로 형성한다. 또한, 기초층(102) 중에 인(P)이나 붕소(B)가 도프되어 있어도 좋다.
또한, 기초층(102)에 염소, 불소 등의 할로겐 원소를 포함시킴으로써, 기판(101)으로부터의 불순물 원소의 확산을 방지하는 기능을 더욱 높일 수 있다. 기초층(102)에 포함시키는 할로겐 원소의 농도는, SIMS(2차 이온 질량 분석계)를 이용한 분석에 의해 얻어지는 농도 피크에 있어서, 1×1015/cm3 이상 1×1020/cm3 이하로 하면 된다.
다음으로, 기초층(102) 위에 스퍼터링법, 진공 증착법 또는 도금법을 이용해서 도전층을 형성하고, 해당 도전층 위에 마스크를 형성하고, 해당 도전층을 선택적으로 에칭해서 게이트 전극(103)을 형성한다. 도전층 위에 형성하는 마스크의 형성에는 인쇄법, 잉크제트법, 포토리소그래피법을 적절히 이용할 수 있다.
게이트 전극(103)을 형성하는 재료로는, 알루미늄(Al), 크롬(Cr), 구리(Cu), 탄탈(Ta), 티타늄(Ti), 몰리브덴(Mo), 텅스텐(W), 네오디뮴(Nd), 스칸듐(Sc)에서 선택된 금속 원소, 상술한 금속 원소를 성분으로 하는 합금, 상술한 금속 원소를 조합한 합금, 상술한 금속 원소의 질화물 등을 이용해서 형성할 수 있다. 또한, 망간(Mn), 마그네슘(Mg), 지르코늄(Zr), 베릴륨(Be) 중 어느 하나 또는 복수에서 선택된 금속 원소를 이용해도 된다.
또한, 게이트 전극(103)은, 단층 구조나 2층 이상의 적층 구조로 해도 좋다. 예를 들면, 실리콘을 포함하는 알루미늄을 이용한 단층 구조, 알루미늄 위에 티타늄을 적층하는 2층 구조, 질화 티타늄 위에 티타늄을 적층하는 2층 구조, 질화 티타늄 위에 텅스텐을 적층하는 2층 구조, 질화 탄탈 위에 텅스텐을 적층하는 2층 구조, Cu-Mg-Al 합금 위에 Cu를 적층하는 2층 구조, 티타늄과, 그 티타늄 위에 알루미늄을 적층하고, 또한 그 위에 티타늄을 형성하는 3층 구조 등이 있다.
또한, 게이트 전극(103)은, 인듐주석 산화물, 산화 텅스텐을 포함하는 인듐 산화물, 산화 텅스텐을 포함하는 인듐아연 산화물, 산화 티타늄을 포함하는 인듐 산화물, 산화 티타늄을 포함하는 인듐주석 산화물, 인듐아연 산화물, 산화 규소를 첨가한 인듐주석 산화물 등의 투광성을 갖는 도전성 재료를 적용할 수도 있다. 또한, 상기 투광성을 갖는 도전성 재료와 상기 금속 원소의 적층 구조로 할 수도 있다.
또한, 게이트 전극(103)과 산화물 반도체층(105)에 중첩되고, 또한, 게이트 전극(103)과 게이트 절연층(104)에 접하여, 질소를 포함하는 인듐갈륨아연 산화물이나, 질소를 포함하는 인듐주석 산화물이나, 질소를 포함하는 인듐갈륨 산화물이나, 질소를 포함하는 인듐아연 산화물이나, 질소를 포함하는 산화 주석이나, 질소를 포함하는 인듐 산화물이나, 금속 질화물(InN, ZnN 등)을 형성해도 좋다.
이들 재료는 5eV, 바람직하게는 5.5eV 이상의 일함수를 갖고, 게이트 절연층(104)을 사이에 두고 산화물 반도체층(105)과 중첩시킴으로써, 트랜지스터의 전기 특성의 임계값 전압을 플러스로 할 수가 있어, 이른바 노멀리 오프의 스위칭 소자를 실현할 수 있다. 예를 들면, 질소를 포함하는 In-Ga-Zn-O를 이용하는 경우, 적어도 산화물 반도체층(105)보다 높은 질소 농도, 구체적으로는 질소 농도가 7원자% 이상의 In-Ga-Zn-O를 이용한다.
본 실시 형태에서는, 게이트 전극(103)으로서, 질화 티타늄 위에 텅스텐을 적층하는 2층 구조를 이용한다[도 5a, 도 7a 참조]. 또한, 형성된 게이트 전극(103)의 단부를 테이퍼 형상으로 하면, 후에 형성되는 층의 피복성이 향상하기 때문에 바람직하다.
다음으로, 게이트 전극(103) 위에 게이트 절연층(104)을 형성한다. 게이트 절연층(104)은, 질화 알루미늄, 산화 알루미늄, 질화산화 알루미늄, 산화질화 알루미늄, 질화 실리콘, 산화 실리콘, 질화산화 실리콘, 산화질화 실리콘, 산화 탄탈 또는 산화 란탄에서 선택된 재료를, 단층으로 또는 적층해서 형성할 수 있다.
또한, 게이트 절연층(104)으로서, 하프늄 실리케이트(HfSiOx), 질소가 첨가된 하프늄 실리케이트(HfSixOyNz), 질소가 첨가된 하프늄 알루미네이트(HfAlxOyNz), 산화 하프늄, 산화 이트륨 등의 high-k 재료를 이용함으로써, 실질적인 (예를 들면, 산화 실리콘 환산의) 게이트 절연막의 두께를 바꾸지 않은 채, 물리적인 게이트 절연막을 두껍게 함으로써 게이트 리크를 저감할 수 있다. 또한, high-k 재료와, 산화 실리콘, 산화질화 실리콘, 질화 실리콘, 질화산화 실리콘, 산화 알루미늄, 산화질화 알루미늄, 및 산화 갈륨 중 어느 하나 이상과의 적층 구조로 할 수 있다. 게이트 절연층(104)의 두께는 1nm 이상 300nm 이하, 보다 바람직하게는 5nm 이상 50nm 이하로 하면 좋다.
게이트 절연층(104)은, 스퍼터링법, CVD법 등에 의해 형성한다. 또한, 게이트 절연층(104)은 단층에 한하지 않고 서로 다른 층의 적층이어도 된다. 게이트 절연층(104)의 형성은, 스퍼터링법이나 플라즈마 CVD법 등 외에, μ파(예를 들면 주파수 2.45GHz)를 이용한 고밀도 플라즈마 CVD법 등의 성막 방법을 적용할 수 있다.
또한, 게이트 절연층(104)은, 가열에 의해 산소 방출되는 재료를 이용하는 것이 바람직하다. "가열에 의해 산소 방출되는"이란, TDS(Thermal Desorption Spectroscopy:승온 탈리 가스 분광법) 분석에서, 산소 원자로 환산한 산소의 방출량이 1.0×1018atoms/cm3 이상, 바람직하게는 3.0×1020atoms/cm3 이상인 것을 말한다.
여기서, TDS 분석에서의, 산소 원자로 환산한 산소의 방출량의 측정 방법에 대해서 이하에 설명한다.
TDS 분석했을 때의 기체의 방출량은, 스펙트럼의 적분값에 비례한다. 이 때문에, 절연층의 스펙트럼의 적분값과 표준 시료의 기준값에 대한 비에 의해, 기체의 방출량을 계산할 수 있다. 표준 시료의 기준값이란, 소정의 원자를 포함하는 시료의 스펙트럼의 적분값에 대한 원자의 밀도의 비율이다.
예를 들면, 표준 시료인 소정의 밀도의 수소를 포함하는 실리콘 웨이퍼의 TDS 분석 결과 및 절연층의 TDS 분석 결과로부터, 절연층의 산소 분자의 방출량(NO2)은, 수학식 1에서 구할 수 있다. 여기서, TDS 분석에서 얻어지는 질량수 32로 검출되는 스펙트럼 모두가 산소 분자 유래라고 가정한다. 질량수 32인 것으로서 CH3OH가 있지만, 존재할 가능성이 낮은 것으로서 여기서는 고려하지 않는다. 또한, 산소 원자의 동위체인 질량수 17의 산소 원자 및 질량수 18의 산소 원자를 포함하는 산소 분자에 대해서도, 자연계에서의 존재 비율이 극미량이기 때문에 고려하지 않는다.
Figure pat00001
NH2는, 표준 시료로부터 탈리된 수소 분자를 밀도로 환산한 값이다. SH2는, 표준 시료를 TDS 분석했을 때의 스펙트럼의 적분값이다. 여기서, 표준 시료의 기준값을 NH2/SH2라고 한다. SO2는, 절연층을 TDS 분석했을 때의 스펙트럼의 적분값이다. α는, TDS 분석에서의 스펙트럼 강도에 영향을 주는 계수다. 수학식 1의 상세에 관해서는, 일본 특허 공개 평6-275697 공보를 참조한다. 또한, 상기 절연층의 산소의 방출량은, 전자과학 주식회사 제조의 승온 탈리 분석 장치 EMD-WA100OS/W를 이용하고, 표준 시료로서 1×1016atoms/cm3의 수소 원자를 포함하는 실리콘 웨이퍼를 이용해서 측정했다.
또한, TDS 분석에 있어서, 산소의 일부는 산소 원자로서 검출된다. 산소 분자와 산소 원자의 비율은, 산소 분자의 이온화율로부터 산출할 수 있다. 또한, 상술한 α는 산소 분자의 이온화율을 포함하기 때문에, 산소 분자의 방출량을 평가함으로써, 산소 원자의 방출량에 대해서도 어림할 수 있다.
또한, NO2는 산소 분자의 방출량이다. 절연층에서는, 산소 원자로 환산했을 때의 산소의 방출량은, 산소 분자의 방출량의 2배가 된다.
상기 구성에서, 가열에 의해 산소 방출되는 절연층에는, 절연층의 화학 양론비에 대하여 산소가 과잉인 절연층을 이용한다. 예를 들면, 산소가 과잉으로 포함되는 산화 실리콘[SiOX(X>2)]이어도 된다. 즉, 산소가 과잉인 산화 실리콘[SiOX(X>2)]이란, 실리콘 원자수의 2배보다 많은 산소 원자를 단위 체적당에 포함하는 것이다. 단위 체적당의 실리콘 원자수 및 산소 원자수는, 러더퍼드 후방 산란법에 의해 측정한 값이다.
또한, 후술하는 산화물 반도체를 게이트 절연층(104) 위에 형성한 후, 가열 처리를 행함으로써 게이트 절연층(104)으로부터 산화물 반도체에 산소가 공급되어, 게이트 절연층(104)과 산화물 반도체의 계면 준위를 저감할 수 있다. 그 결과, 트랜지스터의 동작 등에 기인해서 생길 수 있는 전하 등이, 상술한 게이트 절연층(104)과 산화물 반도체의 계면에 포획되는 것을 억제할 수가 있어, 전기 특성의 열화가 적은 트랜지스터를 얻을 수 있다.
또한, 산화물 반도체의 산소 결손에 기인해서 전하가 생기는 경우가 있다. 일반적으로 산화물 반도체의 산소 결손은, 일부가 도너가 되어 캐리어인 전자를 발생시킨다. 그 결과, 트랜지스터의 임계값 전압이 마이너스 방향으로 시프트되어버린다. 게이트 절연층으로부터 산화물 반도체에 산소가 충분히 방출됨으로써, 임계값 전압이 마이너스 방향으로 시프트되는 요인인 산화물 반도체의 산소 결손을 보충할 수 있어, 트랜지스터의 특성을 양호하게 할 수 있다.
즉, 산화물 반도체에 산소 결손이 생기면, 게이트 절연층과 산화물 반도체의 계면에서의 전하의 포획을 억제하는 것이 어려워지므로, 게이트 절연층에, 가열에 의해 산소 방출되는 절연층을 설치함으로써, 산화물 반도체와 게이트 절연층의 계면 준위 및 산화물 반도체의 산소 결손을 저감하여, 산화물 반도체와 게이트 절연층의 계면에서의 전하 포획의 영향을 작게 할 수 있다.
본 실시 형태에서는, 게이트 절연층(104)으로서, 게이트 전극(103) 위에 산화 실리콘을 100nm의 두께로 형성한다.
다음으로, 게이트 절연층(104) 위에 산화물 반도체층(115)을 형성한다. 또한, 산화물 반도체층(115)에 수소, 수산기 및 수분이 가능한 한 포함되지 않도록 하기 위해서, 전처리로서, 성막 장치의 예비 가열실에서 기판(101)을 예비 가열하여, 기판(101)이나 게이트 절연층(104)에 흡착된 수소, 수분 등의 불순물을 탈리시켜 배기하는 것이 바람직하다. 또한, 예비 가열실에 설치하는 배기 수단은 크라이오 펌프가 바람직하다. 또한, 상기 예비 가열의 처리는 생략할 수도 있다. 또한 상기 예비 가열은, 기초층(102), 게이트 전극(103) 또는 게이트 절연층(104)의 성막 전에 마찬가지로 행해도 된다.
산화물 반도체층(115)에 이용하는 산화물 반도체로는, 적어도 인듐(In) 혹은 아연(Zn)을 포함하는 것이 바람직하다. 특히 In과 Zn을 포함하는 것이 바람직하다. 또한, 해당 산화물 반도체를 이용한 트랜지스터의 전기 특성의 변동을 줄이기 위한 스테빌라이저로서, 그것들 외에 갈륨(Ga)을 갖는 것이 바람직하다. 또한, 스테빌라이저로서 주석(Sn)을 갖는 것이 바람직하다. 또한, 스테빌라이저로서 하프늄(Hf)을 갖는 것이 바람직하다. 또한, 스테빌라이저로서 알루미늄(Al)을 갖는 것이 바람직하다.
또한, 다른 스테빌라이저로서, 란타노이드인, 란탄(La), 세륨(Ce), 프라세오디뮴(Pr), 네오디뮴(Nd), 사마륨(Sm), 유로퓸(Eu), 가돌리늄(Gd), 테르븀(Tb), 디스프로슘(Dy), 홀뮴(Ho), 에르븀(Er), 툴륨(Tm), 이테르븀(Yb), 루테튬(Lu) 중 어느 1종 혹은 복수 종을 가져도 좋다.
예를 들면, 산화물 반도체로서 산화 인듐, 산화 주석, 산화 아연, 2원계 금속의 산화물인 In-Zn계 산화물, Sn-Zn계 산화물, Al-Zn계 산화물, Zn-Mg계 산화물, Sn-Mg계 산화물, In-Mg계 산화물, In-Ga계 산화물, 3원계 금속의 산화물인 In-Ga-Zn계 산화물(IGZO라고도 표기함), In-Al-Zn계 산화물, In-Sn-Zn계 산화물, Sn-Ga-Zn계 산화물, Al-Ga-Zn계 산화물, Sn-Al-Zn계 산화물, In-Hf-Zn계 산화물, In-La-Zn계 산화물, In-Ce-Zn계 산화물, In-Pr-Zn계 산화물, In-Nd-Zn계 산화물, In-Sm-Zn계 산화물, In-Eu-Zn계 산화물, In-Gd-Zn계 산화물, In-Tb-Zn계 산화물, In-Dy-Zn계 산화물, In-Ho-Zn계 산화물, In-Er-Zn계 산화물, In-Tm-Zn계 산화물, In-Yb-Zn계 산화물, In-Lu-Zn계 산화물, 4원계 금속의 산화물인 In-Sn-Ga-Zn계 산화물, In-Hf-Ga-Zn계 산화물, In-Al-Ga-Zn계 산화물, In-Sn-Al-Zn계 산화물, In-Sn-Hf-Zn계 산화물, In-Hf-Al-Zn계 산화물을 이용할 수 있다. 또한, 상기 산화물 반도체에 SiO2를 포함시켜도 좋다. 산화물 반도체는, 적어도 In, Ga, Sn 및 Zn에서 선택된 1종 이상의 원소를 함유한다.
여기서, 예를 들면 In-Ga-Zn계 산화물이란, 인듐(In), 갈륨(Ga), 아연(Zn)을 갖는 산화물이라는 의미이며, In과 Ga와 Zn의 비율은 상관없다. 또한, In과 Ga와 Zn 이외의 금속 원소를 포함해도 된다. 이때, 산화물 반도체의 화학 양론비에 대하여 산소를 과잉으로 하면 바람직하다. 산소를 과잉으로 함으로써 산화물 반도체의 산소 결손에 기인하는 캐리어의 생성을 억제할 수 있다.
또한, 산화물 반도체층은, 화학식 InMO3(ZnO)m(m>0)으로 표기되는 박막을 이용할 수 있다. 여기서 M은, Sn, Zn, Ga, Al, Mn 및 Co에서 선택된 하나 또는 복수의 금속 원소를 나타낸다. 또한, 산화물 반도체로서 In3SnO5(ZnO)n(n>0)으로 표기되는 재료를 이용해도 된다.
예를 들면, In:Ga:Zn=1:1:1(=1/3:1/3:1/3) 혹은 In:Ga:Zn=2:2:1(=2/5:2/5:1/5)의 원자수비의 In-Ga-Zn계 산화물이나 그 조성 근방의 산화물을 이용할 수 있다. 혹은, In:Sn:Zn=1:1:1(=1/3:1/3:1/3), In:Sn:Zn=2:1:3(=1/3:1/6:1/2) 혹은 In:Sn:Zn=2:1:5(=1/4:1/8:5/8)의 원자수비의 In-Sn-Zn계 산화물이나 그 조성 근방의 산화물을 이용하면 좋다.
그러나, 이에 한하지 않고, 필요로 하는 반도체 특성(이동도, 임계값, 격차 등)에 따라서 적절한 조성의 것을 이용하면 된다. 또한, 필요로 하는 반도체 특성을 얻기 위해서, 캐리어 농도나 불순물 농도, 결함 밀도, 금속 원소와 산소의 원자수비, 원자간 결합 거리, 밀도 등을 적절한 것으로 하는 것이 바람직하다.
예를 들면, In-Sn-Zn계 산화물에서는 비교적 용이하게 높은 이동도가 얻어진다. 그러나, In-Ga-Zn계 산화물에서도, 벌크 내 결함 밀도를 저감함으로써 이동 도를 높일 수 있다.
또한, 예를 들면, In, Ga, Zn의 원자수비가 In:Ga:Zn=a:b:c(a+b+c=1)인 산화물과, 원자수비가 In:Ga:Zn=A:B:C(A+B+C=1)인 산화물의 조성이 근방이라는 것은, a, b, c가, (a-A)2+(b-B)2+(c-C)2≤r2을 만족하는 것을 말하며, r은, 예를 들면 0.05로 하면 된다. 다른 산화물에서도 마찬가지이다.
산화물 반도체는 단결정이어도 좋고 비단결정이어도 좋다. 후자의 경우, 아몰퍼스나 다결정 모두 좋다. 또한, 아몰퍼스 중에 결정성을 갖는 부분을 포함하는 구조나 비아몰퍼스 모두 좋다.
아몰퍼스 상태의 산화물 반도체는, 비교적 용이하게 평탄한 표면을 얻을 수 있기 때문에, 이것을 이용해서 트랜지스터를 제작했을 때의 계면 산란을 저감할 수 있어, 비교적 용이하게 비교적 높은 이동도를 얻을 수 있다.
또한, 결정성을 갖는 산화물 반도체에서는, 보다 벌크 내 결함을 저감할 수가 있어, 표면의 평탄성을 높이면 아몰퍼스 상태의 산화물 반도체 이상의 이동도를 얻을 수 있다. 표면의 평탄성을 높이기 위해서는, 평탄한 표면 위에 산화물 반도체를 형성하는 것이 바람직하고, 구체적으로는, 평균 면 거칠기(Ra)가 1nm 이하, 바람직하게는 0.3nm 이하, 보다 바람직하게는 0.1nm 이하의 표면 위에 형성하면 좋다. 또한, Ra는 원자간력 현미경(AFM:Atomic Force Microscope)으로 평가 가능하다.
또한, 산화물 반도체로서 In-Zn계 산화물의 재료를 이용하는 경우, 원자수비로 In/Zn=0.5 이상 50 이하, 바람직하게는 In/Zn=1 이상 20 이하, 더욱 바람직하게는 In/Zn=1.5 이상 15 이하로 한다. Zn의 원자수비를 바람직한 상기 범위로 함으로써, 트랜지스터의 전계 효과 이동도를 향상시킬 수 있다. 여기서, 화합물의 원자수비가 In:Zn:O=X:Y:Z일 때, Z>1.5X+Y로 한다.
본 실시 형태에서는, 산화물 반도체로서 In-Ga-Zn계 산화물 타깃을 이용해서 스퍼터링법에 의해 30nm의 두께로 형성한다. 또한, 산화물 반도체층은, 희 가스(대표적으로는 아르곤) 분위기하, 산소 분위기하, 또는 희 가스와 산소의 혼합 분위기하에서 스퍼터링법에 의해 형성할 수 있다[도 7b, 도 5b 참조].
여기서, 산화물 반도체를 형성하는 스퍼터링 장치에 대해 이하에 상세를 설명한다.
산화물 반도체를 형성하는 성막실은, 리크 레이트를 1×10-10Pa·m3/초 이하로 하는 것이 바람직하고, 그에 따라 스퍼터링법에 의해 성막할 때, 막 내로의 불순물의 혼입을 저감할 수 있다.
리크 레이트를 낮게 하기 위해서는, 외부 리크 뿐만 아니라 내부 리크를 저감할 필요가 있다. 외부 리크란, 미소한 구멍이나 시일 불량 등에 의해 진공계의 외부로부터 기체가 유입되는 것이다. 내부 리크란, 진공계 내의 밸브 등의 구획으로부터의 누설이나 내부의 부재로부터의 방출 가스에 기인한다. 리크 레이트를 1×10-10Pa·m3/초 이하로 하기 위해서는, 외부 리크 및 내부 리크의 양면에서 대책을 취할 필요가 있다.
외부 리크를 줄이기 위해서는, 성막실의 개폐 부분은 메탈 가스켓으로 시일 하면 좋다. 메탈 가스켓은, 불화철, 산화 알루미늄 또는 산화 크롬에 의해 피복된 금속 재료를 이용하면 바람직하다. 메탈 가스켓은 O링(O Ring)에 비해 밀착성이 높아 외부 리크를 저감할 수 있다. 또한, 불화철, 산화 알루미늄, 산화 크롬 등의 부동태에 의해 피복된 금속 재료를 이용함으로써, 메탈 가스켓으로부터 발생하는 수소를 포함하는 방출 가스가 억제되어, 내부 리크도 저감할 수 있다.
성막실의 내벽을 구성하는 부재로서, 수소를 포함하는 방출 가스가 적은 알루미늄, 크롬, 티타늄, 지르코늄, 니켈 또는 바나듐을 이용한다. 또한, 상술한 재료를 철, 크롬 및 니켈 등을 포함하는 합금 재료에 피복해서 이용해도 된다. 철, 크롬 및 니켈 등을 포함하는 합금 재료는, 강성이 있어 열에 강하고, 또한 가공에 적합하다. 여기서, 표면적을 작게 하기 위해서 부재의 표면 요철을 연마 등에 의해 저감시켜 두면, 방출 가스를 저감할 수 있다. 혹은, 상술한 성막 장치의 부재를 불화철, 산화 알루미늄, 산화 크롬 등으로 피복된 부동태로 해도 좋다.
또한, 스퍼터링 가스를 성막실에 도입하기 직전에, 스퍼터링 가스의 정제기를 설치하는 것이 바람직하다. 이때, 정제기로부터 성막실까지의 배관의 길이를 5m 이하, 바람직하게는 1m 이하로 한다. 배관의 길이를 5m 이하 또는 1m 이하로 함으로써, 배관으로부터의 방출 가스의 영향을 길이에 따라서 저감할 수 있다.
성막실의 배기는, 드라이 펌프 등의 러핑 펌프와, 스퍼터 이온 펌프, 터보 분자 펌프 및 크라이오 펌프 등의 고진공 펌프를 적절히 조합해서 행하면 좋다. 또한, 성막실 내의 잔류 수분을 제거하기 위해서는, 흡착형의 진공 펌프, 예를 들면 크라이오 펌프, 이온 펌프, 티탄 서블리메이션 펌프를 이용하는 것이 바람직하다. 터보 분자 펌프는 큰 사이즈의 분자의 배기가 우수한 한편, 수소나 물의 배기 능력이 낮다. 따라서, 물의 배기 능력이 높은 크라이오 펌프 및 수소의 배기 능력이 높은 스퍼터 이온 펌프를 조합하는 것이 유효하다. 또한, 터보 분자 펌프에 콜드 트랩을 더한 것이어도 좋다. 크라이오 펌프 등의 흡착형의 진공 펌프를 이용해서 배기한 성막실은, 예를 들면, 수소 원자, 물(H2O) 등 수소 원자를 포함하는 화합물(보다 바람직하게는 탄소 원자를 포함하는 화합물도) 등이 배기되기 때문에, 해당 성막실에서 성막한 산화물 반도체층에 포함되는 불순물의 농도를 저감할 수 있다.
성막실의 내측에 존재하는 흡착물은, 내벽에 흡착되어 있기 때문에 성막실의 압력에 영향을 주지 않지만, 성막실을 배기했을 때의 가스 방출의 원인이 된다. 그 때문에, 리크 레이트와 배기 속도에 상관은 없지만, 배기 능력이 높은 펌프를 이용하여, 성막실에 존재하는 흡착물을 가능한 한 탈리시켜 미리 배기해 두는 것이 중요하다. 또한, 흡착물의 탈리를 촉진하기 위해서 성막실을 베이킹해도 좋다. 베이킹함으로써 흡착물의 탈리 속도를 10배 정도 크게 할 수 있다. 베이킹은 100℃ 이상 450℃ 이하로 행하면 좋다. 이때, 불활성 가스를 첨가하면서 흡착물의 제거를 행하면, 배기하는 것만으로는 탈리시키기 어려운 물 등의 탈리 속도를 더욱 크게 할 수 있다.
스퍼터링법에 있어서, 플라즈마를 발생시키기 위한 전원 장치는, RF 전원 장치, AC 전원 장치, DC 전원 장치 등을 적절히 이용할 수 있다.
산화물 반도체로서 In-Ga-Zn계 산화물 재료를 스퍼터링법으로 형성하기 위한 타깃은, 예를 들면 In, Ga 및 Zn을 포함하는 금속 산화물을, In2O3:Ga2O3:ZnO=1:1:1[mol수 비]의 조성비로 갖는 타깃을 이용할 수 있다. 또한, In2O3:Ga2O3:ZnO=1:1:2[mol수 비]의 조성비를 갖는 타깃, 또는 In2O3:Ga2O3:ZnO=1:1:4[mol수 비]의 조성비를 갖는 타깃, In2O3:Ga2O3:ZnO=2:1:8[mol수 비]의 조성비를 갖는 타깃을 이용할 수도 있다. 또한, 원자수비가 In:Ga:Zn=1:1:1, 4:2:3, 3:1:2, 1:1:2, 2:1:3 또는 3:1:4로 나타내지는 In-Ga-Zn계 산화물 타깃을 이용할 수 있다.
또한, In-Sn-Zn계의 산화물은 ITZO라고 칭할 수 있다. 또한, 산화물 반도체로서 In-Sn-Zn계 산화물을 스퍼터링법으로 형성하는 경우, 바람직하게는 원자수비가 In:Sn:Zn=1:1:1, 2:1:3, 1:2:2 또는 20:45:35로 나타내지는 In-Sn-Zn계 산화물 타깃을 이용한다.
또한, 산화물 반도체를 형성하기 위한 금속 산화물 타깃의 상대 밀도는 90% 이상 100% 이하, 바람직하게는 95% 이상 99.9% 이하다. 상대 밀도가 높은 금속 산화물 타깃을 이용함으로써, 성막한 산화물 반도체층을 치밀한 막으로 할 수 있다.
또한, 스퍼터링 가스에는, 희 가스(대표적으로는 아르곤), 산소, 희 가스 및 산소의 혼합 가스를 적절히 이용한다. 또한, 스퍼터링 가스에는, 수소, 물, 수산화물 또는 수소화물 등의 불순물이 제거된 고순도 가스를 이용하는 것이 바람직하다. 예를 들면, 스퍼터링 가스로서 아르곤을 이용하는 경우에는, 순도 9N, 노점 -121℃, 함유 H2O량 0.1ppb 이하, 함유 H2량 0.5ppb 이하가 바람직하고, 산소를 이용하는 경우에는, 순도 8N, 노점 -112℃, 함유 H2O량 1ppb 이하, 함유 H2량 1ppb 이하가 바람직하다.
산화물 반도체의 성막은, 감압 상태로 유지된 성막실 내에 기판을 유지하고, 기판 온도를 100℃ 이상 600℃ 이하, 바람직하게는 300℃ 이상 500℃ 이하로 하여 행한다.
기판을 가열하면서 성막함으로써, 성막한 산화물 반도체에 포함되는 수소, 수분, 수소화물 또는 수산화물 등의 불순물 농도를 저감할 수 있다. 또한, 스퍼터링에 의한 손상이 경감된다. 그리고, 성막실 내의 잔류 수분을 제거하면서 수소 및 수분이 제거된 스퍼터링 가스를 도입하고, 상기 타깃을 이용해서 산화물 반도체층(115)을 형성한다.
성막 조건의 일례로는, 기판과 타깃의 사이와의 거리를 100mm, 압력 0.6Pa, 직류(DC) 전원 전력 0.5kW, 스퍼터링 가스로서 산소(산소 유량 비율 100%)를 이용하는 조건이 적용된다. 또한, 펄스 직류 전원을 이용하면, 성막시에 발생하는 분말형 물질(파티클, 먼지라고도 함)을 경감할 수 있어, 막 두께 분포도 균일해지므로 바람직하다.
또한, 상기 스퍼터링 장치를 이용해도, 산화물 반도체층(115)은 적지 않게 질소를 포함해서 형성되는 경우가 있다. 예를 들면, 산화물 반도체층(115) 중에 질소가 5×1018atoms/cm3 미만의 농도로 포함되는 경우가 있다.
또한, 게이트 절연층(104)의 형성과 산화물 반도체층(115)의 형성은, 도중에 대기에 접촉하지 않고 연속해서 행하는 것이 바람직하다. 대기에 접촉하지 않고 연속해서 행함으로써, 게이트 절연층(104)과 산화물 반도체층(115)의 계면에 물, 수소, 하이드로 카본 등의 불순물이 부착되는 것을 방지할 수 있다.
다음으로, 산화물 반도체층(115) 형성 후에 열처리를 행한다. 상기 열처리에 의해 산화물 반도체층(115) 중의 과잉의 수소(물이나 수산기를 포함함)를 제거(탈수화 또는 탈수소화)하여, 에너지 갭 중의 결함 준위를 저감할 수 있다. 또한, 열처리에 의해 게이트 절연층(104)으로부터 산화물 반도체층(115)에 산소가 공급되어, 산화물 반도체층(115)에 생긴 결함을 저감할 수 있다.
열처리는, 질소나 희 가스 등의 불활성 가스 분위기하, 산소 가스 분위기하, 또는 초건조 에어[CRDS(캐비티 링 다운 레이저 분광법) 방식의 노점계를 이용해서 측정한 경우의 수분량이 20ppm(노점 환산으로 -55℃) 이하, 바람직하게는 1ppm 이하, 바람직하게는 10ppb 이하의 공기] 분위기하에서, 150℃ 이상 기판 왜곡점 온도 미만, 바람직하게는 250℃ 이상 450℃ 이하, 더욱 바람직하게는 300℃ 이상 450℃ 이하의 온도에서 행한다. 본 실시 형태에서는, 가열 처리 장치의 하나인 전기로에 기판을 도입하고, 산화물 반도체층(115)에 대하여 질소 분위기하에서 450℃, 1시간의 가열 처리를 행한다.
또한, 가열 처리 장치는 전기로에 한정되지 않고, 저항 발열체 등의 발열체로부터의 열전도 또는 열복사에 의해 피처리물을 가열하는 장치를 구비하고 있어도 좋다. 예를 들면, GRTA(GasRapid Thermal Anneal) 장치, LRTA(Lamp Rapid Thermal Anneal) 장치 등의 RTA(Rapid Thermal Anneal) 장치를 이용할 수 있다. LRTA 장치는, 할로겐 램프, 메탈 할로겐 램프, 크세논 아크 램프, 카본 아크 램프, 고압 나트륨 램프, 고압 수은 램프 등의 램프에서 발하는 광(전자파)의 복사에 의해 피처리물을 가열하는 장치다. GRTA 장치는, 고온의 가스를 이용해서 가열 처리를 행하는 장치다. 고온의 가스에는, 아르곤 등의 희 가스, 또는 질소와 같은 가열 처리에 의해 피처리물과 반응하지 않는 불활성 가스가 이용된다.
예를 들면, 열처리로서, 고온으로 가열한 불활성 가스 중에 기판을 이동시켜서 넣고 몇 분간 가열한 후, 기판을 이동시켜서 고온으로 가열한 불활성 가스 속에서 꺼내는 GRTA를 행해도 된다.
가열 처리를, 질소 또는 희 가스 등의 불활성 가스, 산소, 초건조 에어의 가스 분위기하에서 행하는 경우에는, 이들 분위기에 물, 수소 등이 포함되지 않는 것이 바람직하다. 또한, 가열 처리 장치에 도입하는 질소, 산소 또는 희 가스의 순도를 6N(99.9999%) 이상, 바람직하게는 7N(99.99999%) 이상(즉, 불순물 농도를 1ppm 이하, 바람직하게는 0.1ppm 이하)으로 하는 것이 바람직하다.
이렇게, 수소 농도가 충분히 저감되고 고순도화되어, 충분한 산소의 공급에 의해 산소 결핍에 기인하는 에너지 갭 중의 결함 준위가 저감된 산화물 반도체에서는, 캐리어 농도가 1×1012/cm3 미만, 바람직하게는, 1×1011/cm3 미만, 보다 바람직하게는 1.45×1010/cm3 미만이 된다. 예를 들면, 실온(25℃)에서의 오프 전류[여기서는, 단위 채널 폭(1㎛)당의 값]는, 100zA/㎛[1zA(젭토 암페어)는 1×10-21A) 이하, 바람직하게는 10zA/㎛ 이하가 된다. 또한, 85℃에서는 100zA/㎛(1×10-19A/㎛) 이하, 바람직하게는 10zA/㎛(1×10-20A/㎛) 이하가 된다. 이렇게, i형화(진성화) 또는 실질적으로 i형화된 산화물 반도체를 이용함으로써, 매우 우수한 오프 전류 특성의 트랜지스터(111)를 얻을 수 있다.
또한, Li나 Na 등의 알칼리 금속은, 불순물이기 때문에 함유량을 적게 하는 것이 바람직하고, 또한 산화물 반도체층(115) 중의 농도를 2×1016cm-3 이하, 바람직하게는 1×1015cm-3 이하로 하는 것이 바람직하다. 또한, 알칼리 토류 금속도 불순물이기 때문에, 함유량을 적게 하는 것이 바람직하다.
이와 같이 고순도화하고, 또한 산소 결손을 저감함으로써 전기적으로 i형(진성)화한 산화물 반도체를 갖는 트랜지스터는, 전기적 특성 변동이 억제되어 있어 전기적으로 안정적이다. 따라서, 안정된 전기적 특성을 갖는 산화물 반도체를 이용한 신뢰성이 높은 반도체 장치를 제공할 수 있다.
다음으로, 산화물 반도체층(115) 위에 소스 전극(106a) 및 드레인 전극(106b)이 되는 도전층을 형성한다. 소스 전극(106a) 및 드레인 전극(106b)에 이용하는 도전층은, 게이트 전극(103)과 마찬가지의 재료 및 방법으로 형성할 수 있다.
또한, 상술한 산화물 반도체층(115) 형성 후의 열처리는, 산화물 반도체층(115) 위에 도전층을 형성한 후에 행해도 된다. 산화물 반도체층(115) 위에 도전층을 형성한 후에 열처리를 행함으로써, 도전층이 열처리 중의 산소 탈리 방지층으로서 기능하기 때문에, 효율적으로 게이트 절연층(104)으로부터 산화물 반도체층(115)에 산소가 공급되어, 산화물 반도체층(115)에 생긴 결함을 저감할 수 있다.
본 실시 형태에서는, 도전층으로서 산화물 반도체층(115) 위에 두께 5nm의 티타늄을 형성하고, 티타늄 위에 두께 250nm의 텅스텐을 형성한다. 그 후, 도전층 위에 마스크를 형성하고, 도전층을 선택적으로 에칭하여 소스 전극(106a) 및 드레인 전극(106b)을 형성한다[도 7c, 도 5c 참조]. 도전층 위에 형성하는 마스크의 형성에는 인쇄법, 잉크제트법, 포토리소그래피법을 적절히 이용할 수 있다.
또한, 소스 전극(106a) 및 드레인 전극(106b)과, 산화물 반도체층(115)의 사이에, 소스 영역(110a) 및 드레인 영역(110b)을 형성해도 좋다. 소스 영역(110a) 및 드레인 영역(110b)을 형성하기 위한 도전층으로는, 인듐 산화물, 주석 산화물, 아연 산화물, 인듐주석 산화물(ITO라고 약기함), 인듐아연 산화물 등의 도전성의 금속 산화물을 이용할 수 있다. 또한, 질소를 포함하는 인듐갈륨아연 산화물이나, 질소를 포함하는 인듐주석 산화물이나, 질소를 포함하는 인듐갈륨 산화물이나, 질소를 포함하는 인듐아연 산화물이나, 질소를 포함하는 산화 주석이나, 질소를 포함하는 인듐 산화물이나, 금속 질화물(InN, ZnN 등)을 이용해도 된다. 또한, 1장 내지 10장의 그라펜 시트(그래파이트의 1층분)로 이루어지는 재료를 이용해도 된다.
소스 영역(110a) 및 드레인 영역(110b)은, 소스 전극(106a) 및 드레인 전극(106b)보다 저항율이 크고, 산화물 반도체층(115)[또는, 산화물 반도체층(105)]보다 저항율이 작다. 소스 전극(106a) 및 드레인 전극(106b)과, 산화물 반도체층(115)의 사이에, 소스 영역(110a) 및 드레인 영역(110b)을 형성함으로써, 소스 전극(106a) 및 드레인 전극(106b)과, 산화물 반도체층(115)[또는, 산화물 반도체층(105)]의 접촉 저항을 저감하는 것이 가능해진다.
또한, 소스 전극(106a) 및 드레인 전극(106b)을 형성하기 위한 도전층의 에칭은, 드라이 에칭법이나 습식 에칭법으로 행해도 좋고, 이것들을 조합해서 행해도 된다.
드라이 에칭에 이용하는 에칭 가스로는, 염소를 포함하는 가스[염소계 가스, 예를 들면 염소(Cl2), 3염화붕소(BCl3), 4염화규소(SiCl4), 4염화탄소(CCl4) 등]를 이용할 수 있다.
또한, 불소를 포함하는 가스[불소계 가스, 예를 들면 4불화탄소(CF4), 6불화황(SF6), 3풀루오로화질소(NF3), 트리플루오로메탄(CHF3) 등], 브롬화수소(HBr), 산소(O2), 이들의 가스에 헬륨(He)이나 아르곤(Ar) 등의 희 가스를 첨가한 가스 등을 이용할 수 있다.
드라이 에칭법으로는, 평행 평판형 RIE(Reactive Ion Etching)법이나 ICP(Inductively Coupled Plasma:유도 결합형 플라즈마) 에칭법을 이용할 수 있다. 원하는 형상으로 가공할 수 있도록, 에칭 조건(코일형의 전극에 인가되는 전력량, 기판측의 전극에 인가되는 전력량, 기판측의 전극 온도 등)을 적절히 조절한다.
또한, 도전층의 에칭은, 산화물 반도체층(115)이 가능한 한 에칭되지 않는 조건에서 행한다.
또한, 소스 전극(106a) 및 드레인 전극(106b)과, 산화물 반도체층(115)의 사이에, 소스 영역(110a) 및 드레인 영역(110b)을 형성하는 경우에는, 소스 전극(106a) 및 드레인 전극(106b)의 형성과, 소스 영역(110a) 및 드레인 영역(110b)의 형성을 동시에 행할 수 있다.
다음으로, 게이트 전극(103), 소스 전극(106a) 및 드레인 전극(106b)과 중첩하는 위치에, 섬 형상의 산화물 반도체층을 형성하기 위한 마스크(117)를 형성한다[도 6a, 도 8a 참조]. 마스크(117)의 형성은, 인쇄법, 잉크제트법, 포토리소그래피법을 적절히 이용할 수 있다.
마스크(117), 소스 전극(106a) 및 드레인 전극(106b)을 마스크로 해서 산화물 반도체층(115)을 선택적으로 에칭하여, 섬 형상의 산화물 반도체층(105)을 형성한다. 또한, 산화물 반도체의 에칭은, 드라이 에칭법이나 습식 에칭법이어도 좋다. 물론, 이것들을 조합해서 이용해도 된다. 예를 들면, 산화물 반도체의 습식 에칭에 이용하는 에칭 액으로는, 인산과 아세트산과 질산을 섞은 용액 등을 이용할 수 있다. 또한, ITO-07N(간토화학사 제조)을 이용해도 된다.
본 실시 형태에서는, 마스크(117)로서 포토리소그래피법에 의해 레지스트 마스크를 형성하고, 산화물 반도체층(115)을 선택적으로 에칭한 후, 산소 분위기하에서 행하는 애싱 처리에 의해 마스크(117)를 분해 제거한다. 애싱은, 오존 등의 산소 분위기하에서 자외선 등의 광을 조사하여, 산소와 레지스트 마스크의 화학 반응을 촉진시켜서 행하는 광 여기 애싱이나, 고주파 전력 등에 의해 플라즈마화한 산소에 의해 분해 제거를 행하는 플라즈마 애싱을 이용할 수 있다.
마스크(117)의 제거는 레지스트 박리액에 의해 제거해도 좋지만, 마스크(117)의 제거를 애싱으로 행함으로써, 산화물 반도체층(105)에 물, 수소, 하이드로 카본이 가능한 한 포함되지 않도록 할 수 있다. 또한, 여기된 산소 분위기하에서 처리함으로써, 마스크(117)가 제거되어 노출된 산화물 반도체층(105)의 산소 결함을 저감하는 것도 가능해진다.
그 후, 절연층(107)을 형성하여 산화물 반도체층(105)을 덮는다. 또한, 산화물 반도체층(105)의 표면에, 물, 수소, 하이드로 카본 등의 불순물이 부착되는 것을 가능한 한 방지하기 위해서, 절연층(107)의 형성은, 산화물 반도체층(105)의 형성 후에 신속하게 행하는 것이 바람직하다. 절연층(107)은, 게이트 절연층(104)과 마찬가지의 재료 및 방법으로 형성할 수 있다. 절연층(107)의 두께는, 10nm 이상 500nm 이하, 보다 바람직하게는 20nm 이상 300nm 이하로 하면 좋다. 본 실시 형태에서는, 절연층(107)으로서 두께 300nm의 산화 실리콘을 형성한다.
절연층(107) 형성 후, 150℃ 이상 450℃ 이하, 바람직하게는 250℃ 이상 325℃ 이하의 온도에서 열처리를 행해도 된다. 또는, 250℃에서부터 325℃까지 서서히 온도 상승시키면서 가열해도 좋다. 열처리에 의해 절연층(107)으로부터 산화물 반도체층(105)에 산소가 공급되어, 산화물 반도체층(105)에 생긴 결함을 저감할 수 있다. 본 실시 형태에서는, 가열 처리 장치의 하나인 전기로에 기판을 도입하고, 산화물 반도체층(115)에 대하여 질소 분위기하에서 300℃, 1시간의 가열 처리를 행한다. 해당 열처리는, 보호 절연층(108) 형성 후에 행해도 된다.
다음으로, 절연층(107) 위에 보호 절연층(108)을 형성해도 좋다. 보호 절연층(108)은, 기초층(102)과 마찬가지의 재료 및 방법으로 형성할 수 있다. 본 실시 형태에서는, 보호 절연층(108)으로서 스퍼터링법에 의해 두께 100nm의 산화 알루미늄을 형성한다[도 6c, 도 8b 참조]. 이상의 제작 방법에 의해 트랜지스터(150)를 제작할 수 있다.
또한, 산화물 반도체층(105) 위에 채널 보호층(109)을 갖는 트랜지스터(170)의 제작 방법에 대해서, 트랜지스터(150)의 제작 방법과 상이한 점에 대해 설명한다.
우선, 트랜지스터(150)의 제작 방법과 마찬가지로, 산화물 반도체층(115)까지 형성한다. 그 후, 트랜지스터(150)와 마찬가지의 열처리를 행하여도 좋다. 계속해서, 산화물 반도체층(115) 위에 채널 보호층(109)을 형성하기 위한 절연층을, 10nm 이상 500nm 이하, 보다 바람직하게는 20nm 이상 300nm 이하의 두께로 형성한다. 채널 보호층(109)을 형성하기 위한 절연층은, 게이트 절연층(104)과 마찬가지의 재료 및 방법을 이용해서 형성할 수 있다. 본 실시 형태에서는, 스퍼터링법에 의해 두께 200nm의 산화 실리콘을 형성한다.
또한, 게이트 절연층(104), 산화물 반도체층(115) 및 채널 보호층(109)을 형성하기 위한 절연층의 형성은, 도중에 대기에 접촉하지 않고 연속해서 행하는 것이 바람직하다. 대기에 접촉하지 않고 연속해서 행함으로써, 게이트 절연층(104)과 산화물 반도체층(115)의 계면, 및 채널 보호층(109)을 형성하기 위한 절연층과 산화물 반도체층(115)의 계면에 물, 수소, 하이드로 카본 등의 불순물이 부착되는 것을 방지하여 반도체 장치의 신뢰성을 높일 수 있다.
게이트 절연층(104), 산화물 반도체층(115) 및 채널 보호층(109)을 형성하기 위한 절연층을 연속 성막하는 경우, 산화물 반도체층(115) 형성 후의 열처리는, 연속 성막 종료 후에 행하는 것이 바람직하다. 산화물 반도체층(115)을, 게이트 절연층(104)과 채널 보호층(109)을 형성하기 위한 절연층 사이에 끼운 상태에서 열처리함으로써, 양쪽 절연층으로부터 산화물 반도체층(115)에 산소가 공급되기 때문에, 산화물 반도체층(115)에 생긴 결함을 저감하는 효과를 높일 수 있다.
다음으로, 채널 보호층(109)을 형성하기 위한 절연층 위에 마스크를 형성하고, 해당 절연층을 선택적으로 에칭해서 채널 보호층(109)을 형성한다. 해당 절연층 위에 형성하는 마스크의 형성에는 인쇄법, 잉크제트법, 포토리소그래피법을 적절히 이용할 수 있다.
그 후, 마스크를 제거하고, 산화물 반도체층(115) 위에 소스 전극(106a) 및 드레인 전극(106b)이 되는 도전층을 형성한다. 이후의 공정은, 트랜지스터(150)의 제작 공정과 마찬가지로 행할 수 있다.
본 실시 형태는, 다른 실시 형태와 적절히 조합해서 실시하는 것이 가능하다.
(실시 형태 2)
본 실시 형태에서는, 실시 형태 1과 일부 상이한 공정예를 도 9a 내지 도 9c를 이용하여 설명한다. 또한, 실시 형태 1과 동일한 개소에는 동일한 부호를 이용하고, 동일한 부호의 상세한 설명은 여기서는 생략한다.
우선, 실시 형태 1과 마찬가지로, 기판(101) 위에 기초층(102)을 형성하고, 기초층(102) 위에 게이트 전극(103)을 형성한다.
다음으로, 게이트 전극(103) 위에 게이트 절연층(104)을 설치하고, 게이트 절연층(104) 위에 1nm 이상 10nm 이하의 제1 산화물 반도체층을 형성한다. 본 실시 형태에서는, 산화물 반도체용 타깃(In-Ga-Zn계 산화물 반도체용 타깃(In2O3:Ga2O3:ZnO=1:1:2 [mol수 비]))을 이용하여, 기판과 타깃의 사이와의 거리를 170mm, 기판 온도 250℃, 압력 0.4Pa, 직류(DC) 전원 전력 0.5kW로 하고, 스퍼터링 가스를 산소만으로 하여 막 두께 5nm의 제1 산화물 반도체층을 성막한다.
다음으로, 기판을 배치하는 분위기를 질소, 또는 건조 공기로 하여 제1 열처리를 행한다. 제1 열처리의 온도는, 200℃ 이상 450℃ 이하로 한다. 또한, 제1 열처리의 가열 시간은 1시간 이상 24시간 이하로 한다. 제1 열처리에 의해 제1 산화물 반도체층이 결정화되어, 제1 결정성 산화물 반도체층(148a)이 된다[도 9b 참조].
다음으로, 제1 결정성 산화물 반도체층(148a) 위에 10nm보다 두꺼운 제2 산화물 반도체층을 형성한다. 본 실시 형태에서는, 산화물 반도체용 타깃(In-Ga-Zn계 산화물 반도체용 타깃(In2O3:Ga2O3:ZnO=1:1:2 [mol수 비]))을 이용하여, 기판과 타깃의 사이와의 거리를 170mm, 기판 온도 400℃, 압력 0.4Pa, 직류(DC) 전원 전력 0.5kW로 하고, 스퍼터링 가스로서 산소만을 이용하여 막 두께 25nm의 제2 산화물 반도체층을 성막한다.
다음으로, 기판을 배치하는 분위기를 질소 또는 건조 공기로 하여 제2 열처리를 행한다. 제2 열처리의 온도는, 200℃ 이상 450℃ 이하로 한다. 또한, 제2 열처리의 가열 시간은 1시간 이상 24시간 이하로 한다. 제2 열처리에 의해 제2 산화물 반도체층이 결정화되어, 제2 결정성 산화물 반도체층(148b)이 된다[도 9c 참조].
이후의 공정은, 실시 형태 1에 따라서 행함으로써 트랜지스터(150)를 얻을 수 있다. 단, 본 실시 형태를 이용한 경우, 트랜지스터(150)의 채널 형성 영역을 포함하는 반도체층은, 제1 결정성 산화물 반도체층(148a) 및 제2 결정성 산화물 반도체층(148b)의 적층이 된다.
제1 결정성 산화물 반도체층(148a) 및 제2 결정성 산화물 반도체층(148b)은, 비단결정이며, 그 ab면, 표면 또는 계면의 방향에서 봤을 때 삼각형 또는 6각형의 원자 배열을 가지며, c축에서는 금속 원자가 층 형상 또는 금속 원자와 산소 원자가 층 형상으로 배열하고 있고, ab면에서는 a축 또는 b축의 방향이 서로 다른(c축을 중심으로 회전한) 결정을 갖는 산화물 반도체(C Axis Aligned Crystalline Oxide Semiconductor:CAAC-OS)를 갖는다.
CAAC-OS는 단결정이 아니지만, 또한 비정질만으로 형성되어 있는 것도 아니다. 또한, CAAC-OS는 결정화한 부분(결정 부분)을 포함하는데, 1개의 결정 부분과 다른 결정 부분의 경계를 명확하게 판별할 수 없는 경우도 있다. CAAC-OS가 갖는 산소의 일부는 질소로 치환되어도 좋다. 또한, CAAC-OS를 구성하는 개개의 결정 부분의 ab면의 법선(c축)은 일정한 방향(예를 들면, CAAC-OS를 지지하는 기판면, CAAC-OS의 표면 등에 수직인 방향)을 향하고 있어도 좋다.
CAAC-OS는, 그 조성 등에 따라서 도체 또는 절연체가 될 수 있다. 또한, 그 조성 등에 따라서, 가시광에 대하여 투명하거나 불투명하다. 이러한 CAAC-OS의 예 로서, 막 형상으로 형성되고, 막 표면 또는 지지하는 기판면에 수직인 방향에서 관찰하면 삼각형 또는 6각형의 원자 배열이 보이고, 또한 그 막 단면을 관찰하면 금속 원자 또는 금속 원자와 산소 원자(혹은 질소 원자)의 층 형상 배열이 보이는 재료를 예로 들 수도 있다.
제2 열처리에 의해, 게이트 절연층(104)으로부터 제1 결정성 산화물 반도체층(148a) 및 제2 결정성 산화물 반도체층(148b)에 산소를 공급하여, 제1 결정성 산화물 반도체층(148a) 및 제2 결정성 산화물 반도체층(148b) 중의 산소 결손을 저감시킬 수 있다. 또한, 제2 가열 처리를 행한 후, 온도를 유지하면서 산화성 분위기로 전환하여 가열 처리를 더 행하면 바람직하다. 산화성 분위기에서의 가열 처리에 의해, 산화물 반도체 중의 산소 결함을 저감할 수 있다. 또한, CAAC-OS 형성 후의 공정에 있어서, 산소 결손을 저감시키기 위한 열처리를 행해도 된다.
반도체층에 CAAC-OS를 이용한 트랜지스터는, 트랜지스터에 광 조사가 행해진 경우, 또는 바이어스-열 스트레스(BT) 시험 전후에도 트랜지스터의 임계값 전압의 변화량을 저감할 수 있어 안정된 전기적 특성을 갖는다.
본 실시 형태는, 다른 실시 형태와 적절히 조합해서 실시하는 것이 가능하다.
(실시 형태 3)
본 실시 형태에서는, CAAC-OS로 이루어지는 산화물 반도체의 형성 방법에 대해서, 실시 형태 2에서 개시한 것 외의 방법에 대해 이하에 설명한다.
우선, 게이트 절연층(104) 위에 두께 1nm 이상 50nm 이하의 산화물 반도체를 형성한다.
성막시의 기판 온도는 150℃ 이상 450℃ 이하, 바람직하게는 200℃ 이상 350℃ 이하다. 150℃ 이상 450℃ 이하, 바람직하게는 200℃ 이상 350℃ 이하로 기판을 가열하면서 성막함으로써, 막 내로의 수분(수소를 포함) 등의 혼입을 방지할 수 있다. 또한, 결정을 포함하는 산화물 반도체인 CAAC-OS를 형성할 수 있다.
또한, 산화물 반도체 형성 후에, 기판(101)에 가열 처리를 실시하여 산화물 반도체로부터 수소를 더 방출시키는 동시에, 게이트 절연층(104)에 포함되는 산소의 일부를, 산화물 반도체와 게이트 절연층(104)에서의 산화물 반도체와의 계면 근방으로 확산시키는 것이 바람직하다. 또한, 해당 가열 처리를 행함으로써, 보다 결정성이 높은 CAAC-OS를 갖는 산화물 반도체를 형성할 수 있다.
해당 가열 처리의 온도는, 산화물 반도체로부터 수소를 방출시키는 동시에, 게이트 절연층(104)에 포함되는 산소의 일부를 방출시키고, 또한 산화물 반도체에 확산시키는 온도가 바람직하게 대표적으로는 150℃ 이상 기판 왜곡점 온도 미만, 바람직하게는 250℃ 이상 450℃ 이하, 더욱 바람직하게는 300℃ 이상 450℃ 이하로 한다.
또한 해당 가열 처리는, RTA(Rapid Thermal Anneal) 장치를 이용할 수 있다. RTA를 이용함으로써, 단시간에 한하여 기판의 왜곡점 이상의 온도에서 열처리를 행할 수 있다. 그 때문에, 비정질 영역에 대해 결정 영역의 비율이 많은 산화물 반도체를 형성하기 위한 시간을 단축할 수 있다.
가열 처리는, 불활성 가스 분위기에서 행할 수 있고, 대표적으로는 헬륨, 네온, 아르곤, 크세논, 크립톤 등의 희 가스 또는 질소 분위기에서 행하는 것이 바람직하다. 또한, 산소 분위기 및 감압 분위기에서 행해도 된다. 처리 시간은 3분 이상 24시간 이하로 한다. 처리 시간을 길게 할수록 비정질 영역에 대해 결정 영역의 비율이 많은 산화물 반도체를 형성할 수 있지만, 24시간을 초과하는 열처리는 생산성의 저하를 초래하기 때문에 바람직하지 못하다.
이상의 방법으로 CAAC-OS를 형성할 수 있다.
본 실시 형태는, 다른 실시 형태와 적절히 조합해서 실시하는 것이 가능하다.
(실시 형태 4)
본 실시 형태에서는, 상기 실시 형태에서 개시한 트랜지스터를 화소부, 나아가 구동 회로에 이용하여, 표시 기능을 갖는 반도체 장치(표시 장치라고도 함)를 제작하는 경우에 대해서 설명한다. 또한, 트랜지스터를 이용해서 구동 회로의 일부 또는 전체를, 화소부와 동일한 기판 위에 일체 형성하여, 시스템 온 패널을 형성할 수 있다.
표시 장치는 표시 소자를 포함한다. 표시 소자로는 액정 소자(액정 표시 소자라고도 함), 발광 소자(발광 표시 소자라고도 함)를 이용할 수 있다. 발광 소자는, 전류 또는 전압에 의해 휘도가 제어되는 소자를 그 범주에 포함하고 있으며, 구체적으로는 무기 EL(Electro Luminescence), 유기 EL 등이 포함된다. 또한, 전자 잉크 등 전기적 작용에 의해 콘트라스트가 변화하는 표시 매체도 적용할 수 있다.
또한, 표시 장치는, 표시 소자가 밀봉된 상태에 있는 패널과, 해당 패널에 컨트롤러를 포함하는 IC 등을 실장한 상태에 있는 모듈을 포함한다. 또한 표시 장치는, 해당 표시 장치를 제작하는 과정에서의, 표시 소자가 완성되기 전의 일 형태에 상당하는 소자 기판에 관한 것으로, 해당 소자 기판은, 전류를 표시 소자에 공급하기 위한 수단을 복수의 각 화소에 구비한다. 소자 기판은, 구체적으로는 표시 소자의 화소 전극만이 형성된 상태이어도 좋고, 화소 전극이 되는 도전막을 성막한 후이며, 에칭해서 화소 전극을 형성하기 전의 상태이어도 좋으며, 모든 형태가 적합하다.
또한, 본 명세서 중에서의 표시 장치란, 화상 표시 디바이스, 표시 디바이스, 혹은 광원(조명 장치 포함)을 가리킨다. 또한, 커넥터, 예를 들면 FPC(Flexible printed circuit) 혹은 TAB(Tape Automated Bonding) 테이프 혹은 TCP(Tape Carrier Package)가 부착된 모듈, TAB 테이프나 TCP의 앞에 프린트 배선판이 설치된 모듈, 또는 표시 소자에 COG(Chip On Glass) 방식에 의해 IC(집적 회로)가 직접 실장된 모듈도 모두 표시 장치에 포함하는 것으로 한다.
본 실시 형태에서는, 반도체 장치의 일 형태에 상당하는 액정 표시 패널의 외관 및 단면에 대해서, 도 10aa 내지 도 10b를 이용하여 설명한다. 도 10aa 및 도 10ab는, 제1 기판(4001) 위에 형성된 트랜지스터(4010), 트랜지스터(4011) 및 액정 소자(4013)를, 제2 기판(4006) 사이에 시일재(4005)에 의해 밀봉한 액정 표시 패널의 상면도이며, 도 10b는, 도 10aa 및 도 10ab의 M-N에서의 단면도에 상당한다.
제1 기판(4001) 위에 설치된 화소부(4002)와 주사선 구동 회로(4004)를 둘러싸도록 하여 시일재(4005)가 설치되어 있다. 또한, 화소부(4002)와 주사선 구동 회로(4004) 위에 제2 기판(4006)이 설치되어 있다. 따라서 화소부(4002)와 주사선 구동 회로(4004)는, 제1 기판(4001)과 시일재(4005)와 제2 기판(4006)에 의해, 액정층(4008)과 함께 밀봉되어 있다. 또한, 제1 기판(4001) 상의 시일재(4005)에 의해 둘러싸여 있는 영역과는 상이한 영역에, 별도 준비된 기판 위에 단결정 반도체막 또는 다결정 반도체막으로 형성된 신호선 구동 회로(4003)가 실장되어 있다.
또한, 별도 형성한 구동 회로의 접속 방법은, 특별히 한정되는 것이 아니라 COG 방법, 와이어 본딩 방법 혹은 TAB 방법 등을 이용할 수 있다. 도 10aa는, COG 방법에 의해 신호선 구동 회로(4003)를 실장하는 예이며, 도 10ab는, TAB 방법에 의해 신호선 구동 회로(4003)를 실장하는 예다.
또한, 제1 기판(4001) 위에 설치된 화소부(4002)와 주사선 구동 회로(4004)는 트랜지스터를 복수 갖고 있고, 도 10b에서는, 화소부(4002)에 포함되는 트랜지스터(4010)와 주사선 구동 회로(4004)에 포함되는 트랜지스터(4011)를 예시하고 있다. 트랜지스터(4010), 트랜지스터(4011) 위에는, 절연층(4020), 절연층(4021), 절연층(4022)이 설치되어 있다.
트랜지스터(4010), 트랜지스터(4011)는, 상기 실시 형태에서 나타낸 산화물 반도체를, 채널이 형성되는 반도체층에 이용한 트랜지스터를 적용할 수 있다. 본 실시 형태에서, 트랜지스터(4010), 트랜지스터(4011)는 n채널형의 트랜지스터다.
절연층(4022) 위에서, 구동 회로용 트랜지스터(4011)의 반도체층의 채널 형성 영역과 겹치는 위치에 도전층(4040)이 설치되어 있다. 도전층(4040)을 반도체층의 채널 형성 영역과 겹치는 위치에 설치함으로써, BT 시험 전후에서의 트랜지스터(4011)의 임계값 전압의 변화량을 저감할 수 있다. 또한, 도전층(4040)은, 전위가 트랜지스터(4011)의 게이트 전극과 동일하거나 상이해도 좋으며, 제2 게이트 전극으로서 기능시킬 수도 있다. 또한, 도전층(4040)의 전위가 GND, 0V 혹은 플로팅 상태이어도 된다.
또한, 도전층(4040)을 백 게이트 전극으로서 기능시킬 수도 있다. 백 게이트 전극은, 게이트 전극과 백 게이트 전극 사이에 반도체층의 채널 형성 영역을 끼우도록 배치된다. 백 게이트 전극은 도전층으로 형성되어, 게이트 전극과 마찬가지로 기능시킬 수 있다. 또한, 백 게이트 전극의 전위를 변화시킴으로써, 트랜지스터의 임계값 전압을 변화시킬 수 있다.
도전층(4040)은, 화소 전극(4030)과 동일한 도전층을 이용하여 화소 전극(4030)과 동시에 형성해도 좋고, 별도 도전층을 설치하여 해당 도전층을 선택적으로 에칭함으로써 형성해도 된다. 도전층(4040)은, 절연층(4022)보다 하층에 설치해도 좋다. 또한, 트랜지스터(4010)의 반도체층의 채널 형성 영역과 겹치는 위치에 도전층(4040)을 설치해도 좋다. 도전층(4040)에 차광성을 갖는 재료를 이용하면, 도전층(4040)을 차광층으로서 기능시킬 수 있다.
또한, 액정 소자(4013)가 갖는 화소 전극(4030)은, 절연층(4020), 절연층(4021) 및 절연층(4022)에 형성된 컨택트 홀(4025)을 통해 트랜지스터(4010)와 전기적으로 접속되어 있다. 그리고 액정 소자(4013)의 대향 전극(4031)은 제2 기판(4006) 위에 형성되어 있다. 화소 전극(4030)과 대향 전극(4031)과 액정층(4008)이 겹쳐 있는 부분이 액정 소자(4013)에 상당한다. 또한, 화소 전극(4030), 대향 전극(4031)은 각각 배향막으로서 기능하는 절연층(4032), 절연층(4033)이 설치되고, 절연층(4032), 절연층(4033)을 통해 액정층(4008)을 협지하고 있다.
또한, 제1 기판(4001), 제2 기판(4006)으로는, 유리, 금속(대표적으로는 스테인레스), 세라믹스, 플라스틱을 이용할 수 있다. 플라스틱으로는, FRP(Fiberglass-Reinforced Plastics)판, PVF(폴리비닐 플루오라이드) 필름, 폴리에스테르 필름 또는 아크릴수지 필름을 이용할 수 있다. 또한, 알루미늄 호일을 PVF 필름이나 폴리에스테르 필름 사이에 끼운 구조의 시트를 이용할 수도 있다.
또한, 스페이서(4035)는 절연층을 선택적으로 에칭함으로써 얻어지는 기둥 형상의 스페이서이며, 화소 전극(4030)과 대향 전극(4031)의 사이의 거리(셀 갭)를 제어하기 위해 설치되어 있다. 또한 구형의 스페이서를 이용해도 된다. 또한, 대향 전극(4031)은, 트랜지스터(4010)와 동일 기판 위에 설치되는 공통 전위선과 전기적으로 접속된다. 공통 접속부를 이용하여, 한 쌍의 기판 간에 배치되는 도전성 입자를 통해 대향 전극(4031)과 공통 전위선을 전기적으로 접속할 수 있다. 또한, 도전성 입자는 시일재(4005)에 함유시킨다.
또한, 배향막이 불필요한 블루 상을 나타내는 액정을 이용해도 된다. 블루 상은 액정 상의 하나로서, 콜레스테릭 액정을 승온시켜 나가면, 콜레스테릭 상으로부터 등방상으로 전이하기 직전에 발현되는 상이다. 블루 상은 좁은 온도 범위에서밖에 발현되지 않기 때문에, 온도 범위를 개선하기 위해서 5중량% 이상의 키랄제를 혼합시킨 액정 조성물을 액정층(4008)에 이용한다. 블루 상을 나타내는 액정과 키랄제를 포함하는 액정 조성물은, 응답 속도가 1msec 이하로 짧아, 광학적 등방성이기 때문에 배향 처리가 불필요하며 시야각 의존성이 작다.
또한, 본 실시 형태에서 나타내는 액정 표시 장치는 투과형 액정 표시 장치의 예이지만, 액정 표시 장치는 반사형 액정 표시 장치나 반투과형 액정 표시 장치에서도 적용할 수 있다.
또한, 본 실시 형태에서는, 트랜지스터의 표면 요철을 저감하기 위해서 및 트랜지스터의 신뢰성을 향상시키기 위해서, 트랜지스터를 보호층이나 평탄화 절연층으로서 기능하는 절연층[절연층(4020), 절연층(4021), 절연층(4022)]으로 덮는 구성으로 되어 있다. 또한, 보호층은, 대기 중에 부유하는 유기물이나 금속물, 수증기 등의 오염 불순물의 침입을 방지하기 위한 것으로, 치밀한 막이 바람직하다. 보호층은, 스퍼터법을 이용하여, 산화 실리콘, 질화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 산화 알루미늄, 질화 알루미늄, 산화질화 알루미늄 또는 질화산화 알루미늄을 단층 또는 적층으로 형성하면 된다. 본 실시 형태에서는 보호층을 스퍼터법으로 형성하는 예를 나타내지만, 특별히 한정되지 않고 다양한 방법으로 형성하면 된다.
여기서는, 절연층(4020)으로서, 스퍼터법을 이용해서 산화 실리콘을 형성하고, 절연층(4021)으로서, 스퍼터법을 이용해서 산화 알루미늄을 형성한다.
또한, 평탄화 절연층으로서 절연층(4022)을 형성한다. 절연층(4022)으로는, 폴리이미드, 아크릴 수지, 벤조 시클로 부텐계 수지, 폴리아미드, 에폭시 수지 등의 내열성을 갖는 유기 재료를 이용할 수 있다. 또한 상기 유기 재료 외에, 저유전율 재료(low-k 재료), 실록산계 수지, PSG(인 유리), BPSG(인 붕소 유리) 등을 이용할 수 있다. 또한, 이들 재료로 형성되는 절연층을 복수 적층시킴으로써 절연층(4022)을 형성해도 좋다.
또한 실록산계 수지란, 실록산계 재료를 출발 재료로서 형성된 Si-O-Si 결합을 포함하는 수지에 상당한다. 실록산계 수지는 치환기로는 유기기(예를 들면 알킬기나 아릴기)나 플루오로기를 이용해도 된다. 또한, 유기기는 플루오로기를 갖고 있어도 좋다.
절연층(4022)의 형성법은 특별히 한정되지 않으며, 그 재료에 따라서 스퍼터법, SOG법, 스핀 코트법, 디프법, 스프레이 도포법, 액적 토출법(잉크제트법, 스크린 인쇄, 오프셋 등) 등을 이용할 수 있다. 절연층(4022)을, 재료액을 이용해서 형성하는 경우, 소성하는 공정에서 동시에 반도체층의 열처리를 행해도 된다. 절연층(4022)의 소성 공정과 반도체층의 열처리를 겸함으로써 효율적으로 반도체 장치를 제작하는 것이 가능해진다.
화소 전극(4030), 대향 전극(4031)은, 산화 텅스텐을 포함하는 인듐 산화물, 산화 텅스텐을 포함하는 인듐아연 산화물, 산화 티타늄을 포함하는 인듐 산화물, 산화 티타늄을 포함하는 인듐주석 산화물, 인듐주석 산화물, 인듐아연 산화물, 산화 규소를 첨가한 인듐주석 산화물 등의 투광성을 갖는 도전성 재료를 이용할 수 있다.
또한, 화소 전극(4030), 대향 전극(4031)을, 도전성 고분자(도전성 폴리머라고도 함)를 포함하는 도전성 조성물을 이용해서 형성할 수 있다. 도전성 조성물을 이용해서 형성한 화소 전극은, 시트 저항이 10000Ω/□ 이하, 파장 550nm에서의 투광율이 70% 이상인 것이 바람직하다. 또한, 도전성 조성물에 포함되는 도전성 고분자의 저항율이 0.1Ω·cm 이하인 것이 바람직하다.
도전성 고분자로는, 이른바 π전자 공액계 도전성 고분자를 이용할 수 있다. 예를 들면, 폴리 아닐린 또는 그 유도체, 폴리피롤 또는 그 유도체, 폴리 티오펜 또는 그 유도체, 또는 아닐린, 피롤 및 티오펜의 2종 이상으로 이루어지는 공중합체 혹은 그 유도체 등을 들 수 있다.
또한 별도 형성된 신호선 구동 회로(4003)와 주사선 구동 회로(4004) 또는 화소부(4002)에 공급되는 각종 신호 및 전위는, FPC(4018)로부터 공급되어 있다.
또한 도 10aa 내지 도 10b에서는, 신호선 구동 회로(4003)를 별도 형성하여 제1 기판(4001)에 실장하고 있는 예를 나타내고 있지만, 본 실시 형태는 이러한 구성에 한정되지 않는다. 주사선 구동 회로를 별도 형성해서 실장해도 좋고, 신호선 구동 회로의 일부 또는 주사선 구동 회로의 일부만을 별도 형성해서 실장해도 된다.
도 11은, 반도체 장치의 일 형태에 상당하는 액정 표시 모듈에 기판(2600)을 이용해서 구성하는 일 예를 나타내고 있다.
도 11은 액정 표시 모듈의 일례이며, 기판(2600)과 기판(2601)이 시일재(2602)에 의해 고착되고, 그 사이에 트랜지스터 등을 포함하는 화소부(2603), 액정층을 포함하는 표시 소자(2604), 착색층(2605)이 설치된 표시 영역을 형성하고 있다. 착색층(2605)은 컬러 표시를 행하는 경우에 필요하며, RGB 방식의 경우에는, 적, 녹, 청의 각 색에 대응한 착색층이 각 화소에 대응해서 설치되어 있다. 기판(2600)과 기판(2601)의 외측에는 편광판(2606), 편광판(2607), 확산판(2613)이 배치되어 있다. 광원은 냉음극관(2610)과 반사판(2611)에 의해 구성되고, 회로 기판(2612)은, 플렉시블 배선 기판(2609)에 의해 기판(2600)의 배선 회로부(2608)와 접속되고, 컨트롤 회로나 전원 회로 등의 외부 회로가 내장되어 있다. 또한 편광판과 액정층 사이에 위상차판을 갖는 상태로 적층해도 좋다.
또한, 본 실시 형태에서 나타내는 액정 표시 장치에서는, 기판의 외측(시인측)에 편광판을 설치하고, 내측에 착색층, 표시 소자에 이용하는 전극층이라는 순서대로 설치하는 예를 나타내지만, 편광판은 기판의 내측에 설치해도 된다. 또한, 편광판과 착색층의 적층 구조도 본 실시 형태에 한정되지 않고, 편광판 및 착색층의 재료나 제작 공정 조건에 의해 적절히 설정하면 된다. 또한, 필요에 따라서 블랙 매트릭스로서 기능하는 차광막을 설치해도 된다.
액정 표시 모듈에는, TN(Twisted Nematic) 모드, IPS(In-Plane-Switching) 모드, FFS(Fringe Field Switching) 모드, MVA(Multi-domain Vertical Alignment) 모드, PVA(Patterned Vertical Alignment) 모드, ASM(Axially Symmetric aligned Micro-cell) 모드, OCB(Optical Compensated Birefringence) 모드, FLC(Ferroelectric Liｑuid Crystal) 모드, AFLC(AntiFerroelectric Liｑuid Crystal) 모드, TBA(Transverse Bend Alignment)모드 등을 이용할 수 있다.
이상의 공정에 의해, 반도체 장치로서 신뢰성이 높은 액정 표시 장치를 제작할 수 있다.
상기 실시 형태에 나타내는 트랜지스터를 이용해서 액정 표시 장치의 화소부의 트랜지스터를 제작함으로써, 각 화소의 트랜지스터의 임계값 전압의 변동에 기인하는 표시 얼룩을 억제할 수 있다.
또한, 상기 실시 형태에 나타내는 트랜지스터의 제작 방법을 이용해서 액정 표시 장치의 구동 회로의 트랜지스터를 제작함으로써, 구동 회로부의 트랜지스터의 고속 동작을 실현하여 전력 절약화를 도모할 수 있다.
또한, 액정 소자 대신에 발광 소자를 이용함으로써, 광원이나 편광판이 불필요하게 되어 소비 전력이 적은 자발광 방식의 표시 장치를 실현할 수 있다. 자발광 방식의 표시 장치는, 도 10aa 내지 도 10b에 도시한 액정 패널의 액정 소자(4013)를, 무기 EL 소자나 유기 EL 소자로 대신함으로써 실현할 수 있다.
유기 EL 소자는, 발광 소자에 전압을 인가함으로써, 한 쌍의 전극으로부터 전자 및 정공이 각각 발광성의 유기 화합물을 포함하는 층에 주입되어 전류가 흐른다. 그리고, 이들 캐리어(전자 및 정공)가 재결합함으로써 발광한다. 이러한 메카니즘으로부터, 이러한 발광 소자는 전류 여기형의 발광 소자라고 불린다.
무기 EL 소자는, 그 소자 구성에 의해, 분산형 무기 EL 소자와 박막형 무기 EL 소자로 분류된다. 분산형 무기 EL 소자는, 발광 재료의 입자를 바인더 중에 분산시킨 발광층을 갖는 것이며, 발광 메카니즘은 도너 준위와 억셉터 준위를 이용하는 도너-억셉터 재결합형 발광이다. 박막형 무기 EL 소자는, 발광층을 유전체층 사이에 끼우고, 또한 그것을 전극 사이에 끼운 구조이며, 발광 메카니즘은 금속 이온의 내각 전자 천이를 이용하는 국재형 발광이다.
발광 소자는 광을 취출하기 위해 적어도 한 쌍의 전극의 한쪽이 투명하면 좋다. 그리고, 기판 위에 트랜지스터 및 발광 소자를 제작하고, 기판과는 반대측의 면으로부터 광을 취출하는 상면 사출이나, 기판측의 면으로부터 광을 취출하는 하면 사출이나, 기판측 및 기판과는 반대측의 면으로부터 광을 취출하는 양면 사출 구조의 발광 소자가 있으며, 어느 사출 구조의 발광 소자를 적용해도 좋다.
예를 들면, 유기 EL 소자는, 적어도 한 쌍의 전극 사이에 발광하는 유기 화합물층이 끼워진 소자이며, 해당 유기 화합물층은 통상적으로 적층 구조로 되어 있다. 일례로는, 한 쌍의 전극 사이(화소 전극과 대향 전극 사이)에 정공 주입층/정공 수송층/발광층/전자 수송층, 또는 정공 주입층/정공 수송층/발광층/전자 수송층/전자 주입층을 적층한 구조다. 또한, 발광층에 대하여 형광성 색소 등을 도핑해도 된다. EL 소자가 갖는 각 층은, 저분자계의 재료를 이용해서 형성해도 좋고, 고분자계의 재료를 이용해서 형성해도 좋다.
또한, 액티브 매트릭스형의 액정 표시 장치의 경우에는, 1 화소에서 1개의 트랜지스터로 액정 소자를 제어하면 되지만, 발광 소자로 화소를 구성하는 경우, 1 화소에서 트랜지스터를 2개 이상 이용하여 발광 소자에 흐르는 전류를 엄밀하게 제어하는 것이 바람직하다. 또한, 해당 트랜지스터는 상기 실시 형태에서 설명한 트랜지스터를 이용할 수 있다.
이상과 같이, 본 발명의 일 양태인 제작 방법으로 제작된 트랜지스터를 이용함으로써, 표시 품위가 높으면서 또한 신뢰성이 높고, 소비 전력이 작은 표시 장치를 얻을 수 있다.
본 실시 형태는, 다른 실시 형태에 기재한 구성과 적절히 조합해서 실시하는 것이 가능하다.
(실시 형태 5)
본 실시 형태에서는, 본 발명의 일 양태인 액정 표시 장치의 대표적인 구동 방법에 대해서, 몇 가지의 액정의 동작 모드를 예로 들어 설명한다. 액정 표시 장치에는, 액정의 구동 방법에, 기판에 대해 직교로 전압을 인가하는 세로 전계 방식, 기판에 대해 평행하게 전압을 인가하는 횡전계 방식이 있다.
우선 도 12aa 및 도 12ab에, TN 모드의 액정 표시 장치의 화소 구성을 설명하는 단면 모식도를 나타낸다.
서로 대향하도록 배치된 제1 기판(3101) 및 제2 기판(3102)에, 표시 소자를 갖는 층(3100)이 협지되어 있다. 또한, 제1 기판(3101)측에 제1 편광판(3103)이 형성되고, 제2 기판(3102)측에 제2 편광판(3104)이 형성되어 있다. 제1 편광판(3103)의 흡수축과 제2 편광판(3104)의 흡수축은, 크로스 니콜의 상태로 배치되어 있다.
또한, 도시하지 않지만, 백라이트 등은 제2 편광판(3104)의 외측에 배치된다. 제1 기판(3101) 및 제2 기판(3102) 위에는, 각각 제1 전극(3108), 제2 전극(3109)이 설치되어 있다. 그리고, 백라이트와 반대측, 즉 시인측의 전극인 제1 전극(3108)은, 투광성을 갖도록 형성한다.
이러한 구성을 갖는 액정 표시 장치에 있어서, 노멀리 화이트 모드의 경우, 제1 전극(3108) 및 제2 전극(3109)의 사이에 전압이 인가(세로 전계 방식이라고 함)되면, 도 12aa에 도시한 바와 같이, 액정 분자(3105)는 세로로 배열된 상태가 된다. 그러면, 백라이트로부터의 광은 제1 편광판(3103)을 통과할 수 없어 흑색 표시가 된다.
그리고, 도 12ab에 도시한 바와 같이, 제1 전극(3108) 및 제2 전극(3109)의 사이에 전압이 인가되지 않았을 때는, 액정 분자(3105)는 가로로 배열되어, 평면 내에서 뒤틀려 있는 상태가 된다. 그 결과, 백라이트로부터의 광은 제1 편광판(3103)을 통과할 수가 있어 백색 표시가 된다. 또한, 제1 전극(3108) 및 제2 전극(3109)에 인가하는 전압을 조절함으로써 계조를 표현할 수 있다. 이렇게 하여 소정의 영상 표시가 행해진다.
이때, 컬러 필터를 설치함으로써 풀 컬러 표시를 행할 수 있다. 컬러 필터는, 제1 기판(3101)측 또는 제2 기판(3102)측 중 어느 쪽에든 설치할 수 있다.
TN 모드에 사용되는 액정 재료는, 공지의 것을 사용하면 된다.
도 12ba 및 도 12bb에, VA 모드의 액정 표시 장치의 화소 구성을 설명하는 단면 모식도를 나타낸다. VA 모드는, 무전계일 때에 액정 분자(3105)가 기판에 수직이 되도록 배향되어 있는 모드다.
도 12aa 및 도 12ab와 마찬가지로, 제1 기판(3101) 및 제2 기판(3102) 위에는 각각 제1 전극(3108), 제2 전극(3109)이 설치되어 있다. 그리고, 백라이트와 반대측, 즉 시인측의 전극인 제1 전극(3108)은, 투광성을 갖도록 형성한다. 그리고, 제1 기판(3101)측에는 제1 편광판(3103)이 형성되고, 제2 기판(3102)측에 제2 편광판(3104)이 형성되어 있다. 또한, 제1 편광판(3103)의 흡수축과 제2 편광판(3104)의 흡수축은, 크로스 니콜의 상태로 배치되어 있다.
이러한 구성을 갖는 액정 표시 장치에 있어서, 제1 전극(3108) 및 제2 전극(3109)의 사이에 전압이 인가되면(세로 전계 방식), 도 12ba에 도시한 바와 같이 액정 분자(3105)는 가로에 배열된 상태가 된다. 그러면, 백라이트로부터의 광은, 제1 편광판(3103)을 통과할 수 있어 백색 표시가 된다.
그리고, 도 12bb에 도시한 바와 같이, 제1 전극(3108) 및 제2 전극(3109)의 사이에 전압이 인가되지 않았을 때는, 액정 분자(3105)는 세로로 배열된 상태가 된다. 그 결과, 제2 편광판(3104)에 의해 편광된 백라이트로부터의 광은, 액정 분자(3105)의 복굴절의 영향을 받지 않고 셀 내를 통과한다. 그러면, 편광된 백라이트로부터의 광은, 제1 편광판(3103)을 통과할 수 없어 흑색 표시가 된다. 또한, 제1 전극(3108) 및 제2 전극(3109)에 인가하는 전압을 조절함으로써 계조를 표현할 수 있다. 이렇게 하여 소정의 영상 표시가 행해진다.
이때, 컬러 필터를 설치함으로써 풀 컬러 표시를 행할 수 있다. 컬러 필터는, 제1 기판(3101)측 또는 제2 기판(3102)측 중 어느 쪽에든 설치할 수 있다.
도 12ca 및 도 12cb에, MVA 모드의 액정 표시 장치의 화소 구성을 설명하는 단면 모식도를 나타낸다. MVA 모드는 1 화소를 복수로 분할하고, 각각의 부분의 액정 분자(3105)의 배향 방향을 서로 다르게 해서 시야각 의존성을 서로 보상하는 방법이다. 도 12ca에 도시한 바와 같이, MVA 모드에서는, 제1 전극(3108) 및 제2 전극(3109) 위에 배향 제어용으로 단면이 삼각인 돌기물(3158 및 3159)이 형성되어 있다. 또한, 다른 구성은 VA 모드와 동등하다.
제1 전극(3108) 및 제2 전극(3109)에 전압이 인가되면(세로 전계 방식), 도 12ca에 도시한 바와 같이 액정 분자(3105)는 돌기물(3158 및 3159)의 면에 대하여 액정 분자(3105)의 장축이 대략 수직이 되도록 배향한다. 그러면, 백라이트로부터의 광은, 제1 편광판(3103)을 통과할 수가 있어 백색 표시가 된다.
그리고, 도 12cb에 도시한 바와 같이, 제1 전극(3108) 및 제2 전극(3109)의 사이에 전압이 인가되지 않았을 때는, 액정 분자(3105)는 세로로 배열된 상태가 된다. 그 결과, 백라이트로부터의 광은, 제1 편광판(3103)을 통과할 수 없어 흑색 표시가 된다. 또한, 제1 전극(3108) 및 제2 전극(3109)에 인가하는 전압을 조절함으로써 계조를 표현할 수 있다. 이렇게 하여 소정의 영상 표시가 행해진다.
이때, 컬러 필터를 설치함으로써 풀 컬러 표시를 행할 수 있다. 컬러 필터는, 제1 기판(3101)측 또는 제2 기판(3102)측 중 어느 쪽에든 설치할 수 있다.
MVA 모드의 액정 표시 장치의 다른 구성예에 대해서 도 15a 및 도 15b를 이용하여 설명한다. 도 15a는 MVA 모드의 액정 표시 장치의 화소 구성을 설명하는 상면도이며, 도 15b는 도 15a 중에서 V-X로 나타내는 부위의 단면도다. 또한, 도면을 알기쉽게 하기 위해서, 도 15a에서는, 제2 전극(3109a, 3109b, 3109c) 및 돌기물(3158) 이외의 기재를 생략하고 있다. 도 15a에 도시한 바와 같이, 제2 전극(3109a), 제2 전극(3109b) 및 제2 전극(3109c)은, 갈매기 무늬와 같이 굴곡된 패턴으로 형성되어 있다. 도 15b에서 도시한 바와 같이, 제2 전극(3109a, 3109b, 3109c) 및 제1 전극(3108) 위에 배향막인 절연층(3162) 및 절연막(3163)이 각각 형성되어 있다. 제1 전극(3108) 위에는 돌기물(3158)이 제2 전극(3109b)과 중첩하도록 형성되어 있다.
도 13aa 및 도 13ab에, OCB 모드의 액정 표시 장치의 화소 구성을 설명하는 단면 모식도를 나타낸다. OCB 모드는, 액정층 내에서 액정 분자(3105)가 시야각 의존성을 보상하도록 배향되어 있으며, 이를 벤드 배향이라 한다.
도 12aa 내지 도 12cb와 마찬가지로, 제1 기판(3101) 및 제2 기판(3102) 위에는, 각각 제1 전극(3108), 제2 전극(3109)이 설치되어 있다. 그리고, 백라이트와 반대측, 즉 시인측의 전극인 제1 전극(3108)은, 투광성을 갖도록 형성한다. 그리고 제1 기판(3101)측에는 제1 편광판(3103)이 형성되고, 제2 기판(3102)측에 제2 편광판(3104)이 형성되어 있다. 또한, 제1 편광판(3103)의 흡수축과 제2 편광판(3104)의 흡수축은, 크로스 니콜의 상태로 배치되어 있다.
이러한 구성을 갖는 액정 표시 장치에 있어서, 제1 전극(3108) 및 제2 전극(3109)에 전압이 인가되면(세로 전계 방식), 도 13aa에 도시한 바와 같이 흑색 표시가 행해진다. 이때 액정 분자(3105)는, 도 13aa에 도시한 바와 같이 세로로 배열된 상태가 된다. 그러면, 백라이트로부터의 광은, 제1 편광판(3103)을 통과할 수 없어 흑색 표시가 된다.
그리고, 도 13ab에 도시한 바와 같이, 제1 전극(3108) 및 제2 전극(3109)의 사이에 전압이 인가되지 않았을 때는, 액정 분자(3105)는 벤드 배향의 상태가 된다. 그 결과, 백라이트로부터의 광은, 제1 편광판(3103)을 통과할 수 있어 백색 표시가 된다. 또한, 제1 전극(3108) 및 제2 전극(3109)의 사이에 인가하는 전압을 조절함으로써 계조를 표현할 수 있다. 이렇게 하여 소정의 영상 표시가 행해진다.
이때, 컬러 필터를 설치함으로써 풀 컬러 표시를 행할 수 있다. 컬러 필터는, 제1 기판(3101)측 또는 제2 기판(3102)측 중 어느 쪽에든 설치할 수 있다.
이러한 OCB 모드에서는, 액정층 내에서 액정 분자(3105)의 배열에 의해 시야각 의존성을 보상할 수 있다. 또한, 한 쌍의 적층된 편광자를 포함하는 층에 의해 콘트라스트비를 높일 수 있다.
도 13ba 및 도 13bb에, FLC 모드 및 AFLC 모드의 액정 표시 장치의 화소 구성을 설명하는 단면 모식도를 나타낸다.
도 12aa 내지 도 12cb와 마찬가지로, 제1 기판(3101) 및 제2 기판(3102) 위에는, 각각 제1 전극(3108), 제2 전극(3109)이 설치되어 있다. 그리고, 백라이트와 반대측, 즉 시인측의 전극인 제1 전극(3108)은, 투광성을 갖도록 형성한다. 그리고 제1 기판(3101)측에는 제1 편광판(3103)이 형성되고, 제2 기판(3102)측에 제2 편광판(3104)이 형성되어 있다. 또한, 제1 편광판(3103)의 흡수축과 제2 편광판(3104)의 흡수축은, 크로스 니콜의 상태로 배치되어 있다.
이러한 구성을 갖는 액정 표시 장치에 있어서, 제1 전극(3108) 및 제2 전극(3109)의 사이에 전압이 인가(세로 전계 방식이라 함)되면, 액정 분자(3105)는 러빙 방향에서 어긋난 방향으로 가로로 나열되어 있는 상태가 된다. 그 결과, 백라이트로부터의 광은, 제1 편광판(3103)을 통과할 수 있어 백색 표시가 된다.
그리고, 도 13bb에 도시한 바와 같이, 제1 전극(3108) 및 제2 전극(3109)의 사이에 전압이 인가되지 않았을 때는, 액정 분자(3105)는 러빙 방향을 따라 가로로 배열된 상태가 된다. 그러면, 백라이트로부터의 광은, 제1 편광판(3103)을 통과할 수 없어 흑색 표시가 된다. 또한, 제1 전극(3108) 및 제2 전극(3109)에 인가하는 전압을 조절함으로써 계조를 표현할 수 있다. 이렇게 하여 소정의 영상 표시가 행해진다.
이때, 컬러 필터를 설치함으로써 풀 컬러 표시를 행할 수 있다. 컬러 필터는, 제1 기판(3101)측 또는 제2 기판(3102)측 중 어느 쪽에든 설치할 수 있다.
FLC 모드 및 AFLC 모드에 사용되는 액정 재료는, 공지의 것을 사용하면 된다.
도 14aa 및 도 14ab에, IPS 모드의 액정 표시 장치의 화소 구성을 설명하는 단면 모식도를 나타낸다. IPS 모드는, 한쪽의 기판측에만 설치한 전극의 횡전계에 의해 액정 분자(3105)를 기판에 대하여 평면 내에서 회전시키는 모드다.
IPS 모드는 한쪽의 기판에 설치된 한 쌍의 전극에 의해 액정을 제어하는 것을 특징으로 한다. 그 때문에, 제2 기판(3102) 위에 한 쌍의 전극(3150), 전극(3151)이 설치되어 있다. 한 쌍의 전극(3150), 전극(3151)은, 각각 투광성을 가지면 된다. 그리고 제1 기판(3101)측에는 제1 편광판(3103)이 형성되고, 제2 기판(3102)측에 제2 편광판(3104)이 형성되어 있다. 또한, 제1 편광판(3103)의 흡수축과 제2 편광판(3104)의 흡수축은, 크로스 니콜의 상태로 배치되어 있다.
이러한 구성을 갖는 액정 표시 장치에 있어서, 한 쌍의 전극(3150), 전극(3151)의 사이에 전압이 인가되면, 도 14aa에 도시한 바와 같이 액정 분자(3105)는 러빙 방향에서 어긋난 전기력선을 따라 배향된다. 그러면, 백라이트로부터의 광은, 제1 편광판(3103)을 통과할 수 있어 백색 표시가 된다.
그리고, 도 14ab에 도시한 바와 같이, 한 쌍의 전극(3150), 전극(3151)의 사이에 전압이 인가되지 않았을 때, 액정 분자(3105)는, 러빙 방향을 따라 가로로 배열된 상태가 된다. 그 결과, 백라이트로부터의 광은, 제1 편광판(3103)을 통과할 수 없어 흑색 표시가 된다. 또한, 한 쌍의 전극(3150), 전극(3151)의 사이에 인가하는 전압을 조절함으로써 계조를 표현할 수 있다. 이렇게 하여 소정의 영상 표시가 행해진다.
이때, 컬러 필터를 설치함으로써 풀 컬러 표시를 행할 수 있다. 컬러 필터는, 제1 기판(3101)측 또는 제2 기판(3102)측 중 어느 쪽에든 설치할 수 있다.
IPS 모드에서 이용할 수 있는 한 쌍의 전극(3150 및 3151)의 예를 도 16a 내지 도 16c에 도시한다. 도 16a 내지 도 16c의 상면도에 도시한 바와 같이, 한 쌍의 전극(3150 및 3151)이 엇갈리도록 형성되어 있고, 도 16a에서는 전극(3150a) 및 전극(3151a)은 굴곡을 갖는 파상 형상이며, 도 16b에서는 전극(3150b) 및 전극(3151b)은 빗살형으로 일부 겹쳐져 있는 형상이며, 도 16c에서는 전극(3150c) 및 전극(3151c)은 빗살형으로 전극끼리 맞물리는 형상이다.
도 14ba 및 도 14bb에, FFS 모드의 액정 표시 장치의 화소 구성을 설명하는 단면 모식도를 나타낸다. FFS 모드는 IPS 모드와 동일한 횡전계 방식인데, 도 14ba 및 도 14bb에 도시한 바와 같이, 전극(3150) 위에 절연막을 사이에 두고 전극(3151)이 형성되는 구조다.
한 쌍의 전극(3150), 전극(3151)은 각각 투광성을 가지면 된다. 그리고, 제1 기판(3101)측에는 제1 편광판(3103)이 형성되고, 제2 기판(3102)측에 제2 편광판(3104)이 형성되어 있다. 또한, 제1 편광판(3103)의 흡수축과 제2 편광판(3104)의 흡수축은, 크로스 니콜의 상태로 배치되어 있다.
이러한 구성을 갖는 액정 표시 장치에 있어서, 한 쌍의 전극(3150), 전극(3151)에 전압이 인가되면, 도 14ba에 도시한 바와 같이 액정 분자(3105)는 러빙 방향에서 어긋난 전기력선을 따라 배향된다. 그러면, 백라이트로부터의 광은, 제1 편광판(3103)을 통과할 수 있어 백색 표시가 된다.
그리고, 도 14bb에 도시한 바와 같이, 한 쌍의 전극(3150), 전극(3151)의 사이에 전압이 인가되지 않았을 때, 액정 분자(3105)는, 러빙 방향을 따라 가로로 배열된 상태가 된다. 그 결과, 백라이트로부터의 광은, 제1 편광판(3103)을 통과할 수 없어 흑색 표시가 된다. 또한, 한 쌍의 전극(3150), 전극(3151)의 사이에 인가하는 전압을 조절함으로써 계조를 표현할 수 있다. 이렇게 하여 소정의 영상 표시가 행해진다.
이때, 컬러 필터를 설치함으로써 풀 컬러 표시를 행할 수 있다. 컬러 필터는, 제1 기판(3101)측 또는 제2 기판(3102)측 중 어느 쪽에든 설치할 수 있다.
FFS 모드에서 이용할 수 있는 한 쌍의 전극(3150 및 3151)의 예를 도 17a 내지 도 17c에 도시한다. 도 17a 내지 도 17c의 상면도에 도시한 바와 같이, 전극(3150) 위에 다양한 패턴으로 형성된 전극(3151)이 형성되어 있고, 도 17a에서는 전극(3150a) 상의 전극(3151a)은 굴곡된 갈매기 무늬와 같은 형상이며, 도 17b에서는 전극(3150b) 상의 전극(3151b)은 빗살형으로 전극끼리 맞물리는 형상이며, 도 17c에서는 전극(3150c) 상의 전극(3151c)은 빗살형의 형상이다.
IPS 모드 및 FFS 모드에 사용되는 액정 재료는, 공지의 것을 사용하면 된다. 또는, 블루 상을 나타내는 액정을 이용해도 된다.
또한, 이들 외에도 PVA 모드, ASM 모드, TBA 모드 등의 액정 모드를 적용하는 것이 가능하다.
본 실시 형태는, 다른 실시 형태에 기재한 구성과 적절히 조합해서 실시하는 것이 가능하다.
(실시 형태 6)
본 실시 형태에서는, 본 발명의 일 양태인 보호 회로에 대해서, 도 18a 및 도 18b를 이용하여 설명한다.
보호 회로에 적용 가능한 회로의 일례를 도 18a에 도시한다. 보호 회로(997)는 n형의 트랜지스터(970a 및 970b)에 의해 구성되어 있으며, 각각 다이오드와 마찬가지의 특성을 나타내도록, 게이트 단자가 드레인 단자와 접속되어 있다. 또한, 트랜지스터(970a 및 970b)는, 상기 실시 형태에서 개시한 트랜지스터를 이용할 수 있다.
트랜지스터(970a)의 제1 단자(게이트)와 제3 단자(드레인)는 제1 배선(945)에 전기적으로 접속되고, 제2 단자(소스)는 제2 배선(960)에 전기적으로 접속되어 있다. 또한, 트랜지스터(970b)의 제1 단자(게이트)와 제3 단자(드레인)는 제2 배선(960)에 전기적으로 접속되고, 제2 단자(소스)는 제1 배선(945)에 전기적으로 접속되어 있다. 즉, 도 18a에서 도시하는 보호 회로는, 2개의 트랜지스터의 각각이 정류 방향을 역방향으로 해서, 제1 배선(945)과 제2 배선(960)을 접속하는 구성을 구비하고 있다. 다시 말해, 정류 방향이 제1 배선(945)으로부터 제2 배선(960)을 향하는 트랜지스터와, 정류 방향이 제2 배선(960)으로부터 제1 배선(945)을 향하는 트랜지스터를, 제1 배선(945)과 제2 배선(960)의 사이에 갖는 구성이다.
상기의 보호 회로는, 제2 배선(960)이 정전기 등에 의해 플러스 또는 마이너스로 대전된 경우, 그 전하를 제거하는 방향으로 전류가 흐른다. 예를 들면, 제2 배선(960)이 플러스로 대전된 경우에는, 그 양전하를 제1 배선(945)으로 보내는 방향으로 전류가 흐른다. 상기 동작에 의해, 대전된 제2 배선(960)에 접속하고 있는 회로나 소자의 정전 파괴 또는 오동작을 방지할 수 있다. 또한, 대전된 제2 배선(960)과 다른 배선이 절연층을 사이에 두고 교차하는 구성에서, 해당 절연층이 절연 파괴되는 현상을 방지할 수 있다.
또한, 보호 회로는 상기 구성에 한정되지 않는다. 예를 들면, 정류 방향이 제1 배선(945)으로부터 제2 배선(960)을 향하는 복수의 트랜지스터와, 정류 방향이 제2 배선(960)으로부터 제1 배선(945)을 향하는 복수의 트랜지스터를 갖는 구성 이어도 된다. 또한, 홀수 개의 트랜지스터를 사용해서 보호 회로를 구성할 수도 있다.
도 18a에 예시한 보호 회로는 다양한 용도에 적용할 수 있다. 예를 들면, 제1 배선(945)을 표시 장치의 공통 배선으로 하고, 제2 배선(960)을 복수의 신호선의 하나로 하여, 그 사이에 해당 보호 회로를 적용할 수 있다. 보호 회로가 설치된 신호선에 접속된 화소 트랜지스터는, 배선의 대전에 의한 정전 파괴나 임계값 전압의 시프트 등의 문제로부터 보호된다. 또한, 해당 보호 회로는 표시 장치 이외의 반도체 장치에도 적용할 수 있다.
다음으로, 기판 위에 보호 회로(997)를 구성하는 예를 설명한다. 보호 회로(997)의 상면도의 일례를 도 18b에 도시한다.
트랜지스터(970a)는 게이트 전극(911a)과, 게이트 전극(911a)과 중첩하는 채널 형성 영역(913)을 포함하는 반도체층을 갖고, 게이트 전극(911a)은 제1 배선(945)과 전기적으로 접속하고 있다. 트랜지스터(970a)의 소스 전극은 제2 배선(960)과 전기적으로 접속되고, 드레인 전극은, 컨택트 홀(926a)을 통해 전극(930a)과 전기적으로 접속하고 있다. 또한, 전극(930a)은, 컨택트 홀(925a)을 통해 제1 배선(945)과 전기적으로 접속하고 있다. 즉, 트랜지스터(970a)의 게이트 전극(911a)과 드레인 전극은, 전극(930a)을 통해 전기적으로 접속되어 있다.
트랜지스터(970b)는 게이트 전극(911b)과, 게이트 전극(911b)과 중첩하는 채널 형성 영역(914)을 포함하는 반도체층을 갖고, 게이트 전극(911b)은 컨택트 홀(925b)을 통해 전극(930b)과 전기적으로 접속하고 있다. 트랜지스터(970b)의 소스 전극은, 제1 전극(915) 및 전극(930a)을 통해 제1 배선(945)과 전기적으로 접속되어 있다. 트랜지스터(970b)의 드레인 전극은, 제2 배선(960)과 전기적으로 접속되어 있다. 제2 배선(960)은, 컨택트 홀(926b)을 통해 전극(930b)과 전기적으로 접속하고 있다. 즉, 트랜지스터(970b)의 게이트 전극(911b)과 드레인 전극은, 전극(930b)을 통해 전기적으로 접속되어 있다.
또한, 컨택트 홀을 통해 접속되는 전극과 배선의 접촉 저항을 저감하기 위해서, 컨택트 홀(925a, 925b, 926a 및 926b)은, 가능한 한 큰 면적 혹은 컨택트 홀의 수를 복수로 하는 것이 바람직하다.
본 실시 형태에서 개시하는 보호 회로를 표시 장치에 적용하는 경우, 전극(930a) 및 전극(930b)은, 표시 장치의 화소 전극과 동일한 층을 이용해서 형성할 수 있다.
본 실시 형태는, 다른 실시 형태와 적절히 조합해서 실시하는 것이 가능하다.
(실시 형태 7)
도 19a에 반도체 장치를 구성하는 기억 소자(이하, 메모리 셀이라고도 함)의 회로도의 일례를 나타낸다. 메모리 셀은, 산화물 반도체 이외의 재료를 채널 형성 영역에 이용한 트랜지스터(1160)와 산화물 반도체를 채널 형성 영역에 이용한 트랜지스터(1162)에 의해 구성된다.
산화물 반도체를 채널 형성 영역에 이용한 트랜지스터(1162)는, 상기 실시 형태에 따라서 제작할 수 있다.
도 19a에 도시한 바와 같이, 트랜지스터(1160)의 게이트 전극과, 트랜지스터(1162)의 소스 전극 또는 드레인 전극의 한쪽은, 전기적으로 접속되어 있다. 또한, 제1 배선(SL)(1st Line:소스선이라고도 함)과 트랜지스터(1160)의 소스 전극은 전기적으로 접속되고, 제2 배선(BL)(2nd Line:비트선이라고도 함)과 트랜지스터(1160)의 드레인 전극은 전기적으로 접속되어 있다. 그리고, 제3 배선(S1)(3rd Line:제1 신호선이라고도 함)과 트랜지스터(1162)의 소스 전극 또는 드레인 전극의 다른 쪽은 전기적으로 접속되고, 제4 배선(S2)(4th Line:제2 신호선이라고도 함)과 트랜지스터(1162)의 게이트 전극은 전기적으로 접속되어 있다.
산화물 반도체 이외의 재료, 예를 들면 단결정 실리콘을 채널 형성 영역에 이용한 트랜지스터(1160)는 충분한 고속 동작이 가능하기 때문에, 트랜지스터(1160)를 이용함으로써 기억 내용의 판독 등을 고속으로 행하는 것이 가능하다. 또한, 산화물 반도체를 채널 형성 영역에 이용한 트랜지스터(1162)는, 오프 전류가 작다는 특징을 갖고 있다. 이 때문에, 트랜지스터(1162)를 오프 상태로 함으로써, 트랜지스터(1160)의 게이트 전극의 전위를 매우 장시간에 걸쳐 유지하는 것이 가능하다.
트랜지스터(1160)의 게이트 전극의 전위가 유지 가능하다는 특징을 살림으로써, 다음과 같이 정보의 기입, 유지, 판독이 가능하다.
먼저, 정보의 기입 및 유지에 대해서 설명한다. 우선, 제4 배선(S2)의 전위를 트랜지스터(1162)가 온 상태로 되는 전위로 하여, 트랜지스터(1162)를 온 상태로 한다. 이에 의해, 제3 배선(S1)의 전위가 트랜지스터(1160)의 게이트 전극에 공급된다(기입). 그 후, 제4 배선(S2)의 전위를 트랜지스터(1162)가 오프 상태로 되는 전위로 하여, 트랜지스터(1162)를 오프 상태로 함으로써 트랜지스터(1160)의 게이트 전극의 전위가 유지된다(유지).
트랜지스터(1162)의 오프 전류는 작기 때문에, 트랜지스터(1160)의 게이트 전극의 전위는 장시간에 걸쳐 유지된다. 예를 들면, 트랜지스터(1160)의 게이트 전극의 전위가 트랜지스터(1160)를 온 상태로 하는 전위이면, 트랜지스터(1160)의 온 상태가 장시간에 걸쳐 유지되게 된다. 또한, 트랜지스터(1160)의 게이트 전극의 전위가 트랜지스터(1160)를 오프 상태로 하는 전위이면, 트랜지스터(1160)의 오프 상태가 장시간에 걸쳐 유지된다.
다음으로, 정보의 판독에 대해서 설명한다. 상술한 바와 같이, 트랜지스터(1160)의 온 상태 또는 오프 상태가 유지된 상태에서, 제1 배선(SL)에 소정의 전위(제2 배선의 전위보다 낮은 전위)가 공급되면, 트랜지스터(1160)의 온 상태 또는 오프 상태에 따라서 제2 배선(BL)의 전위는 상이한 값을 취한다. 예를 들면, 트랜지스터(1160)가 온 상태인 경우에는, 제2 배선(BL)의 전위가 저하하여 제1 배선(SL)의 전위에 근접하게 된다. 또한, 트랜지스터(1160)가 오프 상태인 경우에는, 제2 배선(BL)의 전위는 변화하지 않는다.
이와 같이, 정보가 유지된 상태에서, 제2 배선(BL)의 전위와 소정의 전위를 비교함으로써 정보를 판독할 수 있다.
다음으로, 정보의 재기입에 대해서 설명한다. 정보의 재기입은, 상기 정보의 기입 및 유지와 마찬가지로 행해진다. 즉, 제4 배선(S2)의 전위를 트랜지스터(1162)가 온 상태로 되는 전위로 하여, 트랜지스터(1162)를 온 상태로 한다. 이에 의해, 제3 배선(S1)의 전위(새로운 정보에 관한 전위)가 트랜지스터(1160)의 게이트 전극에 공급된다. 그 후, 제4 배선(S2)의 전위를 트랜지스터(1162)가 오프 상태로 되는 전위로 하여, 트랜지스터(1162)를 오프 상태로 함으로써 새로운 정보가 유지된 상태로 된다.
이와 같이, 개시하는 발명에 관한 메모리 셀은, 재차의 정보 기입에 의해 직접적으로 정보를 재기입하는 것이 가능하다. 이 때문에 플래시 메모리 등에 있어서 필요한 소거 동작이 불필요하여, 소거 동작에 기인하는 동작 속도의 저하를 억제할 수 있다. 즉, 메모리 셀을 갖는 반도체 장치의 고속 동작이 실현된다.
또한, 도 19a를 발전시킨 메모리 셀의 회로도의 일례를 도 19b에 도시한다.
도 19b에 도시하는 메모리 셀(1100)은, 제1 배선(SL)(소스선)과, 제2 배선(BL)(비트선)과, 제3 배선(S1)(제1 신호선)과, 제4 배선(S2)(제2 신호선)과, 제5 배선(WL)(워드선)과, 트랜지스터(1164)(제1 트랜지스터)와, 트랜지스터(1161)(제2 트랜지스터)와, 트랜지스터(1163)(제3 트랜지스터)로 구성되어 있다. 트랜지스터(1164) 및 트랜지스터(1163)는, 산화물 반도체 이외의 재료를 채널 형성 영역에 이용하고 있고, 트랜지스터(1161)는 산화물 반도체를 채널 형성 영역에 이용하고 있다.
여기서, 트랜지스터(1164)의 게이트 전극과, 트랜지스터(1161)의 소스 전극 또는 드레인 전극의 한쪽은 전기적으로 접속되어 있다. 또한, 제1 배선(SL)과 트랜지스터(1164)의 소스 전극은 전기적으로 접속되고, 트랜지스터(1164)의 드레인 전극과 트랜지스터(1163)의 소스 전극은 전기적으로 접속되어 있다. 그리고, 제2 배선(BL)과 트랜지스터(1163)의 드레인 전극은 전기적으로 접속되고, 제3 배선(S1)과, 트랜지스터(1161)의 소스 전극 또는 드레인 전극의 다른 쪽은 전기적으로 접속되고, 제4 배선(S2)과 트랜지스터(1161)의 게이트 전극은 전기적으로 접속되고, 제5 배선(WL)과 트랜지스터(1163)의 게이트 전극은 전기적으로 접속되어 있다.
다음으로, 회로의 동작에 대해서 구체적으로 설명한다.
메모리 셀(1100)에 대한 기입을 행하는 경우에는, 제1 배선(SL)을 0V, 제5 배선(WL)을 0V, 제2 배선(BL)을 0V, 제4 배선(S2)을 2V로 한다. 데이터 "1"을 기입하는 경우에는 제3 배선(S1)을 2V, 데이터 "0"을 기입하는 경우에는 제3 배선(S1)을 0V로 한다. 이때, 트랜지스터(1163)는 오프 상태, 트랜지스터(1161)는 온 상태가 된다. 또한, 기입 종료시에는, 제3 배선(S1)의 전위가 변화하기 전에, 제4 배선(S2)을 0V로 하여 트랜지스터(1161)를 오프 상태로 한다.
그 결과, 데이터 "1" 기입 후에는 트랜지스터(1164)의 게이트 전극에 접속되는 노드(이하, 노드 A)의 전위가 약 2V, 데이터 "0" 기입 후에는 노드 A의 전위가 약 0V가 된다. 노드 A에는, 제3 배선(S1)의 전위에 따른 전하가 축적되는데, 트랜지스터(1161)의 오프 전류는 작기 때문에, 트랜지스터(1164)의 게이트 전극의 전위는 장시간에 걸쳐 유지된다.
다음으로, 메모리 셀의 판독을 행하는 경우에는, 제1 배선(SL)을 0V, 제5 배선(WL)을 2V, 제4 배선(S2)을 0V, 제3 배선(S1)을 0V로 하고, 제2 배선(BL)에 접속되어 있는 판독 회로를 동작 상태로 한다. 이때, 트랜지스터(1163)는 온 상태, 트랜지스터(1161)는 오프 상태가 된다.
데이터 "0", 즉 노드 A가 약 0V인 상태이면 트랜지스터(1164)는 오프 상태이기 때문에, 제2 배선(BL)과 제1 배선(SL) 간의 저항은 높은 상태가 된다. 한편, 데이터 "1", 즉 노드 A가 약 2V인 상태이면 트랜지스터(1164)가 온 상태이기 때문에, 제2 배선(BL)과 제1 배선(SL) 간의 저항은 낮은 상태가 된다. 판독 회로는, 메모리 셀의 저항 상태의 차이로부터, 데이터 "0", "1"을 판독할 수 있다. 또한, 기입시의 제2 배선(BL)은 0V로 했지만, 플로팅 상태나 0V 이상의 전위로 충전되어 있어도 상관없다. 판독시의 제3 배선(S1)은 0V로 했지만, 플로팅 상태나 0V 이상의 전위로 충전되어 있어도 상관없다.
또한, 데이터 "1"과 데이터 "0"은 편의상의 정의이며, 반대라도 상관없다. 또한, 상술한 동작 전압은 일례다. 동작 전압은, 데이터 "0"인 경우에 트랜지스터(1164)가 오프 상태로 되고, 데이터 "1"인 경우에 트랜지스터(1164)가 온 상태로 되도록, 또한, 기입시에 트랜지스터(1161)가 온 상태, 기입시 이외에는 오프 상태가 되도록, 또한, 판독시에 트랜지스터(1163)가 온 상태로 되도록 선택하면 좋다. 특히, 2V 대신에 주변의 논리 회로의 전원 전위(VDD)를 이용해도 된다.
본 실시 형태에서는 간단히 이해하기 위하여, 최소 기억 단위(1비트)의 메모리 셀에 대해서 설명했지만, 메모리 셀의 구성은 이것에 한정되는 것이 아니다. 복수의 메모리 셀을 적당하게 접속하여 보다 고도의 반도체 장치를 구성할 수도 있다. 예를 들면, 상기 메모리 셀을 복수 이용하여 NAND형이나 NOR형의 반도체 장치를 구성하는 것이 가능하다. 배선의 구성도 도 19a나 도 19b에 한정되지 않고 적절히 변경할 수 있다.
도 20에, m×n 비트의 기억 용량을 갖는 본 발명의 일 양태에 관한 반도체 장치의 블록 회로도를 나타낸다.
도 20에 도시하는 반도체 장치는, m개의 제5 배선(WL) 및 제4 배선(S2)과, n개의 제2 배선(BL) 및 제3 배선(S1)과, 복수의 메모리 셀[(1100)(1, 1) 내지 (1100)(m, n)]이 세로 m개(행)×가로 n개(열)(m, n은 자연수)가 매트릭스 형상으로 배치된 메모리 셀 어레이(1110)와, 제2 배선(BL) 및 제3 배선(S1)과 접속하는 구동 회로(1111)나, 제4 배선(S2) 및 제5 배선(WL)과 접속하는 구동 회로(1113)나, 판독 회로(1112)와 같은 주변 회로에 의해 구성되어 있다. 다른 주변 회로로서 리프레시 회로 등이 설치되어도 좋다.
각 메모리 셀의 대표로서 메모리 셀(1100)(i, j)을 생각한다. 여기서, 메모리 셀(1100)(i, j)(i는 1 이상 m 이하의 정수, j는 1 이상 n 이하의 정수)은, 제2 배선(BL)(j), 제3 배선(S1)(j), 제5 배선(WL)(i) 및 제4 배선(S2)(i), 및 제1 배선(SL)에 각각 접속되어 있다. 제1 배선(SL)에는 제1 배선(SL) 전위(Vs)가 공급되어 있다. 또한, 제2 배선[(BL)(1) 내지 (BL)(n)] 및 제3 배선[(S1)(1) 내지 (S1)(n)]은 제2 배선(BL) 및 제3 배선(S1)과 접속하는 구동 회로(1111) 및 판독 회로(1112)에, 제5 배선[(WL)(1) 내지 (WL)(m)] 및 제4 배선[(S2)(1) 내지 (S2)(m)]은 제4 배선(S2) 및 제5 배선(WL)과 접속하는 구동 회로(1113)에 각각 접속되어 있다.
도 20에 도시한 반도체 장치의 동작에 대해서 설명한다. 본 구성에서는, 행마다의 기입 및 판독을 행한다.
제i 행의 메모리 셀[(1100)(i, 1) 내지 (1100)(i, n)]에 기입을 행하는 경우에는, 제1 배선 전위(Vs)를 0V, 제5 배선(WL)(i)을 0V, 제2 배선[(BL)(1) 내지 (BL)(n)]을 0V, 제4 배선(S2)(i)을 2V로 한다. 이때 트랜지스터(1161)는, 온 상태가 된다. 제3 배선[(S1)(1) 내지 (S1)(n)]은, 데이터 "1"을 기입하는 열은 2V, 데이터 "0"을 기입하는 열은 0V로 한다. 또한, 기입 종료시에는, 제3 배선[(S1)(1) 내지 (S1)(n)]의 전위가 변화하기 전에, 제4 배선(S2)(i)을 0V로 하여 트랜지스터(1161)를 오프 상태로 한다. 또한, 제5 배선(WL)(i) 이외의 제5 배선(WL)은 0V, 제4 배선(S2)(i) 이외의 제4 배선(S2)은 0V로 한다.
그 결과, 데이터 "1"의 기입을 행한 메모리 셀의 트랜지스터(1164)의 게이트 전극에 접속되는 노드(이하, 노드 A)의 전위는 약 2V, 데이터 "0"의 기입을 행한 메모리 셀의 노드 A의 전위는 약 0V가 된다. 또한, 비선택 메모리 셀의 노드 A의 전위는 변하지 않는다.
제i 행의 메모리 셀[(1100)(i, 1) 내지 (1100)(i, n)]의 판독을 행하는 경우에는, 제1 배선(SL)의 전위(Vs)를 0V, 제5 배선(WL)(i)을 2V, 제4 배선(S2)(i)을 0V, 제3 배선[(S1)(1) 내지 (S1)(n)]을 0V로 하고, 제2 배선[(BL)(1) 내지 (BL)(n)]에 접속되어 있는 판독 회로를 동작 상태로 한다. 판독 회로에서는, 예를 들면, 메모리 셀의 저항 상태의 차이로부터, 데이터 "0", "1"을 판독할 수 있다. 또한, 제5 배선(WL)(i) 이외의 제5 배선(WL)은 0V, 제4 배선(S2)(i) 이외의 제4 배선(S2)은 0V로 한다. 또한, 기입시의 제2 배선(BL)은 0V로 했지만, 플로팅 상태나 0V 이상의 전위로 충전되어 있어도 상관없다. 판독시의 제3 배선(S1)은 0V로 했지만, 플로팅 상태나 0V 이상의 전위로 충전되어 있어도 상관없다.
또한, 데이터 "1"과 데이터"0"은 편의상의 정의이며, 반대라도 상관없다. 또한, 상술한 동작 전압은 일례다. 동작 전압은, 데이터 "0"인 경우에 트랜지스터(1164)가 오프 상태로 되고, 데이터 "1"인 경우에 트랜지스터(1164)가 온 상태로 되도록, 또한, 기입시에 트랜지스터(1161)가 온 상태, 기입시 이외에는 오프 상태가 되도록, 또한, 판독시에 트랜지스터(1163)가 온 상태로 되도록 선택하면 좋다. 특히, 2V 대신에 주변의 논리 회로의 전원 전위(VDD)를 이용해도 된다.
본 실시 형태는, 다른 실시 형태와 적절히 조합해서 실시하는 것이 가능하다.
(실시 형태 8)
본 실시 형태에서는, 용량 소자를 갖는 메모리 셀의 회로도의 일례를 나타낸다. 도 21a에 도시하는 메모리 셀(1170)은, 제1 배선(SL), 제2 배선(BL), 제3 배선(S1), 제4 배선(S2)과, 제5 배선(WL)과, 트랜지스터(1171)(제1 트랜지스터)와, 트랜지스터(1172)(제2 트랜지스터)와, 용량 소자(1173)로 구성되어 있다. 트랜지스터(1171)는, 산화물 반도체 이외의 재료를 채널 형성 영역에 이용하고 있고, 트랜지스터(1172)는 채널 형성 영역에 산화물 반도체를 이용하고 있다.
여기서, 트랜지스터(1171)의 게이트 전극과, 트랜지스터(1172)의 소스 전극 또는 드레인 전극의 한쪽과, 용량 소자(1173)의 한쪽 전극은, 전기적으로 접속되어 있다. 또한, 제1 배선(SL)과 트랜지스터(1171)의 소스 전극은 전기적으로 접속되고, 제2 배선(BL)과 트랜지스터(1171)의 드레인 전극은 전기적으로 접속되고, 제3 배선(S1)과, 트랜지스터(1172)의 소스 전극 또는 드레인 전극의 다른 쪽은 전기적으로 접속되고, 제4 배선(S2)과 트랜지스터(1172)의 게이트 전극은 전기적으로 접속되고, 제5 배선(WL)과 용량 소자(1173)의 다른 쪽의 전극은 전기적으로 접속되어 있다.
다음으로, 회로의 동작에 대해서 구체적으로 설명한다.
메모리 셀(1170)에 대한 기입을 행하는 경우에는, 제1 배선(SL)을 0V, 제5 배선(WL)을 0V, 제2 배선(BL)을 0V, 제4 배선(S2)을 2V라고 한다. 데이터"1"을 기입할 경우에는 제3 배선(S1)을 2V, 데이터"0"을 기입할 경우에는 제3 배선(S1)을 0V라고 한다.이때, 트랜지스터(1172)은 온 상태로 된다. 또한, 기입 종료에 즈음하여는, 제3 배선(S1)의 전위가 변화하기 전에, 제4 배선(S2)을 0V로 하고 트랜지스터(1172)를 오프 상태로 한다.
그 결과, 데이터 "1"의 기입 후에는 트랜지스터(1171)의 게이트 전극에 접속되는 노드(이하, 노드 A)의 전위가 약 2V, 데이터 "0"의 기입 후에는 노드 A의 전위가 약 0V가 된다.
메모리 셀(1170)의 판독을 행하는 경우에는, 제1 배선(SL)을 0V, 제5 배선(WL)을 2V, 제4 배선(S2)을 0V, 제3 배선(S1)을 0V로 하고, 제2 배선(BL)에 접속되어 있는 판독 회로를 동작 상태로 한다. 이때, 트랜지스터(1172)는, 오프 상태가 된다.
제5 배선(WL)을 2V로 한 경우의 트랜지스터(1171)의 상태에 대해서 설명한다. 트랜지스터(1171)의 상태를 결정하는 노드 A의 전위는, 제5 배선(WL)과 노드 A 간의 용량(C1)과, 트랜지스터(1171)의 게이트 전극과, 소스 전극 및 드레인 전극 간의 용량(C2)에 의존한다.
또한, 판독시의 제3 배선(S1)은 0V로 했지만, 플로팅 상태나 0V 이상의 전위로 충전되어 있어도 상관없다. 데이터 "1"과 데이터"0"은 편의상의 정의이며, 반대라도 상관없다.
기입시의 제3 배선(S1)의 전위는, 기입 후에 트랜지스터(1172)가 오프 상태로 되고, 또한, 제5 배선(WL) 전위가 0V인 경우에 트랜지스터(1171)가 오프 상태인 범위에서, 데이터 "0", "1"의 전위를 각각 선택하면 좋다. 판독시의 제5 배선(WL) 전위는, 데이터 "0"인 경우에 트랜지스터(1171)가 오프 상태로 되고, 데이터 "1"인 경우에 트랜지스터(1171)가 온 상태로 되도록 선택하면 좋다. 또한, 트랜지스터(1171)의 임계값 전압도 일례다. 상술한 트랜지스터(1171)의 상태를 바꾸지 않는 범위라면, 어떤 임계값 전압이라도 상관없다.
또한, 제1 게이트 전극 및 제2 게이트 전극(백 게이트 전극)을 갖는 선택 트랜지스터와, 용량 소자를 갖는 메모리 셀을 이용하는 NOR형의 반도체 기억 장치의 예에 대해서 도 21b를 이용하여 설명한다.
도 21b에 도시하는 본 발명의 일 양태에 관한 반도체 장치는, I행(I는 2 이상의 자연수) J열(J는 자연수)에 매트릭스 형상으로 배열된 복수의 메모리 셀을 구비한 메모리 셀 어레이를 구비한다.
도 21b에 도시하는 메모리 셀 어레이는, i행(i는 3 이상의 자연수) j열(j는 3 이상의 자연수)에 매트릭스 형상으로 배열된 복수의 메모리 셀(1180)과, i개의 워드선(WL)[워드선(WL_1) 내지 워드선(WL_i)]과, i개의 용량선(CL)[용량선(CL_1) 내지 용량선(CL_i)]과, i개의 게이트선(BGL)[게이트선(BGL_1) 내지 게이트선(BGL_i)]과, j개의 비트선(BL)[비트선(BL_1) 내지 비트선(BL_j)]과, 소스선(SL)을 구비한다.
또한, 복수의 메모리 셀(1180)의 각각[메모리 셀(1180)(M, N)(단, M은 1 이상 i 이하의 자연수, N은 1 이상 j 이하의 자연수)이라고도 함]은, 트랜지스터(1181)(M, N)와, 용량 소자(1183)(M, N)와, 트랜지스터(1182)(M, N)를 구비한다.
또한, 반도체 기억 장치에 있어서, 용량 소자는, 제1 용량 전극, 제2 용량 전극, 및 제1 용량 전극 및 제2 용량 전극에 중첩하는 유전체층에 의해 구성된다. 용량 소자는, 제1 용량 전극 및 제2 용량 전극의 사이에 인가되는 전압에 따라서 전하가 축적된다.
트랜지스터(1181)(M, N)는, N채널형 트랜지스터이며, 소스 전극, 드레인 전극, 제1 게이트 전극 및 제2 게이트 전극을 갖는다. 또한, 본 실시 형태의 반도체 기억 장치에 있어서, 반드시 트랜지스터(1181)를 N채널형 트랜지스터로 하지 않아도 좋다.
트랜지스터(1181)(M, N)의 소스 전극 및 드레인 전극의 한쪽은 비트선(BL_N)에 접속되고, 트랜지스터(1181)(M, N)의 제1 게이트 전극은 워드선(WL_M)에 접속되고, 트랜지스터(1181)(M, N)의 제2 게이트 전극은 게이트선(BGL_M)에 접속된다. 트랜지스터(1181)(M, N)의 소스 전극 및 드레인 전극의 한쪽이 비트선(BL_N)에 접속되는 구성으로 함으로써, 메모리 셀마다 선택적으로 데이터를 판독할 수 있다.
트랜지스터(1181)(M, N)는, 메모리 셀(1180)(M, N)에 있어서 선택 트랜지스터로서의 기능을 갖는다.
트랜지스터(1181)(M, N)로는, 산화물 반도체를 채널 형성 영역에 이용한 트랜지스터를 이용할 수 있다.
트랜지스터(1182)(M, N)는 P채널형 트랜지스터다. 또한, 본 실시 형태의 반도체 기억 장치에 있어서, 반드시 트랜지스터(1182)를 P채널형 트랜지스터로 하지 않아도 좋다.
트랜지스터(1182)(M, N)의 소스 전극 및 드레인 전극의 한쪽은 소스선(SL)에 접속되고, 트랜지스터(1182)(M, N)의 소스 전극 및 드레인 전극의 다른 쪽은 비트선(BL_N)에 접속되고, 트랜지스터(1182)(M, N)의 게이트 전극은, 트랜지스터(1181)(M, N)의 소스 전극 및 드레인 전극의 다른 쪽에 접속된다.
트랜지스터(1182)(M, N)는, 메모리 셀(1180)(M, N)에 있어서 출력 트랜지스터로서의 기능을 갖는다. 트랜지스터(1182)(M, N)로는, 예를 들면 단결정 실리콘을 채널 형성 영역에 이용하는 트랜지스터를 이용할 수 있다.
용량 소자(1183)(M, N)의 제1 용량 전극은 용량선(CL_M)에 접속되고, 용량 소자(1183)(M, N)의 제2 용량 전극은, 트랜지스터(1181)(M, N)의 소스 전극 및 드레인 전극의 다른 쪽에 접속된다. 또한, 용량 소자(1183)(M, N)는, 축적 용량으로서의 기능을 갖는다.
워드선(WL_1) 내지 워드선(WL_i)의 각각의 전압은, 예를 들면 디코더를 이용한 구동 회로에 의해 제어된다.
비트선(BL_1) 내지 비트선(BL_j)의 각각의 전압은, 예를 들면 디코더를 이용한 구동 회로에 의해 제어된다.
용량선(CL_1) 내지 용량선(CL_i)의 각각의 전압은, 예를 들면 디코더를 이용한 구동 회로에 의해 제어된다.
게이트선(BGL_1) 내지 게이트선(BGL_i)의 각각의 전압은, 예를 들면 게이트선 구동 회로를 이용해서 제어된다.
게이트선 구동 회로는, 예를 들면 다이오드 및 제1 용량 전극이 다이오드 애노드 및 게이트선(BGL)에 전기적으로 접속되는 용량 소자를 구비하는 회로에 의해 구성된다.
트랜지스터(1181)의 제2 게이트 전극의 전압을 조정함으로써, 트랜지스터(1181)의 임계값 전압을 조정할 수 있다. 따라서, 선택 트랜지스터로서 기능하는 트랜지스터(1181)의 임계값 전압을 조정하여, 오프 상태에서의 트랜지스터(1181)의 소스 전극 및 드레인 전극의 사이에 흐르는 전류를 가능한 한 작게 할 수 있다. 따라서, 기억 회로에 있어서의 데이터의 유지 기간을 길게 할 수 있다. 또한, 데이터의 기입 및 판독에 필요한 전압을 종래의 반도체 장치보다 낮게 할 수 있기 때문에, 소비 전력을 저감할 수 있다.
본 실시 형태는, 다른 실시 형태와 적절히 조합해서 실시하는 것이 가능하다.
(실시 형태 9)
본 실시 형태에서는, 앞선 실시 형태에 나타내는 트랜지스터를 이용한 반도체 장치의 예에 대해서, 도 22a 및 도 22b를 참조하여 설명한다.
도 22a에는, 소위 DRAM(Dynamic Random Access Memory)에 상당하는 구성의 반도체 장치의 일례를 나타낸다. 도 22a에 도시하는 메모리 셀 어레이(1120)는, 복수의 메모리 셀(1130)이 매트릭스 형상으로 배열된 구성을 갖고 있다. 또한, 메모리 셀 어레이(1120)는, m개의 제1 배선(BL) 및 n개의 제2 배선(WL)을 갖는다. 또한, 본 실시 형태에서는, 제1 배선을 비트선(BL)이라고 하고, 제2 배선을 워드선(WL)이라고 하며, 제3 배선을 비트선(BLB)(반전 비트선)이라고 한다.
메모리 셀(1130)은, 트랜지스터(1131)와, 용량 소자(1132)로 구성되어 있다. 트랜지스터(1131)의 게이트 전극은 제2 배선(WL)과 접속되어 있다. 또한, 트랜지스터(1131)의 소스 전극 또는 드레인 전극의 한쪽은 제1 배선(BL)과 접속되어 있고, 트랜지스터(1131)의 소스 전극 또는 드레인 전극의 다른 쪽은, 용량 소자의 전극의 한쪽과 접속되어 있다. 또한, 용량 소자의 전극의 다른 쪽은 용량선(CL)과 접속되어, 일정한 전위가 공급되어 있다. 트랜지스터(1131)에는, 앞선 실시 형태에 나타내는 트랜지스터가 적용된다.
앞선 실시 형태에서 나타낸 산화물 반도체를 채널 형성 영역에 이용하는 트랜지스터는, 오프 전류가 작다는 특징을 갖는다. 이 때문에, 소위 DRAM으로서 인식되어 있는 도 22a에 도시하는 반도체 장치에 해당 트랜지스터를 적용하는 경우, 실질적인 불휘발성 메모리를 얻는 것이 가능하다.
도 22b에는, 소위 SRAM(Static Random Access Memory)에 상당하는 구성의 반도체 장치의 일례를 나타낸다. 도 22b에 도시하는 메모리 셀 어레이(1140)는, 복수의 메모리 셀(1150)이 매트릭스 형상으로 배열된 구성으로 할 수 있다. 또한, 메모리 셀 어레이(1140)는, 제1 배선(BL), 제2 배선(WL) 및 제3 배선(BLB), 하이 레벨의 전원 전위(VDD)가 공급되는 전원선(VH), 및 로우 레벨의 전원 전위(VSS)가 공급되는 전원선(VL)을 갖는다.
메모리 셀(1150)은, 제1 트랜지스터(1151), 제2 트랜지스터(1152), 제3 트랜지스터(1153), 제4 트랜지스터(1154), 제5 트랜지스터(1155) 및 제6 트랜지스터(1156)를 갖고 있다. 제1 트랜지스터(1151)와 제2 트랜지스터(1152)는, 선택 트랜지스터로서 기능한다. 또한, 제3 트랜지스터(1153)와 제4 트랜지스터(1154) 중 한쪽은 n채널형 트랜지스터[여기서는, 제4 트랜지스터(1154)]이며, 다른 쪽은 p채널형 트랜지스터[여기서는, 제3 트랜지스터(1153)]이다. 즉, 제3 트랜지스터(1153)와 제4 트랜지스터(1154)에 의해 CMOS 회로가 구성되어 있다. 마찬가지로, 제5 트랜지스터(1155)와 제6 트랜지스터(1156)에 의해 CMOS 회로가 구성되어 있다.
제1 트랜지스터(1151), 제2 트랜지스터(1152), 제4 트랜지스터(1154), 제6 트랜지스터(1156)는 n채널형의 트랜지스터이며, 앞선 실시 형태에서 나타낸 트랜지스터를 적용할 수 있다. 제3 트랜지스터(1153)와 제5 트랜지스터(1155)는 p채널형의 트랜지스터이며, 산화물 반도체 이외의 재료(예를 들면, 단결정 실리콘 등)를 채널 형성 영역에 이용한다.
본 실시 형태는, 다른 실시 형태와 적절히 조합해서 실시하는 것이 가능하다.
(실시 형태 10)
산화물 반도체를 채널 형성 영역에 이용한 트랜지스터를 적어도 일부에 이용해서 CPU(Central Processing Unit)를 구성할 수 있다.
도 23a는, CPU의 구체적인 구성을 도시하는 블록도다. 도 23a에 도시하는 CPU는, 기판(1190) 위에 연산 회로(ALU:Arithmetic logic unit)(1191), ALU 컨트롤러(1192), 인스트럭션 디코더(1193), 인터럽트 컨트롤러(1194), 타이밍 컨트롤러(1195), 레지스터(1196), 레지스터 컨트롤러(1197), 버스 인터페이스(Bus I/F)(1198), 재기입 가능한 ROM(1199) 및 ROM 인터페이스(ROM I/F)(1189)를 갖고 있다. 기판(1190)은, 반도체 기판, SOI 기판, 유리 기판 등을 이용한다. ROM(1199) 및 ROM 인터페이스(1189)는 별도 칩에 설치해도 좋다. 물론, 도 23a에 도시하는 CPU는, 그 구성을 간략화해서 나타낸 일례에 지나지 않으며, 실제의 CPU는 그 용도에 따라서 다종 다양한 구성을 갖고 있다.
버스 인터페이스(1198)를 통해 CPU에 입력된 명령은, 인스트럭션 디코더(1193)에 입력되어 디코드된 후, ALU 컨트롤러(1192), 인터럽트 컨트롤러(1194), 레지스터 컨트롤러(1197), 타이밍 컨트롤러(1195)에 입력된다.
ALU 컨트롤러(1192), 인터럽트 컨트롤러(1194), 레지스터 컨트롤러(1197), 타이밍 컨트롤러(1195)는, 디코드된 명령에 기초하여 각종 제어를 행한다. 구체적으로 ALU 컨트롤러(1192)는, ALU(1191)의 동작을 제어하기 위한 신호를 생성한다. 또한, 인터럽트 컨트롤러(1194)는, CPU의 프로그램 실행 중에, 외부의 입출력 장치나 주변회로로부터의 인터럽트 요구를, 그 우선도나 마스크 상태로부터 판단하여 처리한다. 레지스터 컨트롤러(1197)는, 레지스터(1196)의 어드레스를 생성하고, CPU의 상태에 따라서 레지스터(1196)의 판독이나 기입을 행한다.
또한, 타이밍 컨트롤러(1195)는, ALU(1191), ALU 컨트롤러(1192), 인스트럭션 디코더(1193), 인터럽트 컨트롤러(1194) 및 레지스터 컨트롤러(1197)의 동작의 타이밍을 제어하는 신호를 생성한다. 예를 들면 타이밍 컨트롤러(1195)는, 기준 클럭 신호(CLK1)를 바탕으로 내부 클럭 신호(CLK2)를 생성하는 내부 클럭 생성부를 구비하고 있으며, 클럭 신호(CLK2)를 상기 각종 회로에 공급한다.
도 23a에 도시하는 CPU에서는, 레지스터(1196)에 기억 소자가 설치되어 있다. 레지스터(1196)의 기억 소자에는, 실시 형태 7에 기재되어 있는 기억 소자를 이용할 수 있다.
도 23a에 도시하는 CPU에 있어서, 레지스터 컨트롤러(1197)는, ALU(1191)로부터의 지시에 따라서, 레지스터(1196)에서의 유지 동작의 선택을 행한다. 즉, 레지스터(1196)가 갖는 기억 소자에 있어서, 위상 반전 소자에 의한 데이터의 유지를 행할지 용량 소자에 의한 데이터의 유지를 행할지를 선택한다. 위상 반전 소자에 의한 데이터의 유지가 선택되어 있는 경우, 레지스터(1196) 내의 기억 소자에 대한 전원 전압의 공급이 행해진다. 용량 소자에서의 데이터의 유지가 선택되어 있는 경우, 용량 소자에 대한 데이터의 재기입이 행해져, 레지스터(1196) 내의 기억 소자에 대한 전원 전압의 공급을 정지할 수 있다.
전원 정지에 관해서는, 도 23b 또는 도 23c에 도시한 바와 같이, 기억 소자군과, 하이 레벨의 전원 전위(VDD) 또는 로우 레벨의 전원 전위(VSS)가 공급되어 있는 노드 간에 스위칭 소자를 설치함으로써 행할 수 있다. 이하에 도 23b 및 도 23c의 회로의 설명을 행한다.
도 23b 및 도 23c에서는, 기억 소자에 대한 전원 전위의 공급을 제어하는 스위칭 소자에, 산화물 반도체를 채널 형성 영역에 이용한 트랜지스터를 포함하는 기억 회로의 구성의 일례를 나타낸다.
도 23b에 도시하는 기억 장치는, 스위칭 소자(1141)와, 기억 소자(1142)를 복수 갖는 기억 소자군(1143)을 갖고 있다. 구체적으로, 각 기억 소자(1142)에는, 실시 형태 5에 기재되어 있는 기억 소자를 이용할 수 있다. 기억 소자군(1143)이 갖는 각 기억 소자(1142)에는, 스위칭 소자(1141)를 통해 하이 레벨의 전원 전위(VDD)가 공급되어 있다. 또한, 기억 소자군(1143)이 갖는 각 기억 소자(1142)에는, 신호(IN)의 전위와 로우 레벨의 전원 전위(VSS)의 전위가 공급되어 있다.
도 23b에서는, 스위칭 소자(1141)로서, 산화물 반도체를 채널 형성 영역에 갖는 트랜지스터를 이용하고 있고, 해당 트랜지스터는, 그 게이트 전극에 공급되는 신호(SigA)에 의해 스위칭이 제어된다.
또한, 도 23b에서는, 스위칭 소자(1141)가 트랜지스터를 하나만 갖는 구성을 나타내고 있지만, 특별히 한정되지 않으며, 트랜지스터를 복수 갖고 있어도 좋다. 스위칭 소자(1141)가, 스위칭 소자로서 기능하는 트랜지스터를 복수 갖고 있는 경우, 상기 복수의 트랜지스터는 병렬로 접속되어 있어도 좋고, 직렬로 접속되어 있어도 좋고, 직렬과 병렬이 조합되어 접속되어 있어도 좋다.
또한, 도 23b에서는, 스위칭 소자(1141)에 의해, 기억 소자군(1143)이 갖는 각 기억 소자(1142)에 대한, 하이 레벨의 전원 전위(VDD)의 공급이 제어되어 있지만, 스위칭 소자(1141)에 의해 로우 레벨의 전원 전위(VSS)의 공급이 제어되어 있어도 좋다.
또한, 도 23c에는, 기억 소자군(1143)이 갖는 각 기억 소자(1142)에, 스위칭 소자(1141)를 통해 로우 레벨의 전원 전위(VSS)가 공급되어 있는 기억 장치의 일례를 나타낸다. 스위칭 소자(1141)에 의해, 기억 소자군(1143)이 갖는 각 기억 소자(1142)에 대한, 로우 레벨의 전원 전위(VSS)의 공급을 제어할 수 있다.
기억 소자군과, 하이 레벨의 전원 전위(VDD) 또는 로우 레벨의 전원 전위(VSS)가 공급되어 있는 노드 간에 스위칭 소자를 설치하여, 일시적으로 CPU의 동작을 정지하고, 전원 전압의 공급을 정지한 경우에도 데이터를 유지하는 것이 가능해서, 소비 전력의 저감을 행할 수 있다. 구체적으로는, 예를 들면, 퍼스널 컴퓨터의 유저가, 키보드 등의 입력 장치에 대한 정보의 입력을 정지하고 있는 동안에도 CPU의 동작을 정지할 수가 있어, 그에 따라 소비 전력을 저감할 수 있다.
여기서는, CPU를 예로 들어 설명했지만, DSP(Digital Signal Processor), 커스텀 LSI, FPGA(Field Programmable Gate Array) 등의 LSI에도 응용 가능하다.
본 실시 형태는, 다른 실시 형태와 적절히 조합해서 실시하는 것이 가능하다.
(실시 형태 11)
본 실시 형태에서는, 상기 실시 형태에서 설명한 반도체 장치를 이용한 전자 기기의 예에 대해서 설명한다.
도 24a는, 노트형의 퍼스널 컴퓨터이며, 본체(3001), 케이스(3002), 표시부(3003), 키보드(3004) 등에 의해 구성되어 있다. 상기 실시 형태에서 나타낸 반도체 장치를 적용함으로써, 소비 전력이 적고 신뢰성이 높은 노트형의 퍼스널 컴퓨터로 할 수 있다.
도 24b는, 휴대 정보 단말기(PDA)이며, 본체(3021)에는 표시부(3023)와, 외부 인터페이스(3025)와, 조작 버튼(3024) 등이 설치되어 있다. 또한, 조작용 부속품으로서 스타일러스(3022)가 있다. 상기 실시 형태에서 나타낸 반도체 장치를 적용함으로써, 소비 전력이 적고 신뢰성이 높은 휴대 정보 단말기(PDA)로 할 수 있다.
도 24c는, 전자 서적의 일 예를 나타내고 있다. 예를 들면, 전자 서적은 케이스(2702) 및 케이스(2704)의 2개의 케이스로 구성되어 있다. 케이스(2702) 및 케이스(2704)는, 축부(2712)에 의해 일체로 되어 있으며, 해당 축부(2712)를 축으로 해서 개폐 동작을 행할 수 있다. 이러한 구성에 의해, 종이 서적과 같은 동작을 행하는 것이 가능해진다.
케이스(2702)에는 표시부(2705)가 내장되고, 케이스(2704)에는 표시부(2707)가 내장되어 있다. 표시부(2705) 및 표시부(2707)는, 이어지는 화면을 표시하는 구성으로 해도 좋고, 다른 화면을 표시하는 구성으로 해도 된다. 다른 화면을 표시하는 구성으로 함으로써, 예를 들면 우측의 표시부[도 24c에서는 표시부(2705)]에 문장을 표시하고, 좌측의 표시부[도 24c에서는 표시부(2707)]에 화상을 표시할 수 있다. 상기 실시 형태에서 나타낸 반도체 장치를 적용함으로써, 소비 전력이 적고 신뢰성이 높은 전자 서적으로 할 수 있다.
또한, 도 24c에서는, 케이스(2702)에 조작부 등을 구비한 예를 나타내고 있다. 예를 들면, 케이스(2702)에 있어서, 전원단자(2721), 조작 키(2723), 스피커(2725) 등을 구비하고 있다. 조작 키(2723)에 의해 페이지를 넘길 수 있다. 또한, 케이스의 표시부와 동일면에 키보드나 포인팅 디바이스 등을 구비하는 구성으로 해도 된다. 또한, 케이스의 이면이나 측면에, 외부 접속용 단자(이어폰 단자, USB 단자 등), 기록 매체 삽입부 등을 구비하는 구성으로 해도 된다. 또한, 전자 서적은, 전자 사전으로서의 기능을 부여한 구성으로 해도 된다.
또한, 전자 서적은, 무선으로 정보를 송수신할 수 있는 구성으로 해도 된다. 무선에 의해, 전자 서적 서버로부터 원하는 서적 데이터 등을 구입하여 다운로드하는 구성으로 하는 것도 가능하다.
도 24d는, 휴대 전화이며, 케이스(2800) 및 케이스(2801)의 2개의 케이스로 구성되어 있다. 케이스(2801)에는, 표시 패널(2802), 스피커(2803), 마이크로폰(2804), 포인팅 디바이스(2806), 카메라용 렌즈(2807), 외부 접속 단자(2808) 등을 구비하고 있다. 또한, 케이스(2800)에는, 휴대형 정보 단말기의 충전을 행하는 태양 전지 셀(2810), 외부 메모리 슬롯(2811) 등을 구비하고 있다. 또한, 안테나는 케이스(2801) 내부에 내장되어 있다.
또한, 표시 패널(2802)은 터치 패널을 구비하고 있고, 도 24d에는 영상 표시되어 있는 복수의 조작 키(2805)를 점선으로 나타내고 있다. 또한, 태양 전지 셀(2810)에서 출력되는 전압을 각 회로에 필요한 전압으로 승압하기 위한 승압 회로도 실장하고 있다.
표시 패널(2802)은, 사용 형태에 따라서 표시의 방향이 적절히 변화한다. 또한, 표시 패널(2802)과 동일면 위에 카메라용 렌즈(2807)를 구비하고 있기 때문에, 영상 전화가 가능하다. 스피커(2803) 및 마이크로폰(2804)은 음성통화에 한하지 않고, 영상 전화, 녹음, 재생 등이 가능하다. 또한, 케이스(2800)와 케이스(2801)는 슬라이드되어, 도 24d와 같이 전개하고 있는 상태에서 겹쳐진 상태로 할 수가 있어, 휴대에 적합한 소형화가 가능하다.
외부 접속 단자(2808)는 AC 어댑터 및 USB 케이블 등의 각종 케이블과 접속가능하여, 충전 및 퍼스널 컴퓨터 등과의 데이터 통신이 가능하다. 또한, 외부 메모리 슬롯(2811)에 기록 매체를 삽입하여, 보다 대량의 데이터 보존 및 이동에 대응할 수 있다.
또한, 상기 기능 외에 적외선 통신 기능, 텔레비전 수신 기능 등을 구비한 것이어도 된다. 상기 실시 형태에서 나타낸 반도체 장치를 적용함으로써, 소비 전력이 적고 신뢰성이 높은 휴대 전화로 할 수 있다.
도 24e는, 디지털 비디오 카메라이며, 본체(3051), 표시부(A)(3057), 접안부(3053), 조작 스위치(3054), 표시부(B)(3055), 배터리(3056) 등에 의해 구성되어 있다. 상기 실시 형태에서 나타낸 반도체 장치를 적용함으로써, 소비 전력이 적고 신뢰성이 높은 디지털 비디오 카메라로 할 수 있다.
도 24f는, 텔레비전 장치의 일 예를 나타내고 있다. 텔레비전 장치는, 케이스(9601)에 표시부(9603)가 내장되어 있다. 표시부(9603)에 의해 영상을 표시하는 것이 가능하다. 또한, 여기서는, 스탠드(9605)에 의해 케이스(9601)를 지지한 구성을 나타내고 있다. 상기 실시 형태에서 나타낸 반도체 장치를 적용함으로써, 소비 전력이 적고 신뢰성이 높은 텔레비전 장치로 할 수 있다.
텔레비전 장치의 조작은, 케이스(9601)가 구비하는 조작 스위치나, 별체의 리모콘 조작기에 의해 행할 수 있다. 또한, 리모콘 조작기에, 해당 리모콘 조작기로부터 출력하는 정보를 표시하는 표시부를 설치하는 구성으로 해도 된다.
또한, 텔레비전 장치는, 수신기나 모뎀 등을 구비한 구성으로 한다. 수신기에 의해 일반 텔레비전 방송의 수신을 행할 수 있으며, 또한 모뎀을 통해 유선 또는 무선에 의한 통신 네트워크에 접속함으로써, 일방향(송신자로부터 수신자) 또는 쌍방향(송신자와 수신자간 혹은 수신자간끼리 등)의 정보 통신을 행하는 것도 가능하다.
본 실시 형태는, 다른 실시 형태에 기재한 구성과 적절히 조합해서 실시하는 것이 가능하다.
[실시예 1]
여기서, 산화물 반도체층의 상면 및 측면에서의 산소의 결손 용이성에 대해서, 이하의 모델을 이용하여 계산을 행해 검증한 결과에 대해 설명한다. 또한, CAAC-OS는, 일측면에 복수의 결정면을 가지므로 계산이 복잡해진다. 그 때문에, 여기서는 c축으로 배향한 우르차이트(wurtzite) 구조인 ZnO 단결정을 이용해서 계산을 행하였다. 결정의 모델로는, 도 25에 도시한 바와 같이, c축에 평행한 면과 수직인 면에서 각각 절단하여, (001) 표면, (100) 표면 및 (110) 표면을 제작했다.
표면 구조를 제작한 후, 도 26a 내지 도 26c에 도시한 바와 같이 (100) 표면, (110) 표면 및 (001) 표면으로부터 산소가 방출되는 경우의 계산을 행하고, 그 방출 용이성을 각 표면에서 비교했다.
결정 구조를 (001)면이 표면이 되도록 절단한 모델을 제작했다. 단, 계산은 3차원 주기 구조로 행하기 때문에, (001) 표면이 2개 존재하는 진공 영역이 1nm인 슬라브 모델을 제작했다. 마찬가지로 해서, 측면은 (001)면과 수직인 면으로 상정되기 때문에, 측면의 일례로서 (100)면과 (110)면이 표면으로 나온 슬라브 모델을 제작했다. 상기 2개의 면을 계산함으로써, (001)에 수직인 면에서의 산소의 방출 용이성의 경향을 볼 수 있다. 이 경우도 진공 영역은 1nm이다. 원자수는 (100) 표면 모델, (110) 표면 모델, (001) 표면 모델에서 각각 64, 108, 108 원자로 했다. 또한, 상기 3구조의 표면으로부터 산소를 방출시킨 구조를 제작했다.
계산에는 밀도범함수법의 프로그램인 CASTEP을 이용했다. 밀도범함수의 방법으로서 평면파 기저 의사 포텐셜법을 이용하고, 범함수는 GGAPBE를 이용했다. 먼저 우르차이트 구조의 4원자의 유닛 셀에 있어서, 격자 상수를 포함시킨 구조 최적화를 행하였다. 다음으로, 최적화된 구조를 바탕으로 표면 구조를 제작했다. 그 후, 제작한 표면 구조의 산소가 결손 있는 구조와 결손 없는 구조에 있어서, 격자 상수를 고정시킨 구조 최적화를 행하였다. 에너지는 구조 최적화 후의 것을 사용하고 있다.
컷오프 에너지로서, 유닛 셀의 계산에서는 380eV, 표면 구조의 계산에서는 300eV를 이용했다. k점으로서, 유닛 셀의 계산에서는 9×9×6, (100) 표면 모델의 계산에서는 3×2×1, (110) 표면 모델의 계산에서는 1×2×2, (001) 표면 모델의 계산에서는 2×2×1을 이용했다.
상기의 표면 구조에, 산소 결손 있는 구조의 에너지와 산소 분자의 에너지의 절반을 더한 값에서, 산소 결손 없는 구조의 에너지를 뺀 에너지 차(여기서는, 속박 에너지라고 함)를 계산했다. 속박 에너지가 작은 표면에서 산소가 방출되기 쉽다고 할 수 있다.
Figure pat00002
수학식 2에 의해 얻어진 각 표면의 속박 에너지를 표 1에 나타낸다.
속박 에너지
(100) 표면 모델 2.89
(110) 표면 모델 2.64
(001) 표면 모델 3.38
표 1에 나타내는 결과에 의해, (001) 표면에 비해 (100) 표면 및 (110) 표면은 속박 에너지가 작아 산소가 방출되기 쉽다고 할 수 있다. 즉, 상면에 수직인 방향에 c축을 갖고, 해당 c축으로 배향한 ZnO막은 상면보다 측면 쪽이 산소가 방출되기 쉽다는 것을 알 수 있다. CAAC-OS인 ZnO에 대해서도, 다양한 결정면이 서로 섞여 있는데, ZnO 단결정과 동종의 결정면을 측면에 갖고 있다. 그 때문에, ZnO 단결정에서의 산소의 방출 용이성과 마찬가지의 경향이 있다고 할 수 있다.
101 : 기판 102 : 기초층
103 : 게이트 전극 104 : 게이트 절연층
105 : 산화물 반도체층 107 : 절연층
108 : 보호 절연층 109 : 채널 보호층
111 : 트랜지스터 115 : 산화물 반도체층
117 : 마스크 150 : 트랜지스터
160 : 트랜지스터 170 : 트랜지스터
180 : 트랜지스터

Claims (25)

  1. 반도체 장치로서,
    기판 위에 게이트 전극;
    상기 게이트 전극 위에 게이트 절연층;
    상기 게이트 절연층 위에 산화물 반도체층; 및
    상기 산화물 반도체층 위에 소스 전극 및 드레인 전극
    을 포함하고,
    상기 산화물 반도체층의 외연 중 상기 소스 전극의 외연에서부터 상기 드레인 전극의 외연에 달하는 부분의 길이가 상기 반도체 장치의 채널 길이의 3배보다 긴, 반도체 장치.
  2. 제1항에 있어서,
    상기 산화물 반도체층의 외연 중 상기 소스 전극의 외연에서부터 상기 드레인 전극의 외연에 달하는 부분의 길이가 상기 반도체 장치의 채널 길이의 5배보다 긴, 반도체 장치.
  3. 제1항에 있어서,
    상기 산화물 반도체층, 상기 소스 전극 및 상기 드레인 전극 위에 산소를 함유하는 절연막을 더 포함하고, 상기 절연막은 상기 산화물 반도체층의 측면을 덮는, 반도체 장치.
  4. 제1항에 있어서,
    상기 산화물 반도체층은 In, Ga, Sn 및 Zn 중에서 선택된 적어도 하나의 원소를 포함하는, 반도체 장치.
  5. 제1항에 있어서,
    상기 산화물 반도체층은 비단결정인, 반도체 장치.
  6. 제1항에 있어서,
    상기 산화물 반도체층의 외연의 부분과 상기 소스 전극의 외연의 부분이 정렬되고, 상기 산화물 반도체층의 외연의 부분과 상기 드레인 전극의 외연의 부분이 정렬되는, 반도체 장치.
  7. 반도체 장치로서,
    기판 위에 게이트 전극;
    상기 게이트 전극 위에 게이트 절연층;
    상기 게이트 절연층 위에 산화물 반도체층; 및
    상기 산화물 반도체층 위에 소스 전극 및 드레인 전극
    을 포함하고,
    상기 산화물 반도체층의 외연 중, 상기 소스 전극 및 상기 드레인 전극과 중첩하지 않는 부분들의 총 길이는 상기 반도체 장치의 채널 길이의 6배보다 긴, 반도체 장치.
  8. 제7항에 있어서,
    상기 산화물 반도체층의 외연 중, 상기 소스 전극 및 상기 드레인 전극과 중첩하지 않는 부분들의 총 길이는 상기 반도체 장치의 채널 길이의 10배보다 긴, 반도체 장치.
  9. 제7항에 있어서,
    상기 산화물 반도체층, 상기 소스 전극 및 상기 드레인 전극 위에 산소를 함유하는 절연막을 더 포함하고, 상기 절연막은 상기 산화물 반도체층의 측면을 덮는, 반도체 장치.
  10. 제7항에 있어서,
    상기 산화물 반도체층은 In, Ga, Sn 및 Zn 중에서 선택된 적어도 하나의 원소를 포함하는, 반도체 장치.
  11. 제7항에 있어서,
    상기 산화물 반도체층은 비단결정인, 반도체 장치.
  12. 제7항에 있어서,
    상기 산화물 반도체층의 외연의 부분과 상기 소스 전극의 외연의 부분이 정렬되고, 상기 산화물 반도체층의 외연의 부분과 상기 드레인 전극의 외연의 부분이 정렬되는, 반도체 장치.
  13. 반도체 장치의 제작 방법으로서,
    기판 위에 게이트 전극을 형성하는 단계;
    상기 게이트 전극 위에 게이트 절연층을 형성하는 단계;
    상기 게이트 절연층 위에 산화물 반도체층을 형성하는 단계;
    상기 산화물 반도체층을 형성한 후, 열처리를 행하는 단계;
    상기 열처리 후, 상기 산화물 반도체층 위에 소스 전극 및 드레인 전극을 형성하는 단계;
    상기 산화물 반도체층, 상기 소스 전극 및 상기 드레인 전극 위에, 상기 게이트 전극과 중첩하는 레지스트 마스크를 형성하는 단계;
    상기 레지스트 마스크를 사용하여 선택적으로 상기 산화물 반도체층을 에칭하는 단계 - 상기 소스 전극 및 상기 드레인 전극은 또한 상기 에칭 단계용 마스크로서 사용됨 - ; 및
    상기 에칭을 행한 후, 상기 산화물 반도체층, 상기 소스 전극 및 상기 드레인 전극을 덮도록 절연층을 형성하는 단계
    를 포함하는, 반도체 장치의 제작 방법.
  14. 제13항에 있어서,
    상기 게이트 절연층은 화학 양론비에 대하여 산소를 과잉으로 함유하는, 반도체 장치의 제작 방법.
  15. 제13항에 있어서,
    상기 열처리에 의해, 상기 게이트 절연층으로부터 상기 산화물 반도체층에 산소가 공급되는, 반도체 장치의 제작 방법.
  16. 제13항에 있어서,
    상기 열처리는 300℃ 이상 450℃ 이하의 온도에서 행하는, 반도체 장치의 제작 방법.
  17. 제13항에 있어서,
    상기 산화물 반도체층은 In, Ga, Sn 및 Zn 중에서 선택된 적어도 하나의 원소를 포함하는, 반도체 장치의 제작 방법.
  18. 제13항에 있어서,
    상기 산화물 반도체층은 비단결정인, 반도체 장치의 제작 방법.
  19. 반도체 장치의 제작 방법으로서,
    기판 위에 게이트 전극을 형성하는 단계;
    상기 게이트 전극 위에 게이트 절연층을 형성하는 단계;
    상기 게이트 절연층 위에 산화물 반도체층을 형성하는 단계;
    상기 산화물 반도체층 위에 도전층을 형성하는 단계;
    상기 산화물 반도체층을 형성한 후, 열처리를 행하는 단계;
    상기 도전층 위에 제1 마스크를 형성하는 단계;
    상기 제1 마스크를 사용하여 선택적으로 상기 도전층을 에칭함으로써 소스 전극 및 드레인 전극을 형성하는 단계;
    상기 제1 마스크를 제거한 후, 상기 게이트 전극, 상기 소스 전극의 부분, 상기 드레인 전극의 부분과 중첩하는 제2 마스크를 형성하는 단계;
    상기 제2 마스크를 사용하여 선택적으로 상기 산화물 반도체층을 에칭하는 단계 - 상기 제2 마스크와 중첩하지 않는 상기 소스 전극의 부분 및 상기 드레인 전극의 부분은 또한 상기 에칭 단계용 마스크로서 사용됨 - ; 및
    상기 에칭을 행한 후, 상기 산화물 반도체층, 상기 소스 전극 및 상기 드레인 전극을 덮도록 절연층을 형성하는 단계
    를 포함하는, 반도체 장치의 제작 방법.
  20. 제19항에 있어서,
    상기 도전층을 형성한 후, 상기 열처리를 행하는, 반도체 장치의 제작 방법.
  21. 제19항에 있어서,
    상기 게이트 절연층은 화학 양론비에 대하여 산소를 과잉으로 함유하는, 반도체 장치의 제작 방법.
  22. 제19항에 있어서,
    상기 열처리에 의해, 상기 게이트 절연층으로부터 상기 산화물 반도체층에 산소가 공급되는, 반도체 장치의 제작 방법.
  23. 제19항에 있어서,
    상기 열처리는 300℃ 이상 450℃ 이하의 온도에서 행하는, 반도체 장치의 제작 방법.
  24. 제19항에 있어서,
    상기 산화물 반도체층은 In, Ga, Sn 및 Zn 중에서 선택된 적어도 하나의 원소를 포함하는, 반도체 장치의 제작 방법.
  25. 제19항에 있어서,
    상기 산화물 반도체층은 비단결정인, 반도체 장치의 제작 방법.
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