TW201703264A - 半導體裝置及其製造方法 - Google Patents

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Abstract

一種半導體裝置，包括：在基底上的閘極電極、在閘極電極上的閘極絕緣層、在閘極絕緣層上的氧化物半導體層、以及在氧化物半導體層上的源極電極和汲極電極。從源極電極的外邊緣至汲極電極的外邊緣之氧化物半導體層的外邊緣的部份之長度是半導體裝置的通道長度的三倍以上，更佳地五倍以上。此外，藉由熱處理，氧從閘極絕緣層供應至氧化物半導體層。此外，在選擇性地蝕刻氧化物半導體層之後形成絕緣層。

Description

半導體裝置及其製造方法
本發明係關於包含電路的半導體裝置及其製法，所述電路包含如電晶體之半導體元件。舉例而言，本發明係關於安裝在電源電路上的電力裝置；包含記憶體、閘流體、轉換器、影像感測器等等的半導體積體電路；以及，液晶顯示面板、包含發光元件的發光顯示裝置等為代表的電光裝置作為元件安裝於上的電子裝置。
在本說明書中，半導體裝置通常意指能夠藉由利用半導體特徵來作用的裝置；電光裝置、發光顯示裝置、半導體電路、及電子裝置都包含於半導體裝置類別中。
如同液晶顯示裝置中典型上可見般，使用非晶矽、多晶矽、等等，製造很多形成於玻璃基底上的電晶體等等。雖然使用非晶矽製造的電晶體具有低的場效遷移率，但是，其可以形成在較大的玻璃基底上。另一方面，雖然使用多晶矽製造的電晶體具有高場效遷移率，但是其不適用於形成在較大的玻璃基底上。
除了使用矽製造的電晶體之外，電晶體由氧化物半導體製造且應用至電子裝置或光學裝置的技術近年來引起注意。舉例而言，日本專利文獻1及專利文獻2揭示使用氧化鋅或In-Ga-Zn為基礎的氧化物作為氧化物半導體以製造電晶體及電晶體作為顯示裝置的像素的切換元件等等之技術。
[專利文獻]
[專利文獻1]日本公開專利申請號2007-123861
[專利文獻2]日本公開專利申請號2007-096055
本發明的一實施例之目的是提供包含具有極度小的關閉狀態電流之氧化物半導體層的半導體裝置。本發明的一實施例之另一目的是藉由利用半導體裝置以提供具有極度小的耗電之半導體裝置。
本發明的一實施例包含基底上的閘極電極、在閘極電極上的閘極絕緣層、在閘極絕緣層上的氧化物半導體層、閘極電極上的閘極絕緣層、閘極絕緣層上的氧化物半導體層以及氧化物半導體層上的源極電極和汲極電極。從源極電極的外邊緣至汲極電極的外邊緣之氧化物半導體層的外邊緣的部份的長度是半導體裝置的通道長度的三倍以上，較佳地五倍以上。
此外，氧化物半導體層的側表面可以由含氧的絕緣層 遮蓋。
此外，氧化物半導體層可以包含選自In、Ga、Sn、和Zn中至少一元素。
此外，氧化物半導體層可以是非單晶的。
本發明的另一實施例包含下述步驟：在基底上形成閘極電極；在閘極電極上形成閘極絕緣層；在閘極絕緣層上形成氧化物半導體層；在形成氧化物半導體層之後執行熱處理；在熱處理之後在氧化物半導體層上形成源極電極和汲極電極；在形成源極電極和汲極電極之後選擇性地蝕刻氧化物半導體層，以致於形成島狀氧化物半導體層；以及，形成絕緣層以致於遮蓋島狀氧化物半導體層、源極電極、和汲極電極。
本發明的另一實施例包含下述步驟：在基底上形成閘極電極；在閘極電極上形成閘極絕緣層；在閘極絕緣層上形成氧化物半導體層；在氧化物半導體層上形成導體層；在形成導體層之後執行熱處理；在熱處理之後選擇性地蝕刻導體層，以致於形成源極電極和汲極電極；在形成源極電極和汲極電極之後選擇性地蝕刻氧化物半導體層，以致於形成島狀氧化物半導體層；以及，形成絕緣層以致於遮蓋島狀氧化物半導體層、源極電極、和汲極電極。
在形成島狀氧化物半導體層之後立即較佳地形成遮蓋源極電極和汲極電極的絕緣層。此外，使用相對於化學計量比例含有過量氧的材料以形成閘極絕緣層，以及，在形成氧化物半導體層之後，閘極絕緣層接受熱處理，以致於 氧從閘極絕緣層供應至氧化物半導體層。
在例如氮氛圍或稀有氣體氛圍等惰性氣體氛圍、氧氣氛圍、或超乾空氣氛圍(在使用穴環向下雷射顯微(CRDS)系統的露點儀以執行測量的情形中，濕氣含量小於或等於20ppm(露點：-55℃)，較佳地小於或等於1ppm，又較佳地小於或等於10ppb之空氣中)，以高於或等於150℃且低於基底的應變點之溫度，較佳地高於或等於250℃且低於或等於450℃，又較佳地高於或等於300℃且低於或等於450℃，較佳地執行熱處理。
在上述氧化物半導體層中，氫、鹼金屬、鹼土金屬、等等的濃度降低且雜質濃度很低。因此，在通道區由氧化物半導體形成的電晶體中，關閉狀態電流降低。
鹼金屬不是構成氧化物半導體的元素，因此是雜質。而且，在鹼土金屬未構成氧化物半導體的情形中，鹼土金屬是雜質。當接觸氧化物半導體層的絕緣膜是氧化物時，鹼金屬，特別是Na變成Na+且Na擴散至絕緣層中。此外，在氧化物半導體層中，Na切斷或進入構成氧化物半導體之金屬與氧之間的鍵。結果，舉例而言，發生例如導因於臨界電壓在負方向上偏移之電晶體常開狀態、或場效遷移率降低等電晶體特徵劣化；此外，也發生特徵變異。當氧化物半導體層中的氫濃度足夠低時，導因於雜質之此特徵變異及電晶體特徵劣化顯著地出現。因此，當氧化物半導體層中的氫濃度小於或等於1×1018/cm3時，較佳地小於或等於1×1017/cm3時，上述雜質濃度較佳地儘可能降 低。具體而言，藉由二次離子質譜儀之Na濃度的測量值較佳地小於或等於5×1016/cm3、更較佳地小於或等於1×1016/cm3、仍又更較佳地小於或等於1×1015/cm3。以類似上述之方式，鋰(Li)濃度的測量值較佳地小於或等於5×1015/cm3、又較佳地小於或等於1×1015/cm3。以類似上述之方式，鉀(K)濃度的測量值較佳地小於或等於5×1015/cm3、更較佳地小於或等於1×1015/cm3。
當使用上述氧化物半導體層以形成電晶體的通道區時，能夠降低電晶體的關閉狀態電流。
現在，以電晶體的關閉狀態電流的觀點，說明島狀氧化物半導體層的側表面中流動的電流。
在氧化物半導體層的選擇性蝕刻中，舉例而言，在乾蝕刻中，當氧化物半導體層的側表面曝露至包含氯自由基、氟自由基、等等之電漿，存在於氧化物半導體膜的側表面之金屬原子與氯自由基、氟自由基、等等相鍵合。此時，金屬原子及氯原子或金屬原子與氟原子彼此相鍵合並與氧化物半導體層分離，以致於已與氧化物半導體層中的金屬原子相鍵合的氧原子變成活性的。已變成活性的氧原子與氧化物半導體層容易反應及分離。因此，容易在氧化物半導體層的側表面部造成氧不足。
特別是在減壓氛圍或是降壓氛圍中，從其中取出氧，在氧化物半導體層的側表面中造成氧不足。此外，在加熱氛圍中，容易造成氧不足。
在氧化物半導體中的氧不足作為施子及產生載子。亦 即，氧不足使得氧化物半導體層的側表面成為n型的，在氧化物半導體層的側表面中造成不想要的電流(漏電流)。在氧化物半導體層的側表面中流動的電流增加電晶體的關閉狀態電流。
氧化物半導體層的側表面由含有氧的絕緣層遮蓋，以致於降低在氧化物半導體層的側表面流動的電流。
由於電流容易在氧化物半導體層的側表面中流動，所以，較佳地，源極電極和汲極電極儘可能地不連接至氧化物半導體層的側表面。舉例而言，源極電極和汲極電極設在氧化物半導體層的外邊緣的內部之氧化物半導體層上，因而能夠防止源極電極和汲極電極電連接至氧化物半導體層的側表面。
能夠提供使用氧化物半導體層且關閉狀態電流很小的電晶體。此外，能夠提供藉由使用電晶體而取得很低耗電的半導體裝置。
101‧‧‧基底
102‧‧‧基部層
103‧‧‧閘極電極
104‧‧‧閘極絕緣層
105‧‧‧氧化物半導體層
106a‧‧‧源極電極
106b‧‧‧汲極電極
107‧‧‧絕緣層
108‧‧‧保護絕緣層
109‧‧‧通道保護層
110a‧‧‧源極區
110b‧‧‧汲極區
115‧‧‧氧化物半導體層
117‧‧‧掩罩
148a‧‧‧第一結晶氧化物半導體層
148b‧‧‧第二結晶氧化物半導體層
150‧‧‧電晶體
160‧‧‧電晶體
170‧‧‧電晶體
180‧‧‧電晶體
911a‧‧‧閘極電極
911b‧‧‧閘極電極
913‧‧‧通道形成區
914‧‧‧通道形成區
915a‧‧‧第一電極
925a‧‧‧接觸孔
925b‧‧‧接觸孔
926a‧‧‧接觸孔
926b‧‧‧接觸孔
930a‧‧‧電極
930b‧‧‧電極
945‧‧‧第一佈線
960‧‧‧第二佈線
970a‧‧‧電晶體
970b‧‧‧電晶體
997‧‧‧保護電路
1100‧‧‧記憶胞
1110‧‧‧胞陣列
1111‧‧‧驅動電路
1112‧‧‧讀取電路
1113‧‧‧驅動電路
1120‧‧‧胞陣列
1130‧‧‧記憶胞
1131‧‧‧電晶體
1132‧‧‧電容器
1140‧‧‧記憶胞陣列
1141‧‧‧切換元件
1142‧‧‧記憶元件
1143‧‧‧記憶元件組
1150‧‧‧記憶胞
1151‧‧‧第一電晶體
1152‧‧‧第二電晶體
1153‧‧‧第三電晶體
1154‧‧‧第四電晶體
1155‧‧‧第五電晶體
1156‧‧‧第六電晶體
1160‧‧‧電晶體
1161‧‧‧電晶體
1162‧‧‧電晶體
1163‧‧‧電晶體
1164‧‧‧電晶體
1170‧‧‧記憶胞
1171‧‧‧電晶體
1172‧‧‧電晶體
1173‧‧‧電容器
1180‧‧‧記憶胞
1181‧‧‧電晶體
1182‧‧‧電晶體
1183‧‧‧電容器
1189‧‧‧ROM介面
1190‧‧‧基底
1191‧‧‧算術邏輯單元
1192‧‧‧算術邏輯單元控制器
1193‧‧‧指令解碼器
1194‧‧‧中斷控制器
1195‧‧‧時序控制器
1196‧‧‧暫存器
1197‧‧‧暫存器控制器
1198‧‧‧匯流排介面
1199‧‧‧可重寫ROM
2600‧‧‧基底
2601‧‧‧對立基底
2602‧‧‧密封劑
2603‧‧‧像素部
2604‧‧‧顯示元件
2605‧‧‧色層
2606‧‧‧極化板
2607‧‧‧極化板
2608‧‧‧佈線電路部
2609‧‧‧可撓線路板
2610‧‧‧冷陰極管
2611‧‧‧反射板
2612‧‧‧電路板
2613‧‧‧散光板
2700‧‧‧電子書讀取器
2702‧‧‧機殼
2704‧‧‧機殼
2705‧‧‧顯示部
2707‧‧‧顯示部
2712‧‧‧軸部
2721‧‧‧電源端
2723‧‧‧操作鍵
2725‧‧‧揚音器
2800‧‧‧機殼
2801‧‧‧機殼
2802‧‧‧顯示面板
2803‧‧‧揚音器
2804‧‧‧麥克風
2805‧‧‧操作鍵
2806‧‧‧指標裝置
2807‧‧‧相機透鏡
2808‧‧‧外部連接端子
2810‧‧‧太陽能電池
2811‧‧‧外部記憶體插槽
3001‧‧‧主體
3002‧‧‧機殼
3003‧‧‧顯示部
3004‧‧‧鍵盤
3021‧‧‧主體
3022‧‧‧探針
3023‧‧‧顯示部
3024‧‧‧操作鍵
3025‧‧‧外部介面
3051‧‧‧主體
3053‧‧‧目鏡
3054‧‧‧操作開關
3055‧‧‧顯示部B
3056‧‧‧電池
3057‧‧‧顯示部A
3100‧‧‧層
3101‧‧‧第一基底
3102‧‧‧第二基底
3103‧‧‧第一極化板
3104‧‧‧第二極化板
3105‧‧‧液晶分子
3108‧‧‧第一電極
3109‧‧‧第二電極
3109a‧‧‧第二電極
3109b‧‧‧第二電極
3109c‧‧‧第二電極
3150‧‧‧電極
3150a‧‧‧電極
3150b‧‧‧電極
3150c‧‧‧電極
3151‧‧‧電極
3151a‧‧‧電極
3151b‧‧‧電極
3151c‧‧‧電極
3158‧‧‧凸部
3159‧‧‧突出
3162‧‧‧絕緣層
3163‧‧‧絕緣層
4001‧‧‧第一基底
4002‧‧‧像素部
4003‧‧‧訊號線驅動電路
4004‧‧‧掃描線驅動電路
4005‧‧‧密封劑
4006‧‧‧第二基底
4008‧‧‧液晶層
4010‧‧‧電晶體
4011‧‧‧電晶體
4013‧‧‧液晶元件
4018‧‧‧可撓印刷電路
4020‧‧‧絕緣層
4021‧‧‧絕緣層
4022‧‧‧絕緣層
4025‧‧‧接觸孔
4030‧‧‧像素電極
4031‧‧‧對立電極
4032‧‧‧絕緣層
4033‧‧‧絕緣層
4040‧‧‧導體層
9601‧‧‧機殼
9603‧‧‧顯示部
9605‧‧‧架子
圖1A至1C是上視圖及剖面視圖，顯示本發明的一實施例。
圖2A至2C是上視圖及剖面視圖，顯示本發明的一實施例。
圖3A至3C是上視圖及剖面視圖，顯示本發明的一實施例。
圖4A至4C是上視圖及剖面視圖，顯示本發明的一 實施例。
圖5A至5C是剖面視圖，顯示本發明的一實施例。
圖6A至6C是剖面視圖，顯示本發明的一實施例。
圖7A至7C是上視圖，顯示本發明的一實施例。
圖8A至8B是上視圖，顯示本發明的一實施例。
圖9A至9C是剖面視圖，顯示本發明的一實施例。
圖10A1至10A2是上視圖及圖10B是剖面視圖，顯示本發明的一實施例。
圖11是剖面視圖，顯示本發明的一實施例。
圖12A1、12A2、12B1、12B2、12C1、及12C2是剖面視圖，均顯示液晶顯示裝置。
圖13A1、13A2、13B1、及13B2是剖面視圖，均顯示液晶顯示裝置。
圖14A1、14A2、14B1、及14B2是剖面視圖，均顯示液晶顯示裝置。
圖15A及15B是上視圖及剖面視圖，顯示液晶顯示裝置的像素結構。
圖16A至16C是上視圖，均顯示液晶顯示裝置的像素結構。
圖17A至17C是上視圖，均顯示液晶顯示裝置的像素結構。
圖18A及18B是電路圖及上視圖，顯示半導體裝置。
圖19A及19B是電路圖，均顯示本發明的一實施 例。
圖20是電路圖，顯示本發明的一實施例。
圖21A及21B是電路圖，均顯示本發明的一實施例。
圖22A及22B是電路圖，均顯示本發明的一實施例。
圖23A至23C是顯示CPU的特定實例之方塊圖及均顯示部份CPU的電路圖。
圖24A至24F均顯示電子裝置的實例。
圖25顯示用於計算的模型。
圖26A至26C均顯示用於計算的模型。
於下，將參考附圖，詳述本發明的實施例。注意，本發明不限於下述說明，以及，習於此技藝者清楚可知，在不悖離本發明的精神及範圍之下，可作出各種改變及修改。因此，本發明不應被解釋成侷限於下述實施例的說明。注意，在下述本發明的結構中相同部份或具有相同功能的部份，在不同圖式中以相同的代號表示，且將省略其重複說明。
注意，為了易於瞭解，在某些情形中，圖式等中所示的每一結構的位置、尺寸、範圍等等並未準確地表示。本揭示的發明並不必然侷限於圖式中所揭示的位置、尺寸、範圍等等。
注意，在本說明書中，為了避免元件之間的混淆，使用例如「第一」、「第二」、及「第三」等序數，這些名詞不是以數字限定元件。因此，舉例而言，名詞「第一」可以由名詞「第二」、「第三」等等適當地取代。
舉例而言，電晶體是半導體裝置的一實施例，且能夠放大電流或電壓以及執行用於控制導通或不導通的切換操作。本說明書中的電晶體包含絕緣閘極場效電晶體(IGFET)及薄膜電晶體(TFT)。
當使用具有相反極性的電晶體時或是當電路操作時電流流動的方向改變時，電晶體的「源極」和「汲極」的功能有時可以彼此互換。因此，在本說明書中，「源極」和「汲極」可以用以分別代表汲極和源極。
此外，在本說明書等中，例如「電極」或「佈線」等名詞並非限定元件的功能。舉例而言，「電極」有時可以作為「佈線」的一部份，反之亦然。此外，「電極」或「佈線」等詞包含以積體方式形成複數的「電極」和「佈線」的情形。
(實施例1)
在本實施例中，將參考圖1A至1C、圖2A至2C、圖3A至3C、圖4A至4C、圖5A至5C、圖6A至6C、圖7A至7C及圖8A和8B，說明以氧化物半導體用於通道形成於其中的半導體層之電晶體及其製造方法。
圖1A是上視圖，顯示半導體裝置的一實施例之電晶 體150的結構。圖1B是剖面視圖，顯示延著圖1A中的虛線A1-A2之部份的堆疊層結構。圖1C是剖面視圖，顯示延著圖1A中的虛線B1-B2之部份的堆疊層結構。注意，在圖1A中省略基底及絕緣層的說明。
圖1A至1C中的電晶體150包含形成於基底101上的基部層102以及形成於基部層102上的閘極電極103。電晶體150又包含形成於閘極電極103上的閘極絕緣層104以及形成於閘極絕緣層104上的島狀氧化物半導體層105。此外，電晶體150包含形成於氧化物半導體層105上的源極電極106a和汲極電極106b。此外，電晶體150包含形成於氧化物半導體層105上的源極電極106a和汲極電極106b。此外，電晶體150包含絕緣層107，絕緣層107接觸部份氧化物半導體層105及形成於源極電極106a和汲極電極106b上。此外，保護絕緣層108形成於絕緣層107上。
電晶體150的通道長度L由接觸氧化物半導體層105且彼此面對的源極電極106a與汲極電極106b之間的距離決定。注意，通道長度L也稱為接觸氧化物半導體層105的源極電極106a與汲極電極106b之間的最短距離。
圖2A是上視圖，顯示半導體裝置的一實施例的電晶體160。圖2B是剖面視圖，顯示延著圖2A中的虛線C1-C2之部份的堆疊層結構。圖2C是剖面視圖，顯示延著圖2A中的虛線D1-D2之部份的堆疊層結構。注意，圖2A中省略基底與絕緣層的說明。
雖然電晶體160具有類似於電晶體150的結構之堆疊層結構，但是，源極電極106a和汲極電極106b的形狀與電晶體150的源極電極106a和汲極電極106b的形狀不同。在電晶體160中，汲極電極106b由U形(或C形、方括號狀、或馬蹄鞋狀)的源極電極106a圍繞。藉由此形狀，即使由電晶體佔據的面積小時，仍然能夠確保足夠的通道寬度，因此，能夠增加電晶體導通時流動的電流量(也稱為開啟狀態電流)。
一般而言，通道寬度愈大，則閘極電極103與源極電極106a之間的以及閘極電極103與汲極電極106b之間的寄生電容愈大。但是，藉由汲極電極106b由U形源極電極106a圍繞的結構，能夠抑制寄生電容增加，特別是閘極電極103與汲極電極106b之間的寄生電容。
舉例而言，在主動矩陣液晶顯示裝置的像素電晶體中，當在電連接至像素電極的閘極電極與汲極電極之間產生寄生電容大時，液晶顯示裝置容易被饋由影響，以及，供應至像素的電位(視頻資料)無法準確地保持，這可能使顯示品質降低。藉由使用本實施例中揭示的電晶體160作為主動矩陣液晶顯示裝置的像素電晶體，能夠確保足夠的通道寬度，以及，能夠降低汲極電極106b與閘極電極103之間產生的寄生電容；因此，能夠增進顯示裝置的顯示品質。
圖3A是上視圖，顯示半導體裝置的一實施例之電晶體170的結構。圖3B是剖面視圖，顯示延著圖3A中的 虛線E1-E2之部份的堆疊層結構。圖3C是剖面視圖，顯示延著圖3A中的虛線F1-F2之部份的堆疊層結構。注意，圖3A中省略基底與絕緣層的說明。
電晶體170具有一結構，其中，通道保護層109增加地設置在使用圖1A至1C說明的電晶體150中。通道保護層109設置在氧化物半導體層105上。電晶體107的通道長度L由通道保護層109的寬度決定，亦即，與載子流動方向平行的方向上之通道保護層109的長度。
雖然通道保護層109的設置會造成比電晶體150還多的製造步驟數目，但是，在後續的製造步驟中，能夠抑制背通道側上產生的氧不足之增加。因此，在後續的製造步驟中，處理條件的範圍能夠加寬，導致具有高生產力及高可靠度的半導體裝置。注意，在本說明書中，「背通道」一詞意指氧化物半導體層與另一層之間的介面之極近處，所述介面與氧化物半導體層及閘極絕緣層之間的介面相反。
圖4A是上視圖，顯示半導體裝置的一實施例之電晶體180的結構。圖4B是剖面視圖，顯示延著圖4A中的虛線G1-G2之部份的堆疊層結構。圖4C是剖面視圖，顯示延著圖4A中的虛線H1-H2之部份的堆疊層結構。注意，在圖4A中省略基底及絕緣層的說明。
圖4A至4C中的電晶體180包含形成於基底101上的基部層102以及形成於基部層102上的閘極電極103。電晶體180又包含形成於閘極電極103上的閘極絕緣層 104以及形成於閘極絕緣層104上的島狀氧化物半導體層105。此外，電晶體180包含形成於氧化物半導體層105上的源極電極106a和汲極電極106b。電晶體180的源極電極106a和汲極電極106b經由源極區110a和汲極區110b電連接至氧化物半導體層105。此外，電晶體180包含絕緣層107，絕緣層107在源極電極106a和汲極電極106b上接觸部份氧化物半導體層105。此外，保護絕緣層108形成於絕緣層107上。
源極區110a和汲極區110b可以由例如氧化銦、氧化錫、氧化鋅、銦錫氧化物(縮寫為ITO)、或銦鋅氧化物形成至具有大於或等於1nm且小於或等於100nm的厚度，較佳地大於或等於5nm且小於或等於50nm之導體金屬氧化物。
或者，源極區110a和汲極區110b可以由含氮的銦鎵鋅氧化物(In-Ga-Zn-O)、含氮的銦錫氧化物(In-Sn-O)、含氮的銦鎵氧化物(In-Ga-O)、含氮的銦鋅氧化物(In-Zn-O)、含氮的氧化錫(Sn-O)、含氮的氧化銦(In-O)、或是金屬氮化物(InN、ZnN、等等)。或者，可以使用由1至10單層石墨片(相當於一層石墨)形成的材料。
以形成源極電極106a和汲極電極106b並接著使用它們作為掩罩的方式，執行用於形成源極區110a和汲極區110b的上述材料的蝕刻。取決於蝕刻條件，能在同一步驟實施用以形成源極電極106a與汲極電極106b的蝕刻， 以及用以形成極區110a與汲極區110b的蝕刻。
由於源極區110a和汲極區110b形成於氧化物半導體層105與源極和汲極電極106a和106b之間，所以，源極電極106a和汲極電極106b與氧化物半導體層105之間的接觸電阻降低。
電晶體180的通道長度L由接觸氧化物半導體層105且彼此面對的源極區110a與汲極區110b之間的距離決定。注意，通道長度L也稱為接觸氧化物半導體層105的源極區110a與汲極區110b之間的最短距離。
電晶體150、電晶體160、電晶體170、及電晶體180均是底部閘極型電晶體的一模式，且為逆交錯電晶體。電晶體150、電晶體160、及電晶體180也稱為通道蝕刻型電晶體，電晶體170也稱為通道保護型(通道截止)電晶體。
注意，在本實施例中，以藉由降低例如濕氣或氫等作為電子施子(施子)的雜質而純化的氧化物半導體(純化的OS)用於島狀氧化物半導體層105。藉由供應氧至氧化物半導體以降低氧化物半導體中的氧不足，將純化的氧化物半導體製成i型氧化物半導體(本質半導體)或是極度接近i型半導體的氧化物半導體(實質上i型半導體)。在通道形成於其中的半導體層中包含i型或實質上i型的氧化物半導體之電晶體具有很小的關閉狀態電流之特徵。
具體而言，藉由二次離子質譜儀(SIMS)測量之氧 化物半導體中的氫濃度小於5×1018/cm3、較佳地小於1×1018/cm3、又較佳地小於或等於5×1017/cm3、仍又較佳地小於或等於1×1016/cm3。此外，以霍爾效應測量測量之i型或實質上i型的純化的氧化物半導體的載子密度小於1×1014/cm3，較佳地小於1×1012/cm3，又較佳地小於1×1011/cm3。此外，氧化物半導體的能帶隙是2eV或更高，較佳地2.5eV或更高，更較佳地3eV或更高。以i型或實質上i型的氧化物半導體用於有通道形成於其中的半導體層，能夠降低電晶體關閉狀態電流。
於此，說明氧化物半導體的氫濃度的SIMS分析。確知原理上藉由SIMS分析難以在樣品的表面的近處中或是使用不同材料形成的堆疊膜之間的介面的近處中取得準確的資料。因此，在以SIMS分析厚度方向上膜的氫濃度分佈之情形中，在設有膜、值未大幅改變、及取得幾乎相同的值之區域中的平均值作為氫濃度。此外，在膜厚小的情形中，由於彼此相鄰的膜的氫濃度的影響，在某些情形中無法發現能夠取得幾乎相同值的區域。在此情形中，使用設有膜的區域的氫濃度的最大值或最小值作為膜的氫濃度。此外，在設有膜的區域中具有最大值的山狀峰值及具有最小值的谷狀峰值不存在的情形中，使用反轉點的值作為氫濃度。
當氧化物半導體中的氧脫附及發生氧不足時，因氧不足而產生載子。當在氧化物半導體中發生氧不足時，產生電子作為載子，以致於氧化物半導體容易成為n型的。氧 化物半導體中的氧容易在島狀氧化物半導體的側表面上脫附，因而氧化物半導體的側表面容易成為n型的。
當源極電極106a和汲極電極106b經由變成n型的氧化物半導體的側表面而彼此電連接時，不論電晶體的操作為何，不想要的電流(漏電流)會流動。漏電流的增加導致電晶體的關閉狀態電流增加並助於半導體裝置的耗電量增加，這是不佳的。基於此理由，從源極電極106a的外邊緣至汲極電極106b的外邊緣之氧化物半導體的外邊緣的部份的長度較佳地製成長的。具體而言，從源極電極106a的外邊緣至汲極電極106b的外邊緣之氧化物半導體的外邊緣的部份的長度LS是通道長度L的三倍或更多，較佳地為通道長度L的五倍或更多(請參見圖1A、圖2A、圖3A、及圖4A)。
接著，將參考圖5A至5C、圖6A至6C、圖7A至7C、及圖8A和8B，說明圖1A至1C中所示的電晶體150的製造方法。注意，圖5A至5C及圖6A至6C是剖面視圖，顯示電晶體150的製造方法，且對應於圖1A中的A1-A2和B1-B2剖份。
圖7A至7C及圖8A及8B是剖面視圖，顯示電晶體150的製造方法，且延著虛線A1-A2和B1-B2的部份對應於圖5A至5C及圖6A至6C的剖面視圖。注意，在圖7A至7C及圖8A及8B中省略基底和絕緣層的說明。
首先，在基底101上，形成厚度50nm至300nm，較佳地100nm至200nm的基部層102。關於基底101， 使用具有能夠耐受此製程的處理溫度之高抗熱性的玻璃基底、陶瓷基底、塑膠基底、等等。在基底不需要透光性的情形中，可以使用有絕緣層設於例如不銹鋼合金等金屬基底的表面上之基底。關於玻璃基底，舉例而言，可以使用硼矽酸鋇玻璃、硼矽酸鋁玻璃等無鹼玻璃基底。或者，可以使用石英基底、石墨基底、等等。或者，可以使用矽、碳化矽、等等製成的單晶半導體基底或多晶半導體基底、矽鍺等製成的化合物半導體基底、SOI基底、等等作為基底101。又或者，可以使用又設有半導體元件的任何這些基底作為基底101。
使用選自氮化鋁、氧化鋁、氮氧化鋁、氧氮化鋁、氮化矽、氧化矽、氮氧化矽及氧氮化矽中之一或更多的材料的單層或堆疊層，形成基部層102。基部層102具有防止雜質元素從基底101擴散的功能。注意，在本說明書中，氮氧化物是包含的氮比氧更多的物質，氧氮化物是包含的氧比氮更多的物質。注意，以拉塞福背散射光譜測定法(RBS)等等，測量每一元素的含量。
適當地以濺射法、CVD法、塗著法、印刷法、等等，形成基部層102。在本實施例中，使用氮化矽層及氧化矽層的堆疊作為基部層102。具體而言，在基底101上形成50nm厚的氮化矽層，以及，在氮化矽層上形成150nm厚的氧化矽層。注意，基部層102可以摻雜磷(P)或硼(B)。
當在基部層102中含有例如氯或氟等鹵素元素時，能 夠進一步增進防止雜質元素從基底101擴散的功能。以二次離子質譜儀(SMS)測量基部層102中含有的鹵素元素的濃度，其峰值較佳地大於或等於1×1015/cm3且小於或等於1×1020/cm3。
接著，以濺射法、真空蒸鍍法、或電鍍法，在基部層102上形成導體層，在導體層上形成掩罩，以及，選擇性地蝕刻導體層以形成閘極電極103。適當地藉由印刷法、噴墨法、或光學微影法，在導體層上形成掩罩。
關於用於形成閘極電極103的材料，可以使用選自鋁(Al)、鉻(Cr)、銅(Cu)、鉭(Ta)、鈦(Ti)、鉬(Mo)、鎢(W)、釹(Nd)、及鈧(Sc)之金屬元素、含有任何這些金屬元素作為成份的合金、含有這些元素的組合之合金能使用此等金屬元素的任何一者的氮或類似者，等等。此外，可以使用選自錳(Mn)、鎂(Mg)、鋯(Zr)、及鈹(Be)之一或更多金屬元素。
此外，閘極電極103可以具有單層結構或二或更多層的堆疊結構。舉例而言，可為含矽的鋁之單層結構、鈦堆疊於鋁上的雙層結構、鈦堆疊於氮化鈦上的雙層結構、鎢堆疊於氮化鈦上的雙層結構、鎢堆疊於氮化鉭上的雙層結構、銅堆疊於Cu-Mg-Al合金上的雙層結構、鈦、鋁、及鈦依序堆疊的三層結構、等等。
使用例如銦錫氧化物、含氧化鎢的氧化銦、含氧化鎢的銦鋅氧化物、含氧化鈦的氧化銦、含氧化鈦的銦錫氧化物、銦鋅氧化物、或添加氧化矽的銦錫氧化物等透光導體 材料，以形成閘極電極103。也能夠具有由上述透光導體材料及上述金屬元素形成的堆疊結構。
可以形成含氮的銦鎵鋅氧化物、含氮的銦錫氧化物、含氮的銦鎵氧化物、含氮的銦鋅氧化物、含氮的錫氧化物、含氮的銦氧化物、或金屬氮化物(InN、ZnN、等等)，以致於與閘極電極103及氧化物半導體層105重疊且接觸閘極電極103和閘極絕緣層104。
這些材料均具有5eV或更高的功函數，較佳地5.5eV或更高。由這些材料形成的閘極電極103形成為與氧化物半導體層105重疊而以閘極絕緣層104設於其間，因而電晶體的電特徵的臨界電壓為正的。因此，取得所謂的常關切換元件。舉例而言，在以含有氮的In-Ga-Zn-O用於閘極電極103的情形中，使用氮濃度高於至少氧化物半導體層105的氮濃度之In-Ga-Zn-O，In-Ga-Zn-O具有高於或等於7原子%的氮濃度。
在本實施例中，以鎢堆疊於鈦氮上的雙層結構用於閘極電極103(請參見圖5B及圖7A)。注意，形成的閘極電極103的端部較佳地具有錐狀，以致於增進由稍後形成的層的遮蓋。
接著，閘極絕緣層104形成於閘極電極103上。使用選自氮化鋁、氧化鋁、氮氧化鋁、氧氮化鋁、氮化矽、氧化矽、氮氧化矽、氧氮化矽、氧化鉭、及氧化鑭中之一或更多的材料的單層或堆疊層，形成閘極絕緣層104。
當使用例如矽酸鉿(HfSiOx)、添加氮的矽酸鉿 (HfSixOyNZ)、添加氮的鋁酸鉿(HfAlxOyNZ)、氧化鉿、或氧化釔等高k材料作為閘極絕緣層104時，而閘極絕緣膜的實質(例如，氧化矽等值)厚度未改變時，閘極絕緣膜的實體厚度增加以致於降低閘極漏電流。此外，使用堆疊結構，其中，高k材料及氧化矽、氧氮化矽、氮化矽、氮氧化矽、氧化鋁、氧氮化鋁、及氧化鎵中之一或更多相堆疊。舉例而言，閘極絕緣層104的厚度較佳地大於或等於1nm且小於或等於300nm，更較佳地大於或等於5nm且小於或等於50nm。
以濺射法、CVD法、等等，形成閘極絕緣層104。閘極絕緣層104不侷限於單層，也可以使用不同層的堆疊層。除了濺射法及電漿CVD法之外，可以使用例如利用微波(例如，2.45GHz的頻率)的高密度電漿CVD等膜形成方法以形成閘極絕緣層104。
使用藉由加熱而釋放氧的材料，較佳地形成閘極絕緣層104。「藉由加熱而釋放氧」意指被轉換成氧原子的被釋放的氧量在熱脫附光譜術(TDS)中為大於或等於1.0×1018原子/cm3，較佳地大於或等於3.0×1020原子/cm3。
此處，於下述中將說明使用TDS分析以轉換成氧原子，以測量被釋放的氧量。
在TDS分析中被釋放的氣體量與光譜的積分值成比例。因此，從絕緣層的光譜的積分值與標準樣品的參考值之間的比例，計算被釋放的氣體量。標準樣品的的參考值意指含於樣品中的預定原子的密度對光譜的積分值的比 例。
舉例而言，以標準樣品的含有預定密度之氫的矽晶圓的TDS分析結果以及絕緣層的TDS分析結果，根據等式1，找出來自絕緣層的釋放的氧分子(No2)的數目。此處，以TDS分析取得之所有32的質量數之光譜被假定為始於氧分子。被作為具有32的質量數之CH3OH在不易存在的假設下，未被列入考慮。此外，包含氧原子的同位素之質量數為17或18的氧原子之氧分子由於在自然界中此分子的比例微小，所以，也未列入考慮。
[公式1]NO2=NH2/SH2×SO2×α
NH2是藉由將從標準樣品脫附之氫分子的數目轉換成密度而取得的值。SH2是當標準樣品接受TDS分析時的光譜之積分值。此處，標準樣的參考值設定為NH2/SH2。SO2是當絕緣層接受TDS分析時的光譜之積分值。α是TDS分析中影響光譜強度的係數。關於等式1的細節，請參考日本專利公開專利申請號H6-275697。注意，使用含有1×1016原子/cm3的氫原子之矽晶圓作為標準樣品，以ESCO Ltd.製造的熱脫附光譜設備EMD-WA1000S/W，測量來自上述絕緣層的釋放的氧量。
此外，在TDS分析中，氧被部份地偵測為氧原子。從氧分子的離子化率，計算氧分子與氧原子之間的比例。注意，由於上述α包含氧分子的離子化率，所以，經由被釋放的氧分子的數目之估算，也能估算被釋放的氧分子的數目。
注意，NO2是被釋放的氧分子的數目。對於氧化物絕緣層而言，當被轉換成氧原子時被釋放的氧量是被釋放的氧分子的數目的二倍。
在上述結構中，使用含有相對於化學計量比例過量的氧之絕緣層作為藉由加熱而使氧從其中釋放的絕緣層。舉例而言，可以使用氧過量的氧化矽(SiOx(x>2))。在氧過量的氧化矽(SiOx(x>2))中，每單位體積的氧原子數目大於每單位體積的矽原子數目的二倍。以拉塞福背散射光譜術，測量每單位體積的矽原子數目及氧原子數目。
注意，在閘極絕緣層104上形成稍後說明的氧化物半導體層之後，藉由執行熱處理，將氧從閘極絕緣層104供應至氧化物半導體，以致於閘極絕緣層104與氧化物半導體之間的介面狀態降低。結果，能夠防止由於電晶體的操作等等而產生的電荷等等在閘極絕緣層104與氧化物半導體之間的介面被捕捉，以致於能夠取得具有些微電特徵劣化的電晶體。
此外，在某些情形中，在氧化物半導體中因氧不足而產生電荷。一般而言，氧化物半導體中的氧不足的部份作為施子以產生作為載子之電子。結果，電晶體的臨界電壓在負向上偏移。從閘極絕緣層至氧化物半導體之足夠的氧釋放能夠補償造成臨界電壓的負偏移之氧化物半導體中的氧不足，以致於增進電晶體的特徵。
換言之，當在氧化物半導體中造成氧不足時，難以抑 制閘極絕緣層與氧化物半導體之間的介面處之電荷補捉。但是，藉由設置因加熱而釋放氧的絕緣層以用於閘極絕緣層，能夠降低氧化物半導體與閘極絕緣層之間的介面狀態以及氧化物半導體中的氧不足，以及使氧化物半導體與閘極絕緣層之間的介面處的電荷的捕捉之不利效果小。
在本實施例中，在閘極電極103上形成100nm厚的氧化矽層作為閘極絕緣層104。
接著，在閘極絕緣層104上形成氧化物半導體層115。在形成氧化物半導體層之前，為了在氧化物半導體層115中含有儘可能少的氫、羥基、及濕氣，較佳的是在沈積設備的預熱室中預加熱基底101，以致於移除或排除被吸附於基底101上或是閘極絕緣層104上之例如氫或濕氣等雜質。關於設在預熱室中的排氣單元，低溫泵是較佳的。注意，此預熱處理可以省略。此外，在形成基部層102、閘極電極103或閘極絕緣層104之前，以類似方式，執行此預熱處理。
用於氧化物半導體層115的氧化物半導體較佳地含有至少銦(In)或鋅(Zn)。特別較佳的是含有In及Zn。關於用於降低包含氧化物半導體的電晶體的電特徵之變化的穩定物，較佳地又含有鎵(Ga)。較佳地含有錫(Sn)作為穩定物。較佳地含有鉿(Hf)作為穩定物。較佳地含有鋁(Al)作為穩定物。
關於其它穩定物，可以含有包含鑭(La)、鈰(Ce)、鐠(Pr)、釹(Nd)、釤(Sm)、銪(Eu)、 釓(Gd)、鋱(Tb)、鏑(Dy)、鈥(Ho)、鉺(Er)、銩(Tm)、鐿(Yb)、及鎦(Lu)之一或多類鑭元素。
關於氧化物半導體，舉例而言，可以使用氧化銦、氧化錫、氧化鋅；例如In-Zn為基礎的氧化物、Sn-Zn為基礎的氧化物、Al-Zn為基礎的氧化物、Zn-Mg為基礎的氧化物、Sn-Mg為基礎的氧化物、In-Mg為基礎的氧化物、或In-Ga為基礎的氧化物等二成分金屬的氧化物；例如In-Ga-Zn為基礎的氧化物(也稱為IGZO)、In-Al-Zn為基礎的氧化物、In-Sn-Zn為基礎的氧化物、Sn-Ga-Zn為基礎的氧化物、Al-Ga-Zn為基礎的氧化物、Sn-Al-Zn為基礎的氧化物、In-Hf-Zn為基礎的氧化物、In-La-Zn為基礎的氧化物、In-Ce-Zn為基礎的氧化物、In-Pr-Zn為基礎的氧化物、In-Nd-Zn為基礎的氧化物、In-Sm-Zn為基礎的氧化物、In-Eu-Zn為基礎的氧化物、In-Gd-Zn為基礎的氧化物、In-Tb-Zn為基礎的氧化物、In-Dy-Zn為基礎的氧化物、In-Ho-Zn為基礎的氧化物、In-Er-Zn為基礎的氧化物、In-Tm-Zn為基礎的氧化物、In-Yb-Zn為基礎的氧化物、或In-Lu-Zn為基礎的氧化物等三成分金屬元素氧化物；例如In-Sn-Ga-Zn為基礎的氧化物、In-Hf-Ga-Zn為基礎的氧化物、In-Al-Ga-Zn為基礎的氧化物、In-Sn-Al-Zn為基礎的氧化物、In-Sn-Hf-Zn為基礎的氧化物、或In-Hf-Al-Zn為基礎的氧化物等四成分金屬元素氧化物。此外，在上述氧化物半導體中可以含有SiO2。氧化物半導 體包含選自In、Ga、Sn、及Zn之至少一或更多元素。
此處，舉例而言，In-Ga-Zn為基礎的氧化物意指含有銦(In)、鎵(Ga)、及鋅(Zn)且對於In：Ga：Zn的比例無特別限定。In-Ga-Zn為基礎的氧化物可以含有In、Ga、及Zn以外的金屬元素。注意，氧量較佳地超過氧化物半導體中的化學計量。當氧量超過化學計量時，能夠抑制導因於氧化物半導體中的氧不足之載子產生。
對於氧化物半導體層，可以使用化學式InMO3(ZnO)m(m>0)表示的薄膜。注意，M代表選自Sn、Zn、Ga、Al、Mn、及Co之一或更多金屬元素。或者，可以使用InSnO5(ZnO)n(n>0)表示的材料作為氧化物半導體。
舉例而言，能夠使用原子比為In：Ga：Zn=1：1：1(=1/3：1/3：1/3)或In：Ga：Zn=2：2：1(=2/5：2/5：1/5)的In-Ga-Zn為基礎的氧化物、或是原子比例接近上述原子比例的氧化物。或者，可以使用原子比為In：Sn：Zn=1：1：1(=1/3：1/3：1/3)、In：Sn：Zn=2：1：3(=1/3：1/6：1/2)、或In：Sn：Zn=2：1：5(=1/4：1/8：5/8)的In-Sn-Zn為基礎的氧化物、或是原子比例接近任何上述原子比例的氧化物。
但是，成分不限於上述，根據需要的半導體特徵(例如，遷移率、臨界電壓、及變異)，使用具有適當成分的材料。為了取得需要的半導體特徵，較佳的是適當地設定載子密度、雜質濃度、缺陷密度、金屬元素對氧之原子比例、原子間距離、密度、等等。
舉例而言，以In-Sn-Zn為基礎的氧化物，相當容易取得高遷移率。但是，在使用In-Ga-Zn為基礎的氧化物的情形中，藉由降低塊體中的缺陷密度而增加遷移率。
注意，舉例而言，「具有原子比為In：Ga：Zn=a：b：c(a+b+c=1)的氧化物之成分在包含原子比為In：Ga：Zn=A：B：C(A+B+C=1)的氧化物之成分」的說明意指a、b、及c滿足下述關係：(a-A)2+(b-B)2+(c-C)2≦r2，舉例而言，r是0.05。同理可用於其它氧化物。
氧化物半導體可以是單晶或非單晶。在後一情形中，氧化物半導體可以是非晶的或多晶的。此外，氧化物半導體可以具有包含結晶部份的非晶結構或是非非晶的。
非晶氧化物半導體可以相當容易地具有平坦表面；因此，當藉由使用氧化物半導體以製造電晶體時，能夠降低介面散射，以致於相當容易取得相當高的遷移率。
在結晶氧化物半導體中，塊體中的缺陷可以進一步降低，以及，當增進表面平坦度時，能夠取得高於非晶氧化物半導體的遷移率。為了增進表面平坦度，氧化物半導體較佳地形成於平坦表面上。具體而言，氧化物半導體較佳地形成於平均表面粗糙度(Ra)為小於或等於1nm、較佳的是小於或等於0.3nm、更較佳的是小於或等於0.1nm之表面上。注意，使用原子力顯示微鏡(AFM)，測量Ra。
在In-Zn為基礎的氧化物材料用於氧化物半導體的情形中，使用下述：In/Zn為0.5至50原子比，較佳地 In/Zn為1至20原子比，或更佳地In/Zn為1.5至15原子比。當Zn的原子比例在上述較佳範圍中時，能夠增進電晶體的場效遷移率。此處，當化合物的原子比例是In：Zn：O=X：Y：Z時，滿足Z>1.5 X+Y的關係。
在本實施例中，使用In-Ga-Zn為基礎的氧化物靶，以濺射法，形成氧化物半導體至厚度為30nm。在稀有氣體(典型地，氬)氛圍中、氧氛圍中、或是稀有氣體與氧的混合氛圍中，以濺射法形成氧化物半導體層(請參見圖7B及5B)。
於下，將詳述用於氧化物半導體的形成之濺射設備。
用於形成氧化物半導體的沈積室的洩漏率較佳地低於或等於1×10-10Pa-m3/秒。因此，能夠降低進入至要以濺射法形成的膜中的雜質。
為了降低洩漏率，內部洩漏率及外部洩漏率需要降低。外部洩漏意指氣體經由微小的孔、密封缺陷、等等而從真空系統的外部流入的氣體。內部洩漏是導因於經由真空系統中例如閥等分隔部之洩漏或是導因於來自內部構件的釋放氣體。需要從外部洩漏及內部洩漏的二觀點，來採取措施，以致於洩漏率低於或等於1×10-10Pa．m3/秒。
為了降低外部洩漏，沈積室的開啟/關閉部較佳地由金屬墊密封。關於金屬墊，使用由氟化鐵、氧化鋁、或氧化鉻遮蓋的金屬材料。金屬墊比O型環實現更高的附著，以及，可以降低外部洩漏。此外，藉由使用由處於被動狀態的氟化鐵、氧化鋁、氧化鉻、等等遮蓋的金屬材料，抑 制含有從金屬墊產生的氫之釋放氣體，以致於也降低內部洩漏。
以含氫的釋放氣體量較小之鋁、鉻、鈦、鋯、鎳、或釩用於形成沈積室的內壁之構件。可以使用由上述材料遮蓋之含有鐵、鉻、鎳、等等之合金材料。含有鐵、鉻、鎳、等等之合金材料是堅硬的、耐熱的、及適於處理。此處，當藉由拋光等等來降低構件的表面不平整以降低表面面積時，可以降低被釋放的氣體。或者，沈積設備的上述構件可以由處於被動狀態，其中，構件由氟化鐵、氧化鋁、氧化鉻、等等遮蓋。
此外，較佳的是正好在沈積室的處理室的前方設置用於濺射氣體的氣體純化器。此時，在氣體純化器與沈積室之間的管路長度小於或等於5m，較佳地小於或等於1m。當管路的長度小於或等於5m，或是小於或等於1m時，從管路釋放的氣體之效果可以因而降低。
由例如乾式泵等粗抽真空泵、及例如濺射離子泵、渦輪分子泵、或低溫泵等高真空泵之適當結合，較佳地執行沈積室之抽真空。為了移除餘留在沈積室中的濕氣，較佳地使用例如低溫泵、離子泵、或鈦昇華泵等捕獲型真空泵。渦輪分子泵在大尺寸分子的抽真空方面具有傑出的能力，但是在氫或水的抽真空方面具有低的能力。因此，具有高能力的水抽真空之低溫泵以及具有高能力的氫抽真空之濺射離子泵的結合是有效的。抽真空單元可以是設有冷阱的渦輪分子泵。在由例如低溫泵等捕獲真空泵抽真空的 沈積室中，移除氫原子、例如水(H2O)等含有氫原子的化合物(更較佳地，也可為含有碳原子的化合物)、等等。因而能夠降低沈積室中形成的氧化物半導體層中的雜質濃度。
由於吸附物被吸附於內壁上，所以，存在於處理室內部之被被吸附物不會影響沈積室中的壓力，但是，被吸附物在沈積室抽真空時導致氣體釋放。因此，雖然洩漏速率及抽真空速率未具有相關性，但是，重要的是存在於沈積室中的被吸附物儘可能地脫附以及使用具有高抽真空能力的泵來預先執行抽真空。注意，沈積室可以接受用於促進被吸附物的脫附之烘烤。藉由烘烤，被吸附物的脫附速率可以增加約10倍。烘烤應在高於或等於100℃且低於或等於450℃的溫度下執行。此時，當被吸附物被移除並導入惰性氣體時，難以僅藉由抽真空之水等等的脫附率可以進一步增加。
在濺射法中，使用RF電源裝置、AC電源裝置、DC電源置、等等適當地作為用於產生電漿的電源裝置。
關於濺射法使用之用於形成作為氧化物半導體的In-Ga-Zn為基礎的氧化物材料之靶，舉例而言，使用包含具有下述成分的含In、Ga、及Zn之金屬氧化物的靶：In2O3：Ga2O3：ZnO=1：1：1[莫耳比]。或者，使用具有In2O3：Ga2O3：ZnO=1：1：2[莫耳比]成分比的靶、具有In2O3：Ga2O3：ZnO=1：1：4[莫耳比]成分比的靶、或是具有In2O3：Ga2O3：ZnO=2：1：8[莫耳比]成分比的靶。此 外，可以使用具有In：Ga：Zn=1：1：1、4：2：3、3：1：2、1：1：2、2：1：3、或3：1：4原子比的In-Ga-Zn為基礎的氧化物靶。
In-Sn-Zn為基礎的氧化物稱為ITZO。在藉由濺射法，使用In-Sn-Zn為基礎的氧化物以形成氧化物半導體的情形中，較佳的是使用具有In：Sn：Zn=1：1：1、2：1：3、1：2：2、或20：45：35原子比的In-Sn-Zn為基礎的氧化物靶。
用於形成氧化物半導體之金屬氧化物靶的相對密度是90%至100%，較佳地95%至99.9%。藉由使用具有高相對密度的金屬氧化物靶，能夠沈積緻密的氧化物半導體層。
關於濺射氣體，適當地使用稀有氣體(典型地為氬)、氧、或稀有氣體與氧的混合氣體。較佳的是使用例如氫、水、氫氧化物、及氫化物等雜質被移除之高純度氣體作為濺射氣體。舉例而言，當使用氬作為濺射氣體時，較佳的是純度為9N，露點為-121℃，H2O的含量為0.1ppb或更低，H2的含量為0.5ppb或更低。當使用氧作為濺射氣體時，較佳的是純度為8N，露點為-112℃，H2O的含量為1ppb或更低，H2的含量為1ppb或更低。
當形成氧化物半導體時，將基底置於維持降壓的沈積室中且將基底溫度設在高於或等於100℃且低於或等於600℃，較佳地高於或等於300℃且低於或等於500℃。
在膜形成期間藉由加熱基底，降低氧化物半導體中例 如氫、濕氣、氫化物、或氫氧化物等雜質的濃度。此外，降低濺射造成的傷害。然後，將氫及濕氣被移除的濺射氣體導入沈積室中並移除餘留在其中的濕氣，以及，藉由使用上述靶以形成氧化物半導體層115。
膜形成條件的實施例如下所述：基底與靶之間的距離為100mm，壓力0.6Pa，直流(DC)電源的電力為0.5kW，使用氧(氧流量為100%)作為濺射氣體。注意，較佳地使用脈衝式直流電源，其中，可以降低沈積時產生的粉末物質(也稱為粒子或灰塵)以及膜厚均勻。
在某些情形中，即使當使用濺射設備時，仍然形成含有一定量的氮之氧化物半導體層115。舉例而言，氮以小於5×1018原子/cm3的濃度含於氧化物半導體層115中。
此外，較佳的是閘極絕緣層104及氧化物半導體115可以連續地形成而不曝露至空氣。連續形成而不曝露至空氣，能夠防止例如水、氫、或碳氫化合物等雜質附著至閘極絕緣層104與氧化物半導體層115之間的介面。
形成氧化物半導體層115，然後，執行熱處理。藉由熱處理，移除氧化物半導體層115中過量的氫(包含水及羥基)(脫氫或脫水)，以致於降低能隙中的缺陷程度。此外，氧從閘極絕緣層104經過熱處理而供應至氧化物半導體層115，並因而降低氧化物半導體層115中的缺陷。
在例如氮氛圍或稀有氣體氛圍等惰性氣體氛圍、氧氣氛圍、或超乾空氣氛圍中(在使用穴環向下雷射顯微(CRDS)系統的露點儀以執行測量的情形中，濕氣含量 小於或等於20ppm(露點：-55℃)，較佳地小於或等於1ppm，更佳地小於或等於10ppb之空氣)，以高於或等於150℃且低於基底的應變點、較佳地高於或等於250℃且低於或等於450℃的溫度，又較佳地高於或等於300℃且低於或等於450℃的溫度，較佳地執行熱處理。在本實施例中，將基底導入一種熱處理設備的電熱爐中，以及，在氮氛圍中，對氧化物半導體層115執行450℃的熱處理一小時。
注意，熱處理設備不限於電熱爐，可以包含由來自例如電阻式加熱元件等加熱元件之熱傳導或熱輻射以將要處理的物品加熱之裝置。舉例而言，使用例如氣體快速熱退火(GRTA)設備或燈快速熱退火(LRTA)設備等快速熱退火(RTA)設備。LRTA設備是藉由例如鹵素燈、金屬鹵化物燈、氙電弧燈、碳電弧燈、高壓鈉燈、或高壓水銀燈等燈發射的光(電磁波)之輻射，將要處理的物體加熱。GRTA設備是使用高溫氣體之熱處理的設備。關於高溫氣體，使用不會因熱處理而與要處理的物體反應之惰性氣體，例如氮或例如氬等稀有氣體。
舉例而言，關於熱處理，以下述方式，執行GRTA：將基底移入至加熱至高溫的惰性氣體並將基底加熱數分鐘，然後，將基底移出惰性氣體。
在諸如氮或稀有氣體的鈍惰性氣體、氧、或超乾氣體的氛圍中實施熱處理時，氛圍最好不包含水、氫或類似者。被導入熱處理設備之氮、氧、或稀有氣體的純亦最好 設為6N(99.9999%)或更高，較佳為7N(99.99999%)或更高(亦即，雜質濃度為1ppm或更低，較佳為0.1ppm或更低)。
氫被降低至足夠低的濃度以致於氧化物半導體被純化且藉由充供地供應氧而降低導因於氧不足之能隙中的缺陷狀態之氧化物半導體的載子濃度低於1×1012/cm3，較佳地低於1×1011/cm3，又較佳地低於1.45×1010/cm3。舉例而言，在室溫(25℃)時，關閉狀態電流(此處，每單位通道寬度(1μm))為100zA/μm(1zA(介安培)是1×10-21A)或更低、較佳地為10zA/μm或更低。在85℃時，關閉狀態電流為100zA/μm(1×10-19A/μm)或更低、較佳地10zA/μm(1×10-20A/μm)或更低。藉由使用此i型(本質的)或實質上i型的氧化物半導體，取得具有很優良的關閉狀態電流特徵之電晶體111。
由於例如Li或Na等鹼金屬是雜質，所以，較佳地降低進入電晶體的鹼金屬量。氧化物半導體層115中的鹼金屬的濃度較佳地低於或等於2×1016cm-3，較佳地，低於或等於1×1015cm-3。此外，由於鹼土金屬也是雜質，所以，鹼土金屬的含量較佳的是低。
如上所述，包含藉由降低氧不足而取得的高度純化的及電性上i型的(本質的)氧化物半導體之電晶體的電特徵變異被抑制，因此，電晶體是電性上穩定的。結果，提供使用氧化物半導體的半導體裝置，其具有高可靠度及穩定的電特徵。
接著，在氧化物半導體層115上形成用於形成源極電極106a和汲極電極106b的導體層。使用類似於閘極電極103的材料及方法，形成用於源極電極106a和汲極電極106b的導體層。
注意，在導體層形成於氧化物半導體層115上之後，可以執行形成氧化物半導體層115後執行的上述熱處理。當在氧化物半導體層115上形成導體層之後執行熱處理時，在熱處理期間，導體層防止氧脫附，以致於氧從閘極絕緣層104經由熱處理而充分地供應至氧化物半導體層115，因此，氧化物半導體層115中的缺陷可以降低。
在本實施例中，關於導體層，在氧化物半導體層115上形成5nm厚的鈦層以及在鈦層上形成250nm厚的鎢層。然後，在導體層上形成掩罩，選擇性地蝕刻導體層以形成源極電極106a和汲極電極106b(請參見圖7C和圖5C)。適當地以印刷法、噴墨法、或光學微影法，形成在導體層上形成的掩罩。
此外，在源極和汲極電極106a和106b與氧化物半導體層115之間形成源極區110a和汲極區110b。關於用於形成源極區110a和汲極區110b之導體層，使用例如氧化銦、氧化錫、氧化鋅、銦錫氧化物(縮寫為ITO)、或銦鋅氧化物。可以使用含氮的銦鎵鋅氧化物、含氮的銦錫氧化物、含氮的銦鎵氧化物、含氮的銦鋅氧化物、含氮的氧化錫、含氮的氧化銦、或金屬氮化物(InN、ZnN、等等)。或者，可以使用1至10單層石墨片(相當於一層 石墨)形成的材料。
源極區110a與汲極區110b的距離高於源極電極106a和汲極電極106b的距離且低於氧化物半導體層115的距離(或是氧化物半導體層105的距離)。由於源極區110a與汲極區110b形成於氧化物半導體層115與源極和汲極電極106a和106b之間，所以，源極和汲極電極106a和106b與氧化物半導體層115(或氧化物半導體層105)之間的接觸電阻。
用於形成源極電極106a和汲極電極106b的導體層的蝕刻可以是乾蝕刻、濕蝕刻或它們的組合。
較佳地以含有氯的氣體(例如氯氣(Cl2)、氯化硼(BCl3)、氯化矽(SiCl4)、或四氯化碳(CCl4)等氯為基礎的氣體)用於乾蝕刻。
或者，可以使用含有氟的氣體(例如四氟化碳(CF4)、氟化硫(SF6)、氟化氮(NF3)、三氟甲烷(CHF3)等氟為基礎的氣體)、溴化氫(HBr)、氧(O2))、這些氣體中任何添加例如氦(He)或氬(Ar)等稀有氣體之氣體、等等。
關於乾蝕刻法，可以使用平行板反應離子蝕刻(RIE)法或感應耦合電漿(ICP)蝕刻法。為將膜蝕刻成所需形狀，適當地調整蝕刻條件(施加至線圈狀電極的電力量、施加至基底側上的電極之電力量、基底側上電極的溫度、等等)。
在儘可能不蝕刻氧化物半導體層115的條件下，蝕刻 導體層。
注意，在源極區110a和汲極區110b形成於源極和汲極電極106a和106b與氧化物半導體層115之間的情形中，源極和汲極電極106a和106b可以與源極區和汲極區110a和110b同時形成。
接著，形成用於形成島狀氧化物半導體層的掩罩117以致與閘極電極103、源極電極106a和汲極電極106b重疊(請參見圖6A和圖8A)。適當地以印刷法、噴墨法、光學微影法、等等，形成掩罩117。
使用掩罩117、源極電極106a、和汲極電極106b作為掩罩以選擇性地蝕刻氧化物半導體層115，以致於形成島狀氧化物半導體層105。為了蝕刻氧化物半導體，可以使用乾蝕刻或濕蝕刻。無須多言，可以結合地使用它們二者。關於用於氧化物半導體的濕蝕刻之蝕刻劑，舉例而言，可以使用磷酸、醋酸、及硝酸、等等的混合溶液。或者，可以使用ITO-07N(KANTO CHEMICAL CO.,INC.製造)。
在本實施例中，以光學微影法，形成光阻掩罩作為掩罩117，選擇性地蝕刻氧化物半導體層115，然後，在氧氛圍中執行灰化處理以將掩罩117分解及移除。關於灰化處理，可以使用消光灰化或是電漿灰化，在消光灰化中，在例如臭氧等氧氛圍中以例如紫外光等光照射，而促進化學反應，以移除光阻掩罩，在電漿灰化中，藉由使用射頻功率以使氧成為電漿，來分解及移除光阻掩罩。
雖然使用光阻剝除劑溶液以移除光罩117，但是，藉由灰化處理以移除光罩117能夠使氧化物半導體層105含有儘可能少的水、氫、或碳氫化合物。此外，由於在受激化的氧氛圍中執行處理，所以，能夠降低經由移除光罩117而曝露的氧化物半導體層105中的氧不足。
然後，絕緣層107形成至遮蓋氧化物半導體層105。注意，較佳地在形成氧化物半導體層105之後立即形成絕緣層107，以儘可能地防止例如水、氫、或碳氫化合物等雜質脫附至氧化物半導體層105的表面。使用類似於閘極絕緣層104的材料及方法，形成絕緣層107。絕緣層107的厚度可為10nm至500nm，較佳地20nm至300nm。在本實施例中，形成300nm厚的氧化矽層作為絕緣層107。
在形成絕緣層107之後，以150℃至450℃，較佳地250℃至325℃，執行熱處理。或者，藉由將溫度從250℃逐漸地增加至325℃，執行熱處理。經由熱處理，將氧從絕緣層107供應至氧化物半導體層105，因此，降低氧化物半導體層105中的缺陷。在本實施例中，將基底導入熱處理設備的一種之電熱爐中，以及，在氮氛圍中，以300℃對氧化物半導體層115執行熱處理一小時。在形成保護絕緣層108之後，可以執行此熱處理。
接著，在絕緣層107上形成保護絕緣層108。使用類似於基部層102的材料及方法，形成保護絕緣層108。在本實施例中，以濺射法形成100nm厚的氧化鋁層作為保 護絕緣層108(請參見圖6C及圖8B)。經由上述處理，製造電晶體150。
此外，將說明不同於電晶體150的製造方法之電晶體170的製造方法，其中，通道保護層109形成於氧化物半導體層105上。
首先，如同電晶體150的製造方法一般，執行直到氧化物半導體層115的形成之步驟。之後，執行類似於電晶體150的情形之熱處理。然後，在氧化物半導體層115上形成厚度10nm至500nm，較佳地20nm至300nm之用於形成通道保護層109的絕緣層。使用類似於閘極絕緣層104的材料及方法，形成用於形成通道保護層109的絕緣層。在本實施例中，藉由濺射法以形成200nm厚的氧化矽層。
較佳的是閘極絕緣層104、氧化物半導體115及用於形成通道保護層109的絕緣層連續地形成而不曝露至空氣。連續形成而不曝露至空氣，能夠防止例如水、氫、或碳氫化合物等雜質附著至閘極絕緣層104與氧化物半導體層115之間的介面、以及用於形成通道保護層109的絕緣層與氧化物半導體層115之間的介面；因此，增進半導體裝置的可靠度。
當連續地形成絕緣層104及用於形成氧化物半導體層115和通道保護層109的絕緣層時，在完成連續形成之後較佳地執行氧化物半導體層115形成之後的熱處理。對夾於閘極絕緣層104與用於形成通道保護層109的絕緣層之 間的氧化物半導體層115執行熱處理，因此，氧從二絕緣層供應至氧化物半導體層115，以致於降低氧化物半導體層115中的缺陷。
接著，在用於形成通道保護層109的絕緣層上形成掩罩以及選擇性地蝕刻絕緣層，以形成通道保護層109。適當地以印刷法、噴墨法、或光學微影法，形成在絕緣層上形成的掩罩。
然後，移除掩罩，以及在氧化物半導體層115上形成用於形成源極電極106a和汲極電極106b的導體層。以類似於製造電晶體150的步驟之方式，執行後續步驟。
本實施例可以與任何其它實施例適當地結合。
(實施例2)
在本實施例中，將參考圖9A至9C，說明實施例1中所述的製程部份不同的製程實施例。注意，以相同代號用於與實施例1中相同的部份，並於此省略相同代號之部份的特定說明。
首先，如同實施例1中一般，在基底101上形成基部層102，以及，在基部層102上形成閘極電極103。
然後，在閘極電極103上形成閘極絕緣層104，在閘極絕緣層104上形成厚度1nm至10nm的第一氧化物半導體層。在本實施例中，使用用於氧化物半導體的靶(用於In-Ga-Zn為基礎的氧化物半導體之靶(In2O3：Ga2O3：ZnO=1：1：2[莫耳比])、基底與靶之間的距離為170mm、 基底溫度250℃、壓力0.4Pa、及直流(DC)電力為0.5kW之條件下，以氧的濺射氣體，形成5nm厚的第一氧化物半導體層。
然後，將基底設置於其中的氛圍設定為氮氛圍或乾空氣，以執行第一熱處理。在200℃至450℃下，執行第一熱處理。在第一熱處理中，執行加熱1至24小時。藉由第一熱處理，將第一氧化物半導體層晶化以及形成第一結晶氧化物半導體層148a(圖9B)。
接著，在第一結晶氧化物半導體層148a上形成厚度大於10nm的第二氧化物半導體層。在本實施例中，使用用於氧化物半導體的靶(用於In-Ga-Zn為基礎的氧化物半導體之靶(In2O3：Ga2O3：ZnO=1：1：2[莫耳比])、基底與靶之間的距離為170mm、基底溫度400℃、壓力0.4Pa、及直流(DC)電力為0.5kW之條件下，以氧的濺射氣體，形成25nm厚的第二氧化物半導體層。
然後，將基底設置於其中的氛圍設定為氮氛圍或乾空氣，以執行第二熱處理。在200℃至450℃下，執行第二熱處理。在第二熱處理中，執行加熱1至24小時。藉由第二熱處理，將第二氧化物半導體層晶化以及形成第二結晶氧化物半導體層148b(圖9C)。
在後續的處理中，根據實施例1以取得電晶體150。注意，在使用本實施例的情形中，包含電晶體150的通道形成之半導體層具有第一結晶氧化物半導體層148a和第二結晶氧化物半導體層148b的堆疊層結構。
第一結晶氧化物半導體層148a和第二結晶氧化物半導體層148b是非單晶且包含晶體(也稱為c軸對齊晶體(CAAC-OS))，當從a-b平面、表面、或介面的方向觀視時，其具有三角形或六角形原子配置，其中，金屬原子以層疊方式配置，或者，金屬原子與氧原子延著c軸以層疊方式配置，以及，a軸或b軸的方向在a-b平面中變化(晶體圍繞c軸旋轉)。
CAAC-OS不是單晶氧化物，但並非意指CAAC-OS僅由非晶成分組成。雖然CAAC-OS包含晶化部份(結晶部份)，在某些情形中，一結晶部份與另一結晶部份之間的邊界並不清楚。氮可以替代包含於CAAC-OS中的氧的部份。或者，包含CAAC-OS的氧化物中所包含的個別結晶部份的a-b平面(c軸)的法線可以在某方向上對齊(例如，垂直於包含CAAC-OS的氧化物形成於上的基底表面或是包含CAAC-OS的氧化物的表面之方向)。
CAAC-OS視其成分等而變成導體、或是絕緣體。CAAC視其成分等而使可見光透射或不透射。關於此CAAC的實施例，有形成為膜狀及從垂直於膜的表面或支撐基底的表面之方向觀視為具有三角或六角原子配置的材料，其中，當觀測膜的剖面時金屬原子以層疊方式配置或是金屬原子和氧原子(或氮原子)以層疊方式配置。
經由第二熱處理，氧從閘極絕緣層104供應至第一結晶氧化物半導體層148a和第二結晶氧化物半導體層148b，以致於降低第一結晶氧化物半導體層148a和第二 結晶氧化物半導體層148b中的氧不足。此外，以氛圍變成氧化氛圍而溫度維持的方式，在完成第二熱處理之後，較佳地執行熱處理。在氧氛圍中的熱處理能夠降低氧化物半導體中的氧不足。注意，在形成CAAC-OS之後的步驟中，可以執行降低氧不足的熱處理。
半導體層包含CAAC-OS的電晶體具有穩定的電特徵：當電晶體被光照射時或接受偏壓-溫度(BT)測試時，降低電晶體的臨界電壓的變化量。
本實施例能與任何其它實施例適當地結合實施。
(實施例3)
在本實施例中，將說明用於形成包含CAAC-OS的氧化物半導體之方法，其不同於實施例2中所述的方法。
首先，在閘極絕緣層104上形成厚度1nm至50nm的氧化物半導體。
在膜形成時的基底溫度是150℃至450℃，較佳的是200℃至350℃。執行沈積，並在150℃至450℃至範圍內，較佳地200℃至350℃，將基底加熱，因而防止濕氣(包含氫)等進入膜中。此外，形成包含晶體的氧化物半導體之CAAC-OS。
此外，較佳的是，在形成氧化物半導體之後，對基底101執行熱處理，使氫又從氧化物半導體釋放且含於閘極絕緣層104中的氧部份地擴散至氧化物半導體及閘極絕緣層104中的氧化物半導體的介面近處中。藉由熱處理以形 成包含更高晶性的CAAC-OS之氧化物半導體。
熱處理的溫度較佳的是使氫從氧化物半導體釋放且含於閘極絕緣層104中的氧部份地擴散至氧化物半導體中。所述溫度典型上高於或等於150℃且低於基底的應變點，較佳地高於或等於250℃且低於或等於450℃，又較佳地高於或等於300℃且低於或等於450℃。
在熱處理中，使用快速熱退火(RTA)設備。藉由使用RTA設備，假使加熱時間短時，以高於或等於基底的應變點之溫度，執行熱處理。結果，要形成結晶區的比例高於非晶區的比例之氧化物半導體層所耗費的時間能夠縮短。
在惰性氣體氛圍中，執行熱處理；典型地，在稀有氣體(例如氦、氖、氬、氙、或氪)氛圍或氮氛圍中，較佳地執行熱處理。或者，在氧氛圍或降壓氛圍中，執行熱處理。處理時間從3分鐘至24小時。隨著處理時間增加，氧化物半導體層中結晶區相對於非晶區的比例增加；但是，由於生產力降低，所以，比24小時長的熱處理不是較佳的。
經由上述步驟，形成CAAC-OS。
本實施例可以與任何其它實施例適當地結合。
(實施例4)
在本實施例中，將說明具有顯示功能半導體裝置(也稱為顯示裝置)之製造情形，其中，上述實施例中揭示的 電晶體用於像素部及驅動電路。當使用電晶體在與像素部相同的基底之上形成部分或全部的驅動器電路時，可獲得系統面板(system-on-panel)。
顯示裝置包含顯示元件。關於顯示元件，使用液晶元件(也稱為液晶顯示元件)或發光元件(也稱為發光顯示元件)。發光元件依其類別包含亮度受電流或電壓控制的元件，以及，依其類別具體地包含無機電場發光(EL)元件、有機EL元件、等等。此外，使用對比由電效應改變的顯示媒介，例如電子墨水。
此外，顯示裝置包含面板、及模組，在面板中密封有顯示元件，在模組中，包含控制器之IC等安裝於面板上。顯示裝置關於在顯示裝置的製程中完成顯示元件之前的元件基底的一模式，元件基底設有用於供應電流給眾多像素中的每一像素中的顯示元件之機構。具體而言，元件基底處於僅設有顯示元件的像素電極之狀態、形成要成為像素電極但尚未被蝕刻形成像素電極之導體膜的狀態、或任何其它狀態。
注意，在本說明書中的顯示裝置意指影像顯示裝置、顯示裝置、或光源(包含發光裝置)。此外，「顯示裝置」依其類別也包含下述模組：例如可撓印刷電路(FPC)、捲帶式自動接合(TAB)帶、或捲帶載體封裝(TCP)等連接器附著之模組；具有端部設有印刷線路板之TAB或TCP帶的模組；以及，具有以玻璃上晶片(COG)法直接安裝於顯示元件上的積體電路(IC)之模 組。
在本實施例中，將參考圖10A1、10A2及10B，說明半導體裝置的實施例之液晶顯示面板的外觀及剖面。圖10A1及10A2為液晶顯示面板的上視圖，其中，形成在第一基底4001上的電晶體4010和4011及液晶元件4013由密封劑4005密封於第一基底4001與第二基底4006之間。圖10B是圖10A1及10A2的M-N剖面視圖。
密封劑4005設置成圍繞設於第一基底4001上的像素部4002及掃描線驅動電路4004。第二基底4006設於像素部4002及掃描線驅動電路4004上。因此，像素部4002及掃描線驅動電路4004與液晶層4008一起由第一基底4001、密封劑4005、及第二基底4006密封。使用單晶半導體膜或多晶半導體膜而形成於分開製備之基底上的訊號線驅動電路4003安裝於一區域中，所述區域與第一基底4001上由密封劑4005圍繞的區域不同。
注意，對於分開形成的驅動電路之連接方法並無特別限定，可以使用COG方法、接線接合法、TAB法、等等。圖10A1顯示以COG法安裝訊號線驅動電路4003的實施例，圖10A2顯示以TAB法安裝訊號線驅動電路4003的實施例。
設於第一基底4001上的像素部4002及掃描線驅動電路4004包含多個電晶體。圖10B顯示包含於像素部4002中的電晶體4010以及包含於掃描線驅動電路4004中的電晶體4011。絕緣層4020、4021、及4022設於電晶體 4010和4011上。
使用通道形成於其中的半導體層包含上述任何實施例中所述的氧化物半導體之電晶體作為電晶體4010及電晶體4011。在本實施例中，電晶體4010和4011為n通道電晶體。
導體層4040設於與用於驅動電路中的電晶體4011中的氧化物半導體層的通道形成區重疊之部份絕緣層4022上。導體層4040設置在與氧化物半導體層的通道形成區重疊之位置，因而可以降低BT測試中電晶體4011的臨界電壓的變化量。導體層4040具有與電晶體4011的閘極電極層的電位相同或不同的電位，以及作為第二閘極電極層。或者，導體層4040的電位可為GND或0V，或者，導體層4040可處於浮動狀態。
導體層4040也能作為背閘極電極。背閘極電極設置成半導體層的通道形成區介於閘極電極與背閘極電極之間。背閘極電極由導體層形成且以類似於閘極電極的方式作用。藉由改變背閘極電極的電位，改變電晶體的臨界電壓。
使用與像素電極4030相同的材料且同時地地形成導體層4040。或者，選擇性地形成及蝕刻另一導體層，以致於形成導體層4040。導體層4040可以形成在絕緣層4022之下。此外，導體層4040可以形成至與電晶體4010的半導體層的通道形成區重疊。使用遮光材料形成的導體層4040可以作為遮光層。
此外，包含於液晶元件4013中的像素電極4030經由絕緣層4020、4021、及4022中的接觸孔而電連接至電晶體4010。液晶元件4013的對立電極4031形成於第二基底4006上。液晶元件4013相當於像素電極4030、對立電極4031、及液晶層4008彼此重疊的部份之區域。注意，像素電極層4030及對立電極層4031分別設有均作為對齊膜的絕緣層4032及絕緣層4033，以及，液晶層4008夾於電極層4030與對立電極層4031之間，而以絕緣層4032及絕緣層4033介於其間。
注意，第一基底4001與第二基底4006由玻璃、金屬(典型地，不銹鋼)、陶瓷、或塑膠形成。關於塑膠，可以使用玻璃纖維強化塑膠(FRP)板、聚氟乙烯(PVF)膜、聚酯膜、或丙烯酸樹脂膜。此外，可以使用具有鋁箔夾於PVF膜或聚酯膜之間的結構之板片。
間隔器4305是藉由選擇性地蝕刻絕緣膜而取得的柱狀間隔器，且設置成控制像素電極4030與對立電極4031之間的距離(胞間隙)。或者，可以使用球形間隔器。對立電極層4031電連接至形成於與電晶體4010相同的基底上之共同電位線。藉由使用共同連接部，對立電極層4031及共同電位線可以經由配置於成對基底之間的導電粒子而彼此電連接。注意，導電粒子包含於密封劑4005中。
或者，可以使用不需要對齊膜之呈現藍相位的液晶。藍相位是當膽固醇液晶的溫度增加時正好在膽固醇相位變 成各向等性相位之前產生的液晶相位之一。由於藍相位僅在相當狹窄的溫度範圍內產生，所以，以含有5重量%或更高的掌性劑之液晶成份用於液晶層4008，以增進溫度範圍。包含呈現藍相位的液晶及掌性劑的液晶成份具有1msec或更小的短響應時間，且具有光學各向等性，而不需要對齊處理，且視角相依性小。
注意，本實施例中所述的液晶顯示裝置是透射式液晶顯示裝置的實施例；但是，液晶顯示裝置可以應用至反射式液晶顯示裝置或是半透射式液晶顯示裝置。
在本實施例中，為了降低電晶體的表面不均勻度以及增進電晶體的可靠度，以保護層或作為平坦化絕緣層的絕緣層(絕緣層4020、絕緣層4021、及絕緣層4022)遮蓋電晶體。注意，保護層設置成防止例如有機物質、金屬物質、或濕氣等空氣中漂浮的雜質進入且較佳地為緻密膜。關於保護層，以濺射法形成氧化矽膜、氮化矽膜、氧氮化矽膜、氮氧化矽膜、氧化鋁膜、氮化鋁膜、氧氮化鋁膜、或氮氧化鋁膜中任意者的單層或堆疊層。在本實施例中，說明以濺射法形成保護層之實例；但是，對於方法並無特別限定，可以使用各種方法。
此處，以濺射法形成氧化矽膜作為絕緣層4020，以及，以濺射法形成氧化鋁膜作為絕緣層4021。
絕緣層4022形成為平坦化絕緣膜。使用例如聚醯亞胺、丙烯酸樹脂、苯環丁烯樹脂、聚醯胺、或環氧樹脂等具有耐熱性的有機材料以作為絕緣層4022。除了這些有 機材料之外，也能夠使用低介電常數材料(低k材料)、矽烷為基礎的樹脂、PSG(磷矽酸鹽玻璃)、BPSG(硼磷矽酸鹽玻璃)、等等。注意，藉由堆疊這些材料形成的眾多絕緣層，以形成絕緣層4022。
注意，矽烷為基礎的樹脂相當於包含使用矽烷為基材的材料作為初始材料而形成的Si-O-Si鍵之樹脂。矽烷為基礎的樹脂包含有機基(舉例而言，烷基或芳基)或氟基作為替代物。此外，有機基可以包含氟基。
對於絕緣層4022之形成方法並無特別限定，可以視其材料而使用任何下述方法：濺射法；CVD法；蒸鍍法；SOG法；旋轉塗敷法；浸漬法；噴灑塗著法；滴放法(例如噴墨法、網版印刷法、或偏離印刷法)。在使用材料溶液以形成絕緣層4022的情形中，與烘烤步驟同時執行半導體層的熱處理。絕緣層4022的烘烤步驟也作為半導體層的熱處理，因而有效率地製造半導體裝置。
以例如含有氧化鎢的氧化銦、含有氧化鎢的氧化銦鋅、含有氧化鈦的氧化銦、含有氧化鈦的銦錫氧化物、銦錫氧化物、銦鋅氧化物、或添加氧化矽之銦錫氧化物等透光導電材料，形成像素電極層4030及對立電極層4031。
包含導電高分子(也稱為導電聚合物)的導電成分可以用於像素電極4030及對立電極4031。使用導電成分形成的像素電極較佳地具有小於或等於10000歐姆/□的薄片電阻以及具有波長550nm的透射率為大於或等於70%。此外，包含於導電成份中的導電高分子的電阻率較佳 地小於或等於0.1Ω‧cm。
關於導電高分子，可以使用所謂的π電子共軛導電聚合物。舉例而言，可為聚苯胺或其衍生物、聚吡咯或其衍生物、聚噻吩或其衍生物、苯胺、吡咯、及噻吩之中的二或更多的共聚物或其衍生物。
此外，各種訊號及電位從可撓印刷電路(FPC)4018供應給分別形成的訊號線驅動電路4003、掃描線驅動電路4004、或像素部4002。
圖10A1、10A2、及10B顯示訊號線驅動電路4003分別地形成及安裝於第一基底4001上的實施例；但是，本實施例不限於此結構。可以分開地形成掃描線驅動電路，然後安裝，或是，僅有部分訊號線驅動電路或部份掃描線驅動電路分別地形成，然後安裝。
圖11顯示基底2600用於對應於半導體裝置的一模式之液晶顯示模組的實施例。
圖11顯示液晶顯示模組之實施例，其中，基底2600與對立基底2601藉由密封劑2602而彼此固定，以及，包含電晶體等的像素部2603、包含液晶層的顯示元件2604、及色層2605設於基底之間，以形成顯示區。色層2605是執行彩色顯示時所需的。在RGB系統中，對各別像素，設置對應於紅、綠、藍的各別色層。極化板2606和2607及散光板2613設於基底2600及對立基底2601之外面。光源包含冷陰極管2610及反射板2611。電路板2612經由可撓線路板2609連接至基底2600的佈線電路 部2608，以及，包含例如控制電路或電源電路等外部電路。極化板及液晶層相堆疊，以延遲板介於其間。
說明本實施例中所述液晶顯示裝置的實施例，其中，極化板設置於基底的較外表面上(觀視者側上)，以及，用於顯示元件的色層及電極層依序設置於基底的較內表面上；但是，極化板可以設置於基底的內表面上。極化板及色層的堆疊結構不限於本實施例，可以根據極化板和色層的材料或製程條件而適當地設置。此外，於需要時，可以設置作為黑基質的遮光膜。
對於液晶顯示模組，可以使用對絞向列(TN)模式、平面中切換(IPS)模式、邊緣場切換(FFS)模式、多域垂直對齊(MVA)模式、圖案化垂直對齊(PVA)模式、軸向對稱對齊微胞(ASM)模式、光學補償雙折射(OCB)模式、鐵電液晶(FLC)模式、抗鐵電液晶(AFLC)模式、橫向彎曲對齊(TBA)模式、等等。
經由上述製程，能夠製造作為半導體裝置之高度可靠的液晶顯示裝置。
在使用上述實施例中說明的電晶體製造方法以製造上述液晶顯示裝置的像素部中的電晶體之情形中，能夠抑制導因於各別像素的電晶體的臨界電壓之變異的顯示不均勻。
此外，藉由上述實施例中所述的薄膜電晶體的製造方法，製造液晶顯示裝置的驅動電路部中的電晶體，因而能夠實現驅動電路部中的薄膜電晶體的高速操作及省電。
注意，當使用發光元件以取代液晶元件時，能夠取得不需要光源或極化板及耗電低的自發光顯示裝置。以無機EL元件或有機EL元件取代圖10A1、10A2、及10B中的液晶面板中的液晶元件4013，取得自發光顯示裝置。
在有機EL元件中，藉由施加電壓至發光元件，電子及電洞分別從電極對注入含有發光有機化合物的層，以及，電流流通。然後，載子(電子及電洞)復合，以致於發光。歸因於此機制，此發光元件稱為電流激發發光元件。
無機EL元件根據它們的元件結構而分成散佈型無機EL元件及薄膜型無機EL元件。散佈型無機EL元件具有發光層，其中，發光材料的粒子散佈於結合劑中，以及，其發光機制是利用施子能階與受子能階之施子-受子復合型發光。薄膜型無機EL元件具有一結構，在結構中，發光層夾於介電層之間，介電層又夾於電極之間，以及，其發光機制是使用金屬離子之內殼電子跳遷之局部型發光。
為了從發光元件取出發射的光，成對的電極中至少之一是透明的。然後，電晶體及發光元件形成於基底上。發光元件可以具有任何下述結構：頂部發光型結構，其中，經由與基底相反的表面取出光；底部發光型結構，其中，經由基底側上的表面取出發光；或者，雙發光結構，其中，經由基底側上的表面及與基底相反的表面取出發光。
舉例而言，有機EL元件是發光有機化合物層夾在至少成對電極之間且有機化合物層一般具有堆疊層結構之元 件。舉例而言，有機化合物層具有堆疊層結構，其中，電洞注入層、電洞傳輸層、發光層、及電子-傳輸層依序堆疊於成對電極(像素電極及對立電極)之間，或者電洞注入層、電洞傳輸層、發光層、電子-傳輸層、及電子注入層依序堆疊於其間。此外，發光層可以摻雜磷光顏料等等。包含於EL元件中的每一層可以由低分子量材料或高分子量材料形成。
在主動液晶顯示裝置中，液晶元件可以由每一像素中的一電晶體控制，而在發光元件規劃像素的情形中，較佳的是在發光元件中流動的電流由二或更多電晶體適當地控制。注意，任何上述實施例中所述的電晶體可以作為電晶體。
依此方式，藉由使用本發明的一實施例之製造方法所製造的電晶體，取得具有高顯示品質、高可靠度、及低耗電的顯示裝置。
本實施例能與任何其它實施例中所述的結構適當地結合實施。
(實施例5)
在本實施例中，將說明本發明的一實施例之液晶顯示裝置的典型驅動方法，以操作液晶的某些模式為例說明。關於液晶顯示裝置中的液晶驅動方法，有電壓垂直地施加至基底的垂直電場法、以及電壓水平地施加至基底的水平電場法。
首先，圖12A1及12A2是剖面視圖，顯示TN模式液晶顯示裝置的像素結構。
包含顯示元件的層3100被固持在設置成彼此面對的第一基底3101與第二基底3102之間。第一極化板3103形成在第一基底3101側上，第二極化板3104形成在第二基底3102側上。第一極化板3103的吸收軸及第二極化板3104的吸收軸以交錯的尼科(Nicol)狀態配置。
雖然未顯示，背照光等等設在第二極化板3104之外。第一電極3108設在第一基底3101之上，第二電極3109設在第二基底3102之上。在與背照光相反側(亦即，在觀視側)上的第一電極3108形成為具有透光性。
在具有此結構的液晶顯示裝置處於正常白模式的情形中，電壓施加於第一電極3108與第二電極3109之間(稱為垂直電場法)，如圖12A1中所示般，液晶分子3105垂直地對齊。因此，來自背照光的光無法通過第一極化板3103，造成黑顯示。
當無電壓施加在第一電極3108與第二電極3109之間時，如圖12A2中所示般，液晶分子3105水平地對齊且在平面上對絞。結果，來自背照光的光通過第一極化板3103，導致白顯示。此外，施加於第一電極3108與第二電極3109之間的電壓調整使灰階成為可能。依此方式，顯示預定影像。
一旦設置濾色器，即能執行全彩顯示。濾色器可以設於第一基底3101側上或是第二基底3102側上。
已知的液晶材料可以用於TN模式液晶顯示裝置。
圖12B1及12B2是剖面視圖，顯示VA模式液晶顯示裝置的像素結構。在VA模式中，當無電場時，液晶分子3105對齊成垂直於基底。
如圖12A1及12A2中所示般，第一電極3108設於第一基底3101上，第二電極3109設於第二基底3102上。在與背照光相反側(亦即，在觀視側)上的第一電極3108形成為具有透光性。第一極化板3103形成在第一基底3101側上，第二極化板3104形成在第二基底3102側上。第一極化板3103的吸收軸及第二極化板3104的吸收軸以交錯尼科(Nicol)狀態配置。
在具有此結構的液晶顯示器中，當電壓施加在第一電極3108與第二電極3109(垂直電場法)之間時，液晶分子3105如圖12B1中所示般水平地對齊。因此，來自背照光的光通過第一極化板3103，導致白顯示。
當無電壓施加在第一電極3108與第二電極3109之間時，如圖12B2中所示般，液晶分子3105垂直地對齊。結果，由第二極化板3104偏振的來自背照光的光通過胞而未受液晶分子3105的雙折射影響。因此，來自背照光的偏振光無法通過第一極化板3103，導致黑顯示。此外，施加於第一電極3108與第二電極3109之間的電壓調整使灰階成為可能。依此方式，顯示預定影像。
一旦設置濾色器，即能執行全彩顯示。濾色器可以設於第一基底3101側上或是第二基底3102側上。
圖12C1及12C2是剖面視圖，顯示MVA模式液晶顯示裝置的像素結構。MVA模式是一像素被分割成眾多部份之方法，這些部份具有不同的液晶分子3105的對齊方向且彼此補償視角相依性。如圖12C1中所示般，在MVA模式中，橫剖面是三角形的凸部3158設在第一電極3108上，橫剖面是三角形的突出3159設在用於控制對齊的第二電極3109上。注意，突出以外的結構與VA模式中的結構是通用的。
如圖12C1中所示般，當電壓施加在第一電極3108與第二電極3109(垂直電場法)之間時，液晶分子3105對齊，以致於液晶分子3105的長軸實質上垂直於凸部3158及3159的表面。因此，來自背照光的光通過第一極化板3103，導致白顯示。
當無電壓施加在第一電極3108與第二電極3109之間時，如圖12C2中所示般，液晶分子3105水平地對齊。結果，來自背照光的光無法通過第一極化板3103，導致黑顯示。此外，施加於第一電極3108與第二電極3109之間的電壓調整使灰階成為可能。依此方式，顯示預定影像。
一旦設置濾色器，即能執行全彩顯示。濾色器可以設於第一基底3101側上或是第二基底3102側上。
將參考圖15A及15B，說明MVA模式液晶顯示裝置的結構的另一實施例。圖15A是上視圖，顯示MVA模式液晶顯示裝置的像素結構。圖15B是圖15A的V-X部份的剖面視圖。注意，在15A中，為了易於瞭解，未顯示第 二電極3109b、第二電極3109c、及凸部3158，但是第二電極3109a的說明除外。如圖15A所示，第二電極3109a、第二電極3109b、及第二電極3109c形成為犬腿狀的彎曲圖案。如圖15B所示，絕緣層3162及絕緣層3163是對齊膜，分別形成於第二電極3109a、3109b、及3109c上以及第一電極3108上。凸部3158形成於第一電極3108上且與第二電極3109b重疊。
圖13A1及13A2是剖面視圖，顯示OCB模式液晶顯示裝置的像素結構。在OCB模式中，液晶分子3105對齊以致於補償液晶層中的視角相依性(彎曲對齊)。
如圖12A1、12A2、12B1、12B2、12C1、及12C2中所示般，第一電極3108設在第一基底3101上，第二電極3109設於第二基底3102上。在與背照光相反側(亦即，在觀視側)上的第一電極3108形成為具有透光性。第一極化板3103形成在第一基底3101側上，第二極化板3104形成在第二基底3102側上。第一極化板3103的吸收軸及第二極化板3104的吸收軸以交錯尼科(Nicol)狀態配置。
在具有此結構的液晶顯示裝置中，當電壓施加在第一電極3108與第二電極3109(垂直電場法)之間時，如圖13A1中所示般執行黑顯示。此時，如圖13A1中所示般，液晶分子3105垂直地對齊。因此，來自背照光的無法光通過第一極化板3103，導致黑顯示。
當無電壓施加在第一電極3108與第二電極3109之間 時，如圖13A2中所示般，液晶分子3105處於彎曲對齊狀態。結果，來自背照光的光通過第一極化板3103，導致白顯示。此外，施加於第一電極3108與第二電極3109之間的電壓調整使灰階成為可能。依此方式，顯示預定影像。
一旦設置濾色器，即能執行全彩顯示。濾色器可以設於第一基底3101側上或是第二基底3102側上。
在OCB模式中，由於液晶分子3105的對齊能夠補償液晶層中的視角相依性。此外，藉由包含極化器之成對的堆疊層，能夠增加對比比例。
圖13B1及13B2是剖面視圖，顯示FLC模式液晶顯示裝置及AFLC模式液晶顯示裝置的像素結構。
如圖12A1、12A2、12B1、12B2、12C1、及12C2中所示般，第一電極3108設在第一基底3101上，第二電極3109設於第二基底3102上。在與背照光相反側(亦即，在觀視側)上的第一電極3108形成為具有透光性。第一極化板3103形成在第一基底3101側上，第二極化板3104形成在第二基底3102側上。第一極化板3103的吸收軸及第二極化板3104的吸收軸以交錯尼科(Nicol)狀態配置。
在具有此結構的液晶顯示裝置中，當電壓施加在第一電極3108與第二電極3109(垂直電場法)之間時，液晶分子3105在偏離摩擦方向的方向上水平地對齊。因此，來自背照光的光通過第一極化板3103，導致白顯示。
當無電壓施加在第一電極3108與第二電極3109之間時，如圖13B2中所示般，液晶分子3105延著摩擦方向水平地對齊。結果，來自背照光的光無法通過第一極化板3103，導致黑顯示。此外，施加於第一電極3108與第二電極3109之間的電壓調整使灰階成為可能。依此方式，顯示預定影像。
一旦設置濾色器，即能執行全彩顯示。濾色器可以設於第一基底3101側上或是第二基底3102側上。
已知的液晶材料可以用於FLC模式液晶顯示裝置及AFLC液晶顯示裝置。
圖14A1及14A2是剖面視圖，均顯示IPS模式液晶顯示裝置的像素結構。在IPS模式中，藉由僅設於一基底上的電極的水平電場，液晶分子3105相對於基底而在平面上旋轉。
IPS模式特徵在於液晶由設於一基底上的成對電極控制。亦即，成對電極3150和3151設於第二基底3102上。成對電極3150和3151較佳地具有透光性。第一極化板3103形成在第一基底3101側上，第二極化板3104形成在第二基底3102側上。第一極化板3103的吸收軸及第二極化板3104的吸收軸以交錯尼科(Nicol)配置。
在具有此結構的液晶顯示裝置中，當電壓施加在成對的電極3150與3151之間時，如圖14A1所示般，液晶分子3105延著偏離摩擦方向的電力線對齊。結果，來自背照光的光通過第一極化板3103，導致白顯示。
只要電壓未施加在成對電極3150與3151之間時，如圖14A2中所示般，液晶分子3105延著摩擦方向水平地對齊。結果，來自背照光的光無法通過第一極化板3103，顯示黑色。此外，施加於成對電極3150與3151之間的電壓調整使灰階成為可能。依此方式，顯示預定影像。
一旦設置濾色器，即能執行全彩顯示。濾色器可以設於第一基底3101側上或是第二基底3102側上。
圖16A至16C均顯示IPS模式中使用的成對電極3150和3151之實施例。如圖16A至16C的上視圖中所示般，交錯地形成成對電極3150和3151。在圖16A中，電極3150a和3151a具有波浪狀。在圖16B中，電極3150b和3151b均具有梳狀且彼此部份地重疊。在圖16C中，電極3150c及3151c具有梳狀，其中，這些電極彼此交錯。
圖14B1及14B2是剖面視圖，均顯示FFS模式的液晶顯示裝置的像素結構。FFS模式也是與IPS模式般為垂直電場型，且具有如圖14B1及14B2中所示之電極3151形成於電極3150上而以絕緣膜設於其間的結構。
成對電極3150和3151較佳地具有透光性。第一極化板3103形成在第一基底3101側上，第二極化板3104形成在第二基底3102側上。第一極化板3103的吸收軸及第二極化板3104的吸收軸為交錯尼科(Nicol)配置。
在具有此結構的液晶顯示裝置中，當電壓施加在成對的電極3150與3151之間時，如圖14B1所示般，液晶分子3105延著偏離摩擦方向的電力線對齊。結果，來自背 照光的光通過第一極化板3103，顯示白色。
只要電壓未施加在成對電極3150與3151之間時，如圖14B2中所示般，液晶分子3105延著摩擦方向水平地對齊。結果，來自背照光的光無法通過第一極化板3103，顯示黑色。此外，施加於成對電極3150與3151之間的電壓調整使灰階成為可能。依此方式，顯示預定影像。
一旦設置濾色器，即能執行全彩顯示。濾色器可以設於第一基底3101側上或是第二基底3102側上。
圖17A至17C均顯示FFS模式中使用的成對電極3150和3151之實施例。如圖17A至17C的上視圖中所示般，電極3151在電極3150上形成為各種圖案。在圖17A中，在電極3150a上的3151a具有彎曲犬腿狀。在圖17B中，在電極3150b上的電極3151b均具有梳狀，其中，這些電極彼此交錯。在圖17C中，在電極3150c上的電極3151c具有梳狀。
已知的材料可以用於IPS模式及FFS模式的液晶材料。或者，可以使用呈現藍相位的液晶。
可以使用例如PVA模式、ASM模式、或TBA模式等其它液晶模式。
本實施例與其它實施例中所述的結構適當地結合實施。
(實施例6)
在本實施例中，參考圖18A及18B，說明本發明的一 實施例之保護電路。
能夠應用至保護電路的電路實例顯示於圖18A中。保護電路997包含電晶體970a和970b，它們是n通道電晶體。電晶體970a和970b的每一閘極端連接至每一汲極端而具有類似二極體的特徵。任何上述實施例中揭示的電晶體可以作為電晶體970a和970b。
電晶體970a的第一端(閘極)及第三端(汲極)電連接至第一佈線945，電晶體970a的第二端(源極)電連接至第二佈線960。電晶體970b的第一端(閘極)及第三端(汲極)電連接至第二佈線960，電晶體970b的第二端(源極)電連接至第一佈線945。亦即，圖18A中所示的保護電路包含二電晶體，二電晶體的整流方向彼此相反且每一電晶體連接第一佈線945及第二佈線960。換言之，保護電路在第一佈線945與第二佈線960之間包含整流方向從第一佈線945至第二佈線960的電晶體以及整流方向從第二佈線960至第一佈線945的電晶體。
在上述保護電路中，當第二佈線960因靜電等而被正地或負地充電時，電流在充電被抵銷的方向上流動。舉例而言，當第二佈線960被正地充電時，電流在正電荷被釋放至第一佈線945的方向上流動。歸因於此操作，能夠防止連接至帶電的第二佈線960之電路或元件靜電崩潰或故障。在帶電的第二佈線960與另一佈線交錯而以絕緣層介於其間的結構中，此操作能夠進一步防止絕緣層的介電質崩潰。
注意，保護電路不限於上述結構。舉例而言，可以使用一結構，其中，整流方向從第一佈線945至第二佈線960的眾多電晶體與整流方向從第二佈線960至第一佈線945的眾多電晶體相連接。此外，使用奇數的電晶體以配置保護電路。
舉例說明之圖18A中所示的保護電路可以應用至各種用途。舉例而言，第一佈線945作為顯示裝置的共同佈線，第二佈線960作為眾多訊號線中之一，以及，保護電路設於其間。連接至設有保護電路的訊號線之像素電晶體受保護而免於例如導因於帶電佈線的靜電崩潰、臨界電壓偏移等故障。注意，保護電路能夠應用至顯示裝置以外的半導體裝置。
接著，將說明保護電路997形成於基底上的實施例。圖18B中顯示保護電路997的上視圖之實施例。
電晶體970a包含閘極電極911a和半導體層，半導體層包含與閘極電極911a重疊的通道形成區913。閘極電極911a電連接至第一佈線945。電晶體970a的源極電極電連接至第二佈線960且其汲極電極經由接觸孔926a而電連接至電極930a。電極930a經由接觸孔925a而電連接至第一佈線945。亦即，電晶體970a的閘極電極911a經由電極930a而電連接至其汲極電極。
電晶體970b包含閘極電極911b和半導體層，半導體層包含與閘極電極911b重疊的通道形成區914。閘極電極911b經由接觸孔925b而電連接至電極930b。電晶體 970b的源極電極經由第一電極915a和電極930a而電連接至第一佈線945。電晶體970b的汲極電極電連接至第二佈線960。第二佈線960經由接觸孔926b而電連接至電極930b。亦即，電晶體970b的閘極電極911b經由電極930b而電連接至其汲極電極。
為了降低經由接觸孔而彼此連接的電極與佈線之間的接觸電阻，接觸孔925a、925b、92ba、926b較佳地具有更大的面積或是接觸孔的數目較佳地增加。
當本實施例中揭示的保護電路應用至顯示裝置時，使用與顯示裝置的像素電極相同的層，形成電極930a和電極930b。
本實施例能與任何其它實施例適當地結合。
(實施例7)
圖19A顯示包含於半導體裝置中的記憶元件(於下也稱為記憶胞)的電路圖的實施例。記憶胞包含電晶體1160及電晶體1162，電晶體1160的通道形成區由氧化物半導體以外的材料形成，電晶體1162的通道形成區由氧化物半導體形成。
根據任何上述實施例，製造通道形成區由氧化物半導體形成的電晶體1162。
如圖19A所示，電晶體1160的閘極電極電連接至電晶體1162的源極電極和汲極電極中之一。第一佈線SL(第1線，也稱為源極線)電連接至電晶體1160的源極 電極。第二佈線BL(第2線，也稱為位元線)電連接至電晶體1160的汲極電極。第三佈線S1(第3線，也稱為第一訊號線)電連接至電晶體1162的源極電極和汲極電極。第四佈線S2(第4線，也稱為第二訊號線)電連接至電晶體1162的閘極電極。
通道形成區由例如單晶矽等氧化物半導體以外的材料形成的電晶體1160能夠以足夠的高速操作。因此，藉由使用電晶體1160，能夠高速地讀取儲存的內容等等。通道形成區由氧化物半導體形成的電晶體1162特徵在於其小的關閉狀態電流。因此，當電晶體1162關閉時，電晶體1160的閘極電極的電位能夠很長時間地固持。
藉由利用電晶體1160的閘極電極的電位被固持的特徵，能夠如下所述地寫入、固持、及讀取資料。
首先，將說明資料的寫入及固持。首先，第四佈線S2的電位被設定於使電晶體1162開啟的電位，以致於電晶體1162開啟。如此，第三佈線S1的電位供應至電晶體1160的閘極電極(佈線)。之後，第四佈線S2的電位被設定於使電晶體1162關閉的電位，以致於電晶體1162關閉，因此，電晶體1160的閘極電極的電位被固持(固持)。
由於電晶體1162的關閉狀態電流小，所以，電晶體1160的閘極電極的電位長時間地固持。舉例而言，當電晶體1160的閘極電極的電位是使電晶體1160處於開啟狀態的電位時，電晶體1160的開啟狀態長時間地固持。此 外，當電晶體1160的閘極電極的電位是使電晶體1160處於關閉狀態的電位時，電晶體1160的關閉狀態長時間地固持。
其次，將說明資料的讀取。當在電晶體1160的開啟狀態或關閉狀態如上所述般固持之狀態中，預定電位(低於第二佈線的電位之電位)供應至第一佈線SL時，第二佈線BL的電位視電晶體1160的開啟狀態或關閉狀態而變。舉例而言，當電晶體1160處於開啟狀態時，第二佈線BL的電位降低而變成較接近第一佈線SL的電位。另一方面，當電晶體1160處於關閉狀態時，第二佈線BL的電位未改變。
依此方式，在資料被固持的狀態下，第二佈線BL的電位與預定電位彼此比較，因而讀出資料。
然後，將說明資料的重寫。以類似於資料的寫入及固持的方式，執行資料的重寫。亦即，第四佈線S2的電位設定在電晶體1162開啟的電位，以致於電晶體1162開啟。因此，第三佈線S1的電位(用於新資料的電位)供應至電晶體1160的閘極電極。之後，第四佈線S2的電位設定在使電晶體1162關閉的狀態，以致於電晶體1162關閉，因此將新資料固持。
在根據所揭示的發明之記憶胞中，如上所述般，資料能由另一資料寫入直接重寫。基於此理由，快閃記憶體等所需的抹拭操作並不需要，以致於能夠抑制導因於抹拭操作之操作速度降低。換言之，能夠實現包含記憶胞的半導 體裝置的高速操作。
圖19B是電路圖，顯示圖19A中所示的記憶胞的說明實施例。
圖19B中所示的記憶胞1100包含第一佈線SL(源極線)、第二佈線BL(位元線)、第三佈線S1(第一訊號線)、第四佈線S2(第二訊號線)、第五佈線WL(字線)、電晶體1164(第一電晶體)、電晶體1161(第二電晶體)、及電晶體1163(第三電晶體)。在電晶體1163和1164中的每一電晶體中，通道形成區由氧化物半導體以外的材料形成，以及，在電晶體1161中，通道形成區由氧化物半導體形成。
此處，電晶體閘極1164的閘極電極電連接至電晶體1161的源極電極和汲極電極中之一。此外，第一佈線SL電連接至電晶體1164的源極電極，電晶體1164的汲極電極電連接至電晶體1163的源極電極。第二佈線BL電連接至電晶體1163的汲極電極，第三佈線S1電連接至電晶體1161的源極電極和汲極電極中的另一電極。第四佈線S2電連接至電晶體1161的閘極電極，第五佈線WL電連接至電晶體1163的閘極電極。
接著，將具體說明電路的操作。
當資料寫入至記憶胞1100時，第一佈線SL設定於0V，第五佈線WL設定於0V，第二佈線BL設定於0V，第四佈線S2設定於2V。第三佈線S1設定於2V以將資料「1」寫入，以及設定於0V以將資料「0」寫入。此時， 電晶體1163處於關閉狀態及電晶體1161處於開啟狀態。注意，為了完成寫入，在第三佈線S1的電位改變之前，第四佈線S2設定於0V，以致於電晶體1161關閉。
結果，連接至電晶體1164的閘極電極之節點(稱為節點A)的電位在資料「1」寫入後設定於約2V，在資料「0」寫入後設定於約0V。對應於第三佈線S1的電位之電荷累積在節點A；由於電晶體1161的關閉狀態電流小，所以，電晶體1164的閘極電極的電位長時間地固持。
當從記憶胞讀取資料時，第一佈線SL設定於0V，第五佈線WL設定於2V，第四佈線S2設定於0V，第三佈線S1設定於0V，連接至第二佈線BL的讀取電路設定於操作狀態。此時，電晶體1163處於開啟狀態及電晶體1161處於關閉狀態。
當資料「0」已寫入時電晶體1164處於關閉狀態，亦即，節點A設定於約0V，以致於第二佈線BL與第一佈線SL之間的電阻高。另一方面，當資料「1」已寫入時電晶體1164處於開啟狀態，亦即，節點A設定於約2V，以致於第二佈線BL與第一佈線SL之間的電阻低。讀取電路根據記憶胞的電阻狀態以讀取資料「0」及資料「1」。在寫入時第二佈線BL設定於0V；但是，其可以處於浮動狀態或是充電至具有高於0V的電位。第三佈線S1在讀取時設定於0V；但是，其可以處於浮動狀態或是充電至具有高於0V的電位。
注意，為了便於說明而定義資料「1」及資料「0」，它們可以互換。此外，上述操作電壓為舉例說明。操作電壓設定成電晶體1164在資料「0」的情形中關閉以及在資料「1」的情形中開啟，電晶體1161在寫入時開啟以及在寫入時除外的週期中關閉，電晶體1163在讀取時開啟。也可以使用週邊邏輯電路的電源電位VDD以取代2V。
在本實施例中，為了易於瞭解，說明具有最小儲存單元(1位元)的記憶胞；但是，記憶胞的結構不限於此。也能夠製造更開發的半導體裝置，其具有眾多彼此適當地連接的記憶胞。舉例而言，藉由使用一個以上的上述記憶胞，能夠製造非及(NAND)型或非或(NOR)型半導體裝置。寫入結構不限於圖19A或19B中的結構且能適當地改變。
圖20是根據本發明的一實施例之半導體裝置的方塊電路圖。半導體裝置具有m×n位元的記憶容量。
圖20中所示的半導體裝置包含m條第四佈線S2、m條第五佈線WL、n條第二佈線BL、n條第三佈線S1、記憶胞陣列1110、及例如連接至第二佈線BL及第三佈線S1的驅動電路1111、連接至第四佈線S2及第五佈線WL的驅動電路1113、及讀取電路1112等週邊電路，在記憶胞陣列1110中，眾多記憶胞1100(1,1)至1100(m,n)以m列乘以n行的矩陣配置(m及n均為自然數)。更新電路等可以設置作為另一週邊電路。
記憶胞1100(i,j)被視為記憶胞的典型實施例。此 處，記憶胞1100(i,j)(i是大於或等於1且小於或等於m的整數，j是大於或等於1且小於或等於n的整數)連接至第二佈線BL(j)、第三佈線S1(j)、第四佈線S2(j)、第五佈線WL(i)、及第一佈線SL。第一佈線電位Vs供應至第一佈線SL。第二佈線BL(1)至BL(n)及第三佈線S1(1)至S1(n)連接至讀取電路1112及驅動電路1111，讀取電路1112及驅動電路1111係連接至第二佈線BL和第三佈線S1。第五佈線WL(1)至WL(m)以及第四佈線S2(1)至S2(m)連接至驅動電路1113，驅動電路1113係連接至第四佈線S2和第五佈線WL。
將說明圖20中所示的半導體裝置的操作。在此結構中，每列地寫入及讀取資料。
當資料寫入第i列的記憶胞1100(i,1)至1100(i,n)時，第一佈線SL的電位Vs設定於0V，第五佈線WL(i)設定於0V，第二佈線BL(1)至BL(n)設定於0V，以及第四佈線S2(i)設定於2V。此時，電晶體1161開啟。在第三佈線S1(1)至S1(n)之中，被寫入資料「1」的行中的第三佈線設定於2V，被寫入資料「0」的行中的第三佈線設定於0V。注意，為了完成寫入，在第三佈線S1(1)至S1(n)的電位被改變之前，第四佈線S2(i)設定於0V，以致於電晶體11161關閉。此外，第五佈線WL(i)以外的第五佈線WL以及第四佈線S2(i)以外的第四佈線S2設定於0V。
結果，連接至已被寫入資料「1」的記憶胞中的電晶體1164的閘極電極之節點(稱為節點A)的電位設定於約2V，以及，已被寫入資料「0」的記憶胞中的電節點A的電位設定於約0V。非被選取的記憶胞的節點A的電位不改變。
當從第i列的記憶胞1100(i,1)至1100(i,n)讀取資料時，第一佈線SL的電位Vs設定於0V，第五佈線WL(i)設定於2V，第四佈線S2(i)設定於0V，第三佈線S1(1)至S1(n)設定於0V，連接至第二佈線BL(1)至BL(n)的讀取電路設定於操作狀態。舉例而言，根據記憶胞的電阻狀態差異，讀取電路讀取資料「0」或資料「1」。注意，第五佈線WL(i)以外的第五佈線WL以及第四佈線S2(i)以外的第四佈線S2設定於0V。在寫入時第二佈線BL設定於0V；但是，其可以處於浮動狀態或是被充電成具有高於0V的電位。在讀取時第三佈線S1設定於0V；但是，其可以處於浮動狀態或是被充電成具有高於0V的電位。
注意，為了便於說明而定義資料「1」及資料「0」，它們可以互換。此外，上述操作電壓為舉例說明。操作電壓設定成電晶體1164在資料「0」的情形中關閉以及在資料「1」的情形中開啟，電晶體1161在寫入時開啟以及在寫入時除外的週期中關閉，電晶體1163在讀取時開啟。也可以使用週邊邏輯電路的電源電位VDD以取代2V。
本實施例可以與任何其它實施例適當地結合實施。
(實施例8)
在本實施例中，將顯示包含電容器的記憶胞之電路圖的實施例。圖21A中所示的記憶胞1170包含第一佈線SL、第二佈線BL、第三佈線S1、第四佈線S2、第五佈線WL、電晶體1171(第一電晶體)、電晶體1172(第二電晶體)、及電容器1173。在電晶體1171中，通道形成區由氧化物半導體以外的材料形成，以及，在電晶體1172中，通道形成區由氧化物半導體形成。
此處，電晶體閘極1171的閘極電極、電晶體1172的源極電極和汲極電極中之一、以及電容器1173的一電極彼此電連接。此外，第一佈線SL及電晶體1171的源極電極彼此電連接。第二佈線BL及電晶體1171的汲極電極彼此電連接。第三佈線S1及電晶體1172的源極電極和汲極電極中的另一電極彼此電連接。第四佈線S2及電晶體1172的閘極電極彼此電連接。第五佈線WL及電容器1173的另一電極彼此電連接。
接著，將具體說明電路的操作。
當資料寫入至記憶胞1170時，第一佈線SL設定於0V，第五佈線WL設定於0V，第二佈線BL設定於0V，第四佈線S2設定於2V。第三佈線S1設定於2V以將資料「1」寫入，以及設定於0V以將資料「0」寫入。此時，電晶體1172關閉。注意，為了完成寫入，在第三佈線S1的電位改變之前，第四佈線S2設定於0V，以致於電晶體 1172關閉。
結果，連接至電晶體1171的閘極電極之節點(稱為節點A)的電位在資料「1」寫入後設定於約2V，在資料「0」寫入後設定於約0V。
當從記憶胞1170讀取資料時，第一佈線SL設定於0V，第五佈線WL設定於2V，第四佈線S2設定於0V，第三佈線S1設定於0V，連接至第二佈線BL的讀取電路設定於操作狀態。此時，電晶體1172關閉。
將說明第五佈線WL設定於2V的情形中電晶體1171的狀態。決定電晶體1171的節點A的電位視第五佈線WL與節點A之間的電容C1、以及電晶體1171的閘極電極與電晶體1171的源極和汲極電極之間的電容C2而定。
注意，在讀取時第三佈線S1設定於0V；但是，其可以處於浮動狀態或是充電至具有高於0V的電位。為了便於說明而定義資料「1」及資料「0」，它們可以互換。
在寫入時第三佈線S1的電位可以從資料「0」及資料「1」的電位選取，只要在寫入之後電晶體1172關閉以及在第五佈線WL的電位設定於0V的情形中電晶體1171處於關閉狀態即可。在讀取時第五佈線WL的電位設定成電晶體1171在資料「0」的情形中關閉以及在資料「1」的情形中開啟。此外，電晶體1171的臨界電壓為舉例說明。只要電晶體1171能以上述方式操作，電晶體1171可以具有任何臨界電壓。
將參考圖21B，說明NOR型半導體記憶體裝置，其 中，使用包含電容器的記憶胞及具有第一閘極電極和第二閘極電極(背閘極電極)的選取電晶體。
圖21B中所示的根據本發明的一實施例之半導體裝置包含記憶胞陣列，記憶胞陣列包含眾多以I列(I是2或更大的自然數)及J行(J是自然數)的矩陣配置之記憶胞。
圖21B中所示的記憶胞陣列包含眾多以i列(i是3或更大的自然數)及j行(j是3或更大的自然數)的矩陣配置之記憶胞1180、i字線WL(字線WL_1至WL_i)、i電容器線CL(電容器線CL_1至CL_i)、i閘極線BGL(閘極線BGL_1至BGL_i)、j位元線BL(位元線BL_1至BL_j)、以及源極線SL。
此外，眾多記憶胞1180中的每一記憶胞(也稱為記憶胞1180(M,N))(注意，M是大於或等於1且小於或等於i的自然數，N是大於或等於1且小於或等等於j的自然數)包含電晶體1181(M,N)、電容器1183(M,N)、及電晶體1182(M,N)。
注意，在半導體記憶體裝置中，電容器包含第一電容器電極、第二電容器電極、及與第一電容器電極和第二電容器電極重疊的介電層。電荷根據施加於第一電容器電極與第二電容器電極之間的電壓而累積在電容器中。
電晶體1181(M,N)是n通道電晶體，其具有源極電極、汲極電極、第一閘極電極、及第二閘極電極。注意，在本實施例中的半導體記憶體裝置中，電晶體1181不一 定需要是n通道電晶體。
電晶體1181(M,N)的源極電極和汲極電極中之一連接至位元線BL_N。電晶體1181(M,N)的第一閘極電極連接至字線WL_M。電晶體1181(M,N)的第二閘極電極連接至閘極線BGL_M。根據電晶體1181(M,N)的源極電極和汲極電極中之一連接至位元線BL_N的結構，可以從記憶胞中選擇性地讀取資料。
電晶體1181(M,N)作為記憶胞1180(M,N)中的選取電晶體。
關於電晶體1181(M,N)，使用通道形成區由氧化物半導體形成的電晶體。
電晶體1182(M,N)是p通道電晶體。注意，在本實施例中的半導體記憶體裝置中，電晶體1182不一定需要是p通道電晶體。
電晶體1182(M,N)的源極電極和汲極電極之一連接至源極線SL。電晶體1182(M,N)的源極電極和汲極電極之中另一電極連接至位元線BL_N。電晶體1182(M,N)的閘極電極連接至電晶體1181(M,N)的源極電極和汲極電極之另一電極。
電晶體1182(M,N)作為記憶胞1180(M,N)中的輸出電晶體。關於電晶體1182(M,N)，舉例而言，使用通道形成區由單晶矽形成的電晶體。
電容器1183(M,N)的第一電容器電極連接至電容器線CL_M。電容器1183(M,N)的第二電容器電極連接至 電晶體1181(M,N)的源極電極和汲極電極中之另一電極。注意，電容器1183(M,N)作為儲存電容器。
字線WL_1至WL_i的電壓由例如包含解碼器的驅動電路控制。
位元線BL_1至BL_i的電壓由例如包含解碼器的驅動電路控制。
電容器線CL_1至CL_i的電壓由例如包含解碼器的驅動電路控制。
閘極線BGL_1至BGL_i的電壓由例如閘極線驅動電路控制。
舉例而言，使用包含二極體及第一電容器電極電連接至二極體的陽極和閘極線BGL的電容器之電路，形成閘極線驅動電路。
藉由調整電晶體1181的第二閘極電極的電壓，調整電晶體1181的臨界電壓。因此，藉由調整作為選取電晶體的電晶體1181的臨界電壓，能使處於關閉狀態中的電晶體1181的源極電極和汲極電極之間流動的電流極度小。因此，能使記憶體電路中的資料固持週期更長。此外，能使寫入及讀取資料所需的電壓低於習知的半導體裝置所需的電壓；因而能降低耗電。
本實施例能與任何其它實施例適當地結合實施。
(實施例9)
在本實施例中，將參考圖22A及22B，說明使用上述 實施例中所述的電晶體之半導體裝置的實施例。
圖22A顯示結構對應於所謂的動態隨機存取記憶體(DRAM)的結構之半導體裝置的實施例。圖22A中所示的記憶胞陣列1120具有眾多記憶胞1130以矩陣配置的結構。此外，記憶胞陣列1120包含m條第一佈線BL及n條第二佈線WL。注意，在本實施例中，第一佈線BL、第二佈線WL、及第三佈線BLB分別稱為位元線BL、字線WL及位元線BLB(反相位元線)。
記憶胞1130包含電晶體1131和電容器1132。電晶體1131的閘極電極連接至第二佈線WL。此外，電晶體1131的源極電極和汲極電極中之一連接至第一佈線BL。電晶體1131的源極電極和汲極電極中之另一電極連接至電容器的一電極。電容器的另一電極連接至電容器CL且被供予預定的電位。上述任何實施例中所述的電晶體應用至電晶體1131。
上述任何實施例中所述之通道形成區由氧化物半導體形成的電晶體之特徵在於具有小的關閉狀態電流。因此，當電晶體應用至被視為所謂的DRAM之圖22A中所示的半導體裝置時，能夠取得實質上非依電性的記憶體。
圖22B顯示結構對應於所謂的靜態隨機存取記憶體(SRAM)的結構之半導體裝置的實施例。圖22B中所示的記憶胞陣列1140具有眾多記憶胞1150以矩陣配置的結構。此外，記憶胞陣列1140包含眾多第一佈線BL、眾多第二佈線WL、眾多第三佈線BLB、被供予高位準電源電 位VDD的電源線VH及被供予低位準電源電位VSS的電源線VL。
記憶胞1150包含第一電晶體1151、第二電晶體1152、第三電晶體1153、第四電晶體1154、第五電晶體1155、和第六電晶體1156。第一電晶體1151與第二電晶體1152當作選擇電晶體。第三電晶體1153和第四電晶體1154中之一是n通道電晶體(此處，第四電晶體1154是n通道電晶體)，第三電晶體1153和第四電晶體1154中之一是p通道電晶體(此處，第三電晶體1153是p通道電晶體)。換言之，第三電晶體1153和第四電晶體1154形成CMOS電路。類似地，第五電晶體1155和第六電晶體1156形成CMOS電路。
第一電晶體1151和第二電晶體1152、第四電晶體1154、和第六電晶體1156是n通道電晶體，上述任何實施例中所述的電晶體可以應用至這些電晶體。第三電晶體1153和第五電晶體1155中的每一電晶體是p通道電晶體，其中，通道形成區由氧化物半導體以外的材料形成(例如，單晶矽)。
本實施例可以與任何其它實施例適當地結合實施。
(實施例10)
以通道形成區由氧化物半導體形成的電晶體形成至少部份中央處理單元(CPU)，以形成CPU。
圖23A是方塊圖，顯示CPU的具體結構。圖23A中 所示的CPU包含設於基底1190上的算術邏輯單元(ALU)1191、ALU控制器1192、指令解碼器1193、中斷控制器1194、時序控制器1195、暫存器1196、暫存器控制器1197、匯流排介面(滙流排I/F)1198、可重寫ROM 1199、及ROM介面(ROM I/F)1189。使用半導體基底、SOI基底、玻璃基底、等等作為基底1190。ROM 1199及ROM介面1189可以設於分開的晶片上。顯然地，圖23A中所示的CPU僅為結構簡化的舉例說明，真實的CPU可以視應用而具有各種結構。
經由匯流排I/F 1198輸入至CPU的指令輸入至指令解碼器1193並於其中被解碼，然後，輸入至ALU控制器1192、中斷控制器1194、暫存器控制器1197、及時序控制器1195。
ALU控制器1192、中斷控制器1194、暫存器控制器1197、及時序控制器1195根據被解碼的指令以執行各種控制。具體而言，ALU控制器1192產生用於控制ALU 1191的操作之訊號。雖然CPU執行程式，但是，中斷控制器1194根據中斷請求的優先等級或掩罩狀態而判斷中斷請求來自外部輸入/輸出裝置或週邊電路，以及處理請求。暫存器控制器1197產生暫存器1196的位址，以及，根據CPU的狀態而對暫存器1196讀/寫資料。
時序控制器1195產生用於控制ALU 1191、ALU控制器1192、指令解碼器1193、中斷控制器1194、及暫存器控制器1197的操作時序之訊號。舉例而言，時序控制器 1195包含根據參考時脈訊號CLK1以產生內部時脈訊號CLK2的內部時脈產生器，以及，供應時脈訊號CLK2至上述電路。
在圖23A中所示的CPU中，記憶元件設於暫存器1196中。實施例7中所述的記憶元件可以作為設於暫存器1196中的記憶元件。
在圖23A中所示的CPU中，暫存器控制器1197根據來自ALU 1191的指令以選取將資料固持於暫存器1196中的操作。亦即，暫存器控制器1197選取資料是否由包含在暫存器1196中的記憶元件中的反相元件或電容器固持。當選取由反相元件固持資料時，電源電壓供應至暫存器1196中的記憶元件。當選取由電容器固持資料時，資料在電容器中被重寫，以及，停止電源電壓供應至暫存器1196中的記憶元件。
如圖23B或圖23C中所示，藉由在記憶元件組與被供予高位準電源電位VDD或低位準電源電位VSS的節點之間設置切換元件，能停止電源供應。於下說明圖23B及23C中所示的電路。
圖23B及23C均顯示記憶體電路的結構實施例，其包含通道形成區由氧化物半導體形成的電晶體以作為切換元件，用於控制電源電位對記憶元件的供應。
圖23B中所示的記憶體裝置包含切換元件1141及記憶元件組1143，記憶元件組1143包含眾多記憶元件1142。具體而言，使用實施例5中所述記憶元件作為每一 記憶元件1142。包含於記憶元件組1143中的每一記憶元件1142經由切換元件1141而被供予高位準電源電位VDD。此外，包含於記憶元件組1143中的每一記憶元件1142被供予訊號IN的電位及低位準電源電位VSS。
在圖23B中，通道形成區由氧化物半導體形成的電晶體作為切換元件1141，以及，由供應至其閘極電極的訊號Sig A控制電晶體的切換。
注意，圖23B顯示切換元件1141僅包含一個電晶體的結構；但是，不侷限於此，切換元件1141可以包含眾多電晶體。在切換元件1141包含眾多電晶體作為切換元件的情形中，眾多電晶體可以彼此並聯、串聯、或並聯及串聯之結合。
雖然切換元件1141控制高位準電源電位VDD對包含於圖23B中的記憶元件組1143中的每一記憶元件1142的供應，但是，切換元件1141可以控制低位準電源電位VSS的供應。
在圖23C中，顯示記憶體裝置的實施例，其中，包含於記憶元件組1143中的每一記憶元件1142經由切換元件1141而被供予低位準電源電位VSS。低位準電源電位VSS對包含於記憶元件組1143中的每一記憶元件1142的供應由切換元件1141控制。
當切換元件設於記憶元件組與被供予高位準電源電位VDD或低位準電源電位VSS的節點之間時，即使在CPU的操作被暫時停止及電源電壓的供應停止的情形中，資料 能被固持；因此，耗電降低。具體而言，舉例而言，當個人電腦的使用者未輸入資料至例如鍵盤等輸入裝置時，CPU的操作停止，以致於耗電降低。
雖然以PCU為例說明，但是電晶體也可以應用至例如數位訊號處理器(DSP)等LSI、客製LSI、或現場可編程閘陣列(EPGA)。
注意，本實施例可以與其它實施例中所述的任何結構適當地結合實施。
(實施例11)
在本實施例中，將說明包上述實施例中所述的半導體裝置之電子裝置的實施例。
圖24A顯示膝上型個人電腦，其包含主體3001、機殼3002、顯示部3003、鍵盤3004、等等。藉由使用任何上述實施例中所述的半導體裝置，取得耗電低且可靠度高的膝上型個人電腦。
圖24B是個人數位助理(PDA)，其在主體3021中包含顯示部3023、外部介面3025、操作鍵3024、等等。包含探針3022作為操作輔助器。藉由使用任何上述實施例中所述的半導體裝置，取得耗電低且可靠度高的個人數位助理(PDA)。
圖24C顯示電子書讀取器的實施例。舉例而言，電子書讀取器包含機殼2702和2704等二機殼。機殼2702和2704藉由軸部2712而結合，以致於電子書讀取器2700 可以延著作為軸的軸部2712打開及閉合。藉由此結構，可以如同紙書般操作電子書讀取器2700。
顯示部2705及顯示部2707分別併入於機殼2702及機殼2704中。顯示部2705和顯示部2707可以顯示一影像、或不同的影像。在顯示部2705及顯示部2707顯示不同的影像的情形中，舉例而言，右方顯示部(圖24C中的顯示部2705)可以顯示文字，左方顯示部(圖24C中的顯示部2707)可以顯示圖像。藉由使用任何上述實施例中所述的半導體裝置，取得耗電低且可靠度高電子書讀取器。
圖24C顯示一實施例，其中，機殼2702設有操作部等等。舉例而言，機殼2702設有電源端2721、操作鍵2723、揚音器2725、等等。藉由操作鍵2723，可以翻頁。注意，鍵盤、指標裝置、等等也可以設於機殼的表面上，在機殼的表面上設有顯示部。此外，在機殼的背面或側面上，設置外部連接端子(耳機端子、USB端子、等等)、記錄媒體插入部、等等。此外，電子書讀取器可以具有電子字典的功能。
電子書讀取器可以無線地傳送及接收資料。經由無線通訊，可以從電子書伺服器購買及下載所需的書資料等等。
圖24D是行動電話，其包含二機殼：機殼2800和機殼2801。機殼2801包含顯示面板2802、揚音器2803、麥克風2804、指標裝置2806、相機透鏡2807、外部連接 端子2808、等等。此外，機殼2800包含具有可攜式終端的充電功能之太陽能電池2810、外部記憶體插槽2811、等等。此外，天線併入於機殼2801中。
此外，顯示面板2802設有觸控面板。圖24D中以虛線標示顯示為影像的眾多操作鍵2805。注意，也包含升壓電路，藉以將來自太陽能電池2810的電壓輸出升壓至對於每一電路足夠高。
在顯示面板2802中，可以視使用樣式而適當地改變顯示方向。此外，顯示裝置在與顯示面板2802相同的表面上設有相機鏡頭2807，因此，其能夠作為視訊電話。揚音器2803及麥克風2804用於視訊電話的呼叫、記錄及播放聲音、等等以及語音呼叫。此外，如圖24D所示般展開的機殼2800和2801藉由滑動以致於彼此重疊；因此，能夠降低行動電話的尺寸，使得行動電話便於攜帶。
外部連接端子2808能夠連接至AC配接器及例如USB纜線等各種型式的纜線，以及能夠經由個人電腦等來執行充電及資料通訊。此外，藉由將儲存媒體插入外部記憶體插槽2811而儲存及移動大量資料。
此外，除了上述功能之外，還可以提供紅外線通訊功能、電視接收功能、等等。藉由使用任何上述實施例中所述的半導體裝置，能夠提供高度可靠的行動電話。
圖24E是數位攝影機，其包含主體3051、顯示部A 3057、目鏡3053、操作開關3054、顯示部B 3055、電池3056、等等。藉由使用任何上述實施例中所述的半導體裝 置，能夠提供耗電低且可靠度高的數位攝影機。
圖24F顯示電視機的實施例。在圖24F中的電視機中，顯示部9603併入於機殼9601中。顯示部9603可以顯示影像。此處，機殼9601由架子9605支撐。藉由使用任何上述實施例中所述的半導體裝置，能夠提供耗電低且可靠度高的電視機。
電視機可以由機殼9601的操作開關或分開的遙控器操作。此外，遙控器可以設有顯示部，用於顯示自遙控器輸出的資料。
注意，電視機設有接收器、數據機、等等。藉由使用接收器，可以接收一般電視廣播。此外，當顯示裝置經由數據機有線地或無線地連接至通訊網路時，可以執行單向(從發送器至接收器)或雙向(在發送器與接收器之間或在接收器之間)資訊通訊。
本實施例能與上述任何其它實施例中所述的結構適當地結合實施。
[實例1]
此處，將說明經由使用下述模型之計算而取得的在氧化物半導體層的上表面及側表面如何容易地產生氧空乏之驗證結果。注意，CAAC-OS由於在一側表面上具有眾多晶體平面而計算複雜。因此，使用具有纖鋅礦結構的ZnO單晶以執行計算，所述纖鋅礦結構具有c軸對齊。關於晶體模型，使用如圖25所示之藉由延著平行於c軸的平面 及垂直於於c軸的平面切割晶體結構而取得的(001)平面、(100)平面、及(110)平面。
在產生表面結構之後，執行如圖26A至26C中所示的氧從(100)平面、(110)平面、及(001)平面釋放的情形之計算，以及，比較多個表面結構之間的釋放容易度。
藉由在上表面上切割晶體結構至具有(001)平面，產生模型。由於使用三維週期結構以執行計算，所以，模型是具有二個(001)平面及具有1nm的真空區之平板模型。類似地，由於假定側表面垂直於(001)平面，所以，產生在表面上具有(100)平面的平板模型及在表面上具有(110)平面的平板模型作為側表面的實例。藉由計算這二個平面，分析從垂直於(001)平面的平面釋放氧的趨勢。也在此情形中，真空區是1nm。(100)平面模型、(110)平面模型、及(001)平面模型中的原子數分別設定為64、108、及108。此外，產生藉由從上述三結構的各別表面移除氧而取得的結構。
以使用密度函數理論的程式CASTEP用於計算。使用平面波假電位法作為用於密度函數理論的方法，以及，以GCA-PBE用於函數。首先，在纖鋅礦結構的四原子單元胞中，將包含晶格常數的結構最佳化。注著，根據最佳化結構，產生表面結構。然後，具有氧空乏的表面結構及不具有氧空乏的表面結構接受結構最佳化並使晶格常數固定。使用結構最佳化之後的能量。
割離能量在單元胞計算中被假定為380eV以及在表面結構計算中被假定為300eV。在單元胞計算中k點為9x9x6，在(100)平面模型計算中k點為3x2x1，在(110)平面模型計算中k點為1x2x2，在(001)平面模型計算中k點為2x2x1。
對上述表面結構執行下述計算以取得能量差(此處，稱為邊限能量)：將具有氧空乏的結構之能量以及氧分子的能量的一半相加，以及自其減掉不具有氧空乏的結構之能量。在具有較低的邊限能量之結構上，氧較容易被釋放。
[公式2](邊限能量)=(具有氧空乏的結構之能量)+(氧分子的能量的一半)-(不具有氧空乏的結構之能量)
根據公式2取得的各別表面之邊限能量顯示於表1中。
從表1中的結果，可說(100)平面及(110)平面的邊限能量比(001)平面的邊限能量還低，且相較於 (001)平面，氧更容易從(100)平面及(110)平面釋放。換言之，發現在垂直於上表面的方向上具有c軸對齊的ZnO膜的側表面比上表面更容易釋放氧。雖然CAAC-OS的實例之ZnO具有混合的各種晶體平面，但是，可以在其側表面上具有與ZnO單晶相同種類的平面。因此，釋放ZnO的氧的趨勢類似釋放ZnO單晶的氧的趨勢。
本申請案根據2011年1月12日向日本專利局申請的日本專利申請序號2011-004418之申請案，其內容於此一併列入參考。
103‧‧‧閘極電極
105‧‧‧氧化物半導體層
106a‧‧‧源極電極
106b‧‧‧汲極電極
150‧‧‧電晶體

Claims (14)

  1. 一種半導體裝置，包含：在基底之上的閘極電極；在該閘極電極之上的閘極絕緣層；在該閘極絕緣層之上的半導體層；以及在該半導體層之上的源極電極和汲極電極，其中，該半導體層的第一部份的外邊緣與該源極電極的外邊緣的部份重合，其中，該半導體層的第二部份的外邊緣與該汲極電極的外邊緣的部份重合，其中，該半導體層的該第一部份及該第二部份與該閘極電極的外邊緣交錯，以及其中，提供於該閘極電極的該外邊緣之內的該半導體層的第三部份具有的寬度大於各該第一部份、該第二部份、該源極電極及該汲極電極的寬度。
  2. 如申請專利範圍第1項之半導體裝置，其中，未與該源極電極及該汲極電極重疊的該半導體層的外邊緣的部份之總長度大於該半導體裝置的通道長度的十倍。
  3. 如申請專利範圍第1項之半導體裝置，又包括在該半導體層、該源極電極和該汲極電極之上的含有氧的絕緣膜，其中，該絕緣膜遮蓋該半導體層的側表面。
  4. 如申請專利範圍第1項之半導體裝置，其中，該源極電極的整個底表面及該汲極電極的整個底表面與該半導體層重疊。
  5. 如申請專利範圍第4項之半導體裝置，又包括：在該源極電極的該整個底表面與該半導體層之間的源極區域；以及在該汲極電極的該整個底表面與該半導體層之間的汲極區域，其中，各該源極區域及該汲極區域包含導體金屬氧化物層。
  6. 如申請專利範圍第1項之半導體裝置，又包括：在該半導體層之上且與該半導體層接觸的絕緣層，其中，該源極電極及該汲極電極在該絕緣層之上且與該絕緣層接觸。
  7. 一種半導體裝置製造方法，包括下述步驟：形成閘極電極在基底之上；形成閘極絕緣層在該閘極電極之上；形成半導體層在該閘極絕緣層之上；在形成該半導體層之後執行熱處理；在該熱處理之後，形成源極電極和汲極電極在該半導體層之上；形成光阻掩罩在該半導體層、該源極電極和該汲極電極之上，其中，該光阻掩罩與該閘極電極重疊；使用該光阻掩罩選擇性地蝕刻該半導體層，其中，該源極電極和該汲極電極也作為用於該蝕刻步驟的掩罩；以及在執行該蝕刻之後，形成絕緣層以遮蓋該半導體層、 該源極電極、和該汲極電極。
  8. 一種半導體裝置製造方法，包括下述步驟：形成閘極電極在基底之上；形成閘極絕緣層在該閘極電極之上；形成半導體層在該閘極絕緣層之上；形成導體層在該半導體層之上；在形成該半導體層之後執行熱處理；形成第一掩罩在該導體層之上；藉由使用該第一掩罩選擇性地蝕刻該導體層，形成源極電極和汲極電極；在移除該第一掩罩之後，形成與該閘極電極、該源極電極的部份和該汲極電極的部份重疊的第二掩罩；使用該第二掩罩選擇性地蝕刻該半導體層，其中，未與該第二掩罩重疊的該源極電極的部份和該汲極電極的部份也作為用於該蝕刻步驟的掩罩；以及在執行該蝕刻之後，形成絕緣層以遮蓋該半導體層、該源極電極、和該汲極電極。
  9. 如申請專利範圍第8項之半導體裝置製造方法，其中，在形成該導體層之後執行該熱處理。
  10. 如申請專利範圍第7或8項之半導體裝置製造方法，其中，藉由該熱處理，氧從該閘極絕緣層供應至該半導體層。
  11. 一種半導體裝置製造方法，包括下述步驟：形成閘極電極在基底之上； 形成閘極絕緣層在該閘極電極之上；形成半導體層在該閘極絕緣層之上；形成第一絕緣層，以之間夾著該半導體層的方式，該第一絕緣層與該閘極絕緣層重疊；對該半導體層及該第一絕緣層執行熱處理；形成源極電極及汲極電極在該半導體層及該第一絕緣層之上；形成光阻掩罩在該半導體層、該第一絕緣層、該源極電極及該汲極電極之上；使用該光阻掩罩在該半導體層上執行蝕刻；以及在執行該蝕刻之後，形成第二絕緣層以遮蓋該半導體層，其中，該光阻掩罩與該閘極電極重疊，以及其中，該源極電極的部份與該汲極電極的部份亦用作該蝕刻的掩罩。
  12. 如申請專利範圍第11項之半導體裝置製造方法，其中，藉由該熱處理，氧從該閘極絕緣層及該第一絕緣層供應至該半導體層。
  13. 如申請專利範圍第7、8及11項中之任一項之半導體裝置製造方法，其中，該閘極絕緣層含有相對於化學計量比例為過量的氧。
  14. 如申請專利範圍第7、8及11項中之任一項之半導體裝置製造方法，其中，以高於或等於300℃且低於或等於450℃，執行該熱處理。
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Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI631741B (zh) * 2017-10-19 2018-08-01 元太科技工業股份有限公司 驅動基板
TWI657567B (zh) * 2017-08-24 2019-04-21 華邦電子股份有限公司 反或型快閃記憶體
TWI771104B (zh) * 2020-09-08 2022-07-11 南亞科技股份有限公司 具有埋入電源線與埋入訊號線的半導體結構及其製備方法
US11640974B2 (en) 2020-06-30 2023-05-02 Taiwan Semiconductor Manufacturing Co., Ltd. Memory array isolation structures
TWI807270B (zh) * 2020-05-29 2023-07-01 台灣積體電路製造股份有限公司 記憶胞、半導體元件及形成半導體元件的方法
US11695073B2 (en) 2020-05-29 2023-07-04 Taiwan Semiconductor Manufacturing Co., Ltd. Memory array gate structures
US11710790B2 (en) 2020-05-29 2023-07-25 Taiwan Semiconductor Manufacturing Company, Ltd. Memory array channel regions
US11729987B2 (en) 2020-06-30 2023-08-15 Taiwan Semiconductor Manufacturing Company, Ltd. Memory array source/drain electrode structures
US12051750B2 (en) 2020-05-29 2024-07-30 Taiwan Semiconductor Manufacturing Co., Ltd. Memory array gate structures

Families Citing this family (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8912080B2 (en) 2011-01-12 2014-12-16 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of the semiconductor device
US8536571B2 (en) 2011-01-12 2013-09-17 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor device
TWI535032B (zh) 2011-01-12 2016-05-21 半導體能源研究所股份有限公司 半導體裝置的製造方法
TWI570809B (zh) 2011-01-12 2017-02-11 半導體能源研究所股份有限公司 半導體裝置及其製造方法
KR101934978B1 (ko) * 2011-08-04 2019-01-04 삼성디스플레이 주식회사 박막 트랜지스터 및 박막 트랜지스터 표시판
TWI613822B (zh) 2011-09-29 2018-02-01 半導體能源研究所股份有限公司 半導體裝置及其製造方法
US9040981B2 (en) 2012-01-20 2015-05-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP6009182B2 (ja) * 2012-03-13 2016-10-19 株式会社半導体エネルギー研究所 半導体装置
US8999773B2 (en) * 2012-04-05 2015-04-07 Semiconductor Energy Laboratory Co., Ltd. Processing method of stacked-layer film and manufacturing method of semiconductor device
KR102254731B1 (ko) 2012-04-13 2021-05-20 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
JP6076612B2 (ja) 2012-04-17 2017-02-08 株式会社半導体エネルギー研究所 半導体装置
JP6001308B2 (ja) 2012-04-17 2016-10-05 株式会社半導体エネルギー研究所 半導体装置
CN202549848U (zh) 2012-04-28 2012-11-21 京东方科技集团股份有限公司 显示装置、阵列基板和薄膜晶体管
CN103474467B (zh) * 2012-06-05 2016-04-13 元太科技工业股份有限公司 薄膜晶体管结构及其阵列基板
CN103793089B (zh) * 2012-10-30 2017-05-17 宸鸿科技(厦门)有限公司 触控面板
JP6317059B2 (ja) * 2012-11-16 2018-04-25 株式会社半導体エネルギー研究所 半導体装置及び表示装置
TWI614813B (zh) 2013-01-21 2018-02-11 半導體能源研究所股份有限公司 半導體裝置的製造方法
JP2016519429A (ja) 2013-03-19 2016-06-30 アプライド マテリアルズ インコーポレイテッドＡｐｐｌｉｅｄ Ｍａｔｅｒｉａｌｓ，Ｉｎｃｏｒｐｏｒａｔｅｄ 多層パッシベーション又はエッチング停止ｔｆｔ
JP6345544B2 (ja) 2013-09-05 2018-06-20 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP6537264B2 (ja) * 2013-12-12 2019-07-03 株式会社半導体エネルギー研究所 半導体装置
CN104051652B (zh) * 2014-06-19 2016-08-24 上海和辉光电有限公司 一种柔性薄膜晶体管
WO2016063160A1 (en) * 2014-10-20 2016-04-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, manufacturing method thereof, display device, and display module
FI20150334A (fi) 2015-01-14 2016-07-15 Artto Mikael Aurola Paranneltu puolijohdekokoonpano
US9812587B2 (en) * 2015-01-26 2017-11-07 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US10978489B2 (en) * 2015-07-24 2021-04-13 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, display panel, method for manufacturing semiconductor device, method for manufacturing display panel, and information processing device
US9905579B2 (en) * 2016-03-18 2018-02-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and display device including the semiconductor device
TW201738888A (zh) * 2016-04-18 2017-11-01 Univ Chang Gung 記憶體之結構
KR102480052B1 (ko) 2016-06-09 2022-12-23 가부시키가이샤 한도오따이 에네루기 켄큐쇼 트랜지스터
CN110024135B (zh) * 2016-12-02 2023-10-17 株式会社半导体能源研究所 半导体装置
DE112017006825T5 (de) * 2017-01-13 2019-10-02 Mitsubishi Electric Corporation Halbleitervorrichtung und Verfahren zum Herstellen derselben
CN107146816B (zh) * 2017-04-10 2020-05-15 华南理工大学 一种氧化物半导体薄膜及由其制备的薄膜晶体管
KR102660589B1 (ko) 2018-03-02 2024-04-25 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치의 제작 방법
WO2019175704A1 (ja) 2018-03-16 2019-09-19 株式会社半導体エネルギー研究所 電気モジュール、表示パネル、表示装置、入出力装置、情報処理装置、電気モジュールの作製方法

Family Cites Families (178)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
JP3298974B2 (ja) 1993-03-23 2002-07-08 電子科学株式会社 昇温脱離ガス分析装置
WO1995003629A1 (fr) * 1993-07-26 1995-02-02 Seiko Epson Corporation Dispositif semi-conducteur a film mince, sa fabrication et son systeme d'affichage
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
JPH11505377A (ja) 1995-08-03 1999-05-18 フィリップス エレクトロニクス ネムローゼ フェンノートシャップ 半導体装置
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
US6493048B1 (en) 1998-10-21 2002-12-10 Samsung Electronics Co., Ltd. Thin film transistor array panel for a liquid crystal display and a method for manufacturing the same
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
JP2000298289A (ja) * 1999-04-14 2000-10-24 Hitachi Ltd 液晶表示装置
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
KR20030011083A (ko) 2000-05-31 2003-02-06 모토로라 인코포레이티드 반도체 디바이스 및 이를 제조하기 위한 방법
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
US7061014B2 (en) 2001-11-05 2006-06-13 Japan Science And Technology Agency Natural-superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
JP4604440B2 (ja) * 2002-02-22 2011-01-05 日本電気株式会社 チャネルエッチ型薄膜トランジスタ
US7049190B2 (en) 2002-03-15 2006-05-23 Sanyo Electric Co., Ltd. Method for forming ZnO film, method for forming ZnO semiconductor layer, method for fabricating semiconductor device, and semiconductor device
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
CN100391004C (zh) 2002-10-30 2008-05-28 株式会社半导体能源研究所 半导体装置以及半导体装置的制作方法
US6740927B1 (en) 2003-01-06 2004-05-25 Applied Intellectual Properties Co., Ltd. Nonvolatile memory capable of storing multibits binary information and the method of forming the same
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
JP4593094B2 (ja) * 2003-08-21 2010-12-08 日本電気株式会社 液晶表示装置及びその製造方法
KR101050292B1 (ko) 2003-12-27 2011-07-19 엘지디스플레이 주식회사 박막트랜지스터 어레이 기판의 제조방법
US20070194379A1 (en) 2004-03-12 2007-08-23 Japan Science And Technology Agency Amorphous Oxide And Thin Film Transistor
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
WO2005091375A1 (en) 2004-03-19 2005-09-29 Semiconductor Energy Laboratory Co., Ltd. Method for forming pattern, thin film transistor, display device and method for manufacturing the same, and television device
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
US7872259B2 (en) 2004-11-10 2011-01-18 Canon Kabushiki Kaisha Light-emitting device
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
WO2006051995A1 (en) 2004-11-10 2006-05-18 Canon Kabushiki Kaisha Field effect transistor employing an amorphous oxide
EP2453480A2 (en) 2004-11-10 2012-05-16 Canon Kabushiki Kaisha Amorphous oxide and field effect transistor
TWI283071B (en) 2005-01-19 2007-06-21 Au Optronics Corp Methods of manufacturing a thin film transistor and a display
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI412138B (zh) 2005-01-28 2013-10-11 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
TWI390735B (zh) 2005-01-28 2013-03-21 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
WO2006105077A2 (en) 2005-03-28 2006-10-05 Massachusetts Institute Of Technology Low voltage thin film transistor with high-k dielectric material
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP5078246B2 (ja) 2005-09-29 2012-11-21 株式会社半導体エネルギー研究所 半導体装置、及び半導体装置の作製方法
EP1998373A3 (en) 2005-09-29 2012-10-31 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method thereof
JP5064747B2 (ja) 2005-09-29 2012-10-31 株式会社半導体エネルギー研究所 半導体装置、電気泳動表示装置、表示モジュール、電子機器、及び半導体装置の作製方法
JP5023465B2 (ja) * 2005-10-20 2012-09-12 カシオ計算機株式会社 薄膜トランジスタパネル
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
KR101103374B1 (ko) 2005-11-15 2012-01-05 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체장치
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
EP1850374A3 (en) 2006-04-28 2007-11-21 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
JP5305630B2 (ja) * 2006-12-05 2013-10-02 キヤノン株式会社 ボトムゲート型薄膜トランジスタの製造方法及び表示装置の製造方法
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
JP4492617B2 (ja) * 2007-01-17 2010-06-30 Ｔｄｋ株式会社 磁気抵抗効果素子および磁気ディスク装置
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
JP5244331B2 (ja) * 2007-03-26 2013-07-24 出光興産株式会社 非晶質酸化物半導体薄膜、その製造方法、薄膜トランジスタの製造方法、電界効果型トランジスタ、発光装置、表示装置及びスパッタリングターゲット
JP5197058B2 (ja) * 2007-04-09 2013-05-15 キヤノン株式会社 発光装置とその作製方法
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
WO2008133345A1 (en) 2007-04-25 2008-11-06 Canon Kabushiki Kaisha Oxynitride semiconductor
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
JP5213422B2 (ja) * 2007-12-04 2013-06-19 キヤノン株式会社 絶縁層を有する酸化物半導体素子およびそれを用いた表示装置
TWI366724B (en) 2007-12-05 2012-06-21 Hannstar Display Corp Liquid crystal display device and method of making the same
JP5215158B2 (ja) 2007-12-17 2013-06-19 富士フイルム株式会社 無機結晶性配向膜及びその製造方法、半導体デバイス
KR100918404B1 (ko) * 2008-03-03 2009-09-24 삼성모바일디스플레이주식회사 박막 트랜지스터 및 이를 이용한 평판 표시 장치
US7749820B2 (en) 2008-03-07 2010-07-06 Semiconductor Energy Laboratory Co., Ltd. Thin film transistor, manufacturing method thereof, display device, and manufacturing method thereof
JP5467728B2 (ja) 2008-03-14 2014-04-09 富士フイルム株式会社 薄膜電界効果型トランジスタおよびその製造方法
JP4555358B2 (ja) 2008-03-24 2010-09-29 富士フイルム株式会社 薄膜電界効果型トランジスタおよび表示装置
KR100941850B1 (ko) 2008-04-03 2010-02-11 삼성모바일디스플레이주식회사 박막 트랜지스터, 그의 제조 방법 및 박막 트랜지스터를구비하는 평판 표시 장치
JP5376826B2 (ja) * 2008-04-04 2013-12-25 富士フイルム株式会社 半導体装置，半導体装置の製造方法及び表示装置
TWI374510B (en) 2008-04-18 2012-10-11 Au Optronics Corp Gate driver on array of a display and method of making device of a display
KR100963027B1 (ko) 2008-06-30 2010-06-10 삼성모바일디스플레이주식회사 박막 트랜지스터, 그의 제조 방법 및 박막 트랜지스터를구비하는 평판 표시 장치
KR100963026B1 (ko) 2008-06-30 2010-06-10 삼성모바일디스플레이주식회사 박막 트랜지스터, 그의 제조 방법 및 박막 트랜지스터를구비하는 평판 표시 장치
TWI627757B (zh) * 2008-07-31 2018-06-21 半導體能源研究所股份有限公司 半導體裝置
JP2010040848A (ja) * 2008-08-06 2010-02-18 Hitachi Displays Ltd 液晶表示装置
TWI518800B (zh) 2008-08-08 2016-01-21 半導體能源研究所股份有限公司 半導體裝置的製造方法
JP5345456B2 (ja) 2008-08-14 2013-11-20 富士フイルム株式会社 薄膜電界効果型トランジスタ
US9082857B2 (en) 2008-09-01 2015-07-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising an oxide semiconductor layer
JP5627071B2 (ja) 2008-09-01 2014-11-19 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
US8741702B2 (en) 2008-10-24 2014-06-03 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
JP5442234B2 (ja) * 2008-10-24 2014-03-12 株式会社半導体エネルギー研究所 半導体装置及び表示装置
EP2180518B1 (en) 2008-10-24 2018-04-25 Semiconductor Energy Laboratory Co, Ltd. Method for manufacturing semiconductor device
KR101259727B1 (ko) * 2008-10-24 2013-04-30 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
JP5615540B2 (ja) * 2008-12-19 2014-10-29 株式会社半導体エネルギー研究所 半導体装置の作製方法
WO2010071034A1 (en) 2008-12-19 2010-06-24 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing transistor
JP5606682B2 (ja) 2009-01-29 2014-10-15 富士フイルム株式会社 薄膜トランジスタ、多結晶酸化物半導体薄膜の製造方法、及び薄膜トランジスタの製造方法
US8367486B2 (en) 2009-02-05 2013-02-05 Semiconductor Energy Laboratory Co., Ltd. Transistor and method for manufacturing the transistor
US8174021B2 (en) 2009-02-06 2012-05-08 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of manufacturing the semiconductor device
CN101840936B (zh) 2009-02-13 2014-10-08 株式会社半导体能源研究所 包括晶体管的半导体装置及其制造方法
US8461582B2 (en) 2009-03-05 2013-06-11 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US9312156B2 (en) * 2009-03-27 2016-04-12 Semiconductor Energy Laboratory Co., Ltd. Thin film transistor
US8338226B2 (en) 2009-04-02 2012-12-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
KR101690216B1 (ko) * 2009-05-01 2016-12-27 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치의 제작 방법
JP2010283190A (ja) * 2009-06-05 2010-12-16 Konica Minolta Holdings Inc 薄膜トランジスタ、及びその製造方法
JP4571221B1 (ja) 2009-06-22 2010-10-27 富士フイルム株式会社 Ｉｇｚｏ系酸化物材料及びｉｇｚｏ系酸化物材料の製造方法
JP4415062B1 (ja) 2009-06-22 2010-02-17 富士フイルム株式会社 薄膜トランジスタ及び薄膜トランジスタの製造方法
KR101739154B1 (ko) 2009-07-17 2017-05-23 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제조 방법
KR101782176B1 (ko) 2009-07-18 2017-09-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제조 방법
WO2011010542A1 (en) 2009-07-23 2011-01-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
KR101716918B1 (ko) 2009-07-31 2017-03-15 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
WO2011013596A1 (en) 2009-07-31 2011-02-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
WO2011013523A1 (en) 2009-07-31 2011-02-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
WO2011013502A1 (en) 2009-07-31 2011-02-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
KR102526493B1 (ko) 2009-07-31 2023-04-28 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 디바이스 및 그 형성 방법
JP5642447B2 (ja) 2009-08-07 2014-12-17 株式会社半導体エネルギー研究所 半導体装置
TWI582951B (zh) 2009-08-07 2017-05-11 半導體能源研究所股份有限公司 半導體裝置及包括該半導體裝置之電話、錶、和顯示裝置
TWI634642B (zh) 2009-08-07 2018-09-01 半導體能源研究所股份有限公司 半導體裝置和其製造方法
KR101767035B1 (ko) 2009-10-01 2017-08-10 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
CN104795323B (zh) 2009-12-04 2017-12-29 株式会社半导体能源研究所 半导体装置及其制造方法
KR101835300B1 (ko) 2009-12-08 2018-03-08 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
CN105655340B (zh) 2009-12-18 2020-01-21 株式会社半导体能源研究所 半导体装置
JP2011138934A (ja) 2009-12-28 2011-07-14 Sony Corp 薄膜トランジスタ、表示装置および電子機器
JP2011187506A (ja) 2010-03-04 2011-09-22 Sony Corp 薄膜トランジスタおよびその製造方法、並びに表示装置
US9196742B2 (en) * 2010-08-04 2015-11-24 Sharp Kabushiki Kaisha Thin film transistor substrate, method for manufacturing the same, and liquid crystal display panel
US8536571B2 (en) 2011-01-12 2013-09-17 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor device
JP5888990B2 (ja) 2011-01-12 2016-03-22 株式会社半導体エネルギー研究所 半導体装置の作製方法
US8912080B2 (en) 2011-01-12 2014-12-16 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of the semiconductor device
TWI570809B (zh) 2011-01-12 2017-02-11 半導體能源研究所股份有限公司 半導體裝置及其製造方法
TWI535032B (zh) 2011-01-12 2016-05-21 半導體能源研究所股份有限公司 半導體裝置的製造方法
JP2012160679A (ja) 2011-02-03 2012-08-23 Sony Corp 薄膜トランジスタ、表示装置および電子機器

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI657567B (zh) * 2017-08-24 2019-04-21 華邦電子股份有限公司 反或型快閃記憶體
TWI631741B (zh) * 2017-10-19 2018-08-01 元太科技工業股份有限公司 驅動基板
TWI807270B (zh) * 2020-05-29 2023-07-01 台灣積體電路製造股份有限公司 記憶胞、半導體元件及形成半導體元件的方法
US11695073B2 (en) 2020-05-29 2023-07-04 Taiwan Semiconductor Manufacturing Co., Ltd. Memory array gate structures
US11710790B2 (en) 2020-05-29 2023-07-25 Taiwan Semiconductor Manufacturing Company, Ltd. Memory array channel regions
US12051750B2 (en) 2020-05-29 2024-07-30 Taiwan Semiconductor Manufacturing Co., Ltd. Memory array gate structures
US11640974B2 (en) 2020-06-30 2023-05-02 Taiwan Semiconductor Manufacturing Co., Ltd. Memory array isolation structures
US11729987B2 (en) 2020-06-30 2023-08-15 Taiwan Semiconductor Manufacturing Company, Ltd. Memory array source/drain electrode structures
TWI771104B (zh) * 2020-09-08 2022-07-11 南亞科技股份有限公司 具有埋入電源線與埋入訊號線的半導體結構及其製備方法
US11647623B2 (en) 2020-09-08 2023-05-09 Nanya Technology Corporation Method for manufacturing semiconductor structure with buried power line and buried signal line

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