JP2007115859A - 薄膜トランジスタパネル及びその製造方法 - Google Patents
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Abstract
【課題】 薄膜トランジスタのＶｇ−Ｉｄ特性のマイナス側へのシフトを抑制し、且つ、工程数が増加しない製造方法の提供。
【解決手段】 ゲート電極６上にゲート絶縁膜７を介した半導体薄膜８、及びその上に設けられたチャネル保護膜９の上面両側に一対のオーミックコンタクト層１０、１１が設けられ、更にソース・ドレイン電極１２，１３が設けられる。ソース・ドレイン電極１２，１３の各上面及びその各近傍には、画素電極２と同一の材料からなる導電性被覆膜１４、１５が設けられる。半導体薄膜８と各オーミックコンタクト層１０、１１とによって形成されるオーミックコンタクト領域１６、１７には、ソース電極１２及びドレイン電極１３と同電位である各導電性被覆膜１４、１５とゲート電極６との間で形成される縦電界がかかることにより、Ｖｇ−Ｉｄ特性のマイナス側へのシフトを抑制することができる。
【選択図】 図２
【解決手段】 ゲート電極６上にゲート絶縁膜７を介した半導体薄膜８、及びその上に設けられたチャネル保護膜９の上面両側に一対のオーミックコンタクト層１０、１１が設けられ、更にソース・ドレイン電極１２，１３が設けられる。ソース・ドレイン電極１２，１３の各上面及びその各近傍には、画素電極２と同一の材料からなる導電性被覆膜１４、１５が設けられる。半導体薄膜８と各オーミックコンタクト層１０、１１とによって形成されるオーミックコンタクト領域１６、１７には、ソース電極１２及びドレイン電極１３と同電位である各導電性被覆膜１４、１５とゲート電極６との間で形成される縦電界がかかることにより、Ｖｇ−Ｉｄ特性のマイナス側へのシフトを抑制することができる。
【選択図】 図２
Description
この発明は薄膜トランジスタパネル及びその製造方法に関する。
従来の薄膜トランジスタには、基板の上面にゲート電極が設けられ、ゲート電極を含む基板の上面にゲート絶縁膜が設けられ、ゲート電極上におけるゲート絶縁膜の上面に真性アモルファスシリコンからなる半導体薄膜が設けられ、半導体薄膜の上面の所定の箇所に窒化シリコンからなるチャネル保護膜が設けられ、チャネル保護膜の上面両側及びその両側における半導体薄膜の上面にｎ型アモルファスシリコンからなるオーミックコンタクト層が設けられ、各オーミックコンタクト層の上面にソース電極及びドレイン電極が形成され設けられ、その上に窒化シリコンからなるオーバーコート膜が設けられたものがある（例えば、特許文献１参照）。
上記従来の薄膜トランジスタでは、ソース電極及びドレイン電極の幅を半導体薄膜上に直接設けられた領域の各オーミックコンタクト層の幅よりも大きくし、且つ、半導体薄膜上に直接設けられた領域の各オーミックコンタクト層をソース電極及びドレイン電極によって完全に覆っているので、その上に窒化シリコンからなるオーバーコート膜をプラズマＣＶＤ法により成膜しても、半導体薄膜上に直接設けられた領域の各オーミックコンタクト層の表面がプラズマダメージを受けることがなく、ひいてはＶｇ（ゲート電圧）−Ｉｄ（ドレイン電流）特性のマイナス側へのシフトを抑制することができる。
しかしながら、上記従来の薄膜トランジスタでは、ソース電極及びドレイン電極の幅を半導体薄膜上に直接設けられた領域の各オーミックコンタクト層の幅よりも大きくしているので、ソース電極及びドレイン電極を形成するためのフォトリソグラフィ工程がオーミックコンタクト層を形成するためのフォトリソグラフィ工程と別となり、フォトリソグラフィ工程数が増加するという問題があった。
そこで、この発明は、Ｖｇ−Ｉｄ特性のマイナス側へのシフトを抑制することができる上、フォトリソグラフィ工程数が増加しないようにすることができる薄膜トランジスタパネルを提供することを目的とする。
この発明は、上記目的を達成するため、基板上に、ゲート電極上にゲート絶縁膜を介して半導体薄膜が設けられ、前記半導体薄膜上に一対のオーミックコンタクト層が設けられ、前記各オーミックコンタクト層上にソース電極及びドレイン電極が設けられた薄膜トランジスタと、前記薄膜トランジスタのソース電極に接続された画素電極を有する薄膜トランジスタパネルにおいて、前記ソース電極側と前記ドレイン電極側との少なくとも一方の上部に設けられた導電性被覆膜を有し、前記導電性被覆膜は前記画素電極と同一の材料によって形成され、前記ソース電極または前記ドレイン電極の幅よりも幅広とされ、且つ、チャネル領域の外側領域における前記ソース電極または前記ドレイン電極を完全に覆っていることを特徴とするものである。
この発明によれば、ソース電極またはドレイン電極の幅よりも幅広とされた導電性被覆膜でチャネル領域の外側領域におけるソース電極またはドレイン電極を完全に覆うことにより、Ｖｇ−Ｉｄ特性のマイナス側へのシフトを抑制することができ、しかも、導電性被覆膜を画素電極と同一の材料によって形成することにより、フォトリソグラフィ工程数が増加しないようにすることができる。
（第１実施形態）
図１はこの発明の第１実施形態としての薄膜トランジスタパネルの要部の透過平面図を示し、図２（Ａ）は図１のIIA−IIAに沿う断面図を示し、図２（Ｂ）は図１のIIB−IIBに沿う断面図を示す。この薄膜トランジスタパネルはガラス基板１を備えている。ガラス基板１の上面には、マトリックス状に配置された複数の画素電極２と、これらの画素電極２に接続された薄膜トランジスタ３と、行方向に配置され、各薄膜トランジスタ３に走査信号（ゲート電圧）を供給する走査ライン４と、列方向に配置され、各薄膜トランジスタ３にデータ信号を供給するデータライン５とが設けられている。
図１はこの発明の第１実施形態としての薄膜トランジスタパネルの要部の透過平面図を示し、図２（Ａ）は図１のIIA−IIAに沿う断面図を示し、図２（Ｂ）は図１のIIB−IIBに沿う断面図を示す。この薄膜トランジスタパネルはガラス基板１を備えている。ガラス基板１の上面には、マトリックス状に配置された複数の画素電極２と、これらの画素電極２に接続された薄膜トランジスタ３と、行方向に配置され、各薄膜トランジスタ３に走査信号（ゲート電圧）を供給する走査ライン４と、列方向に配置され、各薄膜トランジスタ３にデータ信号を供給するデータライン５とが設けられている。
すなわち、ガラス基板１の上面の所定の箇所にはクロムやアルミニウム系金属等からなるゲート電極６及び該ゲート電極６に接続された走査ライン４が設けられている。ゲート電極６及び走査ライン４を含むガラス基板１の上面には窒化シリコンからなるゲート絶縁膜７が設けられている。ゲート電極６上におけるゲート絶縁膜７の上面の所定の箇所には真性アモルファスシリコンからなる半導体薄膜８が設けられている。
半導体薄膜８の上面の所定の箇所には窒化シリコンからなるチャネル保護膜９が設けられている。この場合、チャネル保護膜９は、そのサイズがゲート電極６のサイズよりもある程度小さく、ゲート電極６の中央部上における半導体薄膜８の上面に設けられている。チャネル保護膜９の上面においてチャネル長Ｌ方向の両側及びその両側における半導体薄膜８の上面にはｎ型アモルファスシリコンからなる一対のオーミックコンタクト層１０、１１が設けられている。各オーミックコンタクト層１０、１１の上面にはクロムやアルミニウム系金属等からなるソース電極１２及びドレイン電極１３が設けられている。
この場合、各オーミックコンタクト層１０、１１の周端面はソース電極１２及びドレイン電極１３の周端面と同じとなっている。すなわち、各オーミックコンタクト層１０、１１はソース電極１２及びドレイン電極１３下にのみ設けられている。半導体薄膜８の周端面はチャネル保護膜９を含む一対のオーミックコンタクト層１０、１１の周端面と同じとなっている。すなわち、半導体薄膜８はチャネル保護膜９を含む一対のオーミックコンタクト層１０、１１下にのみ設けられている。また、一対のオーミックコンタクト層１０、１１、ソース電極１２及びドレイン電極１３の相対向する一端側はチャネル保護膜９上に延出されている。
ゲート絶縁膜７の上面の所定の箇所にはデータライン５が設けられている。データライン５は、下から順に、真性アモルファスシリコン層５ａ、ｎ型アモルファスシリコン層５ｂ、クロムやアルミニウム系金属等からなる金属層５ｃの３層構造となっている。そして、真性アモルファスシリコン層５ａ、ｎ型アモルファスシリコン層５ｂ及び金属層５ｃは、ドレイン電極１３形成領域における半導体薄膜８、オーミックコンタクト層１１及びドレイン電極１３に接続されている。
ソース電極１２のチャネル保護膜９側の上面及びそのチャネル幅Ｗ方向の両側におけるチャネル保護膜９とゲート絶縁膜７の上面にはＩＴＯ等からなる一方の導電性被覆膜１４が設けられている。ドレイン電極１３とその近傍のデータライン５の金属層５ｃの上面及びそのチャネル幅Ｗ方向の両側におけるチャネル保護膜９とゲート絶縁膜７の上面にはＩＴＯ等からなる他方の導電性被覆膜１５が設けられている。この場合、各導電性被覆膜１４、１５のチャネル幅Ｗ方向の幅はソース電極１２及びドレイン電極１３の同方向の幅よりも幅広とされている。また、チャネル保護膜９上に延出されたソース電極１２及びドレイン電極１３の各先端は各導電性被覆膜１４、１５に覆われていない。また、他方の導電性被覆膜１５はドレイン電極１３から該ドレイン電極１３に接続されたデータライン（ドレイン配線）５の一部に跨るように延出されている。
ここで、チャネル保護膜９の外側におけるゲート電極６上において、半導体薄膜８と各オーミックコンタクト層１０、１１との重合部分は、チャネル領域の外側領域であり、各オーミックコンタクト領域１６、１７を形成している。そして、一方のオーミックコンタクト領域１６における半導体薄膜８、一方のオーミックコンタクト層１０及びソース電極１２のチャネル幅Ｗ方向の両端面は、当該両端面に接触して設けられた一方の導電性被覆膜１４によって完全に覆われている。また、他方のオーミックコンタクト領域１７における半導体薄膜８、他方のオーミックコンタクト層１１及びドレイン電極１３のチャネル幅Ｗ方向の両端面は、当該両端面に接触して設けられた他方の導電性被覆膜１５によって完全に覆われている。
そして、ゲート電極６、ゲート絶縁膜７、半導体薄膜８、チャネル保護膜９、一対のオーミックコンタクト層１０、１１、ソース電極１２、ドレイン電極１３及び一対の導電性被覆膜１４、１５により、チャネル保護膜型でボトムゲート構造の薄膜トランジスタ３が構成されている。
ソース電極１２のチャネル保護膜９側とは反対側の上面及びゲート絶縁膜７の上面の所定の箇所にはＩＴＯ等からなる画素電極２が設けられている。この場合、一方の導電性被覆膜１４は画素電極２に連続するように一体的に形成されている。画素電極２及び薄膜トランジスタ３等を含むゲート絶縁膜７の上面には窒化シリコンからなるオーバーコート膜１８が設けられている。
ここで、この薄膜トランジスタパネルにおける薄膜トランジスタ３では、図１においてゲート電極６の右側つまり走査ライン４と平行する方向の右側に一方のオーミックコンタクト層１０及びソース電極１２が設けられ、その反対の左側に他方のオーミックコンタクト層１１及びドレイン電極１３が設けられている。この場合、半導体薄膜８のチャネル長Ｌはチャネル保護膜９の左右方向の長さとなっており、チャネル幅Ｗはオーミックコンタクト層１０、１１の上下方向の長さとなっている。
ところで、この薄膜トランジスタパネルにおける薄膜トランジスタ３では、各オーミックコンタクト領域１６、１７における半導体薄膜８及び各オーミックコンタクト層１０、１１のチャネル幅Ｗ方向両端面は、ソース電極１２及びドレイン電極１３のチャネル幅Ｗ方向の幅よりも幅広とされた各導電性被覆膜１４、１５によって完全に覆われている。また、各導電性被覆膜１４、１５は、ソース電極１２及びドレイン電極１３に接続されているので、ソース電極１２及びドレイン電極１３と同電位となる。
この結果、各オーミックコンタクト領域１６、１７における半導体薄膜８及び各オーミックコンタクト層１０、１１には、そのチャネル幅Ｗ方向両端面も含んで、ソース電極１２及びドレイン電極１３と同電位である各導電性被覆膜１４、１５とゲート電極６との間で形成される、ガラス基板１に対して垂直方向の縦電界がかかり、これにより、Ｖｇ−Ｉｄ特性のマイナス側へのシフトを抑制することができることが確認された。なお、ゲート電極６に印加されるゲートオン電圧とゲートオフ電圧とは、その絶対値が同じであることが望ましい。
次に、この薄膜トランジスタパネルの製造方法の一例について説明する。まず、図３（Ａ）、（Ｂ）に示すように、ガラス基板１の上面の所定の個所に、スパッタ法により成膜されたクロム等からなる金属膜をフォトリソグラフィ法によりパターニングすることにより、ゲート電極６及び走査ライン４を形成する。次に、ゲート電極６及び走査ライン４を含むガラス基板１の上面に、ＣＶＤ法により、窒化シリコンからなるゲート絶縁膜７、真性アモルファスシリコン膜２１及び窒化シリコン膜２２を連続して成膜する。
次に、窒化シリコン膜２２の上面のチャネル保護膜形成領域に、塗布されたレジスト膜をフォトリソグラフィ法によりパターニングすることにより、レジスト膜２３を形成する。次に、レジスト膜２３をマスクとして、窒化シリコン膜２２をエッチングすると、図４（Ａ）、（Ｂ）に示すように、レジスト膜２３下にチャネル保護膜９が形成される。次に、レジスト膜２３を剥離する。
次に、図５（Ａ）、（Ｂ）に示すように、チャネル保護膜９を含む真性アモルファスシリコン膜２１の上面に、ＣＶＤ法により、ｎ型アモルファスシリコン膜２４を成膜し、次いで、スパッタ法により、クロム等からなる金属膜２５を成膜する。次に、金属膜２５の上面の各所定の箇所に、塗布されたレジスト膜をフォトリソグラフィ法によりパターニングすることにより、レジスト膜２６ａ、２６ｂを形成する。この場合、レジスト膜２６ａはソース電極１２を形成するためのものであり、レジスト膜２６ｂはドレイン電極１３及びデータライン５を形成するためのものである。
次に、レジスト膜２６ａ、２６ｂ（チャネル保護膜９を含む）をマスクとして、金属膜２５、ｎ型アモルファスシリコン膜２４及び真性アモルファスシリコン膜２１を順次エッチングすると、図６（Ａ）、（Ｂ）に示すようになる。すなわち、レジスト膜２６ａ下にソース電極１２及びオーミックコンタクト層１０が形成され、レジスト膜２６ｂ下にドレイン電極１３及びオーミックコンタクト層１１が形成され、両オーミックコンタクト層１０、１１及びチャネル保護膜９下に半導体薄膜８が形成される。また、レジスト膜２６ｂ下に金属膜５ｃ、ｎ型アモルファスシリコン膜５ｂ及び真性アモルファスシリコン膜５ａからなる３層構造のデータライン５が形成される。次に、レジスト膜２６ａ、２６ｂを剥離する。
この場合、レジスト膜２６ａ、２６ｂ（チャネル保護膜９を含む）をマスクとして、金属膜２５、ｎ型アモルファスシリコン膜２４及び真性アモルファスシリコン膜２１を順次エッチングして、ソース電極１２、ドレイン電極１３、一対のオーミックコンタクト層１０、１１及び半導体薄膜８を形成しているので、ソース電極１２及びドレイン電極１３を一対のオーミックコンタクト層１０、１１及び半導体薄膜８と別のフォトリソグラフィ工程で形成する場合と比較して、フォトリソグラフィ工程数を少なくすることができる。
なお、ソース電極１２及びドレイン電極１３を形成した後に、レジスト膜２６ａ、２６ｂを剥離し、次いで、ソース電極１２及びドレイン電極１３（チャネル保護膜９を含む）をマスクとして、ｎ型アモルファスシリコン膜２４及び真性アモルファスシリコン膜２１を順次エッチングして、一対のオーミックコンタクト層１０、１１及び半導体薄膜８を形成するようにしてもよい。
次に、図７（Ａ）、（Ｂ）に示すように、ソース電極１２、ドレイン電極１３及びデータライン５を含むゲート絶縁膜７の上面に、スパッタ法により、ＩＴＯからなる画素電極形成用膜２７を成膜する。次に、画素電極形成用膜２７の上面の各所定の箇所に、塗布されたレジスト膜をフォトリソグラフィ法によりパターニングすることにより、レジスト膜２８ａ、２８ｂを形成する。この場合、レジスト膜２８ａは画素電極２及び一方の導電性被覆膜１４を形成するためのものであり、レジスト膜２８ｂは他方の導電性被覆膜１５を形成するためのものである。
次に、レジスト膜２８ａ、２８ｂをマスクとして画素電極形成用膜２７をエッチングすると、図８（Ａ）、（Ｂ）に示すようになる。すなわち、レジスト膜２８ａ下に画素電極２及び一方の導電性被覆膜１４が形成され、レジスト膜２８ｂ下に他方の導電性被覆膜１５が形成される。この場合、一対の導電性被覆膜１４、１５は、画素電極２と同一の材料によって画素電極２の形成と同時に形成しているので、フォトリソグラフィ工程数が増加しないようにすることができる。
また、この状態では、一方の導電性被覆膜１４下のソース電極１２、オーミックコンタクト層１０及び半導体薄膜８のチャネル幅Ｗ方向の両端面は、一方の導電性被覆膜１４によって完全に覆われている。また、他方の導電性被覆膜１５下のドレイン電極１３、オーミックコンタクト層１１及び半導体薄膜８のチャネル幅Ｗ方向の両端面は、他方の導電性被覆膜１５によって完全に覆われている。
次に、レジスト膜２８ａ、２８ｂを剥離する。次に、図１及び図２（Ａ）、（Ｂ）に示すように、画素電極２等を含むゲート絶縁膜７の上面に、プラズマＣＶＤ法により、窒化シリコンからなるオーバーコート膜１８を成膜する。かくして、図１及び図２（Ａ）、（Ｂ）に示す薄膜トランジスタパネルが得られる。
（第２実施形態）
図９はこの発明の第２実施形態としての薄膜トランジスタパネルの要部の透過平面図を示し、図１０（Ａ）は図９のＸA−ＸAに沿う断面図を示し、図１０（Ｂ）は図９のＸB−ＸBに沿う断面図を示す。この薄膜トランジスタパネルにおいて、図１及び図２（Ａ）、（Ｂ）に示す薄膜トランジスタパネルと異なる点は、画素電極２及び一方の導電性被覆膜１４をオーバーコート膜１８の上面に該オーバーコート膜１８に設けられたコンタクトホール１９を介してソース電極１２に接続させて設け、且つ、他方の導電性被覆膜１５をオーバーコート膜１８の上面に該オーバーコート膜１８に設けられたコンタクトホール２０を介してドレイン電極１３に接続させて設けた点である。
図９はこの発明の第２実施形態としての薄膜トランジスタパネルの要部の透過平面図を示し、図１０（Ａ）は図９のＸA−ＸAに沿う断面図を示し、図１０（Ｂ）は図９のＸB−ＸBに沿う断面図を示す。この薄膜トランジスタパネルにおいて、図１及び図２（Ａ）、（Ｂ）に示す薄膜トランジスタパネルと異なる点は、画素電極２及び一方の導電性被覆膜１４をオーバーコート膜１８の上面に該オーバーコート膜１８に設けられたコンタクトホール１９を介してソース電極１２に接続させて設け、且つ、他方の導電性被覆膜１５をオーバーコート膜１８の上面に該オーバーコート膜１８に設けられたコンタクトホール２０を介してドレイン電極１３に接続させて設けた点である。
（第３実施形態）
図１１はこの発明の第３実施形態としての薄膜トランジスタパネルの要部の透過平面図を示し、図１２（Ａ）は図１０のXIIA−XIIAに沿う断面図を示し、図１２（Ｂ）は図１１のXIIB−XIIBに沿う断面図を示す。この薄膜トランジスタパネルにおいて、図１及び図２（Ａ）、（Ｂ）に示す薄膜トランジスタパネルと大きく異なる点は、薄膜トランジスタ３をチャネルエッチ型とした点である。
図１１はこの発明の第３実施形態としての薄膜トランジスタパネルの要部の透過平面図を示し、図１２（Ａ）は図１０のXIIA−XIIAに沿う断面図を示し、図１２（Ｂ）は図１１のXIIB−XIIBに沿う断面図を示す。この薄膜トランジスタパネルにおいて、図１及び図２（Ａ）、（Ｂ）に示す薄膜トランジスタパネルと大きく異なる点は、薄膜トランジスタ３をチャネルエッチ型とした点である。
すなわち、この薄膜トランジスタパネルにおける薄膜トランジスタ３では、チャネル保護膜９を備えておらず、ゲート絶縁膜７の上面の所定の箇所に平面ほぼ十字形状に設けられた比較的厚めの半導体薄膜８の上面において、一対のオーミックコンタクト層１０、１１下以外の領域に凹部８ａが形成されている。
また、この薄膜トランジスタ３では、各オーミックコンタクト領域１６、１７がソース電極１２及びドレイン電極１３のゲート電極６側の端面までとなるので、これらの端面の部分を各導電性被覆膜１４、１５で覆うようにする。なお、この場合の薄膜トランジスタ３はチャネルエッチ型であるので、チャネル長Ｌを上記第１実施形態の場合よりもある程度短くすることが可能となる。
次に、この薄膜トランジスタパネルの製造方法の一例について簡単に説明する。まず、ゲート絶縁膜７の上面に比較的厚く成膜された真性アモルファスシリコン膜をフォトリソグラフィ法によりパターニングして比較的厚い半導体薄膜８を平面ほぼ十字状に形成し、この半導体薄膜８を含むゲート絶縁膜７の上面に連続して成膜されたｎ型アモルファスシリコン膜及び金属膜をフォトリソグラフィ法により順次パターニングしてソース電極１２、ドレイン電極１３及び一対のオーミックコンタクト層１０、１１を形成する。この場合、一対のオーミックコンタクト層１０、１１下以外の領域における半導体薄膜８の上面には、オーバーエッチングにより、凹部８ａが形成される。
次に、ソース電極１２及びドレイン電極１３等を含むゲート絶縁膜７の上面に成膜されたＩＴＯ膜をフォトリソグラフィ法によりパターニングして画素電極２及び一対の導電性被覆膜１４、１５を形成する。したがって、この場合も、フォトリソグラフィ工程数が増加することはない。なお、半導体薄膜８を形成するためのそれ専用のフォトリソグラフィ工程が必要となるが、チャネル保護膜を形成するためのフォトリソグラフィ工程が不要となるので、全体としてのフォトリソグラフィ工程数が増加することはない。
（第４実施形態）
図１３はこの発明の第４実施形態としての薄膜トランジスタパネルの要部の透過平面図を示し、図１４（Ａ）は図１３のXIVA−XIVAに沿う断面図を示し、図１４（Ｂ）は図１３のXIVB−XIVBに沿う断面図を示す。この薄膜トランジスタパネルにおいて、図１１及び図１２（Ａ）、（Ｂ）に示す薄膜トランジスタパネルと異なる点は、画素電極２及び一方の導電性被覆膜１４をオーバーコート膜１８の上面に該オーバーコート膜１８に設けられたコンタクトホール１９を介してソース電極１２に接続させて設け、且つ、他方の導電性被覆膜１５をオーバーコート膜１８の上面に該オーバーコート膜１８に設けられたコンタクトホール２０を介してドレイン電極１３に接続させて設けた点である。
図１３はこの発明の第４実施形態としての薄膜トランジスタパネルの要部の透過平面図を示し、図１４（Ａ）は図１３のXIVA−XIVAに沿う断面図を示し、図１４（Ｂ）は図１３のXIVB−XIVBに沿う断面図を示す。この薄膜トランジスタパネルにおいて、図１１及び図１２（Ａ）、（Ｂ）に示す薄膜トランジスタパネルと異なる点は、画素電極２及び一方の導電性被覆膜１４をオーバーコート膜１８の上面に該オーバーコート膜１８に設けられたコンタクトホール１９を介してソース電極１２に接続させて設け、且つ、他方の導電性被覆膜１５をオーバーコート膜１８の上面に該オーバーコート膜１８に設けられたコンタクトホール２０を介してドレイン電極１３に接続させて設けた点である。
（第５実施形態）
図１５はこの発明の第５実施形態としての薄膜トランジスタパネルの要部の透過平面図を示し、図１６（Ａ）は図１５のXVIA−XVIAに沿う断面図を示し、図１６（Ｂ）は図１５のXVIB−XVIBに沿う断面図を示す。この薄膜トランジスタパネルにおいて、図１及び図２（Ａ）、（Ｂ）に示す薄膜トランジスタパネルと異なる点は、一方の導電性被覆膜１４を省略した点である。
図１５はこの発明の第５実施形態としての薄膜トランジスタパネルの要部の透過平面図を示し、図１６（Ａ）は図１５のXVIA−XVIAに沿う断面図を示し、図１６（Ｂ）は図１５のXVIB−XVIBに沿う断面図を示す。この薄膜トランジスタパネルにおいて、図１及び図２（Ａ）、（Ｂ）に示す薄膜トランジスタパネルと異なる点は、一方の導電性被覆膜１４を省略した点である。
なお、図１及び図２（Ａ）、（Ｂ）に示す場合において、他方の導電性被覆膜１５を省略してもよい。また、図９及び図１０（Ａ）、（Ｂ）に示す場合において、一対の導電性被覆膜１４、１５のうちのいずれか一方を省略してもよい。また、図１１及び図１２（Ａ）、（Ｂ）に示す場合において、一対の導電性被覆膜１４、１５のうちのいずれか一方を省略してもよい。さらに、図１３及び図１４（Ａ）、（Ｂ）に示す場合において、一対の導電性被覆膜１４、１５のうちのいずれか一方を省略してもよい。
（第６実施形態）
図１７はこの発明の第６実施形態としての薄膜トランジスタパネルの要部の透過平面図を示し、図１８（Ａ）は図１７のXVIIIA−XVIIIAに沿う断面図を示し、図１８（Ｂ）は図１７のXVIIIB−XVIIIBに沿う断面図を示す。この薄膜トランジスタパネルにおいて、図９及び図１０（Ａ）、（Ｂ）に示す薄膜トランジスタパネルと異なる点は、一方の導電性被覆膜１４を省略し、他方の導電性被覆膜１５をドレイン電極１３に接続させずにオーバーコート膜１８の上面に島状に設けた点である。すなわち、ドレイン電極１３上におけるオーバーコート膜１８にコンタクトホール２０を形成することがレイアウト的に困難な場合には、他方の導電性被覆膜１５をドレイン電極１３に電気的に接続させずにオーバーコート膜１８の上面に島状に設けるようにしてもよい。
図１７はこの発明の第６実施形態としての薄膜トランジスタパネルの要部の透過平面図を示し、図１８（Ａ）は図１７のXVIIIA−XVIIIAに沿う断面図を示し、図１８（Ｂ）は図１７のXVIIIB−XVIIIBに沿う断面図を示す。この薄膜トランジスタパネルにおいて、図９及び図１０（Ａ）、（Ｂ）に示す薄膜トランジスタパネルと異なる点は、一方の導電性被覆膜１４を省略し、他方の導電性被覆膜１５をドレイン電極１３に接続させずにオーバーコート膜１８の上面に島状に設けた点である。すなわち、ドレイン電極１３上におけるオーバーコート膜１８にコンタクトホール２０を形成することがレイアウト的に困難な場合には、他方の導電性被覆膜１５をドレイン電極１３に電気的に接続させずにオーバーコート膜１８の上面に島状に設けるようにしてもよい。
この場合、他方の導電性被覆膜１５は島状であってドレイン電極１３と電気的に絶縁されているが、オーバーコート膜１８を介してドレイン電極１３と対向する部分において容量結合による縦電界が形成され、且つ、オーバーコート膜１８及びゲート絶縁膜７を介してゲート電極６と対向する部分において容量結合による縦電界が形成される。
１ ガラス基板
２ 画素電極
３ 薄膜トランジスタ
４ 走査ライン
５ データライン
６ ゲート電極
７ ゲート絶縁膜
８ 半導体薄膜
９ チャネル保護膜
１０、１１ オーミックコンタクト層
１２ ソース電極
１３ ドレイン電極
１４、１５ 導電性被覆膜
１６、１７ オーミックコンタクト領域
１８ オーバーコート膜
２ 画素電極
３ 薄膜トランジスタ
４ 走査ライン
５ データライン
６ ゲート電極
７ ゲート絶縁膜
８ 半導体薄膜
９ チャネル保護膜
１０、１１ オーミックコンタクト層
１２ ソース電極
１３ ドレイン電極
１４、１５ 導電性被覆膜
１６、１７ オーミックコンタクト領域
１８ オーバーコート膜
Claims (25)
- 基板上に、ゲート電極上にゲート絶縁膜を介して半導体薄膜が設けられ、前記半導体薄膜上に一対のオーミックコンタクト層が設けられ、前記各オーミックコンタクト層上にソース電極及びドレイン電極が設けられた薄膜トランジスタと、前記薄膜トランジスタのソース電極に接続された画素電極を有する薄膜トランジスタパネルにおいて、前記ソース電極側と前記ドレイン電極側との少なくとも一方の上部に設けられた導電性被覆膜を有し、前記導電性被覆膜は前記画素電極と同一の材料によって形成され、前記ソース電極または前記ドレイン電極の幅よりも幅広とされ、且つ、チャネル領域の外側領域における前記ソース電極または前記ドレイン電極を完全に覆っていることを特徴とする薄膜トランジスタパネル。
- 請求項１に記載の発明において、前記導電性被覆膜は前記ソース電極の上面に接触して設けられ、前記画素電極に連続するように一体的に形成されていることを特徴とする薄膜トランジスタパネル。
- 請求項１に記載の発明において、前記導電性被覆膜は、前記ソース電極上面及び幅方向両側の側面、前記オーミックコンタクト層の幅方向両側の側面に接触して設けられていることを特徴とする薄膜トランジスタパネル。
- 請求項１に記載の発明において、前記導電性被覆膜は前記ドレイン電極の上面に接触して設けられ、且つ、前記ドレイン電極から前記ドレイン電極に接続されるドレイン配線の一部に跨るように延出されていることを特徴とする薄膜トランジスタパネル。
- 請求項４に記載の発明において、前記導電性被覆膜は、前記ドレイン電極の上面及び幅方向両側の側面、前記コンタクト層の幅方向両側の側面に接触して設けられていることを特徴とする薄膜トランジスタパネル。
- 請求項１に記載の発明において、前記薄膜トランジスタを覆うオーバーコート膜を有し、前記画素電極及び前記導電性被覆膜は、前記オーバーコート膜上に設けられていることを特徴とする薄膜トランジスタパネル。
- 請求項６に記載の発明において、前記導電性被覆膜は前記ソース電極上における前記オーバーコート膜の上面に前記画素電極に連続して設けられ、前記オーバーコート膜に設けられたコンタクトホールを介して前記ソース電極に接続されていることを特徴とする薄膜トランジスタパネル。
- 請求項６に記載の発明において、前記導電性被覆膜は前記ドレイン電極上における前記オーバーコート膜の上面に設けられていることを特徴とする薄膜トランジスタパネル。
- 請求項８に記載の発明において、前記導電性被覆膜は前記オーバーコート膜に設けられたコンタクトホールを介して前記ドレイン電極に接続されていることを特徴とする薄膜トランジスタパネル。
- 請求項１に記載の発明において、薄膜トランジスタは前記半導体薄膜上にチャネル保護膜を有し、前記一対のオーミックコンタクト層、前記ソース電極及び前記ドレイン電極は一端側が前記チャネル保護膜上に延出され、且つ、前記チャネル保護膜上に延出された前記ソース電極または前記ドレイン電極の先端は前記導電性被覆膜に覆われていないことを特徴とする薄膜トランジスタパネル。
- 請求項１に記載の発明において、薄膜トランジスタはチャネルエッチ型であることを特徴とする薄膜トランジスタパネル。
- 請求項１１に記載の発明において、前記ソース電極及びその下の前記オーミックコンタクチ層と前記ドレイン電極及びその下の前記オーミックコンタクチ層との相対向する端面のうちの少なくとも一方は前記導電性被覆膜によって覆われていることを特徴とする薄膜トランジスタパネル。
- 請求項１に記載の発明において、前記導電性被覆膜は、前記ソース電極または前記ドレイン電極とは電気的に絶縁されていることを特徴とする薄膜トランジスタパネル。
- 基板上に、ゲート電極上にゲート絶縁膜を介して半導体薄膜が設けられ、前記半導体薄膜上に一対のオーミックコンタクト層が設けられ、前記各オーミックコンタクト層上にソース電極及びドレイン電極が設けられた薄膜トランジスタを形成し、
前記薄膜トランジスタ上に画素電極形成用膜を成膜し、
前記画素電極形成用膜をエッチングして、前記薄膜トランジスタの前記ソース電極に接続された画素電極、及び前記ソース電極側と前記ドレイン電極側の少なくとも一方の上部に、前記ソース電極または前記ドレイン電極の幅よりも幅広とされ、且つ、チャネル領域の外側領域における前記ソース電極または前記ドレイン電極を完全に覆う導電性被覆膜を形成することを特徴とする薄膜トランジスタパネルの製造方法。 - 請求項１４に記載された発明において、前記一対のオーミックコンタクト層、前記ソース電極、前記ドレイン電極の形成は、ｎ型アモルファスシリコン膜及び金属膜を順次成膜し、前記ソース電極、前記ドレイン電極を形成するレジスト膜をパターン形成し、金属膜、ｎ型アモルファスシリコン膜を順次エッチングする工程を含むことを特徴とする薄膜トランジスタパネルの製造方法。
- 請求項１４に記載の発明において、前記導電性被覆膜の形成は、前記ソース電極上面及び幅方向両側の側面、前記オーミックコンタクト層の幅方向両側の側面に接触するように形成することを特徴とする薄膜トランジスタパネルの製造方法。
- 請求項１４に記載の発明において、前記薄膜トランジスタを形成した後、前記薄膜トランジスタを覆うオーバーコート膜を形成する工程を有し、前記画素電極形成用膜は前記オーバーコート膜上に形成することを特徴とする薄膜トランジスタパネルの製造方法。
- 請求項１７に記載の発明において、前記オーバーコート膜の形成は、前記オーバーコート膜の前記ソース電極との対応部にコンタクトホールを形成する工程を含み、前記導電性被覆膜の形成は、前記コンタクトホールを介して前記ソース電極に接続する工程を含むことを特徴とする薄膜トランジスタパネルの製造方法。
- 請求項１４に記載の発明において、前記画素電極と前記導電性被覆膜を電気的に接続して形成することを特徴とする薄膜トランジスタパネルの製造方法。
- 請求項１４に記載の発明において、前記導電性被覆膜を前記ソース電極または前記ドレイン電極と電気的に絶縁して形成することを特徴とする薄膜トランジスタパネルの製造方法。
- 基板上に、ゲート電極上にゲート絶縁膜を介して半導体薄膜が設けられ、前記半導体薄膜上に一対のオーミックコンタクト層が設けられ、前記各オーミックコンタクト層上にソース電極及びドレイン電極が設けられた薄膜トランジスタを形成し、
前記薄膜トランジスタ上に画素電極形成用膜を成膜し、
前記画素電極形成用膜をエッチングして、前記薄膜トランジスタの前記ソース電極に接続された画素電極、前記ソース電極側の上部に、前記ソース電極の幅よりも幅広とされ、且つ、チャネル領域の外側領域における前記ソース電極を完全に覆うソース側導電性被覆膜、前記ドレイン電極側の上部に、前記ドレイン電極の幅よりも幅広とされ、且つ、チャネル領域の外側領域における前記ドレイン電極を完全に覆うドレイン側導電性被覆膜を形成することを特徴とする薄膜トランジスタパネルの製造方法。 - 請求項２１に記載の発明において、前記画素電極形成用膜はＩＴＯからなることを特徴とする薄膜トランジスタパネルの製造方法。
- 請求項２１に記載の発明において、前記画素電極と前記ソース側導電性被覆膜は電気的に接続されていることを特徴とする薄膜トランジスタパネルの製造方法。
- 請求項２３に記載の発明において、前記ドレイン側導電性被覆膜は、前記ドレイン電極と電気的に絶縁されていることを特徴とする薄膜トランジスタパネルの製造方法。
- 請求項２３に記載の発明において、前記ドレイン側導電性被覆膜は、前記ドレイン電極と電気的に接続されていることを特徴とする薄膜トランジスタパネルの製造方法。
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Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012080102A (ja) * | 2010-09-30 | 2012-04-19 | Beijing Boe Optoelectronics Technology Co Ltd | アレイ基板およびその製造方法、並びに液晶ディスプレー |
| KR20120090783A (ko) * | 2011-01-12 | 2012-08-17 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 및 반도체 장치의 제작 방법 |
| JP2013115099A (ja) * | 2011-11-25 | 2013-06-10 | Sony Corp | トランジスタ、表示装置および電子機器 |
| JP2013153140A (ja) * | 2011-12-02 | 2013-08-08 | Semiconductor Energy Lab Co Ltd | 半導体装置及びその作製方法 |
| KR101799068B1 (ko) * | 2017-01-12 | 2017-12-12 | 엘지디스플레이 주식회사 | 박막 트랜지스터 기판 및 그 제조방법 |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4661913B2 (ja) * | 2008-07-19 | 2011-03-30 | カシオ計算機株式会社 | 液晶表示装置 |
| KR101534009B1 (ko) | 2008-10-21 | 2015-07-07 | 삼성디스플레이 주식회사 | 박막 트랜지스터 표시판과 그 제조 방법 및 박막 트랜지스터 표시판을 갖는 표시 장치 |
| KR101772511B1 (ko) * | 2010-06-22 | 2017-08-30 | 엘지디스플레이 주식회사 | 프린지 필드 스위칭 모드 액정표시장치용 어레이 기판 및 이의 제조 방법 |
| US20130071962A1 (en) * | 2011-09-20 | 2013-03-21 | Shijian Qin | Method of Manufacturing TFT Array Substrate and TFT Array Substrate |
| CN105742238A (zh) * | 2016-03-02 | 2016-07-06 | 京东方科技集团股份有限公司 | 孔结构和阵列基板及其制作方法、探测装置和显示装置 |
| US10818856B2 (en) * | 2017-05-18 | 2020-10-27 | Shenzhen China Star Optoelectronics Semiconductor Display Technology Co., Ltd. | Method for fabricating thin film transistor, method for fabricating array substrate, and a display apparatus |
| CN112242441A (zh) * | 2019-07-16 | 2021-01-19 | 联华电子股份有限公司 | 高电子迁移率晶体管 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10161564A (ja) * | 1996-11-28 | 1998-06-19 | Casio Comput Co Ltd | 表示装置 |
| JPH11354810A (ja) * | 1998-06-11 | 1999-12-24 | Casio Comput Co Ltd | 表示パネル及びその製造方法 |
| JP2004302314A (ja) * | 2003-03-31 | 2004-10-28 | Fujitsu Display Technologies Corp | 液晶表示装置用基板及び液晶表示装置の製造方法 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3002099B2 (ja) * | 1994-10-13 | 2000-01-24 | 株式会社フロンテック | 薄膜トランジスタおよびそれを用いた液晶表示装置 |
| JP3955156B2 (ja) * | 1998-08-31 | 2007-08-08 | エルジー フィリップス エルシーディー カンパニー リミテッド | 電子機器用構成基板と電子機器 |
| JP3350486B2 (ja) * | 1999-09-02 | 2002-11-25 | 株式会社東芝 | アクティブマトリクス型液晶表示装置 |
| KR100719333B1 (ko) * | 1999-11-25 | 2007-05-17 | 삼성전자주식회사 | 반사-투과형 박막트랜지스터 액정 표시 장치 및 그 제조방법 |
| TW490857B (en) | 2001-02-05 | 2002-06-11 | Samsung Electronics Co Ltd | Thin film transistor array substrate for liquid crystal display and method of fabricating same |
| CN1154174C (zh) | 2001-05-30 | 2004-06-16 | 友达光电股份有限公司 | 平面显示器制造方法 |
| KR100968341B1 (ko) * | 2003-01-13 | 2010-07-08 | 엘지디스플레이 주식회사 | 박막 트랜지스터 어레이 기판 및 그 제조 방법 |
| KR100935671B1 (ko) | 2003-03-13 | 2010-01-07 | 삼성전자주식회사 | 박막 트랜지스터 표시판 및 그의 제조 방법 |
| JP4507540B2 (ja) | 2003-09-12 | 2010-07-21 | カシオ計算機株式会社 | 薄膜トランジスタ |
-
2005
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2006
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2007
- 2007-11-05 HK HK07111977.7A patent/HK1105045A1/xx not_active IP Right Cessation
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10161564A (ja) * | 1996-11-28 | 1998-06-19 | Casio Comput Co Ltd | 表示装置 |
| JPH11354810A (ja) * | 1998-06-11 | 1999-12-24 | Casio Comput Co Ltd | 表示パネル及びその製造方法 |
| JP2004302314A (ja) * | 2003-03-31 | 2004-10-28 | Fujitsu Display Technologies Corp | 液晶表示装置用基板及び液晶表示装置の製造方法 |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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