CN102163610B - 具有抑制特性偏移的结构的薄膜晶体管面板及其制造方法 - Google Patents
具有抑制特性偏移的结构的薄膜晶体管面板及其制造方法 Download PDFInfo
- Publication number
- CN102163610B CN102163610B CN2011100282131A CN201110028213A CN102163610B CN 102163610 B CN102163610 B CN 102163610B CN 2011100282131 A CN2011100282131 A CN 2011100282131A CN 201110028213 A CN201110028213 A CN 201110028213A CN 102163610 B CN102163610 B CN 102163610B
- Authority
- CN
- China
- Prior art keywords
- film
- electrode
- thin
- film transistor
- overlay film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 239000010409 thin film Substances 0.000 title claims abstract description 141
- 238000000034 method Methods 0.000 title claims description 31
- 238000004519 manufacturing process Methods 0.000 title claims description 11
- 239000010408 film Substances 0.000 claims abstract description 235
- 239000000758 substrate Substances 0.000 claims abstract description 23
- 239000000463 material Substances 0.000 claims abstract description 7
- 238000005530 etching Methods 0.000 claims description 9
- 230000015572 biosynthetic process Effects 0.000 claims description 6
- 239000011248 coating agent Substances 0.000 abstract 3
- 238000000576 coating method Methods 0.000 abstract 3
- 239000004065 semiconductor Substances 0.000 abstract 3
- 229910021417 amorphous silicon Inorganic materials 0.000 description 21
- 229910052751 metal Inorganic materials 0.000 description 13
- 239000002184 metal Substances 0.000 description 13
- 229910052581 Si3N4 Inorganic materials 0.000 description 11
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 11
- 239000011521 glass Substances 0.000 description 8
- 239000000203 mixture Substances 0.000 description 7
- 238000001259 photo etching Methods 0.000 description 7
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 description 5
- 229910052804 chromium Inorganic materials 0.000 description 5
- 239000011651 chromium Substances 0.000 description 5
- 229910052782 aluminium Inorganic materials 0.000 description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 3
- 230000005684 electric field Effects 0.000 description 3
- 238000004544 sputter deposition Methods 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 210000002858 crystal cell Anatomy 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 239000004973 liquid crystal related substance Substances 0.000 description 2
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 2
- OZUCXGWYZVDFOU-UHFFFAOYSA-N 2-(diethylamino)ethyl 6-hydroxy-4,7-dimethoxy-1-benzofuran-5-carboxylate;hydrochloride Chemical compound [Cl-].CC[NH+](CC)CCOC(=O)C1=C(O)C(OC)=C2OC=CC2=C1OC OZUCXGWYZVDFOU-UHFFFAOYSA-N 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Nonlinear Science (AREA)
- Mathematical Physics (AREA)
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Optics & Photonics (AREA)
- Thin Film Transistor (AREA)
- Liquid Crystal (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
一种薄膜晶体管面板包括：基板(1)；薄膜晶体管(3)，形成在基板(1)上，具有栅电极(6)、栅绝缘膜(7)、半导体薄膜(8)、在半导体薄膜(8)上形成的一对欧姆接触层(10、11)、以及在各欧姆接触层(10、11)上形成的源电极(12)和漏电极(13)，半导体薄膜(8)在源电极(12)和漏电极(13)之间具有沟道区域；像素电极(2)，与薄膜晶体管(3)的源电极(12)连接；以及第一和第二导电性被覆膜(14、15)，设置在源电极(12)侧和漏电极(13)侧的上部，由与像素电极(2)相同的材料形成；第一导电性被覆膜(14)的宽度比源电极(12)的宽度宽，第二导电性被覆膜(15)的宽度比漏电极(13)的宽度宽。
Description
本发明申请是本申请人于2006年10月20日提交的，申请号为200610171869.8，发明名称为“具有抑制特性偏移的结构的薄膜晶体管面板及其制造方法”的分案申请。
技术领域
本发明涉及一种具有抑制特性偏移的结构的薄膜晶体管面板及其制造方法。
背景技术
有源矩阵型液晶显示装置适用具有多个像素电极和与各像素电极连接的多个开关用薄膜晶体管的薄膜晶体管面板。具有滤色片和对置电极的对置电极面板设置成在与所述薄膜晶体管面板之间夹着液晶元件，通过在所述各像素电极和所述对置电极之间施加对应于显示像素的显示电压，液晶元件的透射率变化，能够目视显示。在日本特许公开2005-93460号公报中，记载了在上述薄膜晶体管面板上形成薄膜晶体管的结构。在这篇现有技术文献中记载的薄膜晶体管是如下的晶体管：在基板的上表面设有栅电极，在含有栅电极的基板的上表面设有栅绝缘膜，在栅电极上的栅绝缘膜的上表面设有由本征非晶硅构成的半导体薄膜，在半导体薄膜上表面的预定部位设有由氮化硅构成的沟道保护膜，在沟道保护膜的上表面两侧及其两侧的半导体薄膜上表面设有由n型非晶硅构成的欧姆接触层，并在各欧姆接触层上表面形成设有源电极和漏电极，在其上设有由氮化硅构成的过覆膜。
在上述现有的薄膜晶体管中，源电极和漏电极的宽度比直接设置在半导体薄膜上的区域的各欧姆接触层的宽度大。并且，由于将直接设置在半导体薄膜上的区域的各欧姆接触层由源电极和漏电极完全覆盖，因此即使通过等离子体CVD法在其上对由氮化硅构成的过覆膜进行成膜，直接设置在半导体薄膜上的区域的各欧姆接触层的表面也不会受到等离子体损伤，进而可以抑制Vg（栅电压）-Id（栅电流）特性向负侧偏移。
然而，在上述现有的薄膜晶体管中，由于使源电极和漏电极的宽度比直接设置在半导体薄膜上的区域的各欧姆接触层的宽度大，因此用于形成源电极和漏电极的光刻工序和用于形成欧姆接触层的光刻工序不同，因而存在光刻工序数量增加这样的问题。
发明内容
因此，本发明的目的是提供一种薄膜晶体管面板，既可以抑制Vg-Id特性向负侧的偏移，而且还可以不增加光刻工序数量。
为实现上述目的，本发明的薄膜晶体管面板，包括：基板；薄膜晶体管，形成在所述基板上，具有栅电极、栅绝缘膜、半导体薄膜、在所述半导体薄膜上形成的一对欧姆接触层、以及在所述各欧姆接触层上形成的源电极和漏电极，所述半导体薄膜在所述源电极和所述漏电极之间具有沟道区域；过覆膜，设置在所述薄膜晶体管上；像素电极，设置在过覆膜上，且与所述薄膜晶体管的所述源电极连接；以及第一和第二导电性被覆膜，设置在与所述源电极和所述漏电极的上部对应的所述过覆膜上，由与所述像素电极相同的材料形成；所述第一导电性被覆膜被设置为在所述源电极上的所述过覆膜的上表面与所述像素电极连续，宽度比所述源电极的宽度宽，并且，通过设置在所述过覆膜中的接触孔而与所述源电极连接，所述第二导电性被覆膜被设置为宽度比所述漏电极的宽度宽，并且通过设置在所述过覆膜中的接触孔而与所述漏电极连接。
此外，本发明的薄膜晶体管面板的制造方法，其特征在于，包括以下步骤：在基板上形成薄膜晶体管，该薄膜晶体管在栅电极上隔着栅绝缘膜设有半导体薄膜、在所述半导体薄膜上设有一对欧姆接触层、在所述各欧姆接触层上设有源电极和漏电极；在所述薄膜晶体管上对像素电极形成用膜进行成膜，将所述像素电极形成用膜进行刻蚀，形成与所述薄膜晶体管的所述源电极连接的像素电极及导电性被覆膜，该导电性被覆膜做成在所述源电极侧和所述漏电极侧中的至少一方的上部宽度比所述源电极或所述漏电极的宽度更宽，并且完全覆盖沟道区域的外侧区域的所述源电极或所述漏电极。
本发明的薄膜晶体管面板，包括：基板；薄膜晶体管，形成在所述基板上，具有栅电极、栅绝缘膜、半导体薄膜、在所述半导体薄膜上形成的一对欧姆接触层、以及在所述各欧姆接触层上形成的源电极和漏电极，所述半导体薄膜在所述源电极和所述漏电极之间具有沟道区域；像素电极，与所述薄膜晶体管的所述源电极连接；以及第一和第二导电性被覆膜，设置在所述源电极和所述漏电极的上部，由与所述像素电极相同的材料形成，所述第一导电性被覆膜被设置为宽度比所述源电极的宽度宽，所述第二导电性被覆膜被设置为宽度比所述漏电极的宽度宽，并且与所述漏电极的上表面接触，并且，从所述漏电极延伸出来，以便跨过与所述漏电极连接的漏极布线的一部分。
本发明薄膜晶体管面板，包括：基板；薄膜晶体管，形成在所述基板上，具有栅电极、栅绝缘膜、半导体薄膜、在所述半导体薄膜上形成的一对欧姆接触层、以及在所述各欧姆接触层上形成的源电极和漏电极，所述半导体薄膜在所述源电极和所述漏电极之间具有沟道区域；过覆膜，设置在所述薄膜晶体管上；像素电极，设置在过覆膜上，且与所述薄膜晶体管的所述源电极连接；以及第一和第二导电性被覆膜，设置在与所述源电极和所述漏电极的上部对应的所述过覆膜上，由与所述像素电极相同的材料形成；所述第一导电性被覆膜被设置为宽度比所述源电极的宽度宽，所述第二导电性被覆膜被设置为宽度比所述漏电极的宽度宽，并且通过设置在所述过覆膜中的接触孔与所述漏电极连接。
本发明的薄膜晶体管面板的制造方法，其特征在于，包括以下工序：在基板上形成薄膜晶体管，该薄膜晶体管在栅电极上隔着栅绝缘膜设置有半导体薄膜，在所述半导体薄膜上设置有一对欧姆接触层，在所述各欧姆接触层上设置有源电极和漏电极；在所述薄膜晶体管上对像素电极形成用膜进行成膜，刻蚀所述像素电极形成用膜形成与所述薄膜晶体管的所述源电极连接的像素电极、源极侧导电性被覆膜及漏极侧导电性被覆膜；该源极侧导电性被覆膜做成在所述源电极的上部，宽度比所述源电极的宽度更宽，并且完全覆盖沟道区域的外侧区域的所述源电极；该漏极侧导电性被覆膜做成在所述漏电极的上部，宽度比所述漏电极的宽度更宽，并且完全覆盖沟道区域的外侧区域中的所述漏电极，并且与所述漏电极电连接。
发明效果
根据本发明，用做成宽度比源电极或漏电极的宽度更宽的导电性被覆膜完全覆盖沟道区域的外侧区域中的源电极或漏电极，从而可以抑制Vg-Id特性向负侧的偏移，而且，通过由与像素电极相同的材料形成导电性被覆膜，可以不增加光刻工序的数量。
附图说明
图1是作为本发明第一实施方式的薄膜晶体管面板的主要部分的透视平面图。
图2（A）是沿图1的IIA-IIA的剖面图，2（B）是沿图1的IIB-IIB的剖面图。
图3是用于说明作为第一实施方式的薄膜晶体面板的制造方法的一个例子的初始工序的示意图，其中（A）是与图1相同的透视平面图，（B）是沿其IIIB-IIIB的剖面图。
图4（A）是继续图3的工序的透视平面图，图4（B）是沿其IVB-IVB的剖面图。
图5（A）是继续图4的工序的透视平面图，图5（B）是沿其VB-VB的剖面图。
图6（A）是继续图5的工序的透视平面图，图6（B）是沿其VIB-VIB的剖面图。
图7（A）是继续图6的工序的透视平面图，图7（B）是沿其VIIB-VIIB的剖面图。
图8（A）是继续图7的工序的透视平面图，图8（B）是沿其VIIIB-VIIIB的剖面图。
图9是作为本发明第二实施方式的薄膜晶体管面板的主要部分的透视平面图。
图10（A）是沿图9的XA-XA的剖面图，图10（B）是沿图9的XB-XB的剖面图。
图11是作为本发明第三实施方式的薄膜晶体管面板的主要部分的透视平面图。
图12（A）是沿图11的XIIA-XIIA的剖面图，图12（B）是沿图11的XIIB-XIIB的剖面图。
图13是作为本发明第四实施方式的薄膜晶体管面板的主要部分的透视平面图。
图14（A）是沿图13的XIVA-XIVA的剖面图，图14（B）是沿图13的XIVB-XIVB的剖面图。
图15是作为本发明第五实施方式的薄膜晶体管面板的主要部分的透视平面图。
图16（A）是沿图15的XVIA-XVIA的剖面图，图16（B）是沿图15的XVIB-XVIB的剖面图。
图17是作为本发明第六实施方式的薄膜晶体管面板的主要部分的透视平面图。
图18（A）是沿图17的XVIIIA-XVIIIA的剖面图，图18（B）是沿图17的XVIIIB-XVIIIB的剖面图。
符号说明
1玻璃基板
2像素电极
3薄膜晶体管
4扫描线
5数据线
6栅电极
7栅绝缘膜
8半导体薄膜
9沟道保护膜
10、11欧姆接触层
12源电极
13漏电极
14、15导电性被覆膜
16、17欧姆接触区域
18过覆膜
具体实施方式
（第一实施方式）
图1示出了作为本发明第一实施方式的薄膜晶体管面板的主要部分的透视平面图，图2（A）表示沿图1的线IIA-IIA的剖面图，图2（B）是沿图1的IIB-IIB的剖面图。为了使图面更清楚，在图1中省略了图2A和图2B中所示的过覆膜18（在后描述）。图中使用的虚线表示元件的边界。这种薄膜晶体管面板具备玻璃基板1。在玻璃基板1的上表面设有矩阵状排列的多个像素电极2、与这些像素电极2连接的薄膜晶体管3；配置在行方向上的向各薄膜晶体管3供给扫描信号（栅电压）的扫描线4、配置在列方向上的向各薄膜晶体管3供给数据信号的数据线5。
即，在玻璃基板1上表面的预定部位设置由铬和铝系金属等构成的栅电极6以及与该栅电极6连接的扫描线4。在包括栅电极6和扫描线4的玻璃基板1的上表面设有由氮化硅构成的栅绝缘膜7。在栅电极6上的栅绝缘膜7的上表面的预定部位设有由本征非晶硅构成的半导体薄膜8。
在半导体薄膜8上表面的预定部位设有由氮化硅构成的沟道保护膜9。这种情况下，沟道保护膜9的尺寸比栅电极6的尺寸小某种程度，并设置在栅电极6的中央部上的半导体薄膜8的上表面。在沟道保护膜9的上表面，在沟道长度L方向（参见图1）的两侧及其两侧的半导体薄膜8的上表面设有由n型非晶硅构成的一对欧姆接触层10、11。在各欧姆接触层10、11的上表面设有由铬和铝系金属等构成的源电极12和漏电极13。
这种情况下，各欧姆接触层10、11的周端面与源电极12和漏电极13的周端面成为同一平面。即，各欧姆接触层10、11仅设置在源电极12和漏电极13下。半导体薄膜8的周端面与一对欧姆接触层10、11的周端面成为同一平面。即，半导体薄膜8仅设置在沟道保护膜9以及一对欧姆接触层10、11下。此外，一对欧姆接触层10、11、源电极12和漏电极13的相对向的一端侧在沟道保护膜9上延伸出去。
在栅绝缘膜7的上表面的预定部位设有数据线5。数据线5构成从下起依次为本征非晶硅层5a、n型非晶硅层5b、铬和铝系金属等构成的金属层5c三层的结构。并且，本征非晶硅层5a、n型非晶硅层5b和金属层5c与漏电极13形成区域中的半导体薄膜8、欧姆接触层11和漏电极13连接。
在源电极12的沟道保护膜9侧的上表面以及在其沟道宽度W方向（参见图1）的两侧的沟道保护膜9和栅绝缘膜7的上表面设有由ITO等构成的一个导电性被覆膜14。在漏电极13及其附近的数据线5的金属层5c的上表面及在其沟道宽度W方向的两侧的沟道保护膜9和栅绝缘膜7的上表面设有由ITO等构成的另一个导电性被覆膜15。这种情况下，各导电性被覆膜14、15的沟道宽度W方向的宽度比源电极12和漏电极13的相同方向上的宽度更宽。此外，在沟道保护膜9上延伸出去的源电极12和漏电极13的各前端没有被各导电性被覆膜14、15覆盖。此外，使另一个导电性被覆膜15延伸出去，以便从漏电极13跨到与该漏电极13连接的数据线（漏极布线）5的一部分。
这里，在沟道保护膜9外侧的栅电极6上，半导体薄膜8和各欧姆接触层10、11的重合部分是沟道区域的外侧区域，形成有各欧姆接触区域16、17。并且，如图2B所示，在一个欧姆接触区域16中的半导体薄膜8、一个欧姆接触层10以及源电极12的沟道宽度W方向的两端面由与该两端面接触设置的一个导电性被覆膜14完全覆盖。此外，虽然图中未示出，在另一个欧姆接触区域17中的半导体薄膜8、另一个欧姆接触层11和漏电极13的沟道宽度W方向的两端面如图2B所示，由与该两端面接触设置的另一个导电性被覆膜15完全覆盖。
然而，由栅电极6、栅绝缘膜7、半导体薄膜8、沟道保护膜9、一对欧姆接触层10和11、源电极12、漏电极13以及一对导电性被覆膜14和15，构成沟道保护膜型底栅结构的薄膜晶体管3。
在与源电极12的沟道保护膜9侧相反的一侧的上表面以及栅绝缘膜7上表面的预定部位设置由ITO等构成的像素电极2。这种情况下，一个导电性被覆膜14与像素电极2连续地一体形成。在包含像素电极2和薄膜晶体管3等的栅绝缘膜7的上表面设有由氮化硅构成的过覆膜18。
这里，在这个薄膜晶体管面板中的薄膜晶体管3中，在图1中，栅电极6的右侧即与扫描线4平行的方向的右侧设有一个欧姆接触层10和源电极12，在与其相反的左侧设有另一个欧姆接触层11和漏电极13。这种情况下，半导体薄膜8的沟道长度L成为沟道保护膜9的左右方向上的长度，沟道宽度W成为欧姆接触层10、11的上下方向上的长度。各导电性被覆膜14、15的相对向的端面延伸到沟道区域内部、即沟道保护膜9上的内侧。然而，各导电性被覆膜14、15的相对向的各端面没有到达源电极12或者漏电极13的端面。这种情况下，也可以使各导电性被覆膜14、15的相对向的各端面延伸到与源电极14或漏电极13的端面为相同的平面或者比它们进一步延伸到沟道保护膜9的中心。但是，由于导电性被覆膜14和15必须电绝缘，如果延伸到与源电极12或漏电极13的端面为同一平面或者比它们进一步延伸到沟道保护膜9的中心，由于位置未对准，两者发生短路的可能性很大，因此为了获得微细的显示像素，如图所示，希望预先设计各导电性被覆膜14、15的相对向的各端面，以便不达到源电极12或漏电极13的端面。
由此，在这种薄膜晶体管面板中的薄膜晶体管3中，在各欧姆接触区域16、17中的半导体薄膜8和各欧姆接触层10、11的沟道宽度W方向的两端面由比源电极12和漏电极13的沟道宽度W方向的宽度更宽的各导电性被覆膜14、15完全覆盖。此外，各导电性被覆膜14、15由于与源电极12和漏电极13连接，因此源电极12和漏电极13就成为相同的电位。
结果是，向各欧姆接触区域16、17中的半导体薄膜8和各欧姆接触层10、11，施加在与源电极12和漏电极13同电位的各导电性被覆膜14、15和栅电极6之间形成的、相对于玻璃基板1垂直方向的纵电场，由此，确认可以抑制Vg-Id特性向负侧的偏移。而且，对栅电极6施加的栅极导通电压和栅极截止电压，希望其绝对值相同。
接下来，介绍这种薄膜晶体管面板的制造方法的一个例子。首先，如图3（A）和3（B）所示，在玻璃基板1上表面的预定部位，通过对用溅射法成膜的由铬等构成的金属膜用光刻法进行构图，形成栅电极6和扫描线4。然后，在包括栅电极6和扫描线4的玻璃基板1上表面，利用CVD法对由氮化硅构成的栅绝缘膜7、本征非晶硅膜21和氮化硅膜22进行连续成膜。
然后，在氮化硅膜22的上表面的沟道保护膜形成区域，通过用光刻法对涂覆的抗蚀剂膜进行构图，从而形成抗蚀剂膜23。之后，将抗蚀剂膜23作为掩模，对氮化硅膜22进行刻蚀，如图4（A）和4（B）所示，在抗蚀剂膜23下形成沟道保护膜9。接着，剥离抗蚀剂膜23。
然后，如图5（B）和5（A）所示，在包含沟道保护膜9的本征非晶硅膜21的上表面，利用CVD法对n型非晶硅膜24进行成膜，然后，利用溅射法，对由铬等构成的金属膜25进行成膜。然后，在金属膜25上表面的各预定部位，通过用光刻法对涂覆的抗蚀剂膜进行构图，形成抗蚀剂膜26a、26b。这种情况下，抗蚀剂膜26a用于形成源电极12，而抗蚀剂膜26b用于形成漏电极13和数据线5。
接下来，将抗蚀剂膜26a、26b（包含沟道保护膜9）作为掩模，依次刻蚀金属膜25、n型非晶硅膜24和本征非晶硅膜21，状态如图6（A）和6（B）所示。即，在抗蚀剂膜26a下形成源电极12和欧姆接触层10，在抗蚀剂膜26b下形成漏电极13和欧姆接触层11，并在两个欧姆接触层10、11和沟道保护膜9的下形成半导体薄膜8。此外，在抗蚀剂膜26b下形成由金属膜5c、n型非晶硅膜5b和本征非晶硅膜5a构成的三层结构的数据线5。然后，剥离抗蚀剂膜26a、26b。
这种情况下，由于将抗蚀剂膜26a、26b（包含沟道保护膜9）作为掩模，依次刻蚀金属膜25、n型非晶硅膜24和本征非晶硅膜21，形成源电极12、漏电极13、一对欧姆接触层10、11以及半导体薄膜8，因此，与通过不同于一对欧姆接触层10、11和半导体薄膜8的光刻工序形成源电极12和漏电极13的情况相比，就可以减少光刻工序的数量。
再有，也可以在形成源电极12和漏电极13之后，剥离抗蚀剂膜26a、26b，然后，将源电极12和漏电极13（包含沟道保护膜9）作为掩模，依次刻蚀n型非晶硅膜24和本征非晶硅膜21，形成一对欧姆接触层10、11以及半导体薄膜8。
然后，如图7（A）和7（B）所示，在包括源电极12、漏电极13以及数据线5的栅绝缘膜7的上表面，利用溅射法成膜由ITO构成的像素电极形成用膜27。然后，在像素电极形成用膜27上表面的各预定部位，通过用光刻法对涂覆的抗蚀剂膜进行构图，形成抗蚀剂膜28a、28b。这种情况下，抗蚀剂膜28a用于形成像素电极2和一个导电性被覆膜14，抗蚀剂膜28b用于形成另一个导电性被覆膜15。
然后，用抗蚀剂膜28a、28b作为掩模，刻蚀像素电极形成用膜27，如图8（A）、8（B）所示。即，在抗蚀剂膜28a下形成像素电极2和一个导电性被覆膜14，并在抗蚀剂膜28b下形成另一个导电性被覆膜15。这种情况下，由于用与像素电极2相同的材料，在形成像素电极2同时形成一对导电性被覆膜14、15，因此就可以不必增加光刻工序的数量。
此外，在这个状态下，在一个导电性被覆膜14下的源电极12、欧姆接触层10和半导体薄膜8的沟道宽度W方向上的两端面由一个导电性被覆膜14完全覆盖。此外，在另一个导电性被覆膜15下的漏电极13、欧姆接触层11和半导体薄膜8的沟道宽度W方向上的两端面由另一个导电性被覆膜15完全覆盖。
接下来，剥离抗蚀剂膜28a、28b。然后，如图1和图2（A）、2（B）所示，在包括像素电极2等的栅绝缘膜7的上表面，利用等离子体CVD法对由氮化硅膜构成的过覆膜18进行成膜。这样，如图1和图2（A）和2（B）所示，获得薄膜晶体管面板。
（第二实施方式）
图9表示了作为本发明第二实施方式的薄膜晶体管面板的主要部分的透视平面图，图10（A）表示沿图9的XA-XA的剖面图，图10（B）表示沿图9的XB-XB的剖面图。在这个薄膜晶体管面板中，与如图1及图2（A）、图2（B）所示的薄膜晶体管面板的不同点在于：将像素电极2和一个导电性被覆膜14设置在过覆膜18上表面并通过设置在该过覆膜18中的接触孔19与源电极12连接，并且将另一个导电性被覆膜15设置在过覆膜18上表面并通过设置在该过覆膜18中的接触孔20与漏电极13连接。
（第三实施方式）
图11中示出了作为本发明第三实施方式的薄膜晶体管面板的主要部分的透视平面图，图12（A）表示沿图10的XIIA-XIIA的剖面图，12（B）表示沿图11的XIIB-XIIB的剖面图。在这种薄膜晶体管面板与图1、图2（A）、图2（B）所示的薄膜晶体管面板较大的不同点在于：将薄膜晶体管3做成沟道刻蚀型。
即，在该薄膜晶体管面板的薄膜晶体管3中不具备沟道保护膜9，在栅绝缘膜7上表面的预定部位以平面近似十字形状设置的比较厚的半导体薄膜8的上表面，在一对欧姆接触层10、11之下以外的区域具有凹部8a。
此外，在该薄膜晶体管3中，由于各欧姆接触区域16、17直到源电极12和漏电极13的栅电极6一侧的端面，因此，将这些端面的局部由各导电性被覆膜14、15覆盖。而且，由于这种情况下的薄膜晶体管3是沟道刻蚀型，因此与上述第一实施方式的情况相比可以某种程度地缩短沟道长度L。
接下来，简单说明这种薄膜晶体管面板的制造方法的一个例子。首先，在栅绝缘膜7的上表面使本征非晶硅膜比较厚地成膜，并利用光刻法对该膜进行构图，从而形成平面近似十字形状的比较厚的半导体薄膜8，并且在包括此半导体薄膜8的栅绝缘膜7的上表面使n型非晶硅膜和金属膜连续成膜，并利用光刻法对这些膜依次进行构图，由此形成源电极12、漏电极13和一对欧姆接触层10、11。这种情况下，在一对欧姆接触层10、11下以外的区域的半导体薄膜8的上表面，通过过刻蚀形成凹部8a。
然后，通过光刻法对在包括源电极12和漏电极13等的栅绝缘膜7的上表面成膜的ITO膜进行构图，形成像素电极2和一对导电性被覆膜14、15。由此，即使在这种情况下，也可以不增加光刻工序数量。而且，必需用于形成半导体薄膜8的专用光刻工序，但不需要用于形成沟道保护膜的光刻工序，因此，总体上不增加光刻工序数量。
（第四实施方式）
图13表示作为本发明第四实施方式的薄膜晶体管面板的主要部分的透视平面图，图14（A）表示沿图13的XIVA-XIVA的剖面图，14（B）表示沿图13的XIVB-XIVB的剖面图。在该薄膜晶体管面板中，与图11及图12（A）、图12（B）所示的薄膜晶体管面板的不同点在于：将像素电极2和一个导电性被覆膜14设置在过覆膜18的上表面并通过设置在该过覆膜18中的接触孔19与源电极12连接，并且，将另一个导电性被覆膜15在过覆膜18的上表面通过设置在该过覆膜18中的接触孔20与漏电极13连接设置。
（第五实施方式）
图15表示作为本发明第五实施方式的薄膜晶体管面板的主要部分的透视平面图。图16（A）表示沿图15的XVIA-XVIA的剖面图，图16（B）表示沿图15的XVIB-XVIB的剖面图。在该薄膜晶体管面板与图1和图2（A）、2（B）所示的薄膜晶体管面板的不同点在于，省略了一个导电性被覆膜14。
而且，在图1和图2（A）、2（B）所示的情况下，可以省略另一个导电性被覆膜15。此外，在图9和图10（A）、10（B）所示的情况下，可以省略一对导电性被覆膜14、15中的任何一个。此外，在图11和图12（A）、图12（B）所示的情况下，可以省略一对导电性被覆膜14、15中的任何一个。此外，在图13和图14（A）、图14（B）所示的情况下，可以省略一对导电性被覆膜14、15中的任何一个。
（第六实施方式）
图17表示作为本发明第六实施方式的薄膜晶体管面板的主要部分的透视平面图。图18（A）表示沿图17的XVIIIA-XVIIIA的剖面图，图18（B）表示沿图17的XVIIIB-XVIIIB的剖面图。在该薄膜晶体管面板与图9及图10（A）、图10（B）所示的薄膜晶体管面板的不同点在于：省略了一个导电性被覆膜14，将另一个导电性被覆膜15不与漏电极13连接，以岛状设置在过覆膜18的上表面。即，在漏电极13上的过覆膜18上形成接触孔20这种布局困难的情况下，将另一个导电性被覆膜15不与漏电极13电连接，以岛状设置在过覆膜18的上表面。
这种情况下，虽然另一个导电性被覆膜15是岛状的并与漏电极13电绝缘，但隔着过覆膜18在与漏电极13相对的部分，由于电容结合而形成纵电场，并且，隔着过覆膜18和栅绝缘膜7在与栅电极6相对的部分由于电容结合而形成纵电场。
Claims (3)
1.一种薄膜晶体管面板，包括：
基板；
薄膜晶体管，形成在所述基板上，具有栅电极、栅绝缘膜、半导体薄膜、在所述半导体薄膜上形成的一对欧姆接触层、以及在所述各欧姆接触层上形成的源电极和漏电极，所述半导体薄膜在所述源电极和所述漏电极之间具有沟道区域；
过覆膜，设置在所述薄膜晶体管上；
像素电极，设置在过覆膜上，且与所述薄膜晶体管的所述源电极连接；以及
第一和第二导电性被覆膜，设置在与所述源电极和所述漏电极的上部对应的所述过覆膜上，由与所述像素电极相同的材料形成；
所述第一导电性被覆膜被设置为在所述源电极上的所述过覆膜的上表面与所述像素电极连续，宽度比所述源电极的宽度宽，并且，通过设置在所述过覆膜中的接触孔而与所述源电极连接，
所述第二导电性被覆膜被设置为宽度比所述漏电极的宽度宽，并且通过设置在所述过覆膜中的接触孔而与所述漏电极连接。
2.一种薄膜晶体管面板的制造方法，其特征在于，包括以下工序：
在基板上形成薄膜晶体管，该薄膜晶体管在栅电极上隔着栅绝缘膜设置有半导体薄膜，在所述半导体薄膜上设置有一对欧姆接触层，在所述各欧姆接触层上设置有源电极和漏电极；
在所述薄膜晶体管上对像素电极形成用膜进行成膜；
刻蚀所述像素电极形成用膜而形成像素电极、源极侧导电性被覆膜以及漏极侧导电性被覆膜，
所述像素电极，与所述薄膜晶体管的所述源电极连接，
所述源极侧导电性被覆膜被设置为在所述源电极的上部的过覆膜的上表面与所述像素电极连续，宽度比所述源电极的宽度宽，并且完全覆盖沟道区域的外侧区域的所述源电极，通过设置在所述过覆膜中的接触孔而与所述源电极连接，
所述漏极侧导电性被覆膜被设置为在所述漏电极的上部，宽度比所述漏电极的宽度宽，并且完全覆盖沟道区域的外侧区域中的所述漏电极，并且与所述漏电极电连接。
3.根据权利要求2所述的薄膜晶体管面板的制造方法，其特征在于，
所述像素电极形成用膜由ITO构成。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP305140/2005 | 2005-10-20 | ||
| JP2005305140A JP5023465B2 (ja) | 2005-10-20 | 2005-10-20 | 薄膜トランジスタパネル |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN200610171869A Division CN100587958C (zh) | 2005-10-20 | 2006-10-20 | 具有抑制特性偏移的结构的薄膜晶体管面板及其制造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN102163610A CN102163610A (zh) | 2011-08-24 |
| CN102163610B true CN102163610B (zh) | 2013-01-23 |
Family
ID=37984531
Family Applications (4)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN2011100282131A Active CN102163610B (zh) | 2005-10-20 | 2006-10-20 | 具有抑制特性偏移的结构的薄膜晶体管面板及其制造方法 |
| CN200910168653XA Active CN101699624B (zh) | 2005-10-20 | 2006-10-20 | 具有抑制特性偏移的结构的薄膜晶体管面板及其制造方法 |
| CN2008102125665A Active CN101369606B (zh) | 2005-10-20 | 2006-10-20 | 具有抑制特性偏移的结构的薄膜晶体管面板及其制造方法 |
| CN200610171869A Active CN100587958C (zh) | 2005-10-20 | 2006-10-20 | 具有抑制特性偏移的结构的薄膜晶体管面板及其制造方法 |
Family Applications After (3)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN200910168653XA Active CN101699624B (zh) | 2005-10-20 | 2006-10-20 | 具有抑制特性偏移的结构的薄膜晶体管面板及其制造方法 |
| CN2008102125665A Active CN101369606B (zh) | 2005-10-20 | 2006-10-20 | 具有抑制特性偏移的结构的薄膜晶体管面板及其制造方法 |
| CN200610171869A Active CN100587958C (zh) | 2005-10-20 | 2006-10-20 | 具有抑制特性偏移的结构的薄膜晶体管面板及其制造方法 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US8089068B2 (zh) |
| JP (1) | JP5023465B2 (zh) |
| KR (1) | KR100828859B1 (zh) |
| CN (4) | CN102163610B (zh) |
| HK (1) | HK1105045A1 (zh) |
| TW (1) | TWI323945B (zh) |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4661913B2 (ja) * | 2008-07-19 | 2011-03-30 | カシオ計算機株式会社 | 液晶表示装置 |
| KR101534009B1 (ko) * | 2008-10-21 | 2015-07-07 | 삼성디스플레이 주식회사 | 박막 트랜지스터 표시판과 그 제조 방법 및 박막 트랜지스터 표시판을 갖는 표시 장치 |
| KR101772511B1 (ko) * | 2010-06-22 | 2017-08-30 | 엘지디스플레이 주식회사 | 프린지 필드 스위칭 모드 액정표시장치용 어레이 기판 및 이의 제조 방법 |
| CN102446913A (zh) | 2010-09-30 | 2012-05-09 | 北京京东方光电科技有限公司 | 阵列基板及其制造方法和液晶显示器 |
| US8921948B2 (en) * | 2011-01-12 | 2014-12-30 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
| CN102629574A (zh) * | 2011-08-22 | 2012-08-08 | 京东方科技集团股份有限公司 | 一种氧化物tft阵列基板及其制造方法和电子器件 |
| US20130071962A1 (en) * | 2011-09-20 | 2013-03-21 | Shijian Qin | Method of Manufacturing TFT Array Substrate and TFT Array Substrate |
| JP5948814B2 (ja) * | 2011-11-25 | 2016-07-06 | ソニー株式会社 | トランジスタ、表示装置および電子機器 |
| EP2786404A4 (en) * | 2011-12-02 | 2015-07-15 | Semiconductor Energy Lab | SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING THE SAME |
| CN105742238A (zh) * | 2016-03-02 | 2016-07-06 | 京东方科技集团股份有限公司 | 孔结构和阵列基板及其制作方法、探测装置和显示装置 |
| KR101799068B1 (ko) * | 2017-01-12 | 2017-12-12 | 엘지디스플레이 주식회사 | 박막 트랜지스터 기판 및 그 제조방법 |
| US10818856B2 (en) * | 2017-05-18 | 2020-10-27 | Shenzhen China Star Optoelectronics Semiconductor Display Technology Co., Ltd. | Method for fabricating thin film transistor, method for fabricating array substrate, and a display apparatus |
| CN112242441A (zh) * | 2019-07-16 | 2021-01-19 | 联华电子股份有限公司 | 高电子迁移率晶体管 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5598012A (en) * | 1994-10-13 | 1997-01-28 | Frontec Incorporated | Thin-film transistor with wide gate electrode and liquid crystal display incorporating same |
| CN1540717A (zh) * | 2003-03-13 | 2004-10-27 | 三星电子株式会社 | 薄膜晶体管阵列面板及其制造方法 |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3457819B2 (ja) * | 1996-11-28 | 2003-10-20 | カシオ計算機株式会社 | 表示装置 |
| JP3873158B2 (ja) * | 1998-06-11 | 2007-01-24 | カシオ計算機株式会社 | 表示パネル及びその製造方法 |
| JP3955156B2 (ja) * | 1998-08-31 | 2007-08-08 | エルジー フィリップス エルシーディー カンパニー リミテッド | 電子機器用構成基板と電子機器 |
| JP3350486B2 (ja) * | 1999-09-02 | 2002-11-25 | 株式会社東芝 | アクティブマトリクス型液晶表示装置 |
| KR100719333B1 (ko) * | 1999-11-25 | 2007-05-17 | 삼성전자주식회사 | 반사-투과형 박막트랜지스터 액정 표시 장치 및 그 제조방법 |
| TW490857B (en) | 2001-02-05 | 2002-06-11 | Samsung Electronics Co Ltd | Thin film transistor array substrate for liquid crystal display and method of fabricating same |
| CN1154174C (zh) | 2001-05-30 | 2004-06-16 | 友达光电股份有限公司 | 平面显示器制造方法 |
| KR100968341B1 (ko) * | 2003-01-13 | 2010-07-08 | 엘지디스플레이 주식회사 | 박막 트랜지스터 어레이 기판 및 그 제조 방법 |
| JP4170126B2 (ja) * | 2003-03-31 | 2008-10-22 | シャープ株式会社 | 液晶表示装置用基板及び液晶表示装置の製造方法 |
| JP4507540B2 (ja) | 2003-09-12 | 2010-07-21 | カシオ計算機株式会社 | 薄膜トランジスタ |
-
2005
- 2005-10-20 JP JP2005305140A patent/JP5023465B2/ja active Active
-
2006
- 2006-10-17 KR KR1020060100599A patent/KR100828859B1/ko active IP Right Grant
- 2006-10-18 US US11/582,886 patent/US8089068B2/en active Active
- 2006-10-19 TW TW095138543A patent/TWI323945B/zh active
- 2006-10-20 CN CN2011100282131A patent/CN102163610B/zh active Active
- 2006-10-20 CN CN200910168653XA patent/CN101699624B/zh active Active
- 2006-10-20 CN CN2008102125665A patent/CN101369606B/zh active Active
- 2006-10-20 CN CN200610171869A patent/CN100587958C/zh active Active
-
2007
- 2007-11-05 HK HK07111977.7A patent/HK1105045A1/xx not_active IP Right Cessation
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5598012A (en) * | 1994-10-13 | 1997-01-28 | Frontec Incorporated | Thin-film transistor with wide gate electrode and liquid crystal display incorporating same |
| CN1540717A (zh) * | 2003-03-13 | 2004-10-27 | 三星电子株式会社 | 薄膜晶体管阵列面板及其制造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN101699624B (zh) | 2011-09-14 |
| CN100587958C (zh) | 2010-02-03 |
| CN102163610A (zh) | 2011-08-24 |
| CN101699624A (zh) | 2010-04-28 |
| JP5023465B2 (ja) | 2012-09-12 |
| CN1971919A (zh) | 2007-05-30 |
| TWI323945B (en) | 2010-04-21 |
| KR100828859B1 (ko) | 2008-05-09 |
| TW200729508A (en) | 2007-08-01 |
| HK1105045A1 (en) | 2008-02-01 |
| JP2007115859A (ja) | 2007-05-10 |
| CN101369606A (zh) | 2009-02-18 |
| CN101369606B (zh) | 2010-11-03 |
| US8089068B2 (en) | 2012-01-03 |
| US20070090422A1 (en) | 2007-04-26 |
| KR20070043614A (ko) | 2007-04-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN102163610B (zh) | 具有抑制特性偏移的结构的薄膜晶体管面板及其制造方法 | |
| KR100507271B1 (ko) | 고개구율 및 고투과율 액정표시장치 및 그 제조방법 | |
| US10229938B2 (en) | Array substrate and fabrication method thereof | |
| KR100535254B1 (ko) | 액티브매트릭스형 표시장치, 반도체장치 및 반도체 표시장치 | |
| US20010046027A1 (en) | Liquid crystal display having stripe-shaped common electrodes formed above plate-shaped pixel electrodes | |
| KR101414043B1 (ko) | 박막 트랜지스터 기판 | |
| US6674499B2 (en) | Active matrix liquid crystal display apparatus | |
| US9535300B2 (en) | Pixel structure and liquid crystal panel | |
| CN100451782C (zh) | 液晶显示器装置、液晶显示器装置的面板及其制造方法 | |
| CN101726908A (zh) | 液晶显示元件 | |
| US20190088790A1 (en) | Planarisation layers | |
| JP2006317867A (ja) | 薄膜トランジスタ基板及び液晶表示パネル | |
| KR20010038386A (ko) | 액정 표시장치 제조방법 및 그 제조방법에 따른 액정표시장치 | |
| JP2000507002A (ja) | 電子デバイス及びその製造 | |
| CN102053436B (zh) | 液晶显示装置及其制造方法 | |
| US7394099B2 (en) | Thin film array panel | |
| JP4319517B2 (ja) | アレイ基板および平面表示装置 | |
| JP2003043523A (ja) | 薄膜トランジスタパネル | |
| KR100311213B1 (ko) | 고개구율 및 고투과율 액정 표시 장치 및 그 제조방법 | |
| KR100583978B1 (ko) | 액정 표시장치 제조방법 및 그 제조방법에 따른액정표시장치 | |
| CN204029808U (zh) | 显示面板 | |
| KR100397672B1 (ko) | 액정 표시 장치용 어레이 기판 및 그의 제조 방법 | |
| CN107615156A (zh) | 有源矩阵基板、液晶面板以及有源矩阵基板的制造方法 | |
| JP4029984B2 (ja) | Ｔｆｔアレイ基板 | |
| KR19990066408A (ko) | 평면 구동 액정 표시 장치 및 그 제조 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| C41 | Transfer of patent application or patent right or utility model | ||
| TR01 | Transfer of patent right |
Effective date of registration: 20151118 Address after: Tokyo, Japan, Japan Patentee after: Ortus Technology Co., Ltd. Address before: Tokyo, Japan, Japan Patentee before: CASIO Computer Co., Ltd. |