WO2012176410A1 - 薄膜トランジスタ基板の製造方法及びその製造方法により製造された薄膜トランジスタ基板、並びに半導体膜の製造方法 - Google Patents

薄膜トランジスタ基板の製造方法及びその製造方法により製造された薄膜トランジスタ基板、並びに半導体膜の製造方法 Download PDF

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WO2012176410A1
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microcrystalline silicon
forming
layer
film
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昭彦 河野
敏雄 水木
田中　康一
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シャープ株式会社
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    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
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    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
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    • H01L29/6675—Amorphous silicon or polysilicon transistors
    • H01L29/66765—Lateral single gate single channel transistors with inverted structure, i.e. the channel layer is formed after the gate
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    • H01L29/78672—Polycrystalline or microcrystalline silicon transistor
    • H01L29/78678—Polycrystalline or microcrystalline silicon transistor with inverted-type structure, e.g. with bottom gate

Definitions

  • the present invention relates to a manufacturing method of a thin film transistor substrate, a thin film transistor substrate manufactured by the manufacturing method, and a manufacturing method of a semiconductor film, and more particularly, a manufacturing method of a thin film transistor substrate using microcrystalline silicon and a thin film transistor manufactured by the manufacturing method.
  • the present invention relates to a substrate and a method for manufacturing a semiconductor film using microcrystalline silicon.
  • TFT Thin film transistors using microcrystalline silicon
  • Patent Document 1 a semiconductor film containing hydrogen is formed over a substrate or an insulating film provided over the substrate, and plasma treatment using surface wave plasma is performed on the semiconductor film containing hydrogen to perform semiconductor treatment.
  • a method for forming a crystalline semiconductor film is disclosed in which crystal nuclei are generated and the crystal nuclei are grown.
  • the formed microcrystalline silicon film has a large amount of amorphous components and may have low crystallinity.
  • a surface wave plasma CVD apparatus in order to stably generate plasma, it is necessary to increase the flow rate of the process gas.
  • the flow rate of the process gas such as hydrogen gas is increased, the crystallinity of the microcrystalline silicon film is lowered.
  • the present invention has been made in view of such points, and an object thereof is to increase the crystallinity of the microcrystalline silicon film.
  • the base layer of the microcrystalline silicon film is formed in an atmosphere of a rare gas.
  • the method of manufacturing a thin film transistor substrate according to the present invention includes a gate electrode forming step of forming a gate electrode on the substrate, a gate insulating film forming step of forming a gate insulating film so as to cover the gate electrode, and the gate insulation
  • a crystal nucleus of a microcrystalline silicon film is formed on the film by a CVD method using surface wave plasma in a rare gas atmosphere, and after forming an underlayer of the microcrystalline silicon film, the crystal nucleus is formed by CVD using surface wave plasma.
  • a silicon film patterning step of forming a semiconductor layer forming layer by patterning in a shape, and forming a source electrode and a drain electrode on the semiconductor layer forming layer, and the impurities of the semiconductor layer forming layer exposed from the source electrode and the drain electrode A semiconductor layer forming step of removing the silicon film and forming a semiconductor layer including a microcrystalline silicon layer and an impurity silicon layer.
  • the crystal nucleus of the microcrystalline silicon film is formed into a rare gas atmosphere by the CVD method using surface wave plasma.
  • a process gas such as silane gas or hydrogen gas with a rare gas.
  • the plasma is generated stably, and the crystal nucleus of the microcrystalline silicon film is grown in a rare gas atmosphere by the CVD method using surface wave plasma, and the main layer of the microcrystalline silicon film is formed on the base layer.
  • the plasma when forming the main layer of the microcrystalline silicon film by diluting a process gas such as silane gas or hydrogen gas with a rare gas, the plasma is formed. It will be generated stable. As a result, plasma is stably generated not only when forming the base layer of the microcrystalline silicon film but also when forming the main layer of the microcrystalline silicon film. The crystallinity of the formed microcrystalline silicon film is increased. Then, by performing a silicon film patterning step and a semiconductor layer forming step, a microcrystalline silicon layer is formed from the microcrystalline silicon film formed with high crystallinity. The on-current increases.
  • a process gas such as silane gas or hydrogen gas with a rare gas
  • a silicon film may be formed on the inner wall of the film forming chamber before the base layer is formed.
  • the (amorphous) silicon film is formed on the inner wall of the film forming chamber before forming the underlying layer of the microcrystalline silicon film. While the film is being formed, the remaining foreign matter adhering to the inner wall of the film formation chamber is prevented from being peeled off and mixed into the microcrystalline silicon film.
  • a channel protective layer may be formed on the microcrystalline silicon film so as to overlap the gate electrode before forming the impurity silicon film.
  • the channel protective layer is formed on the microcrystalline silicon film so as to overlap the gate electrode before forming the impurity silicon film.
  • the thin film transistor substrate according to the present invention is manufactured by the above-described method for manufacturing a thin film transistor substrate, and rare gas atoms are included between crystal grain boundaries of the microcrystalline silicon layer.
  • the off-state current of the thin film transistor is reduced.
  • a crystal nucleus of a microcrystalline silicon film is formed on a substrate in a rare gas atmosphere by a CVD method using surface wave plasma to form a base layer of the microcrystalline silicon film.
  • the crystal nucleus of the microcrystalline silicon film is formed in a rare gas atmosphere by a CVD method using surface wave plasma, and the underlayer of the microcrystalline silicon film is formed.
  • a process gas such as silane gas or hydrogen gas
  • plasma is stably generated when an underlayer of the microcrystalline silicon film is formed.
  • crystal nuclei of the microcrystalline silicon film are grown in a rare gas atmosphere by a CVD method using surface wave plasma, and the main layer of the microcrystalline silicon film is formed on the base layer.
  • the process gas such as silane gas or hydrogen gas
  • a rare gas plasma is stably generated when the main layer of the microcrystalline silicon film is formed. Accordingly, plasma is stably generated not only when the base layer of the microcrystalline silicon film is formed in the base layer forming process but also when the main layer of the microcrystalline silicon film is formed in the main body layer forming process. Therefore, the crystallinity of the microcrystalline silicon film is increased.
  • the base layer of the microcrystalline silicon film is formed in a rare gas atmosphere, so that the crystallinity of the microcrystalline silicon film can be increased.
  • FIG. 1 is a plan view of a TFT constituting the TFT substrate according to the first embodiment.
  • FIG. 2 is a cross-sectional view of the TFT substrate along the line II-II in FIG.
  • FIG. 3 is an image view showing the microcrystalline silicon layer constituting the TFT substrate according to Embodiment 1 in cross section.
  • FIG. 4 is an image view showing the microcrystalline silicon layer constituting the TFT substrate according to Embodiment 1 in a plan view.
  • FIG. 5 is a cross-sectional view of a microwave plasma CVD apparatus used in the method for manufacturing a TFT substrate according to the first embodiment.
  • FIG. 6 is an explanatory view showing the manufacturing process of the TFT substrate according to Embodiment 1 in cross section.
  • FIG. 7 is a graph showing Vg-Id characteristics of TFTs constituting the TFT substrate according to the first embodiment.
  • FIG. 8 is a graph showing Vg-Id characteristics of TFTs constituting the TFT substrate according to the second embodiment.
  • FIG. 9 is an equivalent circuit diagram of the liquid crystal display device according to the third embodiment.
  • FIG. 10 is a plan view of a TFT substrate constituting the liquid crystal display device according to the third embodiment.
  • FIG. 11 is a cross-sectional view of the TFT substrate along the line XI-XI in FIG.
  • Embodiment 1 of the Invention 1 to 7 show Embodiment 1 of a manufacturing method of a TFT substrate according to the present invention, a TFT substrate manufactured by the manufacturing method, and a manufacturing method of a semiconductor film.
  • FIG. 1 is a plan view of the TFT 5 constituting the TFT substrate 20 of the present embodiment
  • FIG. 2 is a cross-sectional view of the TFT substrate 20 taken along the line II-II in FIG.
  • FIG. 3 is an image diagram showing the microcrystalline silicon layer 13a constituting the TFT substrate 20 in cross section
  • FIG. 4 is an image diagram showing the microcrystalline silicon layer 13a in plan view.
  • the TFT substrate 20 includes a transparent substrate 10, a TFT 5 provided on the transparent substrate 10, and a protective film 18 provided so as to cover the TFT 5.
  • the TFT 5 includes a gate electrode 11aa provided on the transparent substrate 10, a gate insulating film 12 provided so as to cover the gate electrode 11aa, and a gate electrode on the gate insulating film 12.
  • a semiconductor layer 16b provided in an island shape so as to overlap with 11aa, and a source electrode 17aa and a drain electrode 17b provided on the semiconductor layer 16b so as to overlap with the gate electrode 11aa and to be separated from each other.
  • the semiconductor layer 16b includes a microcrystalline silicon layer 13a provided on the gate insulating film 12 side and an etch provided as a channel protective layer on the microcrystalline silicon layer 13a so as to overlap the gate electrode 11aa.
  • An N + amorphous silicon layer 15b provided as an impurity silicon layer on the microcrystalline silicon layer 13a via the stopper layer 14 and connected to the source electrode 17aa and the drain electrode 17b, respectively.
  • the microcrystalline silicon layer 13a (and the microcrystalline silicon film 13 described later) is near the surface of the gate insulating film 12 including the crystal nucleus N formed on the surface of the gate insulating film 12 (gate insulating film).
  • the inside of the substantially pentagonal base-like portion indicates a crystalline portion, and the outside thereof indicates an amorphous portion.
  • the microcrystalline silicon layer 13a (and the microcrystalline silicon film 13) has a plurality of crystal grains G having a grain size of about 2 nm to 100 nm, and each crystal grain boundary of the plurality of crystal grains G.
  • a neon atom R is contained between B as a rare gas atom.
  • FIG. 5 is a cross-sectional view of the microwave plasma CVD apparatus 60 used in the manufacturing method of the present embodiment.
  • the microwave plasma CVD apparatus 60 is provided in a film forming chamber 51, a stage 52 in which a heater is incorporated, and a stage 52 having a built-in heater, and an inner upper portion of the film forming chamber 51.
  • a surface wave is formed by the microwave introduced from the waveguide 56, and the surface wave is introduced from the introduction system pipe 54.
  • the introduced process gas is excited to form high-density surface wave plasma, and a thin film is deposited on the surface of the substrate S to be processed placed on the stage 52 by the surface wave plasma.
  • FIG. 6 is an explanatory view showing the manufacturing process of the TFT substrate 20 in cross section.
  • the manufacturing process of the TFT substrate 20 of this embodiment includes a gate electrode forming process, a gate insulating film forming process, a microcrystalline silicon film forming process, a silicon film patterning process, and a semiconductor layer forming process.
  • a gate electrode 11aa is formed as shown in FIG.
  • ⁇ Gate insulation film formation process> After an inorganic insulating film such as a silicon nitride film having a thickness of about 410 nm is formed on the entire substrate on which the gate electrode 11aa has been formed in the gate electrode forming step using, for example, a parallel plate type CVD apparatus, As shown in FIG. 6B, the gate insulating film 12 is formed by performing photolithography, etching, and resist pattern peeling cleaning on the insulating film.
  • ⁇ Microcrystalline silicon film formation process First, an amorphous silicon film is formed (pre-coated) on the surface of the inner wall of the film forming chamber 51 before the target substrate S is carried into the film forming chamber 51 of the microwave plasma CVD apparatus 60.
  • the substrate on which the gate insulating film 12 has been formed in the gate insulating film forming step is carried into the film forming chamber 51 as the substrate to be processed S, monosilane gas and neon gas are introduced into the film forming chamber 51.
  • the base layer Fa including the crystal nuclei N of the microcrystalline silicon film 13 is formed on the surface of the gate insulating film 12 (base layer forming step), and the crystal nuclei N are continuously grown to thereby form the base layer Fa on the surface of the base layer Fa.
  • a main body layer Fb of the microcrystalline silicon film 13 is formed (main body layer forming step), and a microcrystalline silicon film 13 having a thickness of about 50 nm is formed (see FIG. 6C).
  • the microcrystalline silicon film 13 can be manufactured as a semiconductor film.
  • a thickness of 150 nm is formed on the entire substrate on which the microcrystalline silicon film 13 is formed in the microcrystalline silicon film forming process using, for example, another film forming chamber (not shown) of the microwave plasma CVD apparatus 60.
  • an inorganic insulating film such as a silicon nitride film
  • the inorganic insulating film is subjected to photolithography, etching, and resist pattern peeling cleaning to form an etch stopper layer 14 (FIG. 6 ( c)).
  • an impurity such as an N + amorphous silicon film having a thickness of about 50 nm is formed on the entire substrate on which the etch stopper layer 14 has been formed using, for example, a parallel plate type CVD apparatus as shown in FIG. A silicon film 15 is formed.
  • the laminated film of the microcrystalline silicon film 13 and the impurity silicon film 15 is subjected to photolithography, etching, and resist pattern peeling and cleaning, as shown in FIG. A semiconductor layer forming layer 16a made of the impurity silicon layer 15a is formed.
  • ⁇ Semiconductor layer formation process> First, after a metal film such as a titanium film having a thickness of about 100 nm is formed on the entire substrate on which the semiconductor layer forming layer 16a has been formed in the silicon film patterning step, for example, by sputtering, the metal film and the semiconductor
  • the impurity silicon layer 15a of the layer forming layer 16a is subjected to photolithography, etching, and resist pattern peeling and cleaning, so that the source electrode 17aa, the drain electrode 17b, and the impurity silicon layer 15b are formed as shown in FIG.
  • a semiconductor layer 16b composed of the microcrystalline silicon layer 13a and the impurity silicon layer 15b is formed.
  • an inorganic insulating film such as a silicon nitride film having a thickness of about 265 nm is formed on the entire substrate on which the semiconductor layer 16b has been formed using, for example, a parallel plate type CVD apparatus, whereby the protective film 18 is formed.
  • the TFT substrate 20 of this embodiment can be manufactured by performing a heat treatment on the substrate on which the protective film 18 is formed, for example, at 250 ° C. for about 1 hour.
  • a 20 ⁇ m TFT substrate was produced.
  • the following sccm means “standard cubic centimeters per minute” and is a unit indicating a flow rate (cc) per minute.
  • FIG. 7 is a graph showing the Vg-Id characteristics of the TFTs constituting the TFT substrates of Example 1 and Comparative Example 1.
  • FIG. 7 the solid line indicates the Vg-Id characteristic of the TFT of Example 1, and the broken line indicates the Vg-Id characteristic of the TFT of Comparative Example 1.
  • the voltage between the source electrode and the drain electrode is 10V.
  • the crystallinity of the microcrystalline silicon layer is evaluated by measuring the Raman scattering spectrum of the microcrystalline silicon layer, the sharp peak intensity (Ic) around 520 cm ⁇ 1 due to the crystalline silicon component, and the amorphous silicon component This was carried out by calculating the intensity ratio (Ic / Ia) with the intensity (Ia) of the broad peak in the vicinity of the wave number of 480 cm ⁇ 1 due to.
  • the measurement was performed by setting the value of Id to the off-current value.
  • ⁇ L / W ⁇ ⁇ g / (qNs) ⁇ , conductance g, C (capacitance) ⁇ V (voltage) characteristics calculated from Vg ⁇ Id characteristics. This is performed by substituting the carrier density Ns, the TFT sizes L and W, and the elementary quantity q calculated by the following equation.
  • the evaluation of the distribution of neon atoms in the microcrystalline silicon layer is based on the two-dimensional distribution of neon atoms in the microcrystalline silicon layer by three-dimensional atom probe analysis using an atom probe field ion microscope (Atom Probe Field Ion Microscope, APFIM). It was performed by measuring.
  • Example 1 The evaluation results of Example 1 and Comparative Example 1 are as shown in Table 1 below.
  • the on-current value and the off-current value of the TFT are 1.89 ⁇ 10 ⁇ 6 and 4.11 ⁇ 10 ⁇ 11 in Comparative Example 1, whereas 3.14 ⁇ 10 ⁇ 6 in Example 1. And 5.07 ⁇ 10 ⁇ 12 , it was confirmed that by introducing neon gas in the main body layer forming step, the on-current increases and the off-current decreases.
  • the electron mobility of the TFT is 0.5 cm 2 / Vs in Comparative Example 1 and 1.1 cm 2 / Vs in Example 1, so that neon gas is introduced in the main body layer forming step. Thus, it was confirmed that the electron mobility was increased.
  • the microcrystalline silicon film forming process after the gate electrode forming process and the gate insulating film forming process are performed.
  • the crystal nucleus N of the microcrystalline silicon film 13 is formed in a neon gas atmosphere by a CVD method using surface wave plasma to form the underlying layer Fa of the microcrystalline silicon film 13, so that a process gas such as silane gas or hydrogen gas is used. Is diluted with neon gas, so that the plasma is stably generated when the underlying layer Fa of the microcrystalline silicon film 13 is formed, and the crystal nuclei N of the microcrystalline silicon film 13 are surface wave plasma.
  • the body layer Fb of the microcrystalline silicon film 13 is formed on the base layer Fa by growing in a neon gas atmosphere by the CVD method using By a process gas, such as, hydrogen gas is diluted with neon gas, in forming the main layer Fb microcrystalline silicon film 13, the plasma will occur in a stable manner. Thereby, not only when forming the base layer Fa of the microcrystalline silicon film 13, but also when forming the main body layer Fb of the microcrystalline silicon film 13, the plasma is stably generated.
  • the crystallinity of the microcrystalline silicon film 13 formed in the film formation process can be increased. After that, by performing the silicon film patterning step and the semiconductor layer forming step, the microcrystalline silicon layer 13 is formed by the microcrystalline silicon film 13 formed with high crystallinity. Therefore, in the manufactured TFT substrate 20 The on-current of the TFT 5 can be increased.
  • the amorphous silicon film is formed on the inner wall of the film forming chamber 51 before the base layer Fa of the microcrystalline silicon film 13 is formed. Therefore, while the microcrystalline silicon film 13 is being formed, residual foreign matter attached to the inner wall of the film forming chamber 51 is peeled off and is prevented from entering the microcrystalline silicon film 13. Can do.
  • the etch stopper layer so as to overlap the gate electrode 11aa on the microcrystalline silicon film 13. 14 is formed, the surface of the microcrystalline silicon layer 13a is removed when the impurity silicon film (impurity silicon layer 15a) of the semiconductor layer forming layer 16a exposed from the source electrode 17aa and the drain electrode 17b is removed in the semiconductor layer forming step. Can be made difficult to remove.
  • the off current of the TFT 5 is reduced. Can be lowered.
  • FIG. 8 is a graph showing Vg-Id characteristics of TFTs constituting the TFT substrate of this embodiment.
  • the same parts as those in FIGS. 1 to 7 are denoted by the same reference numerals, and detailed description thereof will be omitted.
  • the manufacturing method of the TFT substrate 20 in which the microcrystalline silicon film 13 is formed using monosilane gas and neon gas is exemplified.
  • the microcrystalline silicon film 13 is formed using monosilane gas, neon gas, and hydrogen gas.
  • a method for manufacturing the TFT substrate 20 for forming the substrate will be exemplified.
  • the TFT substrate 20 of this embodiment is manufactured by introducing monosilane gas, neon gas, and hydrogen gas into the film forming chamber 51 of the microwave plasma CVD apparatus 60 in the microcrystalline silicon film forming process of the first embodiment. can do.
  • Example 2 The evaluation results of Example 2 and Comparative Example 2 are as shown in Table 2 below.
  • the on-current value and the off-current value of the TFT are 1.14 ⁇ 10 ⁇ 6 and 3.65 ⁇ 10 ⁇ 11 in Comparative Example 2, whereas 2.96 ⁇ 10 ⁇ 6 in Example 2. And 4.23 ⁇ 10 ⁇ 12 , it was confirmed that when the neon gas was introduced in the main body layer forming step, the on-current increased and the off-current decreased.
  • the electron mobility of the TFT is 0.4 cm 2 / Vs in Comparative Example 2, whereas it is 1.0 cm 2 / Vs in Example 2. Therefore, neon gas is introduced in the main body layer forming step. Thus, it was confirmed that the electron mobility was increased.
  • the manufacturing method of the TFT substrate 20 using the microcrystalline silicon film 13 of the present embodiment not only the base layer Fa of the microcrystalline silicon film 13 but also the main body layer as in the first embodiment. Since Fb is also formed in an atmosphere of neon gas, the crystallinity of the microcrystalline silicon film 13 can be increased.
  • FIG. 9 is an equivalent circuit diagram of the liquid crystal display device 50 of the present embodiment.
  • 10 is a plan view of the TFT substrate 30 constituting the liquid crystal display device 50
  • FIG. 11 is a cross-sectional view of the TFT substrate 30 taken along line XI-XI in FIG.
  • the liquid crystal display device 50 includes a liquid crystal display panel 40, a gate driver 41 provided on the left side of the liquid crystal display panel 40, and a source driver provided on the upper side of the liquid crystal display panel 40 in the figure. 42 and a display control circuit 43 connected to the gate driver 41 and the source driver 42, respectively.
  • the liquid crystal display panel 40 includes a TFT substrate 30 and a counter substrate (not shown) provided so as to face each other, and a liquid crystal layer (not shown) provided between the TFT substrate 30 and the counter substrate.
  • the TFT substrate 30 includes a transparent substrate 10 such as a glass substrate, a plurality of gate lines 11a provided on the transparent substrate 10 so as to extend in parallel with each other, and each gate line 11a.
  • a gate insulating film 12 provided so as to cover, a plurality of source lines 17a provided on the gate insulating film 12 so as to extend in parallel to each other in a direction orthogonal to each gate line 11a, and each gate line 11a and each source
  • a plurality of TFTs 5 provided for each intersection of the lines 17a, that is, for each sub-pixel P which is the minimum unit of the image, and on the protective film 18a and the protective film 18a so as to cover each TFT 5 and each source line 17a Are provided in a matrix on the interlayer insulating film 21, and each pixel electrode 22 is connected to each TFT 5 and covers each pixel electrode 22. Alignment film provided on earthenware pots and a (not shown) and.
  • the gate line 11a is provided so as to extend to a terminal region (not shown), and is connected to the gate driver 41 in the terminal region as shown in FIG. Further, the gate electrode 11aa of the TFT 5 is a portion where each gate line 11a protrudes laterally for each subpixel P as shown in FIG.
  • the source line 17a is provided so as to extend to a terminal region (not shown), and is connected to the source driver 42 in the terminal region as shown in FIG. Further, the source electrode 17aa of the TFT 5 is a portion where each source line 17a protrudes laterally for each subpixel P as shown in FIG.
  • the drain electrode 17b of the TFT 5 is connected to the pixel electrode 22 through a contact hole 21c formed in the protective film 18a and the interlayer insulating film 21, as shown in FIGS.
  • an acrylic photosensitive resin is applied in a thickness of about 2 ⁇ m to 3 ⁇ m by spin coating, for example, to the entire substrate of the TFT substrate 20 of the first embodiment, and the applied photosensitive property is applied.
  • the interlayer insulating film 21 having the contact holes 21c is formed, and then the protective film 18 exposed from the contact holes 21c is etched to form the protective film 18a.
  • a transparent conductive film such as an ITO (Indium Tin Oxide) film with a thickness of about 100 nm by sputtering, for example, photolithography, etching, and resist removal cleaning are performed on the transparent conductive film. It can be manufactured by forming the pixel electrode 22.
  • the counter substrate includes, for example, a transparent substrate (not shown) such as a glass substrate, a black matrix (not shown) provided in a lattice shape on the transparent substrate, and a red layer provided between each lattice of the black matrix.
  • a transparent substrate such as a glass substrate
  • a black matrix (not shown) provided in a lattice shape on the transparent substrate
  • a red layer provided between each lattice of the black matrix.
  • a plurality of colored layers such as a green layer and a blue layer, a black matrix
  • a common electrode not shown
  • a photo spacer (not shown) and an alignment film (not shown) provided so as to cover the common electrode and each photo spacer are provided.
  • the liquid crystal layer is made of, for example, a nematic liquid crystal material having electro-optical characteristics.
  • the gate signal from the gate driver 41 is received based on the gate control signal Sca output from the display control circuit 43 to which the control signal Sc and the image signal Sd are input.
  • the source from the source driver 42 is sent to the gate electrode 11aa via the gate line 11a and based on the source control signal Scb and the image signal Sd output from the display control circuit 43 when the TFT 5 is turned on.
  • a signal is sent to the source electrode 17aa through the source line 17a, and a predetermined charge is written into the pixel electrode 22 through the semiconductor layer 16b and the drain electrode 17b.
  • each pixel electrode 22 of the TFT substrate 30 and the common electrode of the counter substrate a predetermined voltage is applied to the liquid crystal layer, that is, the liquid crystal capacitance of each subpixel P.
  • the light transmittance of the liquid crystal layer is adjusted by changing the alignment state of the liquid crystal layer according to the magnitude of the voltage applied to the liquid crystal layer, and an image is displayed. .
  • the liquid crystal display device 50 of the present embodiment not only the base layer Fa of the microcrystalline silicon film 13 for forming the TFT 5 but also the main body layer Fb as in the first and second embodiments. Since it is formed in an atmosphere of neon gas, the crystallinity of the microcrystalline silicon layer 13a constituting the TFT 5 can be increased.
  • the characteristics of the TFT 5 are improved, so that the aperture ratio of each sub-pixel can be improved, and the power consumption of the liquid crystal display device 50 can be reduced, and the definition can be increased. High frame rate can be realized.
  • the crystallinity of the microcrystalline silicon layer 13a is increased, so that the gate driver 41 can be made monolithic.
  • the TFT 5 semiconductor layer is formed using a microcrystalline silicon film, the threshold voltage shift due to gate bias stress is reduced even at high temperatures. The reliability of the device 50 can be improved.
  • the liquid crystal display device is exemplified, but the present invention can also be applied to other display devices such as an organic EL (Electro Luminescence) device.
  • organic EL Electro Luminescence
  • neon gas is exemplified as the rare gas.
  • the present invention can also be applied to other rare gases such as argon.
  • a manufacturing method for forming a microcrystalline silicon film using a surface wave plasma type microwave plasma CVD apparatus has been exemplified.
  • the present invention includes, for example, an ICP (Inductively Coupled Plasma) method
  • the present invention can also be applied to a method of manufacturing a microcrystalline silicon film using a high-density plasma CVD apparatus such as an ESR (Electron Cyclotron Resonance) method.
  • the method for producing a microcrystalline silicon film used for a TFT substrate has been exemplified.
  • the present invention can also be applied to a method for producing a microcrystalline silicon film for a solar cell, for example.
  • the TFT substrate using the TFT electrode connected to the pixel electrode as the drain electrode has been exemplified.
  • the present invention is applied to the TFT substrate called the source electrode. Can also be applied.
  • the present invention can increase the crystallinity of the microcrystalline silicon film, and thus is useful for TFTs using microcrystalline silicon.

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Abstract

　ゲート電極形成工程、ゲート絶縁膜形成工程、微結晶シリコン膜成膜工程、シリコン膜パターニング工程及び半導体層形成工程を備えたＴＦＴ基板の製造方法において、微結晶シリコン膜成膜工程では、ゲート絶縁膜上に微結晶シリコン膜（１３）の結晶核（Ｎ）を表面波プラズマによるＣＶＤ法により希ガスの雰囲気内で形成して下地層（Ｆａ）を形成した後に、結晶核（Ｎ）を表面波プラズマによるＣＶＤ法により希ガスの雰囲気内で成長させて、下地層（Ｆａ）上に本体層（Ｆｂ）を形成して微結晶シリコン膜（１３）を成膜する。

Description

薄膜トランジスタ基板の製造方法及びその製造方法により製造された薄膜トランジスタ基板、並びに半導体膜の製造方法
　本発明は、薄膜トランジスタ基板の製造方法及びその製造方法により製造された薄膜トランジスタ基板、並びに半導体膜の製造方法に関し、特に、微結晶シリコンを用いた薄膜トランジスタ基板の製造方法及びその製造方法により製造された薄膜トランジスタ基板、並びに微結晶シリコンを用いた半導体膜の製造方法に関するものである。
　微結晶シリコンを用いた薄膜トランジスタ（Thin Film Transistor、以下、「ＴＦＴ」とも称する）は、アモルファスシリコンを用いたＴＦＴよりも高い電子移動度を得ることができるので、近年、注目されている。
　例えば、特許文献１には、基板上、又は基板上に設けられた絶縁膜上に水素を含む半導体膜を形成し、その水素を含む半導体膜上に表面波プラズマによるプラズマ処理を行って半導体の結晶核を発生させ、その結晶核を成長させる、結晶性半導体膜の形成方法が開示されている。
特開２００９－１５８９５０号公報
　ところで、表面波プラズマＣＶＤ（Chemical Vapor Deposition）装置を用いて、微結晶シリコン膜を成膜すると、成膜された微結晶シリコン膜では、アモルファス成分が多くなって、結晶性が低くなるおそれがある。ここで、表面波プラズマＣＶＤ装置を用いて、微結晶シリコン膜を成膜する際には、プラズマを安定して発生させるために、プロセスガスの流量を大きくする必要があるものの、例えば、シランガスや水素ガスなどのプロセスガスの流量を大きくすると、微結晶シリコン膜の結晶性が低くなってしまう。
　本発明は、かかる点に鑑みてなされたものであり、その目的とするところは、微結晶シリコン膜の結晶性を高くすることにある。
　上記目的を達成するために、本発明は、微結晶シリコン膜の下地層だけでなく本体層も希ガスの雰囲気内で形成するようにしたものである。
　具体的に本発明に係る薄膜トランジスタ基板の製造方法は、基板にゲート電極を形成するゲート電極形成工程と、上記ゲート電極を覆うようにゲート絶縁膜を形成するゲート絶縁膜形成工程と、上記ゲート絶縁膜上に微結晶シリコン膜の結晶核を表面波プラズマによるＣＶＤ法により希ガスの雰囲気内で形成することにより、微結晶シリコン膜の下地層を形成した後に、上記結晶核を表面波プラズマによるＣＶＤ法により希ガスの雰囲気内で成長させることにより、上記下地層上に微結晶シリコン膜の本体層を形成して、微結晶シリコン膜を成膜する微結晶シリコン膜成膜工程と、上記成膜された微結晶シリコン膜を覆うように不純物シリコン膜を成膜した後に、該微結晶シリコン膜及び不純物シリコン膜を上記ゲート電極と重なるように島状にパターニングして、半導体層形成層を形成するシリコン膜パターニング工程と、上記半導体層形成層上にソース電極及びドレイン電極を形成し、該ソース電極及びドレイン電極から露出する半導体層形成層の不純物シリコン膜を除去して、微結晶シリコン層及び不純物シリコン層からなる半導体層を形成する半導体層形成工程とを備える。
　上記の方法によれば、ゲート電極形成工程及びゲート絶縁膜形成工程を行った後の微結晶シリコン膜成膜工程において、微結晶シリコン膜の結晶核を表面波プラズマによるＣＶＤ法により希ガスの雰囲気内で形成して、微結晶シリコン膜の下地層を形成するので、例えば、シランガスや水素ガスなどのプロセスガスが希ガスで希釈されることにより、微結晶シリコン膜の下地層を形成する際に、プラズマが安定して発生することになり、また、微結晶シリコン膜の結晶核を表面波プラズマによるＣＶＤ法により希ガスの雰囲気内で成長させて、下地層上に微結晶シリコン膜の本体層を形成するので、例えば、シランガスや水素ガスなどのプロセスガスが希ガスで希釈されることにより、微結晶シリコン膜の本体層を形成する際に、プラズマが安定して発生することになる。これにより、微結晶シリコン膜の下地層を形成する際にだけでなく、微結晶シリコン膜の本体層を形成する際にも、プラズマが安定して発生するので、微結晶シリコン膜成膜工程で成膜される微結晶シリコン膜の結晶性が高くなる。そして、その後、シリコン膜パターニング工程及び半導体層形成工程を行うことにより、結晶性が高く成膜された微結晶シリコン膜により微結晶シリコン層が形成されるので、製造された薄膜トランジスタ基板において、薄膜トランジスタのオン電流が高くなる。
　なお、上述した特許文献１に開示された結晶性半導体膜の形成方法では、半導体の結晶核を発生させる際にだけ、水素と希ガスとを含むガス中で表面波プラズマ処理を行うので、すなわち、上記微結晶シリコン膜の下地層を形成する際にだけ希ガスの雰囲気内で行うので、微結晶シリコン膜の膜質に改善の余地がある。
　上記微結晶シリコン膜成膜工程では、上記下地層を形成する前に、成膜室の内壁にシリコン膜を成膜してもよい。
　上記の方法によれば、微結晶シリコン膜成膜工程では、微結晶シリコン膜の下地層を形成する前に、成膜室の内壁に（アモルファスの）シリコン膜を成膜するので、微結晶シリコン膜を成膜している間に、成膜室の内壁に付着していた残留異物が剥がれて、微結晶シリコン膜に混入することが抑制される。
　上記シリコン膜パターニング工程では、上記不純物シリコン膜を成膜する前に、上記微結晶シリコン膜上に上記ゲート電極と重なるようにチャネル保護層を形成してもよい。
　上記の方法によれば、シリコン膜パターニング工程では、不純物シリコン膜を成膜する前に、微結晶シリコン膜上にゲート電極と重なるようにチャネル保護層を形成するので、半導体層形成工程において、ソース電極及びドレイン電極から露出する半導体層形成層の不純物シリコン膜を除去する際に、微結晶シリコン層の表面が除去され難くなる。
　また、本発明に係る薄膜トランジスタ基板は、上記の薄膜トランジスタ基板の製造方法により製造され、上記微結晶シリコン層の結晶粒界の間には、希ガスの原子が含まれている。
　上記の構成によれば、微結晶シリコン層の結晶粒界の間に希ガスの原子が含まれているので、薄膜トランジスタのオフ電流が低くなる。
　また、本発明に係る半導体膜の製造方法は、基板に微結晶シリコン膜の結晶核を表面波プラズマによるＣＶＤ法により希ガスの雰囲気内で形成して、微結晶シリコン膜の下地層を形成する下地層形成工程と、上記結晶核を表面波プラズマによるＣＶＤ法により希ガスの雰囲気内で成長させることにより、上記下地層上に微結晶シリコン膜の本体層を形成する本体層形成工程とを備える。
　上記の方法によれば、下地層形成工程において、微結晶シリコン膜の結晶核を表面波プラズマによるＣＶＤ法により希ガスの雰囲気内で形成して、微結晶シリコン膜の下地層を形成するので、例えば、シランガスや水素ガスなどのプロセスガスが希ガスで希釈されることにより、微結晶シリコン膜の下地層を形成する際に、プラズマが安定して発生することになる。また、本体層形成工程において、微結晶シリコン膜の結晶核を表面波プラズマによるＣＶＤ法により希ガスの雰囲気内で成長させて、下地層上に微結晶シリコン膜の本体層を形成するので、例えば、シランガスや水素ガスなどのプロセスガスが希ガスで希釈されることにより、微結晶シリコン膜の本体層を形成する際に、プラズマが安定して発生することになる。これにより、下地層形成工程で微結晶シリコン膜の下地層を形成する際にだけでなく、本体層形成工程で微結晶シリコン膜の本体層を形成する際にも、プラズマが安定して発生するので、微結晶シリコン膜の結晶性が高くなる。
　なお、上述した特許文献１に開示された結晶性半導体膜の形成方法では、半導体の結晶核を発生させる際にだけ、水素と希ガスとを含むガス中で表面波プラズマ処理を行うので、すなわち、上記微結晶シリコン膜の下地層を形成する際にだけ希ガスの雰囲気内で行うので、微結晶シリコン膜の膜質に改善の余地がある。
　本発明によれば、微結晶シリコン膜の下地層だけでなく本体層も希ガスの雰囲気内で形成するので、微結晶シリコン膜の結晶性を高くすることができる。
図１は、実施形態１に係るＴＦＴ基板を構成するＴＦＴの平面図である。 図２は、図１中のII－II線に沿ったＴＦＴ基板の断面図である。 図３は、実施形態１に係るＴＦＴ基板を構成する微結晶シリコン層を断面で示すイメージ図である。 図４は、実施形態１に係るＴＦＴ基板を構成する微結晶シリコン層を平面で示すイメージ図である。 図５は、実施形態１に係るＴＦＴ基板の製造方法で用いるマイクロ波プラズマＣＶＤ装置の断面図である。 図６は、実施形態１に係るＴＦＴ基板の製造工程を断面で示す説明図である。 図７は、実施形態１に係るＴＦＴ基板を構成するＴＦＴのＶｇ－Ｉｄ特性を示すグラフである。 図８は、実施形態２に係るＴＦＴ基板を構成するＴＦＴのＶｇ－Ｉｄ特性を示すグラフである。 図９は、実施形態３に係る液晶表示装置の等価回路図である。 図１０は、実施形態３に係る液晶表示装置を構成するＴＦＴ基板の平面図である。 図１１は、図１０中のXI－XI線に沿ったＴＦＴ基板の断面図である。
　以下、本発明の実施形態を図面に基づいて詳細に説明する。なお、本発明は、以下の各実施形態に限定されるものではない。
　《発明の実施形態１》
　図１～図７は、本発明に係るＴＦＴ基板の製造方法及びその製造方法により製造されたＴＦＴ基板、並びに半導体膜の製造方法の実施形態１を示している。具体的に、図１は、本実施形態のＴＦＴ基板２０を構成するＴＦＴ５の平面図であり、図２は、図１中のII－II線に沿ったＴＦＴ基板２０の断面図である。また、図３は、ＴＦＴ基板２０を構成する微結晶シリコン層１３ａを断面で示すイメージ図であり、図４は、微結晶シリコン層１３ａを平面で示すイメージ図である。
　ＴＦＴ基板２０は、図２に示すように、透明基板１０と、透明基板１０上に設けられたＴＦＴ５と、ＴＦＴ５を覆うように設けられた保護膜１８とを備えている。
　ＴＦＴ５は、図１及び図２に示すように、透明基板１０上に設けられたゲート電極１１ａａと、ゲート電極１１ａａを覆うように設けられたゲート絶縁膜１２と、ゲート絶縁膜１２上にゲート電極１１ａａと重なるように島状に設けられた半導体層１６ｂと、半導体層１６ｂ上にゲート電極１１ａａと重なると共に、互いに離間するように設けられたソース電極１７ａａ及びドレイン電極１７ｂとを備えている。
　半導体層１６ｂは、図２に示すように、ゲート絶縁膜１２側に設けられた微結晶シリコン層１３ａと、微結晶シリコン層１３ａ上にゲート電極１１ａａと重なるようにチャネル保護層として設けられたエッチストッパ層１４を介して、微結晶シリコン層１３ａ上に不純物シリコン層として設けられ、ソース電極１７ａａ及びドレイン電極１７ｂにそれぞれ接続されたＮ＋アモルファスシリコン層１５ｂとを備えている。
　微結晶シリコン層１３ａ（及び後述する微結晶シリコン膜１３）は、図３に示すように、ゲート絶縁膜１２の表面に形成された結晶核Ｎを含むゲート絶縁膜１２の表面近傍（ゲート絶縁膜１２の表面から数ｎｍ程度）に設けられた結晶性が相対的に低い下地層（遷移層）Ｆａと、下地層Ｆａ上に設けられた結晶性が相対的に高い本体層（バルク層）Ｆｂとを備え、柱状結晶の構造を有している。なお、図３では、略５角形のベース状の部分の内側が結晶質の部分を示し、その外側が非晶質の部分を示している。また、微結晶シリコン層１３ａ（及び微結晶シリコン膜１３）は、図４に示すように、粒径２ｎｍ～１００ｎｍ程度の複数の結晶粒Ｇを有し、複数の結晶粒Ｇの各結晶粒界Ｂの間に希ガスの原子としてネオン原子Ｒが含まれている。
　次に、本実施形態の微結晶シリコン膜１３及びそれを用いたＴＦＴ基板２０を製造する方法について、図５及び図６を用いて説明する。
　まず、ＴＦＴ基板２０の製造方法で用いるマイクロ波プラズマＣＶＤ装置６０について説明する。ここで、図５は、本実施形態の製造方法で用いるマイクロ波プラズマＣＶＤ装置６０の断面図である。
　マイクロ波プラズマＣＶＤ装置６０は、図５に示すように、成膜室５１と、成膜室５１の内下部に設けられ、ヒーターが内蔵されたステージ５２と、成膜室５１の内上部に設けられた誘電体板５３と、成膜室５１の内部にプロセスガスを導入するための導入系配管５４と、成膜室５１の内部を排気するための排気系配管５５と、成膜室５１の内部に誘電体板５３を介してマイクロ波を導入するための導波管５６とを備え、導波管５６から導入されたマイクロ波により表面波を形成し、その表面波により導入系配管５４から導入されたプロセスガスを励起して高密度の表面波プラズマを形成し、その表面波プラズマによりステージ５２上に載置された被処理基板Ｓの表面に薄膜を堆積させるように構成されている。
　続いて、ＴＦＴ基板２０の製造工程について説明する。ここで、図６は、ＴＦＴ基板２０の製造工程を断面で示す説明図である。なお、本実施形態のＴＦＴ基板２０の製造工程は、ゲート電極形成工程、ゲート絶縁膜形成工程、微結晶シリコン膜成膜工程、シリコン膜パターニング工程及び半導体層形成工程を備える。
　＜ゲート電極形成工程＞
　０．７ｍｍ×１２７ｍｍ×１２７ｍｍのガラス基板などの透明基板１０の基板全体に、例えば、スパッタリング法により、厚さ１００ｎｍ程度のチタン膜などの金属膜を成膜した後に、その金属膜に対して、フォトリソグラフィ、エッチング及びレジストパターンの剥離洗浄を行うことにより、図６（ａ）に示すように、ゲート電極１１ａａを形成する。
　＜ゲート絶縁膜形成工程＞
　上記ゲート電極形成工程でゲート電極１１ａａが形成された基板全体に、例えば、平行平板型のＣＶＤ装置を用いて、厚さ４１０ｎｍ程度の窒化シリコン膜などの無機絶縁膜を成膜した後に、その無機絶縁膜に対して、フォトリソグラフィ、エッチング及びレジストパターンの剥離洗浄を行うことにより、図６（ｂ）に示すように、ゲート絶縁膜１２を形成する。
　＜微結晶シリコン膜成膜工程＞
　まず、マイクロ波プラズマＣＶＤ装置６０の成膜室５１の内部に被処理基板Ｓを搬入する前に、成膜室５１の内壁の表面にアモルファスシリコン膜を成膜（プリコート）する。
　続いて、上記ゲート絶縁膜形成工程でゲート絶縁膜１２が形成された基板を被処理基板Ｓとして成膜室５１の内部に搬入した後に、成膜室５１の内部にモノシランガス及びネオンガスを導入することにより、ゲート絶縁膜１２の表面に微結晶シリコン膜１３の結晶核Ｎを含む下地層Ｆａを形成し（下地層形成工程）、連続的に結晶核Ｎを成長させることにより下地層Ｆａの表面に微結晶シリコン膜１３の本体層Ｆｂを形成して（本体層形成工程）、厚さ５０ｎｍ程度の微結晶シリコン膜１３を成膜する（図６（ｃ）参照）。
　以上のようにして、半導体膜として、微結晶シリコン膜１３を製造することができる。
　＜シリコン膜パターニング工程＞
　まず、上記微結晶シリコン膜成膜工程で微結晶シリコン膜１３が成膜された基板全体に、例えば、マイクロ波プラズマＣＶＤ装置６０の他の成膜室（不図示）を用いて、厚さ１５０ｎｍ程度の窒化シリコン膜などの無機絶縁膜を成膜した後に、その無機絶縁膜に対して、フォトリソグラフィ、エッチング及びレジストパターンの剥離洗浄を行うことにより、エッチストッパ層１４を形成する（図６（ｃ）参照）。
　続いて、エッチストッパ層１４が形成された基板全体に、例えば、平行平板型のＣＶＤ装置を用いて、図６（ｃ）に示すように、厚さ５０ｎｍ程度のＮ＋アモルファスシリコン膜などの不純物シリコン膜１５を成膜する。
　さらに、微結晶シリコン膜１３及び不純物シリコン膜１５の積層膜に対して、フォトリソグラフィ、エッチング及びレジストパターンの剥離洗浄を行うことにより、図６（ｄ）に示すように、微結晶シリコン層１３ａ及び不純物シリコン層１５ａからなる半導体層形成層１６ａを形成する。
　＜半導体層形成工程＞
　まず、上記シリコン膜パターニング工程で半導体層形成層１６ａが形成された基板全体に、例えば、スパッタリング法により、厚さ１００ｎｍ程度のチタン膜などの金属膜を成膜した後に、その金属膜、及び半導体層形成層１６ａの不純物シリコン層１５ａに対して、フォトリソグラフィ、エッチング及びレジストパターンの剥離洗浄を行うことにより、図６（ｅ）に示すように、ソース電極１７ａａ、ドレイン電極１７ｂ及び不純物シリコン層１５ｂを形成して、微結晶シリコン層１３ａ及び不純物シリコン層１５ｂからなる半導体層１６ｂを形成する。
　続いて、半導体層１６ｂが形成された基板全体に、例えば、平行平板型のＣＶＤ装置を用いて、厚さ２６５ｎｍ程度の窒化シリコン膜などの無機絶縁膜を成膜することにより、保護膜１８を形成する。
　さらに、保護膜１８が形成された基板に対して、例えば、２５０℃で１時間程度の加熱処理を行うことにより、本実施形態のＴＦＴ基板２０を製造することができる。
　次に、具体的に行った実験について説明する。
　詳細には、本発明の実施例１として、本実施形態のＴＦＴ基板２０の製造方法を用いて、下記の製造条件でチャネル長Ｌ＝１２μｍ／チャネル幅Ｗ＝２０μｍ（図１参照）のＴＦＴ基板を作製した。また、本発明の比較例１として、本実施形態のＴＦＴ基板２０の製造方法において、微結晶シリコン膜の本体層を形成する際にネオンガスを導入しないで下記の製造条件でＬ＝１２μｍ／Ｗ＝２０μｍのＴＦＴ基板を作製した。ここで、下記のｓｃｃｍは、「standard cubic centimeters per minute」という意味であり、１分間当
たり流量（ｃｃ）を示す単位である。
　～プリコートの条件（実施例１及び比較例１で共通）～
　　マイクロ波の周波数：９１５ＭＨｚ
　　マイクロ波のパワー：０．８Ｗ／ｃｍ２（投入パワー：１．０ｋＷ）
　　成膜室の圧力：２．６６Ｐａ
　　モノシランガスの流量：４００ｓｃｃｍ
　　ネオンガスの流量：６００ｓｃｃｍ
　　誘電体板と被処理基板との距離：９０ｍｍ
　　成膜室の内部温度：１００℃
　　プラズマ処理時間：６００秒
　～下地層形成工程でのプラズマ処理条件（実施例１及び比較例１で共通）～
　　マイクロ波の周波数：９１５ＭＨｚ
　　マイクロ波のパワー：３．２Ｗ／ｃｍ２（投入パワー：４．０ｋＷ）
　　成膜室の圧力：２．６６Ｐａ
　　水素ガスの流量：４８ｓｃｃｍ
　　ネオンガスの流量：５０４ｓｃｃｍ
　　誘電体板と被処理基板との距離：１５０ｍｍ
　　被処理基板の設定温度：２００℃
　　プラズマ処理時間：１５秒
　～本体層形成工程での成膜条件（実施例１）～
　　マイクロ波の周波数：９１５ＭＨｚ
　　マイクロ波のパワー：３．２Ｗ／ｃｍ２（投入パワー：４．０ｋＷ）
　　成膜室の圧力：２．６６Ｐａ
　　モノシランガスの流量：６ｓｃｃｍ
　　ネオンガスの流量：１２６ｓｃｃｍ
　　誘電体板と被処理基板との距離：１５０ｍｍ
　　被処理基板の設定温度：２００℃
　～本体層形成工程での成膜条件（比較例１）～
　　マイクロ波の周波数：９１５ＭＨｚ
　　マイクロ波のパワー：３．２Ｗ／ｃｍ２（投入パワー：４．０ｋＷ）
　　成膜室の圧力：２．６６Ｐａ
　　モノシランガスの流量：１２０ｓｃｃｍ
　　誘電体板と被処理基板との距離：１５０ｍｍ
　　被処理基板の設定温度：２００℃
　そして、実施例１及び比較例１として作製された各ＴＦＴ基板に対して、微結晶シリコン層の結晶性の評価、ＴＦＴのＶｇ（ゲート電圧）－Ｉｄ（ドレイン電流）特性（図７参照）を測定し、オン電流値及びオフ電流値の評価、ＴＦＴの電子移動度の評価、並びに微結晶シリコン層におけるネオン原子の分布の評価を行った。ここで、図７は、実施例１及び比較例１の各ＴＦＴ基板を構成するＴＦＴのＶｇ－Ｉｄ特性を示すグラフである。なお、図７のグラフでは、実線が実施例１のＴＦＴのＶｇ－Ｉｄ特性を示し、破線が比較例１のＴＦＴのＶｇ－Ｉｄ特性を示している。また、図７のグラフでは、ソース電極及びドレイン電極の間の電圧が１０Ｖである。
　微結晶シリコン層の結晶性の評価は、微結晶シリコン層のラマン散乱スペクトルを測定し、結晶質シリコン成分に起因する波数５２０ｃｍ－１付近の鋭いピークの強度（Ｉｃ）と、非晶質シリコン成分に起因する波数４８０ｃｍ－１付近の幅広のピークの強度（Ｉａ）との強度比（Ｉｃ／Ｉａ）を算出することにより行った。
　ＴＦＴのオン電流値及びオフ電流値の評価は、図７のＴＦＴのＶｇ－Ｉｄ特性のグラフにおいて、Ｖｇ＝２０ＶのときのＩｄの値をオン電流値とすると共に、Ｖｇ＝－２０ＶのときのＩｄの値をオフ電流値とすることにより行った。
　ＴＦＴの電子移動度（μ）の評価は、μ＝Ｌ／Ｗ×｛ｇ／（ｑＮｓ）｝の式に、Ｖｇ－Ｉｄ特性により算出されるコンダクタンスｇ、Ｃ（容量）－Ｖ（電圧）特性により算出されるキャリア密度Ｎｓ、ＴＦＴのサイズＬ及びＷ、並びに電気素量ｑを代入することにより行った。
　微結晶シリコン層におけるネオン原子の分布の評価は、アトムプローブ電界イオン顕微鏡（Atom Probe Field Ion Microscope、ＡＰＦＩＭ）を用いた３次元アトムプローブ分析により、微結晶シリコン層の中のネオン原子の２次元分布を測定することにより行った。
　実施例１及び比較例１の評価結果は、下記の表１に示すとおりである。
Figure JPOXMLDOC01-appb-T000001
　具体的に微結晶シリコン層の結晶性については、比較例１で４．７であるのに対し、実施例１で９．２であるので、本体層形成工程でネオンガスを導入することにより、結晶性が高くなることが確認された。
　また、ＴＦＴのオン電流値及びオフ電流値については、比較例１で１．８９×１０－６及び４．１１×１０－１１であるのに対し、実施例１で３．１４×１０－６及び５．０７×１０－１２であるので、本体層形成工程でネオンガスを導入することにより、オン電流が高くなり、オフ電流が低くなることが確認された。
　また、ＴＦＴの電子移動度については、比較例１で０．５ｃｍ２／Ｖｓであるのに対し、実施例１で１．１ｃｍ２／Ｖｓであるので、本体層形成工程でネオンガスを導入することにより、電子移動度が高くなることが確認された。
　また、微結晶シリコン層におけるネオン原子の分布については、比較例１でネオン原子が検出されずに、実施例１で結晶粒界の間でネオン原子が検出されることが確認された。
　以上説明したように、本実施形態の微結晶シリコン膜１３を用いたＴＦＴ基板２０の製造方法によれば、ゲート電極形成工程及びゲート絶縁膜形成工程を行った後の微結晶シリコン膜成膜工程において、微結晶シリコン膜１３の結晶核Ｎを表面波プラズマによるＣＶＤ法によりネオンガスの雰囲気内で形成して、微結晶シリコン膜１３の下地層Ｆａを形成するので、シランガスや水素ガスなどのプロセスガスがネオンガスで希釈されることにより、微結晶シリコン膜１３の下地層Ｆａを形成する際に、プラズマが安定して発生することになり、また、微結晶シリコン膜１３の結晶核Ｎを表面波プラズマによるＣＶＤ法によりネオンガスの雰囲気内で成長させて、下地層Ｆａ上に微結晶シリコン膜１３の本体層Ｆｂを形成するので、シランガスや水素ガスなどのプロセスガスがネオンガスで希釈されることにより、微結晶シリコン膜１３の本体層Ｆｂを形成する際に、プラズマが安定して発生することになる。これにより、微結晶シリコン膜１３の下地層Ｆａを形成する際にだけでなく、微結晶シリコン膜１３の本体層Ｆｂを形成する際にも、プラズマが安定して発生するので、微結晶シリコン膜成膜工程で成膜される微結晶シリコン膜１３の結晶性を高くすることができる。そして、その後、シリコン膜パターニング工程及び半導体層形成工程を行うことにより、結晶性が高く成膜された微結晶シリコン膜１３により微結晶シリコン層１３ａが形成されるので、製造されたＴＦＴ基板２０において、ＴＦＴ５のオン電流を高くすることができる。
　また、本実施形態のＴＦＴ基板２０の製造方法によれば、微結晶シリコン膜成膜工程では、微結晶シリコン膜１３の下地層Ｆａを形成する前に、成膜室５１の内壁にアモルファスシリコン膜を成膜するので、微結晶シリコン膜１３を成膜している間に、成膜室５１の内壁に付着していた残留異物が剥がれて、微結晶シリコン膜１３に混入することを抑制することができる。
　また、本実施形態のＴＦＴ基板２０の製造方法によれば、シリコン膜パターニング工程では、不純物シリコン膜１５を成膜する前に、微結晶シリコン膜１３上にゲート電極１１ａａと重なるようにエッチストッパ層１４を形成するので、半導体層形成工程において、ソース電極１７ａａ及びドレイン電極１７ｂから露出する半導体層形成層１６ａの不純物シリコン膜（不純物シリコン層１５ａ）を除去する際に、微結晶シリコン層１３ａの表面が除去され難くすることができる。
　また、本実施形態のＴＦＴ基板２０の製造方法により製造されたＴＦＴ基板２０によれば、微結晶シリコン層１３ａの結晶粒界Ｂの間にネオン原子Ｒが含まれているので、ＴＦＴ５のオフ電流を低くすることができる。
　《発明の実施形態２》
　図８は、本実施形態のＴＦＴ基板を構成するＴＦＴのＶｇ－Ｉｄ特性を示すグラフである。なお、以下の各実施形態において、図１～図７と同じ部分については同じ符号を付して、その詳細な説明を省略する。
　上記実施形態１では、モノシランガス及びネオンガスを用いて微結晶シリコン膜１３を形成するＴＦＴ基板２０の製造方法を例示したが、本実施形態では、モノシランガス、ネオンガス及び水素ガスを用いて微結晶シリコン膜１３を形成するＴＦＴ基板２０の製造方法を例示する。
　本実施形態のＴＦＴ基板２０は、上記実施形態１の微結晶シリコン膜成膜工程において、マイクロ波プラズマＣＶＤ装置６０の成膜室５１の内部にモノシランガス、ネオンガス及び水素ガスを導入することにより、製造することができる。
　次に、具体的に行った実験について説明する。
　詳細には、本発明の実施例２として、本実施形態のＴＦＴ基板２０の製造方法を用いて、下記の製造条件でチャネル長Ｌ＝１２μｍ／チャネル幅Ｗ＝２０μｍのＴＦＴ基板を作製した。また、本発明の比較例２として、本実施形態のＴＦＴ基板２０の製造方法において、微結晶シリコン膜を本体層を形成する際にネオンガスを導入しないで下記の製造条件でＬ＝１２μｍ／Ｗ＝２０μｍのＴＦＴ基板を作製した。
　～プリコートの条件（実施例２及び比較例２で共通）～
　　マイクロ波の周波数：９１５ＭＨｚ
　　マイクロ波のパワー：０．８Ｗ／ｃｍ２（投入パワー：１．０ｋＷ）
　　成膜室の圧力：２．６６Ｐａ
　　モノシランガスの流量：４００ｓｃｃｍ
　　ネオンガスの流量：６００ｓｃｃｍ
　　誘電体板と被処理基板との距離：９０ｍｍ
　　成膜室の内部温度：１００℃
　　プラズマ処理時間：６００秒
　～下地層形成工程でのプラズマ処理条件（実施例２及び比較例２で共通）～
　　マイクロ波の周波数：９１５ＭＨｚ
　　マイクロ波のパワー：３．２Ｗ／ｃｍ２（投入パワー：４．０ｋＷ）
　　成膜室の圧力：２．６６Ｐａ
　　水素ガスの流量：４８ｓｃｃｍ
　　ネオンガスの流量：５０４ｓｃｃｍ
　　誘電体板と被処理基板との距離：１５０ｍｍ
　　被処理基板の設定温度：２００℃
　　プラズマ処理時間：１５秒
　～本体層形成工程での成膜条件（実施例２）～
　　マイクロ波の周波数：９１５ＭＨｚ
　　マイクロ波のパワー：３．２Ｗ／ｃｍ２（投入パワー：４．０ｋＷ）
　　成膜室の圧力：２．６６Ｐａ
　　水素ガスの流量：６ｓｃｃｍ
　　モノシランガスの流量：６ｓｃｃｍ
　　ネオンガスの流量：１２６ｓｃｃｍ
　　誘電体板と被処理基板との距離：１５０ｍｍ
　　被処理基板の設定温度：２００℃
　～本体層形成工程での成膜条件（比較例２）～
　　マイクロ波の周波数：９１５ＭＨｚ
　　マイクロ波のパワー：３．２Ｗ／ｃｍ２（投入パワー：４．０ｋＷ）
　　成膜室の圧力：２．６６Ｐａ
　　水素ガスの流量：２５０ｓｃｃｍ
　　モノシランガスの流量：３０ｓｃｃｍ
　　誘電体板と被処理基板との距離：１５０ｍｍ
　　被処理基板の設定温度：２００℃
　そして、実施例２及び比較例２として作製された各ＴＦＴ基板に対して、微結晶シリコン層の結晶性の評価、ＴＦＴのＶｇ（ゲート電圧）－Ｉｄ（ドレイン電流）特性（図８参照）を測定し、オン電流値及びオフ電流値の評価、ＴＦＴの電子移動度の評価、並びに微結晶シリコン層におけるネオン原子の分布の評価を行った。なお、図８のグラフでは、実線が実施例２のＴＦＴのＶｇ－Ｉｄ特性を示し、破線が比較例２のＴＦＴのＶｇ－Ｉｄ特性を示している。また、図８のグラフでは、ソース電極及びドレイン電極の間の電圧が１０Ｖである。
　実施例２及び比較例２の評価結果は、下記の表２に示すとおりである。
Figure JPOXMLDOC01-appb-T000002
　具体的に微結晶シリコン層の結晶性については、比較例２で４．５であるのに対し、実施例２で８．６であるので、本体層形成工程でネオンガスを導入することにより、結晶性が高くなることが確認された。
　また、ＴＦＴのオン電流値及びオフ電流値については、比較例２で１．１４×１０－６及び３．６５×１０－１１であるのに対し、実施例２で２．９６×１０－６及び４．２３×１０－１２であるので、本体層形成工程でネオンガスを導入することにより、オン電流が高くなり、オフ電流が低くなることが確認された。
　また、ＴＦＴの電子移動度については、比較例２で０．４ｃｍ２／Ｖｓであるのに対し、実施例２で１．０ｃｍ２／Ｖｓであるので、本体層形成工程でネオンガスを導入することにより、電子移動度が高くなることが確認された。
　また、微結晶シリコン層におけるネオン原子の分布については、比較例２でネオン原子が検出されずに、実施例２で結晶粒界の間でネオン原子が検出されることが確認された。
　以上説明したように、本実施形態の微結晶シリコン膜１３を用いたＴＦＴ基板２０の製造方法によれば、上記実施形態１と同様に、微結晶シリコン膜１３の下地層Ｆａだけでなく本体層Ｆｂもネオンガスの雰囲気内で形成するので、微結晶シリコン膜１３の結晶性を高くすることができる。
　《発明の実施形態３》
　図９は、本実施形態の液晶表示装置５０の等価回路図である。また、図１０は、液晶表示装置５０を構成するＴＦＴ基板３０の平面図であり、図１１は、図１０中のXI－XI線に沿ったＴＦＴ基板３０の断面図である。
　液晶表示装置５０は、図９に示すように、液晶表示パネル４０と、液晶表示パネル４０の図中左側に設けられたゲートドライバ４１と、液晶表示パネル４０の図中上側に設けられたソースドライバ４２と、ゲートドライバ４１及びソースドライバ４２にそれぞれ接続された表示制御回路４３とを備えている。
　液晶表示パネル４０は、互いに対向するように設けられたＴＦＴ基板３０及び対向基板（不図示）と、ＴＦＴ基板３０及び対向基板の間に設けられた液晶層（不図示）とを備えている。
　ＴＦＴ基板３０は、図９～図１１に示すように、ガラス基板などの透明基板１０と、透明基板１０上に互いに平行に延びるように設けられた複数のゲート線１１ａと、各ゲート線１１ａを覆うように設けられたゲート絶縁膜１２と、ゲート絶縁膜１２上に各ゲート線１１ａと直交する方向に互いに平行に延びるように設けられた複数のソース線１７ａと、各ゲート線１１ａ及び各ソース線１７ａの交差部分毎、すなわち、画像の最小単位である各副画素Ｐ毎にそれぞれ設けられた複数のＴＦＴ５と、各ＴＦＴ５及び各ソース線１７ａを覆うように保護膜１８ａと、保護膜１８ａ上に設けられた層間絶縁膜２１と、層間絶縁膜２１上にマトリクス状に設けられ、各ＴＦＴ５にそれぞれ接続された複数の画素電極２２と、各画素電極２２を覆うように設けられた配向膜（不図示）とを備えている。
　ゲート線１１ａは、端子領域（不図示）に延びるように設けられ、その端子領域において、図９に示すように、ゲートドライバ４１に接続されている。また、ＴＦＴ５のゲート電極１１ａａは、図１０に示すように、各ゲート線１１ａが各副画素Ｐ毎に側方に突出した部分である。
　ソース線１７ａは、端子領域（不図示）に延びるように設けられ、その端子領域において、図９に示すように、ソースドライバ４２に接続されている。また、ＴＦＴ５のソース電極１７ａａは、図１０に示すように、各ソース線１７ａが各副画素Ｐ毎に側方に突出した部分である。
　ＴＦＴ５のドレイン電極１７ｂは、図１０及び図１１に示すように、保護膜１８ａ及び層間絶縁膜２１に形成されたコンタクトホール２１ｃを介して、画素電極２２に接続されている。
　ＴＦＴ基板３０は、上記実施形態１のＴＦＴ基板２０の基板全体に、まず、例えば、スピンコート法により、アクリル系の感光性樹脂を厚さ２μｍ～３μｍ程度で塗布し、その塗布された感光性樹脂に対して、露光及び現像を行うことにより、コンタクトホール２１ｃを有する層間絶縁膜２１を形成し、続いて、コンタクトホール２１ｃから露出する保護膜１８をエッチングすることにより、保護膜１８ａを形成し、さらに、例えば、スパッタリング法により、ＩＴＯ（Indium Tin Oxide）膜などの透明導電膜を厚さ１００ｎｍ程度で成膜した後に、その透明導電膜に対して、フォトリソグラフィ、エッチング及びレジストの剥離洗浄を行って、画素電極２２を形成することにより、製造することができる。
　上記対向基板は、例えば、ガラス基板などの透明基板（不図示）と、透明基板上に格子状に設けられたブラックマトリクス（不図示）と、ブラックマトリクスの各格子間にそれぞれ設けられた赤色層、緑色層及び青色層などの複数の着色層（不図示）と、ブラックマトリクス、各着色層を覆うように設けられた共通電極（不図示）と、共通電極上に柱状に設けられた複数のフォトスペーサ（不図示）と、共通電極及び各フォトスペーサを覆うように設けられた配向膜（不図示）とを備えている。
　上記液晶層は、例えば、電気光学特性を有するネマチックの液晶材料などにより構成されている。
　上記構成の液晶表示装置５０では、各副画素Ｐにおいて、制御信号Ｓｃ及び画像信号Ｓｄが入力される表示制御回路４３から出力されるゲート制御信号Ｓｃａに基づいて、ゲートドライバ４１からのゲート信号がゲート線１１ａを介してゲート電極１１ａａに送られて、ＴＦＴ５がオン状態になったときに、表示制御回路４３から出力されるソース制御信号Ｓｃｂ及び画像信号Ｓｄに基づいて、ソースドライバ４２からのソース信号がソース線１７ａを介してソース電極１７ａａに送られて、半導体層１６ｂ及びドレイン電極１７ｂを介して、画素電極２２に所定の電荷が書き込まれる。このとき、ＴＦＴ基板３０の各画素電極２２と対向基板の共通電極との間において電位差が生じ、液晶層、すなわち、各副画素Ｐの液晶容量に所定の電圧が印加される。そして、液晶表示装置５０では、各副画素Ｐにおいて、液晶層に印加する電圧の大きさによって液晶層の配向状態を変えることにより、液晶層の光透過率を調整して、画像が表示される。
　以上説明したように、本実施形態の液晶表示装置５０によれば、上記実施形態１及び２と同様に、ＴＦＴ５を形成するための微結晶シリコン膜１３の下地層Ｆａだけでなく本体層Ｆｂもネオンガスの雰囲気内で形成するので、ＴＦＴ５を構成する微結晶シリコン層１３ａの結晶性を高くすることができる。
　また、本実施形態の液晶表示装置５０によれば、ＴＦＴ５の特性が向上するので、各副画素の開口率の向上することができると共に、液晶表示装置５０の消費電力の低減、高精細化及びハイフレームレート化を実現することができる。
　また、本実施形態の液晶表示装置５０によれば、微結晶シリコン層１３ａの結晶性を高くなるので、ゲートドライバ４１のモノリシック化を実現することができる。
　また、本実施形態の液晶表示装置５０によれば、ＴＦＴ５の半導体層が微結晶シリコン膜を用いて形成されていることにより、ゲートバイアスストレスによる閾値電圧シフトが高温下でも小さくなるので、液晶表示装置５０の信頼性を向上させることができる。
　なお、本実施形態では、液晶表示装置を例示したが、本発明は、例えば、有機ＥＬ（Electro Luminescence）装置などの他の表示装置にも適用することができる。
　また、上記各実施形態では、希ガスとして、ネオンガスを例示したが、本発明は、例えば、アルゴンなどの他の希ガスにも適用することができる。
　また、上記各実施形態では、表面波プラズマ方式のマイクロ波プラズマＣＶＤ装置を用いて微結晶シリコン膜を成膜する製造方法を例示したが、本発明は、例えば、ＩＣＰ（Inductively Coupled Plasma）方式やＥＳＲ（Electron Cyclotron Resonance）方式などの高密度プラズマＣＶＤ装置を用いて微結晶シリコン膜を製造する方法にも適用することができる。
　また、上記各実施形態では、ＴＦＴ基板に用いる微結晶シリコン膜の製造方法を例示したが、本発明は、例えば、太陽電池用の微結晶シリコン膜の製造方法にも適用することができる。
　また、上記各実施形態では、画素電極に接続されたＴＦＴの電極をドレイン電極としたＴＦＴ基板を例示したが、本発明は、画素電極に接続されたＴＦＴの電極をソース電極と呼ぶＴＦＴ基板にも適用することができる。
　以上説明したように、本発明は、微結晶シリコン膜の結晶性を高くすることができるので、微結晶シリコンを用いたＴＦＴについて有用である。
Ｂ　　　　　　結晶粒界
Ｆａ　　　　　下地層
Ｆｂ　　　　　本体層
Ｎ　　　　　　結晶核
Ｒ　　　　　　ネオン原子
５　　　　　　ＴＦＴ
１０　　　　　透明基板
１１ａａ　　　ゲート電極
１２　　　　　ゲート絶縁膜
１３　　　　　微結晶シリコン膜（半導体膜）
１３ａ　　　　微結晶シリコン層
１４　　　　　エッチストッパ層（チャネル保護層）
１５　　　　　不純物シリコン膜
１５ｂ　　　　不純物シリコン層
１６ａ　　　　半導体層形成層
１６ｂ　　　　半導体層
１７ａａ　　　ソース電極
１７ｂ　　　　ドレイン電極
２０，３０　　ＴＦＴ基板

Claims (5)

  1. 　基板にゲート電極を形成するゲート電極形成工程と、
    　上記ゲート電極を覆うようにゲート絶縁膜を形成するゲート絶縁膜形成工程と、
    　上記ゲート絶縁膜上に微結晶シリコン膜の結晶核を表面波プラズマによるＣＶＤ法により希ガスの雰囲気内で形成することにより、微結晶シリコン膜の下地層を形成した後に、上記結晶核を表面波プラズマによるＣＶＤ法により希ガスの雰囲気内で成長させることにより、上記下地層上に微結晶シリコン膜の本体層を形成して、微結晶シリコン膜を成膜する微結晶シリコン膜成膜工程と、
    　上記成膜された微結晶シリコン膜を覆うように不純物シリコン膜を成膜した後に、該微結晶シリコン膜及び不純物シリコン膜を上記ゲート電極と重なるように島状にパターニングして、半導体層形成層を形成するシリコン膜パターニング工程と、
    　上記半導体層形成層上にソース電極及びドレイン電極を形成し、該ソース電極及びドレイン電極から露出する半導体層形成層の不純物シリコン膜を除去して、微結晶シリコン層及び不純物シリコン層からなる半導体層を形成する半導体層形成工程とを備える、薄膜トランジスタ基板の製造方法。
  2. 　上記微結晶シリコン膜成膜工程では、上記下地層を形成する前に、成膜室の内壁にシリコン膜を成膜する、請求項１に記載の薄膜トランジスタ基板の製造方法。
  3. 　上記シリコン膜パターニング工程では、上記不純物シリコン膜を成膜する前に、上記微結晶シリコン膜上に上記ゲート電極と重なるようにチャネル保護層を形成する、請求項１又は２に記載の薄膜トランジスタ基板の製造方法。
  4. 　請求項１乃至３の何れか１つに記載の薄膜トランジスタ基板の製造方法により製造され、
    　上記微結晶シリコン層の結晶粒界の間には、希ガスの原子が含まれている、薄膜トランジスタ基板。
  5. 　基板に微結晶シリコン膜の結晶核を表面波プラズマによるＣＶＤ法により希ガスの雰囲気内で形成して、微結晶シリコン膜の下地層を形成する下地層形成工程と、
    　上記結晶核を表面波プラズマによるＣＶＤ法により希ガスの雰囲気内で成長させることにより、上記下地層上に微結晶シリコン膜の本体層を形成する本体層形成工程とを備える、半導体膜の製造方法。
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