CN111542919A - 先进的接触孔图案化的方法 - Google Patents
先进的接触孔图案化的方法 Download PDFInfo
- Publication number
- CN111542919A CN111542919A CN201980007134.7A CN201980007134A CN111542919A CN 111542919 A CN111542919 A CN 111542919A CN 201980007134 A CN201980007134 A CN 201980007134A CN 111542919 A CN111542919 A CN 111542919A
- Authority
- CN
- China
- Prior art keywords
- substrate
- conformal film
- working surface
- film
- post
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000000034 method Methods 0.000 title claims abstract description 95
- 238000000059 patterning Methods 0.000 title description 7
- 239000000758 substrate Substances 0.000 claims abstract description 74
- 239000000463 material Substances 0.000 claims abstract description 52
- 230000008569 process Effects 0.000 claims abstract description 43
- 229910052751 metal Inorganic materials 0.000 claims abstract description 12
- 239000002184 metal Substances 0.000 claims abstract description 12
- 238000000151 deposition Methods 0.000 claims description 18
- 238000005530 etching Methods 0.000 claims description 11
- 239000000126 substance Substances 0.000 claims description 5
- 239000011248 coating agent Substances 0.000 claims description 4
- 238000000576 coating method Methods 0.000 claims description 4
- 229910000449 hafnium oxide Inorganic materials 0.000 claims description 4
- WIHZLLGSGQNAGK-UHFFFAOYSA-N hafnium(4+);oxygen(2-) Chemical compound [O-2].[O-2].[Hf+4] WIHZLLGSGQNAGK-UHFFFAOYSA-N 0.000 claims description 4
- 229910052582 BN Inorganic materials 0.000 claims description 3
- PZNSFCLAULLKQX-UHFFFAOYSA-N Boron nitride Chemical compound N#B PZNSFCLAULLKQX-UHFFFAOYSA-N 0.000 claims description 3
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 3
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 claims description 3
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 claims description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 3
- GWEVSGVZZGPLCZ-UHFFFAOYSA-N Titan oxide Chemical compound O=[Ti]=O GWEVSGVZZGPLCZ-UHFFFAOYSA-N 0.000 claims description 2
- 238000005498 polishing Methods 0.000 claims description 2
- 230000003746 surface roughness Effects 0.000 claims description 2
- OGIDPMRJRNCKJF-UHFFFAOYSA-N titanium oxide Inorganic materials [Ti]=O OGIDPMRJRNCKJF-UHFFFAOYSA-N 0.000 claims description 2
- 238000012546 transfer Methods 0.000 abstract description 7
- 238000001459 lithography Methods 0.000 abstract description 6
- 239000010408 film Substances 0.000 description 69
- 230000008021 deposition Effects 0.000 description 9
- 238000012545 processing Methods 0.000 description 9
- 229920002120 photoresistant polymer Polymers 0.000 description 8
- 230000005855 radiation Effects 0.000 description 8
- 238000009499 grossing Methods 0.000 description 6
- 238000007639 printing Methods 0.000 description 6
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- 230000008901 benefit Effects 0.000 description 4
- 229910052799 carbon Inorganic materials 0.000 description 4
- 239000012634 fragment Substances 0.000 description 4
- 230000009286 beneficial effect Effects 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 3
- 238000000206 photolithography Methods 0.000 description 3
- 238000000231 atomic layer deposition Methods 0.000 description 2
- 229910052681 coesite Inorganic materials 0.000 description 2
- 229910052906 cristobalite Inorganic materials 0.000 description 2
- 238000013461 design Methods 0.000 description 2
- 229910052735 hafnium Inorganic materials 0.000 description 2
- VBJZVLUMGGDVMO-UHFFFAOYSA-N hafnium atom Chemical compound [Hf] VBJZVLUMGGDVMO-UHFFFAOYSA-N 0.000 description 2
- 150000003254 radicals Chemical class 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 239000000377 silicon dioxide Substances 0.000 description 2
- 235000012239 silicon dioxide Nutrition 0.000 description 2
- 229910052682 stishovite Inorganic materials 0.000 description 2
- 239000010409 thin film Substances 0.000 description 2
- 229910052905 tridymite Inorganic materials 0.000 description 2
- 230000009471 action Effects 0.000 description 1
- 238000010382 chemical cross-linking Methods 0.000 description 1
- 238000013093 comparative effectiveness research Methods 0.000 description 1
- 238000011109 contamination Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000000280 densification Methods 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 238000010017 direct printing Methods 0.000 description 1
- 239000007888 film coating Substances 0.000 description 1
- 238000009501 film coating Methods 0.000 description 1
- 239000012467 final product Substances 0.000 description 1
- 239000003779 heat-resistant material Substances 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000036244 malformation Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 230000007246 mechanism Effects 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000035515 penetration Effects 0.000 description 1
- 230000000704 physical effect Effects 0.000 description 1
- 229920000642 polymer Polymers 0.000 description 1
- 238000012805 post-processing Methods 0.000 description 1
- 238000003672 processing method Methods 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 238000002407 reforming Methods 0.000 description 1
- 239000002904 solvent Substances 0.000 description 1
- 238000012876 topography Methods 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
- 238000009966 trimming Methods 0.000 description 1
- 239000012808 vapor phase Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
- H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
- H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
- H01L21/0338—Process specially adapted to improve the resolution of the mask
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/7684—Smoothing; Planarisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
- H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
- H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
- H01L21/0337—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/31051—Planarisation of the insulating layers
- H01L21/31053—Planarisation of the insulating layers involving a dielectric removal step
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Chemical & Material Sciences (AREA)
- Inorganic Chemistry (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
本文中的技术包括形成蚀刻掩模以形成接触孔和其他特征的方法。与传统的直接印刷光刻方法相比,本文中的技术使用反转方法来创建具有改善的临界尺寸均匀性和接触边缘粗糙度的接触孔图案。柱被印刷为最初的结构。最初的结构被重新成形以改变平滑度、均匀性和/或尺寸。共形膜沉积在柱上。共形膜可以包括含金属的材料。执行如下平坦化处理,所述平坦化处理将柱向下去除至基板的工作表面,从而留下基板的工作表面上的共形膜。然后,该共形膜可以被用作用于其他图案转印的蚀刻掩模。
Description
相关申请的交叉引用
本申请要求于2018年1月5日提交的题为“Method of Advanced Contact HolePatterning”的美国临时专利申请第62/614,244号的权益,该美国临时专利申请在此通过引用以其全部内容并入本文中。
背景技术
本文中公开的技术涉及微制造,并且特别地涉及光刻。
在材料处理方法(例如,光刻)中,创建图案化的层通常涉及将辐射敏感材料例如光致抗蚀剂的薄层施加至基板的表面。该辐射敏感材料被变换成图案化掩模,该图案化掩模可以用于将图案蚀刻或转印至基板上的下层中。辐射敏感材料的图案化通常涉及使用例如光刻系统由辐射源通过中间掩模(reticle)(和相关联的光学器件)曝光至辐射敏感材料上。该曝光在辐射敏感材料内创建潜隐图案(latent pattern),然后可以使该潜隐图案显影。显影是指溶解和去除辐射敏感材料的一部分,以产生形貌或物理图案。例如,显影可以包括:使用显影溶剂去除辐射敏感材料的辐射区域(如在正性光致抗蚀剂的情况下)或非辐射区域(如在负性抗蚀剂的情况下)。然后,形貌图案可以用作随后处理的掩模层。
发明内容
在光刻中,随着特征间距缩小,光致抗蚀剂中接触孔的印刷表现出减小的处理窗口。特别在所使用的目标间距处于常规光刻系统的分辨率极限时,该结果部分受可以穿过掩模的光子的数目或量的影响。例如,在间距为80nm的40nm接触孔目标临界尺寸(CD)中,接触孔在整个晶片上闭合或畸形的频率越来越高。这不是所期望的,原因是单个闭合孔导致在最终产品模具中成品率100%的损失。
在光刻步骤中定义局部临界尺寸均匀性(LCDU),并且该局部临界尺寸均匀性与光子的数目的平方根成反比关系。因此,随着光子的数目增加,图案清晰度提高,并且可获得理论上更低的LCDU。然而,使用更多的光子意味着在光刻曝光工具(扫描仪、步进器)上大大延长的处理时间,这意味着生产量降低。由于在光刻工具上花费的时间是微制造成本中的最大部分,因此付出很多努力来减少在这样的工具上的时间。
本文中的技术包括形成接触孔的方法。与传统的直接印刷光刻方法相比,本文中的技术使用反转方法来创建具有改善的LCDU和CER(接触边缘粗糙度)的接触孔图案。代替印刷孔,柱被印刷为最初的结构。印刷(图案化的光化辐射暴露)柱而不是孔使得能够使用与针对最终孔设计的间距相同的间距,但是具有较大的扫描仪剂量偏差。这允许使用更多的光子来印刷最初的特征,这减小了由给定的光刻光源造成的随机效应。关于本文中的反转技术,因为最初的结构可以使用较大的最大数目的光子来限定图案,所以可以减少最终的印刷孔中的LCDU和CER的影响。
一个实施方式包括形成具有接触开口的图案化掩模的方法。所述方法包括在基板的工作表面上形成柱(柱结构)的浮雕图案。柱从基板的工作表面突出。执行如下重新成形处理,所述重新成形处理通过使柱的轮廓变圆或缩小柱以及/或者减小柱的粗糙度来修改柱的形状。第一共形膜(conformal film)沉积在基板上,第一共形膜可以包括硬掩模材料或含金属的材料。执行如下平坦化处理,所述平坦化处理将柱向下去除至基板的工作表面,从而留下基板的工作表面上的第一共形膜。然后,该共形膜可以被用作用于图案转印的蚀刻掩模。
当然,为了清楚起见,已经呈现了如本文中描述的不同步骤的讨论的顺序。通常,这些步骤可以以任何合适的顺序被执行。另外,尽管可以在本公开内容的不同地方讨论本文中的不同的特征、技术、配置等中的每一个,但是概念中的每一个意在可以彼此独立地或彼此组合地被执行。因此,可以以许多不同的方式来实现和查看本发明。
注意,本发明内容部分没有详细说明本公开内容或所要求保护的发明的每个实施方式和/或递增的新颖的方面。相反,该发明内容仅提供了对不同实施方式的初步讨论以及相对于常规技术的新颖性的相应点。对于本发明和实施方式的其他细节和/或可能的观点,读者被引向如以下进一步讨论的本公开内容的具体实施方式部分和相应的附图。
附图说明
参照以下结合附图考虑的详细描述,对本发明的各种实施方式及其许多伴随的优点的更完整的理解将变得显而易见。附图不一定按比例,而是着重于说明特征、原理和构思。
图1是示出了根据本文中公开的实施方式的处理流程的示例基板片段的截面透视图。
图2是示出了重新成形的柱结构的示例基板片段的截面透视图。
图3是示出了共形涂覆的柱结构的示例基板片段的截面透视图。
图4是示出了共形涂覆的柱结构的示例基板片段的截面透视图。
图5是示出了柱结构的平坦化的示例基板片段的截面透视图。
图6是示出了蚀刻图案转印的示例基板片段的截面透视图。
图7A是根据本文中公开的实施方式的柱结构的顶视图。
图7B是根据本文中公开的实施方式的柱结构的侧视图。
图8A是根据本文中公开的实施方式的柱结构的顶视图。
图8B是根据本文中公开的实施方式的柱结构的侧视图。
图9A是根据本文中公开的实施方式的柱结构的顶视图。
图9B是根据本文中公开的实施方式的柱结构的侧视图。
图10A是根据本文中公开的实施方式的柱结构的顶视图。
图10B是根据本文中公开的实施方式的柱结构的侧视图。
具体实施方式
本文中的技术包括用于针对包括接触孔的各种结构和特征的微制造进行均匀且准确的图案化的方法。作为用于生成蚀刻掩模的方法,一种技术包括:以浮雕图案印刷和形成最初大小/形状的柱,然后修改该柱并且反转图案。例如,与期望的目标孔尺寸相比,更大尺寸的柱结构被印刷在基板上的光致抗蚀剂层中,然后,该柱结构可以被转印至下面的材料(例如,碳硬掩模)以便于其他处理。可替选地,在转印至下面的层之前,由光致抗蚀剂形成的柱可以被使用/修改。然后,可以修改具有最初的尺寸和形状的这个印刷的柱。例如,柱可以被调整大小和/或重新成形成更小尺寸的柱或凸起形状的结构和/或更平滑的柱表面。可以使用蚀刻处理来实现另外的平滑,蚀刻处理具有在蚀刻处理期间向结构引入的另外的SiO2含量以及自由基物种暴露以引起聚合物结构的进一步化学交联和致密化。如果集成方案要求使用更高温度的膜涂覆在结构的顶部上,则碳柱/凸起也可以被转印至结构下方的SiO2的层或者其他膜层中。
在形成柱/凸起之后,用低温、高选择性的共形材料(硬掩模材料)的膜来涂覆基板(包括柱和“底面”表面)。可以使用铪氧化物、硼氮化物、硅氮化物、铝氧化物、钛氮化物以及具有高蚀刻选择性的其他薄膜材料来形成这样的膜。在形成硬掩模共形膜之后,使柱以及其薄壳状的外部结构机械地平坦化,直到到达基板的底面(柱的基部)为止。可以使用化学机械平坦化(CMP)或平坦化蚀刻处理来执行这种平坦化。换句话说,研磨掉或向下研磨突出的凸起,直到到达柱的基部为止。在基板被平坦化之后,可以用常规蚀刻去除剩余的柱材料(例如,碳或氧化物核),从而留下高精确度的接触孔,然后该接触孔可以被转印至下面的一个或更多个层中。
一个示例实施方式包括形成具有接触开口的图案化掩模的方法。现在参照图1,在基板100的工作表面105上形成柱110或柱结构的浮雕图案。这样的柱结构可以是圆柱形、正方形、六边形、矩形等。柱可以是任何阵列或空间设计。柱基本上从基板的工作表面或底面表面突出。该浮雕图案可以是如下光致抗蚀剂的层,在所述光致抗蚀剂的层内,光的图案被曝光;或者该浮雕图案可以是如下下面的层,浮雕图案被转印至所述下面的层中以包括具有不同化学性质和物理性质的不同材料以用于随后的处理。例如,某些光致抗蚀剂材料对于随后的处理可能具有热限制,因此可以使用耐热性更高的材料。
然后执行重新成形处理。该重新成形处理修改柱的形状。本文中的重新成形可以包括调整大小和/或平滑或者其他改进。例如,这样的修改处理可以包括以下中的任意处理:缩小柱的宽度和高度、增加柱的宽度或高度、减小柱的边缘(表面)粗糙度值以及使柱的形状或柱的顶表面变圆。在一些实施方式中,重新成形可以包括将圆柱体修改成基本上是凸起形状的半球形结构。
这样的重新成形可以改善结构本身的精确度。在一些实施方式中,这可以包括若干个蚀刻和沉积步骤循环,原因是多次沉积具有自然平滑倾向。另一结果是,由于自由基物种(radical species)的组合渗透穿过聚合物材料的表面而使芯棒核心发生硬化,从而增加了交联密度,因此产生了更坚固的模板结构。也可以使用其他平滑技术,例如蒸汽平滑。图2示出了在缩小柱的重新成形处理之后的示例结果。注意,这仅示出了重新成形的一个结果,并且可以在柱上执行一个或更多个重新成形结果。例如,重新成形可以包括如从图7A至图8A示出的平滑操作。在另一示例中,重新成形可以包括变圆操作(rounding operation),该变圆操作可以以图8B中示出的柱开始并且以图10B中示出的凸起形状的柱结束而被执行。可替选地,如图9B中所示,结果可以部分地变圆和平滑。因此,根据给定的微制造目标或设计规范,存在许多可用的重新成形操作。
可以继续进行单独的重新成形处理步骤,直到产生非常平滑且均匀的凸起阵列——甚至比最初形成浮雕图案的光刻图案更均匀。当经修改的柱或凸起与下层材料具有大约90度的角度并且在与下层材料的接触点处没有基脚时,本文中的技术会更成功。
现在参照图3,可选地,可以在基板上沉积第一界面膜121。第一界面膜121可以提供用于放置和去除硬掩模共形膜的益处。例如,对于随后的含金属的膜,可能需要比由最初柱材料提供的热预算更高的热预算。界面材料可以被选择成:可以经由各向同性蚀刻被去除。用作第一界面膜121的示例膜是氧化物。这样的界面膜可以从单个纳米至数十纳米是相对厚或薄的。这样的沉积可以用于增加柱结构的宽度以用于随后的转印。
在图4中,在基板上沉积第一共形膜131。例如,第一共形膜可以直接地沉积在柱结构上,或者第一共形膜可以沉积在先前共形地沉积的第一界面膜上。第一共形膜覆盖柱的未被覆盖的表面和基板的工作表面。该第一共形膜包括硬掩模材料、含金属的材料或者与下面的材料相比具有非常高的抗蚀刻率(etch resistivity)的其他材料。与柱材料或下面的材料相比,这样的抗蚀刻率可以大于100:1。膜是共形的,原因是膜在所有表面(柱结构和底面或工作表面)上以相同的厚度沉积,因此无论表面具有水平斜率、垂直斜率还是成角度的斜率或圆形的斜率,厚度都大致相同。使用金属膜或含金属的膜是有益的,原因是这样的膜可以通过原子层沉积(ALD)而被沉积并且这样的膜非常薄,同时提供高的蚀刻选择性。这样的薄膜提供了有效的反转效果。
共形膜的硬掩模材料可以选自许多选项,这些选项包括但不限于:铪氧化物、硼氮化物、硅氮化物、铝氧化物、钛氧化物和钛氮化物。这是有益的,原因是这样的膜可以具有高的选择性比。例如,在将铪氧化物皮用作用于蚀刻碳的掩模的情况下,选择性可以大于1000:1。这意味着可以使用相对薄的铪的皮或层。使用薄的皮可能对于随后的去除也是有益的,原因是:如果没有完全被去除,则一些含金属的膜可能导致关于图案化的问题(污染)。具有界面膜可以帮助这样的去除。例如,可以使用气相蚀刻来完全去除氧化物界面膜,这意味着铪也将被完全去除。在一些实施方式中,膜厚度可以小于15纳米。
在柱或凸起现在覆盖有一个或更多个共形膜的情况下,图案可以被反转。执行如下平坦化处理,所述平坦化处理将柱向下去除至基板的顶表面,从而留下基板的工作表面上的第一共形膜。可以使用选择性蚀刻处理或化学机械抛光(CMP)处理来执行平坦化处理。可以执行CMP步骤,直到到达基板的工作表面为止,从而留下基板的工作表面上的第一共形膜。换句话说,使用CMP处理从基板向下刮削所涂覆的凸起或研磨所涂覆的凸起,同时留下基板的底面上的硬掩模材料。
例如在到达基板的工作表面上的硬掩模材料时检测到工具正在检查的材料的电阻或量的增加之后,给定的CMP处理可以结束。当基板被平坦化时,凸起本身可以占据基板的相对小的截面。在去除凸起并且CMP垫与工作表面齐平之后,将显著地存在更大的电阻,因此可以使CMP处理停止。当要停止平坦化时,电阻的显著增加提供了清晰的信号。换句话说,平坦化步骤从基板上基本上齐平地切掉凸起/柱,从而使硬掩模皮在柱被去除的地方未覆盖有圆盘形的柱材料或下面的层。图5示出了示例结果。
结果是,硬掩模膜现在形成接触开口的图案化掩模。在硬掩模材料不再覆盖柱/凸起的情况下,可以执行定向(各向异性)蚀刻,以将接触图案转印至一个或更多个下面的层中。图6示出了在将由剩余的第一共形膜限定的图案转印至下面的层中之后的示例结果。然后,可以去除硬掩模材料和任何界面膜以用于随后的处理。
另一实施方式包括形成具有接触开口的图案化掩模的方法。柱结构的浮雕图案形成在基板的工作表面上。柱结构垂直于基板的工作表面延伸。执行修改柱结构的形状的重新成形处理,从而产生与最初的粗糙度值相比减小的柱结构的粗糙度值。第一共形膜沉积在基板上,第一共形膜共形地涂覆柱结构和工作表面。第一共形膜包括含金属的材料。执行如下平坦化处理,所述平坦化处理将柱结构和覆盖柱结构的第一共形膜机械地(除了其他去除机制之外至少机械地)向下去除至覆盖基板的工作表面的第一共形膜,从而留下基板的工作表面上的第一共形膜。第一共形膜的剩余部分被用作蚀刻掩模以蚀刻一个或更多个下面的层。
在又一实施方式中,公开了形成具有接触开口的图案化掩模的方法。柱结构的浮雕图案形成在基板的工作表面上。柱结构垂直于基板的工作表面延伸。执行修改柱结构的形状的重新成形处理,从而产生与重新成形处理之前的临界尺寸均匀性值相比改善的局部临界尺寸均匀性。执行重新成形处理之后,第一界面膜沉积在基板上,该第一界面膜共形地涂覆柱结构和工作表面。沉积第一界面膜之后,第一共形膜沉积在基板上,该第一共形膜共形地涂覆柱结构和工作表面。第一共形膜包括具有小于15纳米的厚度的含金属的材料。执行如下平坦化处理,所述平坦化处理将柱结构和覆盖柱结构的第一共形膜机械地向下去除至覆盖基板的工作表面的第一共形膜,从而留下基板的工作表面上的第一共形膜。机械去除可以包括化学作用。剩余的第一共形膜或第一共形膜的剩余部分被用作蚀刻掩模以蚀刻一个或更多个下面的层。
注意,当使用界面膜或多个膜时,可能存在在图案化处理之后产生的材料的一个环或多个环。沉积在基板上的每个共形膜被沉积在水平和竖直表面上,并且在柱的基部处将具有过渡。在平坦化向下发生至底面材料的顶表面(在柱的基部处最后沉积的共形膜的顶表面)的情况下,任何其他共形膜都可以在接触开口(反转的柱)内未被覆盖或被显示为环。在一些实施方式中,最后沉积的共形膜可以是限定(一个或多个)接触的期望的掩模,因此可以蚀刻掉任何其他的共形膜或材料的环。在其他实施方式中,可以选择其他共形膜以提供抗蚀刻率,因此界面膜或第一沉积的共形膜的内直径可以限定接触开口,该接触开口将小于由最后沉积的共形膜所限定的接触开口。因此,界面膜或第一施加的共形膜的厚度或最后沉积(或仅沉积)的共形膜的边缘可以控制每个接触开口的边缘粗糙度。
因为共形沉积可以具有平滑的倾向,因此获得的结果是非常平滑的开口。另一益处是:与常规使用或期望的剂量相比,可以在用于柱形成的曝光步骤中使用更大的剂量。此外,较低分辨率的扫描仪和步进器可以用于初始印刷。另外,印刷柱而不是孔可以得到更好的信噪比。本文中的技术可以与各种技术节点一起使用。通过非限制性示例的方式,如果最终的目标接触孔CD是70nm且具有140nm的间距,则柱可以从80nm或更大缩小至70nm的尺寸。例如,柱的起始高度可以是大约80nm,然后被变圆和缩小至大约35nm至60nm的高度。本文中的修整可以继续进行至大约任何最终的尺寸。因此,可以对非常小、均匀且平滑的接触孔进行图案化。
图7至图10示出了如下凸起形成,与仅为减小表面粗糙度的重新形成/重新成形相比,所述凸起形成对最初的结构(例如柱)进行了更多的重新成形。图7示出了柱的起始图案。图7A是顶视图,而图7B是侧视图或轮廓视图。注意,图7A示出了在柱的侧面上存在一定程度的粗糙度。
在印刷柱或以其他方式形成柱之后,可以执行蚀刻缩小和沉积生长的循环处理,以及/或者也可以执行单独的表面平滑技术。图8A和图8B示出了蚀刻缩小处理的示例结果。注意,蚀刻缩小可以可选地是定向的以主要缩小柱的高度,或者可以是各向同性的以均匀地缩小高度和宽度。
现在参照图9A和图9B,在蚀刻缩小步骤之后,可以执行沉积生长步骤,在沉积生长步骤中,材料沉积在柱上。这样的沉积可以具有平滑和变圆的自然倾向。注意在图9B中,柱开始具有圆形形状。然后可以循环、重复若干次或许多次给定的蚀刻缩小步骤和沉积步骤,直到达到期望的结果为止。
图10A和图10B示出了利用蚀刻和沉积循环的这样的重新成形的示例结果。注意,可以将柱转换成可以看起来大约是球体的一半的凸起。除了减小高度之外,还可以减小宽度。也就是说,与最终的结构相比,可以减小最初结构的宽度。因此,除了别的之外,得到的较小的结构对于图案化接触开口可能是有益的。凸起在接触下面的层的点处具有直角以在共形沉积步骤之后帮助凸起的反转可能是有益的。
在本文的另一实施方式中,柱被形成,但是没有被重新成形。在该实施方式中,这样的柱结构的处理包括沉积自下而上的氧化物填充,这从而封装整个柱和周围的开放区域。然后,基板被平坦化以露出柱,然后通过蚀刻步骤将所述柱挖出,或者复盖层被回蚀刻(etch back)以露出柱,以进行然后通过第二蚀刻步骤将所述柱挖出的后处理。
在先前的描述中,已经阐述了具体细节,例如处理系统的特定几何形状以及其中使用的各种部件和处理的描述。然而,应当理解,可以在脱离这些具体细节的其他实施方式中实践本文中的技术,并且这样的细节是出于说明而非限制的目的。已经参照附图描述了本文中公开的实施方式。类似地,出于说明的目的,已经阐述了具体的数字、材料和配置以便提供透彻的理解。然而,可以在没有这样的具体细节的情况下实践实施方式。具有基本上相同的功能构造的部件由相似的附图标记表示,因此可以省略任何冗余的描述。
已经将各种技术描述为多个离散操作,以帮助理解各种实施方式。描述的顺序不应被解释为暗示这些操作必然与顺序相关。实际上,这些操作不需要以呈现的顺序被执行。可以以与所描述的实施方式不同的顺序来执行所描述的操作。在另外的实施方式中,可以执行各种另外的操作以及/或者可以省略所描述的操作。
如本文中所使用“基板”或“目标基板”通常是指根据本发明正在被处理的对象。基板可以包括器件特别是半导体器件或其他电子器件的任何材料部分或结构;并且基板可以例如是基础基板结构,例如半导体晶片、中间掩模或者在基础基板结构上或覆盖在基础基板结构上的层例如薄膜。因此,基板不限于任何特定的基础结构、下面的层或上覆层、被图案化或未被图案化,而是被设想成包括任何这样的层或基础结构以及层和/或基础结构的任何组合。描述可以提及特定类型的基板,但这仅出于说明性的目的。
本领域技术人员还将理解,在仍然实现与本发明的目的相同的目的的情况下,可以存在对上面说明的技术的操作做出的许多变型。这样的变型意在被本公开内容的范围覆盖。因此,本发明的实施方式的前述描述并不意在是限制性的。而是,在所附权利要求中呈现了对本发明的实施方式的任何限制。
Claims (18)
1.一种形成具有接触开口的图案化的掩模的方法,所述方法包括:
在基板的工作表面上形成柱的浮雕图案,所述柱从所述基板的工作表面突出;
执行修改所述柱的形状的重新成形处理;
在所述基板上沉积第一共形膜,所述第一共形膜包括硬掩模材料;以及
执行如下平坦化处理,所述平坦化处理将柱向下去除至所述基板的工作表面,从而留下所述基板的工作表面上的第一共形膜。
2.根据权利要求1所述的方法,其中,执行所述重新成形处理包括缩小所述柱的宽度和高度。
3.根据权利要求1所述的方法,其中,执行所述重新成形处理包括减小每个柱的表面的边缘粗糙度值。
4.根据权利要求1所述的方法,其中,执行所述重新成形处理包括使每个柱结构的顶表面变圆。
5.根据权利要求1所述的方法,其中,执行所述重新成形处理包括去除材料从而得到半球形形状。
6.根据权利要求1所述的方法,其中,所述第一共形膜被沉积成产生厚度小于15纳米的膜。
7.根据权利要求6所述的方法,其中,所述第一共形膜被选择成具有大于100:1的相对于所述柱的材料和给定的蚀刻剂的抗蚀刻率。
8.根据权利要求1所述的方法,还包括:
在沉积所述第一共形膜之前,共形地沉积第一界面膜,其中,所述第一共形膜沉积在所述第一界面膜上。
9.根据权利要求8所述的方法,其中,能够通过各向同性蚀刻去除所述界面膜。
10.根据权利要求1所述的方法,其中,所述第一共形膜覆盖柱的未覆盖表面和所述基板的工作表面。
11.根据权利要求1所述的方法,其中,所述第一共形膜的硬掩模材料选自由以下项构成的组:铪氧化物、硼氮化物、硅氮化物、铝氧化物、钛氧化物和钛氮化物。
12.根据权利要求1所述的方法,其中,所述第一共形膜的硬掩模材料是含金属的材料。
13.根据权利要求1所述的方法,其中,执行所述重新成形处理包括减小所述柱的表面粗糙度值。
14.根据权利要求1所述的方法,其中,执行所述重新成形处理包括:将所述柱从圆柱形形状改变为凸起形状。
15.根据权利要求1所述的方法,其中,执行所述平坦化处理包括:执行化学机械抛光步骤直到到达所述基板的工作表面为止,从而留下所述基板的工作表面上的第一共形膜。
16.一种形成具有接触开口的图案化的掩模的方法,所述方法包括:
在基板的工作表面上形成柱结构的浮雕图案,所述柱结构垂直于所述基板的工作表面延伸;
执行重新成形处理,所述重新成形处理修改所述柱结构的形状,从而得到与最初的粗糙度值相比减小的所述柱结构的粗糙度值;
在所述基板上沉积第一共形膜,所述第一共形膜共形地涂覆所述柱结构和所述工作表面,所述第一共形膜包括含金属的材料;
执行如下平坦化处理,所述平坦化处理将柱结构和覆盖所述柱结构的第一共形膜机械地向下去除至覆盖所述基板的工作表面的第一共形膜,从而留下所述基板的工作表面上的第一共形膜;以及
使用所述第一共形膜的剩余部分作为蚀刻掩模,以蚀刻一个或更多个下面的层。
17.根据权利要求16所述的方法,其中,修改所述柱结构的形状包括缩小所述柱结构的宽度。
18.一种形成具有接触开口的图案化的掩模的方法,所述方法包括:
在基板的工作表面上形成柱结构的浮雕图案,所述柱结构垂直于所述基板的工作表面延伸;
执行重新成形处理,所述重新成形处理修改所述柱结构的形状,从而得到与所述重新成形处理之前的临界尺寸均匀性值相比提高的局部临界尺寸均匀性;
在执行所述重新成形处理之后,在所述基板上沉积第一界面膜,所述第一界面膜共形地涂覆所述柱结构和所述工作表面;
在沉积所述第一界面膜之后,在所述基板上沉积第一共形膜,所述第一共形膜共形地涂覆所述柱结构和所述工作表面,所述第一共形膜包括具有小于15纳米的厚度的含金属的材料;
执行如下平坦化处理,所述平坦化处理将柱结构和覆盖所述柱结构的第一共形膜机械地向下去除至覆盖所述基板的工作表面的第一共形膜,从而留下所述基板的工作表面上的第一共形膜;以及
使用所述第一共形膜的剩余部分作为蚀刻掩模,以蚀刻一个或更多个下面的层。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US201862614244P | 2018-01-05 | 2018-01-05 | |
US62/614,244 | 2018-01-05 | ||
PCT/US2019/012359 WO2019136258A1 (en) | 2018-01-05 | 2019-01-04 | Method of advanced contact hole patterning |
Publications (2)
Publication Number | Publication Date |
---|---|
CN111542919A true CN111542919A (zh) | 2020-08-14 |
CN111542919B CN111542919B (zh) | 2024-05-10 |
Family
ID=67144015
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN201980007134.7A Active CN111542919B (zh) | 2018-01-05 | 2019-01-04 | 先进的接触孔图案化的方法 |
Country Status (5)
Country | Link |
---|---|
US (1) | US10734229B2 (zh) |
KR (1) | KR102462051B1 (zh) |
CN (1) | CN111542919B (zh) |
TW (1) | TWI757574B (zh) |
WO (1) | WO2019136258A1 (zh) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20220127417A (ko) | 2021-03-10 | 2022-09-20 | 삼성전자주식회사 | 반도체 장치의 제조 방법 및 이에 의해 제조된 반도체 장치 |
Citations (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN101546731A (zh) * | 2008-03-25 | 2009-09-30 | 海力士半导体有限公司 | 半导体装置中的垂直沟道晶体管及其制造方法 |
CN101963756A (zh) * | 2009-06-26 | 2011-02-02 | 罗门哈斯电子材料有限公司 | 形成电子器件的方法 |
US20110104862A1 (en) * | 2009-11-05 | 2011-05-05 | Elpida Memory, Inc. | Method of forming semiconductor device and semiconductor device |
US20140038428A1 (en) * | 2012-08-06 | 2014-02-06 | Taiwan Semiconductor Manufacturing Co. Ltd. | Self-Assembled Monolayer for Pattern Formation |
EP3026692A1 (en) * | 2014-11-25 | 2016-06-01 | IMEC vzw | Method for manufacturing pillar or hole structures in a layer of a semiconductor device, and associated semiconductor structure |
CN106030406A (zh) * | 2013-12-30 | 2016-10-12 | 佳能纳米技术公司 | 用于亚20nm特征的均匀压印图案转移的方法 |
US20170133266A1 (en) * | 2015-11-06 | 2017-05-11 | Samsung Electronics Co., Ltd. | Methods of forming contact holes using pillar masks and mask bridges |
CN107112207A (zh) * | 2014-10-14 | 2017-08-29 | 东京毅力科创株式会社 | 使用嵌段共聚物的定向自组装的自对准图案化 |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7517796B2 (en) * | 2005-02-17 | 2009-04-14 | Sandisk 3D Llc | Method for patterning submicron pillars |
KR100959724B1 (ko) * | 2008-05-21 | 2010-05-25 | 주식회사 동부하이텍 | 반도체 소자의 미세 컨택홀 패턴 형성 방법 |
US9005877B2 (en) * | 2012-05-15 | 2015-04-14 | Tokyo Electron Limited | Method of forming patterns using block copolymers and articles thereof |
US9184060B1 (en) * | 2014-11-14 | 2015-11-10 | Lam Research Corporation | Plated metal hard mask for vertical NAND hole etch |
-
2019
- 2019-01-04 KR KR1020207020710A patent/KR102462051B1/ko active IP Right Grant
- 2019-01-04 TW TW108100332A patent/TWI757574B/zh active
- 2019-01-04 CN CN201980007134.7A patent/CN111542919B/zh active Active
- 2019-01-04 US US16/240,310 patent/US10734229B2/en active Active
- 2019-01-04 WO PCT/US2019/012359 patent/WO2019136258A1/en active Application Filing
Patent Citations (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN101546731A (zh) * | 2008-03-25 | 2009-09-30 | 海力士半导体有限公司 | 半导体装置中的垂直沟道晶体管及其制造方法 |
CN101963756A (zh) * | 2009-06-26 | 2011-02-02 | 罗门哈斯电子材料有限公司 | 形成电子器件的方法 |
US20110104862A1 (en) * | 2009-11-05 | 2011-05-05 | Elpida Memory, Inc. | Method of forming semiconductor device and semiconductor device |
US20140038428A1 (en) * | 2012-08-06 | 2014-02-06 | Taiwan Semiconductor Manufacturing Co. Ltd. | Self-Assembled Monolayer for Pattern Formation |
CN106030406A (zh) * | 2013-12-30 | 2016-10-12 | 佳能纳米技术公司 | 用于亚20nm特征的均匀压印图案转移的方法 |
CN107112207A (zh) * | 2014-10-14 | 2017-08-29 | 东京毅力科创株式会社 | 使用嵌段共聚物的定向自组装的自对准图案化 |
EP3026692A1 (en) * | 2014-11-25 | 2016-06-01 | IMEC vzw | Method for manufacturing pillar or hole structures in a layer of a semiconductor device, and associated semiconductor structure |
US20170133266A1 (en) * | 2015-11-06 | 2017-05-11 | Samsung Electronics Co., Ltd. | Methods of forming contact holes using pillar masks and mask bridges |
Also Published As
Publication number | Publication date |
---|---|
WO2019136258A1 (en) | 2019-07-11 |
US20190214256A1 (en) | 2019-07-11 |
CN111542919B (zh) | 2024-05-10 |
KR20200096982A (ko) | 2020-08-14 |
US10734229B2 (en) | 2020-08-04 |
TWI757574B (zh) | 2022-03-11 |
TW201939670A (zh) | 2019-10-01 |
KR102462051B1 (ko) | 2022-11-01 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
CN107112212B (zh) | 使用接枝聚合物材料图案化基底 | |
TWI620995B (zh) | 次解析度基板圖案化所用之蝕刻遮罩的形成方法 | |
US11107682B2 (en) | Method for patterning a substrate using a layer with multiple materials | |
US10103032B2 (en) | Methods of forming etch masks for sub-resolution substrate patterning | |
KR101860251B1 (ko) | 평탄화를 위해 기판을 패터닝하는 방법 | |
TWI289326B (en) | Method of forming a recessed structure employing a reverse tone process | |
US9064813B2 (en) | Trench patterning with block first sidewall image transfer | |
KR102296805B1 (ko) | 다중 재료를 갖는 층을 사용하여 기판을 패터닝하는 방법 | |
JP2018531506A6 (ja) | サブ解像度基板パターニングのためのエッチングマスクを形成する方法 | |
US6416933B1 (en) | Method to produce small space pattern using plasma polymerization layer | |
TWI633583B (zh) | 形成記憶體fin圖案的方法與系統 | |
US10332744B2 (en) | Method for patterning a substrate using a layer with multiple materials | |
JP6928764B2 (ja) | 金属酸化物のスピンオン堆積の方法 | |
KR20220039755A (ko) | 웨이퍼 상의 패턴 밀도를 증가시키기 위한 방법 | |
US6329124B1 (en) | Method to produce high density memory cells and small spaces by using nitride spacer | |
KR102230086B1 (ko) | 분해능이하 기판 패터닝 방법 | |
CN111542919B (zh) | 先进的接触孔图案化的方法 | |
JP2014053535A (ja) | パターン形成方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
PB01 | Publication | ||
PB01 | Publication | ||
SE01 | Entry into force of request for substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
GR01 | Patent grant | ||
GR01 | Patent grant |