KR20220127417A - 반도체 장치의 제조 방법 및 이에 의해 제조된 반도체 장치 - Google Patents

반도체 장치의 제조 방법 및 이에 의해 제조된 반도체 장치 Download PDF

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KR20220127417A
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Abstract

본 발명은 반도체 소자의 제조 방법 및 이에 의해 제조된 반도체 소자를 제공한다. 이 방법은, 하부 마스크막 상에 제1 상부 마스크 패턴들과 이의 측벽들을 덮는 희생 스페이서들을 형성하는 단계; 상기 제1 상부 마스크 패턴들 아래의 상기 하부 마스크막에 제1 홀들을 형성하는 단계; 상기 제1 상부 마스크 패턴들과 상기 희생 스페이서들로 덮이지 않은 상기 하부 마스크막에 제2 홀들을 형성하는 단계; 상기 하부 마스크막 상의 상기 희생 스페이서들 사이의 공간을 채우는 제2 상부 마스크 패턴들 및 상기 제1 홀들 및 상기 제2 홀들을 채우는 희생 패턴들을 형성하는 단계; 상기 희생 스페이서들을 모두 제거하는 단계; 상기 제1 및 제2 상부 마스크 패턴들을 이용하여 상기 하부 마스크막을 식각하는 단계; 및 상기 희생 패턴들을 제거하는 단계를 포함한다.

Description

반도체 장치의 제조 방법 및 이에 의해 제조된 반도체 장치{Method of forming semiconductor device and the device}
본 발명은 반도체 장치의 제조 방법 및 이에 의해 제조된 반도체 장치에 관한 것이다.
반도체 소자가 고집적화됨에 따라 패턴들의 선폭과 간격도 작아지고 있다. 미세한 선폭과 간격을 구현하기 위해, 더블 패터닝(double patterning) 기술 및 LELE(Litho-etching-litho-etching)등 다양한 패터닝 기술이 개발되고 있다. 그러나, 패턴의 선폭이 작아질수록 패턴의 형태가 원하지 않는 형태로 변형되거나 패턴이 쓰러지는 공정 불량이 증가하고 있다. 따라서 공정 불량을 방지하는 동시에 미세한 패터닝을 구현할 수 있는 기술이 필요하다.
본 발명이 해결하고자 하는 과제는 공정 불량을 향상시키며 미세한 패턴을 형성할 수 있는 반도체 장치의 제조 방법을 제공하는데 있다.
본 발명이 해결하고자 하는 다른 과제는 신뢰성이 향상된 고집적화된 반도체 장치를 제공하는데 있다.
상기 과제를 달성하기 위한 본 발명의 개념에 따른 반도체 장치의 제조 방법은, 기판의 전면 상에 하부 마스크막을 적층하는 단계; 상기 하부 마스크막 상에 제1 상부 마스크 패턴들과 이의 측벽들을 덮는 희생 스페이서들을 형성하는 단계, 상기 제1 상부 마스크 패턴들과 상기 희생 스페이서들은 각각 제 1 방향으로 연장되는 라인 형태를 가지고; 상기 제1 상부 마스크 패턴들의 일부와 그 아래의 상기 하부 마스크막의 일부를 제거하여 상기 식각 대상막의 상면을 노출시키는 제1 홀들을 형성하는 단계; 상기 제1 상부 마스크 패턴들과 상기 희생 스페이서들로 덮이지 않은 상기 하부 마스크막의 일부를 제거하여 상기 식각 대상막의 상면을 노출시키는 제2 홀들을 형성하는 단계; 상기 하부 마스크막 상의 상기 희생 스페이서들 사이의 공간을 채우는 제2 상부 마스크 패턴들 및 상기 제1 홀들 및 상기 제2 홀들을 채우는 희생 패턴들을 형성하는 단계; 상기 희생 스페이서들을 제거하여 상기 하부 마스크막의 상부면을 노출시키는 단계; 상기 제1 및 제2 상부 마스크 패턴들을 식각 마스크로 이용하여 상기 하부 마스크막을 식각하여 제1 및 제2 하부 마스크 패턴들을 형성하는 단계; 및 상기 희생 패턴들을 제거하는 단계를 포함한다.
상기 다른 과제를 달성하기 위한 본 발명의 개념에 따른 반도체 장치는, 주요 영역과 에지 영역을 포함하는 기판; 상기 기판의 상기 주요 영역 상에 배치되며 제 1 방향으로 연장되는 라인 형태를 가지며 상기 제 1 방향과 교차하는 제 2 방향으로 차례로 배열되는 제 1 내지 제 3 라인 패턴들, 상기 제 1 내지 제 3 라인 패턴들은 서로 제 1 거리로 이격되고; 및 상기 기판의 상기 에지 영역 상에 배치되며 평면적으로 호(arc) 또는 'U'자 형태를 가지며, 상기 제 1 내지 제 3 라인들과 이격된 잔류 패턴을 포함하되, 상기 잔류 패턴은 상기 제 1 라인에 인접한 제1 단부와 상기 제 3 라인에 인접한 제 2 단부를 가지고, 상기 제 1 단부와 상기 제 2 단부 간의 거리는 상기 제1 간격에 2를 곱한 값과 상기 제 2 라인 패턴의 제2폭을 합한 값에 대응된다.
본 발명의 일 양태에 따른 반도체 장치는, 주요 영역과 에지 영역을 포함하는 기판; 상기 기판의 상기 주요 영역 상에 배치되며 제 1 방향으로 연장되는 라인 형태를 가지며 상기 제 1 방향과 교차하는 제 2 방향으로 차례로 배열되는 제 1 내지 제 7 라인 패턴들, 상기 제 1 내지 제 7 라인 패턴들은 서로 제 1 거리로 이격되고; 및 상기 기판의 상기 에지 영역 상에 배치되며 상기 제 1 내지 제 3 라인 패턴들에 인접한 제 1 잔류 패턴과 상기 제 4 내지 제 7 라인 패턴들에 인접한 제 2 잔류 패턴을 포함하되, 상기 제 1 잔류 패턴과 상기 제 2 잔류 패턴은 각각 평면적으로 호(arc) 또는 'U'자 형태를 가지고, 상기 제1 잔류 패턴은 상기 제2 방향으로 제 1 폭을 가지고, 상기 제2 잔류 패턴은 상기 제2 방향으로 상기 제1폭과 다른 제 2 폭을 가진다.
본 발명에 따른 반도체 장치의 제조 방법은 희생 매립막으로 SOH를 사용하여 공정 불량을 방지할 수 있다. 식각 공정들이 인시튜로 진행되어 공정을 단순화시킬 수 있다. 개구부에 의해 노출되는 3 종류의 패턴들이 서로 다른 물질을 가져 개구부의 폭을 넓게 형성할 수 있다. 이로써 공정 마진을 향상시킬 수 있다. 또한 희생 스페서들 사이의 공간을 희생 매립막 또는 매립 패턴들로 채워 희생 스페이서들의 변형이나 쓰러짐을 방지할 수 있다. 이로써 공정 불량을 방지하고 수율을 향상시킬 수 있다.
또한 본 발명에 따른 반도체 장치는 상기 방법으로 제조되어 향상된 신뢰성과 높은 패턴 밀도를 가질 수 있다.
도 1은 본 발명의 반도체 장치의 제조방법을 나타내는 순서도이다.
도 2a 내지 도 17a는 본 발명의 실시예들에 따라 반도체 장치의 제조 방법을 순차적으로 나타내는 평면도들이다.
도 2b 내지 도 16b는 각각 도 1a 내지 도 16a를 A-A’ 선으로 자른 단면도들을 나타낸다.
도 17b는 도 17a를 A-A’선과 C-C’선으로 자른 단면도를 나타낸다.
도 18a 내지 도 20a는 본 발명의 실시예들에 따른 반도체 장치의 제조 방법을 순차적으로 나타내는 평면도들이다.
도 18b 내지 도 20b는 각각 도 18a 내지 도 20a를 A-A’선으로 자른 단면도들이다.
도 21a는 본 발명의 실시예들에 따른 반도체 장치의 평면도이다.
도 21b는 본 발명의 실시예들에 따라 도 21a를 A-A’선 및 C-C’선으로 자른 단면도들이다.
도 21c는 본 발명의 실시예들에 따라 도 21a를 A-A’선 및 C-C’선으로 자른 단면도들이다.
도 22는 본 발명의 실시예들에 따른 반도체 장치의 평면도이다.
도 23a 내지 도 23c는 도 22를 각각 VII-VII’선, VIII-VIII’선 및 IX-IX선’을 따라 자른 단면도들을 나타낸다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 순서를 나타내는 용어 "제 1", "제 2", "제 3"등은 본 명세서에서 동일/유사한 기능을 나타내는 구성 요소들을 구분하기 위해 사용되는 것이나, 이에 제한되지 않고, 다양한 경우에서, 언급하는 순서에 따라 바뀔 수 있다. 예를 들면, "제 2"가 "제 1", 또는 "제 3"이 될 수 있고, "제 3"이 "제 1" 또는 "제 2"이 될 수 있다.
이하, 도면들을 참조하여, 본 발명의 실시예들에 대해 상세히 설명하기로 한다.
도 1은 본 발명의 반도체 장치의 제조방법을 나타내는 순서도이다. 도 2a 내지 도 17a는 본 발명의 실시예들에 따라 반도체 장치의 제조 방법을 순차적으로 나타내는 평면도들이다. 도 2b 내지 도 16b는 각각 도 1a 내지 도 16a를 A-A' 선으로 자른 단면도들을 나타낸다. 도 17b는 도 17a를 A-A'선과 C-C'선으로 자른 단면도를 나타낸다.
도 1을 참조하면, 하부 마스크막 상에 제1 상부 마스크 패턴들과 이의 측벽을 덮는 희생 스페이서들을 형성한다(S10).
이를 위해 먼저, 도 2a 및 도 2b를 참조하면, 기판(1) 상에 층간절연막(3), 식각 대상막(5), 하부 마스크막(7), 상부 마스크막(9) 및 희생 마스크막(11)을 차례로 적층한다. 상기 기판(1)은 예를 들면 실리콘과 같은 반도체를 포함하는 반도체 기판일 수 있다. 상기 기판(1)은 예를 들면 실리콘 단결정 기판 또는 SOI(Silicon on insulator) 기판일 수 있다. 도시하지는 않았지만, 상기 기판(1)에 소자분리막과 트랜지스터들 등이 배치될 수 있다. 상기 기판(1)은 주요 영역(MR)과 이의 양 가장자리에 배치되는 에지(edge) 영역(ER)을 포함할 수 있다. 상기 주요 영역(MR)은 메모리 셀 영역 또는 로직 회로 영역으로 다수의 배선 패턴들이 배치되는 영역일 수 있다. 상기 에지 영역(ER)은 주요 영역들(MR) 사이의 경계 영역에 해당할 수 있다. 상기 에지 영역(ER)에는 반도체 장치의 실질적인 구동에 필요한 회로 패턴들이 배치되지 않고, 더미 패턴들이나 테스트 패턴들이 배치될 수 있다.
상기 층간절연막(3)은 예를 들면 실리콘 산화막, 실리콘 산화질화막, 실리콘 질화막, 다공성 절연막 중 적어도 하나의 단일막 또는 다중막 구조를 가질 수 있다. 상기 식각 대상막(5)은 절연막 또는 도전막일 수 있다. 상기 도전막은 불순물이 도핑된 폴리실리콘이나 금속을 함유하는 막일 수 있다. 상기 하부 마스크막(7), 상기 상부 마스크막(9) 및 상기 희생 마스크막(11)은 서로 다른 물질 또는 서로 식각 선택성을 가지는 물질을 포함할 수 있다. 예를 들면 상기 하부 마스크막(7)은 실리콘산화질화물(SiON) 또는 실리콘질화물(SiN)을 포함할 수 있다. 상기 상부 마스크막(9)은 예를 들면 폴리실리콘 또는 실리콘 게르마늄을 포함할 수 있다. 상기 희생 마스크막(11)은 예를 들면 SOH(Spin on Hardmask) 또는 스핀 코팅 및 경화 방식으로 형성되는 카본(carbon) 계열의 막일 수 있다. 상기 하부 마스크막(7)은 도 1의 '하부 마스크막'에 대응될 수 있다.
포토리소그라피 공정으로 상기 희생 마스크막(11) 상에 제1 포토레지스트 패턴들(13)을 형성할 수 있다. 상기 제1 포토레지스트 패턴들(13)은 제 1 방향(D1)을 따라 차례로 배열되며 상기 제 1 방향(D1)과 교차하는 제 2 방향(D2)으로 연장되는 라인 형태를 가질 수 있다. 상기 제1 포토레지스트 패턴들(13)은 상기 주요 영역(MR)을 가로질러 상기 에지 영역(ER)까지 연장될 수 있다. 상기 제1 포토레지스트 패턴들(13)의 모서리들은 상기 에지 영역(ER)에서 둥글 수 있다. 상기 제1 포토레지스트 패턴들(13)은 각각 제 1 폭(W1)을 가지도록 형성될 수 있다. 상기 제1 포토레지스트 패턴들(13)은 서로 상기 제 1 방향(D1)으로 제 1 거리(DS1)로 이격될 수 있다. 상기 제 1 폭(W1)은 최종적으로 형성되는 패턴의 원하는 폭의 3배 이상으로 형성될 수 있다. 상기 제 1 거리(DS1)는 최종적으로 형성되는 패턴의 원하는 폭의 5배 이상으로 형성될 수 있다. 본 예에서, 상기 제 1 폭(W1)은 최종적으로 형성되는 패턴의 원하는 폭의 3배이고 상기 제 1 거리(DS1)는 상기 원하는 폭의 7배일 수 있다.
도 2a 및 도 2b, 그리고 도 3a 및 도 3b를 참조하면, 상기 제1 포토레지스트 패턴들(13)을 식각 마스크로 이용하여 상기 희생 마스크막(11)을 식각하여 희생 마스크 패턴들(11a)을 형성할 수 있다. 상기 희생 마스크 패턴들(11a)을 형성하는 동안 상기 제1 포토레지스트 패턴들(13)은 모두 식각되어 없어지거나 일부 남을 수 있다. 상기 제1 포토레지스트 패턴들(13)의 형태가 전사되어 상기 희생 마스크 패턴들(11a)은 각각 상기 제1 포토레지스트 패턴들(13)과 동일한 제 1 폭(W1)을 가질 수 있다. 그리고 상기 기판(1)의 전면 상에 제1 희생 스페이서막을 위치에 상관없이 일정한 두께(예를 들면 도 3a의 W2)로 적층한 후, 이방성 식각하여 상기 희생 마스크 패턴들(11a)의 측벽을 덮는 제1 희생 스페이서들(15)을 형성한다.
상기 제1 희생 스페이서들(15)은 상기 희생 마스크 패턴들(11a) 및 상기 상부 마스크막(9)과 동시에 식각 선택성을 가지는 물질로 형성될 수 있다. 예를 들면, 상기 제1 희생 스페이서들(15)은 ALD(Atomic Layer Deposition)으로 형성된 실리콘산화물을 포함할 수 있다. 상기 제1 희생 스페이서들(15)은 각각 제 2 폭(W2)을 가질 수 있다. 상기 제 2 폭(W2)은 최종적으로 형성되는 패턴의 원하는 폭에 해당할 수 있다. 상기 제1 희생 스페이서들(15)은 평면적으로 제 2 방향(D2)으로 길쭉하며 내부에 빈 공간이 있는 폐곡선 형태를 가질 수 있다. 상기 제 1 희생 스페이서들(15)은 상기 주요 영역(MR)에서는 상기 제 2 방향(D2)으로 길쭉한 라인 형태를 가지되, 상기 에지 영역(ER)에서는 호(arc) 또는 'U'자 형태를 가져 인접하는 두 개의 라인 형태들이 연결될 수 있다. 인접하는 상기 제 1 희생 스페이서들(15)은 제 2 거리(DS2)로 이격될 수 있다. 상기 제 2 거리(DS2)는 도 2a의 제 1 거리(DS1)에서 상기 제 2 폭(W2)을 두 배한 값을 뺀 것에 해당될 수 있다.
도 3a 및 도 3b, 그리고 도 4a 및 도 4b를 참조하면, 상기 제 1 희생 스페이서들(15)을 식각 마스크로 이용하여 상기 상부 마스크막(9)을 식각하여 제1 상부 마스크 패턴들(9p)을 형성하고 상기 하부 마스크막(7)의 표면을 노출시킨다. 이때 상기 제1 상부 마스크 패턴들(9p) 상에 상기 제 1 희생 스페이서들(15)의 일부(15r)이 남을 수 있다. 상기 제1 상부 마스크 패턴들(9p)은 도 1의 '제1 상부 마스크 패턴들'에 대응될 수 있다. 상기 제1 상부 마스크 패턴들(9p)은 상기 제 1 희생 스페이서들(15)과 동일한 평면 형태를 가지도록 형성될 수 있다. 즉, 평면적 관점에서 상기 제1 상부 마스크 패턴들(9p)은 내부에 빈 공간을 가지는 폐곡선 형태를 가질 수 있다.
도 4a 및 도 4b, 그리고 도 5a 및 도 5b를 참조하면, 상기 기판(1)의 전면 상에 제2 희생 스페이서막을 위치에 상관없이 일정한 두께(예를 들면 도 5a의 W2)로 적층한 후, 이방성 식각하여 상기 제1 상부 마스크 패턴들(9p)의 측벽을 덮는 제2 희생 스페이서들(17)을 형성한다. 상기 제2 희생 스페이서들(17)은 도 1의 '희생 스페이서들'에 대응될 수 있다.
상기 제2 희생 스페이서들(17)은 상기 제1 상부 마스크 패턴들(9p) 및 상기 하부 마스크막(7)과 동시에 식각 선택성을 가지는 물질로 형성될 수 있다. 예를 들면, 상기 제1 상부 마스크 패턴들(9p)은 ALD(Atomic Layer Deposition)으로 형성된 실리콘산화물을 포함할 수 있다. 상기 상기 제2 희생 스페이서들(17)을 형성하는 동안, 상기 제 1 희생 스페이서들(15)의 일부(15r)는 모두 제거되고 상기 제1 상부 마스크 패턴들(9p)의 상부면이 노출될 수 있다. 상기 제2 희생 스페이서들(17)은 각각 제 2 폭(W2)을 가질 수 있다.
상기 제2 희생 스페이서들(17)은 상기 제1 상부 마스크 패턴들(9p)의 내측벽을 덮는 제2 내부 희생 스페이서들(17a)과 상기 제1 상부 마스크 패턴들(9p)의 외측벽을 덮는 제2 외부 희생 스페이서들(17b)을 포함할 수 있다. 평면적 관점에서 상기 제2 내부 희생 스페이서들(17a)와 상기 제2 외부 희생 스페이서들(17b) 모두 빈 내부 공간을 가지는 폐곡선 형태를 가질 수 있다. 인접하는 상기 제2 외부 희생 스페이서들(17b) 간의 제 4 간격(DS4)은 상기 제 2 폭(W2) 이상일 수 있다. 예를 들면, 본 예에 있어서, 상기 제 4 간격(DS4)은 상기 제 2 폭(W2)의 세배에 해당할 수 있다. 상기 주요 영역(MR)에서 상기 제2 내부 희생 스페이서들(17a)의 라인 패턴들 간의 간격은 제 5 거리(DS5)이고 이는 상기 제2 내부 희생 스페이서들(17a)의 내부 공간의 상기 제1 방향(D1)으로의 폭에 해당할 수 있다. 상기 제 5 거리(DS5)는 상기 제 2 폭(W2)과 같을 수 있다. 상기 제 2 폭(W2)과 상기 제 5 거리(DS5)는 각각 바람직하게는 5nm~9nm일 수 있다.
도 1을 참조하면, 상기 제1 상부 마스크 패턴들 아래의 하부 마스크막에 제1홀들을 형성한다(S20).
이를 위해 먼저, 도 6a 및 도 6b를 참조하면, 상기 기판(1)의 전면 상에 제 1 희생 매립막(19)을 형성한다. 상기 제 1 희생 매립막(19)은 상기 제2 희생 스페이서들(17) 및 상기 제1 상부 마스크 패턴들(9p)과 다른 물질 또는 식각 선택성을 가지는 물질을 포함할 수 있다. 상기 제 1 희생 매립막(19)은 예를 들면 SOH로 형성되거나 스핀 코팅 공정과 경화 공정으로 형성되는 카본 계열의 물질로 형성될 수 있다. 도 6b에서 상기 제1 희생 매립막(19)은 상기 제2 희생 스페이서들(17) 사이의 공간을 채울 수 있다. 상기 제 1 희생 매립막(19)이 SOH로 형성되므로 갭 필(Gap fill) 능력이 뛰어나 상기 제2 희생 스페이서들(17) 사이의 공간을 잘 채우는 동시에 평탄한 상부면을 가질 수 있다. 이로써 공정 불량을 방지할 수 있다.
상기 제 1 희생 매립막(19) 상에 제 1 반사 방지막(21)과 제2 포토레지스트 패턴(23)을 형성한다. 상기 제1 반사방지막(21)은 예를 들면 SiON으로 형성될 수 있다. 상기 제2 포토레지스트 패턴(23)은 상기 제1 반사방지막(21)을 노출시키는 제1 개구부들(OP1)을 포함할 수 있다. 평면적 관점에서 상기 제1 개구부들(OP1) 중 일부는 상기 주요 영역(MR)에서 상기 제1 방향(D1)으로 길쭉한 바 또는 라인 형태를 가질 수 있다. 또한 상기 제1 개구부들(OP1) 중 다른 일부는 상기 주요 영역(MR)과 에지 영역(ER) 사이의 경계에 배치되며 상기 제1 방향(D1)으로 연장되는 라인 형태를 가질 수 있다.
도 7a 및 도 7b를 참조하면, 상기 제2 포토레지스트 패턴(23)을 식각 마스크로 이용하여 상기 제1 반사방지막(21)과 그 아래의 제1 희생 매립막(19)을 차례로 이방성 식각하여 상기 제2 희생 스페이서들(17) 및 상기 제1 상부 마스크 패턴들(9p)의 상부면들을 노출시킬 수 있다. 또한 상기 희생 스페이서들(17) 사이의 상기 제1 희생 매립막(19)의 일부도 노출될 수 있다.
도 7a 및 도 7b, 그리고 도 8a 및 도 8b를 참조하면, 상기 제1 개구부(OP1)에 의해 노출된 상기 제2 희생 스페이서들(17), 상기 제1 상부 마스크 패턴들(9p) 및 상기 제1 희생 매립막(19) 중에 상기 제1 상부 마스크 패턴들(9p) 만을 선택적으로 식각하여 상기 하부 마스크막(7)의 상부면을 노출시키는 제1 홀들(H1)을 형성한다. 그리고 상기 제1 홀들(H1)을 통해 노출된 상기 하부 마스크막(7)의 일부를 이방성 식각하여 상기 식각 대상막(5)을 노출시킬 수 있다. 이로써 상기 제1홀들(H1)이 상기 하부 마스크막(7)에 전사될 수 있다. 상기 제1홀들(H1)은 도1의 '제1 홀들'에 대응될 수 있다.
상기 제1 상부 마스크 패턴들(9p)과 상기 하부 마스크막(7)을 식각하는 식각 공정들은 인시튜(in-situ)로 하나의 식각 챔버 안에서 순차적으로 진행될 수 있어 공정을 단순화시킬 수 있다.
본 발명에서는 상기 제1 개구부(OP1)에 의해 노출된 상기 제2 희생 스페이서들(17), 상기 제1 상부 마스크 패턴들(9p) 및 상기 제1 희생 매립막(19)이 서로 다른 물질 또는 서로 다른 식각 선택성을 가지는 물질을 포함하며, 식각 선택성을 이용하여 원하는 물질의 패턴만 제거가능하기에, 상기 제1 개구부(OP1)의 폭을 종래보다 넓게 형성할 수 있다. 따라서 공정 마진을 향상시키고 브릿지나 쇼트 같은 공정 불량을 방지할 수 있다.
도 8a 및 도 8b, 그리고 도 9a 및 도 9b를 참조하면, 상기 제2 포토레지스트 패턴(23), 상기 제1 반사방지막(21) 및 상기 제1 희생 매립막(19)을 차례로 제거하여 상기 제2 희생 스페이서들(17), 상기 제1 상부 마스크 패턴들(9p) 및 상기 하부 마스크막(7)을 노출시킬 수 있다. 도 9a에서 보면 상기 제1 홀들(H1)의 형성에 의해 상기 제1 상부 마스크 패턴들(9p)이 여러 부분들(9pa, 9pr)로 커팅된 것을 알 수 있다. 이로써 상기 제1 상부 마스크 패턴들(9p)은 상기 주요 영역(MR)에서 상기 제2 방향(D2)로 연장되는 상부 라인 마스크 패턴들(9pa)과 상기 에지 영역(ER)에서 호(arc) 또는 'U'자형의 상부 잔류 마스크 패턴들(9pr)을 포함할 수 있다.
도 1을 참조하면, 제1 상부 마스크 패턴들과 희생 스페이서들로 덮이지 않은 하부 마스크막에 제2 홀들을 형성한다(S30).
이를 위해 먼저, 도 10a 및 도 10b를 참조하면, 상기 기판(1)의 전면 상에 제2 희생 매립막(25)을 형성하여 상기 제1 상부 마스크 패턴들(9p), 상기 제2 희생 스페이서들(17) 및 상기 하부 마스크막(7)을 덮고 상기 제1 홀들(H1)을 채운다. 상기 제2 희생 매립막(25)도 도 6b의 상기 제1 희생 매립막(19)과 동일한 물질로 동일한 방법으로 형성될 수 있다. 상기 제2 희생 매립막(25) 상에 제2 반사방지막(27)과 제3 포토레지스트 패턴(29)을 형성한다. 상기 제2 반사방지막(27)은 예를 들면 SiON으로 형성될 수 있다. 상기 제3 포토레지스트 패턴(29)은 상기 주요 영역(MR)만을 덮되 상기 에지 영역(ER)을 덮지 않고 노출시킬 수 있다. 또한 상기 제3 포토레지스트 패턴(29)은 상기 주요 영역(MR)에서 제2 개구부들(OP2)을 가질 수 있다. 평면적으로 상기 제2 개구부들(OP2)은 상기 제1 방향(D1)으로 길쭉한 바(bar) 또는 라인 형태를 가지도록 형성될 수 있다.
상기 제3 포토레지스트 패턴(29)을 식각 마스크로 이용하여 상기 제2 반사방지막(27)과 상기 제2 희생 매립막(25)을 차례로 이방성 식각하여 상기 제1 상부 마스크 패턴들(9p)과 상기 제2 희생 스페이서들(17)의 상부면들을 노출시킬 수 있다. 이때 상기 제2 희생 스페이서들(17) 사이에서 상기 제2 희생 매립막(25)의 일부도 노출될 수 있다. 이때 상기 주요 영역(MR)에서는 상기 상부 라인 마스크 패턴들(9pa)의 상부면이 노출될 수 있다. 상기 에지 영역(ER)에서는 상기 상부 잔류 마스크 패턴들(9pr) 및 이의 측벽을 덮는 제2 희생 스페이서들(17)의 상부면들, 그리고 상기 제2 희생 매립막(25)의 일부가 노출될 수 있다.
도 10a 및 도 10b, 그리고 도 11a 및 도 11b를 참조하면, 상기 제3 포토레지스트 패턴(29)으로 덮이지 않고 노출된(제2 개구부들(OP2)에 의해 노출되거나 상기 에지 영역(ER)에서 노출된) 상기 제2 희생 스페이서들(17), 상기 제1 상부 마스크 패턴들(9p) 및 상기 제2 희생 매립막(25) 중에서, 상기 제2 희생 매립막(25) 만을 이방성 식각하고 그 아래의 상기 하부 마스크막(7)도 연속적으로 이방성 식각하여 상기 식각 대상막(5)의 상부면을 노출시킨다. 이로써 상기 주요 영역(MR)에서는 제2 홀들(H2)이 형성될 수 있다. 상기 제2 홀들(H2)은 도 1의 '제2 홀들'에 대응될 수 있다.
상기 제2 희생 매립막(25)과 상기 하부 마스크막(7)을 식각하는 식각 공정들은 인시튜(in-situ)로 하나의 식각 챔버 안에서 순차적으로 진행될 수 있어 공정을 단순화시킬 수 있다.
상기 제1 홀들(H1)과 상기 제2 홀들(H2)은 후속에 배선들이 커팅되어야 할 곳에 형성될 수 있다. 상기 하부 마스크막(7)에 상기 제1 홀들(H1)과 상기 제2 홀들(H2)을 미리 형성함으로써 다양한 길이의 배선들이 형성될 수 있다.
본 발명에서는 제2 개구부들(OP2)에 의해 노출된 상기 제2 희생 스페이서들(17), 상기 제1 상부 마스크 패턴들(9p) 및 상기 제2 희생 매립막(25) 이 서로 다른 물질 또는 서로 다른 식각 선택성을 가지는 물질을 포함하며, 식각 선택성을 이용하여 원하는 물질의 패턴만 제거가능하기에, 상기 제2 개구부들(OP2)의 폭을 종래보다 넓게 형성할 수 있다. 따라서 공정 마진을 향상시키고 브릿지나 쇼트 같은 공정 불량을 방지할 수 있다.
도 11a 및 도 11b, 그리고 도 12a 및 도 12b를 참조하면, 상기 제2 희생 매립막(25), 상기 제2 반사방지막(27) 및 상기 제 3 포토레지스트 패턴(29)을 제거하여 상기 제1 상부 마스크 패턴들(9p), 상기 제2 희생 스페이서들(17) 및 상기 하부 마스크막(7)의 상부면을 노출시키고 상기 제1 홀들(H1)과 상기 제2 홀들(H2)을 노출킬 수 있다. 상기 에지 영역(ER)에서 상기 식각 대상막(5)의 상부면의 상당 부분이 노출될 수 있다.
도 1을 참조하면, 하부 마스크막 상의 희생 스페이서들 사이의 공간을 채우는 제2 상부 마스크 패턴들과, 제1 홀들 및 상기 제2 홀들을 채우는 희생 패턴들을 형성한다(S40).
이를 위해 먼저, 도 12a 및 도 12b, 그리고 도 13a 및 도 13b를 참조하면, 상기 기판(1)의 전면 상에 제3 희생 매립막(미도시)을 적층하고 전면적으로 이방성 식각하여 제1 내지 제 4 매립 패턴들(31a, 31b, 31c, 31r)을 형성할 수 있다. 상기 제3 희생 매립막도 제1 및 제2 희생 매립막들(19,25)과 동일한 방법으로 동일한 물질로 형성될 수 있다. 즉, 상기 제3 희생 매립막은 SOH로 형성될 수 있다.
상기 제1 매립 패턴들(31a)과 제2 매립 패턴들(31b)은 상기 하부 마스크막(7) 상에서 인접하는 제2 희생 스페이서들(17) 사이의 공간을 채울 수 있다. 상기 제1 매립 패턴들(31a)과 제2 매립 패턴들(31b)은 통칭하여 도 1의 '제2 상부 마스크 패턴들로도 명명될 수 있다. 상기 제1 매립 패턴들(31a)은 상기 주요 영역(MR) 상의 상기 하부 마스크막(7) 상에서 인접하는 제2 외부 희생 스페이서들(17b) 사이의 공간을 채울 수 있다. 상기 제2 매립 패턴들(31b)은 상기 주요 영역(MR) 상의 상기 하부 마스크막(7) 상에서 인접하는 제2 내부 희생 스페이서들(17a) 사이의 공간을 채울 수 있다. 상기 제 3 매립 패턴들(31c)은 상기 제1 홀들(H1)과 상기 제2 홀들(H2)을 채울 수 있다. 상기 제 3 매립 패턴들(31c)은 도 1의 '희생 패턴들'로도 명명될 수 있다. 상기 제 4 매립 패턴들(31r)은 상기 에지 영역(ER)에서 배치되며 상기 식각 대상막(5)의 상부면과 접할 수 있다.
본 발명에서는 제2 희생 스페이서들(17) 사이의 공간을 희생 매립막들 또는 매립 패턴들(31a~31c, 31r)이 채워 제2 희생 스페이서들(17)의 Wiggling과 같은 형태 변형이나 쓰러짐을 방지하거나 저감시킬 수 있다. 이로써 공정 불량을 방지하고 수율을 향상시킬 수 있다.
도 1을 참조하면, 희생 스페이서들을 모두 제거한다(S50).
즉, 도 13a 및 도 13b, 그리고 도 14a 및 도 14b를 참조하면, 상기 제2 희생 스페이서들(17)을 제거하여 상기 제1 상부 마스크 패턴들(9p)과 상기 제1 및 제 2 매립 패턴들(31a, 31b) 사이에서 상기 하부 마스크막(7)의 상부면을 노출시킬 수 있다. 상기 제2 희생 스페이서들(17)을 제거하는 공정은 선택적 등방성 식각 공정으로 진행될 수 있다.
도 1을 참조하면, 제1 및 제2 상부 마스크 패턴들을 이용하여 하부 마스크막을 식각한다(S60).
즉, 도 14a 및 도 14b, 그리고 도 15a 및 도 15b를 참조하면, 상기 제1 상부 마스크 패턴들(9p)과 상기 제1 및 제 2 매립 패턴들(31a, 31b) 사이에서 노출된 상기 하부 마스크막(7)을 이방성 식각하여 제1 내지 제3 하부 마스크 패턴들(7a, 7b, 7c)을 형성하고 이들 사이에서 상기 식각 대상막(5)의 상부면을 노출시킬 수 있다. 상기 제1 하부 마스크 패턴(7a)은 상기 주요 영역(MR)에서 상기 제1 상부 마스크 패턴들(9p)의 상기 상부 라인 마스크 패턴(9pa) 아래에 형성될 수 있다. 상기 제2 하부 마스크 패턴(7b)은 제1 매립 패턴들(31a) 아래에 형성될 수 있다. 상기 제3 하부 마스크 패턴(7c)은 상기 제2 매립 패턴들(31b) 아래에 형성될 수 있다. 단면으로는 나타나지 않았지만, 상기 에지 영역(ER)에서 상기 상부 잔류 마스크 패턴(9pr) 아래에 하부 잔류 마스크 패턴(도 15a의 7r)이 형성될 수 있다.
도 1을 참조하면, 희생 패턴들을 제거한다(S70).
즉, 도 15a 및 도 15b, 그리고 도 16a 및 도 16b를 참조하면, 적어도 상기 제 3 매립 패턴들(31c)을 제거한다. 이때 상기 제1 상부 마스크 패턴들(9p)과 제1,2,4 매립 패턴들(31a, 31b, 31r)도 제거할 수 있다. 이로써, 상기 제1 내지 제 3 하부 마스크 패턴들(7a, 7b, 7c) 및 상기 하부 잔류 마스크 패턴(7r) 그리고 이들 사이의 상기 식각 대상막(5)의 상부면이 노출될 수 있다. 상기 제1 상부 마스크 패턴들(9p)과 제1 내지 제 4 매립 패턴들(31a, 31b, 31c, 31r)을 제거하는 공정은 선택적 등방성 식각 공정으로 진행될 수 있다. 상기 제1 상부 마스크 패턴들(9p)과 제1,2,4 매립 패턴들(31a, 31b, 31r)의 일부는 남을 수도 있다.
도 16a 및 도 16b, 그리고 도 17a 및 도 17b를 참조하면, 상기 제1 내지 제 3 하부 마스크 패턴들(7a, 7b, 7c) 및 상기 하부 잔류 마스크 패턴(7r)을 식각 마스크로 이용하여 상기 식각 대상막(5)을 이방성 식각하여 상기 주요 영역(MR)에서 상기 제 2 방향(D2)으로 연장되는 제1 내지 제 3 라인 패턴들(5a, 5b, 5c)을 형성하고 상기 에지 영역(ER)에서 잔류 패턴(5r)을 형성할 수 있다. 상기 제1 라인 패턴들(5a)은 상기 제1 하부 마스크 패턴(7a) 아래에 형성될 수 있다. 상기 제2 라인 패턴들(5b)은 상기 제2 하부 마스크 패턴(7b) 아래에 형성될 수 있다. 상기 제3 라인 패턴들(5c)은 상기 제3 하부 마스크 패턴(7c) 아래에 형성될 수 있다. 상기 잔류 패턴(5r)은 상기 하부 잔류 마스크 패턴(7r) 아래에 형성될 수 있다. 이와 같은 방법으로 반도체 장치(1000)를 제조할 수 있다.
도 17a 및 도 17b를 참조하면, 본 발명의 실시예들에 따른 반도체 장치(1000)에 의하면, 상기 제 1 내지 제 3 라인 패턴들(5a, 5b, 5c)은 각각 서로 제 5 거리(DS5)로 이격될 수 있다. 제1 방향(D1)으로 서로 인접하는 두개의 상기 제1 라인 패턴들(5a)은 제1 좌측 라인 패턴(5a1)과 제1 우측 라인 패턴(5a2)을 포함할 수 있다. 하나의 제 3 라인 패턴(5c)은 상기 제1 좌측 라인 패턴(5a1)과 상기 제1 우측 라인 패턴(5a2) 사이에 배치될 수 있다. 상기 제 3 라인 패턴(5c), 상기 제1 좌측 라인 패턴(5a1) 및 상기 제1 우측 라인 패턴(5a2)은 각각 제 2 폭(W2)을 가지며 서로 제 5 거리(DS5)로 이격될 수 있다. 상기 잔류 패턴(5r)은 평면적으로 호(arc) 또는 'U'자 형태를 가질 수 있다. 상기 잔류 패턴(5r)은 상기 제1 좌측 라인 패턴(5a1)에 인접한 제1 단부(5re1)과 상기 제1 우측 라인 패턴(5a2)에 인접한 제2 단부(5re2)를 가질 수 있다. 상기 제1 단부(5re1)과 상기 제2 단부(5re2)는 각각 제 2 폭(W2)을 가질 수 있다. 상기 제1 단부(5re1)는 제1 좌측 라인 패턴(5a1)과 상기 제2 방향(D2)으로 정렬될 수 있다. 상기 제2 단부(5re2)는 상기 제1 우측 라인 패턴(5a2)과 상기 제 2 방향(D2)으로 정렬될 수 있다.
상기 제1 단부(5re1)과 상기 제2 단부(5re2) 사이의 제 6 거리(DS6)은 상기 제5 거리(DS5)을 두 배한 값에 상기 제2 폭(W)을 더한 것과 같을 수 있다. 상기 제 2 라인 패턴(5b)은 제 4 폭(W4)을 가질 수 있다. 상기 제 4 폭(W4)은 상기 제 2 폭(W2) 이상일 수 있다. 본 예에서, 상기 제 4 폭(W4)은 상기 제 2 폭(W2)의 세 배일 수 있다. 본 예에 있어서 상기 제 2 폭(W2)과 상기 제 5 거리(DS5)는 서로 같을 수 있다. 상기 제 2 폭(W2)과 상기 제 5 거리(DS5)는 각각 바람직하게는 5nm~9nm일 수 있다. 또한 상기 제 2 폭(W2)과 상기 제 5 거리(DS5)를 합한 값은 10nm~18nm일 수 있다.
본 발명의 실시예들에 따른 반도체 장치는 공정 불량을 방지할 수 있는 방법으로 제조되어, 향상된 신뢰성과 높은 패턴 밀도를 가질 수 있다.
도 18a 내지 도 20a는 본 발명의 실시예들에 따른 반도체 장치의 제조 방법을 순차적으로 나타내는 평면도들이다. 도 18b 내지 도 20b는 각각 도 18a 내지 도 20a를 A-A'선으로 자른 단면도들이다.
도 18a 및 도 18b를 참조하면, 도 2a, 2b, 3a, 3b를 참조하여 설명한 바와 같이, 제1 포토레지스트 패턴들(13)을 식각 마스크로 이용하여 상기 희생 마스크막(11)을 식각하여 제1 및 제2 희생 마스크 패턴들(11a, 11b)을 형성할 수 있다. 그리고 제1 및 제2 희생 마스크 패턴들(11a, 11b)의 측벽을 덮는 제1 희생 스페이서들(15)을 형성한다.
제1 희생 마스크 패턴(11a)은 제 1a 폭(W1a)을 가지도록 형성될 수 있다. 상기 제 2 희생 마스크 패턴(11b)은 제 1b 폭(W1b)을 가지도록 형성될 수 있다. 제1 희생 스페이서들(15)은 제 2 폭(W2)을 가지도록 형성될 수 있다. 인접하는 제1 희생 스페이서들(15)은 제 2 거리(DS2)로 이격될 수 있다. 본 예에 있어서, 상기 제 1a 폭(W1a)과 상기 제 2 거리(DS2)는 각각 제 2 폭(W2)의 3배일 수 있고, 상기 제 1b 폭(W1b)은 제 2 폭(W2)의 5배일 수 있다.
도 19a 및 도 19b를 참조하면, 도 4a, 4b, 5a, 5b를 참조하여 설명한 바와 같이, 제1 상부 마스크 패턴들(9p)과 이의 측벽을 덮는 제2 희생 스페이서들(17)을 형성한다. 이때 제2 희생 스페이서들(17)은 제 2 폭(W2)을 가지도록 형성될 수 있다. 서로 인접하는 제2 외부 희생 스페이서들(17b)은 제 1 방향(D1)으로 제 4a 거리(DS4a)로 이격될 수 있다. 제2 내부 희생 스페이서들(17a)은 각각 빈 내부 공간을 가질 수 있다. 상기 제2 내부 희생 스페이서들(17a) 중 어느 하나의 내부 공간은 제 1 방향(D1)으로 제1 내부폭(WI1)을 가질 수 있다. 상기 제2 내부 희생 스페이서들(17a) 중 어느 다른 하나의 내부 공간은 제 1 방향(D1)으로 제2 내부폭(WI2)을 가질 수 있다. 본 예에 있어서, 제1 내부폭(WI1)은 상기 제 2 폭(W2)과 일치할 수 있다. 상기 제2 내부폭(WI2)은 상기 제 2 폭(W2)의 3배일 수 있다.
도 20a 및 도 20b를 참조하면, 도 6a 내지 도 17b를 참조하여 설명한 바와 같은 후속 공정들을 진행하여 반도체 장치(1001)를 제조할 수 있다. 본 발명의 실시예들에 따른 반도체 장치(1001)에 의하면, 상기 기판(1) 상에는 제 1 라인 패턴들(5a), 제 2 라인 패턴들(5b) 및 제 3 라인 패턴들(5c), 제 1 잔류 패턴들(5ra) 및 제 2 잔류 패턴들(5rb)이 배치될 수 있다. 상기 제 1 잔류 패턴(5ra)은 제 1 그룹(GRP1)을 구성하는 제 1 및 제 3 라인 패턴들(5a, 5c)에 인접할 수 있다. 상기 제 2 잔류 패턴(5rb)은 제 2 그룹(GRP2)을 구성하는 제 1 및 제 3 라인 패턴들(5a, 5c)에 인접할 수 있다.
상기 제 1 그룹(GRP1)의 상기 제 3 라인 패턴(5c)은 제1 방향(D1)으로 제 2 폭(W2)을 가질 수 있다. 상기 제 2 그룹(GRP2)의 상기 제 3 라인 패턴(5c)은 제1 방향(D1)으로 제 5 폭(W5)을 가질 수 있다. 본 예에 있어서, 상기 제 5 폭(W5)은 상기 제 2 폭(W2)의 세 배일 수 있다. 상기 제1 잔류 패턴(5ra)의 제1 단부(5re1)와 상기 제 2 단부(5re2) 사이의 제 6a 거리(DS6a)는 상기 제 5 거리(DS5)의 두배한 값에 상기 제 2 폭(W2)을 더한 값일 수 있다. 상기 제2 잔류 패턴(5rb)의 제1 단부(5re1)와 상기 제 2 단부(5re2) 사이의 제 6b 거리(DS6b)는 상기 제 5 거리(DS5)의 두배한 값에 상기 제 5 폭(W5)을 더한 값일 수 있다. 본 예에 있어서, 제 6a 거리(DS6a)는 제 2 폭(W2)의 세 배일 수 있고, 제 6b 거리(DS6b)는 제 2 폭(W2)의 5 배일 수 있다.
상기 제1 잔류 패턴(5ra)은 상기 제 1 방향(D1)으로 제 6a 폭(W6a)을 가질 수 있다. 상기 제2 잔류 패턴(5rb)은 상기 제 2 방향(D2)으로 상기 제 6a 폭(W6a)과 다른 제 6b 폭(W6b)을 가질 수 있다. 본 예에서 제 6b 폭(W6b)은 제 6a 폭(W6a) 보다 클 수 있다. 본 예에서 구체적으로, 제 6a 폭(W6a)은 제 2 폭(W2)의 5배일 수 있고, 제 6b 폭(W6b)은 제 2 폭(W2)의 7배일 수 있다.
제 2 라인 패턴들(5b)은 제 1 그룹(GRP1)과 제 2 그룹(GRP2) 사이의 제 2 우측 라인 패턴(5b1)과, 상기 제 1 그룹(GRP1)의 좌측에 위치하는 제 2 좌측 라인 패턴(5b2)을 포함할 수 있다. 상기 제 2 우측 라인 패턴(5b1)은 상기 제 2 폭(W2)을 가질 수 있다. 제 2 좌측 라인 패턴(5b2)은 상기 제 2 폭(W2) 이상의 폭을 가질 수 있다. 그 외의 구성은 도 17a 및 도 17b를 참조하여 설명한 바와 동일/유사할 수 있다.
도 17a와 20a의 라인 패턴들(5a, 5b, 5c)은 예를 들면 반도체 장치의 배선 패턴들에 대응될 수 있다. 특히 이중에서 상대적으로 넓은 폭을 가지는, 도 17a의 제2 라인 패턴들(5b) 또는 도 20a의 제 2 그룹(GRP2)의 제 3 라인 패턴(5c)은 접지 전압 또는 전원 전압이 인가되는 파워 배선에 대응될 수 있고, 제 2 폭(W2)을 가지는 라인 패턴들(5a, 5b, 5c)은 일반 신호 배선에 대응될 수 있다.
도 21a는 본 발명의 실시예들에 따른 반도체 장치의 평면도이다. 도 21b는 본 발명의 실시예들에 따라 도 21a를 A-A'선 및 C-C'선으로 자른 단면도들이다. 도 21c는 본 발명의 실시예들에 따라 도 21a를 A-A'선 및 C-C'선으로 자른 단면도들이다.
도 21a 및 도 21b를 참조하면, 본 예에 따른 반도체 장치(1002)에 의하면, 주요 영역(MR)과 에지 영역(ER)을 포함하는 기판(1)이 제공된다. 상기 기판(1)으로부터 복수개의 핀들(AF, AFr)이 돌출된다. 상기 핀들(AF, AFr) 사이에는 소자분리막(33)이 배치될 수 있다. 상기 소자분리막(33)의 상부면은 상기 핀들(AF, AFr)의 상부면보다 낮을 수 있다. 상기 소자분리막(33)은 상기 핀들(AF, AFr)의 상부 측벽을 노출시킬 수 있다. 상기 핀들(AF, AFr)은 상기 기판(1)과 일체형으로 연결되며, 상기 기판(1)의 일부일 수 있다. 상기 핀들(AF, AFr)은 상기 주요 영역(MR)에 제공되는 활성 핀들(AF)과 상기 에지 영역(ER)에 제공되는 잔류 핀들(AFr)을 포함할 수 있다. 평면적으로 상기 활성 핀들(AF)은 상기 주요 영역(MR)에서 제 2 방향(D2)으로 연장되는 바(bar) 또는 라인 형태를 가질 수 있다. 상기 잔류 핀들(AFr)은 평면적으로 호(arc) 또는 'U'자 형태를 가질 수 있다.
상기 핀들(AF, AFr)은 도 2a 내지 도 20b를 참조하여 설명한 방법을 이용하여 형성될 수 있다. 즉, 도 16a의 하부 마스크 패턴들(7a, 7b, 7c)을 이용하여 기판(1)을 식각하여 상기 핀들(AF, AFr)을 형성할 수 있다.
상기 기판(1)의 주요 영역(MR)에는 서로 인접한 PMOS 영역(PR)과 NMOS 영역(NR)이 배치될 수 있다. 상기 PMOS 영역(PR)과 상기 NMOS 영역(NR)에는 각각, 예를 들면 3개의 활성 핀들(AF)이 배치될 수 있다. 게이트 전극(GE)이 상기 PMOS 영역(PR)과 상기 NMOS 영역(NR)을 가로지를 수 있다. 상기 게이트 전극(GE)은 상기 활성 핀들(AF)의 상부면과 측벽을 덮을 수 있다.
상기 게이트 전극(GE)과 상기 활성 핀들(AF) 사이에는 게이트 절연막(Gox)이 개재될 수 있다. 상기 게이트 전극(GE) 상에는 게이트 캐핑 패턴(GP)이 배치될 수 있다. 상기 에지 영역(ER)에서 상기 잔류 핀(AFr)은 층간절연막(35)으로 덮일 수 있다.
도 21a를 B-B'선으로 자른 단면은 도 23c와 유사할 수 있다. 도 21a 및 도 23c를 참조하면, 상기 게이트 전극(GE)의 양측에 상기 활성 핀(AF) 상에는 소오스/드레인 패턴들(SD1, SD2)이 배치될 수 있다. 상기 소오스/드레인 패턴들(SD1, SD2) 상에는 소오스/드레인 콘택(CA)이 배치될 수 있다. 도 21b의 반도체 장치(1002)는 FinFET(Fin Field Effect Transistor)일 수 있다.
또는 도 21a 및 도 21c를 참조하면, 본 예에 따른 반도체 장치(1003)에 의하면, 활성 핀(AF) 상에 복수개의 반도체 패턴들(SEP)이 차례로 적층될 수 있다. 게이트 전극(GE)의 일부는 상기 반도체 패턴들(SEP) 사이 그리고 최하층의 반도체 패턴(SEP)과 상기 활성 핀(AF) 사이에 개재될 수 있다. 게이트 절연막(Gox)은 상기 게이트 전극(GE)과 상기 반도체 패턴들(SEP) 사이에 개재될 수 있다. 잔류 핀(AFr) 상에 복수개의 잔류 반도체 패턴들(SEPr)이 차례로 적층될 수 있다. 상기 잔류 반도체 패턴들(SEPr) 사이 그리고 최하층의 잔류 반도체 패턴(SEPr)과 상기 잔류 핀(AFr) 사이에는 희생 잔류 패턴(37)이 개재될 수 있다. 예를 들면 상기 희생 잔류 패턴(37)은 SiGe을 포함할 수 있다. 상기 잔류 반도체 패턴(SEPr)과 상기 반도체 패턴들(SEP)은 Si을 포함할 수 있다. 상기 잔류 반도체 패턴(SEPr)과 상기 희생 잔류 패턴(37)은 평면적으로 상기 잔류 핀(AFr)과 동일한 형태를 가질 수 있다. 그 외의 구성은 도 21a 및 도 21b를 참조하여 설명한 것과 동일/유사할 수 있다. 도 21c의 반도체 장치(1003)는 MBCFET® (Multi-Bridge Channel Field Effect Transistor)일 수 있다.
도 22는 본 발명의 실시예들에 따른 반도체 장치의 평면도이다. 도 23a 내지 도 23c는 도 22를 각각 VII-VII'선, VIII-VIII'선 및 IX-IX선'을 따라 자른 단면도들을 나타낸다.
도 22, 도 23a, 도 23b 및 도 23c를 참조하면, 기판(1)은 PMOS 영역(PR)과 NMOS 영역(NR)을 포함할 수 있다. 도 21에 도시하지는 않았지만, 도 21a처럼, 상기 기판(1)은 주요 영역(MR)과 에지 영역(ER)을 포함할 수 있고 상기 PMOS 영역(PR)과 상기 NMOS 영역(NR)은 상기 주요 영역(MR)에 배치될 수 있다. 기판(1)의 상부에 형성된 제2 트렌치(TC2)에 의해 PMOS 영역(PR)과 NMOS 영역(NR)이 정의될 수 있다. PMOS 영역(PR)과 NMOS 영역(NR) 사이에 제2 트렌치(TC2)가 위치할 수 있다. PMOS 영역(PR)과 NMOS 영역(NR)은, 제2 트렌치(TC2)를 사이에 두고 제1 방향(D1)으로 서로 이격될 수 있다.
PMOS 영역(PR)과 NMOS 영역(NR)에서 각각 복수개의 활성 핀들(AF)이 제공될 수 있다. 활성 핀들(AF)은 제2 방향(D2)으로 서로 평행하게 연장될 수 있다. 활성 핀들(AF)은 기판(1)의 일부로써, 수직하게 돌출된 부분들일 수 있다. 서로 인접하는 활성 핀들(AF) 사이에 제1 트렌치(TC1)가 정의될 수 있다. 제1 트렌치(TC1)는 제2 트렌치(TC2)보다 얕을 수 있다.
소자 분리막(33)이 제1 및 제2 트렌치들(TR1, TR2)을 채울 수 있다. 소자 분리막(33)은 실리콘 산화막을 포함할 수 있다. 활성 핀들(AF)의 상부들은 소자 분리막(33) 위로 수직하게 돌출될 수 있다. 소자 분리막(33)은 활성 핀들(AF)의 상부들을 덮지 않을 수 있다. 소자 분리막(33)은 활성 핀들(AF)의 하부 측벽들을 덮을 수 있다. 상기 제 1 내지 제 5 게이트 전극들(GE1~GE5)은 상기 활성 핀들(AF)을 가로지를 수 있다. 상기 제 1 내지 제 5 게이트 전극들(GE1~GE5)과 상기 활성 핀들(AF) 사이에는 게이트 절연막(Gox)이 개재될 수 있다.
상기 PMOS 영역(PR)에 위치하는 상기 활성 핀들(AF)은 각각 제 1 상부면(TS1)과 제 1 측면들(SW1)을 포함할 수 있다. 상기 제 1 내지 제 5 게이트 전극들(GE1~GE5)은 각각 상기 제 1 상부면들(TS1)과 상기 제 1 측면들(SW1)을 덮는다. 상기 PMOS 영역(PR)에서 상기 제 1 내지 제 5 게이트 전극들(GE1~GE5)과 각각 중첩되는 상기 활성 핀들(AF)의 상부에는 각각 제 1 채널 영역들(CH1)이 배치될 수 있다. 상기 PMOS 영역(PR)에서 상기 제 1 내지 제 5 게이트 전극들(GE1~GE5)의 양측에서 상기 활성 핀들(AF) 상에는 제 1 소오스/드레인 패턴들(SD1)이 배치될 수 있다. 상기 제 1 소오스/드레인 패턴들(SD1)은 기판(1)의 반도체 원소의 격자 상수보다 큰 격자 상수를 갖는 반도체 원소(예를 들어, SiGe)를 포함할 수 있다. 이로써, 제1 소오스/드레인 패턴들(SD1)은 제1 채널 영역들(CH1)에 압축 응력(compressive stress)을 제공할 수 있다. 상기 제 1 소오스/드레인 패턴들(SD1)에는 P형의 불순물(예를 들면 붕소)이 도핑될 수 있다.
상기 NMOS 영역(NR)에 위치하는 상기 활성 핀들(AF)은 각각 제 2 상부면(TS2)과 제 2 측면들(SW2)을 포함할 수 있다. 상기 제 1 내지 제 5 게이트 전극들(GE1~GE5)은 각각 상기 제 2 상부면들(TS2) 및 상기 제 2 측면들(SW2)을 덮을 수 있다. 상기 NMOS 영역(NR)에서 상기 제 1 내지 제 5 게이트 전극들(GE1~GE5)과 각각 중첩되는 상기 활성 핀들(AF)의 상부에는 각각 제 2 채널 영역들(CH2)이 배치될 수 있다. 상기 NMOS 영역(NR)에서 상기 제 1 내지 제 5 게이트 전극들(GE1~GE5)의 양측에서 상기 활성 핀들(AF) 상에는 제 2 소오스/드레인 패턴들(SD2)이 배치될 수 있다. 상기 제 2 소오스/드레인 패턴들(SD2)은 반도체 에피택시얼 패턴일 수 있다. 일 예로, 제 2 소오스/드레인 패턴들(SD2)은 기판(1)과 동일한 반도체 원소(예를 들어, Si)를 포함할 수 있다. 상기 제 2 소오스/드레인 패턴들(SD2)에는 N형의 불순물(예를 들면 인 또는 비소)이 도핑될 수 있다.
도 22의 평면적 관점에서 상기 PMOS 영역(PR)에 인접하여 제 1 파워 배선(MP1)이 배치될 수 있고, 상기 NMOS 영역(NR)에 인접하여 제 2 파워 배선(MP2)이 배치될 수 있다. 상기 제 1 파워 배선(MP1) 에는 제 1 전압이 인가될 수 있다. 상기 제 2 파워 배선(MP2)에는 상기 제 1 전압과 다른 제 2 전압이 인가될 수 있다. 상기 제 1 전압과 상기 제 2 전압 중에 하나는 전원 전압(Vdd)일 수 있고 다른 하나는 접지 전압(Vss)일 수 있다. 상기 제 1 파워 배선(MP1)과 상기 제 2 파워 배선(MP2) 사이에는 제 1 내지 제 6 배선들(M1~M6)이 배치될 수 있다.
도 23a에서 제 1 분리 절연 패턴(IS1)과 제 2 분리 절연 패턴(IS2)은 각각 제 1 층간절연막(IL1)과 상기 활성 핀(AF)을 관통하여 상기 기판(1) 속으로 연장될 수 있다. 제 1 분리 절연 패턴(IS1)과 제 2 분리 절연 패턴(IS2)은 실리콘 산화막, 실리콘 질화막 및 실리콘 산화질화막 중 적어도 하나를 포함할 수 있다.
도 23b에서 게이트 콘택(CB)은 제 1 층간절연막(IL1)과 게이트 캐핑 패턴(GP)을 관통하여 상기 제 2 게이트 전극(GE2)과 접할 수 있다. 상기 게이트 콘택(CB)은 상기 PMOS 영역(PR)과 상기 NMOS 영역(NR) 사이에서 상기 소자분리막(33)과 중첩되도록 배치될 수 있다. 상기 게이트 콘택(CB)은 게이트 비아(VB)를 통해 제 3 배선(M3)과 전기적으로 연결될 수 있다.
도 23c에서, 상기 제 1 소오스/드레인 패턴들(SD1)은 서로 접할 수 있다. 상기 제 2 소오스/드레인 패턴들(SD2)은 서로 접할 수 있다. 상기 제 1 소오스/드레인 패턴들(SD1)은 소오스/드레인 콘택(CA)과 소오스/드레인 비아(VA)를 통해 제 2 배선(M2)과 전기적으로 연결될 수 있다. 상기 제 2 소오스/드레인 패턴들(SD2)은 소오스/드레인 콘택(CA)과 소오스/드레인 비아(VA)를 통해 제 5 배선(M5)과 전기적으로 연결될 수 있다.
도 22, 도 23a, 도 23b 및 도 23c에서 활성 핀들(AF), 제 1 내지 제 5 게이트 전극들(GE1~GE5), 배선들(MP1, MP2, M1~M6) 등은 본 발명의 반도체 장치의 제조 방법을 이용하여 제조될 수 있다.
이와 같이 본 발명의 반도체 소자들에 대해 설명하였다. 본 발명은 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수도 있다. 그러므로 이상에서 기술한 실시 예들에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야 한다.

Claims (10)

  1. 기판의 전면 상에 하부 마스크막을 적층하는 단계;
    상기 하부 마스크막 상에 제1 상부 마스크 패턴들과 이의 측벽들을 덮는 희생 스페이서들을 형성하는 단계, 상기 제1 상부 마스크 패턴들과 상기 희생 스페이서들은 각각 제 1 방향으로 연장되는 라인 형태를 가지고;
    상기 제1 상부 마스크 패턴들의 일부와 그 아래의 상기 하부 마스크막의 일부를 제거하여 상기 식각 대상막의 상면을 노출시키는 제1 홀들을 형성하는 단계;
    상기 제1 상부 마스크 패턴들과 상기 희생 스페이서들로 덮이지 않은 상기 하부 마스크막의 일부를 제거하여 상기 식각 대상막의 상면을 노출시키는 제2 홀들을 형성하는 단계;
    상기 하부 마스크막 상의 상기 희생 스페이서들 사이의 공간을 채우는 제2 상부 마스크 패턴들 및 상기 제1 홀들 및 상기 제2 홀들을 채우는 희생 패턴들을 형성하는 단계;
    상기 희생 스페이서들을 제거하여 상기 하부 마스크막의 상부면을 노출시키는 단계;
    상기 제1 및 제2 상부 마스크 패턴들을 식각 마스크로 이용하여 상기 하부 마스크막을 식각하여 제1 및 제2 하부 마스크 패턴들을 형성하는 단계; 및
    상기 희생 패턴들을 제거하는 단계를 포함하는 반도체 장치의 제조 방법.
  2. 제 1 항에 있어서,
    상기 제 1 상부 마스크 패턴들은 제 1 물질을 포함하고,
    상기 제 2 상부 마스크 패턴들과 상기 희생 패턴들은 상기 제 1 물질과 다른 제 2 물질을 포함하는 반도체 장치의 제조 방법.
  3. 제 1 항에 있어서,
    상기 제1 홀들을 형성하는 단계는,
    상기 제1 상부 마스크 패턴들과 상기 희생 스페이서들이 형성된 상기 기판의 전면 상에 희생 매립막을 형성하는 단계, 상기 희생 매립막은 상기 제1 상부 마스크 패턴들과 상기 희생 스페이서들을 덮는 동시에 상기 희생 스페이서들 사이의 공간들을 채우고;
    상기 희생 매립막의 일부를 식각하여 상기 제1 상부 마스크 패턴들과 상기 희생 스페이서들의 상부면들, 그리고 상기 희생 스페이서들 사이의 상기 희생 매립막의 다른 일부를 노출시키는 개구부를 형성하고; 및
    상기 개구부를 통해 노출된 상기 제 1 상부 마스크 패턴의 일부와 그 아래의 상기 하부 마스크막의 일부를 제거하는 단계를 포함하는 반도체 장치의 제조 방법.
  4. 제 3 항에 있어서,
    상기 희생 매립막은 SOH로 형성되고,
    상기 개구부는 평면적으로 상기 제 1 방향과 교차하는 제 2 방향으로 길쭉한 바(bar) 또는 라인 형태로 형성되는 반도체 장치의 제조 방법.
  5. 제 1 항에 있어서,
    상기 제 2 홀들을 형성하는 단계는,
    상기 제1 상부 마스크 패턴들과 상기 희생 스페이서들이 형성된 상기 기판의 전면 상에 희생 매립막을 형성하는 단계, 상기 희생 매립막은 상기 제1 상부 마스크 패턴들과 상기 희생 스페이서들을 덮는 동시에 상기 희생 스페이서들 사이의 공간들을 채우고;
    상기 희생 매립막의 일부를 식각하여 상기 제1 상부 마스크 패턴들과 상기 희생 스페이서들의 상부면들, 그리고 상기 희생 스페이서들 사이의 상기 희생 매립막의 다른 일부를 노출시키는 개구부를 형성하고; 및
    상기 개구부에 노출된 상기 희생 매립막의 다른 일부와 그 아래의 상기 하부 마스크막의 일부를 제거하는 단계를 포함하는 반도체 장치의 제조 방법.
  6. 제 5 항에 있어서,
    상기 희생 매립막은 SOH로 형성되고,
    상기 개구부는 평면적으로 상기 제 1 방향과 교차하는 제 2 방향으로 길쭉한 바(bar) 또는 라인 형태로 형성되는 반도체 장치의 제조 방법.
  7. 제 1 항에 있어서,
    상기 제2 상부 마스크 패턴들 및 상기 희생 패턴들을 형성하는 단계는:
    상기 제1 상부 마스크 패턴들과 상기 희생 스페이서들 및 상기 제1 홀들 및 상기 제2 홀들이 형성된 상기 기판의 전면 상에 희생 매립막을 형성하는 단계; 및
    상기 희생 매립막을 전면적으로 식각하여 상기 제1 상부 마스크 패턴들과 상기 희생 스페이서들의 상부면들을 노출시키는 단계를 포함하는 반도체 장치의 제조 방법.
  8. 주요 영역과 에지 영역을 포함하는 기판;
    상기 기판의 상기 주요 영역 상에 배치되며 제 1 방향으로 연장되는 라인 형태를 가지며 상기 제 1 방향과 교차하는 제 2 방향으로 차례로 배열되는 제 1 내지 제 3 라인 패턴들, 상기 제 1 내지 제 3 라인 패턴들은 서로 제 1 거리로 이격되고; 및
    상기 기판의 상기 에지 영역 상에 배치되며 평면적으로 호(arc) 또는 'U'자 형태를 가지며, 상기 제 1 내지 제 3 라인들과 이격된 잔류 패턴을 포함하되,
    상기 잔류 패턴은 상기 제 1 라인에 인접한 제1 단부와 상기 제 3 라인에 인접한 제 2 단부를 가지고,
    상기 제 1 단부와 상기 제 2 단부 간의 거리는 상기 제1 간격에 2를 곱한 값과 상기 제 2 라인 패턴의 제2폭을 합한 값에 대응되는 반도체 장치.
  9. 제 8 항에 있어서,
    상기 제 1 단부는 상기 제 1 라인과 상기 제 1 방향으로 정렬되고,
    상기 제 2 단부는 상기 제 3 라인과 상기 제 1 방향으로 정렬되는 반도체 장치.
  10. 주요 영역과 에지 영역을 포함하는 기판;
    상기 기판의 상기 주요 영역 상에 배치되며 제 1 방향으로 연장되는 라인 형태를 가지며 상기 제 1 방향과 교차하는 제 2 방향으로 차례로 배열되는 제 1 내지 제 7 라인 패턴들, 상기 제 1 내지 제 7 라인 패턴들은 서로 제 1 거리로 이격되고; 및
    상기 기판의 상기 에지 영역 상에 배치되며 상기 제 1 내지 제 3 라인 패턴들에 인접한 제 1 잔류 패턴과 상기 제 4 내지 제 7 라인 패턴들에 인접한 제 2 잔류 패턴을 포함하되,
    상기 제 1 잔류 패턴과 상기 제 2 잔류 패턴은 각각 평면적으로 호(arc) 또는 'U'자 형태를 가지고,
    상기 제1 잔류 패턴은 상기 제2 방향으로 제 1 폭을 가지고,
    상기 제2 잔류 패턴은 상기 제2 방향으로 상기 제1폭과 다른 제 2 폭을 가지는 반도체 장치.
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US6358856B1 (en) 2000-11-21 2002-03-19 Advanced Micro Devices, Inc. Bright field image reversal for contact hole patterning
US20140363963A1 (en) * 2013-06-07 2014-12-11 Kabushiki Kaisha Toshiba Method of manufacturing semiconductor device
US9478462B1 (en) 2016-03-16 2016-10-25 Globalfoundries Inc. SAV using selective SAQP/SADP
US9991156B2 (en) 2016-06-03 2018-06-05 International Business Machines Corporation Self-aligned quadruple patterning (SAQP) for routing layouts including multi-track jogs
US9761452B1 (en) 2016-07-08 2017-09-12 Globalfoundries Inc. Devices and methods of forming SADP on SRAM and SAQP on logic
US9859120B1 (en) 2016-12-13 2018-01-02 Globalfoundries Inc. Method of making self-aligned continuity cuts in mandrel and non-mandrel metal lines
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TWI757574B (zh) 2018-01-05 2022-03-11 日商東京威力科創股份有限公司 先進接觸孔圖案化方法
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