KR20130079976A - 반도체 디바이스 및 트랜지스터 제조 방법 - Google Patents

반도체 디바이스 및 트랜지스터 제조 방법 Download PDF

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Abstract

반도체 디바이스 및 트랜지스터 제조 방법이 개시된다. 일 실시예에서, 반도체 디바이스 제조 방법은 복수의 핀을 포함하는 워크피스를 제공하는 것과, 복수의 핀의 상부면 위에 반도체 재료를 형성하는 것을 포함한다. 식각 정지층이 반도체 재료 위에 형성되고, 절연 재료가 식각 정지층 위에 배치된다. 절연 재료 및 식각 정지층의 일부가 복수의 핀의 위로부터 제거된다. 반도체 재료를 형성하는 것 또는 식각 정지층을 형성하는 것은 식각 정지층의 일부를 제거하는 것이 복수의 핀 위의 반도체 재료의 가장 넓은 부분 사이의 식각 정지층을 제거하지 않도록 제어된다.

Description

반도체 디바이스 및 트랜지스터 제조 방법{METHODS OF MANUFACTURING SEMICONDUCTOR DEVICES AND TRANSISTORS}
반도체 디바이스는 예로서 퍼스널 컴퓨터, 휴대폰, 디지털 카메라 및 다른 전자 장비와 같은 다양한 전자 용례에 사용된다. 반도체 디바이스는 통상적으로 절연층 또는 유전층, 전도층 및 반도체층의 재료를 반도체 기판 위에 순차적으로 증착하고, 리소그래피를 사용하여 다양한 재료층을 패터닝하여 그 위에 회로 부품 및 소자를 형성함으로써 제조된다.
다중 게이트 전계 효과 트랜지스터(MuGFET)가 통상적으로 하나 초과의 게이트를 단일 디바이스 내에 통합하는 금속 산화물 반도체 FET(MOSFET)인 반도체 기술의 최근의 발전이다. 다중 게이트는 다중 게이트 표면이 단일 게이트로서 전기적으로 작용하는 단일 게이트 전극에 의해 또는 독립적인 게이트 전극에 의해 제어될 수 있다. 일 유형의 MuGFET는 집적 회로의 실리콘 표면으로부터 수직으로 융기되는 핀형 반도체 채널을 갖는 트랜지스터 구조체인 FinFET이라 칭한다.
몇몇 반도체 디자인에서, 다중 FinFET는 반도체 재료의 핀이 병렬로 배치되어 있는 상태로 단일 트랜지스터 디자인에 사용된다. 때때로, 반도체 재료의 에피택셜 성장부가 핀의 상부에 형성된다. 에피택셜 성장부는 디자인에 따라 병합되거나 병합되지 않을 수 있다.
본 발명의 일 실시예에 따르면, 반도체 디바이스 제조 방법은 복수의 핀을 포함하는 워크피스를 제공하는 것과, 복수의 핀의 상부면 위에 반도체 재료를 형성하는 것을 포함한다. 식각 정지층이 반도체 재료 위에 형성되고, 절연 재료가 식각 정지층 위에 배치된다. 절연 재료 및 식각 정지층의 일부는 복수의 핀 위로부터 제거된다. 반도체 재료를 형성하는 것 또는 식각 정지층을 형성하는 것은 식각 정지층의 일부를 제거하는 것이 복수의 핀 위의 반도체 재료의 가장 넓은 부분 사이의 식각 정지층을 제거하지 않도록 제어된다.
다른 실시예에 따르면, 반도체 디바이스 제조 방법은 워크피스를 제공하는 것과, 워크피스 위에 복수의 핀을 형성하는 것과, 복수의 핀의 각각의 상부면 위에 반도체 재료를 에피택셜 성장하는 것을 포함한다. 식각 정지층이 반도체 재료 위에 형성되고, 절연 재료가 식각 정지층 위에 배치되고, 절연 재료 및 식각 정지층의 일부가 복수의 핀 위에 제거된다. 전도성 재료가 복수의 핀 위에 형성된다. 반도체 재료를 형성하는 것 또는 식각 정지층을 형성하는 것은 식각 정지층의 일부를 제거하는 것이 복수의 핀 위의 반도체 재료의 가장 넓은 부분 사이의 식각 정지층을 제거하지 않도록 제어된다.
또 다른 실시예에 따르면, 트랜지스터 제조 방법은 워크피스를 제공하는 것과, 워크피스 위에 복수의 핀을 형성하는 것과, 복수의 핀의 각각의 상부면 위에 병합되지 않은 반도체 재료를 에피택셜 성장하는 것을 포함한다. 반도체 재료는 반도체 재료의 상부면에 근접하는 것보다 중앙 영역에 근접하여 더 넓다. 방법은 반도체 재료 위에 식각 정지층을 형성하는 것 - 식각 정지층의 일부는 반도체 재료의 더 넓은 중앙 영역 아래에 형성됨 -, 식각 정지층 위에 절연 재료를 배치하는 것과, 복수의 핀 위의 절연 재료 및 식각 정지층의 상부 부분을 식각 제거하는 것을 포함한다. 전도성 재료는 복수의 핀 위에 형성하여 접점을 형성한다. 반도체 재료를 형성하는 것 또는 식각 정지층을 형성하는 것은 식각 정지층의 상부 부분을 제거하는 것이 복수의 핀 위의 반도체 재료의 더 넓은 중앙 영역 사이의 식각 정지층을 제거하지 않도록 제어된다.
본 발명 및 그 장점의 더 완전한 이해를 위해, 이제 첨부 도면과 관련하여 이하의 설명이 참조된다.
도 1 내지 도 8은 본 발명의 실시예에 따른 반도체 디바이스 제조 방법의 단면도.
도 9는 도 8에 도시되어 있는 반도체 디바이스의 평면도.
도 10은 도 8에 도시되어 있는 반도체 디바이스의 일부의 상세도.
도 11은 반도체 디바이스를 제조하기 위한 흐름도.
상이한 도면에서 대응하는 도면 번호 및 부호는 일반적으로 달리 지시되지 않으면 대응 부분을 나타낸다. 도면은 실시예의 관련 양태를 명백히 예시하도록 도시되어 있고, 반드시 실제 축적대로 도시되어 있는 것은 아니다.
본 발명의 실시예의 구성 및 사용이 이하에 설명된다. 그러나, 본 발명은 광범위한 특정 환경으로 실시될 수 있는 다수의 적용 가능한 발명적인 개념을 제공한다는 것이 이해되어야 한다. 설명된 특정 실시예는 단지 본 발명을 구성하고 사용하는 특정 방식의 예시일 뿐이고, 본 발명의 범주를 한정하는 것은 아니다.
본 발명의 실시예는 반도체 디바이스 및 트랜지스터를 제조하는 방법에 관련된다. FinFET 트랜지스터를 제조하는 신규의 방법이 본 명세서에 설명될 것이다.
도 1 내지 도 8은 본 발명의 실시예에 따른 반도체 디바이스(100)의 제조 방법의 단면도를 도시하고 있다. 도 1을 먼저 참조하면, 워크피스(102)가 제공된다. 워크피스(102)는 실리콘 또는 다른 반도체 재료를 포함하는 반도체 기판을 포함할 수 있고, 예를 들어 절연층에 의해 덮여질 수 있다. 워크피스(102)는 또한 도시되어 있지 않은 다른 능동 부품 또는 회로를 포함할 수 있다. 워크피스(102)는 예를 들어 단결정 실리콘 위에 실리콘 산화물을 포함할 수 있다. 워크피스(102)는 다른 전도층 또는 다른 반도체 소자, 예를 들어 트랜지스터, 다이오드 등을 포함할 수 있다. 예로서 GaAs, InP, Si/Ge 또는 SiC와 같은 화합물 반도체가 실리콘 대신에 사용될 수도 있다. 워크피스(102)는 예로서 벌크 기판 또는 반도체-온-절연체(SOI) 기판을 포함할 수 있다.
복수의 핀(104)이 도 2에 도시되어 있는 바와 같이 워크피스(102) 위에 형성된다. 핀(104)은 워크피스(102)의 유형에 따라 다수의 방법을 사용하여 제조될 수 있다. 몇몇 실시예에서, 워크피스(102)는 예를 들어 벌크 Si, 벌크 SiP, 벌크 SiGe, 벌크 SiC, 벌크 Ge 또는 이들의 조합과 같은 벌크 기판을 포함하는 기판을 포함한다. 핀(104)은 벌크 기판을 포함하는 워크피스(102)의 상부 부분에 형성된다. 다른 실시예에서, 핀(104)은 SOI 기판을 포함하는 워크피스(102)로부터 형성될 수 있다. SOI 기판은 절연 재료의 양 측면 상에 배치된 실리콘 또는 게르마늄과 같은 2개의 반도체 재료의 층을 포함한다. 하나의 반도체 재료의 층은 패터닝되어 이 실시예에서 핀(104)을 형성한다. 워크피스(102)는 예로서 SOI-Si 워크피스, SOI-SiGe 워크피스 또는 벌크 기판을 갖는 이들의 조합을 포함할 수 있다.
4개의 핀(104)이 도면에 도시되어 있지만, 대안적으로 2개 이상의 핀(104)이 단일의 반도체 디바이스(100) 내에 포함될 수 있다. 7개, 14개, 20개 또는 다른 수의 핀(104)이 예를 들어 단일 트랜지스터 내에 형성될 수 있다. 핀(104)은 도 2 내지 도 8에 도시되어 있는 시야에서 지면(紙面) 안밖으로 연장하여 서로 평행하게 형성된다. 핀(104)은 몇몇 실시예에 따른 트랜지스터의 일부를 포함한다. 디자인에 따라, 핀(104)은 예를 들어 트랜지스터의 채널, 소스 영역 또는 드레인 영역을 포함할 수 있다. 핀(104)은 몇몇 실시예에서 FinFET의 핀을 포함할 수 있다.
핀(104)은 예로서 포토리소그래피 및 식각 프로세스, 직접 식각 프로세스 또는 마이크로머시닝을 사용하여 형성될 수 있다. 핀(104)은 약 10 내지 1,000 nm를 포함할 수 있는 치수 d1을 포함하는 거리만큼 서로로부터 이격될 수 있다. 핀(104)은 약 5 내지 100 nm를 포함할 수 있는 치수 d2를 포함하는 폭을 포함할 수 있다. 핀(104)은 약 20 내지 1,000 nm를 포함할 수 있는 치수 d3을 포함하는 높이를 포함할 수 있다. 핀(104)은 수 ㎛만큼 지면 안밖으로 길이방향으로 연장할 수 있다. 대안적으로, 핀(104)의 치수 d1, d2, d3 및 길이는 다른 값을 포함할 수도 있다.
필드 산화층(field oxide), 얕은 트렌치 절연부(Shallow Trench Isolation; STI) 또는 다른 절연 재료를 포함할 수 있는 절연 재료(106)가 도 3에 도시되어 있는 바와 같이 핀(104) 사이에 배치된다. 절연 재료(106)는 이산화실리콘과 같은 산화물 또는 다른 유형의 유전 재료를 포함할 수 있다. 절연 재료(106)는 절연 재료(106)를 형성하는 데 사용된 프로세스에 기인하여 핀(104)에 근접한 리세스 형성 영역(108)을 포함할 수 있다. 절연 재료(106)는 핀(104)의 상부면 위에 증착될 수 있고, 과잉의 절연 재료(106)가 예를 들어 화학 기계적 연마(CMP) 및/또는 식각 프로세스를 사용하여 제거될 수 있다.
반도체 재료(110)는 도 4에 도시되어 있는 바와 같이, 핀(104)의 상부면 위에 형성된다. 반도체 재료(110)는 예를 들어 몇몇 실시예에서 에피택셜 성장에 의해 형성된다. 전구체가 도입될 수 있고[예를 들어, 워크피스(102)가 프로세싱되고 있는 챔버 내로], 핀(104)의 상부면은 예를 들어 에피택셜 성장 프로세스 중에 반도체 재료(110)의 결정 배향을 위한 시드 결정으로서 작용할 수 있다. 반도체 재료(110)는 예로서 Si, SiGe, SiC, SiP, SiPC 또는 다른 원소로 도핑되거나 도핑되지 않은 다른 반도체 재료를 포함할 수 있다.
반도체 재료(110)는 도 4에 도시되어 있는 바와 같이 반도체 재료(110)의 상부면 또는 저부면에 근접하는 것보다 중앙 영역에 근접하여 더 넓다. 반도체 재료(110)는 인접한 핀(104) 위의 더 넓은 중앙 영역(112)에서 인접한 반도체 재료(110)로부터 치수 d4를 포함하는 거리만큼 이격될 수 있다. 더 넓은 영역(112)은 에피택셜 성장된 반도체 재료(110)의 상부면과 저부면 사이의 중심에 정확하게 배치되지 않을 수도 있다. 더 넓은 영역(112)은 도 4에 도시되어 있는 바와 같이 반도체 재료(110)의 저부면을 더 향해 위치될 수 있고, 또는 더 넓은 영역(112)은 반도체 재료(110)의 결정 성장 및 결정 구조에 따라 반도체 재료(110)의 상부면을 더 향해 위치될 수 있다. 치수 d4는 몇몇 실시예에서, 약 5 내지 1,000 nm를 포함할 수 있지만, 대안적으로 치수 d4는 다른 값을 포함할 수도 있다. 본 발명의 실시예에 따르면, 치수 d4는 0 초과이고, 예를 들어 핀(104)의 상부면 위의 반도체 재료(110)는 병합되지 않는다.
접점 식각 정지층(CESL)(114)이 도 5에 도시되어 있는 바와 같이 반도체 재료(110) 위에 그리고 절연 재료(106) 위에 형성된다. CESL(114)은 또한 식각 정지층 또는 제1 식각 정지층으로서 본 명세서에 칭한다. CESL(114)은 예로서 SiN, SiON, SiC 또는 SiOC를 포함할 수 있지만, 대안적으로 CESL(114)은 다른 재료를 포함할 수 있다. CESL(114)은 도 6에 도시되어 있는 층(118)과 같은 이후에 증착된 절연 재료에 대한 식각 선택비를 갖는 재료를 포함할 수 있다. CESL(114)은 화학 기상 증착(CVD) 또는 다른 유형의 증착 프로세스를 사용하여 증착될 수 있다. 몇몇 실시예에서, CESL(114)은 예로서 유동성 CVD를 사용하여 형성된다. CESL(114)의 두께는 몇몇 실시예에서 약 15 내지 50 nm를 포함할 수 있는 치수 d5를 포함하지만, 대안적으로 CESL(114)은 다른 치수를 포함할 수도 있다.
CESL(114)의 일부는 핀(104)의 상부에서 반도체 재료(110) 사이에 형성된다. CESL(114)은 등각성(conformal)이고, 절연 재료(106) 및 에피택셜 성장된 반도체 재료(110)의 토포그래피(topography)의 형상을 취한다. CESL(114)은 반도체 재료(110)의 가장 넓은 부분(112) 아래에 형성된다. 몇몇 실시예에서, 개구(116)가 CESL(114)에 형성될 수 있다. 선택적 개구(116)가 도시되어 있는 바와 같이 반도체 재료(110)의 2개의 인접한 더 넓은 부분(112) 아래에 있는 구조체의 수직 높이에 형성될 수 있다.
절연 재료(118/120/122)가 도 6에 도시되어 있는 바와 같이 CESL(114) 위에 형성된다. 절연 재료(118/120/122)는 도시되어 있는 실시예에서 3개의 층을 포함하고, 대안적으로 절연 재료(118/120/122)는 단일층 또는 2개 이상의 층을 포함할 수 있다. 절연 재료(118/120/122)는 도시되어 있는 실시예에서 제1 식각 정지층(114) 위에 형성된 제1 층간 유전막(ILD)(118), 제1 ILD(118) 위에 형성된 제2 식각 정지층(120) 및 제2 식각 정지층(120) 위에 형성된 제2 ILD(122)를 포함한다. 제2 식각 정지층(120)은 예를 들어 제1 식각 정지층(114)에 대해 설명된 유사한 재료를 포함할 수 있다. 제2 식각 정지층(120)은 중간 식각 정지층(MESL)을 포함할 수 있다. 제1 ILD(118) 및 제2 ILD(122)는 예로서 산화물, 니트라이드 또는 다른 유형의 절연 재료를 포함할 수 있다.
다음, 핀(104)에 전기적으로 결합되는, 예를 들어 도 7 및 도 8에 도시되어 있는 바와 같이 핀(104) 위에 형성된 반도체 재료(110)에 전기적으로 결합되는 접점(127)이 형성된다. 접점(127)은 복수의 핀(104) 위의 절연 재료(118/120/122) 및 식각 정지층(114)의 일부를 제거함으로써 형성되는 데, 예를 들어 도 7에 도시되어 있는 바와 같이 반도체 재료(110) 위의 식각 정지층(114)의 상부 부분이 또한 제거된다. 절연 재료(118/120/122) 및 식각 정지층(114)의 상부 부분은 예를 들어 식각 프로세스를 사용하여 제거된다. 식각 프로세스는 식각 프로세스의 부산물을 검출함으로써 식각 정지층(114)이 도달될 때를 검출하도록 적용될 수 있고, 식각 프로세스는 식각 정지층(114)의 부산물이 감소되거나 감속될 때 정지되어, 예를 들어 식각 정지층(114)이 반도체 재료(110)의 상부면으로부터 제거되어 있는 것을 지시하도록 적용될 수 있다. 개구(116)가 반도체 재료(110) 사이의 식각 정지층(114) 내에 형성되면, 실시예에 따라 식각 프로세스는 식각 정지층(114) 내의 개구(116)에 도달하지 않는다. 복수의 핀(104) 위의 절연 재료(118/120/122) 및 식각 정지층(114)의 상부 부분을 제거하는 것은 절연 재료(118/120/122) 및 식각 정지층(114)의 상부 부분 내에 리세스(124)를 생성한다. 핀(104) 위의 식각 정지층(114)의 상부 부분을 제거하는 것은 도 7에 도시되어 있는 바와 같이, 핀(104)의 상부면 위의 반도체 재료(110)의 상부 부분을 노출된 채로 남겨둔다.
실시예에 따르면, 식각 정지층(114)의 일부(125)는 핀(104) 위의 반도체 재료(110)의 가장 넓은 부분(112) 상부에 또는 위에 남아 유지된다. 남아 유지되는 식각 정지층(114)의 일부(125)는 몇몇 실시예에서 적어도 15 nm를 포함할 수 있는 치수 d6을 포함할 수 있다. 대안적으로, 치수 d6은 다른 값을 포함할 수도 있다.
전도성 재료(126)가 도 8에 도시되어 있는 바와 같이, 핀(104) 위에, 예를 들어 핀(104) 위의 반도체 재료(110)의 노출된 상부 부분 위에 형성된다. 전도성 재료(126)는 예로서 구리, 텅스텐, 다른 전도성 재료 또는 이들의 다수의 층 또는 조합을 포함할 수 있다. 대안적으로, 전도성 재료(126)는 다른 재료를 포함할 수 있다. 초기에 증착된 바와 같이, 전도성 재료(126)는 또한 도시되어 있지 않은 제2 ILD(122)의 상부면 위에 형성될 수 있고, CMP 및/또는 식각 프로세스가 제2 ILD(122) 위로부터 과잉의 전도성 재료(126)를 제거하여, 전도성 재료(126)로 형성된 접점(127)을 남겨두는 데 사용될 수 있다. 접점(127)은 몇몇 실시예에서 약 10 nm 내지 100 ㎛만큼 지면 안밖으로 연장하는 슬롯 접점을 포함할 수 있지만, 대안적으로 접점(127)은 다른 치수를 포함할 수도 있다. 접점(127)은 예를 들어 플러그 접점을 또한 포함할 수 있다.
도 8은 핀(104), 반도체 재료(110) 및 CESL(114)을 포함하는 트랜지스터(130)를 포함하는 완성된 반도체 디바이스(100)의 단면도를 도시하고 있다. 접점(127)은 트랜지스터(130)로의 전기 접속을 제공한다. 접점(127)은 반도체 디바이스(100)의 부품 또는 다른 디바이스에 결합될 수 있고 그리고/또는 접점(127)은 도시되어 있지 않은 반도체 디바이스(100)의 금속화층에 의해 워크피스(102)의 상부면 상의 이후에 형성된 접점 패드에 결합될 수 있다.
도 9는 접점(127)이 핀(104)의 상부 위에 길이방향으로 연장하는 슬롯 접점을 포함할 수 있는 것을 도시하고 있는, 도 8에 도시되어 있는 반도체 디바이스의 평면도이다.
도 10은 도 8에 도시되어 있는 반도체 디바이스(100)의 일부의 더 상세한 도면이다. 반도체 재료(110)의 가장 넓은 부분(112)에 근접한 확대도가 도시되어 있다. 본 발명의 실시예에 의해 완화되는 잠재적인 문제점은 가상선으로 도면 부호 134로 도시되어 있다. 예를 들어 치수 d7을 포함하는 불충분한 양의 식각 정지층(114)이 식각 프로세스 후에 반도체 재료(110)의 가장 넓은 부분(112) 상부에 남아 유지되면(도 7에 도시되어 있는 구조체를 남겨둠), 개구가 핀(104) 위의 반도체 재료(110) 사이의 식각 정지층(114)의 상부면에 형성된다. 전도성 재료(126)가 증착되거나 형성될 때, 전도성 재료(126)의 일부는 도면 부호 132로 도 10에 가상선으로 도시되어 있는 바와 같이, 개구를 충전하고 전도성 재료(110)와 가능하게는 또한 핀(104)의 상부 부분 사이에 전도성 재료를 형성할 수 있다. 핀(104)과 반도체 재료(110) 사이에 전도성 재료(126)를 형성하는 것은 신뢰성 문제점을 야기할 수 있고 접합 누설을 증가시킬 수 있다.
유리하게는, 본 명세서에 설명된 실시예에 따르면, 반도체 재료(110)의 형성, 식각 정지층(114)의 형성 또는 반도체 재료(110)의 형성 및 식각 정지층(114)의 형성의 모두는, 접점(127)을 형성할 때 절연 재료(118/120/122) 및 식각 정지층(114)의 상부 부분을 제거하기 위해 식각 프로세스 후에 식각 정지층(114)의 일부(125)가 치수 d6만큼 반도체 재료(110)의 가장 넓은 부분(112)의 상부에 배치되도록 제어된다. 반도체 재료(110)의 형성은 예를 들어 복수의 핀(104) 위의 반도체 재료(110)의 가장 넓은 부분(112) 사이의 공간을 제어함으로써 반도체 재료(110) 사이의 치수 d4(도 4 참조)를 포함하는 공간을 제어함으로써 제어될 수 있다. 식각 정지층(114)의 형성은 예를 들어 식각 정지층(114)의 두께를 제어함으로써 제어될 수 있다. 반도체 재료(110) 및 식각 정지층(114)의 형성은 대안적으로 다른 방법을 사용하여 제어될 수 있다.
몇몇 실시예에서, 접점 식각 정지층(114)의 두께는 접점 식각 정지층(114)의 두께가 복수의 핀(104) 위의 반도체 재료(110) 사이의 최소 공간의 적어도 절반에 동일하도록 선택되어, 반도체 재료(110)의 가장 넓은 부분(112) 사이의 개구가 생성되지 않는 것을 보장한다. 예를 들어, 반도체 재료(110)의 가장 넓은 부분(112) 사이의 치수 d4(도 4 참조)를 포함하는 공간이 약 40 nm이면, 접점 식각 정지층(114)의 두께는 실시예에 따르면 약 20 nm 이상이 되도록 선택될 수 있다. 다른 실시예에서, 반도체 재료(110)의 가장 넓은 부분(112) 사이의 간격 또는 거리(d4)는 식각 정지층(114)의 두께에 기초하여 선택될 수 있다.
반도체 재료(110) 및 식각 정지층(114) 형성을 제어하는 것은 핀(104)의 치수 d1, d2 및 d3 및 절연 재료(106) 내의 리세스(108)의 양을 고려하는 것을 수반할 수 있고, 이는 예를 들어 성장될 반도체 재료(110)의 재료의 양 및 증착될 식각 정지층(114)의 재료의 양에 영향을 미칠 수 있다.
절연 재료(118/120/122) 및 식각 상부층(114)의 상부 부분을 제거하기 위한 식각 프로세스는 또한 몇몇 실시예에 따라 에피택셜 성장된 반도체 재료(110)의 가장 넓은 부분(112) 위의 너무 많은 접점 식각 정지층(114)을 제거하는 것을 회피하기 위해 양호하게 제어된다.
도 11은 반도체 디바이스(100)를 제조하기 위한 흐름도(140)이다. 복수의 핀(104)을 갖는 워크피스(102)가 제공되고(단계 142), 반도체 재료(110)는 핀(104)의 상부면 위에 형성된다(단계 144). 반도체 재료(110)는 핀(104) 사이의 절연 재료(106)의 존재에 기인하여 핀(104)의 측면 상에 형성되지 않는다. 식각 정지층(114)이 반도체 재료(110) 위에 형성된다(단계 146). 절연 재료(118/120/122)가 식각 정지층(114) 위에 배치되고(단계 148), 절연 재료(118/120/122) 및 식각 정지층(114)의 일부가 복수의 핀(104) 위에서 제거된다(단계 150). 단계 144, 단계 146 또는 양 단계 144 및 146은 식각 정지층(114)의 일부를 제거하는 것이 핀(104)의 상부면의 반도체 재료(110)의 가장 넓은 부분 사이의 식각 정지층(114)을 제거하지 않도록 제어된다(단계 152).
본 발명의 실시예의 장점은 핀(104) 사이의 전도성 접점 재료(126)의 형성이 FinFET 구조 및 용례를 위한 병합되지 않은 에피택셜 프로파일에서 방지된다. 신규의 방법은 병합되지 않은 에피택셜 프로파일 내의 접점 랜딩 및 잠재적 접점 식각 문제점을 위한 해결책을 제공한다. 에피택셜 성장된 반도체 재료(110)의 가장 넓은 부분(112) 사이의 치수 d4를 포함하는 공간 및/또는 식각 정지층(114)의 두께는 반도체 재료(110) 및/또는 핀(104) 사이의 식각 정지층(114)의 과잉 식각을 방지하기 위해 제어되고, 조정되고, 그리고/또는 선택된다. 접점 식각 정지층(114) 아래의 공극 충전 재료의 사용을 위한 요구가 식각 정지층(114) 및 반도체 재료(110)를 형성하는 데 사용된 양호하게 제어된 방법에 의해 회피되어, 제조 시간 및 비용을 절약한다. 접점(127) 형성에 있어서의 신뢰성 문제점은 감소되거나 배제된다. 반도체 디바이스(100) 및 트랜지스터(130)를 위한 신규의 제조 방법이 제조 프로세스 흐름에서 용이하게 구현 가능하다.
본 발명의 실시예 및 그 장점이 상세히 설명되어 있지만, 다양한 변경, 치환 및 수정이 첨부된 청구범위에 의해 규정된 바와 같은 본 발명의 사상 및 범주로부터 벗어나지 않고 본 명세서에 이루어질 수 있다는 것이 이해되어야 한다. 예를 들어, 본 명세서에 설명된 다수의 특징, 기능, 프로세스 및 재료는 본 발명의 범주 내에 남아 있으면서 변경될 수 있다는 것이 당 기술 분야의 숙련자들에 의해 즉시 이해될 수 있을 것이다. 더욱이, 본 출원의 범주는 명세서에 설명된 프로세스, 기계, 제조, 물질의 조성, 수단, 방법 및 단계의 특정 실시예에 한정되도록 의도된 것은 아니다. 당 기술 분야의 숙련자는 본 명세서에 설명된 대응 실시예와 실질적으로 동일한 결과를 성취하거나 실질적으로 동일한 기능을 수행하는 현존하는 또는 이후에 개발될 프로세스, 기계, 제조, 물질의 조성, 수단, 방법 또는 단계가 본 발명에 따라 이용될 수 있다는 것을 본 발명의 개시 내용으로부터 즉시 이해할 수 있을 것이다. 따라서, 첨부된 청구범위는 이러한 프로세스, 기계, 제조, 물질의 조성, 수단, 방법 또는 단계를 이들의 범주 내에 포함하도록 의도된다.
100: 반도체 디바이스 102: 워크피스
104: 핀 106: 절연 재료
108: 리세스 형성 영역 110: 반도체 재료
112: 중앙 영역 114: 접점 식각 정지층(CESL)
116: 개구 118, 120, 122: 절연 재료
126: 전도성 재료 127: 접점

Claims (10)

  1. 복수의 핀을 포함하는 워크피스를 제공하는 것과;
    상기 복수의 핀의 상부면 위에 반도체 재료를 형성하는 것과;
    상기 반도체 재료 위에 식각 정지층을 형성하는 것과;
    상기 식각 정지층 위에 절연 재료를 배치하는 것과;
    상기 복수의 핀 위로부터 절연 재료 및 식각 정지층의 일부를 제거하는 것
    을 포함하는 반도체 디바이스 제조 방법으로서,
    상기 반도체 재료를 형성하는 것 또는 상기 식각 정지층을 형성하는 것은 상기 식각 정지층의 일부를 제거하는 것이 상기 복수의 핀 위의 반도체 재료의 가장 넓은 부분 사이의 식각 정지층을 제거하지 않도록 제어되는 것인 반도체 디바이스 제조 방법.
  2. 제1항에 있어서, 상기 반도체 재료를 형성하는 것은 상기 복수의 핀 위의 반도체 재료의 가장 넓은 부분 사이의 공간을 제어함으로써 제어되는 것인 반도체 디바이스 제조 방법.
  3. 제1항에 있어서, 상기 식각 정지층을 형성하는 것은 상기 절연 재료에 대한 식각 선택비를 갖는 재료를 형성하는 것을 포함하는 것인 반도체 디바이스 제조 방법.
  4. 워크피스를 제공하는 것과;
    상기 워크피스 위에 복수의 핀을 형성하는 것과;
    상기 복수의 핀의 각각의 상부면 위에 반도체 재료를 에피택셜 성장하는 것과;
    상기 반도체 재료 위에 식각 정지층을 형성하는 것과;
    상기 식각 정지층 위에 절연 재료를 배치하는 것과;
    상기 복수의 핀 위의 절연 재료 및 식각 정지층의 일부를 제거하는 것과;
    상기 복수의 핀 위에 전도성 재료를 형성하는 것
    을 포함하는 반도체 디바이스 제조 방법으로서,
    상기 반도체 재료를 형성하는 것 또는 상기 식각 정지층을 형성하는 것은 상기 식각 정지층의 일부를 제거하는 것이 상기 복수의 핀 위의 반도체 재료의 가장 넓은 부분 사이의 식각 정지층을 제거하지 않도록 제어되는 것인 반도체 디바이스 제조 방법.
  5. 제4항에 있어서, 상기 반도체 재료를 에피택셜 성장하는 것은 상기 복수의 핀의 상부면 위에 병합되지 않은 반도체 재료를 형성하는 것을 포함하는 것인 반도체 디바이스 제조 방법.
  6. 제4항에 있어서, 상기 식각 정지층의 일부를 제거하는 것은 상기 복수의 핀의 각각의 상부면 위의 반도체 재료의 상부 부분을 노출시키는 것을 포함하는 것인 반도체 디바이스 제조 방법.
  7. 워크피스를 제공하는 것과;
    상기 워크피스 위에 복수의 핀을 형성하는 것과;
    상기 복수의 핀의 각각의 상부면 위에 병합되지 않은 반도체 재료를 에피택셜 성장하는 것 - 상기 반도체 재료는 상기 반도체 재료의 상부면에 근접하는 것보다 중앙 영역에 근접하여 더 넓음 - 과;
    상기 반도체 재료 위에 식각 정지층을 형성하는 것 - 상기 식각 정지층의 일부는 상기 반도체 재료의 더 넓은 중앙 영역 아래에 형성됨 - 과;
    상기 식각 정지층 위에 절연 재료를 배치하는 것과;
    상기 복수의 핀 위의 절연 재료 및 식각 정지층의 상부 부분을 식각 제거하는 것과;
    상기 복수의 핀 위에 전도성 재료를 형성하여 접점을 형성하는 것
    을 포함하는 트랜지스터 제조 방법으로서,
    상기 반도체 재료를 형성하는 것 또는 상기 식각 정지층을 형성하는 것은 상기 식각 정지층의 상부 부분을 제거하는 것이 상기 복수의 핀 위의 반도체 재료의 더 넓은 중앙 영역 사이의 식각 정지층을 제거하지 않도록 제어되는 것인 트랜지스터 제조 방법.
  8. 제7항에 있어서, 상기 식각 정지층을 형성하는 것은 상기 복수의 핀 위의 반도체 재료 사이의 식각 정지층 내에 개구를 형성하는 것을 포함하고, 상기 식각 정지층의 상부 부분을 식각 제거하는 것은 상기 식각 정지층 내의 개구에 도달하지 않는 것인 트랜지스터 제조 방법.
  9. 제7항에 있어서, 상기 식각 정지층을 형성하는 것은 제1 식각 정지층을 형성하는 것을 포함하고, 상기 절연 재료를 배치하는 것은 상기 제1 식각 정지층 위에 제1 층간 유전막(ILD)을 형성하는 것, 상기 제1 ILD 위에 제2 식각 정지층을 형성하는 것, 및 상기 제2 식각 정지층 위에 제2 ILD를 형성하는 것을 포함하는 것인 트랜지스터 제조 방법.
  10. 제7항에 있어서, 상기 절연 재료를 배치하는 것은 제1 절연 재료를 형성하는 것을 포함하고, 상기 워크피스 위에 복수의 핀을 형성한 후에 상기 복수의 핀 사이에 제2 절연 재료를 형성하는 것을 더 포함하는 트랜지스터 제조 방법.
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