KR20190013400A - Finfet들의 에피택시 소스/드레인 영역들 및 그 형성 방법 - Google Patents

Finfet들의 에피택시 소스/드레인 영역들 및 그 형성 방법 Download PDF

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Abstract

방법은 반도체 기판 내로 연장되는 격리 영역들을 형성하는 단계와, 격리 영역들 사이에 있는 반도체 스트립들의 부분들이 격리 영역들보다 높게 돌출되어 반도체 핀들을 형성하도록, 격리 영역들을 리세싱하는 단계를 포함한다. 본 방법은 반도체 핀들을 리세싱하여 리세스들을 형성하는 단계, 리세스들로부터 제1 반도체 물질을 에피택셜 성장시키는 단계, 제1 반도체 물질을 에칭하는 단계, 및 에치 백된 제1 반도체 물질로부터 제2 반도체 물질을 에피택셜 성장시키는 단계를 포함한다.

Description

FINFET들의 에피택시 소스/드레인 영역들 및 그 형성 방법{EPITAXY SOURCE/DRAIN REGIONS OF FINFETS AND METHOD FORMING SAME}
본 발명은 FINFET들의 에피택시 소스/드레인 영역들 및 그 형성 방법에 관한 것이다.
집적 회로(Integrated Circuit; IC) 물질 및 설계에서의 기술적 진보들은 이전의 세대들보다 더 작고 더 복잡한 회로들을 각각 갖는 IC 세대들을 낳았다. IC 진화의 과정에서, 기능적 밀도(예컨대, 칩 면적 당 상호연결된 디바이스들의 개수)는 일반적으로 증가되어 왔으며 기하학적 크기는 감소해왔다. 이러한 스케일링 다운 공정은 생산 효율성을 증가시키고 관련 비용을 낮춤으로써 이로움들을 제공한다.
이러한 스케일링 다운은 또한 IC를 처리하고 제조하는데 있어서 복잡성을 증가시켜왔고, 이러한 진보들을 실현하기 위해서는, IC 처리 및 제조에 있어서 마찬가지의 개발이 필요하다. 예를 들어, 핀 전계 효과 트랜지스터(Fin Field-Effect Transistor; FinFET)가 평면형 트랜지스터를 대체하기 위해 도입되었다. FinFET의 구조물들 및 FinFET의 제조 방법이 개발 중에 있다.
FinFET의 형성은 일반적으로 반도체 핀들을 형성하는 단계, 웰 영역들을 형성하기 위해 반도체 핀들을 임플란트하는 단계, 반도체 핀들 상에 더미 게이트 전극들을 형성하는 단계, 반도체 핀들의 일부분들을 에칭하는 단계, 및 소스/드레인 영역들을 재성장시키기 위해 에피택시를 수행하는 단계를 포함한다.
본 발명개시의 일부 실시예들에 따르면, 방법은, 반도체 기판 내로 연장되는 격리 영역들을 형성하는 단계; 격리 영역들 사이에 있는 반도체 스트립들의 부분들이 격리 영역들보다 높게 돌출되어 반도체 핀들을 형성하도록, 격리 영역들을 리세싱하는 단계; 반도체 핀들을 리세싱하여 리세스들을 형성하는 단계; 리세스들로부터 제1 반도체 물질을 에피택셜 성장시키는 단계; 제1 반도체 물질을 에칭하는 단계; 및 에치 백된 제1 반도체 물질로부터 제2 반도체 물질을 에피택셜 성장시키는 단계를 포함한다. 실시예에서, 제1 반도체 물질을 에칭하는 단계는 제1 반도체 물질을 에피택셜 성장시킨 후에 수행된다. 실시예에서, 제2 반도체 물질은 제1 반도체 물질과는 상이하다. 실시예에서, 제2 반도체 물질은 제1 반도체 물질보다 높은 n형 불순물 농도를 갖는다. 실시예에서, 제2 반도체 물질은 제1 반도체 물질보다 높은 p형 불순물 농도를 갖는다. 실시예에서, 상이한 리세스들로부터 시작하여 성장된 제2 반도체 물질은 서로 병합되고, 상이한 리세스들로부터 시작하여 성장된 제1 반도체 물질은 서로 병합되지 않는다. 실시예에서, 에치 백은 이방성 에칭을 포함한다. 실시예에서, 에치 백은 등방성 에칭을 포함한다.
본 발명개시의 일부 실시예들에 따르면, 방법은, 제1 반도체 핀과 제2 반도체 핀 상에 게이트 스택을 형성하는 단계; 제1 리세스와 제2 리세스를 형성하기 위해 제1 반도체 핀과 제2 반도체 핀을 에칭하는 단계; 제1 리세스와 제2 리세스로부터 제1 에피택시 영역과 제2 에피택시 영역을 각각 성장시키는 단계; 제1 에피택시 영역과 제2 에피택시 영역을 에치 백하는 단계; 및 제1 에피택시 영역과 제2 에피택시 영역에 기초하여 제3 에피택시 영역과 제4 에피택시 영역을 각각 성장시키는 단계를 포함한다. 실시예에서, 제1 에피택시 영역과 제2 에피택시 영역을 에치 백하는 단계는 제1 에피택시 영역과 제2 에피택시 영역이 서로 이격되어 있을 때 수행된다. 실시예에서, 제1 에피택시 영역과 제2 에피택시 영역을 에치 백하는 단계는 제1 에피택시 영역과 제2 에피택시 영역이 서로 결합되었을 때 수행된다. 실시예에서, 제3 에피택시 영역과 제4 에피택시 영역은 서로 결합하고, 결합된 제3 및 제4 에피택시 영역들 아래에서 에어 갭이 밀봉된다. 본 방법은 제1 반도체 핀과 제2 반도체 핀 사이에, 제1 바닥면을 갖는 제1 격리 영역을 형성하는 단계; 및 제1 반도체 핀의 외각측 상에 제2 격리 영역을 형성하는 단계를 더 포함하며, 제1 및 제2 격리 영역들은 제1 반도체 핀의 대향 측면들 상에 있고, 제2 격리 영역은 제1 바닥면보다 낮은 제2 바닥면을 갖는다. 실시예에서, 제1 격리 영역을 형성하는 단계와 제2 격리 영역을 형성하는 단계는 공통 공정에서 수행된다. 실시예에서, 제1 격리 영역을 형성하는 단계와 제2 격리 영역을 형성하는 단계는 상이한 공정들에서 수행되며, 제1 격리 영역과 제2 격리 영역은 상이한 물질들로 형성된다.
본 발명개시의 일부 실시예들에 따르면, 방법은 반도체 핀 상에 게이트 스택을 형성하는 단계; 소스/드레인 영역의 제1 부분을 형성하기 위해 반도체 핀에 기초하여 에피택시 영역을 성장시키는 단계; 에피택시 영역을 에칭하는 단계; 에피택시 영역을 더 성장시키는 단계; 및 에피택시 영역의 최상면 상에 실리사이드 영역을 형성하는 단계를 포함한다. 실시예에서, 에피택시 영역을 에칭하는 단계에서, 에피택시 영역의 모서리 영역들이 에치 백된다. 실시예에서, 에피택시 영역을 에칭하는 단계는 실리콘 및 게르마늄 함유 공정 가스들이 없는 공정 가스를 사용하여 수행된다. 실시예에서, 에피택시 영역을 에칭하는 단계는 공정 가스로서 HCl을 사용하여 수행된다. 실시예에서, 에피택시 영역을 성장시키는 단계는 실리콘 또는 게르마늄을 포함하는 제1 공정 가스 및 HCl을 포함하는 제2 공정 가스를 사용하여 수행된다.
본 발명개시의 일부 실시예들에 따르면, 방법은, 제1 격리 영역과 제2 격리 영역을 형성하는 단계 - 제1 격리 영역과 제2 격리 영역 사이에는 반도체 핀이 있고, 제1 격리 영역은 제2 격리 영역보다 더 깊이 반도체 기판 내로 연장됨 -; 제1 격리 영역과 제2 격리 영역 사이에 리세스를 형성하도록 반도체 핀을 리세싱하는 단계; 리세스로부터 반도체 영역을 성장시키기 위해 제1 에피택시를 수행하는 단계; 반도체 영역을 에칭하는 단계; 및 반도체 영역을 확장시키기 위해 제2 에피택시를 수행하는 단계를 포함한다. 실시예에서, 제1 격리 영역과 제2 격리 영역을 형성하는 단계는 별개의 공정들에서 수행된다. 실시예에서, 제1 격리 영역과 제2 격리 영역은 상이한 유전체 물질들로 형성된다. 실시예에서, 제1 격리 영역과 제2 격리 영역을 형성하는 단계는 공통 공정에서 수행된다.
본 발명개시의 일부 실시예들에 따르면, 방법은, 반도체 기판 내로 연장되는 제1 격리 영역과 제2 격리 영역을 형성하는 단계; 제1 반도체 핀과 제2 반도체 핀을 형성하는 단계 - 제1 격리 영역과 제2 격리 영역 사이에는 제1 반도체 핀이 있고, 제1 반도체 핀과 제2 반도체 핀 사이에는 제2 격리 영역이 있으며, 제1 격리 영역은 제2 격리 영역보다 더 깊이 반도체 기판 내로 연장됨 -; 제1 리세스와 제2 리세스를 형성하기 위해 제1 반도체 핀과 제2 반도체 핀을 각각 리세싱하는 단계; 및 제1 리세스와 제2 리세스로부터 반도체 영역을 성장시키는 단계를 포함하며, 반도체 영역 아래에서 에어 갭이 밀봉되며, 에어 갭은 제2 격리 영역과 오버랩된다. 본 방법은 반도체 영역을 에치 백하는 단계; 및 반도체 영역을 확장시키기 위해 제2 에피택시를 수행하는 단계를 더 포함한다. 실시예에서, 반도체 영역을 성장시키는 단계는 제1 반도체 물질을 퇴적하도록 수행되며, 제2 에피택시에서, 제1 반도체 물질과는 상이한 제2 반도체 물질이 퇴적된다.
본 발명개시의 일부 실시예들에 따르면, 방법은, 제1 격리 영역을 형성하는 단계; 제2 격리 영역을 형성하는 단계 - 제1 격리 영역과 제2 격리 영역 사이에는 반도체 스트립이 있고, 제1 격리 영역과 제2 격리 영역은 상이한 물질들로 형성됨 -; 반도체 스트립의 일부분이 제1 격리 영역과 제2 격리 영역보다 높게 돌출되어 반도체 핀을 형성하도록, 제1 격리 영역과 제2 격리 영역을 리세싱하는 단계; 반도체 핀의 제1 부분 위에 게이트 스택을 형성하는 단계; 반도체 핀의 제2 부분을 에칭하여 리세스를 형성하는 단계; 리세스로부터 제1 반도체 물질을 성장시키는 단계; 제1 반도체 물질을 에칭하는 단계; 및 제1 반도체 물질 상에 제2 반도체 물질을 성장시키는 단계를 포함한다. 실시예에서, 제1 및 제2 반도체 물질 아래에서 에어 갭이 밀봉된다. 실시예에서, 제2 반도체 물질은 제1 반도체 물질과는 상이한 조성을 갖는다.
본 발명개시의 실시예들은 몇몇의 유리한 특징들을 갖는다. 그룹 내부 STI 영역들은 에피택시 영역의 성장을 제한하고, 따라서 에어 갭들의 형성에 도움을 준다. 또한, 에피택시 소스/드레인 영역들의 퇴적 및 에치 백은 에피택시 소스/드레인 영역들의 최상면이 더 평평한 최상면들을 갖게 하고, 결과적인 FinFET은 보다 우수한 성능을 달성할 수 있다.
본 발명개시의 양태들은 첨부 도면들과 함께 읽혀질 때 아래의 상세한 설명으로부터 최상으로 이해된다. 본 산업계에서의 표준적인 관행에 따라, 다양한 피처들은 실척도로 작도되지 않았음을 유념한다. 실제로, 다양한 피처들의 치수는 설명의 명료화를 위해 임의적으로 증가되거나 또는 감소될 수 있다.
도 1 내지 도 20은 일부 실시예들에 따른 핀 전계 효과 트랜지스터(FinFET)의 형성에서의 중간 단계들의 단면도들 및 사시도들이다.
도 21은 일부 실시예들에 따른 FinFET을 형성하기 위한 공정 흐름을 나타낸다.
아래의 발명개시는 본 발명의 여러 특징들을 구현하는 많은 여러 실시예들 또는 예시들을 제공한다. 본 발명개시를 단순화하기 위해 컴포넌트들 및 배열들의 특정예들이 아래에서 설명된다. 물론, 이것들은 단지 예시들에 불과하며, 한정적인 것으로 의도된 것은 아니다. 예를 들어, 이후의 상세설명에서 제2 피처상의 또는 그 위의 제1 피처의 형성은 제1 및 제2 피처들이 직접적으로 접촉하여 형성되는 실시예를 포함할 수 있으며, 또한 제1 및 제2 피처들이 직접적으로 접촉하지 않을 수 있도록 추가적인 피처들이 제1 및 제2 피처들 사이에서 형성될 수 있는 실시예를 포함할 수 있다. 또한, 본 발명개시는 다양한 예시들에서 참조 부호들 및/또는 문자들을 반복할 수 있다. 이러한 반복은 간략화 및 명료화를 위한 것이지, 그러한 반복 그 자체가 개시된 다양한 실시예들 및/또는 구성 사이의 관계를 설명하는 것은 아니다.
또한, 도면들에서 도시된 하나의 엘리먼트 또는 피처에 대한 다른 엘리먼트(들) 또는 피처(들)의 관계를 설명하기 위해 "아래", "밑", "보다 낮은", "위", "보다 위" 등과 같은 공간 상대적 용어들이 설명의 용이성을 위해 여기서 이용될 수 있다. 공간 상대적 용어들은 도면들에서 도시된 배향에 더하여 이용중에 있거나 또는 동작중에 있는 디바이스의 상이한 배향들을 망라하도록 의도된 것이다. 장치는 이와달리 배향될 수 있고(90°회전되거나 또는 다른 배향으로 회전됨), 이에 따라 여기서 이용되는 공간 상대적 기술어들이 이와 똑같이 해석될 수 있다.
다양한 예시적인 실시예들에 따라 핀 전계 효과 트랜지스터(FinFET) 및 그 형성 방법이 제공된다. FinFET을 형성하는 중간 단계들이 도시된다. 본 실시예들의 변형들을 논의한다. 다양한 도면들과 예시적인 실시예들 전반에 걸쳐, 동일한 구성요소들을 지정하기 위해 동일한 참조 번호들이 이용된다.
도 1 내지 도 20은 일부 실시예들에 따른 FinFET의 형성에 있어서의 중간 단계들의 사시도들과 단면도들을 도시한다. 도 1 내지 도 20에서 도시된 단계들은 또한 도 21에서 도시된 공정 흐름(200)에서 개략적으로 나타난다.
도 1은 반도체 웨이퍼의 일부인 기판(20)의 사시도를 도시한다. 기판(20)은 실리콘 기판, 실리콘 카본 기판, 실리콘 게르마늄 기판, 실리콘 온 절연체 기판, 또는 다른 반도체 물질로 형성된 기판과 같은 반도체 기판이다. 기판(20)은 또한 Ⅲ-Ⅴ족 화합물 반도체 물질들과 같은 다른 반도체 물질들로 형성될 수 있다. 기판(20)은 p형 또는 n형 불순물로 경도핑(lightly dope)될 수 있다.
패드 산화물(22) 및 하드 마스크(24)가 반도체 기판(20) 상에 형성된다. 본 발명개시의 일부 실시예들에 따르면, 패드 산화물(22)은 반도체 기판(20)의 표면층을 산화시킴으로써 형성될 수 있는 실리콘 산화물로 형성된다. 하드 마스크(24)는 실리콘 질화물, 실리콘 산화질화물, 실리콘 탄화물, 실리콘 탄화질화물 등으로 형성될 수 있다.
다음으로, 도 2에서 도시된 바와 같이, 하드 마스크(24), 패드 산화물(22), 및 기판(20)이 패터닝되어 트렌치들(26)이 형성된다. 따라서, 반도체 스트립들(28)이 형성된다. 각각의 단계는 도 21에서 도시된 공정 흐름에서의 단계(202)로서 나타난다. 트렌치들(26)은 반도체 기판(20) 내로 연장하며, 서로에 대해 평행한 길이 방향을 갖는다. 본 발명개시의 일부 실시예들에 따르면, 트렌치들(26)의 두께(D1)는 약 80㎚와 약 130㎚ 사이의 범위 내에 있다. 설명 전반에 걸쳐 제시된 값들은 예시들일 뿐이며, 본 발명개시의 원리를 변경하지 않으면서 다른 값들이 채택될 수도 있다는 것을 이해할 것이다.
예시된 디바이스 영역은 각각의 웨이퍼(및 칩) 내의 다중 핀 디바이스 영역이다. 본 발명개시의 일부 실시예들에 따르면, 예시된 디바이스 영역은 n형 FinFET이 형성될 n형 FinFET 영역이다. 본 발명개시의 다른 실시예들에 따르면, 예시된 디바이스 영역은 p형 FinFET이 형성될 p형 FinFET 영역이다. 본 발명개시의 도시된 예시적인 실시예들에서는, 두 개의 반도체 스트립들이 예시로서 도시되어 있고, 두 개의 반도체 스트립들은 동일한 FinFET을 형성하도록 협력하여 사용될 것이다. 예시로서 도 19에서 도시된 바와 같이, 더 많은 반도체 스트립들이 동일한 FinFET을 형성하는데 사용될 수 있음을 알 것이다. 설명 전반에 걸쳐, 동일한 FinFET을 형성하기 위한 복수의 반도체 스트립들을 반도체 스트립 그룹이라고 통칭한다. 본 발명개시의 일부 실시예들에 따르면, 동일한 스트립 그룹 내의 이웃해 있는 반도체 스트립들(28)은 이웃해 있는 스트립 그룹들 간의 간격(그룹 간 간격이라고 칭함)보다 작은 간격 S1(그룹 내부 간격이라고 칭함)을 갖는다. 이웃해 있는 스트립 그룹들은 상이한 FinFET들을 형성하는데 사용된다.
도 3a를 참조하면, 반도체 스트립들(28)을 덮도록 하드 마스크층(30)이 형성된다. 각각의 단계는 도 21에서 도시된 공정 흐름에서의 단계(204)로서 나타난다. 하드 마스크층(30)은 반도체 스트립들(28)의 최상면들과 측벽들 상에서 연장된다. 또한, 하드 마스크층(30)은 트렌치들(26) 아래의 반도체 기판(20) 일부분들의 최상면 상에서 연장된다. 수직 부분들의 두께(T1)가 수평 부분들의 두께(T2)와 같거나 또는 실질적으로 같도록 결과적인 하드 마스크층(30)이 실질적으로 컨포멀(conformal)하게끔 퇴적 방법이 선택된다. 예를 들어, 두께(T1)는 두께(T2)의 약 80%와 100% 사이일 수 있다. 본 발명개시의 일부 실시예들에 따르면, 퇴적 방법은 원자 층 증착(Atomic Layer Deposition; ALD), 저압 화학적 기상 증착(Low Pressure Chemical Vapor Deposition; LPCVD), 화학적 기상 증착(Chemical Vapor Deposition; CVD) 등을 포함한다.
하드 마스크층(30)은 알루미늄 산화물(Al2O3), 실리콘 질화물, 실리콘 산화물 등으로 형성될 수 있다. 하드 마스크층(30)은 이웃해 있는 반도체 스트립들(28) 사이에 두 개의 수직 부분들을 포함하며, 이 수직 부분들 각각은 반도체 스트립들(28) 중 하나의 반도체 스트립의 측벽 상에 있다. 하드 마스크층(30)의 두 개의 이웃해 있는 수직 부분들은 간격(29)만큼 서로 이격되어 있는데, 이것은 도 3b에서 또한 도시된다. 도 3b는 도 3a에서 도시된 구조물의 단면도를 도시하며, 하드 마스크층(30)의 두 개의 이웃해 있는 수직 부분들 사이의 갭(29)을 도시한다. 갭(29)은 매우 높은 종횡비를 가지며, 이는 약 15보다 클 수 있고, 약 15와 약 30 사이일 수 있다. 갭(29)은 각각의 트렌치(26)의 채워지지 않은 부분임을 이해한다. 후속하는 논의에서, "외각 트렌치"라는 용어는 동일한 스트립 그룹 내에서 최외각 반도체 스트립들(28)의 외각측(도시된 좌측 및 우측)에 있는 트렌치들(26)을 지칭하는데 사용된다. "내부 트렌치"라는 용어는 동일한 스트립 그룹 내에서 반도체 스트립들(28) 사이에 있는 트렌치들(26)을 지칭하는데 사용된다. 외각 트렌치들(26)은 갭(29)보다 작은 종횡비를 갖는다.
다음으로, 도 4를 참조하면, 하드 마스크층(30)의 수평 부분들을 제거하기 위해 제1 이방성 에칭이 수행된다. 각각의 단계는 도 21에서 도시된 공정 흐름에서의 단계(206)로서 나타난다. 제1 이방성 에칭은, 예를 들어, 불화 수소(HF)를 에칭 가스로서 사용하는 건식 에칭을 통해 수행될 수 있다. 반도체 스트립들(28)의 측벽들 상의 하드 마스크층(30)의 수직 부분들은 제1 이방성 에칭 후에 잔존한다.
에칭의 결과로서, 하드 마스크들(24)의 최상면들이 노출된다. 또한, 외각 트렌치들(26)의 바닥에 있는 반도체 기판(20)의 최상면들이 또한 노출된다. 제1 이방성 에칭 후에, 반도체 기판(20)을 더 에칭하여 외각 트렌치들(26)이 하드 마스크층(30)의 바닥 가장자리들보다 낮게 더 연장되도록 제 2 이방성 에칭이 수행된다. 각각의 단계는 도 21에서 도시된 공정 흐름에서의 단계(206)로서 나타난다. 본 발명개시의 일부 실시예들에 따르면, 트렌치들(26)의 깊이(D2)는 약 120㎚와 약 160㎚ 사이의 범위 내에 있도록 증가된다. 일부 예시적인 실시예들에 따르면, 깊이 차이(D2-D1)는 약 30㎚와 약 50㎚ 사이의 범위 내일 수 있다.
본 발명개시의 일부 실시예들에 따르면, 제1 이방성 에칭에서 사용된 에천트 가스와는 상이한 에천트 가스를 사용하여 제2 이방성 에칭이 수행된다. 대안적인 실시예들에 따르면, 제1 이방성 에칭과 제2 이방성 에칭은 불소 함유 가스 또는 염소 함유 가스와 같은 동일한 에천트 가스를 사용하여 수행된다. 제1 이방성 에칭 단계와 제2 이방성 에칭 단계는 이 단계들 사이에 끈김없이 동일한 공정 챔버에서 수행될 수 있다. 설명 전반에 걸쳐, 연장된 외각 트렌치들(26)의 바닥들보다 높고 반도체 스트립들(28)보다 낮은 반도체 기판(20)의 부분들을 반도체 스트립 베이스(32)라고 칭하며, 이 반도체 스트립 베이스(32)는 반도체 스트립들(28)이 위치하는 베이스이다. 반도체 스트립 베이스(32)는 반도체 기판(20)의 하부 벌크 부분 위에 있다.
제2 에칭 단계에서는, 하드 마스크들(24)과 하드 마스크층(30)의 수직 부분들이 제2 이방성 에칭을 위한 에칭 마스크로서 협력하여 사용되며, 따라서 반도체 스트립 베이스(32)의 측벽들은 하드 마스크층(30)의 수직 부분들의 외각 측벽들에 수직하게 정렬될 수 있다. 에칭 공정에 따라, 약간의 언더컷(undercut)이 형성될 수 있으며, 그 결과로 반도체 스트립 베이스(32)의 노출된 측벽들이 하드 마스크층(30)의 수직 부분들의 각각의 외각 가장자리들로부터 기울어지고 리세싱될 수 있다.
도 3b를 다시 참조하면, 갭(29)에서, 하드 마스크층(30)의 수평 부분(30')은 갭(29)의 바닥에 있고, 갭(29)에 노출된다. 수평 부분(30')은 외각 트렌치들(26)의 부분(30")의 두께인 두께(T2)와 동일한 두께를 가질 수 있다. 외각 트렌치들(26)은 갭(29)보다 낮은 종횡비를 갖는다. 본 발명개시의 일부 실시예들에 따르면, 갭(29)의 높은 종횡비(도 3b 참조)로 인해, 제1 및 제2 이방성 에칭 공정들에서, 갭(29) 아래의 하드 마스크층(30)의 바닥 부분(30')의 에칭율은 외각 트렌치들(26)에서의 바닥 부분들(30")의 에칭율보다 훨씬 낮다. 따라서, 바닥 부분(30')은 제1 및 제2 에칭 단계들 후에 잔존한다. 따라서, 갭(29) 바로 아래의 반도체 스트립 베이스(32)의 부분들은 도 4에서 도시된 에칭 단계들로부터 보호된다.
다음으로, 습식 에칭과 같은 등방성 에칭이 수행되어, 하드 마스크층(30)의 잔존하는 부분들을 제거함으로써 반도체 스트립 베이스(32)의 측벽들을 노출시킨다. 각각의 단계는 도 21에서 도시된 공정 흐름에서의 단계(208)로서 나타난다. 결과적인 구조물이, 동일한 반도체 스트립 베이스(32) 위에 복수의 반도체 스트립들(28)이 기립해 있는 것을 도시하는 도 5에 도시된다. 두 개의 반도체 스트립들(28)이 예시로서 도시되어 있지만, 동일한 스트립 베이스(32) 상에는 단 한 개, 세 개, 네 개, 또는 그 이상의 반도체 스트립(28)이 기립해 있을 수 있다. 설명 전반에 걸쳐, 반도체 스트립 베이스(32)는 기판(20)의 일부분으로서 간주될 수 있거나, 또는 벌크 기판(20) 위의 별개의 부분으로서 간주될 수 있다.
다음으로, 도 6a에서 도시된 바와 같이, 얕은 트렌치 격리(Shallow Trench Isolation; STI) 영역들일 수 있는, 격리 영역들(34)이 트렌치들(26)(도 5 참조) 내에서 형성된다. 각각의 단계는 도 21에서 도시된 공정 흐름에서의 단계(210)로서 나타난다. 그 형성은 반도체 영역들(20, 28, 32)의 노출된 부분들 상에 실리콘 산화물과 같은 라이너(liner) 산화물을 형성하는 단계, 예컨대, 유동가능 화학적 기상 증착(Flowable Chemical Vapor Deposition; FCVD)을 사용하여 실리콘 산화물과 같은 유전체 물질(들)로 잔존하는 트렌치들(26)을 채우는 단계, 및 (도 5에 도시된) 하드 마스크들(24)의 최상면과 유전체 물질의 최상면을 동일한 높이가 되도록 CMP를 수행하는 단계를 포함한다. CMP 이후, 하드 마스크들(24)(도 5 참조)은 제거된다. 대안적으로, CMP는 반도체 스트립들(28)의 최상면들에서 정지한다. 도 6a에서 도시된 구조물의 평면도(도시되지 않음)에서, 각각의 반도체 스트립 베이스(32)는 각각의 STI 영역들(34)에 의해 둘러싸인 스트립일 수 있거나, 또는 벌크 반도체 기판(20)에 연결된 대향 단부들을 갖는 신장된(elongated) 스트립일 수 있다. 설명 전반에 걸쳐, 동일한 스트립 그룹 내의 두 개의 이웃해 있는 반도체 스트립들(28) 사이의 STI 영역들(34)의 부분들은 참조번호 34A로서도 표시되는 그룹 내부 STI 영역들(34)이라고 지칭된다. 예시된 그룹 내부 STI 영역(34A)은 복수의 그룹 내부 STI 영역들(34A)을 나타낼 수 있다. 동일한 스트립 그룹의 최외각 반도체 스트립들(28)의 외각측 상의 STI 영역들(34)은 참조번호 34B로서 표시되는 그룹 간 STI 영역들이라고 지칭된다.
도 6b는 본 발명개시의 대안적인 실시예들에 따라 형성된 STI 영역들(34)을 나타낸다. 본 발명개시의 일부 실시예들에 따라, 그룹 간 STI 영역들(34B) 및 그룹 내부 STI 영역들(34A)은 별개의 공정들을 통해 형성된다. 예를 들어, 그룹 간 STI 영역들(34B)의 형성은 반도체 기판(20)을 에칭하는 제1 에칭 공정, 및 그 후 각각의 트렌치들을 채우는 것을 포함한다. 그룹 간 STI 영역들(34B)의 형성 전 또는 후에, 그룹 내부 STI 영역들(34A)이 형성되고, 그 형성은, 반도체 기판(20)을 에칭하는 제2 에칭 공정, 및 그 후 각각의 트렌치들을 채우는 것을 포함한다. 그룹 내부 STI 영역들(34A) 및 그룹 간 STI 영역들(34B)은 개별적으로 형성되기 때문에, 이들은 실리콘 산화물, 실리콘 질화물, 실리콘 탄화물, 실리콘 산화질화물 등로부터 선택된 동일한 유전체 물질, 또는 상이한 물질들로 형성될 수 있다.
다음으로, 도 7을 참조하면, 결과적인 STI 영역들(34)의 최상면들이 반도체 스트립들(28)의 최상면들보다 낮도록 STI 영역들(34)이 리세싱된다. 각각의 단계는 도 21에서 도시된 공정 흐름에서의 단계(212)로서 나타난다. 설명 전반에 걸쳐, STI 영역들(34)의 최상면들보다 높게 돌출된 반도체 스트립들(28)의 최상부들을 반도체 핀들(36)이라 칭한다. 잔존하는 STI 영역들(34)의 최상면들은 반도체 스트립 베이스(32)의 최상면보다 더 높다.
도 8을 참조하면, 더미 게이트 스택(38)이 반도체 핀들(36) 상에 형성된다. 각각의 단계는 도 21에서 도시된 공정 흐름에서의 단계(214)로서 나타난다. 단일 더미 게이트 스택(38)이 도시되어 있지만, 복수의 평행한 더미 게이트 스택들(38)이 동시에 형성될 수 있으며, 복수의 더미 게이트 스택들 각각은 반도체 스트립들(28) 각각과 교차한다. 더미 게이트 스택(38)은 반도체 핀들(36)의 일부분들을 덮어서, 덮혀지지 않은 다른 부분을 남긴다. 본 발명개시의 일부 실시예들에 따르면, 더미 게이트 스택(38)은 더미 게이트 유전체(40) 및 더미 게이트 유전체(40) 위의 더미 게이트 전극(42)을 포함한다. 더미 게이트 유전체(40)는 실리콘 산화물로 형성될 수 있고, 더미 게이트 전극(42)은 예컨대, 폴리실리콘으로 형성될 수 있다. 하드 마스크(44)가 더미 게이트 전극(42) 위에 형성되고, 더미 게이트 전극(42)의 형성에서 에칭 마스크로서 사용된다. 하드 마스크(44)은 실리콘 질화물 및/또는 실리콘 산화물을 포함할 수 있고, 단일층 또는 복수의 층들을 포함한 복합층일 수 있다. 예를 들어, 하드 마스크(44)는 실리콘 산화물(44A)과 실리콘 산화물(44A) 위의 실리콘 질화물층(44B)을 포함할 수 있다. 더미 게이트 스택(38)의 형성은 블랭킷층들로서 각각의 층들을 퇴적하는 것, 그 후 블랭킷층들을 에칭하는 것을 포함할 수 있다. 더미 게이트 스택(38)은 각각의 반도체 핀들(36)의 길이 방향에 실질적으로 수직인 길이 방향을 가질 수 있다.
도 8를 더 참조하면, 스페이서층(46)이 형성된다. 본 발명개시의 일부 실시예들에 따르면, 스페이서층(46)은 실리콘 질화물, 실리콘 산화물, 실리콘 산화질화물, 실리콘 옥시카보질화물(SiOCN), 실리콘 카보질화물(SiOC), 알루미늄 산화물, 또는 이들의 다중층들로 형성된다. 본 발명개시의 일부 실시예들에 따르면, 스페이서층(46)은 SiOCN으로 형성되고, 단일층 구조를 가질 수 있다. 대안적인 실시예들에 따르면, 스페이서층(46)은 복수의 층들을 포함한 복합 구조를 갖는다. 예를 들어, 스페이서층(46)은 실리콘 산화물층, 및 실리콘 산화물층 위의 실리콘 질화물층을 포함할 수 있다. 스페이서층(46)은 ALD와 같은 컨포멀 퇴적 방법을 이용하여 형성된다.
도 9는 더미 게이트 스택(38)의 측벽들 상에 있는 게이트 스페이서들(48)을 형성하기 위한 스페이서층(46)의 에칭을 도시한다. 본 발명개시의 일부 실시예들에 따르면, 스페이서층(46)을 에칭하기 위해 이방성 에칭이 수행된다. 스페이서층(46)의 수평 부분들이 제거된다. 또한, 반도체 핀들(36)의 높이가 더미 게이트 스택(38)의 높이보다 낮기 때문에, 반도체 핀들(36)의 측벽들 상의 스페이서층(46)의 수직 부분들의 높이는 상대적으로 작고, 이에 따라, 에칭시에 완전히 제거될 수 있다. 대안적으로, 스페이서층(46)의 일부분들은 핀 스페이서들(50)로서 남겨질 수 있다. 한편, 더미 게이트 스택(38)의 측벽들 상의 스페이서층(46)의 수직 부분들은 에칭 후에 잔존하는 부분들을 가지며, 이 잔존하는 부분들을 게이트 스페이서들(48)이라고 칭한다. 에칭으로 인해, 게이트 스페이서들(48)의 최상면들은 더미 게이트 스택(38)의 최상면들보다 낮다.
도 10은 도 9에서 도시된 구조물의 단면도를 나타내며, 이 단면도는 도 9에서의 A-A 라인을 포함하는 수직 평면으로부터 얻어진 것이다. 또한, 수직 평면은 더미 게이트 스택(38)과 게이트 스페이서들(48)에 의해 덮혀지지 않은 반도체 핀들(36)의 부분들을 가로지른다. 도 10에서는, 본 발명개시의 일부 실시예들에 따라 핀 스페이서들(50)이 반도체 핀들(36)의 측벽들 상에 남겨진 것으로서 도시되어 있다. 대안적인 실시예들에 따르면, 핀 스페이서들은 잔존하지 않는다. 이에 따라, 핀 스페이서들(50)은 존재할 수도 있고 존재하지 않을 수도 있음을 나타내기 위해 점선을 사용하여 도시된다.
다음으로, 도 11에서 도시된 바와 같이, 더미 게이트 스택(38)과 게이트 스페이서들(48)(도 9 참조)에 의해 덮혀지지 않은 반도체 핀들(36)의 노출된 부분들이 에칭되어 리세스(52)가 형성된다. 각각의 단계는 도 21에서 도시된 공정 흐름에서의 단계(216)로서 나타난다. 에칭은 이방성이어서, 더미 게이트 스택(38)(도 9 참조) 바로 아래에 있는 반도체 핀들(36)의 부분들은 에칭으로부터 보호된다. 반도체 핀들(36)이 에칭된 후, STI 영역들(34) 사이의 반도체 스트립들(28)의 일부분들을 제거하기 위해 에칭이 계속되어, 리세스들(52)은 STI 영역들(34) 사이에서 더 연장된다. 에칭은, 예를 들어, HBr/Cl2/O2 가스들의 혼합물, 또는 HBr/Cl2/O2/CF2 가스들의 혼합물을 사용하여 수행될 수 있다. 트렌치들(52)의 형성 후, 이 때 남겨져 있는, 잔존하는 핀 스페이서들(50)을 제거하기 위해 추가적인 에칭이 수행될 수 있다. 에칭은 등방성일 수 있고, 건식 에칭 또는 습식 에칭을 사용하여 수행될 수 있다.
본 발명개시의 일부 실시예들에 따르면, 도 11에서 도시된 리세싱 및 에칭 단계 이후에, 그룹 내부 STI 영역들(34A)의 최상면들은 그룹 간 STI 영역들(34B)의 최상면들과 실질적으로 동일한 높이에 있는 부분들을 갖는다. 대안적인 실시예들에 따르면, 그룹 내부 STI 영역들(34A)의 최상면들이 그룹 간 STI 영역들(34B)의 최상면보다 낮도록, (에천트의 조성과 같은) 에칭 공정이 조정된다. 이는 그룹 내부 STI 영역들(34A)과 그룹 간 STI 영역들(34B)이 동일한 물질로 형성되는지 또는 상이한 물질로 형성되는지에 관계없이 달성될 수 있다. 그룹 내부 STI 영역들(34A)의 하부 표면들이 점선(53)을 사용하여 도시된다. 도 6b에서 도시된 일부 실시예들에 따르면, 그룹 내부 STI 영역들(34A)과 그룹 간 STI 영역들(34B)은 상이한 물질로 형성되는데, 이는 STI 영역들(34A, 34B)의 최상면 레벨들을 조정하는 것을 쉽게한다.
도 12 내지 도 16은 잔존하는 반도체 스트립들(28)로부터 성장된 에피택시 영역(들)(56)을 재성장시키기 위한 공정을 도시한다. 에피택시 영역들(56)은 결과적인 FinFET의 소스/드레인 영역을 형성한다. 에피택시 영역들(56)은 각각의 FinFET이 p형 FinFET일 때 붕소로 도핑된 실리콘 게르마늄을 포함할 수 있거나, 또는 각각의 FinFET이 n형 FinFET일 때 실리콘 인 또는 실리콘 탄소 인을 포함할 수 있다.
도 12는 에피택시 영역들(56)의 에피택시에서의 중간 단계를 도시한다. 이 에피택시 단계에 의해 형성된 각각의 에피택시 영역들(56)은 달리 에피택시 영역들(56A)로서 표시된다. 각각의 디바이스가 n형 FinFET인 일부 실시예들에 따르면, 에피택시 영역들(56A)은 실리콘 인을 포함하고, 일부 실시예들에 따라, 인은 약 1 x 1018/㎤ 내지 약 1 x 1020/㎤의 범위 내일 수 있는 제1 농도를 갖는다. 공정 가스는 실란 및 인 함유 공정 가스를 포함할 수 있다. 또한, 선택적 성장을 달성하기 위해 HCl과 같은 에칭 가스가 공정 가스에 첨가될 수 있다. 각각의 디바이스가 p형 FinFET인 일부 실시예들에 따르면, 에피택시 영역들(56A)은 실리콘 게르마늄 붕소를 포함하고, 일부 실시예들에 따라, 붕소는 또한 약 1 x 1018/㎤ 내지 약 1 x 1020/㎤의 범위 내일 수 있는 제1 농도를 갖는다. 공정 가스는 실란, 게르마늄, 및 붕소 함유 공정 가스를 포함할 수 있다. 또한, HCl과 같은 에칭 가스가 공정 가스에 첨가될 수 있다.
그 후, 도 12에서의 에피택시 영역들(56A)에 대해 에치 백이 수행된다. 결과적으로, 점선 영역(57) 내의 에피택시 영역들(56A)의 모서리 부분들이 제거되고, 결과적인 에피택시 영역들(56A)이 도 13에 도시된다. 도 12와 도 13에서 도시된 단계들은 도 21에서 도시된 공정 흐름에서의 단계(218)로서 도시된다. 에피택시 영역들(56A)의 모서리 부분들이 에칭될 때, 에피택시 영역들(56)의 노출된 비 모서리 부분들이 또한 에치 백된다. 그러나, 에피택시 영역들(56A)의 모서리 영역들은 비 모서리 부분들보다 빠르게 에칭되기 때문에, 에피택시 영역들(56A)은 매끄럽고 둥글다. 본 발명개시의 일부 실시예들에 따르면, 에치 백은 HCl과 같은 에칭 가스를 포함하는 공정 가스들로 수행되며, 공정 가스들은 에피택시 영역들(56)을 퇴적시키기 위한 공정 가스들을 포함하지 않는다. 예를 들어, 에치 백에서 사용되는 공정 가스들은 실란과 게르마늄을 포함하지 않는다. 본 발명개시의 대안적인 실시예들에 따르면, 에치 백은 HCl과 같은 에칭 가스를 포함하는 공정 가스들, 및 에피택시 영역들(56)을 퇴적시키는데 사용되는 (실란 및 게르마늄과 같은) 공정 가스(들)로 수행된다. 결과적으로, 퇴적과 에칭이 동시에 발생한다. 에칭율이 퇴적율보다 높고, 그 순 효과가 에칭이도록, 에칭 가스와 퇴적 가스들의 유량과 같은 공정 조건들이 제어된다. 설명 전반에 걸쳐, 퇴적 단계와 후속하는 에치 백을 총칭하여 퇴적 에치 백 사이클이라고 칭하며, 퇴적 에치 백 사이클의 순 결과는 퇴적이다.
본 발명개시의 일부 실시예들에 따르면, 에피택시 영역들(56A)의 측부 모서리 영역들과 최상단 모서리 영역들 둘 다가 유사한 레이트로 에치 백되도록, 에치 백은 등방성이다(예를 들어, 에치 백 동안 에칭 챔버 내에서 바이어스 전력을 인가하는 것이 없다). 이것은 이웃해 있는 FinFET들이 가까울 때 사용될 수 있으며, 상이한 FinFET들의 에피택시 영역들의 가교화를 방지하기 위해 에피택시 영역들(56A)의 횡측 성장이 제한되는 것이 바람직하다. 대안적인 실시예들에 따르면, 최상단 모서리들이 측부 모서리보다 더 평탄하게 되도록, 에치 백은 등방성 효과에 부가하여 (예를 들어, 에치 백 동안 에칭 챔버에서 바이어스 전력을 인가함으로써) 이방성 효과를 갖는다. 이것은 결과적인 병합된 에피택시 영역들의 최상면 프로파일이 보다 평평해지는 결과를 초래할 것이며, 이는 이후의 단락에서 논의될 것이다.
설명 전반에 걸쳐, (도 15에서와 같이 후속하여 성장된 에피택시 영역들(56B)보다 낮은 인 농도, 붕소 농도, 또는 게르마늄 농도를 갖는) 에피택시 영역들(56A)의 에피택시를 레이어 1 퇴적이라고 칭한다. 본 발명개시의 일부 실시예들에 따르면, 레이어 1 퇴적은 하나의 퇴적 에치 백 사이클 또는 복수의 퇴적 에치 백 사이클을 포함하며, 이들 각각은 에피택시 영역들(56A)이 확장되는 것을 초래시킨다.
도 14는 에피택시 영역들(56)의 추가적인 퇴적 에치 백 사이클을 나타낸다. 본 발명개시의 일부 실시예에 따르면, 에피택시 영역들(56)은, 추가적인 성장 후, 실선(58)으로 표시된 위치들에서 표면들을 갖는다. 에피택시 영역들(56)에 대해 에치 백이 수행되고, 표면은 점선(60)으로 표시된 위치들까지 후퇴되도록 리세싱된다. 추가적인 퇴적 에치 백 사이클의 공정 가스들과 조건들은 선행하는 퇴적 에치 백 사이클의 대응하는 것들과 유사할 수 있다. 일부 실시예들에 따르면, 제2 퇴적 에치 백 사이클에서 성장된 에피택시 영역들은 또한 도 12에서 퇴적된 에피택시 영역들(56A)과 동일한 조성을 갖는 에피택시 영역들(56A)이다. 대안적인 실시예들에 따르면, 제2 퇴적 에치 백 사이클에서 성장된 에피택시 영역들은 에피택시 영역들(56B)이며, 이는 후속하는 단락들에서 논의될 것이다.
도 15는 에피택시 영역들(56)(이하, 참조번호 56B라고 칭함)을 형성하기 위한 계속적인 성장(또는 성장 및 에치 백)을 나타내는데, 이는 분리된 에피택시 영역들(56)이 병합되어 연속적인 에피택시 영역(56)이 형성되는 것을 초래시킨다. 에어 갭(70)이 에피택시 영역들(56)에서 형성되고 밀봉될 수 있다. 본 발명개시의 일부 실시예들에 따르면, 각각의 에어 갭(70)은 둥근 바닥부와 삼각형 최상부를 포함한다. 삼각형 최상부는 도시된 바와 같이 실질적으로 직선형 가장자리들을 갖는다. 에어 갭(70)은 또한 에피택시 공정 및 에피택시 영역들(56)의 물질에 따라, 다른 형상들을 가질 수 있다. 반도체 핀들(36)의 위치들이 또한 도시되어 있다. 반도체 핀들(36)은 도시된 평면에 없기 때문에, 점선으로서 도시되어 있다.
도 12 내지 도 16에서 도시된 퇴적 단계들은 에피택시 영역들(56A)을 형성하기 위한 레이어 1 퇴적과, 에피택시 영역들(56A) 상에 형성된 에피택시 영역들(56B)을 형성하기 위한 레이어 2 퇴적 단계를 포함할 수 있다. 에피택시 영역들(56A, 56B)을 에피택시 영역들(56)이라고 통칭한다. 에피택시 영역들(56B)은 에피택시 영역들(56A)의 조성과는 상이한 조성(들)을 갖는다. 예를 들어, 에피택시 영역들(56B)은 에피택시 영역들(56A)보다 높은 불순물 농도들을 가질 수 있다. 각각의 디바이스가 n형 FinFET인 일부 실시예들에 따르면, 에피택시 영역들(56B)은 실리콘 인을 포함하고, 인은 에피택시 영역들(56A)에서의 제1 인 농도보다 높은 제2 인 농도를 갖는다. 예를 들어, 일부 실시예들에 따라, 제1 인 농도는 약 1 × 1018/㎤ 내지 약 1 × 1020/㎤의 범위 내일 수 있고, 제2 인 농도는 약 1 × 1019/㎤ 내지 약 1 × 1021/㎤의 범위 내일 수 있다. 제2 인 농도는 제1 인 농도보다 자리수가 한자리수, 두자리수, 또는 그 이상 더 많을 수 있다.
각각의 디바이스가 p형 FinFET인 일부 실시예들에 따르면, 에피택시 영역들(56B)은 실리콘 게르마늄 붕소를 포함하고, 붕소는 에피택시 영역들(56A)에서의 제1 붕소 농도보다 높은 제2 붕소 농도를 갖는다. 예를 들어, 일부 실시예들에 따라, 제1 붕소 농도는 약 1 × 1018/㎤ 내지 약 1 × 1020/㎤의 범위 내일 수 있고, 제2 붕소 농도는 약 1 × 1019/㎤ 내지 약 1 × 1021/㎤의 범위 내일 수 있다. 제2 붕소 농도는 제1 붕소 농도보다 자리수가 한자리수, 두자리수, 또는 그 이상 더 많을 수 있다. 에피택시 영역들(56B)에서의 게르마늄 원자 퍼센트(SiGeB가 p형 FinFET에서 사용되는 경우)는 또한 에피택시 영역들(56A)에서의 게르마늄 원자 퍼센트보다 높을 수 있다.
일부 실시예들에 따르면, 에피택시 영역들(56)의 병합 전에 레이어 1 퇴적에서 레이어 2 퇴적으로의 천이가 발생한다. 결과적인 구조물은, 에피택시 영역들(56B)은 서로 병합되지만, 에피택시 영역들(56A)은 병합되지 않은 도 15에서 도시된 것과 유사하다. 대안적인 실시예들에 따르면, 에피택시 영역들(56)의 병합 후에 레이어 1 퇴적에서 레이어 2 퇴적으로의 천이가 발생한다. 결과적인 구조물에서, (참조번호 56B보다는) 에피택시 영역들(56A)은 서로 병합될 것이다. 레이어 1 퇴적과 레이어 2 퇴적 각각은 하나 또는 복수의 퇴적 에치 백 사이클들을 포함할 수 있다.
분리된 에피택시 영역들(56)의 병합은 에피택시 영역들(56)의 횡측 성장을 필요로 하는데, 이러한 횡측 성장은, STI 영역들(34)이 횡측 성장을 막지 못하도록 에피택시 영역들(56)이 STI 영역들(34)의 최상면보다 높게 성장할 때 발생한다. 본 발명개시의 일부 실시예들에 따르면, 그룹 내부 STI 영역들(34A)은 그룹 간 STI 영역들(34B)의 최상면들보다 낮은 표면들(점선(53)으로서 도시됨)을 가지며, 따라서 최외각 에피택시 영역들(56)의 외각 측벽들은 그룹 간 STI 영역들(34A)을 마주보는 내부 측벽들보다 늦게 횡측 성장을 시작한다. 이것은 동일한 FinFET의 에피택시 영역들(56)을 병합하기 위한 횡측 성장이 유지되는 동안, 에피택시 영역들(56)이 이웃해 있는 FinFET들의 에피택시 영역들에 가교화될 가능성을 감소시킨다.
다음으로, 에치 백이 수행되며, 점선 영역들(59)은 에치 백 동안 제거된 에피택시 영역(56)의 부분들을 나타낸다. 결과적인 구조물이 도 16에 도시된다. 모서리 영역들 이외의 (에피택시 영역(56)의) 노출된 부분들이 또한 에치 백된다는 것을 이해한다. 그러나, 에피택시 영역(56)의 모서리들은 다른 영역들보다 빠르게 에칭되므로, 에피택시 영역(56)은 매끄럽고 둥글다.
에피택시 영역(56)의 형성이 완료된 후, 에피택시 영역(56)의 최상면은 약간의 상승 하강 지형이 있는 도 16에서 도시된 것과 유사할 수 있다. 최상면은 또한 도 17에서 도시된 것과 유사할 수 있으며, 여기서는, 에피택시 영역(56)의 최상면이 여러 개의 반도체 스트립들(28) 바로 위에서 연장되는 평평한 부분을 가지며, 에피택시 영역(56)의 최상면의 평평한 부분은 분리된 에피택시 영역들(56)이 서로 결합된 곳 바로 위에서 구별가능한 리세스를 갖지 않는다. 이것은, 예를 들어, 에피택시 영역들(56)의 병합 후의 적어도 하나의 에치 백을 통해, 또는 에피택시 영역들(56)이 병합된 후에 수행되는 복수의 퇴적 에치 백 사이클들을 통해 달성되며, 각각의 퇴적 에치 백 사이클들은 최상면이 더 평평해지도록 한다.
이어서, FinFET의 형성을 마무리하기 위한 복수의 공정 단계들이 수행된다. 도 17에서 도시된 바와 같이, 콘택트 에칭 정지층(contact etch stop layer; CESL)(72) 및 층간 유전체(Inter-Layer Dielectric; ILD)(74)가 에피택시 영역(56) 및 더미 게이트 스택(38)(도 9 참조) 위에 형성된다. 각각의 단계는 도 21에서 도시된 공정 흐름에서의 단계(220)로서 나타난다. 더미 게이트 스택(38)(도 9 참조)이 노출될 때까지, CESL(72) 및 ILD(74)의 과잉 부분들을 제거하기 위해 화학적 기계 폴리싱(Chemical Mechanical Polish; CMP) 또는 기계적 그라인딩(mechanical grinding)과 같은 평탄화가 수행된다. 더미 게이트 스택(38)은 대체 게이트로 대체된다. 대체 게이트를 형성하는 단계는 도시되지 않았다. 그러나, 결과적인 대체 게이트(80)가 도 20에서 도시된다. 도 20에서 도시된 바와 같이, 대체 게이트(80)는 각각의 핀들(36)의 최상면과 측벽들 상에 있는 게이트 유전체(76), 및 게이트 유전체(76) 위에 있는 게이트 전극(78)을 포함한다. 게이트 유전체(76)는 열 산화를 통해 형성된 계면층을 포함할 수 있다. 게이트 유전체(76)의 형성은 또한 하나 또는 복수의 퇴적 단계들을 포함할 수 있고, 결과적으로 형성된 게이트 유전체(76)의 층(들)은 하이 k 유전체 물질(들)을 포함할 수 있다. 그 후, 게이트 전극(78)이 게이트 유전체(76) 상에 형성되는데, 이는 금속층들로 형성될 수 있다.
대체 게이트(80)의 형성 후에, 도 18에서 도시된 공정 단계가 수행되고, 에피택시 영역(56)이 노출되도록 ILD(74) 및 CESL(72)이 에칭되어 콘택트 개구부(82)가 형성된다. 각각의 단계는 도 21에서 도시된 공정 흐름에서의 단계(222)로서 나타난다. 다음으로, 금속층(84) 및 금속 질화물층(86)이 형성된다. 본 발명개시의 일부 실시예들에 따르면, 금속층(84)은 티타늄으로 형성되고, 금속 질화물층(86)은 티타늄 질화물로 형성된다. 층들(84, 86)은 적어도 에피택시 영역(56)의 최상면 상에 형성되고, 또한 에피택시 영역(56)의 측벽들 및 하향 패싯(facet)들 상에서 연장되는 컨포멀한 층들일 수 있다. 다음으로, 도 19를 참조하면, 어닐링이 수행되고, 결과적인 FinFET(90)의 소스/드레인 영역인 에피택시 영역(56)의 표면들 상에 소스/드레인 실리사이드 영역들(88)이 형성된다. 각각의 단계는 도 21에서 도시된 공정 흐름에서의 단계(224)로서 나타난다. 그 후, 소스/드레인 콘택트 플러그(92)가 ILD(74)에 형성되고, 각각의 소스/드레인 실리사이드 영역(88)에 전기적으로 연결된다. 따라서 FinFET(90)이 형성된다.
도 20은 FinFET(90)의 단면도를 나타내며, 이 단면도는 도 19에서의 20-20 라인을 따라 절단한 평면으로부터 얻어진 것이다. 도 20은 복수의 대체 게이트들(80) 및 복수의 소스/드레인 영역들(56)을 도시한다. 복수의 소스/드레인 영역들(56)은 공통 소스 영역들 또는 공통 드레인 영역들로서 복수의 대체 게이트들(80)에 의해 공유된다.
본 발명개시의 양태들을 본 발명분야의 당업자가 보다 잘 이해할 수 있도록 앞에서는 여러 개의 실시예들의 특징들을 약술해왔다. 본 발명분야의 당업자는 여기서 소개한 실시예들의 동일한 목적들을 수행하거나 및/또는 동일한 장점들을 달성하기 위한 다른 공정들 및 구조물들을 설계하거나 또는 수정하기 위한 기초로서 본 발명개시를 자신들이 손쉽게 이용할 수 있다는 것을 알아야 한다. 본 발명분야의 당업자는 또한 이와 같은 등가적 구성들은 본 발명개시의 사상과 범위를 이탈하지 않는다는 것과, 본 발명개시의 사상과 범위를 이탈하지 않고서 당업자가 다양한 변경들, 대체들, 및 개조들을 본 발명에서 행할 수 있다는 것을 자각해야 한다.
실시예들
실시예 1. 방법에 있어서,
반도체 기판 내로 연장되는 격리 영역들을 형성하는 단계;
상기 격리 영역들 사이에 있는 반도체 스트립들의 부분들이 상기 격리 영역들보다 높게 돌출되어 반도체 핀들을 형성하도록, 상기 격리 영역들을 리세싱하는 단계;
상기 반도체 핀들을 리세싱하여 리세스들을 형성하는 단계;
상기 리세스들로부터 제1 반도체 물질을 에피택셜 성장시키는 단계;
상기 제1 반도체 물질을 에칭하는 단계; 및
에치 백된 상기 제1 반도체 물질로부터 제2 반도체 물질을 에피택셜 성장시키는 단계를 포함하는 방법.
실시예 2. 실시예 1에 있어서, 상기 제1 반도체 물질을 에칭하는 단계는 상기 제1 반도체 물질을 에피택셜 성장시킨 후에 수행되는 것인 방법.
실시예 3. 실시예 1에 있어서, 상기 제2 반도체 물질은 상기 제1 반도체 물질과는 상이한 것인 방법.
실시예 4. 실시예 3에 있어서, 상기 제2 반도체 물질은 상기 제1 반도체 물질보다 높은 n형 불순물 농도를 갖는 것인 방법.
실시예 5. 실시예 3에 있어서, 상기 제2 반도체 물질은 상기 제1 반도체 물질보다 높은 p형 불순물 농도를 갖는 것인 방법.
실시예 6. 실시예 1에 있어서, 상이한 리세스들로부터 시작하여 성장된 상기 제2 반도체 물질은 서로 병합되고, 상이한 리세스들로부터 시작하여 성장된 상기 제1 반도체 물질은 서로 병합되지 않는 것인 방법.
실시예 7. 실시예 1에 있어서, 상기 에칭 백은 이방성 에칭을 포함하는 것인 방법.
실시예 8. 실시예 1에 있어서, 상기 에칭 백은 등방성 에칭을 포함하는 것인 방법.
실시예 9. 방법에 있어서,
제1 반도체 핀과 제2 반도체 핀 상에 게이트 스택을 형성하는 단계;
제1 리세스와 제2 리세스를 형성하기 위해 상기 제1 반도체 핀과 상기 제2 반도체 핀을 에칭하는 단계;
제1 리세스와 제2 리세스로부터 제1 에피택시 영역과 제2 에피택시 영역을 각각 성장시키는 단계;
상기 제1 에피택시 영역과 상기 제2 에피택시 영역을 에치 백하는 단계; 및
상기 제1 에피택시 영역과 상기 제2 에피택시 영역에 기초하여 제3 에피택시 영역과 제4 에피택시 영역을 각각 성장시키는 단계를 포함하는 방법.
실시예 10. 실시예 9에 있어서, 상기 제1 에피택시 영역과 상기 제2 에피택시 영역을 에치 백하는 단계는 상기 제1 에피택시 영역과 상기 제2 에피택시 영역이 서로 이격되어 있을 때 수행되는 것인 방법.
실시예 11. 실시예 9에 있어서, 상기 제1 에피택시 영역과 상기 제2 에피택시 영역을 에치 백하는 단계는 상기 제1 에피택시 영역과 상기 제2 에피택시 영역이 서로 결합되었을 때 수행되는 것인 방법.
실시예 12. 실시예 9에 있어서, 상기 제3 에피택시 영역과 상기 제4 에피택시 영역은 서로 결합하고, 결합된 상기 제3 에피택시 영역과 상기 제4 에피택시 영역 아래에서 에어 갭이 밀봉되는 것인 방법.
실시예 13. 실시예 9에 있어서,
상기 제1 반도체 핀과 상기 제2 반도체 핀 사이에, 제1 바닥면을 갖는 제1 격리 영역을 형성하는 단계; 및
상기 제1 반도체 핀의 외각측 상에 제2 격리 영역을 형성하는 단계를 더 포함하고, 상기 제1 격리 영역과 상기 제2 격리 영역은 상기 제1 반도체 핀의 대향 측면들 상에 있으며, 상기 제2 격리 영역은 상기 제1 바닥면보다 낮은 제2 바닥면을 갖는 것인 방법.
실시예 14. 실시예 13에 있어서, 상기 제1 격리 영역을 형성하는 단계와 상기 제2 격리 영역을 형성하는 단계는 공통 공정에서 수행되는 것인 방법.
실시예 15. 실시예 13에 있어서, 상기 제1 격리 영역을 형성하는 단계와 상기 제2 격리 영역을 형성하는 단계는 상이한 공정들에서 수행되며, 상기 제1 격리 영역과 상기 제2 격리 영역은 상이한 물질들로 형성된 것인 방법.
실시예 16. 방법에 있어서,
반도체 핀 상에 게이트 스택을 형성하는 단계;
소스/드레인 영역의 제1 부분을 형성하기 위해 상기 반도체 핀에 기초하여 에피택시 영역을 성장시키는 단계;
상기 에피택시 영역을 에칭하는 단계;
상기 에피택시 영역을 더 성장시키는 단계; 및
상기 에피택시 영역의 최상면 상에 실리사이드 영역을 형성하는 단계를 포함하는 방법.
실시예 17. 실시예 16에 있어서, 상기 에피택시 영역을 에칭하는 단계에서, 상기 에피택시 영역의 모서리 영역들이 에치 백되는 것인 방법.
실시예 18. 실시예 16에 있어서, 상기 에피택시 영역을 에칭하는 단계는 실리콘 및 게르마늄 함유 공정 가스들이 없는 공정 가스를 사용하여 수행되는 것인 방법.
실시예 19. 실시예 16에 있어서, 상기 에피택시 영역을 에칭하는 단계는 공정 가스로서 HCl을 사용하여 수행되는 것인 방법.
실시예 20. 실시예 16에 있어서, 상기 에피택시 영역을 성장시키는 단계는 실리콘 또는 게르마늄을 포함하는 제1 공정 가스 및 HCl을 포함하는 제2 공정 가스를 사용하여 수행되는 것인 방법.

Claims (10)

  1. 방법에 있어서,
    반도체 기판 내로 연장되는 격리 영역들을 형성하는 단계;
    상기 격리 영역들 사이에 있는 반도체 스트립들의 부분들이 상기 격리 영역들보다 높게 돌출되어 반도체 핀들을 형성하도록, 상기 격리 영역들을 리세싱하는 단계;
    상기 반도체 핀들을 리세싱하여 리세스들을 형성하는 단계;
    상기 리세스들로부터 제1 반도체 물질을 에피택셜 성장시키는 단계;
    상기 제1 반도체 물질을 에칭하는 단계; 및
    에치 백된 상기 제1 반도체 물질로부터 제2 반도체 물질을 에피택셜 성장시키는 단계
    를 포함하는 방법.
  2. 제1항에 있어서,
    상기 제1 반도체 물질을 에칭하는 단계는 상기 제1 반도체 물질을 에피택셜 성장시킨 후에 수행되는 것인 방법.
  3. 제1항에 있어서,
    상기 제2 반도체 물질은 상기 제1 반도체 물질과는 상이한 것인 방법.
  4. 제1항에 있어서,
    상이한 리세스들로부터 시작하여 성장된 상기 제2 반도체 물질은 서로 병합되고, 상이한 리세스들로부터 시작하여 성장된 상기 제1 반도체 물질은 서로 병합되지 않는 것인 방법.
  5. 방법에 있어서,
    제1 반도체 핀과 제2 반도체 핀 상에 게이트 스택을 형성하는 단계;
    제1 리세스와 제2 리세스를 형성하기 위해 상기 제1 반도체 핀과 상기 제2 반도체 핀을 에칭하는 단계;
    제1 리세스와 제2 리세스로부터 제1 에피택시 영역과 제2 에피택시 영역을 각각 성장시키는 단계;
    상기 제1 에피택시 영역과 상기 제2 에피택시 영역을 에치 백하는 단계; 및
    상기 제1 에피택시 영역과 상기 제2 에피택시 영역에 기초하여 제3 에피택시 영역과 제4 에피택시 영역을 각각 성장시키는 단계
    를 포함하는 방법.
  6. 제5항에 있어서,
    상기 제1 에피택시 영역과 상기 제2 에피택시 영역을 에치 백하는 단계는 상기 제1 에피택시 영역과 상기 제2 에피택시 영역이 서로 이격되어 있을 때 수행되는 것인 방법.
  7. 제5항에 있어서,
    상기 제1 에피택시 영역과 상기 제2 에피택시 영역을 에치 백하는 단계는 상기 제1 에피택시 영역과 상기 제2 에피택시 영역이 서로 결합되었을 때 수행되는 것인 방법.
  8. 제5항에 있어서,
    상기 제3 에피택시 영역과 상기 제4 에피택시 영역은 서로 결합하고, 결합된 상기 제3 에피택시 영역과 상기 제4 에피택시 영역 아래에서 에어 갭이 밀봉되는 것인 방법.
  9. 제5항에 있어서,
    상기 제1 반도체 핀과 상기 제2 반도체 핀 사이에, 제1 바닥면을 갖는 제1 격리 영역을 형성하는 단계; 및
    상기 제1 반도체 핀의 외각측 상에 제2 격리 영역을 형성하는 단계
    를 더 포함하고, 상기 제1 격리 영역과 상기 제2 격리 영역은 상기 제1 반도체 핀의 대향 측면들 상에 있으며, 상기 제2 격리 영역은 상기 제1 바닥면보다 낮은 제2 바닥면을 갖는 것인 방법.
  10. 방법에 있어서,
    반도체 핀 상에 게이트 스택을 형성하는 단계;
    소스/드레인 영역의 제1 부분을 형성하기 위해 상기 반도체 핀에 기초하여 에피택시 영역을 성장시키는 단계;
    상기 에피택시 영역을 에칭하는 단계;
    상기 에피택시 영역을 더 성장시키는 단계; 및
    상기 에피택시 영역의 최상면 상에 실리사이드 영역을 형성하는 단계
    를 포함하는 방법.
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