CN101958279A

CN101958279A - 提高沟槽宽度均匀性的方法

Info

Publication number: CN101958279A
Application number: CN 200910055167
Authority: CN
Inventors: 孙武
Original assignee: Semiconductor Manufacturing International Shanghai Corp
Current assignee: Semiconductor Manufacturing International Beijing Corp
Priority date: 2009-07-21
Filing date: 2009-07-21
Publication date: 2011-01-26
Anticipated expiration: 2029-07-21
Also published as: CN101958279B

Abstract

本发明公开了一种提高沟槽宽度均匀性的方法，该方法包括：在绝缘层上涂布底部抗反射层，所述底部抗反射层的厚度在晶圆边缘5～10毫米的区域比晶圆中间区域少500～700埃；在所述底部抗反射层的表面涂布光阻胶层；曝光显影图案化所述光阻胶层；以图案化的光阻胶层为掩膜，刻蚀所述底部抗反射层，形成具有开口的底部抗反射层；对绝缘层进行刻蚀形成沟槽，并去除所述底部抗反射层和光阻胶层。采用该方法能够有效提高刻蚀形成的沟槽宽度均匀性。

Description

提高沟槽宽度均匀性的方法

技术领域

本发明涉及半导体器件制造工艺，特别涉及一种提高沟槽宽度均匀性的方法。

背景技术

目前，在半导体器件的后段(back-end-of-line，BEOL)工艺中，可根据不同需要在半导体衬底上生长多层金属互连层，每层金属互连层包括金属互连线和绝缘层，这就需要对上述绝缘层制造沟槽(trench)和连接孔，然后在上述沟槽和连接孔内沉积金属，沉积的金属即为金属互连线，一般选用铜作为金属互连线材料。绝缘层可根据制程的需要进行具体设置。例如包括在半导体衬底上依次形成的刻蚀终止层，例如掺氮的碳化硅层；低介电常数(Low-K)绝缘材料层，例如含有硅、氧、碳、氢元素的类似氧化物(Oxide)的黑钻石(black diamond，BD)材料；还包括形成于Low-K绝缘材料层上的硬掩膜层(hard mask)，例如由正硅酸乙酯(TEOS)形成的氧化硅层，即TEOS层。

现有技术中形成沟槽的方法，包括以下步骤：

步骤11、在绝缘层，即具体实施例中的硬掩膜层上涂布底部抗反射层。底部抗反射层包括深紫外线吸收氧化物(DUO)等，底部抗反射层不仅作为吸光层，而且能够起到刻蚀硬掩膜层时的阻挡作用。

步骤12、在所述底部抗反射层上涂布光阻胶(PR，Photo Resist)层，并图案化所述光阻胶层。

步骤13、以图案化的光阻胶层为掩膜，干法刻蚀底部抗反射层。

步骤14、以刻蚀后的底部抗反射层为掩膜，对绝缘层进行刻蚀，形成沟槽。具体实施例为依次对硬掩膜层和Low-K绝缘材料层进行刻蚀，在刻蚀终止层停止刻蚀，形成沟槽。在现有的刻蚀工艺中，一般采用等离子体刻蚀的方法形成沟槽。

步骤15、去除底部抗反射层以及光阻胶层。

现有技术中在进行步骤13时，由于刻蚀工艺腔的限制，在工艺腔中间区域的电场和磁场要比工艺腔边缘区域的弱，所以导致工艺腔内晶圆(wafer)的中间区域要比边缘区域的刻蚀弱，也就是说wafer中间区域的沟槽宽度比边缘区域的大。对于具体制程来说，刻蚀形成沟槽后，在靠近wafer边缘5～10毫米(mm)区域的沟槽宽度要比wafer中间区域的沟槽宽度小25～30纳米(nm)。这说明对于整片wafer来说，沟槽宽度的均匀性是较差的，即出现了较差的刻蚀后检测的特征尺寸均匀性(After Etch InspectionCritical Dimension Uniformity，AEI CDU)。

为显示wafer上刻蚀的沟槽宽度均匀性，利用扫描电子显微镜(SEM)捕获wafer上各沟槽的宽度值。沟槽宽度的范围(range)为29.9纳米。这里range是指：沟槽宽度最大值-沟槽宽度最小值。伴随着半导体制造技术的飞速发展，晶片朝向更高的元件密度、高集成度方向发展，半导体器件的制造技术已进入更高的工艺节点，控制均匀性指标range在10纳米的范围内，越来越成为一个技术上的挑战。

发明内容

有鉴于此，本发明解决的问题是：提高沟槽宽度均匀性。

为解决上述技术问题，本发明的技术方案具体是这样实现的：

本发明公开了一种提高沟槽宽度均匀性的方法，该方法包括：

在绝缘层上涂布底部抗反射层，所述底部抗反射层的厚度在晶圆边缘5～10毫米的区域比晶圆中间区域少500～700埃；

在所述底部抗反射层的表面涂布光阻胶层；

曝光显影图案化所述光阻胶层；

以图案化的光阻胶层为掩膜，刻蚀所述底部抗反射层，形成具有开口的底部抗反射层；

对绝缘层进行刻蚀形成沟槽，并去除所述底部抗反射层和光阻胶层。

所述底部抗反射层在晶圆中间区域的厚度为3500～4600埃。

涂布底部抗反射层包括滴注过程和甩匀过程；

晶圆在滴注底部抗反射层溶剂时的转速为300～700转每分钟rpm；

晶圆在甩匀时的转速为500～700rpm。

所述滴注时间为0.5～0.7秒s。

所述甩匀时间为0.8～1s。

由上述的技术方案可见，本发明通过减少wafer边缘底部抗反射层的厚度，使得在干法刻蚀底部抗反射层时，底部抗反射层开口的尺寸扩大，从而增大了刻蚀沟槽时wafer边缘的沟槽宽度，使wafer边缘区域的沟槽宽度接近wafer中间区域的沟槽宽度，从而大大提高了沟槽宽度均匀性。

附图说明

图1为本发明形成沟槽的方法流程示意图。

图2为具有双镶嵌结构的示意图。

图3为现有技术和本发明的晶圆上沟槽方块电阻均匀性的模拟示意图。

具体实施方式

为使本发明的目的、技术方案、及优点更加清楚明白，以下参照附图并举实施例，对本发明进一步详细说明。

本发明通过减少wafer边缘底部抗反射层的厚度，使得在干法刻蚀底部抗反射层时，底部抗反射层开口的尺寸扩大，从而增大了刻蚀沟槽时wafer边缘的沟槽宽度，使wafer边缘区域的沟槽宽度接近wafer中间区域的沟槽宽度，从而大大提高了沟槽宽度均匀性。

本发明中对绝缘层进行刻蚀，形成沟槽的方法流程示意图如图1所示，包括以下步骤：

步骤21、在绝缘层，即具体实施例中的硬掩膜层上涂布底部抗反射层。该步骤中底部抗反射层是必要的，因为底部抗反射层不仅作为吸光层，而且能够起到刻蚀硬掩膜层时的阻挡掩膜作用。由于底部抗反射层和光阻胶层的材质是相同的，都是有机材料，所以进行下述的步骤23时，光阻胶层是同时被消耗的，当完成步骤23时，光阻胶层基本被消耗完，无法再作为掩膜被使用，因此在刻蚀绝缘层，形成沟槽时，是以所述底部抗反射层为掩膜的。

本发明在该步骤中使得靠近wafer边缘5～10mm区域的底部抗反射层厚度相比于wafer中间区域减少500～700埃。该步骤底部抗反射层的涂布是通过控制wafer的旋转速度来实现的。因为在wafer表面涂布底部抗反射层时，首先需要在wafer旋转得比较缓慢时，将底部抗反射层的溶剂滴到wafef表面的中心区域，即滴注过程；然后快速加速wafer的旋转到一高的转速，使底部抗反射层溶剂伸展到整个wafer表面，并均匀覆盖wafer表面，即甩匀过程。如果上述两个过程的wafer转速不够快，则最终涂布的底部抗反射层就会不均匀，出现底部抗反射层在wafer中间区域厚，边缘区域薄的现象。这种现象也正是本发明所需要的，所以本发明利用较慢的wafer转速，得到wafer中间区域和边缘区域不同的底部抗反射层厚度。具体地，为了实现靠近wafer边缘5～10mm区域的底部抗反射层厚度相比于wafer中间区域少500～700埃，将滴注时wafer的转速降至300～700转每分钟(rpm)，优选为400rpm、500rpm或600rpm，滴注时间为0.5～0.7秒(s)，优选为0.6s或0.7s；将甩匀时wafer的转速降至500～700rpm，优选为600rpm、650rpm或700rpm，甩匀时间为0.8～1s，优选为0.9s或1s。涂布完成之后得到从wafer中间区域至边缘区域，厚度逐渐变化的底部抗反射层，越靠近wafer边缘，底部抗反射层也就越薄。

步骤22、在所述底部抗反射层上涂布光阻胶层，并图案化所述光阻胶层。该步骤中曝光显影光阻胶层之后，在要形成沟槽位置的光阻胶被去除，而其它位置仍然有光阻胶覆盖，即形成了图案化的光阻胶层。

步骤23、以图案化的光阻胶层为掩膜，干法刻蚀底部抗反射层，形成具有开口的底部抗反射层。

步骤24、以刻蚀后的底部抗反射层为掩膜，对绝缘层进行刻蚀，形成沟槽。具体实施例为依次对硬掩膜层和Low-K绝缘材料层进行刻蚀，在刻蚀终止层停止刻蚀，形成沟槽。在现有的刻蚀工艺中，一般采用等离子体刻蚀的方法形成沟槽。

步骤25、去除底部抗反射层以及光阻胶层。

对于具体的制程而言，底部抗反射层的厚度一般为3500～4600埃。本发明在涂布底部抗反射层时使得靠近wafer边缘5～10mm区域的底部抗反射层厚度相比于wafer中间区域减少500～700埃。这样由于wafer边缘的底部抗反射层较薄，而且底部抗反射层和光阻胶层的材质是相同的，都是有机材料，而底部抗反射层下面的硬掩膜层为较硬的不同材料，所以对底部抗反射层进行刻蚀的气体不会对其下面的硬掩膜层进行刻蚀，因此在干法刻蚀底部抗反射层时，较薄的底部抗反射层首先被消耗完后，就开始扩大底部抗反射层开口的尺寸。沟槽的刻蚀是以具有开口的底部抗反射层为掩膜的，所以底部抗反射层开口的尺寸越大，则刻蚀形成的沟槽宽度也就越大。当将靠近wafer边缘5～10mm区域的底部抗反射层厚度减少500～700埃时，就能够使刻蚀形成的沟槽宽度增大20～30nm，恰好弥补了由于电场和磁场强度在wafer边缘较弱，导致wafer边缘的沟槽宽度较窄的缺陷，使得wafer边缘和中间区域的沟槽宽度具有一致性。而且，在较薄底部抗反射层的开口位置，是在垂直方向的底部抗反射层被消耗完毕的情况下，沿水平方向向外扩展的，根据底部抗反射层在不同区域的厚度控制，使得最终刻蚀形成的沟槽图形接近目标值，而没有被扭曲变形。

具体地，在双镶嵌制作技术中，一般采用先制作连接孔(via first)的方法，即先制作连接孔，再制作沟槽。具有双镶嵌结构的示意图如图2所示。在半导体衬底100上，依次沉积刻蚀终止层101、Low-K绝缘材料层102、刻蚀终止层101’、Low-K绝缘材料层102’及硬掩膜层103；接下来依次刻蚀硬掩膜层103、Low-K绝缘材料层102’、刻蚀终止层101’、Low-K绝缘材料层102，在刻蚀终止层101停止刻蚀，形成连接孔；在硬掩膜层103上涂布底部抗反射层104，依据本发明，在靠近wafer边缘5～10mm区域的底部抗反射层厚度相比于wafer中间区域减少500～700埃。显然，涂布底部抗反射层104时，底部抗反射层是填充满整个连接孔的，且覆盖硬掩膜层103表面；在所述底部抗反射层104表面涂布光阻胶层105，并使之图案化，即定义沟槽位置，图案化光阻胶的开口大小即为沟槽开口大小；以图案化光阻胶层105为掩膜，刻蚀底部抗反射层104；然后以刻蚀后的底部抗反射层104为掩膜，刻蚀硬掩膜层103、Low-K绝缘材料层102’，在刻蚀终止层101’停止刻蚀，形成沟槽。这就形成了具有双镶嵌结构的连接孔和沟槽。

通过采用本发明，使得沟槽宽度均匀性指标range控制在10纳米的范围内，已经达到了5.8纳米。因此通过电学特性测试，沟槽所具有的电阻，即方块电阻(Rs)的均匀性也大大提高，模拟示意图如图3所示。图3中纵坐标为沟槽的方块电阻值，横坐标为晶圆片数，长方框中为现有技术中的晶圆，测量得到其上各沟槽的方块电阻值，可以看出，各个值分布比较疏散，模拟得到的方块电阻值的分布为较宽区域的长方形；而采用本发明刻蚀沟槽的方法，对于某片晶圆，模拟得到的方块电阻值的分布为较窄区域的长方形，说明晶圆沟槽具有很高的方块电阻均匀性。

以上所述，仅为本发明的较佳实施例而已，并非用于限定本发明的保护范围。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims

1.一种提高沟槽宽度均匀性的方法，该方法包括：

在所述底部抗反射层的表面涂布光阻胶层；

曝光显影图案化所述光阻胶层；

2.如权利要求1所述的方法，其特征在于，所述底部抗反射层在晶圆中间区域的厚度为3500～4600埃。

3.如权利要求2所述的方法，其特征在于，涂布底部抗反射层包括滴注过程和甩匀过程；

晶圆在甩匀时的转速为500～700rpm。

4.如权利要求3所述的方法，其特征在于，所述滴注时间为0.5～0.7秒s。

5.如权利要求3所述的方法，其特征在于，所述甩匀时间为0.8～1s。