KR20190092310A - 마이크로전자 워크피스의 처리를 위한 금속 하드 마스크 층 - Google Patents

마이크로전자 워크피스의 처리를 위한 금속 하드 마스크 층 Download PDF

Info

Publication number
KR20190092310A
KR20190092310A KR1020190011912A KR20190011912A KR20190092310A KR 20190092310 A KR20190092310 A KR 20190092310A KR 1020190011912 A KR1020190011912 A KR 1020190011912A KR 20190011912 A KR20190011912 A KR 20190011912A KR 20190092310 A KR20190092310 A KR 20190092310A
Authority
KR
South Korea
Prior art keywords
layer
hard mask
mhm
mask layer
etching
Prior art date
Application number
KR1020190011912A
Other languages
English (en)
Other versions
KR102435643B1 (ko
Inventor
옌-티엔 루
카이-훙 유
앤드류 메츠
Original Assignee
도쿄엘렉트론가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 도쿄엘렉트론가부시키가이샤 filed Critical 도쿄엘렉트론가부시키가이샤
Publication of KR20190092310A publication Critical patent/KR20190092310A/ko
Application granted granted Critical
Publication of KR102435643B1 publication Critical patent/KR102435643B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32139—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31144—Etching the insulating layers by chemical or physical means using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0338—Process specially adapted to improve the resolution of the mask
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/02274—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition in the presence of a plasma [PECVD]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0332—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their composition, e.g. multilayer masks, materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0335—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by their behaviour during the process, e.g. soluble masks, redeposited masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0337—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H01L21/28556—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table by chemical means, e.g. CVD, LPCVD, PECVD, laser CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H01L21/31116—Etching inorganic layers by chemical means by dry-etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
    • H01L21/76811—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures involving multiple stacked pre-patterned masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76816—Aspects relating to the layout of the pattern or to the size of vias or trenches
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01044—Ruthenium [Ru]

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Plasma & Fusion (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Drying Of Semiconductors (AREA)

Abstract

마이크로전자 워크피스를 처리하기 위한 방법으로서, 마이크로전자 워크피스를 위한 기판 상의 하나 이상의 하부 층 위에 루테늄을 포함한 금속 하드 마스크 층(Ru MHM 층)을 형성하는 단계, 패터닝된 Ru MHM 층을 제공하도록 Ru MHM 층을 에칭하는 단계, 및 하나 이상의 하부 층의 일부를 보호할 마스크로서 패터닝된 Ru MHM 층을 사용하여 하나 이상의 하부 층을 에칭하는 단계를 포함하는 방법에 대한 실시예가 개시된다. 하나의 실시예에 대하여, Ru MHM 층은 95 퍼센트 이상의 루테늄(Ru)을 포함하는 재료이다. 또다른 실시예에 대하여, Ru MHM 층은 70 퍼센트 이상의 루테늄(Ru)을 포함하는 재료이다. 또한, Ru MHM 층은 바람직하게, SiN 하드 마스크 층과 같이, Ru MHM 층에 인접한 다음 하부 층에 관련하여 10 이상의 선택도를 갖는다.

Description

마이크로전자 워크피스의 처리를 위한 금속 하드 마스크 층{METAL HARD MASK LAYERS FOR PROCESSING OF MICROELECTRONIC WORKPIECES}
본 출원은, 2018년 1월 30일 출원되어 발명의 명칭이 “METAL HARD MASK LAYERS FOR PROCESSING OF MICROELECTRONIC WORKPIECES”인 미국 가특허 출원 번호 제62/624,031호의 우선권을 주장하며, 이는 그 전체가 참조에 의해 여기에 포함된다. 본 출원은 또한, 2018년 5월 1일 출원되어 발명의 명칭이 “METAL HARD MASK LAYERS FOR PROCESSING OF MICROELECTRONIC WORKPIECES”인 미국 가특허 출원 번호 제62/665,107호의 우선권을 주장하며, 이는 그 전체가 참조에 의해 여기에 포함된다.
본 개시는 마이크로전자 워크피스(microelectronic workpieces)를 처리하는 방법에 관한 것으로, 구체적으로 마이크로전자 워크피스 상에 패터닝된 구조물을 생성하는 방법에 관한 것이다.
마이크로전자 워크피스 내의 디바이스 형성은 통상적으로 기판 상에 다수의 재료 층의 형성, 패터닝, 및 제거에 관련된 일련의 제조 기술들을 수반한다. 현재 및 차세대 반도체 디바이스의 물리적 및 전기적 사항을 충족시키기 위해, 다양한 패터닝 프로세스에 대한 구조 무결성(integrity)을 유지하면서 피처(feature) 크기를 감소시키는 프로세스 흐름이 요구되고 있다.
마이크로전자 워크피스 상에 형성된 일부 디바이스에 대하여, 패터닝된 전도성 층에 의해 형성된 전도성 상호접속부에 도달하도록 하나 이상의 층에 비아가 형성된다. BEOL(back end of line) 에칭 프로세스를 사용하는 것과 같은 이 비아 형성에 대한 임계 치수(CD; Critical dimension)는 통상적으로 전자 디바이스가 적절하게 기능하게 하도록 정밀하게 제어되어야 한다. 비아 CD가 타겟 비아 CD보다 작다면, 비아는 금속배선(metallization) 프로세스 단계 동안 금속 또는 전도성 재료로 채우기가 어려울 것이다. 또한, 이 더 작은 비아에 형성된 금속 상호접속부의 저항이, 더 작은 금속 단면적 및 그의 전기적 특성에 미치는 영향으로 인해 증가할 것이다. 비아 CD가 타겟 비아 CD보다 더 크다면, 금속배선 후에 2개의 인접한 금속 상호접속부 사이에 단락 회로가 발생할 수 있으며, 이 단락 회로는 전자 디바이스의 고장을 초래할 가능성을 크게 할 것이다.
마이크로전자 워크피스에 대하여 패터닝된 구조물 내의 비아의 형성을 용이하게 하기 위해, 종래 프로세스 해결책은 에칭되지 않을 하부 층(underlying layer)의 부분을 덮을 패터닝된 마스크로서 금속 하드 마스크(MHM; metal hard mask) 층 및 하드 마스크(HM; hard mask) 층을 사용하여 왔다. 예를 들어, TiN이 MHM 층을 위한 재료로서 사용되었는데, 이는 SiN, SiO2, SiON, 또는 기타 유사한 재료와 같이 HM 층에 사용되는 통상의 재료에 비교하여, 에칭에 대해 더 높은 내성을 갖기 때문이다. 이 종래 프로세스 해결책의 경우, 패터닝된 구조물을 형성하기 위한 에칭 프로세스(예컨대, 듀얼 다마신 구조물을 형성하기 위한 BEOL 에칭) 동안 비아 CD를 더 잘 제어하도록 HM 층의 상부 상에 MHM 층이 형성된다. 그러나, 비아 형성을 포함하는 패터닝된 구조물의 형성을 위해 SiN HM 층을 개방시키기 위한 에칭 프로세스 동안 TiN MHM 층이 여전히 에칭되고 있다. TiN MHM 층의 이 원치않는 에칭은 타겟 비아 CD보다 더 큰 비아 CD를 초래할 수 있고, 열악한 LCDU(local critical dimension uniformity)를 초래할 수 있다.
종래의 해결책은 통상적으로 SiN HM 층 위에 형성되는 MHM 층으로서 TiN을 사용한다. 그러나, SiN HM 층에서 비아가 또한 개방될 수 있도록 비아 개방 단계에서 TiN MHM 층이 개방될 때, 이 에칭에 사용되는 통상의 화학(예컨대, Cl2 및 Ar을 포함하는 에칭 화학)은 또한 SiN HM 층도 에칭할 것이며, 도 1a 및 도 1b(종래 기술)에 도시된 바와 같이 SiN HM 층 안으로 가우징(gouging)을 형성할 것이다. 또한, 예를 들어 RIE(reactive ion etch) 래그의 편차(variation)와 같은 에칭 프로세스에서의 편차로 인해, 가우징 레벨은 통상적으로 상이한 위치에서 달라진다. 더 치밀한 패턴은 보통 더 낮은 가우징 레벨을 가지며, 덜 치밀한 패턴은 보통 더 높은 가우징 레벨을 갖는다. 상이한 가우징 레벨은 또한, HM 층, ULK(ultra-low dielectric constant(k)) 층, Blok(barrier low dielectric(k)) 층, 및/또는 기타 층에 대한 에칭 단계와 같이 하부 층을 에칭하는데 사용되는 에칭 단계 후에 상이한 비아 CD가 형성되게 할 것이다. 결국, 금속(M) 층과 같은 하부 전도성 층에의 컨택 비아에 대한 최종 비아 CD는 서로 상당히 상이할 것이다.
이제 도 1a(종래 기술)을 보면, MHM 층으로서 TiN 층(104)을 그리고 HM 층으로서 SiN 층(106)을 포함하는 마이크로전자 워크피스 상에 형성된 복수의 층에 대하여 실시예(100)가 도시되어 있다. 이 2개의 층(104/106) 아래의 다른 층은, ULK 층과 같은 유전체 층(108), Blok 층(110), 및 추가의 유전체 층(112)을 포함한다. 금속(M) 전도성 영역과 같은 전도성 영역(114)이 유전체 층(112) 내에 형성되었다. MHM 개방 프로세스의 일부로서 산화물(SiO2) 층(102)이 TiN 층(104) 위에 형성되어 패터닝되었다.
도 1b(종래 기술)는 전도성 영역(114) 위에 수직으로 TiN MHM 층(104) 내의 비아를 개방시키기 위하여 TiN MHM 층(104)의 일부를 제거하도록 에칭 프로세스가 사용된 후의 예시적인 실시예(120)이다. TiN MHM 층(104) 내의 이 비아는 SiN 층(106)까지 아래로 연장한다. 그러나, 이 비아 형성을 위한 에칭 프로세스는 상기에 나타낸 대로 아래의 SiN 층(106) 내에 가우지(gauge)(122)를 남길 수 있으며, 이 가우지(222)로 인해 SiN 층(106)은 마이크로전자 워크피스에 대한 기판에 걸쳐 형성된 다른 비아의 경우보다 더 얇아진다. 또한, 가우징의 양은, 예를 들어 RIE 래그의 편차와 같은 에칭 프로세스에서의 편차로 인해, 상이한 비아에 걸쳐 다를 수 있다.
종래의 해결책에서 MHM 재료로서 TiN의 이러한 사용으로 인한 또다른 문제는, HM 층, ULK 층, Blok 층, 및/또는 기타 하부 층에의 에칭과 같은, 하부 층에 대한 후속 에칭 프로세스 단계 동안, TiN MHM 층이 종종 침식된다는(eroded) 것이다. 여기에 기재된 바와 같이, 이들 층을 개방시키는데 사용되는 화학은 또한 TiN MHM 층을 에칭하는 경향이 있다. 예를 들어, 도 2a 내지 도 2c에 도시된 바와 같이, 하부 층의 이 에칭 동안, 측방향 에칭이 TiN MHM 층 안으로 일어날 수 있고, TiN MHM 층의 상부 부분도 또한 소비될 수 있다. 이 원치않는 에칭은 비아 CD를 타겟 CD 값보다 더 크게 할 것이다. 원치않는 더 큰 CD 값은 이어서 금속(M) 컨택에 관련하여 단락 회로를 생성할 수 있고 그리고/또는 하부 층(예컨대, ULK 층)에 더 왜곡된 비아 프로파일을 초래할 수 있다. 또한, TiN MHM 층의 이 측방향 에칭으로부터 비아 및 트렌치 에칭 동안 TiN 잔여물이 통상적으로 생성될 것이고, 이 잔여물은 비아 개구 프로세스와 연관된 수율 및 마이크로전자 워크피스 상에 형성된 결과적인 전자 디바이스에 악영향을 미칠 수 있다.
이제 도 2a(종래 기술)를 보면, 마이크로전자 워크피스 상에 형성된 복수의 층에 대하여 실시예(200)가 도시되어 있다. 도 1a 및 도 1b(종래 기술)에서와 같이, 복수의 층은 MHM 층으로서 TiN 층(104)을 포함하며, 이는 HM 층으로서의 SiN 층(106) 위에 형성되었다. 다른 층은 ULK 층과 같은 유전체 층(108), Blok 층(110), 및 유전체 층(112)을 포함한다. 또한, 유기 평탄화 층(OPL; organic planarization layer) 층(146)이 도 1b(종래 기술)에 도시된 구조물 위에 보호 층으로서 형성되었고, 실리콘 ARC(anti-reflective coating) 층(144) 및 PR(photoresist) 층(142)이 OPL 층(146) 위에 형성되어 패터닝되었다.
도 2b(종래 기술)는 전도성 영역(114) 위에 수직으로 OPL 층(146) 내에 SiN 층(106)까지 아래로 비아를 개방시키도록 에칭 프로세스가 사용된 후의 예시적인 실시예(220)이다. 이 비아 형성은 아래의 SiN 층(106) 내의 가우지(122)를 노출시킨다.
도 2c(종래 기술)는 전도성 영역(114) 위에 형성된 비아 내의 SiN 층(106)을 제거하도록 부가의 에칭 프로세스가 사용된 후의 예시적인 실시예(240)이다. MHM 층으로서 사용되는 TiN 층(104)은 종종 이 부가의 에칭 프로세스의 일부로서 침식된다. TiN MHM 층(104)에서의 이 침식(184) 및 산화물 층(102)에서의 마찬가지의 침식(182)은 비아에 대하여 원하는 타겟 CD보다 더 큰 임계 치수(CD)(188)를 초래한다. 또한, SiN 층(106) 내의 가우징(122)은 또한 유전체 층(112) 내의 가우징(186)을 초래할 것이다. 또한, 기판에 걸쳐 상이한 비아에 대한 SiN 층(106) 내의 가우징(122)의 레벨 차이는 또한, 이 상이한 비아에 대하여 유전체 층(112) 내의 가우징(186)의 상이한 레벨을 초래할 것이다. 결국, CD 편차 및 가우징 편차는 추후에 전도성 영역(114)까지 아래로 형성되는 비아에 대하여 CD의 바람직하지 못한 편차로 이어지며, 이 바람직하지 못한 편차는 제조되고 있는 마이크로전자 워크피스 내에 형성된 최종 전자 디바이스에 결함 및 성능 문제를 초래할 수 있다.
아래의 패터닝된 전도성 층과 같은 하부 층에의 비아 형성을 포함하는 패터닝된 구조물의 형성에 있어서 임계 치수(CD)를 더 잘 제어하도록 금속 하드 마스크(MHM) 층에 대하여 새로운 재료를 사용하는 실시예가 여기에 기재된다. 이 새로운 재료는 루테늄(Ru)이며, Ru MHM 층은 Ru 및/또는 여기에 기재된 프로세스 단계에 관련하여 루테늄(Ru)과 유사한 특성을 갖는 루테늄(Ru) 함유 재료를 사용하여 구현될 수 있다. 또한, 여기에 기재된 프로세스 단계에 관련하여 루테늄(Ru)과 유사한 특성을 갖는 다른 금속 또는 금속 함유 재료도 또한 사용될 수 있다. 하나의 실시예에서, 마이크로전자 워크피스의 제조에 대하여, 하부 층을 통해 비아를 형성하기 위한 에칭 프로세스와 같은 에칭 프로세스 동안 하부 층의 일부를 보호할 패터닝된 마스크 층으로서 Ru MHM 층이 TiN MHM 층을 교체하도록 사용될 수 있다. 상이하거나 추가적인 특징, 변형, 및 실시예가 또한 구현될 수 있고, 관련 시스템 및 방법도 이용될 수 있다.
하나의 실시예에 대하여, 마이크로전자 워크피스를 처리하는 방법으로서, 마이크로전자 워크피스의 일부인 기판 상의 하나 이상의 하부 층 위에 루테늄을 포함하는 금속 하드 마스크 층(Ru MHM 층)을 형성하는 단계, 패터닝된 Ru MHM 층을 제공하도록 Ru MHM 층을 에칭하는 단계, 및 하나 이상의 하부 층의 일부를 보호할 마스크로서 패터닝된 Ru MHM 층을 사용하여 하나 이상의 하부 층을 에칭하는 단계를 포함하는, 마이크로전자 워크피스를 처리하는 방법이 개시된다.
추가의 실시예에서, Ru MHM 층은 95 퍼센트 이상의 루테늄(Ru)을 포함하는 재료이다. 부가의 실시예에서, Ru MHM 층은 70 퍼센트 이상의 루테늄(Ru)을 포함하는 재료이다.
추가의 실시예에서, Ru MHM 층은 Ru MHM 층에 인접한 다음 하부 층에 관련하여 10 이상의 선택도를 갖는다. 부가의 실시예에서, 다음 하부 층은 SiN 층을 포함한다. 또 부가의 실시예에서, Ru MHM 층은 Ru MHM 층에 인접한 다음 하부 층에 관련하여 5 이상의 선택도를 갖는다.
추가의 실시예에서, Ru MHM 층의 에칭은, O2 및 Cl2를 포함한 플라즈마를 사용하여 플라즈마 에칭 프로세스를 수행하는 것을 포함한다. 부가의 실시예에서, 하나 이상의 하부 층의 에칭은, N2, Ar 및 CF4를 포함한 플라즈마를 사용하여 플라즈마 에칭 프로세스를 수행하는 것을 포함한다. 또 부가의 실시예에서, 하나 이상의 하부 층은 ULK(ultra-low dielectric constant) 층을 포함한다.
추가의 실시예에서, 하나 이상의 하부 층의 에칭은, 비아를 형성하는 것을 포함한다. 부가의 실시예에서, 형성 및 에칭은, 비아에 대하여 임계 치수(CD) 타겟 파라미터가 충족됨을 보장하도록 제어된다. 부가의 실시예에서, 비아는 패터닝된 전도성 층에 도달하도록 형성된다. 또 부가의 실시예에서, 방법은 또한, 비아를 채우도록 하나 이상의 금속배선(metallization) 단계를 수행하는 단계를 포함한다.
추가의 실시예에서, 하나 이상의 하부 층은 하드 마스크(HM) 층을 포함한다. 부가의 실시예에서, Ru MHM 층은 HM 층의 상부 상에 형성된다. 또 부가의 실시예에서, HM 층은 SiN, SiO2, 또는 SiON 중의 적어도 하나를 포함한다.
추가의 실시예에서, 패터닝된 Ru MHM 층 위에 보호 층이 형성된다. 부가의 실시예에서, 보호 층은 유기 평탄화 층(OPL)을 포함한다.
추가의 실시예에서, Ru MHM 층의 형성은 하나 이상의 퇴적 단계를 포함한다. 부가의 실시예에서, 하나 이상의 퇴적 단계는 플라즈마 퇴적 단계를 포함한다.
첨부 도면과 함께 취한 다음의 설명을 참조함으로써 본 발명 및 이의 이점의 보다 완전한 이해를 얻을 수 있으며, 유사한 참조 번호는 유사한 특징을 나타낸다. 그러나, 첨부 도면은 단지 개시된 개념의 예시적인 실시예를 예시한 것 뿐이며, 따라서 범위를 한정하는 것으로 간주되어서는 안 된다는 것을 유의하여야 할 것이고, 개시된 개념에 대하여 다른 동등하게 효과적인 실시예를 인정할 수 있다.
도 1a 및 도 1b(종래 기술)는 HM 층에 도달하도록 MHM 층 내에 개구가 형성되는 종래의 프로세스 흐름에 대한 예시적인 실시예를 제공한다.
도 2a 내지 도 2c(종래 기술)는 MHM 층 및 HM 층 아래의 층 안으로 비아가 형성되며 MHM 층의 측방향 침식을 야기하는 종래의 프로세스 흐름에 대한 예시적인 실시예를 제공한다.
도 3a 및 도 3b는 HM 층에 도달하도록 MHM 층 내의 개구의 형성 동안 루테늄(Ru) 또는 Ru를 포함하는 재료가 MHM 층으로서 사용되는 프로세스 흐름에 대한 예시적인 실시예를 제공한다.
도 4a 내지 도 4c는 MHM 층 및 HM 층을 통해 하부 층 안으로 비아의 형성 동안 Ru 또는 Ru를 포함하는 재료가 MHM 층으로서 사용되는 프로세스 흐름에 대한 예시적인 실시예를 제공한다.
도 5는 Ru 또는 Ru를 포함하는 재료가 하나 이상의 하부 층을 보호할 마스크 층으로서 사용되는 예시적인 실시예의 프로세스 도면이다.
도 6은 여기에 기재된 실시예에 대하여 프로세싱 챔버로서 사용될 수 있는 플라즈마 프로세싱 장치와 같은 워크피스 제조 시스템에 대한 예시적인 실시예의 블록도이다.
하부 층(예컨대, ULK(ultra-low dielectric constant) 층)에서의 비아 임계 치수(CD)를 더 잘 제어하기 위해, 여기에 개시된 실시예는 SiN, SiO2, SiON, 또는 유사 재료를 포함하는 종래의 하드 마스크(HM) 층과 같은 기판의 하나 이상의 하부 층 상에 퇴적되는 금속 하드 마스크(MHM) 층에 대한 새로운 재료로서 루테늄(Ru)을 도입한다. Ru MHM 층은 Ru 및/또는 여기에 기재된 프로세스 단계에 관련하여 루테늄(Ru)과 유사한 특성을 갖는 Ru 함유 재료를 사용하여 구현될 수 있다. Ru MHM 층은 종래의 TiN MHM 층에 비교하여 더 높은 내에칭성을 갖는데, Ru는 HM 층 아래의 통상의 층을 에칭하는데 사용되는 통상의 에칭 화학(예컨대, N2, Ar, 및 CF4 플라즈마 화학)에 의해 에칭되지 않거나 미미하게 에칭되기 때문이다. 이러한 통상의 하부 층은 ULK 층 및 Blok 층을 포함한다. Ru는 오로지, 예를 들어 RuO4를 형성하도록 Cl2 화학을 이용해 O2를 사용함으로써, 효과적으로 에칭된다. 따라서, Ru는 표준 BEOL 에칭 프로세스와 같은 표준 에칭 프로세스 동안 침식되지 않으며, Ru MHM 층은 그의 원래 프로파일 및 두께를 유지할 것이다. 이렇게 Ru MHM 층을 사용하여 침식이 없으면, 비아와 같은 패터닝된 구조물의 형성에서 CD의 더 나은 제어를 가능하게 한다.
여기에 기재된 Ru MHM 층 기술은 BEOL 통합 플로우와 같은 현행 에칭 프로세스에 적용될 수 있다. 개시된 실시예는 또한, 에칭 단독 해결책 대신에 퇴적-에칭-결합된 해결책이 사용되는 경우에 경험되는 비아 CD 왜곡 및 RIE 래그의 문제에도 효과적으로 대처한다. Ru MHM 층은 습식 세척 또는 표면 에칭 및 세척에 의해 엑스시추로(ex-situ) 제거될 수 있다. 또한, Ru 층은 또한 Ru 에칭 화학을 이용해 비아 형성에 사용된 동일한 에칭 챔버에서 인시추로(in-situ) 제거될 수도 있다.
종래의 해결책과는 대조적으로, Ru MHM 층을 사용하는, 여기에 기재된 실시예는 종래 MHM 해결책 이상으로 상당한 이점을 제공한다. Ru MHM 층이 Cl2과 함께 O2에 의해서만 효과적으로 에칭되고 이 화학은 HM 층에 대한 통상의 하드 마스크 층(예컨대, SiN, SiO2, SiON, 또는 유사 재료를 사용하는 하드 마스크 층)에 대해 높은 선택도를 갖기 때문에, Ru MHM 층 내에 비아를 개방시키는데 사용되는 에칭 프로세스 단계는 이 아래의 HM 층 안으로의 가우징 없이 아래의 HM 층 상에서 보다 잘 정지할 수 있다. 따라서, 도 3a 및 도 3b에 도시된 바와 같이, 만약 있다면 매우 적은 가우징이 HM 층 안으로 발생할 것이고, 다음의 에칭 단계에 대하여 종래 해결책에서 경험한 RIE 래그 문제가 보다 효과적으로 억제될 수 있다. 또한, Ru MHM 층의 높은 내에칭성은 Ru MHM 층이 추가의 하부 층(예컨대, ULK 층, Blok 층, 및/또는 기타 하부 층)에 대한 다음 에칭 단계 동안 침식되지 않게 해준다.
따라서 개시된 실시예에서 알 수 있듯이, Ru는 도 4a 내지 도 4c에 도시된 바와 같이 비아 CD를 원하는 또는 타겟 파라미터로 유지하기 위하여 MHM 층으로서 사용하기에 유리한 재료를 제공한다. 비아 형성 및 트렌치 에칭 프로세스 동안 비아에 생성된 Ru 불순물이 없기 때문에, 비아 개방 프로세스의 수율도 또한 더 안정적으로 될 것이다.
Ru MHM 층을 사용하는 개시된 실시예의 이점은 다음을 포함하지만 이에 한정되는 것은 아니다: (1) RIE 래그를 효과적으로 없앰(예컨대, SiN, SiO2, SiON, 또는 기타 유사한 재료를 포함할 수 있는 HM 층에 가우징이 거의 없거나 아예 없음); (2) 비아 CD의 보다 나은 제어(예컨대, 비아 및 트렌치 에칭 단계 동안 Ru MHM 층의 침식이 없음); (3) 비아 개방 프로세스의 수율을 보장하도록 도움(예컨대, 비아 형성 및 트렌치 에칭 단계 동안 생성된 Ru 잔여물이 없음); 및 (4) Ru 퇴적 챔버의 응용을 확장시킴(예컨대, Ru MHM 층의 형성을 위해 Ru 퇴적 툴의 사용 증가).
도 3a 및 도 3b와 도 4a 내지 도 4c로 돌아가 보면, 하부 층을 보호하고 CD 제어를 개선하도록 Ru MHM 층이 사용되는 비아의 형성을 위한 프로세스 단계가 도시되어 있다.
하나의 개시된 실시예에 대하여, SiN HM 층과 같은 HM 층 위에 MHM 층으로서 Ru 층이 형성된다. 하나의 실시예에 대하여, Ru 층은 플라즈마 퇴적 프로세스 단계를 포함하는 하나 이상의 퇴적 단계를 사용하여 형성된다. SiN HM 층 위에 SiO2 층이 또한 형성되고 Ru MHM 층의 일부를 노출시키도록 개방될 수 있다. Ru 층은, 도 3a 및 도 3b에 도시된 바와 같이 SiN HM 안으로의 가우징 없이, 예를 들어 Cl2와 함께 O2 플라즈마에 의해 에칭된다. 하나 이상의 에칭 프로세스 단계를 사용하여 Ru MHM 층에 패턴을 형성하기 위한 Ru 개방 후에, 추가의 층이 퇴적될 수 있다. 도 4a 내지 도 4c에 도시된 바와 같이, 이들 층은 예를 들어 보호 층으로서의 OPL 층, 실리콘 ARC 층(SiARC) 및 PR 층을 포함할 수 있고, 이들은 Ru MHM 층 및 SiN HM 층의 상부 상에 스핀온 코팅에 의해 퇴적된다.
PR 층이 현상되었으면, SiARC 층 및 OPL이 SiN HM 층에 비아를 형성하도록 에칭된다. SiN HM 층 아래의 층에 비아를 형성하도록 SiN HM 층이 에칭될 때, 도 4a 내지 도 4c에 도시된 바와 같이 이 아래의 층(예컨대, ULK 층)은 가우징될 수 있고 Ru MHM 층 위의 SiO2 층은 침식될 수 있다. 그러나, TiN MHM 층을 사용하는 종래 해결책과는 달리, Ru MHM 층은 도 4a 내지 도 4c에도 도시된 바와 같이 침식되지 않는다. 이렇게 Ru MHM 층에 침식이 없는 것으로 인해, 여기에 기재된 바와 같이 비아 CD의 더 정밀한 제어 및 다른 이점이 가능하다.
SiN HM 층 아래의 층도 또한 에칭될 수 있다. 예를 들어, ULK 층은 Blok 층과 같은 하부 층에 비아를 형성하도록 개방될 수 있다. 또한, 비아 형성은 하부 층(예컨대, Blok 층)에서 정지되거나 아니면 그 층 안으로 가우징되는 것이 가능하다. 그 후에, HM 층 및 MHM 층이 노출될 수 있도록, 중간 층(예컨대, OPL)이 제거될 수 있다(예컨대, 애싱 단계).
도 4a 내지 도 4c에 도시된 실시예에 대하여, 부가의 비아 에칭 프로세스 단계가 OPL 애싱 단계 전에 포함될 수 있다. 예를 들어, SiN HM 층의 노출된 부분은 아래의 ULK 층을 드러내도록 에칭 제거될 수 있다. SiN HM 층의 이 노출된 부분의 제거 후에, ULK 층은 원하는 비아 높이에 대하여 에칭될 수 있다. 아래의 Blok 층도 또한 SiN HM 층 및 ULK 층의 에칭 동안 완전히 개방될 수 있다. 그렇지 않은 경우, Blok 층을 통해 아래의 패터닝된 전도성 층(예컨대, 금속 층)까지 비아를 완전히 개방시키도록 추가의 Blok 에칭 단계가 또한 사용될 수 있다.
비아 형성이 완료되었으면, 예를 들어, 비아가 금속(M) 층 또는 다른 전도성 층 상에 안착하는 곳에, 비아 바닥 및 측벽으로부터 잔여물 제거를 위해 에칭후 트리트먼트(PET; post etch treatment)가 사용될 수 있다. PET 단계 후에, HM 층 및 MHM 층의 남은 부분이 엑스시추 또는 인시추 방법에 의해 제거된다. 형성된 비아 내의 추후 금속 채움을 위해 마이크로전자 워크피스도 또한 지속적으로 처리될 수 있다. 비아 내의 이 금속 채움을 제공하도록 하나 이상의 금속배선 프로세스 단계가 사용될 수 있다. 다른 변형도 또한 구현될 수 있다.
이제 도 3a를 보면, HM 층으로서의 SiN 층(106) 위에 형성된 MHM 층으로서의 Ru 층(302)을 포함하는 마이크로전자 워크피스 상에 형성된 복수의 층에 대한 실시예(300)가 도시되어 있다. 복수의 층은 또한, 울트라 로우 유전체(k) 층과 같은 유전체 층(108), Blok(barrier low dielectric (k)) 층(110), 및 유전체 층(112)을 포함한다. 금속(M) 전도성 영역과 같은 전도성 영역(114)이 유전체 층(112) 내에 형성되었다. 산화물(SiO2) 층(102)이 HM 개방 프로세스의 일부로서 Ru MHM 층(302) 위에 형성되어 패터닝되었다.
도 3b는 Ru MHM 층(302)의 일부를 제거하고 전도성 영역(114) 위의 Ru MHM 층(302) 내에 SiN 층(106)까지 아래로 비아를 개방시키도록 에칭 프로세스가 사용된 후의 예시적인 실시예(320)이다. 종래 해결책과는 달리, Ru MHM 층(302)을 통한 이 비아 형성은, Ru MHM 층이 SiN 층(106)에 대해 더 높은 선택도를 갖기 때문에 가우징된 영역을 남기지 않는다. 복수의 비아에 걸친 영역(304)은 동일 레벨로 유지된다. 또한, Ru MHM 층(302)은 산소계 에칭 레시피에 의해 에칭될 수 있다.
이제 도 4a를 보면, 마이크로전자 워크피스 상에 형성된 복수의 층에 대한 실시예(400)가 도시되어 있다. 도 3a 및 도 3b에서와 같이, 복수의 층은 MHM 층으로서 Ru 층(302)을 포함하며, 이는 HM 층으로서 SiN 층(106) 위에 형성되었다. 층은 또한, 울트라 로우 유전체(k) 층과 같은 유전체 층(108), Blok 층(110), 및 유전체 층(112)을 포함한다. 또한, OPL 층(146)이 보호 층으로서 도 3b에 도시된 구조물 위에 형성되었고, 실리콘 ARC 층(144) 및 PR 층(142)이 OPL 층(146) 위에 형성되어 패터닝되었다.
도 4b는 전도성 영역(114) 위의 OPL 층(146) 내에 SiN 층(106)까지 아래로 비아를 개방시키도록 에칭 프로세스가 사용된 후의 예시적인 실시예(420)이다. 이 비아 형성은 아래의 SiN 층(106)까지 영역(304)을 노출시킨다.
도 4c는 전도성 영역(114) 위에 형성된 비아 내의 SiN 층(106)을 제거하도록 부가의 에칭 프로세스가 사용된 후의 예시적인 실시예(440)이다. 종래 해결책과는 달리, 이 부가의 에칭 프로세스의 일부로서 Ru MHM 층(302)이 침식되지 않는다. 산화물 층(102)에 여전히 침식(182)이 존재하더라도, Ru MHM 층(302)에는 침식이 없기 때문에 SiN 층(106)을 통해 형성된 비아에 대하여 임계 치수(CD)(404)의 개선된 제어를 유도한다. 또한, 유전체 층(108) 내의 가우징(402)이 더 잘 제어되거나 없을 수 있고, 임의의 가우징(402)이 또한 마이크로전자 워크피스에 대한 기판에 걸쳐 상이한 비아에 관련하여 보다 일관적일 것이다. 이 일관성은 전도성 영역(114)까지 아래로 추후에 형성된 비아에 대하여 일관된 CD로 이어지며, 그리하여 제조되고 있는 마이크로전자 워크피스 내에 형성된 최종 전자 디바이스의 성능을 개선한다.
도 5는 에칭 프로세스 동안 하나 이상의 하부 층을 보호할 MHM 층으로서 Ru를 포함하는 재료 층이 형성되어 사용되는 예시적인 실시예(500)의 프로세스 도면이다. 블록 502에서, 마이크로전자 워크피스에 대한 기판 상에 하나 이상의 층이 형성된다. 블록 504에서, Ru를 포함하는 층이 MHM 층으로서 하나 이상의 층 위에 형성된다. 블록 506에서, Ru MHM 층은 패터닝된 Ru MHM 층 아래에 놓이는 하나 이상의 층 위에 패터닝된 Ru MHM 층을 형성하도록 에칭된다. 블록 508에서, 그 다음, 부가의 에칭 프로세스 동안 하나 이상의 하부 층을 보호할 마스크로서 패터닝된 Ru MHM 층을 사용하여 하나 이상의 하부 층이 에칭된다. Ru MHM 층은 SiN 층에 대해 개선된 선택도를 가지며, 이는 Ru MHM 층을 통해 형성된 비아에 관련하여 SiN 층 내의 가우징 및 관련 편차의 감소 또는 제거를 가능하게 하기 때문에, Ru MHM 층은 하부 층이 SiN 층인 곳에 특히 유용하다.
Ru MHM 층에 관련하여, 층은 Ru로부터 제조될 수 있거나 Ru를 함유하는 재료로부터 제조될 수 있다. 하나의 예시적인 실시예에 대하여, Ru MHM 층은 95 퍼센트 이상의 Ru를 포함하는 재료이다. 또다른 예시적인 실시예에 대하여, Ru MHM 층은 70 퍼센트 이상의 루테늄(Ru)을 포함하는 재료이다. 또한, 여기에 기재된 실시예에 대한 Ru MHM 층은 바람직하게 적어도 10 이상의, 다음 하부 층에 대한 선택도를 갖는다. 그리하여, Ru MHM 층에 관련한 에칭 속도는 선택된 에칭 화학 및 프로세스에 대하여 다음 하부 층에 대한 에칭 속도보다 적어도 10배 이상일 것이다. 하나의 예로서, Ru MHM 층에 대한 에칭 속도는 Ru MHM 층에 인접한 다음 아래에 있는 HM 층보다 적어도 10배 더 크다. 다른 실시예에 대하여, Ru MHM 층은 하나 이상의 하부 층에 관련하여 적어도 5 이상의, 다음 하부 층에 대한 선택도를 갖는다. 하나의 부가의 예로서, 인접한 다음 하부 층으로서 SiN HM 층이 사용되고, O2 에칭 화학, 예컨대 Cl2와 함께 O2 에칭 화학이 사용된다. 다른 변형도 또한 구현될 수 있다.
상기에 기재된 실시예는 Ru MHM 층에 중점을 두었지만, 상기에 열거된 이점을 제공할 다른 금속 재료로 또한, 종래 해결책(예컨대, TiN)에 사용된 재료 대신에 MHM 층을 구현하도록 사용될 수 있다.
여기에 기재된 재료 층을 형성하도록 하나 이상의 퇴적 프로세스가 사용될 수 있다는 것을 유의하여아 한다. 예를 들어, 하나 이상의 퇴적은 화학적 기상 증착(CVD; chemical vapor deposition), 플라즈마 강화 CVD(PECVD; plasma enhanced CVD), 물리적 기상 증착(PVD; physical vapor deposition), 원자층 증착(ALD; atomic layer deposition), 및/또는 다른 퇴적 프로세스를 사용하여 구현될 수 있다. 플라즈마 퇴적 프로세스에 대하여, 다양한 압력, 전력, 유량 및 온도 조건에서 하나 이상의 희석 가스(예컨대, 아르곤, 질소 등)와 함께 탄화수소, 플루오로카본, 또는 탄화수소를 함유하는 질소를 포함하지만 이에 한정되는 것은 아닌 전구체 가스 혼합물이 사용될 수 있다. PR 층에 관련한 리소그래피 프로세스는 광학 리소그래피, EUV(extreme ultra-violet) 리소그래피, 및/또는 다른 리소그래피 프로세스를 사용하여 구현될 수 있다. 에칭 프로세스는 플라즈마 에칭 프로세스, 방전 에칭 프로세스, 및/또는 다른 원하는 에칭 프로세스를 사용하여 구현될 수 있다. 예를 들어, 플라즈마 에칭 프로세스는 플루오로카본, 산소, 질소, 수소, 아르곤, 및/또는 다른 가스를 함유한 플라즈마를 사용하여 구현될 수 있다. 또한, 프로세스 단계에 대한 동작 변수는 비아 형성 동안 비아에 대한 CD 타겟 파라미터가 달성됨을 보장하도록 제어될 수 있다. 동작 변수는 예를 들어 챔버 온도, 챔버 압력, 가스 유량, 플라즈마 생성에 있어서 전극 어셈블리에 적용된 주파수 및/또는 전력, 및/또는 프로세싱 단계에 대한 다른 동작 변수를 포함할 수 있다. 여기에 기재된 기술을 여전히 활용하면서 변형이 또한 구현될 수 있다.
예시적인 플라즈마 에칭 프로세싱 시스템에 대한 실시예(600)가 도 6에 관련하여 기재된다. 그러나, 여기에 기재된 기술은 광범위한 에칭 프로세싱 시스템으로 이용될 수 있고 실시예(600)는 단지 하나의 예시적인 실시예일 뿐이라는 것을 유의하여야 한다.
도 6은 여기에 기재된 실시예에 대하여 에칭 챔버로서 사용될 수 있는 플라즈마 프로세싱 장치와 같은, 워크피스 제조 시스템에 대한 예시적인 실시예(600)의 블록도이다. 보다 구체적으로, 도 6은 여기에 기재된 프로세싱 기술을 구현하는데 사용될 수 있는, 단지 설명을 위한 목적으로 플라즈마 프로세싱 장치에 대한 하나의 예시적인 실시예를 예시한다. 다른 플라즈마 프로세스 시스템 및 다른 에칭 프로세스 시스템이 여기에 기재된 기술을 동등하게 구현할 수 있다는 것을 알아야 할 것이다. 도 6의 예시적인 실시예(600)에 대하여, 마이크로전자 워크피스에 대한 에칭 챔버를 제공하는 프로세스 공간(PS; process space)을 포함하는 용량 결합형 플라즈마 프로세싱 장치에 대한 개략 단면도가 제공된다. 예를 들어 유도 결합형 플라즈마 프로세싱 장치, 마이크로파 플라즈마 프로세싱 장치 등을 포함하지만 이에 한정되는 것은 아닌, 대안의 플라즈마 프로세스 장치가 또한 이용될 수 있다. 용량 결합형 플라즈마 프로세싱 장치는, 이러한 장치의 전극 간격이 플라즈마 공간의 국부 영역에의 유리한 가스 제어를 가능하게 하며 따라서 기판 상의 국부화된 플라즈마 프로세싱을 제공하므로, 특히 적합할 수 있다.
플라즈마 프로세싱 장치(600)는, 애싱, 에칭, 퇴적, 세척, 플라즈마 중합, 플라즈마 강화 화학적 기상 증착(PECVD), 원자층 증착(ALD) 등을 포함하는 복수의 동작을 위해 사용될 수 있다. 플라즈마 프로세싱 장치(600)의 구조는 잘 알려져 있으며, 여기에 제공되는 특정 구조는 단지 예시적인 것이다. 플라즈마 프로세싱은 알루미늄 또는 스테인리스 스틸과 같은 금속으로 제조된 진공 챔버일 수 있는 프로세싱 챔버(601) 내에서 실행될 수 있다. 프로세싱 챔버(601)는 플라즈마 생성을 위한 프로세스 공간(PS)을 제공하는 프로세싱 용기(processing vessel)를 정의한다. 프로세싱 용기의 내벽은 알루미나, 이트리아, 또는 다른 보호제로 코팅될 수 있다. 프로세싱 용기는 형상이 원통형일 수 있거나 다른 기하학적 구성을 가질 수 있다.
프로세싱 챔버(601) 내의 더 낮은 중심 영역에서, 서셉터(612)(디스크 형상일 수 있음)가 장착 테이블로서 작용할 수 있으며, 그 위에 예를 들어 처리될 기판(602)(예컨대, 반도체 웨이퍼)이 장착될 수 있다. 기판(602)은 로딩/언로딩 포트 및 게이트 밸브를 통해 프로세싱 챔버(601) 안으로 이동될 수 있다. 서셉터(612)는 그 위에 기판(602)을 장착하기 위한 장착 테이블로서 동작하는 제2 전극의 예로서 하부 전극 어셈블리(620)의 일부를 형성한다. 서셉터(612)는 예컨대 알루미늄 합금으로 형성될 수 있다. 서셉터(612)는 그 위에 기판(602)을 홀딩하기 위한 정전 척(하부 전극 어셈블리의 일부로서)를 구비한다. 정전 척은 전극(635)을 구비한다. 전극(635)은 도시되지 않은 직류(DC) 전원에 전기적으로 연결된다. 정적 척은 DC 전원으로부터 DC 전압이 전극(635)에 인가될 때 생성되는 정전기력을 통해 기판(602)을 그에 끌어당긴다. 서셉터(612)는 매칭 유닛을 통해 고주파수 전원과 전기적으로 연결될 수 있다. 다른 실시예 및 프로세싱 챔버에 대하여, 둘 이상의 전원이 사용되어 전극(635) 및/또는 프로세싱 챔버 내의 다른 전극에 연결될 수 있다. 이 고주파수 전원(제2 전원)은 예를 들어 2 MHz(메가헤르츠) 내지 20 MHz 범위의 고주파수 전압을 출력할 수 있다. 고주파수 바이어스 전력을 인가함으로써 프로세싱 챔버(601)에서 생성된 플라즈마에서의 이온을 기판(602)으로 끌리게 한다. 포커스 링 어셈블리(638)가 정전 척을 둘러싸도록 서셉터(612)의 상부 표면 상에 제공된다.
가스 배기 유닛으로 이어지는 하나 이상의 배기 포트(도시되지 않음)를 통해 배기 경로(633)가 형성될 수 있다. 가스 배기 유닛은 프로세싱 챔버(601) 내의 플라즈마 프로세싱 공간을 원하는 진공 조건으로 펌핑하도록 구성된 터보 분자 펌프와 같은 진공 펌프를 포함할 수 있다. 가스 배기 유닛은 프로세싱 챔버(601)의 안을 배기시킴으로써 그의 내부 압력을 원하는 진공도로 감압한다.
상부 전극 어셈블리(670)는 제1 전극의 예이며, 하부 전극 어셈블리(620)와 평행하게 마주하도록 하부 전극 어셈블리(620) 수직 위에 위치되어 있다. 플라즈마 생성 공간 또는 프로세스 공간(PS)은 하부 전극 어셈블리(620)와 상부 전극 어셈블리(670) 사이에 정의된다. 상부 전극 어셈블리(670)는 디스크 형상을 갖는 내측 상부 전극(671) 및 고리형일 수 있으며 내측 상부 전극(671)의 원주를 둘러싸는 외측 상부 전극을 포함한다. 내측 상부 전극(671)은 또한, 하부 전극 어셈블리(620) 상에 장착된 기판(602) 위의 프로세스 공간(PS) 안으로 특정 양의 프로세싱 가스를 주입하기 위한 프로세싱 가스 입구로도 기능한다. 상부 전극 어셈블리(670)는 그에 의해 샤워헤드를 형성한다. 보다 구체적으로, 내측 상부 전극(671)은 가스 주입 개구(682)를 포함한다.
상부 전극 어셈블리(670)는 하나 이상의 버퍼 챔버(들)(689A, 689B, 및 689C)를 포함할 수 있다. 버퍼 챔버는 프로세스 가스를 확산시키는 데 사용되며, 디스크 형상의 공간을 정의할 수 있다. 프로세스 가스 공급 시스템(680)으로부터의 프로세싱 가스는 상부 전극 어셈블리(670)에 가스를 공급한다. 프로세스 가스 공급 시스템(680)은 기판(602) 상에 성막, 에칭 등과 같은 특정 프로세스를 수행하기 위한 프로세싱 가스를 공급하도록 구성될 수 있다. 프로세스 가스 공급 시스템(680)은 가스 공급 라인(681A, 681B, 및 681C)에 연결되며 프로세싱 가스 공급 경로를 형성한다. 가스 공급 라인은 내측 상부 전극(671)의 버퍼 챔버에 연결된다. 그러면, 프로세싱 가스는 버퍼 챔버로부터 가스 주입 개구(682)로 그의 하부 표면에서 이동할 수 있다. 버퍼 챔버(689A-C) 안으로 도입된 프로세싱 가스의 유량은 예컨대 질량 유량계를 사용함으로써 조정될 수 있다. 또한, 도입된 프로세싱 가스는 전극 플레이트(샤워헤드 전극)의 가스 주입 개구(682)로부터 프로세스 공간(PS)으로 방출된다. 내측 상부 전극(671)은 부분적으로 샤워헤드 전극 어셈블리를 제공하도록 기능한다.
도 6에 도시된 바와 같이, 3개의 버퍼 챔버(689A, 689B, 및 689C)는 에지 버퍼 챔버(689A), 중간 버퍼 챔버(689B), 및 중심 버퍼 챔버(689C)에 대응하여 제공된다. 마찬가지로, 가스 공급 라인(681A, 681B, 및 681C)은 에지 가스 공급 라인(681A), 중간 가스 공급 라인(681B) 및 중심 가스 공급 라인(681C)으로서 구성될 수 있다. 버퍼 챔버는 기판의 상이한 국부 영역들, 이 경우에는 에지, 중간 및 중심에 대응하는 방식으로 제공된다. 아래에 더 설명되는 바와 같이, 이들 영역은 기판(602)의 국부 영역에 대한 특정 프로세스 플라즈마 프로세스 조건에 대응할 수 있다. 3개의 국부 영역의 사용은 단지 예시적인 것임을 알아야 할 것이다. 따라서, 플라즈마 프로세싱 장치는 기판의 임의의 수의 영역 상에 국부적인 플라즈마 프로세스 조건을 제공하도록 구성될 수 있다. 또다시, 임의의 다양한 구성이 이용될 수 있고 여기에 기재된 기술은 프로세스 가스 공급 시스템(680)이 가스 흐름을 다양한 버퍼 챔버들로 분할하도록 구성되는 방식에 한정되지 않는다는 것을 더 유의하여야 한다.
상부 전극 어셈블리(670)는 전력 피더(665) 및 매칭 유닛(668)을 통해 고주파수 전원(도시되지 않음)(제1 고주파수 전원)과 전기적으로 연결된다. 고주파수 전원은 40 MHz(메가헤르츠) 이상(에컨대, 60 MHz)의 주파수를 갖는 고주파수 전압을 출력할 수 있거나, 또는 30-300 MHz의 주파수를 갖는 VHF(very high frequency) 전압을 출력할 수 있다. 이 전원은 바이어스 전원 공급장치와 비교하여 메인 전원 공급장치로 지칭될 수 있다. 특정 실시예에 대하여, 상부 전극에 대한 전원이 없고 하부 전극에 2개의 전원이 연결된다는 것을 유의하여야 한다. 다른 변형도 또한 구현될 수 있다.
플라즈마 프로세싱 장치의 컴포넌트들은 제어 유닛에 연결되고 제어 유닛에 의해 제어될 수 있으며, 제어 유닛은 이어서 대응하는 메모리 저장 유닛 및 사용자 인터페이스(모두 도시되지 않음)에 연결될 수 있다. 다양한 플라즈마 프로세싱 동작이 사용자 인터페이스를 통해 실행될 수 있고, 다양한 플라즈마 프로세싱 레시피 및 동작이 저장 유닛에 저장될 수 있다. 따라서, 주어진 기판이 다양한 마이크로제조 기술을 이용해 플라즈마 프로세싱 챔버 내에서 처리될 수 있다. 동작시, 플라즈마 프로세싱 장치는 프로세스 공간(PS)에 플라즈마를 생성하도록 상부 및 하부 전극을 사용한다. 그러면, 이 생성된 플라즈마는, 반도체 재료, 유리 재료 및 박막 태양 전지, 기타 광전지, 및 평판 패널 디스플레이용 유기/무기 평판 등과 같은 대형 패널의 플라즈마 에칭, 화학적 기상 증착, 트리트먼트와 같은 다양한 유형의 트리트먼트에서 타겟 기판(예컨대, 기판(602) 또는 처리될 임의의 재료)을 처리하기 위해 사용될 수 있다.
본 명세서 전반에 걸쳐 “하나의 실시예” 또는 “실시예”의 인용은, 이 실시예와 관련하여 기재된 특정 특징, 구조, 재료, 또는 특성이 본 발명의 적어도 하나의 실시예에 포함된다는 것을 의미하지만 모든 실시예에 존재함을 나타내는 것은 아님을 유의하여야 한다. 따라서, 본 명세서 전반에 걸쳐 다양한 곳에서 “하나의 실시예에서” 또는 "실시예에서” 문구의 출현이 반드시 본 발명의 동일 실시예를 인용하는 것은 아니다. 또한, 특정 특징, 구조, 재료, 또는 특성이 하나 이상의 실시예에서 임의의 적합한 방식으로 조합될 수 있다. 다른 실시예에서 다양한 추가의 층 및/또는 구조가 포함될 수 있고 그리고/또는 기재된 특징들이 생략될 수도 있다.
여기에서 사용되는 “마이크로전자 워크피스”는 일반적으로 본 발명에 따라 처리되고 있는 객체를 지칭한다. 마이크로전자 워크피스는 디바이스, 특히 반도체 또는 기타 전자 디바이스의 임의의 재료 부분 또는 구조를 포함할 수 있고, 예를 들어 반도체 기판과 같은 베이스 기판 구조물이거나 박막과 같이 베이스 기판 구조물 위에 있거나 이를 덮는 층일 수 있다. 따라서, 워크피스는 임의의 특정 베이스 구조물, 아래의 층 또는 위의 층, 패터닝된 또는 패터닝되지 않은 것에 한정되도록 의도되지 않으며, 오히려 임의의 이러한 층 또는 베이스 구조물 그리고 층 및/또는 베이스 구조물의 임의의 조합을 포함하는 것을 고려할 수 있다. 아래의 기재는 기판의 특정 유형을 참조할 수 있지만, 이는 단지 설명을 위한 목적인 것이며 한정하는 것이 아니다.
여기에서 사용되는 용어 "기판”은 그 위에 재료가 형성되는 베이스 재료 또는 구성을 의미하고 이를 포함한다. 기판은 단일 재료, 상이한 재료의 복수의 층, 그 안에 상이한 재료나 상이한 구조의 영역들을 갖는 층이나 층들 등을 포함할 수 있다는 것을 알 것이다. 이들 재료는 반도체, 절연체, 전도체, 또는 이들의 조합을 포함할 수 있다. 예를 들어, 기판은 반도체 기판, 지지 구조 상의 베이스 반도체 층, 금속 전극, 또는 하나 이상의 층, 구조, 또는 영역이 그 위에 형성된 반도체 기판일 수 있다. 기판은 종래의 실리콘 기판 또는 반도성 재료층을 포함하는 기타 벌크 기판일 수 있다. 여기에서 사용될 때, 용어 “벌크 기판”은 실리콘 웨이퍼 뿐만 아니라, “SOS”(silicon-on-sapphire) 기판 및 “SOG”(silicon-on-glass) 기판과 같은 “SOI(silicon-on-insulator)” 기판, 베이스 반도체 기재 상의 실리콘의 에피텍셜 층, 및 실리콘-게르마늄, 게르마늄, 갈륨 비소화물, 갈륨 질화물, 및 인듐 인화물과 같은 다른 반도체 또는 광전자 재료도 의미하고 이를 포함할 수 있다. 기판은 도핑되거나 도핑되지 않을 수 있다.
마이크로전자 워크피스를 처리하기 위한 시스템 및 방법이 다양한 실시예에서 기재되어 있다. 관련 기술분야에서의 숙련자라면, 다양한 실시예들이 구체적 세부사항들 중의 하나 이상의 세부사항 없이도 또는 다른 대체물 및/또는 추가의 방법, 재료, 또는 컴포넌트로 실시될 수 있다는 것을 알 것이다. 다른 경우로, 잘 알려져 있는 구조, 재료, 또는 동작은 본 발명의 다양한 실시예의 양상을 모호하게 하는 것을 피하기 위하여 상세하게 도시되거나 기재되지 않는다. 마찬가지로, 설명을 위한 목적으로, 본 발명의 완전한 이해를 제공하기 위하여 특정 수치, 재료, 및 구성이 서술되어 있다. 그러나, 본 발명은 구체적 세부사항 없이도 실시될 수 있다. 또한, 도면에 도시된 다양한 실시예들은 예시를 위한 표현인 것이며 반드시 실축척대로 도시된 것은 아님을 이해하여야 한다.
기재된 시스템 및 방법의 부가의 수정 및 대안의 실시예가 본 명세서를 고려하여 당해 기술 분야에서의 숙련자에게 명백할 것이다. 따라서, 기재된 시스템 및 방법이 이 예시적인 구성에 의해 한정되지 않는다는 것을 알아야 할 것이다. 여기에 도시되고 기재된 시스템 및 방법의 형태는 예시적인 실시예로서 취해져야 할 것임을 이해하여야 한다. 구현에서 다양한 변경이 행해질 수 있다. 따라서, 발명이 여기에서는 특정 실시예를 참조하여 기재되어 있지만, 본 발명의 범위에서 벗어나지 않고서 다양한 수정 및 변경이 행해질 수 있다. 따라서, 명세서 및 도면은 한정적인 의미가 아니라 예시적인 것으로 간주되어야 할 것이고, 이러한 수정은 본 발명의 범위 내에 포함되도록 의도된다. 또한, 특정 실시예에 관련하여 여기에 기재되어 있는 문제점에 대한 임의의 이득, 이점, 또는 해결책은 임의의 또는 모든 청구항의 결정적, 필수적, 또는 본질적 특징 또는 요소로서 해석되도록 의도되지 않는다.

Claims (20)

  1. 마이크로전자 워크피스(microelectronic workpiece)를 처리하는 방법에 있어서,
    마이크로전자 워크피스의 일부인 기판 상의 하나 이상의 하부 층(underlying layer) 위에 루테늄을 포함하는 금속 하드 마스크 층(루테늄 금속 하드 마스크 층)을 형성하는 단계;
    패터닝된 루테늄 금속 하드 마스크 층을 제공하도록 상기 루테늄 금속 하드 마스크 층을 에칭하는 단계; 및
    상기 하나 이상의 하부 층의 일부를 보호할 마스크로서 상기 패터닝된 루테늄 금속 하드 마스크 층을 사용하여 상기 하나 이상의 하부 층을 에칭하는 단계
    를 포함하는, 마이크로전자 워크피스를 처리하는 방법.
  2. 청구항 1에 있어서, 상기 루테늄 금속 하드 마스크 층은 95 퍼센트 이상의 루테늄(Ru)을 포함하는 재료인 것인, 마이크로전자 워크피스를 처리하는 방법.
  3. 청구항 1에 있어서, 상기 루테늄 금속 하드 마스크 층은 70 퍼센트 이상의 루테늄(Ru)을 포함하는 재료인 것인, 마이크로전자 워크피스를 처리하는 방법.
  4. 청구항 1에 있어서, 상기 루테늄 금속 하드 마스크 층은, 상기 루테늄 금속 하드 마스크 층에 인접한 다음 하부 층에 관련하여 10 이상의 선택도를 갖는 것인, 마이크로전자 워크피스를 처리하는 방법.
  5. 청구항 4에 있어서, 상기 다음 하부 층은 실리콘 질화물(SiN) 층을 포함하는 것인, 마이크로전자 워크피스를 처리하는 방법.
  6. 청구항 1에 있어서, 상기 루테늄 금속 하드 마스크 층은, 상기 루테늄 금속 하드 마스크 층에 인접한 다음 하부 층에 관련하여 5 이상의 선택도를 갖는 것인, 마이크로전자 워크피스를 처리하는 방법.
  7. 청구항 1에 있어서, 상기 루테늄 금속 하드 마스크 층을 에칭하는 단계는, O2 및 Cl2를 포함한 플라즈마를 사용하여 플라즈마 에칭 프로세스를 수행하는 단계를 포함하는 것인, 마이크로전자 워크피스를 처리하는 방법.
  8. 청구항 1에 있어서, 상기 하나 이상의 하부 층을 에칭하는 단계는, N2, Ar 및 CF4를 포함한 플라즈마를 사용하여 플라즈마 에칭 프로세스를 수행하는 단계를 포함하는 것인, 마이크로전자 워크피스를 처리하는 방법.
  9. 청구항 1에 있어서, 상기 하나 이상의 하부 층은 ULK(ultra-low dielectric constant) 층을 포함하는 것인, 마이크로전자 워크피스를 처리하는 방법.
  10. 청구항 1에 있어서, 상기 하나 이상의 하부 층을 에칭하는 단계는, 비아를 형성하는 단계를 포함하는 것인, 마이크로전자 워크피스를 처리하는 방법.
  11. 청구항 10에 있어서, 상기 형성 및 에칭은, 상기 비아에 대하여 임계 치수(CD; critical dimension) 타겟 파라미터가 충족됨을 보장하도록 제어되는 것인, 마이크로전자 워크피스를 처리하는 방법.
  12. 청구항 10에 있어서, 상기 비아는 패터닝된 전도성 층에 도달하도록 형성되는 것인, 마이크로전자 워크피스를 처리하는 방법.
  13. 청구항 12에 있어서, 상기 비아를 채우도록 하나 이상의 금속배선(metallization) 단계를 수행하는 단계를 더 포함하는, 마이크로전자 워크피스를 처리하는 방법.
  14. 청구항 1에 있어서, 상기 하나 이상의 하부 층은 하드 마스크 층을 포함하는 것인, 마이크로전자 워크피스를 처리하는 방법.
  15. 청구항 14에 있어서, 상기 루테늄 금속 하드 마스크 층은 상기 하드 마스크 층의 상부에 형성되는 것인, 마이크로전자 워크피스를 처리하는 방법.
  16. 청구항 15에 있어서, 상기 하드 마스크 층은 SiN, SiO2, 또는 SiON 중의 적어도 하나를 포함하는 것인, 마이크로전자 워크피스를 처리하는 방법.
  17. 청구항 1에 있어서, 상기 패터닝된 루테늄 금속 하드 마스크 층 위에 보호 층이 형성되는 것인, 마이크로전자 워크피스를 처리하는 방법.
  18. 청구항 17에 있어서, 상기 보호 층은 유기 평탄화 층(OPL; organic planarization layer)을 포함하는 것인, 마이크로전자 워크피스를 처리하는 방법.
  19. 청구항 1에 있어서, 상기 루테늄 금속 하드 마스크 층을 에칭하는 단계는, 하나 이상의 퇴적 단계를 포함하는 것인, 마이크로전자 워크피스를 처리하는 방법.
  20. 청구항 19에 있어서, 상기 하나 이상의 퇴적 단계는 플라즈마 퇴적 단계를 포함하는 것인, 마이크로전자 워크피스를 처리하는 방법.
KR1020190011912A 2018-01-30 2019-01-30 마이크로전자 워크피스의 처리를 위한 금속 하드 마스크 층 KR102435643B1 (ko)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201862624031P 2018-01-30 2018-01-30
US62/624,031 2018-01-30
US201862665107P 2018-05-01 2018-05-01
US62/665,107 2018-05-01

Publications (2)

Publication Number Publication Date
KR20190092310A true KR20190092310A (ko) 2019-08-07
KR102435643B1 KR102435643B1 (ko) 2022-08-23

Family

ID=67393705

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020190011912A KR102435643B1 (ko) 2018-01-30 2019-01-30 마이크로전자 워크피스의 처리를 위한 금속 하드 마스크 층

Country Status (2)

Country Link
US (1) US10950444B2 (ko)
KR (1) KR102435643B1 (ko)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11688604B2 (en) * 2019-07-26 2023-06-27 Tokyo Electron Limited Method for using ultra thin ruthenium metal hard mask for etching profile control
US20210118693A1 (en) * 2019-10-21 2021-04-22 Tokyo Electron Limited Methods for etching metal films using plasma processing
CN113161284A (zh) * 2020-01-07 2021-07-23 台湾积体电路制造股份有限公司 用于制造互连结构的方法

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20040045297A (ko) * 2002-11-25 2004-06-01 가부시끼가이샤 르네사스 테크놀로지 반도체 장치의 제조 방법
KR20060036438A (ko) * 2003-07-08 2006-04-28 인터내셔널 비지네스 머신즈 코포레이션 마이크로 전자기계 스위치용 귀금속 접점
JP2006173360A (ja) * 2004-12-16 2006-06-29 Matsushita Electric Ind Co Ltd 半導体装置の製造方法
KR20090022809A (ko) * 2007-08-31 2009-03-04 주식회사 하이닉스반도체 반도체 소자의 제조방법
JP2009130112A (ja) * 2007-11-22 2009-06-11 Sony Corp 固体撮像装置およびその製造方法
KR20170073627A (ko) * 2014-10-17 2017-06-28 에이씨엠 리서치 (상하이) 인코포레이티드 배리어층 제거 방법 및 반도체 구조체 형성 방법
JP2017223905A (ja) * 2016-06-17 2017-12-21 凸版印刷株式会社 反射型マスクブランクおよび反射型マスク

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6617248B1 (en) * 2000-11-10 2003-09-09 Micron Technology, Inc. Method for forming a ruthenium metal layer
JP2004172311A (ja) * 2002-11-19 2004-06-17 Renesas Technology Corp 半導体装置の製造方法
KR100725451B1 (ko) * 2005-06-07 2007-06-07 삼성전자주식회사 강유전체 캐패시터의 제조 방법 및 이를 이용한 반도체장치의 제조 방법
US9346672B1 (en) * 2009-08-04 2016-05-24 Western Digital (Fremont), Llc Methods for fabricating damascene write poles using ruthenium hard masks
JP2012209287A (ja) * 2011-03-29 2012-10-25 Renesas Electronics Corp 半導体装置および半導体装置の製造方法
JP2015070232A (ja) * 2013-09-30 2015-04-13 株式会社東芝 半導体装置の製造方法及び半導体製造装置
US10056291B2 (en) * 2016-11-23 2018-08-21 Globalfoundries Inc. Post spacer self-aligned cuts

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20040045297A (ko) * 2002-11-25 2004-06-01 가부시끼가이샤 르네사스 테크놀로지 반도체 장치의 제조 방법
KR20060036438A (ko) * 2003-07-08 2006-04-28 인터내셔널 비지네스 머신즈 코포레이션 마이크로 전자기계 스위치용 귀금속 접점
KR100861680B1 (ko) * 2003-07-08 2008-10-07 인터내셔널 비지네스 머신즈 코포레이션 마이크로 전자기계 스위치용 귀금속 접점을 포함하는 마이크로 전자기계 스위치
JP2006173360A (ja) * 2004-12-16 2006-06-29 Matsushita Electric Ind Co Ltd 半導体装置の製造方法
KR20090022809A (ko) * 2007-08-31 2009-03-04 주식회사 하이닉스반도체 반도체 소자의 제조방법
JP2009130112A (ja) * 2007-11-22 2009-06-11 Sony Corp 固体撮像装置およびその製造方法
KR20170073627A (ko) * 2014-10-17 2017-06-28 에이씨엠 리서치 (상하이) 인코포레이티드 배리어층 제거 방법 및 반도체 구조체 형성 방법
JP2017223905A (ja) * 2016-06-17 2017-12-21 凸版印刷株式会社 反射型マスクブランクおよび反射型マスク

Also Published As

Publication number Publication date
US20190237331A1 (en) 2019-08-01
KR102435643B1 (ko) 2022-08-23
US10950444B2 (en) 2021-03-16

Similar Documents

Publication Publication Date Title
US10304725B2 (en) Manufacturing methods to protect ULK materials from damage during etch processing to obtain desired features
KR100861260B1 (ko) 플라즈마 에칭 방법 및 컴퓨터판독 가능한 기억 매체
US20090221148A1 (en) Plasma etching method, plasma etching apparatus and computer-readable storage medium
US8129282B2 (en) Plasma etching method and computer-readable storage medium
KR100876010B1 (ko) 플라즈마 에칭 방법 및 컴퓨터 판독 가능한 기억 매체
US11127594B2 (en) Manufacturing methods for mandrel pull from spacers for multi-color patterning
KR100894345B1 (ko) 플라즈마 에칭 방법 및 컴퓨터 판독 가능한 기억 매체
KR102435643B1 (ko) 마이크로전자 워크피스의 처리를 위한 금속 하드 마스크 층
KR20080006457A (ko) 플라즈마 에칭 방법 및 컴퓨터 판독 가능한 기억 매체
KR101540816B1 (ko) 플라즈마 에칭 방법, 컴퓨터 기억 매체 및 플라즈마 에칭 장치
US10991594B2 (en) Method for area-selective etching of silicon nitride layers for the manufacture of microelectronic workpieces
EP4022670A1 (en) High density, modulus, and hardness amorphous carbon films at low pressure
JP2024509747A (ja) 高アスペクト比プラズマエッチングのための金属系ライナー保護
JP2007250873A (ja) プラズマエッチング方法およびコンピュータ読み取り可能な記憶媒体
US10818507B2 (en) Method of etching silicon nitride layers for the manufacture of microelectronic workpieces
KR101912636B1 (ko) 반도체 장치의 제조 방법 및 컴퓨터 기록 매체
US11882776B2 (en) In-situ encapsulation of metal-insulator-metal (MIM) stacks for resistive random access memory (RERAM) cells
US11342195B1 (en) Methods for anisotropic etch of silicon-based materials with selectivity to organic materials
TWI822918B (zh) 電漿處理方法及電漿處理裝置
TW202121504A (zh) 用於自對準多重圖案化的芯材覆蓋的方法和系統
US11721578B2 (en) Split ash processes for via formation to suppress damage to low-K layers
US20230343598A1 (en) Method For Improving Etch Rate And Critical Dimension Uniformity When Etching High Aspect Ratio Features Within A Hard Mask Layer
TW201903885A (zh) 含矽間隔物的選擇性形成
US20230049714A1 (en) Etching methods for integrated circuits
WO2023008025A1 (ja) エッチング方法、半導体装置の製造方法、エッチングプログラムおよびプラズマ処理装置

Legal Events

Date Code Title Description
A201 Request for examination
A302 Request for accelerated examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant