JPS629675A - 電界効果トランジスタの製造方法 - Google Patents
電界効果トランジスタの製造方法Info
- Publication number
- JPS629675A JPS629675A JP14843485A JP14843485A JPS629675A JP S629675 A JPS629675 A JP S629675A JP 14843485 A JP14843485 A JP 14843485A JP 14843485 A JP14843485 A JP 14843485A JP S629675 A JPS629675 A JP S629675A
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- JP
- Japan
- Prior art keywords
- conductive layer
- concentration
- gate
- layer
- concentration conductive
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は電界効果トランジスタの製造方法に関し、特に
動作層が薄いエンハンスメント用のショットキーバリア
ゲート型電界効果トランジスタの製造方法に関する。
動作層が薄いエンハンスメント用のショットキーバリア
ゲート型電界効果トランジスタの製造方法に関する。
ＧａＡｓ半導体はＳｉに較べて５〜６倍と大きな電子移
動度を有し、この高速性に大きな特徴があるため、超高
速集積回路に応用する研究開発が活発に行なわれている
。
動度を有し、この高速性に大きな特徴があるため、超高
速集積回路に応用する研究開発が活発に行なわれている
。
この能動素子のショットキーバリア型電界効果トランジ
スタ（ＭＥＳＦＥＴ）の製造方法の一例が、特開昭５０
−１２９８５号公報に提案されている。これはＴ型のゲ
ートパターンによりゲート電極と高濃度導電層（ｎ”層
）の間隔を設けるＮ・セルファライン構造ＭＥＳＦＥＴ
の製造方法である。第２図（ａ）〜（ｄ）はこの従来の
製造方法を説明する製造工程の断面図である。この製造
方法によれば、半絶縁性ＧａＡｓ基板１の表面に、Ｓｉ
＋イオン、 ３０ Ｋ ｅ Ｖ、 １．８ ＸＩＯ”ｃ
ｍ−２をイオン注入し動作層２を形成し、この動作層上
にゲート電極となるＷＳｉ、膜３（厚さ０．５ ｐ ｍ
）およびＳｉｎ□膜４（厚さ０．３ ｐ ｍ）を設ける
（第２図（ａ））、この５ｉｎ２膜上にホトレジストパ
ターン１０を設け、ＣＦ４＋Ｈ２ガスの平行電極型ドラ
イエツチング（ＲＩＥ）によりＳｉＯ，膜４を垂直にエ
ツチングして上層ゲートパターンを形成し、上層ゲート
パターン４をマスクにしてＳＦｓガスのＲ，ＩＥにより
ＷＳＩＸ膜３ヲ０．１５μｍアンダーカットして下層ゲ
ートパターン３を形成し、Ｔ型のゲートパターンを設け
る（第２図（ｂ））。ホトレジストパターン１０を除去
し、上層ゲートパターン４をマスクにＳｉ゛イオン、１
００Ｋ ｅ Ｖ 、 ３ ＸＩＯ１３ａｍ−”イオン注
入しゲート電極３と間隔を保って高濃度導電層５を設け
る（第２図（Ｃ））。上層ゲートパターン４を除去し、
８００℃のアニールを行なった後、高濃度導電層５上に
Ａ’ｕＧｅＮｉのソース電極７．ドレイン電極８を形成
しＦＥＴを得る（第２図（ｄ））。
スタ（ＭＥＳＦＥＴ）の製造方法の一例が、特開昭５０
−１２９８５号公報に提案されている。これはＴ型のゲ
ートパターンによりゲート電極と高濃度導電層（ｎ”層
）の間隔を設けるＮ・セルファライン構造ＭＥＳＦＥＴ
の製造方法である。第２図（ａ）〜（ｄ）はこの従来の
製造方法を説明する製造工程の断面図である。この製造
方法によれば、半絶縁性ＧａＡｓ基板１の表面に、Ｓｉ
＋イオン、 ３０ Ｋ ｅ Ｖ、 １．８ ＸＩＯ”ｃ
ｍ−２をイオン注入し動作層２を形成し、この動作層上
にゲート電極となるＷＳｉ、膜３（厚さ０．５ ｐ ｍ
）およびＳｉｎ□膜４（厚さ０．３ ｐ ｍ）を設ける
（第２図（ａ））、この５ｉｎ２膜上にホトレジストパ
ターン１０を設け、ＣＦ４＋Ｈ２ガスの平行電極型ドラ
イエツチング（ＲＩＥ）によりＳｉＯ，膜４を垂直にエ
ツチングして上層ゲートパターンを形成し、上層ゲート
パターン４をマスクにしてＳＦｓガスのＲ，ＩＥにより
ＷＳＩＸ膜３ヲ０．１５μｍアンダーカットして下層ゲ
ートパターン３を形成し、Ｔ型のゲートパターンを設け
る（第２図（ｂ））。ホトレジストパターン１０を除去
し、上層ゲートパターン４をマスクにＳｉ゛イオン、１
００Ｋ ｅ Ｖ 、 ３ ＸＩＯ１３ａｍ−”イオン注
入しゲート電極３と間隔を保って高濃度導電層５を設け
る（第２図（Ｃ））。上層ゲートパターン４を除去し、
８００℃のアニールを行なった後、高濃度導電層５上に
Ａ’ｕＧｅＮｉのソース電極７．ドレイン電極８を形成
しＦＥＴを得る（第２図（ｄ））。
しかし、このようなゲート電極と高濃度導電層に間隔を
設けることは、動作層が厚いデプレッション型の場合は
問題が少ないが、動作層が薄いエンハンスメント型の場
合には、この間隔のばらつきがただちにソース直列抵抗
、ドレイン直列抵抗のばらつきにつながり、ＦＥＴ特性
がばらつくことが問題である。
設けることは、動作層が厚いデプレッション型の場合は
問題が少ないが、動作層が薄いエンハンスメント型の場
合には、この間隔のばらつきがただちにソース直列抵抗
、ドレイン直列抵抗のばらつきにつながり、ＦＥＴ特性
がばらつくことが問題である。
ゲート電極と高濃度導電層の間隔は下層ＷＳｉ工のアン
ダーカット量で決まり、このばらつきをウェハ内、ウェ
ハ間で約０．０５μｍ以下にすることは難しい。さらに
、アニールによる高濃度導電層の横方向拡散があり、こ
のばらつきはさらに大きくなる。
ダーカット量で決まり、このばらつきをウェハ内、ウェ
ハ間で約０．０５μｍ以下にすることは難しい。さらに
、アニールによる高濃度導電層の横方向拡散があり、こ
のばらつきはさらに大きくなる。
本発明の目的は、ある程度のアンダーカット量（Ｄばら
つきを許し、エンハンスメントＷＦＥＴＩ：１ｍおいて
も特性の均一性、再現性の良好なショットキーバリアゲ
ート型電界効果トランジスタの製造方法を提供すること
にある。
つきを許し、エンハンスメントＷＦＥＴＩ：１ｍおいて
も特性の均一性、再現性の良好なショットキーバリアゲ
ート型電界効果トランジスタの製造方法を提供すること
にある。
本発明の電界効果トランジスタの製造方法は、半導体基
板の表面に電界効果トランジスタ部となる動作層をイオ
ン注入により形成する工程と、前記動作層の上にゲート
電極となる下層ゲートパターンおよびこの下層ゲートパ
ターンより横幅の広い上層ゲートパターンを設ける工程
と、前記上層ゲートパターンをマスクに前記半導体基板
表面に高濃度導電層をイオン注入する工程と、前記上層
ゲートパターンを除去し前記下層ゲートパターンをマス
クに前記半導体基板表面に中濃度導電層をイオン注入す
る工程とを有することを特徴としている。
板の表面に電界効果トランジスタ部となる動作層をイオ
ン注入により形成する工程と、前記動作層の上にゲート
電極となる下層ゲートパターンおよびこの下層ゲートパ
ターンより横幅の広い上層ゲートパターンを設ける工程
と、前記上層ゲートパターンをマスクに前記半導体基板
表面に高濃度導電層をイオン注入する工程と、前記上層
ゲートパターンを除去し前記下層ゲートパターンをマス
クに前記半導体基板表面に中濃度導電層をイオン注入す
る工程とを有することを特徴としている。
本発明のＮ＋セルファラインＦＥＴの製造方法は、ゲー
ト電極と高濃度導電層の間隔を設けた部分に、エンハン
スメント型動作層（導電層）よりも少し濃度を高くした
デプレション型導電層としての中濃度導電層を設けるも
のである。中濃度導電層は高濃度導電層の濃度より低く
、厚さも動作層と同程度に設定すれば、ゲート下動作層
への横方向拡散は少なくできる。そして、中濃度導電層
はゲートしきい電圧−１〜−４Ｖ程度のデプレション型
であれば、充分なゲート逆耐圧が得られる。
ト電極と高濃度導電層の間隔を設けた部分に、エンハン
スメント型動作層（導電層）よりも少し濃度を高くした
デプレション型導電層としての中濃度導電層を設けるも
のである。中濃度導電層は高濃度導電層の濃度より低く
、厚さも動作層と同程度に設定すれば、ゲート下動作層
への横方向拡散は少なくできる。そして、中濃度導電層
はゲートしきい電圧−１〜−４Ｖ程度のデプレション型
であれば、充分なゲート逆耐圧が得られる。
その上、中濃度導電層により、ある程度の一定な導電性
が確保されるため、従来のように高濃度導電層の位置を
決めるアンダーカット量を０．１５μｍと狭くする必要
はなく、０．３〜０．５μｍと広いものでよい。そして
、アンダーカット量のばらつきが約０．１μｍとすれば
、アンダーカット量が大きくなればこの誤差割合は少な
くなる。
が確保されるため、従来のように高濃度導電層の位置を
決めるアンダーカット量を０．１５μｍと狭くする必要
はなく、０．３〜０．５μｍと広いものでよい。そして
、アンダーカット量のばらつきが約０．１μｍとすれば
、アンダーカット量が大きくなればこの誤差割合は少な
くなる。
本発明を実施例により説明する。第１図（ａ）〜（ｅ）
は本発明のＮ１セルファラインＦＥＴの製造方法の一実
施例を説明する−ための断面図である。
は本発明のＮ１セルファラインＦＥＴの製造方法の一実
施例を説明する−ための断面図である。
半絶縁性ＧａＡｓからなる半導体基板１にホトレジスト
膜パターンをマスクとして、Ｓｉ＋イオン。
膜パターンをマスクとして、Ｓｉ＋イオン。
３０Ｋ ｅ Ｖ、２．０Ｘ１０”ｃｍ−”をイオン注入
して動作層２を設ける（第１図（ａ））。後にゲート電
極３となるタングステンシリサイドｗ Ｓ １ ）＋（
厚さ０．５μｍ）を全面にスパッタ蒸着し、続いてシリ
コン酸化膜Ｓｉ○２４（厚さ０．３μｍ）を成長し、ホ
トレジスト膜パターンをマスクとしてＣＦ４＋Ｈ２ガス
のＲＩＥによりＳｉＯ２膜４を垂直にエツチングして上
層ゲートパターン４を形成し、上層ゲードパターン４を
マスクとしてＳＦ６ガスのＲＩＥによりＷＳｉ、膜３を
０．４μｍアンダーカットしてゲート長１．２μｍの下
層ゲートパターン３を形成し、Ｔ型のゲートパターンを
設ける（第１図（ｂ））。上層ゲートパターンのＳｉｎ
、膜４をマスクとして、Ｓｉ＋イオン、１２０ＫｅＶ、
５ｘｌＯ”ｃｍ −２をイオン注入して高濃度導電層５
を設ける（第１図（Ｃ））。バッファド弗酸で上層ゲー
トパターンの３１０２膜４を除去し、下層ゲートパター
ンＷ３ｉＭ３をマスクとして、Ｓｉイオン、 ５０Ｋ
ｅ Ｖ’、 ３ ×１ｇ１２ＣＩＩ＋−２をイオン注
入シテ中濃度導電層６を設ける（第１図（ｄ））。導電
層６の濃度は、動作層２の濃度よりも少し高く、高濃度
導電層５の濃度よりも低くなるように設定する。また、
中濃度導電層６の厚さは動作層２の厚さと同程度になる
ように設定する。次に、窒化膜ＳｉＮ。
して動作層２を設ける（第１図（ａ））。後にゲート電
極３となるタングステンシリサイドｗ Ｓ １ ）＋（
厚さ０．５μｍ）を全面にスパッタ蒸着し、続いてシリ
コン酸化膜Ｓｉ○２４（厚さ０．３μｍ）を成長し、ホ
トレジスト膜パターンをマスクとしてＣＦ４＋Ｈ２ガス
のＲＩＥによりＳｉＯ２膜４を垂直にエツチングして上
層ゲートパターン４を形成し、上層ゲードパターン４を
マスクとしてＳＦ６ガスのＲＩＥによりＷＳｉ、膜３を
０．４μｍアンダーカットしてゲート長１．２μｍの下
層ゲートパターン３を形成し、Ｔ型のゲートパターンを
設ける（第１図（ｂ））。上層ゲートパターンのＳｉｎ
、膜４をマスクとして、Ｓｉ＋イオン、１２０ＫｅＶ、
５ｘｌＯ”ｃｍ −２をイオン注入して高濃度導電層５
を設ける（第１図（Ｃ））。バッファド弗酸で上層ゲー
トパターンの３１０２膜４を除去し、下層ゲートパター
ンＷ３ｉＭ３をマスクとして、Ｓｉイオン、 ５０Ｋ
ｅ Ｖ’、 ３ ×１ｇ１２ＣＩＩ＋−２をイオン注
入シテ中濃度導電層６を設ける（第１図（ｄ））。導電
層６の濃度は、動作層２の濃度よりも少し高く、高濃度
導電層５の濃度よりも低くなるように設定する。また、
中濃度導電層６の厚さは動作層２の厚さと同程度になる
ように設定する。次に、窒化膜ＳｉＮ。
（厚さ０．１μｍ）で覆ってＨ２２Ｂ２Ｏ３２０分間の
アニールをして、イオン注入層としての動作層２．中濃
度導電層６．高濃度導電層５を活性化する。この後、弗
酸で窒化膜ＳｉＮ、を除去し、高濃度導電層５上にオー
ム性金属ＡｕＧｅＮｉのソース電極７とドレイン電極８
を設けるとＦＥＴが得られる（第１図（ｅ））。
アニールをして、イオン注入層としての動作層２．中濃
度導電層６．高濃度導電層５を活性化する。この後、弗
酸で窒化膜ＳｉＮ、を除去し、高濃度導電層５上にオー
ム性金属ＡｕＧｅＮｉのソース電極７とドレイン電極８
を設けるとＦＥＴが得られる（第１図（ｅ））。
このＦＥＴ特性としては、ゲートしきい電圧■。
＝＋０．１１Ｖ（標準偏差σＶｔ＝６０ｍＶ）、相互コ
ンダクタンスｇ＋ｍ＝１．９ ｍ Ｓ （標準偏差率η
ｇ＋ａ＝１４％）、ゲート逆耐圧−ＢＶＧ＝１０Ｖ （
標準偏差率ηＢＶＧ＝８％）であった。なお、ゲート幅
Ｗ、は１０μｍ１相互コンダクタンスｇ、はゲート電圧
ＶＧＳ”＋０．６Ｖで測定してものである。
ンダクタンスｇ＋ｍ＝１．９ ｍ Ｓ （標準偏差率η
ｇ＋ａ＝１４％）、ゲート逆耐圧−ＢＶＧ＝１０Ｖ （
標準偏差率ηＢＶＧ＝８％）であった。なお、ゲート幅
Ｗ、は１０μｍ１相互コンダクタンスｇ、はゲート電圧
ＶＧＳ”＋０．６Ｖで測定してものである。
また、従来方法で中濃度導電層を設けずにアンダーカッ
ト量を０．１５μｍとしたものでは、■７＝＋〇、０５
Ｖ （ｔｙ Ｖｔ＝１３０ｍ Ｖ ） 、ｇ−＝１．８
ｍ Ｓ （１ｇ−＝２５％’）、−ＢＶＧ＝９Ｖ（ηＢ
Ｖｃ＝１５％）であった。
ト量を０．１５μｍとしたものでは、■７＝＋〇、０５
Ｖ （ｔｙ Ｖｔ＝１３０ｍ Ｖ ） 、ｇ−＝１．８
ｍ Ｓ （１ｇ−＝２５％’）、−ＢＶＧ＝９Ｖ（ηＢ
Ｖｃ＝１５％）であった。
以上から、本発明の実施例のＦＥＴ特性は従来のものは
比べ、ゲートしきい電圧■７が浅くなっても相互コンダ
クタンスｇ、はすこし大きくなり、各ばらつきも小さく
なっていることが分かる。その上、ゲート逆耐圧−ＢＶ
、もＩＯＶあり、本発明の効果が見られる。
比べ、ゲートしきい電圧■７が浅くなっても相互コンダ
クタンスｇ、はすこし大きくなり、各ばらつきも小さく
なっていることが分かる。その上、ゲート逆耐圧−ＢＶ
、もＩＯＶあり、本発明の効果が見られる。
以上本発明の一実施例について説明したが、本発明はこ
の実施例に限られるものではなく、本発明の範囲内で種
々の変形、変更が可能なことはもちろんである。
の実施例に限られるものではなく、本発明の範囲内で種
々の変形、変更が可能なことはもちろんである。
〔発明の効果〕
以上のように本発明によれば、高濃度導電層とゲート電
極の間に中濃度導電層を設けることにより、アンダーカ
ット量のばらつきや高濃度導電層の横方向拡散などの影
響を少なくし、ゲートしきい電圧、相互コンダクタンス
などのＦＥＴ特性精度を向上したショットキーバリアゲ
ート型電界効果トランジスタが得られる。
極の間に中濃度導電層を設けることにより、アンダーカ
ット量のばらつきや高濃度導電層の横方向拡散などの影
響を少なくし、ゲートしきい電圧、相互コンダクタンス
などのＦＥＴ特性精度を向上したショットキーバリアゲ
ート型電界効果トランジスタが得られる。
第１図は本発明の電界効果トランジスタの製造方法を説
明する製造工程の断面図、 第２図は従来の製造方法を説明する製造工程の断面図で
ある。 １ ・・・・・・・・・半導体基板 ２ ・・・・・・・・・動作層 ３ ・・・・・・・・・下層ゲートパターン（ゲート電
極）４ ・・・・・・・・・上層ゲートパターン５ ・
・・・・・・・・高濃度導電層 ６ ・・・・・・・・・中濃度導電層 ７ ・・・・・・・・・ソース電極 ８ ・・・・・・・・・ドレイン電極 代理人 弁理士 岩 佐 義 幸 （ａ）（ｄ） （ｂ） （ｅ） （Ｃ） 第１図 （ａ） （Ｃ） （ｄ） 第２図
明する製造工程の断面図、 第２図は従来の製造方法を説明する製造工程の断面図で
ある。 １ ・・・・・・・・・半導体基板 ２ ・・・・・・・・・動作層 ３ ・・・・・・・・・下層ゲートパターン（ゲート電
極）４ ・・・・・・・・・上層ゲートパターン５ ・
・・・・・・・・高濃度導電層 ６ ・・・・・・・・・中濃度導電層 ７ ・・・・・・・・・ソース電極 ８ ・・・・・・・・・ドレイン電極 代理人 弁理士 岩 佐 義 幸 （ａ）（ｄ） （ｂ） （ｅ） （Ｃ） 第１図 （ａ） （Ｃ） （ｄ） 第２図
Claims (1)
- （１）半導体基板の表面に電界効果トランジスタ部とな
る動作層をイオン注入により形成する工程と、前記動作
層の上にゲート電極となる下層ゲートパターンおよびこ
の下層ゲートパターンより横幅の広い上層ゲートパター
ンを設ける工程と、前記上層ゲートパターンをマスクに
前記半導体基板表面に高濃度導電層をイオン注入する工
程と、前記上層ゲートパターンを除去し前記下層ゲート
パターンをマスクに前記半導体基板表面に中濃度導電層
をイオン注入する工程とを有することを特徴とする電界
効果トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14843485A JPS629675A (ja) | 1985-07-08 | 1985-07-08 | 電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14843485A JPS629675A (ja) | 1985-07-08 | 1985-07-08 | 電界効果トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS629675A true JPS629675A (ja) | 1987-01-17 |
Family
ID=15452704
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14843485A Pending JPS629675A (ja) | 1985-07-08 | 1985-07-08 | 電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS629675A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6254966A (ja) * | 1985-09-04 | 1987-03-10 | Hitachi Ltd | ショットキーゲート電界効果トランジスタの製造方法 |
-
1985
- 1985-07-08 JP JP14843485A patent/JPS629675A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6254966A (ja) * | 1985-09-04 | 1987-03-10 | Hitachi Ltd | ショットキーゲート電界効果トランジスタの製造方法 |
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