JPH02205325A - 半導体装置 - Google Patents
半導体装置Info
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- JPH02205325A JPH02205325A JP2607289A JP2607289A JPH02205325A JP H02205325 A JPH02205325 A JP H02205325A JP 2607289 A JP2607289 A JP 2607289A JP 2607289 A JP2607289 A JP 2607289A JP H02205325 A JPH02205325 A JP H02205325A
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Landscapes
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（イ）産業上の利用分野
本発明は、半導体装置に関し、特に低雑音、ハイパワー
用の電界効果トランジスタの素子構造に関するものであ
る。
用の電界効果トランジスタの素子構造に関するものであ
る。
（ロ）従来の技術
第１０図にこの種−船釣な電界効果トランジスタを示す
。
。
第１０図において、ｌが半絶縁性基板、２がｎ型あるい
ｐ型不純物を有する能動層、８がソース電極、９がドレ
イン電極、１０がゲート電極を表している。電界効果ト
ランジスタの素子特性向上のための有効な手段として相
互コンダクタンス（Ｇ ｍ ）の向上、ソース・ゲート
間直列抵抗（ソース抵抗Ｒｓ）の低減が挙げられる。Ｇ
ｍ向上のためにはキャリア濃度が高くかつ浅い能動層が
採用され、ソース抵抗低減のためにはソース・ゲート間
隔の短縮あるい非常にキャリア濃度の高いｎｏあるいは
ｐ゛の低抵抗層のソース・ゲート間への導入等の手段が
挙げられる。
ｐ型不純物を有する能動層、８がソース電極、９がドレ
イン電極、１０がゲート電極を表している。電界効果ト
ランジスタの素子特性向上のための有効な手段として相
互コンダクタンス（Ｇ ｍ ）の向上、ソース・ゲート
間直列抵抗（ソース抵抗Ｒｓ）の低減が挙げられる。Ｇ
ｍ向上のためにはキャリア濃度が高くかつ浅い能動層が
採用され、ソース抵抗低減のためにはソース・ゲート間
隔の短縮あるい非常にキャリア濃度の高いｎｏあるいは
ｐ゛の低抵抗層のソース・ゲート間への導入等の手段が
挙げられる。
近年、これらの改善手段を盛り込みかつセルファライン
的に製造することが可能な電界効果型トランジスタが提
案されている。
的に製造することが可能な電界効果型トランジスタが提
案されている。
すなわち、第１１図、第１２図に示すように、能動層２
の深さをゲート電極１０の直下領域２ａ以外で深く形成
した構成となっている。
の深さをゲート電極１０の直下領域２ａ以外で深く形成
した構成となっている。
（ハ）発明が解決しようとする課題
第１θ図、第１１図、第１２図のようなゲート電極ＩＯ
の直下の能動層領域２ａが横方向に均一である場合のゲ
ート電極付近の動作原理を説明する原理図を第１３図に
示す。
の直下の能動層領域２ａが横方向に均一である場合のゲ
ート電極付近の動作原理を説明する原理図を第１３図に
示す。
一般に、ゲート長がザブミクロン以下になると実際に電
子が加速される場所、いわゆる加速ポイント（矢印Ｐで
示す）はゲート電極直下ではなく、第１３図に示すよう
にゲート電極１０の外側（第１３図に矢印Ｇで示すドレ
イン側）にあることが知られている。従って、ソース電
極１０から注入された電子ｅ−が加速されるゲー）１０
のＧ側のドレイン端まで拡散する際、ゲートによる空乏
層２１によって能動層２が狭くなるので電子ｅ−がゲー
ト電極直下を通過するときの抵抗成分がかなり大きなも
のとなる。つまり、電子ｅ−がゲート電極ｌＯの直下を
通過する際の抵抗成分がソース抵抗（ｌｓ）のかなりの
部分を占めることになり、そしてこのことは、ソース抵
抗がゲート長と共に減少していることで理解できる（第
９図参照）。
子が加速される場所、いわゆる加速ポイント（矢印Ｐで
示す）はゲート電極直下ではなく、第１３図に示すよう
にゲート電極１０の外側（第１３図に矢印Ｇで示すドレ
イン側）にあることが知られている。従って、ソース電
極１０から注入された電子ｅ−が加速されるゲー）１０
のＧ側のドレイン端まで拡散する際、ゲートによる空乏
層２１によって能動層２が狭くなるので電子ｅ−がゲー
ト電極直下を通過するときの抵抗成分がかなり大きなも
のとなる。つまり、電子ｅ−がゲート電極ｌＯの直下を
通過する際の抵抗成分がソース抵抗（ｌｓ）のかなりの
部分を占めることになり、そしてこのことは、ソース抵
抗がゲート長と共に減少していることで理解できる（第
９図参照）。
上記のように、第１Ｏ図、第２図、第１２図のようなゲ
ート電極１０の直下の能動層領域２ａが横方向に均一な
トランジスタでは、ゲート電極直下の抵抗成分の低減が
不可能であるというような問題点がある。
ート電極１０の直下の能動層領域２ａが横方向に均一な
トランジスタでは、ゲート電極直下の抵抗成分の低減が
不可能であるというような問題点がある。
本発明は、ソース抵抗（Ｒｓ）中のゲート電極直下の抵
抗成分を低減することが可能な半導体装置を提供するこ
とを目的とするものである。
抗成分を低減することが可能な半導体装置を提供するこ
とを目的とするものである。
（ニ）課題を解決するための手段
この発明は、ｎ型あるいはｐ型不純物がドープされた半
導体基板の表面に、ｎ型あるいはｐ型不純物を有する能
動層を介してそれぞれオーミック接合およびショットキ
ー接合によりソース・ドレイン電極およびゲート電極を
配設し、ソース・ゲート間に印加する電圧により能動層
に流れるソース・ドレイン電流を制御することを動作原
理とする電界効果トランジスタにおいて、 能動層を、少なくともゲート電極の直下におけるソース
・ドレイン電流の流れの下流側の領域を上流側のそれよ
りも深くして構成したことを特徴とする半導体装置であ
る。
導体基板の表面に、ｎ型あるいはｐ型不純物を有する能
動層を介してそれぞれオーミック接合およびショットキ
ー接合によりソース・ドレイン電極およびゲート電極を
配設し、ソース・ゲート間に印加する電圧により能動層
に流れるソース・ドレイン電流を制御することを動作原
理とする電界効果トランジスタにおいて、 能動層を、少なくともゲート電極の直下におけるソース
・ドレイン電流の流れの下流側の領域を上流側のそれよ
りも深くして構成したことを特徴とする半導体装置であ
る。
すなわち、この発明は、第１図、第２図および第８図に
示すように、ゲート電極直下の一部（ソース電極側）に
本来の能動層よりも深い能動層を形成したものである。
示すように、ゲート電極直下の一部（ソース電極側）に
本来の能動層よりも深い能動層を形成したものである。
（ホ）作用
第１図、第２図および第８図に示すように、ゲート電極
直下の一部で、かつ、ソース側に本来の能動層よりも深
い能動層を形成することで、ゲート電極直下のソース抵
抗成分を極限まで小さくすることが可能となり、第９図
に示すようなソース抵抗（Ｒｓ）のゲート長依存性が解
消される。
直下の一部で、かつ、ソース側に本来の能動層よりも深
い能動層を形成することで、ゲート電極直下のソース抵
抗成分を極限まで小さくすることが可能となり、第９図
に示すようなソース抵抗（Ｒｓ）のゲート長依存性が解
消される。
（へ）実施例
以下図面にもとづいてこの発明の実施例を詳述する。な
お、それによってその発明は限定されるものではない。
お、それによってその発明は限定されるものではない。
第１．２および８図において、電界効果トランジスタＥ
としてのイオン注入型ＧａＡｓＭＥＳＦＥＴは、半絶縁
性ＧａＡｓ基板ｌの表面に、ゲート電極１０とソースお
よびドレイン電極８および９の直下領域で深さが異なる
、１層２．ｎ−層３およびｎ″層４らなる能動層を有す
る。
としてのイオン注入型ＧａＡｓＭＥＳＦＥＴは、半絶縁
性ＧａＡｓ基板ｌの表面に、ゲート電極１０とソースお
よびドレイン電極８および９の直下領域で深さが異なる
、１層２．ｎ−層３およびｎ″層４らなる能動層を有す
る。
更に、能動層は、ソースおよびドレイン電極８および９
直下では深さｄｔが最も深く形成されており、一方、ゲ
ート電極１０直下では、第１図（ｂ）に示すように、ソ
ース電極側、すなわち、ソース・ドレイン電極Ｉの流れ
る下流側（Ｓで示す矢印）の深さｄｔ（ｄｔ＜ｄｔ）よ
りもドレイン電極側、すなわち、電流Ｉの流れる上流側
（Ｄで示す矢印）の深さｄ、の方がより浅く形成され、
ゲート電極ＩＯの直下における能動層領域は、１層２と
１Ｍ３の境界面２３を有する。
直下では深さｄｔが最も深く形成されており、一方、ゲ
ート電極１０直下では、第１図（ｂ）に示すように、ソ
ース電極側、すなわち、ソース・ドレイン電極Ｉの流れ
る下流側（Ｓで示す矢印）の深さｄｔ（ｄｔ＜ｄｔ）よ
りもドレイン電極側、すなわち、電流Ｉの流れる上流側
（Ｄで示す矢印）の深さｄ、の方がより浅く形成され、
ゲート電極ＩＯの直下における能動層領域は、１層２と
１Ｍ３の境界面２３を有する。
また、１１はゲート電極形成用のレジストパターンであ
り、１２はアルミニウムによる配線部、３１はゲート空
乏層、Ｐは電子ｅ“が加速される加速ポイントである。
り、１２はアルミニウムによる配線部、３１はゲート空
乏層、Ｐは電子ｅ“が加速される加速ポイントである。
以下、第３図〜第８図を用いて製造方法について説明す
る。
る。
まず硫酸系エッチャント（硫酸：過酸化水素：水＝５
： ｌ ： Ｉ）による表面エツチングが施された半絶
縁性にａＡｓ基板ｌ上に第３図のようなレジストパター
ン５を形成し、このレジストパターン５をマスクに０層
２を形成ずべくイオンへの注入を行う。その後、第４図
のようなレジストパターン６を形成し、このレジストパ
ターン６をマスクにｎ−Ｊｆｉ３を形成ずべくイオンＢ
の注入を行う。
： ｌ ： Ｉ）による表面エツチングが施された半絶
縁性にａＡｓ基板ｌ上に第３図のようなレジストパター
ン５を形成し、このレジストパターン５をマスクに０層
２を形成ずべくイオンへの注入を行う。その後、第４図
のようなレジストパターン６を形成し、このレジストパ
ターン６をマスクにｎ−Ｊｆｉ３を形成ずべくイオンＢ
の注入を行う。
その後、第５図のようなレジストパターン７を形成し、
このレジストパターン７をマスクにｎ゛層４形成ずべく
イオンＣの注入を行う。
このレジストパターン７をマスクにｎ゛層４形成ずべく
イオンＣの注入を行う。
イオン注入の条件は、０層２が５０ＫｅＶ、４Ｘ Ｉ
Ｏ”７ｃｍ’、ｎ−層３が７０ Ｋ ｅ Ｖ、８×１０
目／ｃＩ１１１、ｎ°層４が１２０ＫｅＶＳ１．５ｘｌ
Ｏ１３／ｃＩｍ″であり、イオンＡ、Ｉ３およびＣとし
てそれぞれＳｉ”（Ｓｉ”）を用いている。
Ｏ”７ｃｍ’、ｎ−層３が７０ Ｋ ｅ Ｖ、８×１０
目／ｃＩ１１１、ｎ°層４が１２０ＫｅＶＳ１．５ｘｌ
Ｏ１３／ｃＩｍ″であり、イオンＡ、Ｉ３およびＣとし
てそれぞれＳｉ”（Ｓｉ”）を用いている。
その後、Ａ ｓ ｔｌ ｓ中で８００℃、１５ ｍ ｉ
ｎ 。
ｎ 。
のアニールを行う（第６図参照）。その後通常のフォト
工程によりＡ ｕ ／ Ｎ ｌ ／ Ａ ｕ Ｇ ｅか
らなるソース電極８、ドレイン電極９を形成して４００
℃、ｌ ｍ ｉ ｎ 、のアロイ処理を行う（第７図参
照）。
工程によりＡ ｕ ／ Ｎ ｌ ／ Ａ ｕ Ｇ ｅか
らなるソース電極８、ドレイン電極９を形成して４００
℃、ｌ ｍ ｉ ｎ 、のアロイ処理を行う（第７図参
照）。
その後第８図のようなゲート電極形成用レジストパター
ン１１を形成し、ゲートメタルとしてＡｔを蒸着する。
ン１１を形成し、ゲートメタルとしてＡｔを蒸着する。
この時、０層２とｎ−層３の境界面２３がゲート電極Ｉ
Ｏの直下にくることが本発明のポイントであり、ゲート
電極形成時のアライメント精度は±Ｏ，ｌｕｍであり、
現行の電子線描画装置のアライメント精度で対応できる
。その後アセトン等の有機溶剤を用いてゲートメタルの
りフトオフをおこなってゲート電極ｌＯを得、最終的に
第８図に示すような構成のトランジスタを得る。
Ｏの直下にくることが本発明のポイントであり、ゲート
電極形成時のアライメント精度は±Ｏ，ｌｕｍであり、
現行の電子線描画装置のアライメント精度で対応できる
。その後アセトン等の有機溶剤を用いてゲートメタルの
りフトオフをおこなってゲート電極ｌＯを得、最終的に
第８図に示すような構成のトランジスタを得る。
このように本実施例では、ゲート電極直下（第１図（ｂ
）におけるＳで示すソース側）に深い活性層３を形成す
ることにより、ブレーナ構造を保ちつつ、第１０図、第
１１図、第１２図に示すような構造のトランジスタと比
べ、ゲート長が０．４μ園、ゲート幅が２００μ蹟のも
ので約ｌΩのソース抵抗低減が可能となった。
）におけるＳで示すソース側）に深い活性層３を形成す
ることにより、ブレーナ構造を保ちつつ、第１０図、第
１１図、第１２図に示すような構造のトランジスタと比
べ、ゲート長が０．４μ園、ゲート幅が２００μ蹟のも
ので約ｌΩのソース抵抗低減が可能となった。
これによりＦＥＴの特性を向上できる。
（ト）発明の効果
以上のようにこの発明によれば、ｎ型あるいはｐ型不純
物がドープされた半導体基板表面にオーミック接合によ
り対峙するソース・ドレイン電極並びに当該基板表面に
、ショットキー接合により対峙するゲート電極を有し、
ソース・ゲート間に印加する電圧によりソース・ドレイ
ン電流を制御ずろことを動作原理とする電界効果トラン
ジスタにおいて、該ゲート電極の直下に深さが異なるｎ
型あるいはｐ型不純物を有する能動層を形成したので、
ソース・ゲート間直列抵抗の低紘が可能となり、ＦＥＴ
の特性を向」二できる効果がある。
物がドープされた半導体基板表面にオーミック接合によ
り対峙するソース・ドレイン電極並びに当該基板表面に
、ショットキー接合により対峙するゲート電極を有し、
ソース・ゲート間に印加する電圧によりソース・ドレイ
ン電流を制御ずろことを動作原理とする電界効果トラン
ジスタにおいて、該ゲート電極の直下に深さが異なるｎ
型あるいはｐ型不純物を有する能動層を形成したので、
ソース・ゲート間直列抵抗の低紘が可能となり、ＦＥＴ
の特性を向」二できる効果がある。
第１図（ａ）は本発明の一実施例を示すトランジスタの
構成説明図、第１図（ｂ）はそのゲート電極近傍を示す
要部構成説明図、第２図は」−記実施例におけるトラン
ジスタの斜視図、第３図、第４図、第５図、第６図、第
７図、第８図はそれぞれ上記実施例における製造工程を
示す構成説明図、第９図はソース抵抗のゲート長依存性
を示す特性図、第１０図は最も一般的な構造をもつトラ
ンジスタの構成説明図、第１１図は最も一般的なセルフ
ァライン構造を有するトランジスタの構成説明図、第１
２図はＬＤＤ構造を有するトランジスタの構成説明図、
第１３図は従来構造のトランジスタのゲート電極近傍を
示す要部構成説明図である。 １・・・・・・半絶縁性ＧａＡｓ基板、２・・・・・・
ｎ層、３・・・・・・ｎ−層、４・・・・・・ｎ０層、
５・・・・・・ｎ層形成用レジストパターン、６・・・
・・・ｎ−層形成用レジストパターン、７・・・・・・
ｎ°層形成用レジストパターン、訃・・・・・ソース電
極、９・・・・・・ドレイン電極、ｌＯ・・・・・・ゲ
ート電極、 １１・・・・・・ゲート電極形成用レジストパターン、
２３・・・・・・境界面。 筒 図（ａ） 筒 閲 笥 図 、２ ．３ ．４ ゲート長（μｍ） 笥 図 第１０！！１ 笥１１ 図 僚 １２！
構成説明図、第１図（ｂ）はそのゲート電極近傍を示す
要部構成説明図、第２図は」−記実施例におけるトラン
ジスタの斜視図、第３図、第４図、第５図、第６図、第
７図、第８図はそれぞれ上記実施例における製造工程を
示す構成説明図、第９図はソース抵抗のゲート長依存性
を示す特性図、第１０図は最も一般的な構造をもつトラ
ンジスタの構成説明図、第１１図は最も一般的なセルフ
ァライン構造を有するトランジスタの構成説明図、第１
２図はＬＤＤ構造を有するトランジスタの構成説明図、
第１３図は従来構造のトランジスタのゲート電極近傍を
示す要部構成説明図である。 １・・・・・・半絶縁性ＧａＡｓ基板、２・・・・・・
ｎ層、３・・・・・・ｎ−層、４・・・・・・ｎ０層、
５・・・・・・ｎ層形成用レジストパターン、６・・・
・・・ｎ−層形成用レジストパターン、７・・・・・・
ｎ°層形成用レジストパターン、訃・・・・・ソース電
極、９・・・・・・ドレイン電極、ｌＯ・・・・・・ゲ
ート電極、 １１・・・・・・ゲート電極形成用レジストパターン、
２３・・・・・・境界面。 筒 図（ａ） 筒 閲 笥 図 、２ ．３ ．４ ゲート長（μｍ） 笥 図 第１０！！１ 笥１１ 図 僚 １２！
Claims (1)
- 【特許請求の範囲】 １、ｎ型あるいはｐ型不純物がドープされた半導体基板
の表面に、ｎ型あるいはｐ型不純物を有する能動層を介
してそれぞれオーミック接合およびショットキー接合に
よりソース・ドレイン電極およびゲート電極を配設し、
ソース・ゲート間に印加する電圧により能動層に流れる
ソース・ドレイン電流を制御することを動作原理とする
電界効果トランジスタにおいて、 能動層を、少なくともゲート電極の直下におけるソース
・ドレイン電流の流れの下流側の領域を上流側のそれよ
りも深くして構成したことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2607289A JPH02205325A (ja) | 1989-02-03 | 1989-02-03 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2607289A JPH02205325A (ja) | 1989-02-03 | 1989-02-03 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02205325A true JPH02205325A (ja) | 1990-08-15 |
Family
ID=12183462
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2607289A Pending JPH02205325A (ja) | 1989-02-03 | 1989-02-03 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02205325A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05243278A (ja) * | 1991-07-15 | 1993-09-21 | Motorola Inc | 半導体装置 |
| EP0607729A2 (en) * | 1992-12-22 | 1994-07-27 | International Business Machines Corporation | High performance MESFET with multiple quantum wells |
| US5384273A (en) * | 1994-04-26 | 1995-01-24 | Motorola Inc. | Method of making a semiconductor device having a short gate length |
-
1989
- 1989-02-03 JP JP2607289A patent/JPH02205325A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05243278A (ja) * | 1991-07-15 | 1993-09-21 | Motorola Inc | 半導体装置 |
| US5281839A (en) * | 1991-07-15 | 1994-01-25 | Motorola, Inc. | Semiconductor device having a short gate length |
| US5449628A (en) * | 1991-07-15 | 1995-09-12 | Motorola, Inc. | Method of making semiconductor device having a short gate length |
| EP0607729A2 (en) * | 1992-12-22 | 1994-07-27 | International Business Machines Corporation | High performance MESFET with multiple quantum wells |
| EP0607729A3 (en) * | 1992-12-22 | 1995-02-22 | Ibm | High performance MESFET with multiple quantum wells. |
| US5384273A (en) * | 1994-04-26 | 1995-01-24 | Motorola Inc. | Method of making a semiconductor device having a short gate length |
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