KR100912111B1 - 쇼트키 장벽 나노선 전계 효과 트랜지스터 및 그 제조방법 - Google Patents
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Abstract
본 발명은 소스 및 드레인 전극이 금속실리사이드로 구성되고, 나노선을 채널로 이용하는 쇼트키 장벽 나노선 전계 효과 트랜지스터(Schottky Barrier Nano Wire Field Effect Transistor) 및 그 제조방법에 관한 것으로, 이를 위해 본 발명은 기판에서 부양되어(suspended) 나노선으로 형성된 채널; 상기 채널의 양끝단과 전기적으로 연결되어 상기 기판 상부에 금속실리사이드로 형성된 소스 및 드레인 전극; 상기 채널을 둘러싸는 형태로 마련된 게이트전극 및 상기 채널과 게이트전극 사이에 형성된 게이트절연막을 포함하는 쇼트키 장벽 나노선 전계 효과 트랜지스터를 제공한다.
나노선, 탄소나노튜브, 금속실리사이드, 트랜지스터, 쇼트키 장벽
Description
본 발명은 반도체 소자 및 그 제조방법에 관한 것으로, 더욱 상세하게는 소스 및 드레인 전극이 금속실리사이드로 구성되고, 나노선을 채널로 이용하는 쇼트키 장벽 나노선 전계 효과 트랜지스터(Schottky Barrier Nano Wire Field Effect Transistor) 및 그 제조방법에 관한 것이다.
최근 반도체 소자의 집적화가 급격히 진행됨에 따라 고전적인 구조의 반도체 소자의 축소 즉, 스케일링(scaling)이 한계에 다다르게 되었다. 지금까지 저전력화, 고집적화 및 고속동작의 요구에 부응하면서 반도체 소자를 스케일링하기 위하여 다양한 방법들이 제안되었다. 예를 들어, 단위소자(unit element)의 소자분리영역(isolation region)을 최소화하거나, 게이트절연막의 두께 감소 또는 소스 및 드레인의 접합 깊이(junction depth)를 얇게 하는 것 등이 있다. 또한, SOI(Silicon-On-Insulator) 기판을 이용한 UTB-FD SOI 트랜지스터(ultra-thin body fully depleted SOI transistor), Strained Si 채널을 이용하여 전자 이동도를 향상시킨 Band-engineered transistor, 수직 트랜지스터(vertical transistor), Fin-FET 또는 더블게이트 트랜지스터(double-gate transistor)와 같은 구조적인 변화도 시도되고 있다.
또한, 스케일링 한계에 도달해 있는 실리콘 기반의 반도체 소자의 문제점을 해결하고 새로운 물리적인 현상을 연구하기 위하여 나노소재(nano material)를 채널로 이용한 트랜지스터가 제안되었다. 그 대표적인 예가 탄소나노튜브(Carbon Nano Tube, CNT)를 채널로 이용한 트랜지스터이다. 탄소나노튜브는 1차원 반도체로서 전자, 정공의 이동도가 높고, 종래의 벌크반도체와는 다른 전기적 특성을 나타낸다. 탄소나노튜브 전계 효과 트랜지스터(CNT-Field Effect Transistor)는 1998년 델프트공대(Delft University of Technology)의 데커(Dekker) 그룹에 의하여 처음 구현되었다. 데커에 의해 구현된 탄소나노튜브 전계 효과 트랜지스터가 상온에서 게이트 동작을 보임으로써 실리콘 기반의 트랜지스터를 대체할 수 있는 대안으로서의 가능성을 보였다.
최근에는 탄소나노튜브와 같은 나노소재의 특성을 효과적으로 활용하기 위하여 트랜지스터의 구조 및 이를 제작하는 방법에 대한 연구가 많이 진행되고 있다. 이러한 연구에 있어서, 나노소재의 안정성과 우수한 트랜지스터 동작특성을 확보할 수 있는 트랜지스터의 구조 및 이를 용이하게 제작하는 방법의 개발이 해결되어야 할 하나의 과제이다.
본 발명은 상기 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 캐리어(carrier)의 이동 채널로 나노선(nano wire)을 적용한 쇼트키 장벽 나노선 전계 효과 트랜지스터 및 그 제조방법을 제공하는데 그 목적이 있다.
또한, 본 발명은 제작이 용이하고, 열적 안정성이 확보되며, 게이트 제어력이 우수한 쇼트키 장벽 나노선 전계 효과 트랜지스터 및 그 제조방법을 제공하는데 다른 목적이 있다.
상기 목적을 달성하기 위한 일 측면에 따른 본 발명의 쇼트키 장벽 나노선 전계 효과 트랜지스터는 기판에서 부양되어(suspended) 나노선으로 형성된 채널; 상기 채널의 양끝단과 전기적으로 연결되어 상기 기판 상부에 금속실리사이드로 형성된 소스 및 드레인 전극; 상기 채널을 둘러싸는 형태로 마련된 게이트전극 및 상기 채널과 게이트전극 사이에 형성된 게이트절연막을 포함한다.
상기 채널은 탄소나노튜브(carbon nano tube)를 더 포함할 수 있으며, 상기 나노선은 산화아연(ZnO), 오산화바라듐(V2O5), 질화갈륨(GaN) 및 질화알루미늄(AlN)으로 이루어진 그룹으로부터 선택된 어느 하나로 형성할 수 있다.
전자(electron)를 다수캐리어(majority carrier)로 하는 경우, 상기 소소 및 드레인 전극은 전자에 대한 쇼트키 장벽의 높이가 낮은 어븀(Er), 이터븀(Yb), 사마륨(Sm), 이트륨(Y), 가돌륨(Gd), 터븀(Tb) 및 세륨(Ce)으로 이루어진 그룹으로부터 선택된 어느 한 금속의 실리사이드를 포함할 수 있으며, 정공(hole)을 다수캐리어로 하는 경우, 상기 소스 및 드레인 전극은 정공에 대한 쇼트키 장벽의 높이가 낮은 백금(Pt), 납(Pb) 및 이리듐(Ir)으로 이루어진 그룹으로부터 선택된 어느 한 금속의 실리사이드를 포함할 수 있다.
상기 게이트절연막은 실리콘산화막, 지르코늄산화막(ZrO2), 하프늄산화막(HfO2) 및 알루미늄산화막(Al2O3)으로 이루어진 그룹으로부터 선택된 어느 하나로 형성할 수 있다.
상기 기판은 벌크(bulk)실리콘기판 또는 SOI(Silicon On Insulator) 기판을 사용할 수 있다.
상기 목적을 달성하기 위한 다른 일 측면에 따른 본 발명의 쇼트키 장벽 나노선 전계 효과 트랜지스터 제조방법은 기판 상부에 실리콘막패턴을 형성하는 단계; 상기 기판으로부터 부양되고, 상기 실리콘막패턴에 양끝단이 접하도록 나노선으로 채널을 형성하는 단계; 상기 채널과 전기적으로 연결되도록 소스 및 드레인 영역을 금속실리사이드로 형성하는 단계; 상기 채널을 둘러싸도록 게이트절연막을 형성하는 단계 및 상기 게이트절연막 상에 게이트전극을 형성하는 단계를 포함한다.
상기 채널과 전기적으로 연결되도록 소스 및 드레인 영역을 금속실리사이드로 형성하는 단계는, 상기 채널이 형성된 기판 전면에 금속막을 형성하는 단계; 상기 실리콘막패턴과 금속막을 서로 반응시켜 금속실리사이드를 형성하기 위한 열처리 단계 및 상기 열처리 과정에서 반응하지 않은 미반응 금속막을 제거하는 단계를 포함할 수 있다. 이때, 전자를 다수캐리어로 하는 경우, 상기 소스 및 드레인 전극은 은 전자에 대한 쇼트키장벽의 높이가 낮은 어븀(Er), 이터븀(Yb), 사마륨(Sm), 이트륨(Y), 가돌륨(Gd), 터븀(Tb) 및 세륨(Ce)으로 이루어진 그룹으로부터 선택된 어느 한 금속의 실리사이드로 형성할 수 있으며, 정공을 다수캐리어로 하는 경우, 상기 금속막은 정공에 대한 쇼트키장벽의 높이가 낮은 백금(Pt), 납(Pb) 및 이리듐(Ir)으로 이루어진 그룹으로부터 선택된 어느 한 금속의 실리사이드로 형성할 수 있다.
상기 채널은 탄소나노튜브로 형성할 수 있으며, 상기 나노선은 산화아연(ZnO), 오산화바라듐(V2O5), 질화갈륨(GaN) 및 질화알루미늄(AlN)으로 이루어진 그룹으로부터 선택된 어느 하나로 형성할 수 있다.
상기 실리콘막패턴에 양끝단이 접하도록 나노선으로 채널을 형성하는 단계는, 나노선을 형성하는 단계; 상기 나노선을 용액에 분산하는 단계; 상기 용액에 분산된 나노선을 상기 실리콘막패턴 상부에 이송하는 단계 및 상기 용액을 제거하는 단계를 포함할 수 있다. 이때, 상기 용액에 분산된 나노선을 상기 실리콘막패턴 상부에 이송하는 단계는 drop coating, spin coating, spay coating 및 dip coating 으로 이루어진 그룹으로부터 선택된 어느 한 방법을 사용하여 실시할 수 있다.
상기 실리콘막패턴에 양끝단이 접하도록 나노선으로 채널을 형성하기 위한 또 다른 방법은 상기 실리콘막패턴 상에 촉매층을 형성하는 단계; 상기 촉매층으로부터 화학기상증착법(Chemical Vapor Deposition, CVD)을 이용하여 나노선을 형성하는 단계 및 상기 촉매층을 제거하는 단계를 포함할 수 있다. 이때, 상기 촉매층은 Fe(NO3)3·9H2O, MoO2(acac)2 및 알루미나(alumina)으로 이루어진 그룹으로부터 선택된 어느 하나로 형성할 수 있다.
상기 게이트절연막은 화학기상증착법 또는 원자층증착법(Atomic Layer Deposition, ALD)으로 사용하여 형성할 수 있으며, 실리콘산화막, 지르코늄산화막(ZrO2), 하프늄산화막(HfO2) 및 알루미늄산화막(Al2O3)으로 이루어진 그룹으로부터 선택된 어느 하나로 형성할 수 있다.
상기 게이트전극은 각도변환 증착법(angle evaporation) 또는 스퍼터링(sputtering)법을 사용하여 형성할 수 있다.
본 발명은 소소 및 드레인 전극을 금속실리사이드로 형성함으로써, 소스 및 드레인 전극과 나노선 접합시 열적 안정성을 확보할 수 있는 효과가 있다.
또한, 본 발명은 채널을 기판에서 부양된 구조를 갖도록 형성함으로써, 기판과 나노선 사이의 상호작용으로 인하여 나노선 전계 효과 트랜지스터의 동작특성이 저하되는 것을 방지할 수 있는 효과가 있다.
또한, 본 발명은 채널을 기판에서 부양된 구조를 갖도록 형성하고, 채널을 게이트가 완전히 둘러싸는 구조를 갖도록 형성함으로써, 채널에 대한 게이트 제어력을 향상시킬 수 있는 효과가 있다.
또한, 본 발명은 바이오센서와 같은 나노선을 활용한 다양한 반도체 소자에 응용할 수 있는 효과가 있다.
이하 본 발명이 속하는 기술분야에서 통상의 지식을 가진자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부도면을 참조하여 설명하기로 한다. 또한 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이며, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판상에 직접 형성될 수 있거나, 또는 그들 사이에 제 3의 층이 개재될 수도 있다. 또한 명세서 전체에 걸쳐서 동일한 도면번호로 표시된 부분은 동일한 요소를 나타낸다.
도 1은 본 발명의 실시예에 따른 쇼트키 장벽 나노선 전계 효과 트랜지스터를 도시한 도면이다. 여기서, 도 1의 (A)는 사시도, 도 1의 (B)는 도 1의 (A)에 도시된 X-X` 절취선을 따라 도시한 단면도이다.
도 1에 도시된 바와 같이, 본 발명의 쇼트키 장벽 나노선 전계 효과 트랜지스터는 기판(100)에서 부양되어 나노선으로 형성된 채널(140), 채널(140)의 양끝단과 전기적으로 연결되어 기판(100) 상부에 금속실리사이드로 형성된 소스 및 드레인 전극(150), 채널(140)을 둘러싸는 형태로 마련된 게이트전극(170) 및 채널(140) 과 게이트전극(170) 사이에 형성된 게이트절연막(160)을 포함한다. 또한, 게이트전극(170), 소스 및 드레인 전극(150) 상부에 형성된 보호막(passivation, 180) 및 외부 전극과의 전기적인 연결을 위한 콘택층(190)을 더 포함할 수 있다.
기판(100)은 벌크실리콘기판을 사용할 수 있으며, 바람직하게는 트랜지스터의 누설전류(leakage current)를 감소시키고, 구동전류(driving current)를 증가시키기 위하여 SOI(Silicon-On-Insultor) 기판을 사용하는 것이 좋다. 이때, SOI 기판은 기계적인 지지를 위한 지지 기판(100), 지지 기판(100) 상부에 형성된 매립산화층(Buried Oxide Layer, 110) 및 매립산화층(110) 상부에 형성된 실리콘층을 포함할 수 있다.
채널(140)은 나노선 또는 탄소나노튜브로 형성할 수 있다. 이때, 나노선은 금속실리사이드로 형성된 소스 및 드레인 전극(150)과의 접합특성이 우수한 산화아연(ZnO), 오산화바나듐(V2O5), 질화갈륨(GaN) 및 질화알루미늄(AlN)으로 이루어진 그룹으로부터 선택된 어느 하나로 형성할 수 있다. 특히, 탄소나노튜브는 허용가능한 최대전류밀도가 구리(Cu)의 1000배이며 직경이 1~2 nm임에도 불구하고 산란이 없는 ballistic transport특성을 가지고 있어 실리콘의 5배에 달하는 이동도(mobility)를 가짐으로써 트랜지스터의 채널로써 응용가능성이 매우 높다.
또한, 채널(140)은 기판(100)으로부터 부양된 구조를 갖도록 형성한다. 이는 채널(140) 즉, 나노선과 기판(100)이 접할 경우, 기판(100)과 나노선 사이의 상호작용으로 인하여 나노선의 전기적인 특성이 저하되는 것을 방지하기 위함이다.
또한, 채널(140)이 기판(100)에서 부양됨으로써, 게이트절연막(160) 및 게이트전극(170)에 의하여 완전히 둘러싸여진 구조를 갖도록 형성할 수 있다. 이러한 구조는 게이트와 채널(140) 간의 접촉 면적을 증가시키고, 이를 통하여 게이트 제어력을 향상시킬 수 있다. 또한, 게이트에 의한 전계를 효과적으로 채널(140)에 전달할 수 있기 때문에 트랜지스터의 동작특성을 향상시킬 수 있다. 또한, 채널(140)이 게이트에 의하여 완전히 둘러싸여져 있기 때문에 전계에 의해 형성되는 공핍층(depletion region)이 기판으로부터 격리되어 Ion/Ioff 를 극대화할 수 있다.
게이트절연막(160)은 실리콘산화막 또는 강유전체 절연막으로 형성할 수 있다. 이때, 강유전체 절연막으로는 지르코늄산화막(ZrO2), 하프늄산화막(HfO2) 및 알루미늄산화막(Al2O3)으로 이루어진 그룹으로부터 선택된 어느 하나를 사용할 수 있다.
소스 및 드레인 전극(150)은 도전성 물질 예컨대, 열처리 공정에 대한 우수한 안정성을 지닌 금속실리사이드로 형성할 수 있다. 금속실리사이드는 실리콘(Si)과 금속을 반응시켜 형성할 수 있으며, 실리콘을 포함하고 있기 때문에 일반적으로 1000℃ 정도 온도의 열처리 공정에서도 안정적인 상태를 유지할 수 있다. 따라서, 채널(140) 즉, 나노선과 소스 및 드레인 전극(150) 간의 접합시 열적 안정성을 확보할 수 있으며, 이를 통하여 소스 및 드레인 전극(150)과 채널(140) 사이의 안정적인 접합특성을 얻을 수 있다.
여기서, 금속실리사이드를 이용하여 소스 및 드레인 전극(150)을 형성할 경우, 채널(140)과 쇼트키접합(schottky junction)을 이루게 된다. 따라서, 전자를 다수캐리어로 하는 N형 트랜지스터의 경우, 소스 및 드레인 전극(150)은 전자에 대한 쇼트키장벽(schottky barrier)이 낮은 물질 예컨대, 어븀(Er), 이터븀(Yb), 사마륨(Sm), 이트륨(Y), 가돌륨(Gd), 터븀(Tb) 및 세륨(Ce)으로 이루어진 그룹으로부터 선택된 어느 한 금속의 실리사이드로 형성할 수 있으며, 정공을 다수캐리어로 하는 P형 트랜지스터의 경우 정공에 대한 쇼트키 장벽이 낮은 물질 예컨대, 백금(Pt), 납(Pb) 및 이리듐(Ir)으로 이루어진 그룹으로부터 선택된 어느 한 금속의 실리사이드로 형성할 수 있다.
이하, 본 발명에 따른 쇼트키 장벽 나노선 전계 효과 트랜지스터의 제조방법에 대한 실시예를 첨부한 도면을 참조하여 상세히 설명한다. 이하의 공정설명에서 반도체 소자의 제조방법이나 이에 관련된 기술 내용중 알려진 기술에 대해서는 설명하지 아니하였고, 이는 이러한 알려진 기술들에 의해 본 발명의 기술적 범위가 제한되지 않음을 의미한다.
도 2 내지 도 6은 본 발명의 실시예에 따른 쇼트키 장벽 나노선 전계 효과 트랜지스터의 제조방법을 도시한 도면이다. 각 도의 (A)는 사시도, (B)는 각 도의 (A)에 도시된 X-X` 절취선을 따라 도시한 단면도이다.
도 2에 도시된 바와 같이, 기계적인 지지를 위한 지지 기판(100), 지지 기판(100) 상부에 형성된 매립산화층(110) 및 매립산화층(110) 상부에 형성된 실리콘막을 포함하는 SOI 기판을 제공한다.
다음으로, 실리콘막 상에 감광막 패턴을 형성한 후, 감광막 패턴을 식각장벽으로 실리콘막을 식각하여 실리콘막패턴(120)을 형성한다. 이때, 실리콘막패턴(120)은 후속 공정을 통하여 소스 및 드레인 전극이 형성될 영역이기 때문에 실리콘막패턴(120) 사이의 간격은 후속 공정을 통하여 형성될 채널 즉, 나노선의 길이, 폭 또는 인장강도와 같은 물리적인 특성에 따른 채널과 소스 및 드레인 전극 사이의 접합을 고려하여 조절할 수 있다. 바람직하게는, 실리콘막패턴(120) 사이 간격이 100nm 보다 작게 형성하는 것이 좋다.
한편, SOI 기판 대신에 벌크실리콘기판을 사용할 수도 있다.
다음으로, 실리콘막패턴(120)을 포함하는 결과물 전면에 희생막(130)을 증착한 후, 실리콘막패턴(120)이 노출되도록 희생막(130)을 평탄화시킨다. 이때, 희생막(130)은 포토레지스트로 형성할 수 있으며, 평탄화공정은 화학적기계적연마법(Chemical Mechanical Polishing, CMP)을 사용하여 실시할 수 있다.
여기서, 희생막(130)은 후속공정을 통하여 실리콘막패턴(120) 즉, 소스 및 드레인 전극이 형성될 실리콘막패턴(120)에 양끝단이 접하도록 채널을 형성하는 과정에서 실리콘막패턴(120)의 간격이 예컨대, 100nm보다 클 경우, 실리콘막패턴(120)에 양끝단이 접하지 않는 채널이 형성되는 것을 방지하기 위한 것이다. 만약, 채널이 실리콘막패턴(120)의 양끝단에 접하지 않고 기판(100)에 접할 경우, 반도체 소자의 동작특성이 열화되거나, 반도체 소자로써 동작하지 않을 수 있다.
한편, 실리콘막패턴(120) 사이의 간격 즉, 소스 및 드레인 전극 사이의 간격이 100nm 보다 작은 경우 즉, 실리콘막패턴(120) 사이에 기판(100)으로부터 부양되게 채널을 형성할 수 있는 경우, 상술한 희생막(130) 형성공정 및 평탄화공정을 생 략할 수 있다.
도 3에 도시된 바와 같이, 실리콘막패턴(120)에 양끝단이 접하도록 나노선으로 채널(140)을 형성한다. 이때, 나노선은 후속 공정을 통하여 금속실리사이드로 형성될 소스 및 드레인 전극과의 접합특성이 우수한 산화아연(ZnO), 오산화바나듐(V2O5), 질화갈륨(GaN) 및 질화알루미늄(AlN)으로 이루어진 그룹으로부터 선택된 어느 하나로 형성할 수 있으며, 나노선 대신에 탄소나노튜브를 사용하여 채널(140)을 형성할 수도 있다.
이하, 실리콘막패턴(120)에 양끝단이 접하도록 나노선으로 채널(140)을 형성하는 방법을 예를 들어 설명한다.
화학기상증착법, 아크를 이용한 합성법 및 양극 알루미나(anodic aluminium oxide) 또는 폴리카보네이트 맴브레인 고분자를 이용한 template방법으로 이루어진 그룹으로부터 선택된 어느 한 방법을 사용하여 나노선을 형성한다. 그 다음, 형성된 나노선을 분리 및 정제한 후, 용액에 분산시킨다. 이때, 용매로는 에탄올과 같은 일반적인 유기용제를 이용하고, 용매와 나노선 사이의 용해도가 낮아 분산이 잘 되지 않는 경우에는 나노선의 분산을 촉진하기 위하여 초음파와 같은 물리적인 충격을 주기도 한다. 다음으로, 나노선이 분산된 용액을 drop coating법(dispensing), spin coating법, spay coating법 및 dip coating법으로 이루어진 그룹으로부터 선택된 어느 한 방법을 사용하여 실리콘막패턴(120) 상부로 이송한다. 그 다음, 열처리 또는 진공상태를 유지하여 용매를 제거하는 일련의 과정을 통 하여 실리콘막패턴(120)에 양끝단이 접하는 채널(140)을 형성할 수 있다. 이때, 용액에 분산된 나노선을 사용하는 경우 실리콘막패턴(120)에 양끝단이 접하는 않는 나노선이 형성될 수도 있다. 따라서, 실리콘막패턴(120)에 양끝단이 접하지 않는 나노선을 배제하기 위한 후처리(post treatment)가 필요할 수도 있다.
실리콘막패턴(120)에 양끝단이 접하도록 나노선으로 채널을 형성하는 또 다른 방법으로는 채널(140)을 탄소나노튜브를 사용하는 형성하는 방법을 예시하여 설명한다.
실리콘막패턴(120) 상에 촉매층을 형성한다. 이때, 촉매층은 Fe(NO3)3·9H2O, MoO2(acac)2 및 알루미나로 이루어진 그룹으로부터 선택된 어느 하나로 형성할 수 있다. 다음으로, 화학기상증착법을 이용하여 반응조건 예컨대, 온도 또는 시간을 조절하면, 촉매층으로부터 탄소나노튜브가 성장하게 된다. 이때, 탄소나노튜브를 수평방향 즉, 기판(100)과 평행하도록 형성할 수 있으며, 이를 통하여 실리콘막패턴(120)에 양끝단이 접하는 채널(140)을 탄소나노튜브로 형성할 수 있다. 여기서, 탄소나노튜브의 수평성장 기술을 공지된 기술이므로 설명을 생략한다. 다음으로, 촉매층은 후속 소스 및 드레인 전극을 형성하는 과정에서 불필요하기 때문에 제거한다.
상술한 공정과정을 통하여 실리콘막패턴(120)에 양끝단이 접하도록 나노선 또는 탄소나노튜브를 사용하여 채널(140)을 형성할 수 있다.
도 4에 도시된 바와 같이, 채널(140)을 포함하는 결과물 전면에 금속막을 형 성한다. 이때, 금속막은 소스 및 드레인 전극(150)을 금속실리사이드로 형성하기 위한 것으로, 전이금속 또는 희토류금속을 사용하여 형성할 수 있다.
삭제
다음으로, 희생막(130)을 제거한다. 이때, 희생막(130)을 제거함으로써, 기판으로부터 채널(140)을 부양되도록 형성할 수 있다.
다음으로, 실리콘막패턴(120)과 금속막을 서로 반응시켜 소스 및 드레인 전극(150)을 금속실리사이드로 형성하기 위한 열처리를 실시한다. 이때, 열처리는 급속열처리방법(Rapid Thermai Annealing, RTA), 퍼니스열처리방법(furnace annealing) 및 레이져열처리방법(laser annealing)으로 이루어진 그룹으로부터 선택된 어느 한 방법을 사용하여 실시할 수 있다. 예컨대, 소스 및 드레인 전극(150)을 어븀 실리사이드(ErSi)를 형성할 경우, 급속열처리방법을 이용하여 500℃ ~ 600℃ 범위의 온도로 열처리하여 형성할 수 있다.
다음으로, 열처리과정에서 반응하지 않은 미반응 금속막을 제거한다. 이때, 미반응 금속막은 황산(H2SO4)과 과산화수소(H2O2)가 혼합된 SPM(sulfuric peroxide mixture)용액 또는 염산(HCl)과 질산(HNO3)이 혼합된 왕수(aqua regia)를 이용하여 제거할 수 있다.
이로써, 소스 및 드레인 전극(150)을 금속실리사이드로 형성할 수 있다. 이때, 소스 및 드레인 전극(150)을 금속실리사이드로 형성함으로써, 채널(140)과 소스 및 드레인 전극(150) 사이에 쇼트키접합을 형성하게 된다. 따라서, 전자를 다수캐리어로 하는 N형 트랜지스터를 형성할 경우, 소스 및 드레인 전극(140)은 전자에 대한 쇼트키장벽의 높이가 낮은 물질 예컨대, 어븀(Er), 이터븀(Yb), 사마륨(Sm), 이트륨(Y), 가돌륨(Gd), 터븀(Tb) 및 세륨(Ce)으로 이루어진 그룹으로부터 선택된 어느 한 금속의 실리사이드로 형성할 수 있으며, 정공을 다수캐리어로 하는 P형 트랜지스터를 형성하는 경우, 정공에 대한 쇼트키장벽의 높이가 낮은 물질 예컨대, 백금(Pt), 납(Pb) 및 이리듐(Ir)으로 이루어진 그룹으로부터 선택된 어느 한 금속의 실리사이드로 형성할 수 있다.
이로써, 소스 및 드레인 전극(150)을 금속실리사이드로 형성할 수 있다. 이때, 소스 및 드레인 전극(150)을 금속실리사이드로 형성함으로써, 채널(140)과 소스 및 드레인 전극(150) 사이에 쇼트키접합을 형성하게 된다. 따라서, 전자를 다수캐리어로 하는 N형 트랜지스터를 형성할 경우, 소스 및 드레인 전극(140)은 전자에 대한 쇼트키장벽의 높이가 낮은 물질 예컨대, 어븀(Er), 이터븀(Yb), 사마륨(Sm), 이트륨(Y), 가돌륨(Gd), 터븀(Tb) 및 세륨(Ce)으로 이루어진 그룹으로부터 선택된 어느 한 금속의 실리사이드로 형성할 수 있으며, 정공을 다수캐리어로 하는 P형 트랜지스터를 형성하는 경우, 정공에 대한 쇼트키장벽의 높이가 낮은 물질 예컨대, 백금(Pt), 납(Pb) 및 이리듐(Ir)으로 이루어진 그룹으로부터 선택된 어느 한 금속의 실리사이드로 형성할 수 있다.
또한, 소스 및 드레인 전극(150)을 금속실리사이드로 형성함으로써, 채널(140)과 소스 및 드레인 전극(150)을 전기적으로 연결할 수 있으며, 금속으로 형성된 소스 및 드레인 전극(150)에 비하여 열적 안정성을 확보할 수 있다. 이는 금속실리사이드의 경우 실리콘을 포함하고 있기 때문에 일반적으로 1000℃ 정도의 열처리 공정에서도 안정적인 특성을 유지할 수 있기 때문이다. 이러한 열적 안정성은 소스 및 드레인 전극(150)과 채널(140)의 접합에 있어서 안정적인 접합특성을 확보할 수 있는 장점이 있다.
도 5에 도시된 바와 같이, 채널(140), 소스 및 드레인 전극(150)을 포함하는 결과물 전면에 게이트절연막(160)을 증착한다. 이때, 게이트절연막(160)은 화학기상증착법 또는 원자층증착법을 사용하여 형성할 수 있으며, 노출된 채널(140) 표면을 완전하게 둘러싸도록 형성하는 것이 바람직하다. 따라서, 단차피복성(step coverage)이 우수한 원자층증착법을 사용하여 형성하는 것이 보다 바람직하다.
여기서, 게이트절연막(160)은 실리콘산화막 또는 강유전체 절연막으로 형성할 수 있다. 이때, 강유전체 절연막으로는 지르코늄산화막(ZrO2), 하프늄산화막(HfO2) 및 알루미늄산화막(Al2O3)으로 이루어진 그룹으로부터 선택된 어느 하나를 사용할 수 있다.
다음으로, 게이트절연막(160) 상에 게이트전극(170)을 형성한다. 이때, 게이트전극(170)을 형성하는 방법은 게이트(170)이 형성될 영역을 오픈하는 감광막패턴을 형성한 후, 게이트도전막을 증착하고, 감광막패턴을 제거함과 동시에 불필요한 영역에 형성된 게이트도전막을 제거하는 리프트오프법(lift-off)을 사용하여 형성할 수 있다.
여기서, 게이트전극(170)을 채널(140)을 완전히 둘러싸는 형태로 형성하기 위하여 기판을 특정 각도로 경사지게 한 상태에서 게이트전극(170)을 1차증착한 후, 기판을 90°회전시켜 게이트전극(170)을 2차증착하는 각도변환 증착법(angle evaporation) 또는 스퍼터링법(sputtering)을 사용할 수 있다. 특히, 스퍼터링법을 사용하여 증착할 경우, 각도변환 증착법에 비하여 금속 입자의 직진성이 줄어들고, 채널(140)이 얇기 때문에 한번에 증착할 수 있는 장점이 있다.
또한, 게이트전극(170)은 타타늄(Ti), 철(Fe) 또는 코발트(Co)와 같은 금속물질을 사용하여 형성할 수 있다.
도 6에 도시된 바와 같이, 게이트전극(170) 및 소스 및 드레인 전극(150)을 외부로부터 보호하기 위하여 보호막(180)을 형성한다. 이때, 보호막(180)은 산화막계열, 질화막계열, 질화산화막(oxynitride) 및 탄소함유막으로 이루어진 그룹으로부터 선택된 어느 하나 또는 이들이 적층된 적층막으로 형성할 수 있다. 여기서, 산화막계열로는 실리콘산화막(SiO2), BPSG(Boron Phosphorus Silicate Glass), PSG(Phosphorus Silicate Glass), TEOS(Tetra Ethyle Ortho Silicate), USG(Un-doped Silicate Glass), SOG(Spin On Glass), 고밀도플라즈마산화막(High Density Plasma, HDP) 또는 SOD(Spin On Dielectric)을 사용할 수 있고, 질화막계열로는 실리콘질화막(Si3N4)를 사용할 있으며, 탄소함유막으로는 비정질탄소막(Amorphous Carbon Layer, ACL) 또는 카본리치폴리머막(Carbon Rich Polymer)을 사용할 수 있다.
다음으로, 외부 전극과의 전기적인 연결을 위한 콘택층(190)을 형성한다. 이때, 콘택층(190)을 형성하는 방법은 보호막(180) 및 게이트절연막(160)을 선택적으로 식각하여 게이트전극(170), 소스 및 드레인 전극(150)을 오픈하는 비아(via) 홀을 형성한 후, 도전막 예컨대, 폴리실리콘막을 증착하여 형성할 수 있다.
상술한 공정과정을 통하여 본 발명의 쇼트키 장벽 나노선 전계 효과 트랜지스터를 형성할 수 있다.
이와 같이, 본 발명은 소소 및 드레인 전극(150)을 금속실리사이드로 형성함으로써, 채널(140) 즉, 나노선과 소스 및 드레인 전극(150) 접합시 이들 사이의 열적 안정성을 확보할 수 있다.
또한, 본 발명은 채널(140)을 기판(100)에서 부양된 구조를 갖도록 형성함으로써, 기판(100)과 채널(140) 사이의 상호작용으로 인하여 쇼트키 장벽 나노선 전계 효과 트랜지스터의 동작특성이 저하되는 것을 방지할 수 있다.
또한, 본 발명은 채널(140)을 기판(100)에서 부양된 구조를 갖도록 형성하 고, 채널(140)을 게이트가 완전히 둘러싸는 구조를 갖도록 형성함으로써, 채널(140)에 대한 게이트 제어력을 향상시킬 수 있다.
상술한 본 발명의 실시예에서는 쇼트키 장벽 나노선 전계 효과 트랜지스터의 경우를 예를 들어 설명하였지만, 본 발명의 이외에도 나노선 또는 탄소나노튜브를 활용한 바이오센서와 같은 반도체 소자에 적용할 수도 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술사상의 범위내의 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도 1은 본 발명의 실시예에 따른 나노선 전계 효과 트랜지스터를 도시한 도면.
도 2 내지 도 6는 본 발명의 실시예에 따른 나노선 전계 효과 트랜지스터의 제조방법을 도시한 도면.
*** 도면의 주요 부분에 대한 부호 설명***
100 : 지지기판 110 : 매립산화층
120 : 실리콘막패턴 130 : 희생막
140 : 채널 150 : 소스 및 드레인 전극
160 : 게이트절연막 170 : 게이트 전극
180 : 보호막 190 : 콘택층
Claims (20)
- 기판에서 부양되어(suspended) 나노선으로 형성된 채널;상기 채널의 양끝단과 전기적으로 연결되고 상기 기판 상부에 금속실리사이드로 형성된 소스 및 드레인 전극;상기 채널을 둘러싸는 형태로 마련된 게이트전극; 및상기 채널과 상기 게이트전극 사이에 형성된 게이트절연막을 포함하는 쇼트키 장벽 나노선 전계 효과 트랜지스터.
- 제1항에 있어서,상기 나노선은 산화아연(ZnO), 오산화바라듐(V2O5), 질화갈륨(GaN) 및 질화알루미늄(AlN)으로 이루어진 그룹으로부터 선택된 어느 하나로 형성된 쇼트키 장벽 나노선 전계 효과 트랜지스터.
- 제1항에 있어서,상기 채널은 탄소나노튜브(carbon nano tube)를 더 포함하는 쇼트키 장벽 나노선 전계 효과 트랜지스터.
- 제1항에 있어서,전자(electron)를 다수캐리어(majority carrier)로 하는 경우, 상기 소스 및 드레인 전극은 전자에 대한 쇼트키 장벽의 높이가 낮은 어븀(Er), 이터븀(Yb), 사마륨(Sm), 이트륨(Y), 가돌륨(Gd), 터븀(Tb) 및 세륨(Ce)으로 이루어진 그룹으로부터 선택된 한 금속의 실리사이드를 포함하는 쇼트키 장벽 나노선 전계 효과 트랜지스터.
- 제1항에 있어서,정공(hole)을 다수캐리어로 하는 경우, 상기 소스 및 드레인 전극은 정공에 대한 쇼트키 장벽의 높이가 낮은 백금(Pt), 납(Pb) 및 이리듐(Ir)으로 이루어진 그룹으로부터 선택된 한 금속의 실리사이드를 포함하는 쇼트키 장벽 나노선 전계 효과 트랜지스터.
- 제1항에 있어서,상기 게이트절연막은 실리콘산화막, 지르코늄산화막(ZrO2), 하프늄산화막(HfO2) 및 알루미늄산화막(Al2O3)으로 이루어진 그룹으로부터 선택된 어느 하나로 형성된 쇼트키 장벽 나노선 전계 효과 트랜지스터.
- 제1항에 있어서,상기 기판은 벌크(bulk)실리콘기판 또는 SOI(Silicon On Insulator) 기판을 사용하는 쇼트키 장벽 나노선 전계 효과 트랜지스터.
- 기판 상부에 실리콘막패턴을 형성하는 단계;상기 기판으로부터 부양되고, 상기 실리콘막패턴에 양끝단이 접하도록 나노선으로 채널을 형성하는 단계;상기 채널과 전기적으로 연결되도록 소스 및 드레인 전극을 금속실리사이드로 형성하는 단계;상기 채널을 둘러싸도록 게이트절연막을 형성하는 단계; 및상기 게이트절연막 상에 상기 채널을 둘러싸는 형태로 게이트전극을 형성하는 단계를 포함하는 쇼트키 장벽 나노선 전계 효과 트랜지스터 제조방법.
- 제8항에 있어서,상기 소스 및 드레인 전극을 금속실리사이드로 형성하는 단계는,상기 채널이 형성된 기판 전면에 금속막을 형성하는 단계;열처리를 실시하여 상기 실리콘막패턴과 상기 금속막을 서로 반응시켜 금속실리사이드를 형성하는 단계; 및상기 열처리 과정에서 반응하지 않은 미반응 금속막을 제거하는 단계을 포함하는 쇼트키 장벽 나노선 전계 효과 트랜지스터 제조방법.
- 제8항에 있어서,전자를 다수캐리어로 하는 경우, 상기 소스 및 드레인 전극은 전자에 대한 쇼트키장벽의 높이가 낮은 어븀(Er), 이터븀(Yb), 사마륨(Sm), 이트륨(Y), 가돌륨(Gd), 터븀(Tb) 및 세륨(Ce)으로 이루어진 그룹으로부터 선택된 한 금속의 실리사이드로 형성하는 쇼트키 장벽 나노선 전계 효과 트랜지스터 제조방법.
- 제8항에 있어서,정공을 다수캐리어로 하는 경우, 상기 소스 및 드레인 전극은 정공에 대한 쇼트키장벽의 높이가 낮은 백금(Pt), 납(Pb) 및 이리듐(Ir)으로 이루어진 그룹으로부터 선택된 한 금속의 실리사이드로 형성하는 쇼트키 장벽 나노선 전계 효과 트랜지스터 제조방법.
- 제8항에 있어서,상기 나노선은 산화아연(ZnO), 오산화바라듐(V2O5), 질화갈륨(GaN) 및 질화알루미늄(AlN)으로 이루어진 그룹으로부터 선택된 어느 하나로 형성하는 쇼트키 장벽 나노선 전계 효과 트랜지스터 제조방법.
- 제8항에 있어서,상기 채널은 탄소나노튜브로 형성하는 쇼트키 장벽 나노선 전계 효과 트랜지스터 제조방법.
- 제8항에 있어서,상기 실리콘막패턴에 양끝단이 접하도록 나노선으로 채널을 형성하는 단계는,나노선을 형성하는 단계;상기 나노선을 용액에 분산하는 단계;상기 용액에 분산된 나노선을 상기 실리콘막패턴 상부에 이송하는 단계; 및상기 용액을 제거하는 단계를 포함하는 쇼트키 장벽 나노선 전계 효과 트랜지스터 제조방법.
- 제14항에 있어서,상기 용액에 분산된 나노선을 상기 실리콘막패턴 상부에 이송하는 단계는,drop coating, spin coating, spay coating 및 dip coating 으로 이루어진 그룹으로부터 선택된 어느 한 방법을 사용하여 실시하는 쇼트키 장벽 나노선 전계 효과 트랜지스터 제조방법
- 제8항에 있어서,상기 실리콘막패턴에 양끝단이 접하도록 나노선으로 채널을 형성하는 단계는,상기 실리콘막패턴 상에 촉매층을 형성하는 단계;상기 촉매층으로부터 화학기상증착법(Chemical Vapor Deposition, CVD)을 이용하여 나노선을 형성하는 단계; 및상기 촉매층을 제거하는 단계를 포함하는 쇼트키 장벽 나노선 전계효과 트랜지스터 제조방법.
- 제16항에 있어서,상기 촉매층은 Fe(NO3)3·9H2O, MoO2(acac)2 및 알루미나(alumina)으로 이루어진 그룹으로부터 선택된 어느 하나로 형성하는 쇼트키 장벽 나노선 전계 효과 트랜지스터 제조방법.
- 제8항에 있어서,상기 게이트절연막은 화학기상증착법 또는 원자층증착법(Atomic Layer Deposition, ALD)으로 사용하여 형성하는 쇼트키 장벽 나노선 전계 효과 트랜지스터 제조방법.
- 제8항에 있어서,상기 게이트절연막은 실리콘산화막, 지르코늄산화막(ZrO2), 하프늄산화막(HfO2) 및 알루미늄산화막(Al2O3)으로 이루어진 그룹으로부터 선택된 어느 하나로 형성하는 쇼트키 장벽 나노선 전계 효과 트랜지스터 제조방법.
- 제8항에 있어서,상기 게이트전극은 각도변환 증착법(angle evaporation) 또는 스퍼터링(sputtering)법을 사용하여 형성하는 쇼트키 장벽 나노선 전계 효과 트랜지스터 제조방법.
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