KR101513123B1 - 반도체소자 및 그 제조방법 - Google Patents
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Abstract
반도체 소자가 개시된다. 본 발명에 의한 반도체 소자는 기판 상에 기설정된 크기를 갖는 버퍼층, 버퍼층 상에 배치되는 도전층, 버퍼층과 도전층 사이에 배치되는 공동부, 공동부를 통과하며 도전층을 수직방향으로 둘러쌓는 형태를 갖는 게이트 절연층 및 버퍼층과 이격된 형태로 게이트 절연층 상에 형성된 게이트 전극을 포함한다.
Description
본 발명은 반도체소자 및 그 제조방법에 관한 것으로, 더욱 상세하게는, 재성장 기술을 이용한 게이트 올 어라운드 구조의 반도체 소자 및 그 제조방법에 관한 것이다.
반도체 소자의 집적 밀도가 증가됨에 따라, 한정된 공간에 더 많은 수의 소자를 집적시키기 위하여 MOS 트랜지스터의 크기 즉, MOS 트랜지스터의 채널 길이(channel length) 및 채널 폭(channel width)을 감소시키고 있었다.
이와 같이 MOS 트랜지스터의 채널 길이(channel length) 및 채널 폭(channel width)을 감소시키면 집적 회로의 고집적화는 달성할 수 있으나, 드레인 유기 장벽 저하(Drain Induced Barrier Lowering, DIBL), 핫 캐리어 이펙트(hot carrier effect) 및 펀치 스루(punch through) 등과 같이 MOS 트랜지스터를 비정상적으로 구동시키는 단 채널효과(short channel effect) 및 MOS 트랜지스터의 문턱 전압(threshold voltage)이 감소되는 협 채널 효과(narrow width effect)가 발생되었다.
최근에는 종래 평면형 트랜지스터에서 문제가 되는 상기 단 채널효과(short channel effect) 및 협 채널 효과(narrow width effect)를 억제하고, 동시에 동작 전류를 높일 수 있는 얇은 핀의 여러 면을 채널로 이용하는 핀-채널 구조의 트랜지스터, 이른 바 핀-펫(Fin-FET)을 이용한 반도체 소자가 연구되고 있었다.
하지만, 핀-펫(Fin-FET)을 이용한 반도체 소자는 핀의 하면 전체를 채널 영역으로 이용하지 못함으로써 동작 전류의 증가에 한계가 있다는 문제가 있었다. 이에 따라, 핀의 한바퀴 전체 면적, 즉 측면, 상면 및 하면까지 전체를 채널 영역으로 이용할 수 있는 GAA(gate all around) 구조의 핀-펫 및 이를 이용한 다양한 반도체 소자가 연구되고 있었다.
상기 GAA형 MOS 트랜지스터의 채널에서는 게이트 전극층이 둘러싸고 있는 채널의 주변부 모두를 채널로 이용할 수 있으므로 채널의 폭이 증가되는 효과를 가질 수 있었다. 따라서, 통상의 트랜지스터에서 소자 영역 축소에 따라 채널 폭이 줄고, 채널 폭이 줄어듦에 따라 전류의 양이 줄어드는 문제를 해결할 수 있었다. 또한, 채널 주변부에 형성되는 채널의 공핍층이 서로 겹쳐 채널 전체가 완전한 공핍층을 형성할 수 있었다.
그런데, GAA 구조의 트랜지스터를 형성하기 위해서는 활성층 패턴의 아래쪽과 위쪽으로 모두 게이트 전극이 형성되어야 했다. 이런 구성을 위해서는 통상의 MOS 트랜지스터 형성 과정에 비해 복잡한 제조 과정이 요청 되었다. 따라서, 공정이 복잡해지고 공정 비용이 증가하는 문제가 있었다.
본 발명은 상술한 필요성에 따른 것으로, 본 발명의 목적은 재성장 기술을 이용하여 게이트 올 어라운드 구조의 반도체 소자 및 그의 제조방법을 제공함에 있다.
이상과 같은 목적을 달성하기 위한 본 발명에 따른 반도체 소자는 기판상에 기설정된 크기를 갖는 버퍼층, 상기 버퍼층 상에 배치되는 도전층, 상기 버퍼층과 상기 도전층 사이에 배치되는 공동부, 상기 공동부를 통과하며 상기 도전층을 수직방향으로 둘러쌓는 형태를 갖는 게이트 절연층 및 상기 버퍼층과 이격된 형태로 상기 게이트 절연층 상에 형성된 게이트 전극을 포함한다.
이 경우, 상기 도전층은, ELOG(Epitaxial Lateral Over Growth)방식을 형성될 수 있다.
한편, 상기 도전층 상에 배치되는 소스 전극 및 드레인 전극을 더 포함할 수 있다.
한편, 상기 버퍼층은 질화갈륨(GaN) 박막일 수 있다.
한편, 본 발명에 따른 반도체 소자의 제조 방법은 기판상에 기설정된 크기를 갖는 버퍼층을 형성하는 단계, 상기 버퍼층 상에 공동부를 갖는 도전층을 형성하는 단계, 상기 공동부를 통과하며 상기 도전층을 수직방향으로 둘러쌓는 형태로 게이트 절연층을 형성하는 단계 및 상기 게이트 절연층 상에 게이트 전극을 상기 버퍼층과 이격된 형태로 형성하는 단계를 포함한다.
이 경우, 상기 공동부는, 상기 버퍼층 및 상기 도전층 사이에 배치될 수 있다.
한편, 상기 도전층을 형성하는 단계는, 상기 버퍼층의 상부 영역은 제1 영역, 제2 영역 및 제3 영역으로 구분되고, 상기 제1 영역 상에는 산화막을 형성하지 않고, 상기 제2 영역 상에는 기설정된 제1 두께를 갖는 제1 산화막을 형성하고, 상기 제3 영역 상에는 상기 제1 두께보다 두꺼운 제2 두께로 제2 산화막을 형성하는 단계, 상기 제1 산화막 및 상기 제2 산화막이 형성된 버퍼층 상에 도전층을 형성하는 단계 및 상기 제1 산화막 및 제2 산화막을 제거하는 단계를 포함할 수 있다.
이 경우, 상기 제1 산화막 및 제2 산화막을 형성하는 단계는 상기 버퍼층에 상기 제2 두께를 갖는 제2산화막을 형성하는 단계 및 상기 제1 영역 상의 산화막이 제거되도록 하고, 상기 제2 영역 상의 산화막이 상기 제1 두께를 갖도록 상기 형성된 제2 산화막을 부분 식각하는 단계를 포함할 수 있다.
한편, 상기 제1 산화막 및 제2 산화막을 형성하는 단계는 상기 버퍼층의 제2 영역 상에 상기 제1 두께를 갖는 제1 산화막을 형성하는 단계 및 상기 버퍼층의 제3 영역 상에 상기 제2 두께를 갖는 제2 산화막을 형성하는 단계를 포함할 수 있다.
한편, 상기 도전층을 형성하는 단계는, ELOG(Epitaxial Lateral Over Growth)방식을 통하여 형성할 수 있다.
한편, 상기 제1 영역은 상기 제2 영역의 양측에 배치되며, 상기 도전층을 형성하는 단계는, 상기 제2 영역의 양측 각각의 제1 영역 상에 질화갈륨계 물질을 성장시키고, 상기 질화갈륨계 물질은 상기 제1 산화막 상에서 머징될 수 있다.
한편, 상기 도전층에 상에 소스 및 드레인을 각각 형성하는 단계를 더 포함할 수 있다.
도 1은 본 발명의 실시 예에 따른 반도체 소자의 구조를 설명하기 위한 도면, 그리고
도 2 내지 도 10은 본 발명의 실시 예에 따른 반도체 소자의 제조 방법을 설명하는 도면이다.
도 2 내지 도 10은 본 발명의 실시 예에 따른 반도체 소자의 제조 방법을 설명하는 도면이다.
이하에서는, 첨부된 도면을 이용하여 본 발명의 실시 예들에 대하여 더욱 상세하게 설명하도록 한다.
도 1은 본 발명의 실시 예에 따른 반도체 소자의 구조를 설명하기 위한 도면이다.
도 1을 참조하면, 본 발명의 실시 예에 따른 반도체 소자(100)는 기판(미도시), 버퍼층(110), 도전층(130), 게이트 절연층(140), 게이트 전극(150), 소스 전극(160) 및 드레인 전극(170)의 일부 또는 전부를 포함한다. 한편, 본 발명의 실시 예에 따른 반도체 소자(100)는 핀의 표면을 채널 영역으로 이용하는 핀-펫(Fin-FET), 또는 이러한 핀-펫을 이용한 로직 소자 또는 메모리 소자일 수 있다. 본 발명의 실시 예에 따른 핀 구조 전계효과 트렌지스터는 입체형 트랜지스터로서 전자 회로에서 전류나 전압의 흐름을 조절하여 증폭시키거나, 스위치 역할을 한다.
기판은 반도체 성장용 기판으로 제공되며, 사파이어, SiC, MgAl2O4, MgO, LiAlO2, LiGaO2, GaN 등과 같이 전기 절연성 및 도전성 물질로 이루어진 기판을 사용할 수 있다. 이 경우, 사파이어는 육각-롬보형(Hexa-Rhombo R3c) 대칭성을 갖는 결정체로서 c축 및 a측 방향의 격자상수가 각각 13.001Å과 4.758Å이며, C(0001)면, A(1120)면, R(1102)면 등을 갖는 것일 수 있다. 이 경우, 상기 C면은 비교적 질화물 박막의 성장이 용이하며, 고온에서 안정한 특성이 있다.
버퍼층(110)은 기판의 상부에 배치되며, 기판상에 곧바로 성장할 수 없는 물질을 기판상에 배치하기 위한 것으로, 도핑이 이루어 지지 않은 3족-5족 화합물 반도체이다. 버퍼층(110)은 예컨대, GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN 중 적어도 하나를 포함할 수 있다.
도전층(130)은 버퍼층(110)의 상부에 배치되며 AlN계 질화물로 구성된다. 구체적으로, 도전층(130) AlGaN, InAlN 또는 AlN 중에서 선택되는 AlN계 질화물일 수 있다. 또한, 필요에 따라 채널층의 구조 및 재질을 변경할 수도 있음은 물론이다. 도 1을 참고하면, 도전층(130)은 버퍼층(110)과 도전층(130)사이에 공동부(7)를 갖는 구조이다. 공동부(7)는 도전층(130)과 버퍼층(110) 사이에 위치하며, 버퍼층(110)상부에 위치한다.
도 1을 참고하면, 상기 공동부(7)를 사이에 두고 도전층(130)의 채널영역이 버퍼층(110)과 이격되어 있는 구조이고, 게이트 절연층(140) 및 게이트 전극(150)이 차례대로 도전층(130)을 수직방향으로 모든 면을 둘러쌓는 구조이다.
이와 같은 게이트 올 어라운드 구조(GAA)의 반도체 소자에서 형성된 채널에서는 게이트 전극(150)이 둘러싸고 있는 채널의 주변부 모두를 채널로 이용할 수 있으므로 채널의 폭이 증가하는 효과를 가질 수 있다. 따라서, 통상의 트랜지스터에서 소자 영역 축소에 따라 채널 폭이 줄고, 채널 폭이 줄어듦에 따라 전류의 양이 줄어드는 문제를 해결할 수 있으며, 큰 동작 전류를 가질 수 있고, 고속 동작을 필요로 하는 제품에 이용될 수 있다. 또한, 채널 주변부에 형성되는 채널의 공핍층이 서로 겹쳐 채널 전체가 완전한 공핍층을 형성할 수 있다.
또한, 본 발명의 실시 예에 따른 반도체 소자(100)는 나노 사이즈의 채널과 게이트 전극(150)이 4면, 더 정확하게는 채널층 영역을 360도 둘러싸는 형태를 통해 누설전류가 아주 적고 높은 전류 특성과 높은 항복 전압을 갖게 된다. 그 이유는 게이트 전압이 오프되었을 때 나노 사이즈의 채널층이 게이트 전극(150)에 의해 4면에 의해 감싸져 있기 때문에 완전 공핍 상태(fully depletion)를 이룬다. 이에 따라 누설전류가 거의 없고 높은 항복전압을 갖는다. 반면 게이트 전압이 온 되었을 때, 나노 사이즈의 채널층이 게이트 전극(150)에 의해 4면이 감싸져 있기 때문에 전류가 누적(accumulation)되어서 게이트 전극이 한 면에 형성된 것보다 더 많이 흐르게 되고, 또한 도전층(130)이 고농도의 n형으로 도핑되어 있어서 소자의 직렬 저항이 감소하여 더 잘 흐르게 된다. 이에 따라 도핑된 농도가 얼마냐에 따라 전류 특성은 달라진다. 또한, 나노 사이즈의 채널의 두께 및 폭에 따라서 도핑된 농도가 달라질 수 있다.
게이트 절연층(140)은 옥사이드를 사용해 게이트 전극(150)과 도전층(130)을 절연시킨다. 이때 옥사이드는 Al2O3 외에 SiO2, Si3N4, HfO2 등의 다른 절연체 물질이나 그의 복합된 절연체 물질이다.
게이트 전극(150)은 게이트 절연층(140)의 상부에 위치하며, 소스와 드레인 간 전류의 흐름을 게이트 전압으로 제어한다.
소스 전극(160) 및 드레인 전극(170)은 도전층(130) 상부에 위치하며, 외부 소자와 전기적으로 연결하기 위한 구성이다.
도 2 내지 도 10은 본 발명의 실시 예에 따른 반도체 소자(100)의 제조 방법을 설명하는 도면이다.
도 2를 참조하면, 먼저 기판의 상부에 버퍼층(110)을 형성한다. 버퍼층(110)은 기판상에 곧바로 성장할 수 없는 물질을 기판상에 배치하기 위한 것으로, 도핑이 이루어 지지 않은 3족-5족 화합물 반도체 예컨대, GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN 중 적어도 하나를 포함할 수 있으나 이에 한정되는 것은 아니다. 버퍼층(110)은 기판의 상부에 에피성장하여 형성할 수 있으므로 CVD(chemical vapor deposition), MOCVD(metal organic chemical vapor deposition) 등을 통하여 형성될 수 있다.
다음 공정으로, 도 3에 도시된 바와 같이 버퍼층(110) 상부에 산화막(120)을 형성한다. 산화막(120)은 SiO2, SiNx(예를 들면, Si3N4) 등일 수 있다. 산화막(120)의 높이는 후술할 도전층(130)의 높이보다 높거나 같게 형성한다. 산화막(120) 역시 상술한 바와 같이 버퍼층(110)상부에 에피성장을 통하여 형성할 수 있다.
다음 공정으로, 도 4에 도시된 바와 같이 산화막(120)을 식각한다. 도 4를 참고하면, 제1 산화막(121) 및 제2 산화막(122)으로 이루어진 산화막 마스크 패턴을 형성한다.
상기 산화막 마스크 패턴은 통상의 포토리소그래피법(예를 들면 ICP-RIE 등과 같은 통상의 방식을 채택할 수 있음)을 거쳐 형성될 수 있다. 구체적으로, 먼저, 버퍼층(110) 상부에 산화막(120)을 증착한다(도 3참조). 증착 방식은 PECVD(Plasma Enhanced Chemical Vapor Deposition)에 의할 수 있다. 이후, 산화막(120)의 상부에 포토리지스트(Photo regist)를 증착한다. 그리고 증착된 포토리지스트를 마스크를 통하여 패턴 형태로 노광시켜 노광된 부분의 포토리지스트를 변성시킨다. 변성된 포토리지스트는 제 1영역에 형성되고, 포토리지스트를 용해시킨 후 제1 영역의 산화막(120)을 에칭한다. 여기서 제1 영역은 제1 산화막(121)의 양 옆에 접한 영역이며, 산화막(120)의 식각에 의해서 버퍼층(110)이 노출된 부분을 일컫는다. 이로써 제1 영역(1)의 산화막(120)은 에칭되어 제거되고, 높이가 같은 제1 산화막(121) 및 제2 산화막(122)를 형성한다.
도 4를 참조하여 산화막 마스크 패턴의 구조를 살펴보면, 패턴은 마스크 영역과 윈도우 영역으로 이루어질 수 있다. 여기서 마스크 영역은 제1 산화막(121) 및 제2 산화막(122)이 증착된 제2 영역 및 제 3영역을 일컫고, 윈도우 영역은 버퍼층(110)이 노출된 영역인 제 1영역을 일컫는다. 정확하게는, 도 4을 참조하면, 본 발명의 실시 예에 따른 산화막 패턴은 제1 영역을 사이에 두고 제1 산화막(121) 양옆에 제2 산화막(122)이 배치되도록 형성한다.
그 다음 공정으로, 도 5에 도시된 바와 같이 제1 산화막(121)을 제2 산화막(122)보다 낮게 형성한다.
제1 산화막(121) 및 제2 산화막(122)의 높이에 있어서, 제1 산화막(121)의 높이가 제 2 산화막(122)의 높이보다 낮다. 이는 도전층(130)이 성장될 시, 도전층(130)의 높이가 제2 산화막(122)의 높이를 초과하지 못하게 막기 위함이며 동시에 도전층(130)이 제1 산화막(121) 상부로 과성장 될 수 있게끔 하기 위함이다.
제1 산화막(121)의 높이가 제2 산화막(122)의 높이보다 낮은 구조를 갖도록 형성하기 위하여 상기 도 3에서 설명한 바와 같은 포토레지스트 패터닝과정 다시 거친다. 그리고 제1 산화막(121)만을 더 에칭하여 제2 산화막(122)의 높이보다 낮은 형태를 형성한다.
위와 같은 과정 이외에도, 패터닝 공정을 통하여, 서로 높이가 다른 제1 산화막(121) 및 제2 산화막(122)를 각각 증착시키는 방법도 가능하며, 또 다른 다양한 방식을 통하여도 산화막 마스크 패턴은 형성될 수 있으므로 패턴의 형성 방법은상술한 설명에 한정되지 않는다.
그 다음 공정으로 도 5에 도시된 바와 같이 도전층(130)을 (재)성장시킨다. 도전층(130)은 AlGaN, InAlN 또는 AlN 중에서 선택되는 AlN계 질화물일 수 있다. 또한, 필요에 따라 채널층의 구조 및 재질을 변경할 수도 있음은 물론이다.
도전층(130)의 (재)성장은 측면 성장 방법(epitaxial lateral over growth, ELOG)을 통해 형성한다. 이러한 측면 성장 방법은 금속 유기 화학 증착법 (metal organic chemical vapor deposition;MOCVD), 분자선 결정 성장법(molecular beam epitaxy;MBE)의 공정을 이용할 수 있다. 유기금속 기상 증착법이란, 챔버 안에서 가열된 기판 표면에 증기압이 높은 금속 유기 화합물 증기를 보내어 원하는 박막을 성장시키는 방법으로 증착 속도가 빨라서 공정시간을 단축할 수 있는 장점이 있다. 분자빔 성장법이란, 다양한 성장 재료들을 분자 형태로 쏘아서 증착시킴으로써 원하는 물질을 기판 위에 쌓는 방법으로 성장 속도는 느리지만 품질이 우수하다는 장점이 있다. 그러나 실시 예가 이에 한정되는 것은 아니고 이 밖에도, 유기 금속 기상 결정 성장법(metal organic vapor phase epitaxy;MOVPE), HCVD 법(halide chemical vapour deposition), Ga와 NH3가 촉매(In, Fe, Ni, Au, NiO 등)와 고온하에 직접 반응하여 증착되는 방법 또는 혼성 기상 결정 성장법(hydride vapor phase epitaxy;HVPE) 등의 다양한 성장 방법에 의해 도전층(130)을 형성할 수 있다.
도전층(130)의 (재)성장 과정은 버퍼층(110)이 노출된 제1 영역에서 시작되며, 이때, 하부의 버퍼층(110)의 미세 구조가 재현되는 반면, 제1 산화막(121) 및 제2 산화막(122)이 배치된 곳에선 성장이 일어나지 않게 된다. 시간이 경과함에 따라 제1 영역에서 성장되는 결정은 점차 가운데 위치한 제1 산화막(121) 위로 측면 성장(과성장 ELOG(Epitaxially Lateral Over-Growth))한다. 이때, 측면 방향으로 성장되는 영역을 "윙(wing) 영역"이라 한다. 이처럼, 양쪽에 위치한 제1 영역 에서부터 측면 성장한 윙 영역은 가운데 위치한 제1 산화막(121)의 상부에서 서로 머지(merge)하여 수평성장을 멈추게 된다. 상기 윙 영역에서는 측면 성장에 의하여 결함이 현저히 감소된 고품질의 결정이 얻어질 수 있다.
다음 공정으로, 도 7에 도시된 바와 같이 제1 산화막(121) 및 제2 산화막(122)을 제거한다.
제1 산화막(121) 및 제2 산화막(122)은 (습식)에칭 공정을 통해 제거할 수 있다. 습식 에칭액은 수산화 칼륨(KOH), 수산화 나트륨(NaOH), 황산(H2SO4), 인산(H3PO4), 알루에치(4H8PO4+4CH8COOH+ HNO8+H2O), 불산 중 적어도 어느 하나를 포함할 수 있다.
제1 산화막(121) 및 제2 산화막(122)이 제거되고 나면, 버퍼층(110) 상부에 공동부(7)가 형성되게 된다. 여기서 공동부(7)란 속이 비어있는 영역을 일컫는 것으로, 버퍼층(110)과 도전층(130)사이에 공동부(7)가 배치된 형상은 도전층(130)의 게이트 전극(150)이 형성될 영역이 버퍼층(110)과 이격되어 공중에 뜬 형상일 수 있다.
도 7와 같은 구조는 통상의 포토리소그래피 공정(예를 들면 ICP-RIE 등과 같은 통상의 방식을 채택할 수 있음) 및 식각 공정을 순차적으로 거쳐 형성할 수 있다.
구체적으로, 먼저 도전층(130)에 포토리지스트(Photo regist)(미도시)를 도포한다. 그리고 도포된 포토리지스트를 마스크를 통하여 패턴 형태로 노광시켜 노광된 부분의 포토리지스트를 변성시킨 후 공동부(7)를 제외한 영역에만 포토리지스트가 남도록 현상한다. 현상 후 포토리지스트가 제거된 부위를 식각한다. 이 때, 식각은 KOH나 TMAH 같은 산성 용액을 이용한 습식 식각 방식을 이용할 수 있다. 이로써 (재)성장 및 식각 공정만으로 게이트 올 어라운드 구조(GAA)를 형성하기 위한 도전층(130)의 채널영역이 버퍼층(110)과 이격되어 공중에 뜬 구조를 형성할 수 있어 공정 과정이 단순화되는 효과가 있다.
다음 공정으로, 도 8a를 참고하면, 도전층(130) 상에 게이트 절연층(140)을 증착한다.
게이트 절연층(140)은 옥사이드를 사용해 게이트 전극(150)과 절연시키기 때문에 게이트 절연막 또는 옥사이드 층 등으로 명명될 수 있다. 이때 옥사이드는 Al2O3 외에 SiO2, Si3N4, HfO2 등의 다른 절연체 물질이나 그의 복합된 절연체 물질 모두 가능하다.
도 8b의 단면도를 참고하면, 게이트 절연층(140)은 기설정된 영역(또는 채널 영역이라 일컫는다)에서, 공동부(7)를 통과하며 도전층(130)을 수직방향으로 둘러쌓는 형태로 형성할 수 있다. 구체적으로, 채널영역을 360도로 둘러쌓는 구조이며, 버퍼층(110)과는 닿지 않도록 형성한다. 이로써 도전층(130) 및 게이트 절연층(140)이 순차적으로 적층된 구조를 형성한다.
다음 공정으로, 도 9a를 참고하면, 게이트 절연층(140)상에 게이트 전극(150)을 증착한다.
도 9b의 단면도를 참고하면, 게이트 전극(150)은 기설정된 영역(또는 채널 영역이라 일컫는다)에서, 공동부(7)를 통과하며 게이트 절연층(140)을 수직방향으로 둘러쌓는 형태로 형성한다. 구체적으로, 채널영역을 360도로 둘러쌓는 구조이며, 버퍼층(110)과는 닿지 않는 것을 특징으로 한다. 이로써 도전층(130) ,게이트 절연층(140) 및 게이트 전극(150)이 순차적으로 적층된 구조를 형성한다. 이와 같이 적층 구조를 형성하는 것은 통상의 패터닝 공정 및 식각 공정을 반복적으로 진행하여 형성될 수 있다. 이 같은 공정은 위에서 설명한바 있으므로 중복 설명은 하지 않겠다.
위와 같이 게이트 절연층(140) 및 게이트 전극(150)이 360도로 도전층(130)을 둘러쌓기 위해서 스탭 커버리지가 좋은 화학 기상 증착 방식 (Chemical Vapor Deposition;CVD)나 원자층 증착 방식(Atomic Layer Deposition;ALD)를 이용할 수 있다. 특히, 원자층 증착 방식의 박막 형성 방법은, 분자의 흡착과 치환을 번갈아 진행함으로써 원자층 두께의 초미세 층간(layer-by-layer) 증착이 가능하고, 산화물과 금속 박막을 최대한 얇게 쌓을 수 있으며, 가스의 화학반응으로 형성된 입자들을 웨이퍼 표면에 증착시키는 화학 기상 증착(CVD)보다 낮은 온도에서 막질을 형성할 수 있어 스텝 커버리지 특성이 우수하고 정밀한 두께 조절이 가능함은 물론, 저온 공정이 가능하고 증착률도 높다는 장점이 있다.
비록, 도 7에서는 채널층이 사각 형태를 이루는 것을 예로 들었기 때문에 게이트 절연층(140) 및 게이트 전극(150)이 4면을 감싸는 것으로 표현하였지만, 채널층은 사각이 아닌 원형 또는 삼각 형태를 형성될 수도 있으므로 둘러쌓는 형태도 원형 또는 삼각기둥 형태 등 다양하게 형성될 수 있으므로, 본 발명의 실시예에서는 그러한 형상을 특별히 한정하지는 않을 것이다.
그 다음 공정으로, 도전층(130)상에 소스 전극(160) 및 드레인 전극(170)을 형성하여 반도체 소자(100)를 완성한다.
도 10을 참고하면, 본 발명의 일 실시 예에 따른 소스 전극(160)과 드레인 전극(170)을 형성하기 위한 방법은 리프트-오프(lift-off) 공정을 통하여 수행될 수 있다. 구체적으로, 반도체 소자 전면에, 도전층(130)의 소스 전극(160)과 드레인 전극(170)이 생성될 영역을 제외한 부분에 패터닝을 통하여 레지스트막을 형성시킨다. 레지스트막의 전면에 소스 전극(160) 및 드레인 전극(170)을 형성시킨 후, 리프트 오프 방법으로 레지스트막을 포함한 레지스트막 상의 물질을 제거함으로써, 도 10에 도시된 바와 같이 소스 전극(160) 및 드레인 전극(170)이 완성될 수 있다.
상기에서 설명한 게이트 전극(150), 소스 전극(160) 및 드레인 전극(170)은 도전층(130)과의 오믹 형성을 위해 티타늄(Ti), 알루미늄(Al), 니켈(Ni) 및 금(Au) 등의 금속으로 이루어질 수 있다.
이상에서는 본 발명의 바람직한 실시 예에 대하여 도시하고 설명하였지만, 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자라면, 누구든지 본 발명의 기술적 사상 및 범위를 벗어나지 않는 범주 내에서 본 발명의 바람직한 실시 예를 다양하게 변경할 수 있음은 물론이다. 따라서 본 발명은 특허청구범위에서 청구하는 본 발명의 요지를 벗어나지 않는다면 다양한 변형 실시가 가능할 것이며, 이러한 변형 실시들은 본 발명의 기술적 사상이나 전망으로부터 개별적으로 이해돼서는 안 될 것이다.
100: 반도체 소자 110: 버퍼층
120: 산화막 130: 도전층
7: 공동부 140: 게이트 절연층
150: 게이트 전극 160: 소스 전극
170: 드레인 전극
120: 산화막 130: 도전층
7: 공동부 140: 게이트 절연층
150: 게이트 전극 160: 소스 전극
170: 드레인 전극
Claims (12)
- 삭제
- 삭제
- 삭제
- 삭제
- 반도체 소자의 제조 방법에 있어서,
기판 상에 기설정된 크기를 갖는 버퍼층을 형성하는 단계;
상기 버퍼층 상에 공동부를 갖는 도전층을 형성하는 단계;
상기 공동부를 통과하며 상기 도전층을 수직방향으로 둘러쌓는 형태로 게이트 절연층을 형성하는 단계; 및
상기 게이트 절연층 상에 게이트 전극을 상기 버퍼층과 이격된 형태로 형성하는 단계;를 포함하며,
상기 도전층을 형성하는 단계는,
상기 버퍼층의 상부 영역은 제1 영역, 제2 영역 및 제3 영역으로 구분되고, 상기 제1 영역 상에는 산화막을 형성하지 않고, 상기 제2 영역 상에는 기설정된 제1 두께를 갖는 제1 산화막을 형성하고, 상기 제3 영역 상에는 상기 제1 두께보다 두꺼운 제2 두께로 제2 산화막을 형성하는 단계;
상기 제1 산화막 및 상기 제2 산화막이 형성된 버퍼층 상에 도전층을 형성하는 단계; 및
상기 제1 산화막 및 제2 산화막을 제거하는 단계;를 포함하며,
상기 제1 영역은 상기 버퍼층 상부 영역의 양 측에 일정 거리로 서로 이격된 영역이며, 상기 제2 영역은 상기 제1 영역과 안쪽으로 접하는 영역이고, 상기 제3 영역은 상기 제1 영역과 바깥으로 접하는 일정 거리로 서로 이격된 영역인 것을 특징으로 하는 반도체 소자의 제조 방법. - 제5항에 있어서,
상기 공동부는,
상기 버퍼층 및 상기 도전층 사이에 배치되는 것을 특징으로 하는 반도체 소자의 제조 방법. - 삭제
- 제5항에 있어서,
상기 제1 산화막 및 제2 산화막을 형성하는 단계는,
상기 버퍼층에 상기 제2 두께를 갖는 제2산화막을 형성하는 단계;
상기 제1 영역 상의 산화막이 제거되도록 하고, 상기 제2 영역 상의 산화막이 상기 제1 두께를 갖도록 상기 형성된 제2 산화막을 부분 식각하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법. - 제5항에 있어서,
상기 제1 산화막 및 제2 산화막을 형성하는 단계는,
상기 버퍼층의 제2 영역 상에 상기 제1 두께를 갖는 제1 산화막을 형성하는 단계; 및
상기 버퍼층의 제3 영역 상에 상기 제2 두께를 갖는 제2 산화막을 형성하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법. - 제5항에 있어서,
상기 도전층을 형성하는 단계는,
ELOG(Epitaxial Lateral Over Growth)방식을 통하여 도전층을 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법. - 제9항에 있어서,
상기 제1 영역은 상기 제2 영역의 양측에 배치되며,
상기 도전층을 형성하는 단계는,
상기 제2 영역의 양측 각각의 제1 영역 상에 질화갈륨계 물질을 성장시키고, 상기 질화갈륨계 물질은 상기 제1 산화막 상에서 머징되는 것을 특징으로 하는 반도체 소자의 제조 방법. - 제5항에 있어서,
상기 도전층에 상에 소스 및 드레인을 각각 형성하는 단계;를 더 포함하는 반도체 소자의 제조 방법.
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| US20050136585A1 (en) * | 2003-12-23 | 2005-06-23 | Chau Robert S. | Method of fabricating semiconductor devices with replacement, coaxial gate structure |
| US20060017064A1 (en) * | 2004-07-26 | 2006-01-26 | Saxler Adam W | Nitride-based transistors having laterally grown active region and methods of fabricating same |
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