KR101439291B1 - 반도체 소자 및 그의 제작 방법 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 34
- 238000004519 manufacturing process Methods 0.000 title claims description 11
- 150000004767 nitrides Chemical class 0.000 claims abstract description 90
- 239000000758 substrate Substances 0.000 claims abstract description 19
- 238000000034 method Methods 0.000 claims description 42
- 229910002601 GaN Inorganic materials 0.000 claims description 22
- 229910002704 AlGaN Inorganic materials 0.000 claims description 12
- JMASRVWKEDWRBT-UHFFFAOYSA-N Gallium nitride Chemical compound [Ga]#N JMASRVWKEDWRBT-UHFFFAOYSA-N 0.000 claims description 12
- 238000005530 etching Methods 0.000 claims description 10
- 239000000463 material Substances 0.000 claims description 10
- -1 InAlN Inorganic materials 0.000 claims description 7
- 208000012868 Overgrowth Diseases 0.000 claims description 5
- 239000010408 film Substances 0.000 description 70
- 229920002120 photoresistant polymer Polymers 0.000 description 10
- 238000005229 chemical vapour deposition Methods 0.000 description 8
- 229910052751 metal Inorganic materials 0.000 description 8
- 239000002184 metal Substances 0.000 description 8
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 7
- 239000010931 gold Substances 0.000 description 6
- 230000005533 two-dimensional electron gas Effects 0.000 description 6
- 238000004891 communication Methods 0.000 description 5
- KWYUFKZDYYNOTN-UHFFFAOYSA-M Potassium hydroxide Chemical compound [OH-].[K+] KWYUFKZDYYNOTN-UHFFFAOYSA-M 0.000 description 4
- 238000000151 deposition Methods 0.000 description 4
- 239000010936 titanium Substances 0.000 description 4
- PXGOKWXKJXAPGV-UHFFFAOYSA-N Fluorine Chemical compound FF PXGOKWXKJXAPGV-UHFFFAOYSA-N 0.000 description 3
- HEMHJVSKTPXQMS-UHFFFAOYSA-M Sodium hydroxide Chemical compound [OH-].[Na+] HEMHJVSKTPXQMS-UHFFFAOYSA-M 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 3
- 239000013078 crystal Substances 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 3
- 230000005669 field effect Effects 0.000 description 3
- 229910052737 gold Inorganic materials 0.000 description 3
- 239000012212 insulator Substances 0.000 description 3
- 229910052759 nickel Inorganic materials 0.000 description 3
- 239000010409 thin film Substances 0.000 description 3
- 238000001039 wet etching Methods 0.000 description 3
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 2
- QAOWNCQODCNURD-UHFFFAOYSA-N Sulfuric acid Chemical compound OS(O)(=O)=O QAOWNCQODCNURD-UHFFFAOYSA-N 0.000 description 2
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 150000001875 compounds Chemical class 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 238000011161 development Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 229910052731 fluorine Inorganic materials 0.000 description 2
- 239000011737 fluorine Substances 0.000 description 2
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 2
- 238000002248 hydride vapour-phase epitaxy Methods 0.000 description 2
- 229910052594 sapphire Inorganic materials 0.000 description 2
- 239000010980 sapphire Substances 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- WGTYBPLFGIVFAS-UHFFFAOYSA-M tetramethylammonium hydroxide Chemical compound [OH-].C[N+](C)(C)C WGTYBPLFGIVFAS-UHFFFAOYSA-M 0.000 description 2
- 229910052719 titanium Inorganic materials 0.000 description 2
- DGAQECJNVWCQMB-PUAWFVPOSA-M Ilexoside XXIX Chemical compound C[C@@H]1CC[C@@]2(CC[C@@]3(C(=CC[C@H]4[C@]3(CC[C@@H]5[C@@]4(CC[C@@H](C5(C)C)OS(=O)(=O)[O-])C)C)[C@@H]2[C@]1(C)O)C)C(=O)O[C@H]6[C@@H]([C@H]([C@@H]([C@H](O6)CO)O)O)O.[Na+] DGAQECJNVWCQMB-PUAWFVPOSA-M 0.000 description 1
- 229910010093 LiAlO Inorganic materials 0.000 description 1
- 229910020068 MgAl Inorganic materials 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 239000003929 acidic solution Substances 0.000 description 1
- 150000004645 aluminates Chemical class 0.000 description 1
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 1
- 238000001505 atmospheric-pressure chemical vapour deposition Methods 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 239000003054 catalyst Substances 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000002109 crystal growth method Methods 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 239000012777 electrically insulating material Substances 0.000 description 1
- 238000010894 electron beam technology Methods 0.000 description 1
- 229910052733 gallium Inorganic materials 0.000 description 1
- 150000004820 halides Chemical class 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-M hydroxide Chemical compound [OH-] XLYOFNOQVPJJNP-UHFFFAOYSA-M 0.000 description 1
- 229910052738 indium Inorganic materials 0.000 description 1
- 229910052742 iron Inorganic materials 0.000 description 1
- XEEYBQQBJWHFJM-UHFFFAOYSA-N iron Substances [Fe] XEEYBQQBJWHFJM-UHFFFAOYSA-N 0.000 description 1
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 1
- 238000002488 metal-organic chemical vapour deposition Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910003465 moissanite Inorganic materials 0.000 description 1
- 238000001451 molecular beam epitaxy Methods 0.000 description 1
- 125000000896 monocarboxylic acid group Chemical group 0.000 description 1
- GNRSAWUEBMWBQH-UHFFFAOYSA-N nickel(II) oxide Inorganic materials [Ni]=O GNRSAWUEBMWBQH-UHFFFAOYSA-N 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 150000002902 organometallic compounds Chemical class 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 230000000704 physical effect Effects 0.000 description 1
- 238000005240 physical vapour deposition Methods 0.000 description 1
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 238000011160 research Methods 0.000 description 1
- 230000008054 signal transmission Effects 0.000 description 1
- 229910010271 silicon carbide Inorganic materials 0.000 description 1
- 229910052708 sodium Inorganic materials 0.000 description 1
- 239000011734 sodium Substances 0.000 description 1
- 239000000243 solution Substances 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
- 239000012808 vapor phase Substances 0.000 description 1
- 238000000927 vapour-phase epitaxy Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
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- H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
- H01L29/2003—Nitride compounds
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66446—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET]
- H01L29/66462—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET] with a heterojunction interface channel or gate, e.g. HFET, HIGFET, SISFET, HJFET, HEMT
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
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Abstract
반도체 소자가 개시된다. 본 반도체 소자는 기판, 기판 상에 기설정된 크기를 갖는 버퍼층, 버퍼층 상부에 배치되는 질화물층, 버퍼층 및 질화물층 사이에 배치되는 공동부, 하부에 공동부가 배치되는 질화물층의 제1 영역 상에 배치되는 게이트 전극 및 질화물층 상부의 제2 영역 및 제3 영역 각각에 배치되는 소스 전극 및 드레인 전극을 포함한다.
Description
본 발명은 반도체 소자 및 그의 제작 방법에 관한 것으로, 더욱 상세하게는 Nomally off 동작을 구현할 수 있는 구조의 반도체 소자 및 그의 제작 방법에 관한 것이다.
최근 전세계적으로 정보통신기술의 급격한 발달로 인하여 초고속, 대용량의 신호 전송을 위한 통신 기술이 급속도로 발달하고 있었다. 특히 무선통신기술에서 개인휴대폰, 위성통신, 군사용레이더, 방송통신, 통신용 중계기 등의 수요가 점점 확대됨에 따라 고속, 고전력 전자소자에 대한 요구가 증가되고 있었다. 따라서, 고전력 전자소자에 사용되는 파워소자 또한 에너지적인 손실을 줄이기 위한 많은 연구가 진행되고 있었다.
특히, GaN계 질화물 반도체는 에너지갭이 크고, 높은 열적 화학적 안정도, 높은 전자포화속도(~3×107 cm/sec)등의 뛰어난 물성 가지고 있어서, 광소자 뿐만 아니라 고주파, 고출력용 전자소자로의 응용이 용이하여 세계적으로 활발히 연구되고 있었다.
GaN계 질화물 반도체를 이용한 전자소자는 높은 항복전계(~3×106 V/cm) 및 최대전류밀도, 안정된 고온동작, 높은 열전도도 등의 다양한 장점을 가지고 있으며, AlGaN/GaN의 이종접합구조를 이용한 이종접합 전계효과 트랜지스터(heterostructure field effect transistor, HFET)의 경우, 접합계면에서의 밴드 불연속(band-discontinuity)이 크기 때문에 계면에 2DEG(two-dimensional electron gas)층이 생겨 높은 농도의 전자가 유기될 수 있어서 전자 이동도를 더욱 높일 수 있으므로, 고전력 소자로의 응용이 가능하다.
종래의 AlGaN/GaN 이종접합 전계효과 트랜지스터는 그 구조의 특성상 2DEG층이 항상 존재하기 때문에 전압을 인가하지 않을 때도 소자는 항상 켜져 있는 노멀 온(normally on) 상태를 유지하며, 소자를 끄기 위해서는 항상 전압을 가해주어야 한다. 따라서 대기 상태의 전력소모가 커서 스위치로 사용하기 어려운 문제점이 있었다. 또한, 종래의 고전자 이동도 트랜지스터의 노멀 온 상태의 문제점을 해결하기 위해, 게이트 전극 하부에 형성된채널 부분을 식각하거나 플루오린(F2) 가스를 이용하거나 MISHFET, p-AlGaN/AlGaN/GaN HFET 구조를 이용하여 노멀 오프(normally off)를 구현하기도 하였으나, 식각에 의한 손상 및 불필요한 절연막의 형성으로 인한 전하 트랩(trapped charge)이 생기는 등 기술적으로 어렵다는 문제점이 있었다.
본 발명은 상술한 필요성에 따른 것으로, 본 발명의 목적은 Nomally off 동작을 구현할 수 있는 구조의 반도체 소자 및 그의 제작 방법을 제공함에 있다.
이상과 같은 목적을 달성하기 위한 본 발명에 따른 반도체 소자는 기판, 상기 기판 상에 기설정된 크기를 갖는 버퍼층, 상기 버퍼층 상부에 배치되는 질화물층, 상기 버퍼층 및 상기 질화물층 사이에 배치되는 공동부, 하부에 상기 공동부가 배치되는 질화물층의 제1 영역 상에 배치되는 게이트 전극 및 상기 질화물층 상부의 제2 영역 및 제3 영역 각각에 배치되는 소스 전극 및 드레인 전극을 포함한다.
이 경우, 상기 버퍼층은 GaN으로 구성될 수 있다.
한편, 상기 질화물층은 AlGaN, InAlN 또는 AlN 중에서 선택되는 AlN계 질화물로 구성될 수 있다.
한편, 상기 버퍼층과 상기 질화물층이 접하는 영역에만 2DEG이 형성될 수 있다.
한편, 본 실시 예에 따른 반도체 소자 제조방법은 기판 상에 기설정된 크기를 갖는 버퍼층을 형성하는 단계, 상기 버퍼층 상에 공동부를 갖는 질화물층을 형성하는 단계, 하부에 상기 공동부가 배치되는 질화물층의 제1 영역 상에 배치되는 게이트 전극을 형성하는 단계 및 상기 질화물층 상부의 제2 영역 및 제3 영역 각각에 배치되는 소스 전극 및 드레인 전극을 형성하는 단계를 포함한다.
한편, 상기 공동부는, 상기 버퍼층 및 상기 질화갈륨계 질화물층 사이에 배치될 수 있다.
한편, 상기 질화갈륨계 질화물층을 형성하는 단계는 상기 버퍼층의 상부 영역은 제1 영역, 제2 영역 및 제3 영역으로 구분되고, 상기 제1 영역 상에는 산화막을 형성하지 않고, 상기 제2 영역 상에는 기설정된 제1 두께를 갖는 제1 산화막(121)을 형성하고, 상기 제3 영역 상에는 상기 제1 두께보다 두꺼운 제2 두께로 제2 산화막(122)을 형성하는 단계, 상기 제1 산화막(121) 및 상기 제2 산화막(122)이 형성된 버퍼층 상에 질화갈륨계 질화물층을 형성하는 단계 및 상기 제1 산화막(121) 및 제2 산화막(122)을 제거하는 단계를 포함할 수 있다.
이 경우, 상기 제1 산화막(121) 및 제2 산화막(122)을 형성하는 단계는, 상기 버퍼층에 상기 제2 두께를 갖는 제2산화막을 형성하는 단계,상기 제1 영역 상의 산화막이 제거되도록 하고, 상기 제2 영역 상의 산화막이 상기 제1 두께를 갖도록 상기 형성된 제2 산화막(122)을 부분 식각하는 단계를 포함할 수 있다.
한편, 상기 제1 산화막(121) 및 제2 산화막(122)을 형성하는 단계는 상기 버퍼층의 제2 영역 상에 상기 제1 두께를 갖는 제1 산화막(121)을 형성하는 단계 및 상기 버퍼층의 제3 영역 상에 상기 제2 두께를 갖는 제2 산화막(122)을 형성하는 단계를 포함할 수 있다.
한편, 상기 질화갈륨계 질화물층을 형성하는 단계는 ELOG(Epitaxial Lateral Over Growth)방식을 통하여 질화갈륨계 질화물층을 형성할 수 있다.
한편, 상기 제1 영역은 상기 제2 영역의 양측에 배치되며, 상기 질화갈륨계 질화물층을 형성하는 단계는, 상기 제2 영역의 양측 각각의 제1 영역 상에 질화갈륨계 물질을 성장시키고, 상기 질화갈륨계 물질은 상기 제1 산화막(121) 상에서 머징될 수 있다.
도 1은 본 발명의 실시 예에 따른 반도에 소자의 구조를 설명하기 위한 도면, 그리고
도 2 내지 도 8은 본 발명의 실시 예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정 단면도이다.
도 2 내지 도 8은 본 발명의 실시 예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정 단면도이다.
이하에서는, 첨부된 도면을 이용하여 본 발명의 실시 예들에 대하여 더욱 상세하게 설명하도록 한다.
도 1은 본 발명의 실시 예에 따른 반도에 소자의 구조를 설명하기 위한 도면이다.
도 1을 참조하면, 반도체 소자(100)는 기판(미도시), 버퍼층(110), 질화물층(130), 공동부(140), 게이트 전극(150), 소스 전극(160) 및 드레인 전극(170)을 포함한다. 한편, 본 실시 예에 따른 반도체 소자(100)는 질화물 이종 접합 트랜지스터(Heterojunctiontransistor)이다.
질화물 이종 접합 트랜지스터는 서로 다른 종류의 질화물이 접하는 계면에서의 밴드 불연속(band-discontinuity)이 크기 때문에 계면에 2DEG(two-dimensional electron gas)층이 생기게 된다. 2고농도의 2차원 전자가스(2DEG)층은 2차원적으로 자유롭게 이동할 수 있는 전자들로 이루어진 가스로 이루어진다. 여기서 게이트 전극(150)에 신호가 입력되면, 2DEG층에 의해 전자 이동도가 개선된 전류가 흐르는 채널이 형성되어 소스 전극(160)과 드레인 전극(170) 간에 전류가 흐를 수 있다. 때문에 이와 같은 질화물 이종 접합 트랜지스터는 고전력 소자로의 응용이 가능하다.
종래의 이종접합 전계효과 트랜지스터는 그 구조의 특성상 2DEG층이 항상 존재하기 때문에 전압을 인가하지 않을 때도 소자는 항상 켜져 있는 노멀 온(normally on) 상태를 유지하기 때문에 소자를 끄기 위해서는 항상 전압을 가해주어야 한다는 단점이 있었다. 이와 같은 문제점을 해결하기 위해, 게이트 전극 하부에 형성된 채널 부분을 식각하거나, 플루오린(F2) 가스를 이용하거나, MISHFET, p-AlGaN/AlGaN/GaN HFET 구조를 이용하여 노멀 오프(normally off)를 구현한 예가 있기도 하였으나, 식각에 의한 손상 및 불필요한 절연막의 형성으로 인한 전하 트랩(trapped charge)이 생기는 문제가 있었다.
본원 발명의 실시 예에 따른 반도체 소자(100)는 종래에 없던 구조를 가지며, 이러한 구조적 특성에 의해 노멀리 오프(nomally off) 상태의 소자로 작동하게 된다. 또한, 본 발명의 실시 예에 따른 반도체 소자(100)의 제조 방법에 의하게 되면 이와 같이 종래에 없던 구조를 손쉽게 제작할 수 있다. 이하에서 본 발명에 따른 반도체 소자(100)의 구조 및 제작 방법에 대해 상세히 설명하겠다.
우선, 본 발명의 실시 예에 따른 반도체 소자(100)의 각 구성을 살펴보면, 기판(미도시)은 반도체 성장용 기판으로서, 사파이어, SiC, MgAl2O4, MgO, LiAlO2, LiGaO2, GaN 등과 같이 전기 절연성 및 도전성 물질로 이루어질 수 있다. 사파이어기판을 사용할 경우, 사파이어는 육각-롬보형(Hexa-Rhombo R3c) 대칭성을 갖는 결정체로서 c축 및 a측 방향의 격자상수가 각각 13.001Å과 4.758Å이며, C(0001)면, A(1120)면, R(1102)면 등을 갖는 것일 수 있고, 상기 C면은 비교적 질화물 박막의 성장이 용이하며, 고온에서 안정한 특성이 있다.
버퍼층(110)은 기판상에 기설정된 크기를 갖도록 배치된다. 구체적으로, 버퍼층(110)은 기판상에 곧바로 성장할 수 없는 물질을 기판상에 배치하기 위한 것으로, 도핑이 이루어 지지 않은 3족-5족 화합물 반도체일 수 있다. 예를 들어, 버퍼층(110)은 GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN 중 적어도 하나의 물질로 구성될 수 있으나, 이에 한정되지는 않는다.
질화물층(130)은 버퍼층(110)의 상부에 배치된다. 구체적으로, 질화물층(130)은 AlN계 질화물로 구성된다. 여기서 AlN계 질화물은 AlGaN, InAlN 또는 AlN 중에서 선택되는 AlN계 질화물일 수 있다.
질화물층(130)의 구조를 도 1을 참고하여 구체적으로 살펴보면, 질화물층(130)은 버퍼층(110)과 질화물층(130)사이에 공동부(140)를 갖는 구조이다. 상기 공동부(140)가 배치된 영역에는 버퍼층(110)과 질화물층(130) 간에 이종 접합이 발생하지 않기 때문에 이종접합에 의한 고농도의 2차원 전자가스(2DEG)층이 형성되지 않는다. 여기서, 고농도의 2차원 전자가스(2DEG)층이란, 2차원 상에서 자유롭게 이동가능한 전자가스가 존재하는 층으로서, 전자의 이동속도, 전력밀도가 개선된 채널역할을 수행하게 된다. 본 발명의 실시 예에 따른 반도체 소자(100)는 버퍼층(110)과 질화물층(130)사이에 공동부(140)가 자리 잡고 있기 때문에 2DEG층이 항상 존재하는 것을 막을 수 있으므로 우수한 노말리 오프 특성(Nomally-Off)을 구현할 수 있다.
공동부(140)는 질화물층(130)과 버퍼층(110) 사이에 배치되며, 버퍼층(110) 상부에 배치된다. 상기에서 설명한 바와 같이, 공동부(140)는 버퍼층(110)과 질화물층(130)사이에 위치하여 버퍼층(110)과 질화물층(130) 사이의 일부분에서 이종 접합이 발생하지 않도록 하는 영역이다.
게이트 전극(150)은 질화물층(130)의 제1 영역 상에 배치된다. 구체적으로, 제1 영역이란 공동부(140)가 위치한 영역 상부의 질화물층(130)의 상부를 말한다. 공동부(140)는 에어(air)로서, 이론적으로 완벽한 절연체 역할을 수행하기 때문에, 공동부(140) 상부의 질화물층(130) 상에 배치되는 게이트 전극(150)은 별도의 게이트 절연막이 필요하지 않다. 때문에 본 발명의 실시 예에 따른 반도체 소자(100)는 게이트 절연막에서 발생할 수 있는 문제점(전하 트랩현상에 의한 전류누설 등)들이 발생하지 않는다는 장점이 있다.
그리고 게이트 전극(150)은 인가되는 전압의 크기에 따라 질화물층(130)에 채널 영역이 형성하거나, 형성되는 채널 영역의 크기를 가변시키는 동작을 수행한다.
소스 전극(160)은 질화물층(130) 상에 배치된다. 구체적으로, 소스 전극(160)은 도전 층 상부의 기설정된 제2 영역 상에 배치되어, 캐리어(구체적으로, 전자 또는 홀)를 반도체 소자에 공급할 수 있다. 여기서 기설정된 제2 영역은 하부에 공동부(140)가 배치되지 않은 질화물층(130)의 상부 영역을 의미한다.
드레인 전극(170)은 질화물층(130) 상에 배치된다. 구체적으로, 드레인 전극(170)은 도전 층 상부의 기설정된 제3 영역 상에 배치될 수 있다. 여기서 기설정된 제3 영역은 하부에 공동부(140)가 배치되지 않은 질화물층(130)의 상부 영역을 의미한다.
상기에서 설명한 게이트 전극(150), 소스 전극(160) 및 드레인 전극(170)은 질화물층(130)과의 오믹 컨택(ohmic contact) 형성을 위해 티타늄(Ti), 알루미늄(Al), 니켈(Ni) 및 금(Au) 등의 금속으로 이루어질 수 있으며, 각각 외부 소자와 전기적으로 연결된다. 여기서 오믹 컨택이란 비정류 또는 저항 접촉으로서, I-V곡선이 일반적인 옴의 법칙을 따르는 경우를 말한다.
이상과 같이 본 실시 예에 따른 반도체 소자(100)는 게이트 영역의 질화물층(130)이 버퍼층(110)과 접하지 않고 공중에 떠 있는 형태가 된다. 접한 부분에서는 2DEG 채널층이 형성되는 반면에, 게이트 영역에는 2DEG가 형성이 안 되므로 노말리오프(Nomally-off) 특성 구현이 가능하다. 또한, 이론적으로 완벽한 절연체인 에어 (air)를 게이트 절연막으로 이용하기 때문에 본 실시 예에 따른 반도체 소자(100)는 게이트 절연막에서 발생할 수 있는 문제점(전하 트랩현상에 의한 전류누설 등)이 발생하지 않는다는 효과가 있다.
이상에서는 본 실시 예에 따른 반도체 소자(100)를 구성하는 구성에 대해서 설명하였으며, 이하에서는 본 실시 예에 따른 반도체 소자의 제조 방법을 설명한다.
이하에서 설명할 각각의 층(layer)을 형성하는 방법은 MOCVD, PECVD, APCVD, LPCVD, UHCVD, PVD, 전자빔 방식, 저항 가열방식 등 다양한 방식에 의해 가능하다.
도 2 내지 도 8은 본 발명의 실시 예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정 단면도이다.
도 2를 참조하면, 먼저 기판의 상에 기설정된 크기를 갖는 버퍼층(110)을 형성한다. 버퍼층(110)은 기판상에 곧바로 성장할 수 없는 물질을 기판상에 배치시키기 위한 것으로, 도핑이 이루어 지지 않은 3족-5족 화합물 반도체 예컨대, GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN 중 적어도 하나를 포함할 수 있으나 이에 한정되는 것은 아니다. 구체적으로, 버퍼층(110)은 기판의 상부에 CVD(chemical vapor deposition), MOCVD(metal organic chemical vapor deposition) 등을 통하여 형성될 수 있다.
다음 공정으로, 도 3에 도시된 바와 같이 버퍼층(110) 상부에 제2 두께를 갖는 산화막(120)을 형성한다. 여기서 제2 두께란, 버퍼층(110) 상부에 형성될 질화물층(130)의 두께와 동일하거나 더 높은 두께를 의미한다. 구체적으로, 산화막(120)은 SiO2, SiNx(예를 들면, Si3N4) 등과 같은 옥사이드 또는 질화물로 구성될 수 있으며, 상술한 바와 같이 버퍼층(110) 상부에 CVD(chemical vapor deposition), MOCVD(metal organic chemical vapor deposition) 등의 공정을 이용하여 산화막(120)을 형성할 수 있다.
다음 공정으로, 도 4에 도시된 바와 같이 산화막(120)을 식각한다. 구체적으로, 제1 영역 상의 산화막이 제거되도록 식각한다. 여기서 제1 영역이란, 버퍼층(110) 상에 질화물층(130)이 증착될 영역을 의미한다. 산화막(120)의 제1 영역을 식각하는 공정은, 구체적으로, 먼저, 산화막(120)의 상부에 포토레지스트(Photo regist)를 증착한다. 그리고 증착된 포토레지스트를 마스크를 통하여 패턴 형태로 노광시켜 노광된 부분의 포토레지스트를 변성시킨다. 변성된 포토레지스트는 제 1영역에 형성되고, 포토레지스트를 용해시킨 후 제1 영역의 산화막을 에칭한다. 여기서 제1 영역은 제1 산화막(121)의 양 옆에 접한 영역이며, 산화막(120)의 식각에 의해서 버퍼층(110)이 노출된 부분을 일컫는다. 이로써 제1 영역의 산화막(120)은 에칭되어 제거되고, 높이가 같은 제1 산화막(121) 및 제2 산화막(122)을 형성한다.
도 4를 참조하면, 제1 산화막(121) 및 제2 산화막(122)의 구조는 마스크 영역과 윈도우 영역으로 세분화 할 수 있다. 여기서 마스크 영역은 제1 산화막(121) 및 제2 산화막(122)이 증착된 제2 영역 및 제3 영역을 일컫고, 윈도우 영역은 버퍼층(110)이 노출된 영역인 제1 영역을 일컫는다. 더 정확하게는, 제1 산화막(121) 및 제2 산화막(122)의 구조는 제1 영역을 사이에 두고 제1 산화막(121) 양옆에 제2 산화막(122)이 배치된 구조이다.
그 다음 공정으로, 도 5에 도시된 바와 같이 제1 산화막(121)을 식각한다. 구체적으로, 제2 영역 상의 산화막이 제1 두께를 갖도록 이전에 형성된 제2 산화막(122)을 부분적으로 식각한다. 부분적으로 식각하기 위한 공정은 상술한 포토리소그래피 공정에 의할 수 있다.
보다 구체적으로 제1 산화막(121) 및 제2 산화막(122)의 높이에 대해 살펴보면, 제1 산화막(121)의 높이는 제 2 산화막의 높이(122)보다 낮도록 형성된다. 이는 질화물층(130)이 성장될 시, 질화물층(130)이 제2 산화막(122)의 높이를 초과하여 성장되지 못하도록 하기 위함이다.
한편, 이상 도 4 내지 도 5 에서 설명한 내용에 의하면, 먼저, 하나의 산화막을 형성하고, 두 번의 식각 과정을 통하여 서로 다른 높이를 갖는 제1 산화막(121) 및 제2 산화막(122)을 형성하는 것을 내용으로 하고 있지만, 또 다른 방식을 이용하여 제1 산화막(121) 및 제2 산화막(122)을 형성할 수도 있다.
다른 방식에는, 버퍼층(110)의 제2 영역 상에 상기 제1 두께를 갖는 제1 산화막(121)을 형성하는 단계와 버퍼층(110)의 제3 영역 상에 상기 제2 두께를 갖는 제2 산화막(122)을 형성하는 단계가 포함될 수 있다. 즉, 이와 같은 방식에 의하면, 제1 두께를 갖는 제1 산화막(121)과 제2 두께를 갖는 제2 산화막(122)이 각각 형성되기 때문에, 제1 두께를 갖도록 제1 산화막(121)의 윗부분을 따로 식각하는 과정을 거치지 않아도 된다.
상술한 방식 이외에도 제1 산화막(121)과 제2 산화막(122)을 형성하는 방식은 다양하므로, 설명한 방식에 본 발명의 실시 예가 한정되진 않는다.
그 다음 공정으로 도 6에 도시된 바와 같이 질화물층(130)을 ELOG(Epitaxial Lateral Over Growth)방식을 통하여 형성한다.
질화물층(130)은 AlGaN, InAlN 또는 AlN 중에서 선택되는 AlN계 질화물일 수 있다. 구체적으로, 질화물층(130)의 형성은 측면 성장 방법(epitaxial lateral over growth, ELOG)을 통해 형성할 수 있다. 이러한 측면 성장 방법은 금속 유기 화학 증착법 (metal organic chemical vapor deposition: MOCVD), 분자선 결정 성장법(molecular beam epitaxy: MBE)의 공정을 이용할 수 있다. 금속 유기 기상 증착법이란 챔버 안에서 가열된 기판 표면에 증기압이 높은 금속 유기 화합물 증기를 보내어 원하는 박막을 성장시키는 방법으로 증착 속도가 빨라서 공정시간을 단축할 수 있는 장점이 있다. 분자빔 성장법이란, 다양한 성장 재료들을 분자 형태로 쏘아서 증착시킴으로써 원하는 물질을 기판 위에 쌓는 방법으로 성장 속도는 느리지만 품질이 우수하다는 장점이 있다. 그러나 질화물층(130)을 형성하기 위한 실시 예가 이에 한정되는 것은 아니고, 이 밖에도, 유기 금속 기상 결정 성장법(metal organic vapor phase epitaxy: MOVPE), HCVD 법(halide chemical vapour deposition), Ga와 NH3가 촉매(In, Fe, Ni, Au, NiO 등)와 고온하에 직접 반응하여 증착되는 방법 또는 혼성 기상 결정 성장법(hydride vapor phase epitaxy: HVPE) 등의 다양한 성장 방법에 의해 질화물층(130)을 형성할 수 있다.
보다 구체적으로, 질화물층(130)이 형성되는 공정을 살펴보면, 상술한 장비를 이용하여 제2 영역의 양측 각각의 제1 영역 상에서 질화갈륨계 물질을 개별적으로 성장킨 뒤, 상기 제2 영역의 양측 각각에서 성장된 질화갈륨계 물질은 상기 제1 산화막(121) 상에서 머징(merging)되도록, 즉 만나서 합쳐지도록 형성한다.
위와 같은 질화물층(130)의 형성 과정은 버퍼층(110)이 노출된 제1 영역에서 시작되기 때문에 하부의 버퍼층(110)의 미세 구조가 재현되는 반면, 제1 산화막(121) 및 제2 산화막(122)이 배치된 곳에선 성장이 일어나지 않게 된다. 질화물층(130)의 성장이 계속되고, 시간이 경과함에 따라 제1 영역에서 성장되는 결정은 점차 가운데 위치한 제1 산화막(121) 위로 측면 성장(과성장 ELOG(Epitaxially Lateral Over-Growth))하게 된다. 이때, 측면 방향으로 성장되는 영역을 "윙(wing) 영역"이라 한다. 이처럼, 양쪽에 위치한 제1 영역에서부터 측면 성장한 윙 영역은 가운데 위치한 제1 산화막(121)의 상부에서 서로 머징(merging)하여 수평성장을 멈추게 된다. 상기 윙 영역에서는 측면 성장에 의하여 결함이 현저히 감소된 고품질의 결정이 얻어질 수 있다.
다음 공정으로, 도 7에 도시된 바와 같이 제1 산화막(121) 및 제2 산화막(122)을 제거한다. 구체적으로, 습식 에칭 공정을 이용하여 제1 산화막(121) 및 제2 산화막(122)을 제거할 수 있다. 습식 에칭액은 수산화 칼륨(KOH), 수산화 나트륨(NaOH), 황산(H2SO4), 인산(H3PO4), 알루에치(4H8PO4+4CH8COOH+ HNO8+H2O), 불산 등 일 수 있다.
보다 구체적으로, 제1 산화막(121)과 제2 산화막(122)을 제거하는 공정은 다음의 일련의 단계를 거칠 수 있다. 먼저, 질화물층(130)에 포토레지스트(Photo regist)(미도시)를 도포한다. 그리고 도포된 포토레지스트를 마스크를 통하여 패턴 형태로 노광시켜 노광된 부분의 포토레지스트를 변성시킨 후 제1 산화막(121) 및 제2 산화막(122)을 제외한 영역에만 포토레지스트가 남도록 현상한다. 현상 후 포토레지스트가 제거된 부위를 식각한다. 이때, 식각은 KOH나 TMAH 같은 산성 용액을 이용한 습식 식각 방식을 이용할 수 있다.
제1 산화막(121)과 제2 산화막(122)이 제거되고 나면, 제1 산화막(121)이 있던 자리가 비워지게 되면서 공동부(140), 즉, 아무것도 채워지지 않은 영역이 형성된다.
공동부(140)가 형성된 영역엔 2차원 전자가스층(2 DEG)이 생기지 않기 때문에 본 발명의 일 실시 예에 따른 반도체 소자는 노말리 오프(Normally off) 동작을 수행할 수 있게 된다. 종래에는 에칭 또는 복잡한 박막 구조를 이용하여 노말리 오프 특성을 구현하였지만, 본 발명의 실시 예에 따른 제조방법은 종래의 방법에 비하여 쉽고 간단하고, 뿐만 아니라, 에칭에 의해 게이트 영역에 별도의 충격을 주지 않기 때문에 우수한 특성을 갖는 질화물 반도체 트랜지스터 제작이 가능하게 된다.
그 다음 공정으로, 도 8에 도시한 바와 같이 게이트 전극(150), 소스 전극(160), 드레인 전극(170)을 형성한다. 구체적으로, 게이트 전극(150)은 질화물층(130)의 제1 영역 상에 배치되고, 소스 전극(160) 및 드레인 전극(170)은 질화물층(130)의 제2 영역 및 제3 영역 각각에 배치된다.
공동부(140)가 이론적으로 완벽한 절연체 역할을 수행하기 때문에, 공동부(140) 상부의 질화물층(130) 상에 배치되는 게이트 전극(150)은 별도의 게이트 절연막이 필요하지 않다. 때문에 본 발명의 실시 예에 따른 반도체 소자(100)는 게이트 절연막에서 발생할 수 있는 문제점(전하 트랩현상에 의한 전류누설 등)들이 발생하지 않을 뿐만 아니라 별도의 게이트 절연막을 형성하는 과정이 필요 없기 때문에 공정이 단순화될 수 있다.
도 8을 참고하면, 게이트 전극(150), 소스 전극(160) 및 드레인 전극(170)을 형성하기 위한 방법은 리프트-오프(lift-off) 공정을 통하여 수행될 수 있으며, 상기의 공정은 먼저, 도전층(130)상에서 소스 전극(160)과 드레인 전극(170)이 생성될 영역을 제외한 부분에 패터닝을 통하여 레지스트막을 형성시킨다. 그 다음, 레지스트막의 전면에 소스 전극(160) 및 드레인 전극(170)을 형성시킨 후, 리프트 오프 방법으로 레지스트막을 포함한 레지스트막 상의 물질을 제거함으로써, 도 8에 도시된 바와 같이 게이트 전극(150), 소스 전극(160) 및 드레인 전극(170)이 형성 될 수 있다.
상기에서 설명한 게이트 전극(150), 소스 전극(160) 및 드레인 전극(170)은 도전층과의 오믹 컨택(ohmic contact) 형성을 위해 티타늄(Ti), 알루미늄(Al), 니켈(Ni) 및 금(Au) 등의 금속으로 이루어질 수 있으며, 각각 외부 소자와 전기적으로 연결된다.
이상에서는 본 발명의 바람직한 실시 예에 대하여 도시하고 설명하였지만, 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자라면, 누구든지 본 발명의 기술적 사상 및 범위를 벗어나지 않는 범주 내에서 본 발명의 바람직한 실시 예를 다양하게 변경할 수 있음은 물론이다. 따라서 본 발명은 특허청구범위에서 청구하는 본 발명의 요지를 벗어나지 않는다면 다양한 변형 실시가 가능할 것이며, 이러한 변형 실시들은 본 발명의 기술적 사상이나 전망으로부터 개별적으로 이해되어져서는 안 될 것이다.
100: 반도체 소자 110: 버퍼층
120: 산화막 130: 질화물층
140: 공동부 150: 게이트 전극
160: 소스 전극 170: 드레인 전극
120: 산화막 130: 질화물층
140: 공동부 150: 게이트 전극
160: 소스 전극 170: 드레인 전극
Claims (11)
- 반도체 소자에 있어서,
기판;
상기 기판 상에 기설정된 크기를 갖는 버퍼층;
상기 버퍼층 상부에 배치되는 질화물층;
상기 버퍼층 및 상기 질화물층 사이에 배치되는 공동부;
'하부에 상기 공동부가 배치되는 질화물층'의 제1 영역 상에 배치되는 게이트 전극; 및
상기 질화물층 상부의 제2 영역 및 제3 영역 각각에 배치되는 소스 전극 및 드레인 전극;을 포함하는 반도체 소자. - 제 1 항에 있어서,
상기 버퍼층은 GaN으로 구성되는 것을 특징으로 하는 반도체 소자. - 제 1 항에 있어서,
상기 질화물층은 AlGaN, InAlN 또는 AlN 중에서 선택되는 AlN계 질화물로 구성되는 것을 특징으로 하는 반도체 소자. - 제1항에 있어서,
상기 버퍼층과 상기 질화물층이 접하는 영역에만 2DEG이 형성되는 것을 특징으로 하는 반도체 소자. - 반도체 소자 제조방법에 있어서,
기판 상에 기설정된 크기를 갖는 버퍼층을 형성하는 단계;
상기 버퍼층 상에 공동부를 갖는 질화물층을 형성하는 단계;
'하부에 상기 공동부가 배치되는 질화물층'의 제1 영역 상에 배치되는 게이트 전극을 형성하는 단계; 및
상기 질화물층 상부의 제2 영역 및 제3 영역 각각에 배치되는 소스 전극 및 드레인 전극을 형성하는 단계;를 포함하는 제조 방법. - 제5항에 있어서,
상기 공동부는,
상기 버퍼층 및 상기 질화물층 사이에 배치되는 것을 특징으로 하는 제조 방법. - 제5항에 있어서,
상기 질화물층을 형성하는 단계는,
상기 버퍼층의 상부 영역은 제1 영역, 제2 영역 및 제3 영역으로 구분되고, 상기 제1 영역 상에는 산화막을 형성하지 않고, 상기 제2 영역 상에는 기설정된 제1 두께를 갖는 제1 산화막을 형성하고, 상기 제3 영역 상에는 상기 제1 두께보다 두꺼운 제2 두께로 제2 산화막을 형성하는 단계;
상기 제1 산화막 및 상기 제2 산화막이 형성된 버퍼층 상에 질화물층을 형성하는 단계; 및
상기 제1 산화막 및 제2 산화막을 제거하는 단계;를 포함하는 것을 특징으로 하는 제조 방법. - 제7항에 있어서,
상기 제1 산화막 및 제2 산화막을 형성하는 단계는,
상기 버퍼층에 상기 제2 두께를 갖는 제2산화막을 형성하는 단계;
상기 제1 영역 상의 산화막이 제거되도록 하고, 상기 제2 영역 상의 산화막이 상기 제1 두께를 갖도록 상기 형성된 제2 산화막을 부분 식각하는 단계;를 포함하는 것을 특징으로 하는 제조 방법. - 제7항에 있어서,
상기 제1 산화막 및 제2 산화막을 형성하는 단계는,
상기 버퍼층의 제2 영역 상에 상기 제1 두께를 갖는 제1 산화막을 형성하는 단계; 및
상기 버퍼층의 제3 영역 상에 상기 제2 두께를 갖는 제2 산화막을 형성하는 단게;를 포함하는 것을 특징으로 하는 제조 방법. - 제5항에 있어서,
상기 질화물층을 형성하는 단계는,
ELOG(Epitaxial Lateral Over Growth)방식을 통하여 질화물층을 형성하는 것을 특징으로 하는 제조 방법. - 제7항에 있어서,
상기 제1 영역은 상기 제2 영역의 양측에 배치되며,
상기 질화물층을 형성하는 단계는,
상기 제2 영역의 양측 각각의 제1 영역 상에 질화갈륨계 물질을 성장시키고, 상기 질화갈륨계 물질은 상기 제1 산화막 상에서 머징되는 것을 특징으로 하는 제조 방법.
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- 2013-06-28 KR KR1020130075813A patent/KR101439291B1/ko active IP Right Grant
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