KR101926356B1 - 백-바이어스 영역을 갖는 반도체 소자 - Google Patents
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Abstract
기판 상에 백-바이어스 영역(back-bias region)이 배치된다. 상기 기판 및 상기 백-바이어스 영역을 덮는 매립 절연 막이 형성된다. 상기 매립 절연 막 상에 상기 백-바이어스 영역과 부분적으로 중첩된 바디(body)가 형성된다. 상기 바디(body)에 접촉된 드레인(drain)이 배치된다. 상기 바디(body)의 상면 및 측면을 덮는 게이트 전극이 배치된다.
Description
본 발명은 후방-게이트를 갖는 전계 효과 트랜지스터 및 그 형성 방법에 관한 것이다.
트랜지스터의 문턱전압(VT)을 제어하기 위한 다양한 방법들이 연구되고 있다.
본 발명이 해결하고자 하는 과제는, 문턱전압(VT)을 제어하기에 용이한 반도체소자를 제공하는 데 있다.
본 발명이 해결하고자 하는 다른 과제는, 문턱전압(VT)을 제어하기에 용이한 반도체소자의 제조 방법들을 제공하는 데 있다.
본 발명이 해결하고자 하는 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당 업자에게 명확하게 이해될 수 있을 것이.
상기 과제를 달성하기 위하여 본 발명 기술적 사상의 실시 예들은, 반도체소자를 제공한다. 이 소자는 기판 상에 형성된 백-바이어스 영역(back-bias region)을 포함한다. 상기 기판 및 상기 백-바이어스 영역을 덮는 매립 절연 막이 형성된다. 상기 매립 절연 막 상에 상기 백-바이어스 영역과 부분적으로 중첩된 바디(body)가 형성된다. 상기 바디(body)에 접촉된 드레인(drain)이 배치된다. 상기 바디(body)의 상면 및 측면을 덮는 게이트 전극이 배치된다.
응용 실시 예에서, 상기 백-바이어스 영역은 상기 드레인(drain)과 중첩되지 않을 수 있다. 상기 백-바이어스 영역 및 상기 바디(body)의 중첩 길이는 상기 바디(body)의 길이의 절반보다 작을 수 있다. 상기 백-바이어스 영역은 상기 드레인(drain) 및 상기 바디(body)의 접촉면에서 수평 방향으로 10nm이상 떨어질 수 있다.
다른 실시 예에서, 상기 바디(body)는 반-원기둥 나노와이어(hemi-cylindrical nanowire)일 수 있다.
또 다른 실시 예에서, 상기 바디(body)의 바닥 표면은 상부보다 큰 폭을 가질 수 있다.
또 다른 실시 예에서, 상기 바디(body)에 접촉되고 상기 드레인(drain)과 떨어진 소스(source)가 형성될 수 있다. 상기 소스(source)는 상기 백-바이어스 영역과 중첩될 수 있다.
또 다른 실시 예에서, 상기 드레인(drain)은 N형 불순물들을 포함할 수 있으며, 상기 소스(source)는 P형 불순물들을 포함할 수 있다.
또한, 본 발명 기술적 사상의 실시 예들은, 다른 반도체소자를 제공한다. 이 소자는 기판 상에 형성된 백-바이어스 영역(back-bias region)을 포함한다. 상기 기판 및 상기 백-바이어스 영역을 덮는 매립 절연 막이 배치된다. 상기 매립 절연 막 상에 상기 백-바이어스 영역과 중첩된 반-원기둥 나노와이어(hemi-cylindrical nanowire)가 형성된다. 상기 반-원기둥 나노와이어 상에 게이트 전극이 배치된다.
다른 실시 예에서, 상기 백-바이어스 영역은 상기 반-원기둥 나노와이어 보다 크거나 같은 길이를 가질 수 있다.
또 다른 실시 예에서, 상기 게이트 전극은 상기 반-원기둥 나노와이어의 상면 및 측면을 덮을 수 있다.
또 다른 실시 예에서, 상기 반-원기둥 나노와이어 및 상기 게이트 전극 사이에 게이트 유전 막이 형성될 수 있다. 상기 매립 절연 막은 상기 게이트 유전 막보다 두껍고 20nm 이하의 두께를 가질 수 있다.
또 다른 실시 예에서, 상기 반-원기둥 나노와이어 및 상기 게이트 전극 사이에 단층(single layer)의 게이트 유전 막이 형성될 수 있다. 상기 게이트 유전 막은 상기 반-원기둥 나노와이어 및 상기 게이트 전극에 접촉될 수 있다.
또 다른 실시 예에서, 상기 반-원기둥 나노와이어에 접촉된 소스(source)가 형성될 수 있다. 상기 반-원기둥 나노와이어에 접촉되고 상기 소스(source)와 떨어진 드레인(drain)이 형성될 수 있다.
기타 실시 예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명 기술적 사상의 실시 예들에 따르면, 백-바이어스 영역(back-bias region) 및 상기 백-바이어스 영역과 부분적으로 중첩된 바디(body)가 제공될 수 있다. 상기 백-바이어스 영역은 드레인과 오프셋(offset) 정렬될 수 있다. 상기 바디(body)는 반-원기둥 나노와이어(hemi-cylindrical nanowire) 일 수 있다. 상기 백-바이어스 영역 및 상기 바디의 구성은 문턱전압(VT) 제어에 유리하고 오프-스테이트(off-state) 누설전류를 효율적으로 억제할 수 있다. 결과적으로, 우수한 전기적 특성을 갖는 반도체소자를 구현할 수 있다.
도 1, 도 3, 도 5, 도 6, 및 도 7은 본 발명 기술적 사상의 실시 예들에 따른 반도체소자의 주요 구성을 보여주는 사시도들 이다.
도 2는 도 1 의 이해를 돕기 위한 분해사시도 이고, 도 4는 도 3의 분해사시도 이며, 도 8은 도 7의 분해사시도 이다.
도 9 및 도 10은 본 발명 기술적 사상의 실험 예들에 적용된 반도체소자를 설명하기 위한 단면도들이다.
도 11 내지 도 14는 본 발명 기술적 사상의 실험 예들에 따른 반도체소자에서 나타나는 드레인 전류 특성도들 이다.
도 15내지 도 37은 본 발명 기술적 사상의 실시 예들에 따른 반도체소자의 제조방법을 설명하기 위한 단면도들 이다.
도 38은 본 발명의 기술적 사상의 응용 실시 예에 따른 전자 장치를 설명하기 위한 시스템 블록도이다.
도 2는 도 1 의 이해를 돕기 위한 분해사시도 이고, 도 4는 도 3의 분해사시도 이며, 도 8은 도 7의 분해사시도 이다.
도 9 및 도 10은 본 발명 기술적 사상의 실험 예들에 적용된 반도체소자를 설명하기 위한 단면도들이다.
도 11 내지 도 14는 본 발명 기술적 사상의 실험 예들에 따른 반도체소자에서 나타나는 드레인 전류 특성도들 이다.
도 15내지 도 37은 본 발명 기술적 사상의 실시 예들에 따른 반도체소자의 제조방법을 설명하기 위한 단면도들 이다.
도 38은 본 발명의 기술적 사상의 응용 실시 예에 따른 전자 장치를 설명하기 위한 시스템 블록도이다.
첨부한 도면들을 참조하여 본 발명 기술적 사상의 실시 예들을 상세히 설명하기로 한다. 그러나 본 발명은 여기서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시 예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장된 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되는 경우에 그것은 다른 층 또는 기판상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 의미한다.
제1, 제2등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되는 것은 아니다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소는 제1 구성요소로 명명될 수 있다.
상단, 하단, 상면, 하면, 또는 상부, 하부 등의 용어는 구성요소에 있어 상대적인 위치를 구별하기 위해 사용되는 것이다. 예를 들어, 편의상 도면상의 위쪽을 상부, 도면상의 아래쪽을 하부로 명명하는 경우, 실제에 있어서는 본 발명의 권리 범위를 벗어나지 않으면서 상부는 하부로 명명될 수 있고, 하부는 상부로 명명될 수 있다.
본 출원에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미가 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미가 있는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
[실시예]
도 1, 도 3, 도 5, 도 6, 및 도 7은 본 발명 기술적 사상의 실시 예들에 따른 반도체소자의 주요 구성을 보여주는 사시도들 이며, 도 2는 도 1 의 이해를 돕기 위한 분해사시도 이고, 도 4는 도 3의 분해사시도 이며, 도 8은 도 7의 분해사시도 이다.
도 1 및 도 2를 참조하면, 기판(11) 상에 백-바이어스 영역(back-bias region; 37)이 형성될 수 있다. 상기 백-바이어스 영역(37)은 백-게이트(back-gate)로 지칭될 수 있다. 상기 백-바이어스 영역(37)을 갖는 상기 기판(11)은 매립 절연 막(15)으로 덮일 수 있다. 상기 매립 절연 막(15) 상에 서로 떨어진 소스(35) 및 드레인(47), 및 상기 소스(35) 및 상기 드레인(47) 사이에 형성된 바디(17HC)가 배치될 수 있다. 상기 바디(17HC) 상에 게이트 전극(25)이 형성될 수 있다. 상기 바디(17HC) 및 상기 게이트 전극(25) 사이에 게이트 유전 막(23)이 형성될 수 있다.
상기 백-바이어스 영역(37)은 상기 바디(17HC)와 부분적으로 중첩될 수 있다. 상기 백-바이어스 영역(37)은 상기 드레인(47)과 오프셋(offset) 정렬될 수 있다. 즉, 상기 백-바이어스 영역(37)은 상기 드레인(47)과 중첩되지 않을 수 있다. 상기 백-바이어스 영역(37)은 상기 소스(35)와 중첩될 수 있다. 상기 백-바이어스 영역(37) 및 상기 바디(17HC)의 중첩 길이는 상기 바디(17HC)의 길이의 절반보다 작을 수 있다.
상기 바디(17HC)는 반-원기둥 나노와이어(hemi-cylindrical nanowire)일 수 있다. 상기 바디(17HC)의 단면은 반원 모양일 수 있다. 상기 바디(17HC)의 바닥 표면은 상부보다 큰 폭일 수 있다. 상기 게이트 전극(25)은 상기 바디(17HC)의 상면 및 측면을 덮을 수 있다. 상기 매립 절연 막(15)은 상기 게이트 유전 막(23) 보다 두껍고 20nm 이하의 두께를 가질 수 있다. 상기 게이트 유전 막(23)은 단층(single layer)일 수 있다. 상기 게이트 유전 막(23)은 상기 게이트 전극(25) 및 상기 바디(17HC)에 직접적으로 접촉될 수 있다.
상기 바디(17HC)는 상기 백-바이어스 영역(37)에서 발생되는 전계가 균일하게 전달되는 구조를 갖는다. 또한, 상기 매립 절연 막(15)은 매우 얇은 박막을 채택함에 따라 상기 백-바이어스 영역(37)에서 발생되는 전계가 상기 바디(17HC) 전달되는 효율을 극대화할 수 있다. 이에 따라, 본 발명의 실시 예에 따른 반도체 소자는 문턱전압(VT)을 제어하기에 매우 용이할 수 있다. 나아가서, 상기 백-바이어스 영역(37) 및 상기 드레인(47)의 오프셋(offset) 정렬에 기인하여 GIDL(gate induced drain leakage)과 같은 오프-스테이트(off-state) 누설전류가 현저히 감소될 수 있다.
도 3, 도 4, 도 5 및 도 6을 참조하면, 기판(11) 상에 백-바이어스 영역(back-bias region; 37), 매립 절연 막(15), 소스(35), 드레인(47), 바디(17F), 게이트 유전 막(23), 및 게이트 전극(25)이 형성될 수 있다. 상기 바디(17F)는 핀(fin) 모양일 수 있다. 상기 바디(17F)의 단면은 정사각형, 수평 폭보다 수직 길이가 큰 직사각형, 또는 수평 폭보다 수직 길이가 작은 직사각형 모양일 수 있다. 상기 게이트 전극(25)은 상기 바디(17F)의 상면 및 측면을 덮을 수 있다. 상기 백-바이어스 영역(37)은 상기 바디(17F)와 부분적으로 중첩될 수 있으며 상기 드레인(47)과 오프셋(offset) 정렬될 수 있다.
도 7 및 도 8을 참조하면, 기판(11) 상에 백-바이어스 영역(back-bias region; 37), 매립 절연 막(15), 소스(35), 드레인(47), 바디(17HC), 게이트 유전 막(23), 및 게이트 전극(25)이 형성될 수 있다. 상기 바디(17HC)는 반-원기둥 나노와이어(hemi-cylindrical nanowire)일 수 있다. 상기 바디(17HC)의 단면은 반원 모양일 수 있다. 상기 게이트 전극(25)은 상기 바디(17HC)의 상면 및 측면을 덮을 수 있다. 상기 매립 절연 막(15)은 상기 게이트 유전 막(23) 보다 두껍고 20nm 이하의 두께를 가질 수 있다. 상기 게이트 유전 막(23)은 단층(single layer)일 수 있다. 상기 게이트 유전 막(23)은 상기 게이트 전극(25) 및 상기 바디(17HC)에 직접적으로 접촉될 수 있다.
상기 바디(17HC)는 상기 백-바이어스 영역(37)에 전체적으로 중첩될 수 있다. 상기 백-바이어스 영역(37)은 상기 바디(17HC)보다 크거나 같은 길이를 가질 수 있다. 상기 백-바이어스 영역(37)은 상기 드레인(47) 및 상기 소스(35)와 중첩될 수 있다.
[실험예]
도 9 및 도 10은 본 발명 기술적 사상의 실험 예들에 적용된 반도체소자를 설명하기 위한 단면도들이다. 도 1 내지 도 8을 참조하여 설명된 반도체소자들은 도 9 및 도 10과 유사한 구성을 보일 수 있으며, 도 10은 도 9와 다른 방향에서 절단된 단면도일 수 있다. 예를 들면, 도 9는 상기 바디(17HC, 17F)의 장축 방향 단면도일 수 있으며, 도 9 및 도 10의 절단 방향은 직교할 수 있다. 도 11 내지 도 14는 본 발명 기술적 사상의 실험 예들에 따른 반도체소자에서 나타나는 드레인 전류 특성도들 이다.
도 9 및 도 10을 참조하면, 본 발명 기술적 사상의 실험 예들에 적용된 반도체소자는 기판(11) 상의 백-바이어스 영역(back-bias region; 37), 매립 절연 막(15), 소스(35), 드레인(47), 바디(17HC, 17F), 게이트 유전 막(23), 및 게이트 전극(25)을 포함할 수 있다. 그리고 본 발명 기술적 사상의 실험 예들에 적용된 설계 인자들(design parameters)은 표1과 같다.
도 11 내지 도 14의 수평축은 게이트 바이어스(gate bias)이고 눈금의 단위는 볼트(V)이며, 수직축은 드레인 전류(drain current)이고 눈금의 단위는 임의의 단위(arbitrary units; a.u.)이다.
도 11을 참조하면, 표1의 설계 인자들(design parameters)중 Rtrim = 10 일 경우 도 1 및 도 2와 유사한 구성을 갖는 바디(17HC)를 포함하는 반도체소자로 해석될 수 있다. 즉, 상기 바디(17HC)는 반-원기둥 나노와이어(hemi-cylindrical nanowire)일 수 있다. 여기서, 상기 백-바이어스 영역(37) 및 상기 드레인(47) 사이의 오프셋(offset) 거리는 Lov,BGD 로 표시될 수 있다. 곡선 LR은 상기 백-바이어스 영역(37)에 전원이 인가되지 않았을 때 나타나는 드레인 전류 특성이고, 곡선 L0는 상기 백-바이어스 영역(37)에 -3.3V를 인가하고 Lov,BGD = 0 일 때 나타나는 드레인 전류 특성이며, 곡선 L5는 상기 백-바이어스 영역(37)에 -3.3V를 인가하고 Lov,BGD = 5nm 일 때 나타나는 드레인 전류 특성이고, 곡선 L10은 상기 백-바이어스 영역(37)에 -3.3V를 인가하고 Lov,BGD = 10nm 일 때 나타나는 드레인 전류 특성이며, 곡선 L15는 상기 백-바이어스 영역(37)에 -3.3V를 인가하고 Lov,BGD = 15nm 일 때 나타나는 드레인 전류 특성이다. 곡선 L5 곡선, L10 및 곡선 L15에서 보이는 것처럼 상기 백-바이어스 영역(37) 및 상기 드레인(47) 사이의 오프셋(offset) 거리가 증가할수록 오프-스테이트(off-state) 누설전류가 현저히 감소됨을 알 수 있다. 나아가서, 곡선 L10 및 곡선 L15에서 보이는 것처럼 상기 백-바이어스 영역(37) 및 상기 드레인(47) 사이의 오프셋(offset) 거리가 10nm 이상 일 때 오프-스테이트(off-state) 누설전류는 더욱 억제될 수 있다.
도 12를 참조하면, 표1의 설계 인자들(design parameters)중 Rtrim = 1 이고, Tfin = 20일 경우 도 3 및 도 4와 유사한 구성을 갖는 바디(17F)를 포함하는 반도체소자로 해석될 수 있다. 즉, 상기 바디(17F)는 핀(fin)모양 일 수 있다. 여기서, 백-바이어스 영역(37)은 도 7 및 도 8과 유사하게 상기 바디(17F)와 전체적으로 중첩되도록 설계하였다.
도 13을 참조하면, 표1의 설계 인자들(design parameters)중 Rtrim = 1 이고, Tfin = 10일 경우 도 6과 유사한 구성을 갖는 바디(17F)를 포함하는 반도체소자로 해석될 수 있다. 여기서, 백-바이어스 영역(37)은 도 7 및 도 8과 유사하게 상기 바디(17F)와 전체적으로 중첩되도록 설계하였다.
도 14를 참조하면, 표1의 설계 인자들(design parameters)중 Rtrim = 10 일 경우 도 7 및 도 8과 유사한 구성을 갖는 바디(17HC)를 포함하는 반도체소자로 해석될 수 있다. 즉, 상기 바디(17HC)는 반-원기둥 나노와이어(hemi-cylindrical nanowire)일 수 있다. 여기서, 백-바이어스 영역(37)은 도 7 및 도 8과 유사하게 상기 바디(17HC)와 전체적으로 중첩되도록 설계하였다. 곡선 L20은 상기 백-바이어스 영역(37)에 전원이 인가되지 않았을 때 나타나는 드레인 전류 특성이고, 곡선 L21은 상기 백-바이어스 영역(37)에 -0.56V를 인가하였을 때 나타나는 드레인 전류 특성이며, 곡선 L22는 상기 백-바이어스 영역(37)에 -1.8V를 인가하였을 때 나타나는 드레인 전류 특성이고, 곡선 L23은 상기 백-바이어스 영역(37)에 -2.3V를 인가하였을 때 나타나는 드레인 전류 특성이며, 곡선 L24는 상기 백-바이어스 영역(37)에 -3.3V를 인가하였을 때 나타나는 드레인 전류 특성이다.
도 12 내지 도 14에서 보이는 것처럼, 상기 바디(17HC)가 반-원기둥 나노와이어(hemi-cylindrical nanowire)일 때 상기 백-바이어스 영역(37)에 인가되는 바이어스의 크기에 대응하는 드레인 전류의 변동 폭이 상대적으로 커질 수 있음을 알 수 있다.
[제조방법 실시예]
도 15 내지 도 37은 본 발명 기술적 사상의 실시 예들에 따른 반도체소자의 제조방법을 설명하기 위한 단면도들 이다.
도 15를 참조하면, 기판(11) 상에 매립 절연 막(15) 및 바디 막(17)이 차례로 적층될 수 있다. 상기 기판(11)은 P형 불순물들을 갖는 실리콘 웨이퍼와 같은 반도체 기판일 수 있다. 상기 매립 절연 막(15)은 실리콘 산화물과 같은 절연 막을 포함할 수 있다. 상기 매립 절연 막(15)은 20nm 이하의 두께일 수 있다. 상기 바디 막(17)은 단결정 실리콘과 같은 반도체 막을 포함할 수 있다.
도 16을 참조하면, 상기 바디 막(17)을 패터닝하여 바디 패턴(17P)이 형성될 수 있다. 상기 바디 패턴(17P) 양측에 상기 매립 절연 막(15)이 노출될 수 있다. 상기 바디 패턴(17P)은 막대 모양일 수 있다. 상기 바디 패턴(17P)은 단면도 상에서 직사각형일 수 있다. 상기 바디 패턴(17P)은 핀(fin)으로 지칭될 수 있다.
도 17을 참조하면, 상기 바디 패턴(17P)을 덮는 제1 몰딩 막(21)이 형성될 수 있다. 상기 제1 몰딩 막(21)은 상기 매립 절연 막(15) 및 상기 바디 패턴(17P)에 대하여 식각 선택비를 갖는 물질을 포함할 수 있다. 상기 제1 몰딩 막(21)은 상기 매립 절연 막(15) 및 상기 바디 패턴(17P)에 비하여 빠르게 식각되는 물질을 포함할 수 있다. 예를 들면, 상기 제1 몰딩 막(21)은 엠티오(medium temperature oxide; MTO)와 같은 실리콘 산화물을 포함할 수 있다.
도 18을 참조하면, 상기 제1 몰딩 막(21)을 평탄화하여 상기 바디 패턴(17P)이 노출될 수 있다. 상기 제1 몰딩 막(21)은 상기 바디 패턴(17P)의 양측에 잔존할 수 있다. 상기 제1 몰딩 막(21)의 평탄화에는 화학 기계적 연마(chemical mechanical polishing; CMP) 공정, 에치-백(etch-back) 공정, 또는 이들의 조합이 적용될 수 있다.
도 19 내지 도 21을 참조하면, 차등 식각(differential etch) 공정을 이용하여 상기 제1 몰딩 막(21)을 제거하고 상기 바디 패턴(17P)을 부분적으로 식각하여 바디(17HC)가 형성될 수 있다. 예를 들면, 상기 차등 식각(differential etch) 공정은 SC-1(Standard Clean-1), 또는 APM(Ammonia peroxide mixture)을 사용하여 수행될 수 있다. 상기 차등 식각(differential etch) 공정이 수행되는 동안 상기 제1 몰딩 막(21)은 상기 바디 패턴(17P)보다 빠르게 식각될 수 있다. 이에 따라, 상기 바디 패턴(17P)의 측면들이 노출될 수 있으며, 상기 바디 패턴(17P)의 측면들과 상부표면이 만나는 모서리부분들은 상대적으로 빠르게 식각될 수 있다. 그 결과, 상기 바디(17HC)는 반-원기둥 나노와이어(hemi-cylindrical nanowire)로 형성될 수 있다. 또한, 상기 바디(17HC)의 바닥 표면은 상부보다 큰 폭을 갖도록 형성될 수 있다. 상기 바디(17HC)의 양측에 상기 매립 절연 막(15)이 노출될 수 있다.
도 23은 도 22와 다른 방향에서 절단된 단면도이다. 도 23은 상기 바디(17HC)의 장축 방향 단면도일 수 있으며, 도 23 및 도 22의 절단 방향은 직교할 수 있다.
도 22 및 도 23을 참조하면, 상기 바디(17HC)의 표면을 덮는 게이트 유전 막(23)이 형성될 수 있다. 상기 게이트 유전 막(23)은 상기 매립 절연 막(15) 상에도 적층될 수 있다. 상기 게이트 유전 막(23) 상에 게이트 막(25L)이 형성될 수 있다. 상기 게이트 막(25L) 상에 식각 저지 막(27)이 형성될 수 있다. 상기 식각 저지 막(27) 상에 제2 몰딩 막(29)이 형성될 수 있다.
상기 게이트 유전 막(23)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 고-유전 막(High-K dielectric layer), 또는 이들의 조합을 포함할 수 있다. 몇몇 실시 예에서, 상기 게이트 유전 막(23)은 단층(single layer)일 수 있다. 상기 게이트 유전 막(23)은 상기 바디(17HC) 및 상기 게이트 막(25L)에 직접적으로 접촉될 수 있다. 상기 게이트 막(25L)은 폴리실리콘과 같은 도전성 물질을 포함할 수 있다. 상기 식각 저지 막(27)은 상기 게이트 막(25L) 및 상기 제2 몰딩 막(29)에 대하여 식각 선택비를 갖는 물질을 포함할 수 있다. 상기 식각 저지 막(27)은 엠티오(medium temperature oxide; MTO)와 같은 실리콘 산화물을 포함할 수 있다. 상기 제2 몰딩 막(29)은 폴리실리콘을 포함할 수 있다.
도 24를 참조하면, 상기 제2 몰딩 막(29) 및 상기 식각 저지 막(27)을 순차적으로 패터닝하여 상기 게이트 막(25L)의 상부표면이 부분적으로 노출될 수 있다. 그 결과, 상기 제2 몰딩 막(29) 및 상기 식각 저지 막(27)의 일단들에 제1 측벽(29S)이 제공될 수 있다.
도 25를 참조하면, 상기 제1 측벽(29S) 상에 제1 스페이서(31)가 형성될 수 있다. 상기 제1 스페이서(31)는 박막 형성 공정 및 이방성 식각 공정을 이용하여 형성될 수 있다. 상기 제1 스페이서(31)는 상기 게이트 막(25L)을 부분적으로 덮을 수 있다. 상기 제1 스페이서(31)에 인접한 상기 게이트 막(25L)의 상부표면은 노출될 수 있다. 상기 제1 스페이서(31)는 엠티오(medium temperature oxide; MTO)와 같은 실리콘 산화물을 포함할 수 있다.
도 26을 참조하면, 상기 제1 스페이서(31) 및 상기 제2 몰딩 막(29)을 식각 마스크로 이용하여 상기 게이트 막(25L)을 이방성 식각하여 상기 게이트 유전 막(23)이 부분적으로 노출될 수 있다. 상기 게이트 막(25L)은 상기 제1 스페이서(31) 및 상기 제2 몰딩 막(29)의 하부에 보존될 수 있다. 상기 게이트 막(25L)의 일단에 제2 측벽(25S)이 제공될 수 있다.
도 27을 참조하면, 상기 제2 측벽(25S) 상에 제2 스페이서(33)가 형성될 수 있다. 상기 제2 스페이서(33)는 박막 형성 공정 및 이방성 식각 공정을 이용하여 형성될 수 있다. 상기 제2 스페이서(33)는 상기 게이트 유전 막(23)을 부분적으로 덮을 수 있다. 상기 제2 스페이서(33)에 인접한 상기 바디(17HC)의 상부표면은 노출될 수 있다. 상기 제2 스페이서(33)는 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 또는 이들의 조합을 포함할 수 있다.
도 28 및 도 29를 참조하면, 상기 기판(11)에 백-바이어스 영역(back-bias region; 37)이 형성될 수 있다. 상기 백-바이어스 영역(37)은 상기 바디(17HC)의 하부에 부분적으로 중첩될 수 있다. 상기 백-바이어스 영역(37)은 경사 이온 주입 공정을 이용하여 상기 바디(17HC)의 하부에 중첩되는 길이가 제어될 수 있다. 상기 백-바이어스 영역(37)은 상기 기판(11)과 다른 도전형의 불순물들을 포함할 수 있다. 예를 들면, 상기 기판(11)은 P형 불순물들을 포함할 수 있으며, 상기 백-바이어스 영역(37)은 N형 불순물들을 포함할 수 있다.
한편, 다른 이온 주입 공정을 이용하여 상기 바디(17HC)에 소스(source; 35)가 형성될 수 있다. 상기 바디(17HC)는 상기 게이트 막(25L)의 하부에 보존될 수 있다. 상기 바디(17HC)는 P형 또는 N형 불순물들을 포함할 수 있다. 상기 소스(35)는 상기 바디(17HC)와 같은 도전형의 불순물들을 포함할 수 있다. 예를 들면, 상기 바디(17HC)는 P형 불순물들을 포함할 수 있으며, 상기 소스(35) 또한 P형 불순물들을 포함할 수 있다.
다른 실시 예에서, 상기 소스(35)는 바디(17HC)와 다른 도전형의 불순물들을 포함할 수도 있다. 예를 들면, 상기 바디(17HC)는 P형 불순물들을 포함할 수 있으며, 상기 소스(35)는 N형 불순물들을 포함할 수 있다.
도 30을 참조하면, 상기 소스(35) 상에 제1 층간 절연 막(41) 및 제2 층간 절연 막(43)이 차례로 형성될 수 있다. 예를 들면, 상기 제1 층간 절연 막(41)은 TEOS(tetra ethyl ortho silicate)를 포함할 수 있다. 상기 제1 층간 절연 막(41)은 상기 기판(11) 상의 오목한 부분들을 채울 수 있다. 상기 제2 층간 절연 막(43)은 고밀도 플라즈마 산화물(high density plasma oxide)을 포함할 수 있다. 상기 제2 층간 절연 막(43)은 상기 기판(11)의 상부표면을 전체적으로 덮을 수 있다.
도 31을 참조하면, 상기 제2 층간 절연 막(43)을 평탄화하여 상기 제1 스페이서(31) 및 상기 제2 몰딩 막(29)이 노출될 수 있다. 상기 제2 층간 절연 막(43)의 평탄화에는 화학 기계적 연마(chemical mechanical polishing; CMP) 공정, 에치-백(etch-back) 공정, 또는 이들의 조합이 적용될 수 있다.
도 32를 참조하면, 상기 제2 몰딩 막(29) 및 상기 식각 저지 막(27)을 순차적으로 제거하여 상기 게이트 막(25L)이 노출될 수 있다.
도 33을 참조하면, 상기 제1 스페이서(31) 및 상기 제2 층간 절연 막(43)을 식각마스크로 이용하여 상기 게이트 막(25L)을 이방성 식각하여 게이트 전극(25)이 형성될 수 있다. 그 결과, 상기 게이트 전극(25)은 상기 제1 스페이서(31)의 하부에 보존될 수 있다. 상기 게이트 전극(25)의 측면에 가까운 상기 게이트 유전 막(23)이 노출될 수 있다.
도 34를 참조하면, 상기 게이트 전극(25)의 측면 상에 제3 스페이서(45)가 형성될 수 있다. 상기 제3 스페이서(45)는 박막 형성 공정 및 이방성 식각 공정을 이용하여 형성될 수 있다. 상기 제3 스페이서(45)는 상기 게이트 유전 막(23)을 부분적으로 덮을 수 있다. 상기 제3 스페이서(45)에 인접한 상기 바디(17HC)의 상부표면은 노출될 수 있다. 상기 제3 스페이서(45)는 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 또는 이들의 조합을 포함할 수 있다.
도 35를 참조하면, 이온 주입 공정을 이용하여 상기 바디(17HC)에 드레인(drain; 47)이 형성될 수 있다. 상기 바디(17HC)는 상기 게이트 전극(25)의 하부에 보존될 수 있다. 상기 드레인(47)은 상기 바디(17HC)와 다른 도전형의 불순물들을 포함할 수 있다. 예를 들면, 상기 바디(17HC)는 P형 불순물들을 포함할 수 있으며, 상기 드레인(47)은 N형 불순물들을 포함할 수 있다.
도 36을 참조하면, 상기 드레인(47) 상에 제3 층간 절연 막(51) 및 제4 층간 절연 막(53)이 차례로 형성될 수 있다. 예를 들면, 상기 제3 층간 절연 막(51)은 TEOS(tetra ethyl ortho silicate)를 포함할 수 있다. 상기 제3 층간 절연 막(51)은 상기 기판(11) 상의 오목한 부분들을 채울 수 있다. 상기 제4 층간 절연 막(53)은 고밀도 플라즈마 산화물(high density plasma oxide)을 포함할 수 있다. 상기 제4 층간 절연 막(53)은 상기 기판(11)의 상부표면을 전체적으로 덮을 수 있다.
도 37을 참조하면, 상기 제4 층간 절연 막(53)을 평탄화하여 상기 제1 스페이서(31) 및 상기 제2 층간 절연 막(43)이 노출될 수 있다. 상기 제4 층간 절연 막(53)의 평탄화에는 화학 기계적 연마(chemical mechanical polishing; CMP) 공정, 에치-백(etch-back) 공정, 또는 이들의 조합이 적용될 수 있다.
상기 백-바이어스 영역(37)은, 상기 소스(35) 및 상기 바디(17HC)와 중첩될 수 있으며, 상기 드레인(47)과 중첩되지 않을 수 있다. 즉, 상기 백-바이어스 영역(37)은 상기 바디(17HC)와 부분적으로 중첩될 수 있다. 상기 백-바이어스 영역(37)은 상기 드레인(47) 및 상기 바디(17HC)의 접촉면으로부터 수평방향으로 제1 거리(Lov,BGD) 떨어질 수 있다. 상기 제1 거리(Lov,BGD)는 10nm 이상 일 수 있다. 상기 백-바이어스 영역(37) 및 상기 바디(17HC)의 중첩 길이는 상기 바디(17HC)의 길이의 절반보다 작을 수 있다.
[응용 실시예]
도 38은 본 발명의 기술적 사상의 응용 실시 예에 따른 전자 장치를 설명하기 위한 시스템 블록도이다.
도 38을 참조하면, 도 1 내지 도 37을 참조하여 설명한 것과 유사한 반도체소자는 전자 시스템(2100)에 적용될 수 있다. 상기 전자 시스템(2100)은 바디(Body; 2110), 마이크로 프로세서 유닛(Micro Processor Unit; 2120), 파워 유닛(Power Unit; 2130), 기능 유닛(Function Unit; 2140), 및 디스플레이 컨트롤러 유닛(Display Controller Unit; 2150)을 포함할 수 있다. 상기 바디(2110)는 인쇄 회로기판(PCB)으로 형성된 마더 보드(Mother Board)일 수 있다. 상기 마이크로 프로세서 유닛(2120), 상기 파워 유닛(2130), 상기 기능 유닛(2140), 및 상기 디스플레이 컨트롤러 유닛(2150)은 상기 바디(2110)에 장착될 수 있다. 상기 바디(2110)의 내부 혹은 상기 바디(2110)의 외부에 디스플레이 유닛(2160)이 배치될 수 있다. 예를 들면, 상기 디스플레이 유닛(2160)은 상기 바디(2110)의 표면에 배치되어 상기 디스플레이 컨트롤러 유닛(2150)에 의해 프로세스 된 이미지를 표시할 수 있다.
상기 파워 유닛(2130)은 외부 배터리(도시하지 않음) 등으로부터 일정 전압을 공급받아 이를 요구되는 전압 레벨로 분기하여 상기 마이크로 프로세서 유닛(2120), 상기 기능 유닛(2140), 상기 디스플레이 컨트롤러 유닛(2150) 등으로 공급하는 역할을 할 수 있다. 상기 마이크로 프로세서 유닛(2120)은 상기 파워 유닛(2130)으로부터 전압을 공급받아 상기 기능 유닛(2140)과 상기 디스플레이 유닛(2160)을 제어할 수 있다. 상기 기능 유닛(2140)은 다양한 전자 시스템(2100)의 기능을 수행할 수 있다. 예를 들어, 상기 전자 시스템(2100)이 휴대폰인 경우 상기 기능 유닛(2140)은 다이얼링, 또는 외부 장치(External Apparatus; 2170)와의 교신으로 상기 디스플레이 유닛(2160)으로의 영상 출력, 스피커로의 음성 출력 등과 같은 휴대폰 기능을 수행할 수 있는 여러 구성요소들을 포함할 수 있으며, 카메라가 함께 장착된 경우 카메라 이미지 프로세서(Camera Image Processor)의 역할을 할 수 있다.
응용 실시 예에서, 상기 전자 시스템(2100)이 용량 확장을 위해 메모리 카드 등과 연결되는 경우, 상기 기능 유닛(2140)은 메모리 카드 컨트롤러일 수 있다. 상기 기능 유닛(2140)은 유선 혹은 무선의 통신 유닛(Communication Unit; 2180)을 통해 상기 외부 장치(2170)와 신호를 주고 받을 수 있다. 더 나아가서, 상기 전자 시스템(2100)이 기능 확장을 위해 유에스비(Universal Serial Bus; USB) 등을 필요로 하는 경우, 상기 기능 유닛(2140)은 인터페이스 컨트롤러(Interface Controller)의 역할을 할 수 있다. 이에 더하여, 상기 기능 유닛(2140)은 대용량 저장 장치를 포함할 수 있다.
도 1 내지 도 37을 참조하여 설명한 것과 유사한 반도체소자는 상기 기능 유닛(2140) 또는 상기 마이크로 프로세서 유닛(2120)에 적용될 수 있다. 예를 들면, 상기 기능 유닛(2140)은 상기 백-바이어스 영역(37) 및 상기 바디(17HC)를 포함할 수 있다. 이 경우에, 상기 기능 유닛(2140)은 상기 백-바이어스 영역(37) 및 상기 바디(17HC)의 구성에 기인하여 종래에 비하여 우수한 전기적 특성을 보일 수 있다. 이에 따라, 상기 전자 시스템(2100)의 전기적 특성은 종래에 비하여 현저히 개선될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시 예들을 개략적으로 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해하여야 한다.
11: 기판 15: 매립 절연 막
17HC, 17F: 바디 21, 29: 몰딩 막
23: 게이트 유전 막 25: 게이트 전극
27: 식각 저지 막 31, 33, 45: 스페이서
35: 소스 37: 백-바이어스 영역(back-bias region)
41, 43, 51, 53: 층간 절연 막
47: 드레인
2100: 전자시스템
2110: 바디 2120: 마이크로 프로세서 유닛
2130: 파워 유닛 2140: 기능 유닛
2150: 디스플레이 컨트롤러 유닛
2160: 디스플레이 유닛
2170: 외부 장치 2180: 통신 유닛
17HC, 17F: 바디 21, 29: 몰딩 막
23: 게이트 유전 막 25: 게이트 전극
27: 식각 저지 막 31, 33, 45: 스페이서
35: 소스 37: 백-바이어스 영역(back-bias region)
41, 43, 51, 53: 층간 절연 막
47: 드레인
2100: 전자시스템
2110: 바디 2120: 마이크로 프로세서 유닛
2130: 파워 유닛 2140: 기능 유닛
2150: 디스플레이 컨트롤러 유닛
2160: 디스플레이 유닛
2170: 외부 장치 2180: 통신 유닛
Claims (10)
- 기판 상에 형성된 백-바이어스 영역(back-bias region);
상기 기판 및 상기 백-바이어스 영역을 덮는 매립 절연 막;
상기 매립 절연 막 상에 상기 백-바이어스 영역과 부분적으로 중첩된 바디(body);
상기 바디(body)에 접촉된 드레인(drain); 및
상기 바디(body)의 상면 및 측면을 덮는 게이트 전극을 포함하되,
상기 백-바이어스 영역은 상기 게이트 전극과 부분적으로 중첩되어 문턱 전압을 제어하고,
상기 백-바이어스 영역과 상기 드레인은 수평 방향에서 서로 이격되고, 상기 백-바이어스 영역은 상기 드레인과 중첩되지 않도록 배치되어 오프-스테이트(off-state) 누설전류를 감소시키고,
상기 백-바이어스 영역 및 상기 바디의 중첩 길이는 상기 바디의 길이의 절반보다 작은 반도체소자. - 제1 항에 있어서,
상기 바디(body)와 상기 게이트 전극 사이의 게이트 유전 막을 더 포함하되,
상기 매립 절연 막은 상기 게이트 유전 막보다 두껍고, 20nm 이하의 두께를 가지는 반도체소자. - 삭제
- 제2 항에 있어서,
상기 백-바이어스 영역은 상기 드레인(drain) 및 상기 바디(body)의 접촉면에서 수평 방향으로 10nm이상 떨어진 반도체소자. - 제1 항에 있어서,
상기 바디(body)는 반-원기둥 나노와이어(hemi-cylindrical nanowire) 인 반도체소자. - 제1 항에 있어서,
상기 바디(body)의 바닥 표면은 상부보다 큰 폭을 갖는 반도체소자. - 제1 항에 있어서,
상기 바디(body)에 접촉되고 상기 드레인(drain)과 떨어진 소스(source)를 더 포함하는 반도체소자. - 제7 항에 있어서,
상기 소스(source)는 상기 백-바이어스 영역과 중첩된 반도체소자. - 제7 항에 있어서,
상기 드레인(drain)은 N형 불순물들을 포함하고, 상기 소스(source)는 P형 불순물들을 포함하는 반도체소자. - 기판 상에 형성된 백-바이어스 영역(back-bias region);
상기 기판 및 상기 백-바이어스 영역을 덮는 매립 절연 막;
상기 매립 절연 막 상에 상기 백-바이어스 영역과 중첩되고, 반-원기둥 나노와이어(hemi-cylindrical nanowire)로 형성된 바디(body); 및
상기 바디 상에 배치되는 게이트 전극을 포함하되,
상기 백-바이어스 영역은 상기 게이트 전극과 부분적으로 중첩되어 문턱 전압을 제어하고,
상기 백-바이어스 영역 및 상기 바디의 중첩 길이는 상기 바디의 길이의 절반보다 작은 반도체소자.
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2012
- 2012-07-20 US US13/554,066 patent/US8928080B2/en active Active
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