JP2017028006A - 電界効果トランジスタおよびその駆動方法 - Google Patents
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Abstract
Description
しかし、非特許文献1、2に記載のA型MOSFETでは、熱電子放出によるキャリア移動であるためS値(ドレイン電流を一桁上げるためのゲート電圧)が60mV/dec以上(室温)である。
そこで、最近、本発明者らはこれらの点を解決した新規構成のA型MOSFETを提案した(特許文献1)。
特許文献1に記載のA型MOSFETは、チャネル領域が形成される半導体領域と、前記チャネル領域を形成するためのゲート電極及びゲート絶縁膜と、キャリアを注入するためのソース領域部と、キャリアを排出するドレイン領域と、を備えた構成を有し、トンネリングによって前記チャネル領域を流れる電子トンネル電流を放出するトンネル電子放出部と、熱電子放出によって前記チャネル領域を流れる蓄積層電流(拡散電流)を放出する熱電子放出部と、を前記ソース領域部に設けたことものである。
この様な構成とすることによって、前述の課題を解決している。
図3は、特許文献1に記載の好適な実施態様例の一つのA型MOSFET100の構造の主要部を説明するための模式的構造説明図である。
図4、5は、A型MOSFET100の動作を説明するための模式的説明図である。
MOSFET100では、n-領域102の上部領域(ゲート絶縁層107の直下にある一部のn-領域102)にチャネルが形成されて電流が流れる。
08に電荷が蓄積されるに従って電位変化し、やがて電源電圧に到達する。
以後は、本願においては、ゲート電極108の電位が電源電圧に到達すまでの上記過程を「遷移過程(transient)」と呼ぶこともある。
この場合、p+埋め込み領域110の上面が、形成されるチャネル領域よりも十分高く形成されていると、閾値電圧付近までは(遷移過程では)、ソース・ドレイン電流は、p+埋め込み領域110をトンネリングして流れる電子トンネル電流である(図4に矢印で電流経路が示されている)。
この電子トンネル電流は、ゲート電極108の電位、即ち、ゲート電圧が小さいうちから流れ始めるバルク電流である。
ゲート電圧が電源電圧になると、それまでに蓄積層に蓄積されていた電荷に基づく電流(蓄積層電流)が流れ始める(白矢印)。また、点線矢印で示すバルク電流も流れる。
遷移過程の段階から流れている電子トンネル電流(バルク電流)はゲート電圧が電源電圧になっても引き続き流れる。
「n+領域103−1→p+埋め込み領域110→n-領域102」
と言う経路で電流がp+埋め込み領域をトンネルすることでキャリアがn+領域103−1からn-領域102に注入されることで、所謂、トンネル電流を形成するので、60mV/decの制限はなくなり、p+埋め込み領域110に形成されるポテンシャルバリアをp+埋め込み領域110の幅で適切に制御すれば、60mV/dec以下の傾きでOFF状態からON状態に変化させることが出来る。
その目的の一つは、高効率で生産出来、生産管理が容易なA型MOSFETを提供することである。
別の目的は、先行特許文献1に開示のA型MOSFETに比べ、トンネル電流成分のS値の更なる低減化と電流増加が図れるA型MOSFETを提供することである。
更に別な目的は、デバイスのOFF時(零V)とON時(電源電圧)におけるドレイン電流の比が大きく、且、ON時の電流駆動能力も大きいA型MOSFETを提供することである。
本発明のもう一つの目的は、スイッチング特性と電流駆動能力に優れたA型MOSFETを提供することである。
本発明のもう一つ別の目的は、上記の各目的に適ったA型MOSFETの何れと比べても遜色のない電界効果トランジスタとその駆動方法を提供することである。
本発明のもう一つの側面は、前記第一の発明に於いて、前記トンネル電子放出部と前記熱電子放出部は、前記第二のゲート領域部側から順次積層している構造を有す電界効果トランジスタにある(第二の発明)。
本発明のもう一つ別の側面は、前記第二の発明に於いて、前記トンネル電子放出部が前記第二のゲート領域部から隔離されている構造を有する電界効果トランジスタにある(第三の発明)。
本発明の更にもう一つの側面は、前記第三の発明に於いて、前記トンネル電子放出部と前記第二のゲート領域部の間に前記第一の半導体層と異なる半導体領域を備え、該半導体領域は前記ドレイン領域部に向かって延在している構造を有する電界効果トランジスタにある(第四の発明)。
本発明のもう一つ別の側面は、前記第四の発明に於いて、前記半導体領域は、前記トンネル電子放出部より前記ドレイン領域部に近くまで延在している電界効果トランジスタMOSFETにある(第五の発明)。
本発明の更にもう一つ別の側面は、前記第一の発明乃至第五の発明の何れかの電界効果トランジスタを使用して、OFF状態からON状態への遷移時にはトンネル電流によって駆動し、ON状態では、熱電子電流によって駆動することを特徴とする電界効果トランジスタの駆動方法にある(第六の発明)。
別な効果として、先行特許文献1に開示のA型MOSFETに比べ、トンネル電流成分のS値の更なる低減化と電流増加が図れる電界効果トランジスタを提供することが出来る。
更に別な効果は、デバイスのOFF時(零V)とON時(電源電圧)におけるドレイン電流の比が大きく、且、ON時の電流駆動能力も大きい電界効果トランジスタを提供することが出来ることである。
もう一つの効果は、スイッチング特性と電流駆動能力に優れた電界効果トランジスタを提供することが出来ることである。
対向している第一の主面と第二の主面を有する第一の半導体層、前記第一の主面に設けた第一のゲート領域部、前記第二の主面に設けた第二のゲート領域部、前記第一の半導体層中にソース・ドレイン電流を形成すべく設けたソース領域部とドレイン領域部、を備え、前記ソース領域部は、トンネル電子放出部と熱電子放出部を備え、前記トンネル電子放出部が前記ドレイン領域部に向かって前記第一の半導体層中に延在している構造を有すことである。
この様な構造とすることにより、本発明はA型MOSFETに限らず、I型MOSFETにも適用でき、更には、電界効果トランジス全般にも適用できる。
図1は、本発明の好適な実施態様例の一つのA型MOSFETの構造の主要部を説明するために模式的に示す模式的構造説明図である。
半導体領域1001は、例えば、n-シリコン(Si)半導体領域(以後、単に「n-領域」と記すこともある)として構成される。勿論、半導体領域1001は、p-シリコン(Si)半導体領域(以後、単に「p-領域」と記すこともある)として構成されても良い。
半導体領域1001の左サイドには、ソ−ス領域部1002、右サイドには、ドレイン領域部1003が設けてある。
ソ−ス領域部1002は、ソース電極1005、熱電子放出部1006、トンネル電子放出部1007を備えている。
熱電子放出部1006は、半導体領域1001の極性と同極性とされ、高濃度で不純物を含有する領域である。
例えば、大凡1.0x1020cm-3程度のn型不純物濃度のn+半導体で構成され、オーミックコンタクト形成領域部を兼ねている。
オーミックコンタクト形成性をより良くするために、ソース電極1005を構成する金属の仕事関数と半導体領域1001を構成する材料の仕事関数を考慮して適切な金属材料を選択してシリサイド化しても良い。
トンネル電子放出部1007は、ドレイン領域部1003に向かって半導体領域1001内に延在する構造を有する。
トンネル電子放出部1007は、第二の半導体層として半導体領域1001と極性の異なる半導体領域である。例えば、大凡1.0x1020cm-3程度のp型不純物濃度のp+半導体で構成される。
ドレイン領域部1003には、ドレイン電極1008と、半導体領域1001の極性と同じ極性であって不純物を高濃度で含む半導体領域1009とで、構成される。
半導体領域1009は、熱電子放出部1006とトンネル電子放出部1007から放出される電子を収容する機能を有する。
半導体領域1009は、熱電子放出部1006とトンネル電子放出部1007から放出される電子がドレイン電極1008に電気的に円滑に流れるようにするために、半導体領域1001とドレイン電極1008との間にオーミックコンタクトが形成されるように不純物濃度を高濃度に含有させることに加えてシリサイド化するのが望ましい。
半導体領域部1009は、具体的には、例えば、大凡1.0x1020cm-3程度のn型不純物濃度のn+半導体で構成される。勿論、半導体領域1001は、p-シリコン(Si)半導体領域(以後、単に「p-領域」と記すこともある)として構成されても良い。
半導体領域1001の上下の主面上には、第一のゲート領域部1004a、第二のゲート領域部1004bが、それぞれ設けられてある。
ゲート領域部1004aは、第一のゲート電極1010a、第一のゲート絶縁層1011aで構成されている。
ゲート領域部1004bは、第二のゲート電極1010b、第二のゲート絶縁層1011bで構成されている。
ゲート電極1010aを構成する材料の仕事関数ΦG1、半導体領域1001を構成する材料の仕事関数Φ、ゲート電極1010bを構成する材料の仕事関数ΦG2との間の大きさの関係は、
ΦG1 > ΦG > ΦG2・・・・(1)
であるのが望ましい。
その主な理由は、半導体領域1001において、第一のゲート電極1010aで制御される熱電子放出部1006から放出される電流の閾値よりも第二のゲート電極1010bで制御されるトンネル電子放出部1007から放出される電流の閾値を低くするためである。
具体的には、例えば、半導体領域1001を構成する材料が、2.0x1016cm-3の濃度でn型不純物を含むn+半導体である場合、その仕事関数Φは、4.18e Vであるので、ゲート電極1010aは、仕事関数が4.7eVのTiNで構成し、ゲート電極1010bは、仕事関数が3.75eV程度の材料で構成される。
トンネル電子放出部1007を、ドレイン領域部1003方向に延在させることで、図1におけるトンネル電子放出部1007の右端、特に「A」で示す角部に電界集中が起こり、トンネル電子による電流を効率よくドレイン領域部1003に収集することが出来る他、トンネル電子放出面の面積増大にもなるので、電流増加の効果も得ることが出来る。
そのため、トンネル電流成分のS値低減化と一層の電流増加を図ることが出来る。
トンネル電子放出部1007の図での右端面とドレイン領域部1003の図での左端面との距離(間隔)(L1)は、パンチスルーが起こらない程度以上とするのが望ましい。
更には、ドレイン領域部1003方向に延在させることで熱電子放出部1006より放出される拡散電流がゲート領域部1004bに接した半導体部1001の界面付近に流れこむのを阻止することが出来る。
より効率よく阻止するためには、半導体領域1001中により長く延在させるのが好ましいが、パンチスルーのことを考慮して間隔(L1)としては、パンチスルーが起こらない最少の間隔を設けることが少なくとも必要である。
ゲート絶縁層1011aの下主面とトンネル電子放出部1007の上主面との間にある、半導体領域1001の一部である領域(A)は、熱電子放出部1006から放出される電子がドレイン領域部1003に向かって移動するチャネル領域が形成される領域である。
ゲート絶縁層1011aの下主面とトンネル電子放出部1007の上主面との間隙の幅(距離)(D1)は、熱電子放出部1006から放出される電子によって形成される拡散電流がドレイン領域部1003に効率よく収集されるように、A型MOSFET1000の他の部分の構造と寸法との関係で適宜寸法とされる。
トンネル電子放出部1007の下主面とゲート領域部1004bの上主面との間隙の幅(距離)(D2)は、トンネル電子放出部1007から放出されるトンネル電流が、ドレイン領域部1003に効率よく収集されるのであれば、実質的に「0」とならない範囲で小さければ小さい程良い。
より好ましくは、数nm〜10nm程度に設定するのが望ましい。数nmより薄くなりすぎると、ON状態にしたとき熱電子放出部1006から熱電子が放出されなくなり、ON電流が小さくなってしまう。
ゲート長(LG)が、100nmであれば、
L1は、30nm以上、
(LG−L1)が、30nm以上、
T1=20nm、T2=5nm
であるのが望ましい。
この場合、ゲートの幅(W)は、1μm、ゲート絶縁層1011a、1011bの層厚(TOX)は、1nmである。
図1に示すA型MOSFET1000は、SiO2(酸化シリコン)等で構成されるBOX(Buried oxide)層を利用して形成することが出来る。
図1に示すA型MOSFET1000の構造的特徴は、ソース電極1005に接触した状態で半導体領域1001中に埋め込み領域としてトンネル電子放出部1007が設けられていることである。また、トンネル電子放出部1007の図面上の右端部は、半導体領域1001の一部を挟んでドレイン領域部1003と対向している。
その後、熱処理を行うと、熱電子放出部1006中のシリコン(Si)と金属層(M)の金属(以後、「M」と記すこともある)が互いに熱拡散して、熱電子放出部1006がシリサイド化した拡散領域となる。
半導体領域1009も、半導体領域1001とドレイン電極1008との間がオーミックコンタクトとなるように、半導体不純物が高濃度に含有され、場合によっては、適切な構成材料が選択されてシリサイド化される。
半導体領域1009をシリサイド化するには、先ず、所定厚に形成できるに十分な厚みで設けた半導体領域1009上にソース電極の一部にもなることがある金属層を所定厚にスパッタ法等で設ける。
その後、熱処理を行うと、半導体領域1009中のシリコン(Si)と金属層(M)の金属(「M」)が互いに熱拡散して、半導体領域1009がシリサイド化した拡散領域となる。
前記金属層(M)には、低仕事関数の金属、例えば、ホルミウム(Ho)、エルビウム(Er)、サマリウム(Sm)、イッテリウム(Yb)、等が好ましく使用される。特に、ホルミウム(Ho)、エルビウム(Er)が望ましい。
具体的には、例えば、半導体領域1001を、2.0x1015cm−3程度のn型不純物濃度のn-半導体で構成し、ゲート電極1010aをTiNで構成し、ゲート電極1010bを、n型のpoly-Siで構成することが出来る。
図2は、本発明の好適な別の実施態様例の一つのA型MOSFETの構造の主要部を説明するために模式的に示す模式的構造説明図である。
図2に示すA型MOSFET2000は、図1に示すA型MOSFET1000の更なる改良タイプである。
図2に示すA型MOSFET2000が、図1に示すA型MOSFET1000と異なるのは、間隙の幅T2の領域のところに図示されてある様に、半導体領域1005と同極性の不純物が高濃度に含有された半導体領域2001を設けてあることである。それ以外は、同じである。
半導体領域2001を設けることで、A型MOSFET1000と比べ、トンネル成分の閾値をより一層低下させることが出来る。
トンネル電子放出部1007と半導体領域2001の延在の長さを図示のごとくにオフセットさせることでトンネル電子放出部1007の図示右端角部への電界集中効果を少なくともA型MOSFET1000と同程度に維持出来る。
半導体領域2001の図の右端面とドレイン領域部1003の図の左端面との距離(半導体領域2001とドレイン領域部1003の間の間隙の幅)をL2とすると、例えば、
LG=100nm
L1は、30nm以上、
(LG−L1)が、30nm以上、
T1=20nm、T2=5nm
ゲートの幅(W)=1μm、
ゲート絶縁層1011a、1011bの層厚(TOX)=1nm
とする場合、
オフセット長(L1−L2)>30nm・・・・(2)
であると、半導体領域2001が完全に空乏化しなくて、pnリーク電流が発生する場合もあるので、望ましくは、
オフセット長(L1−L2)≦30nm・・・・(3)
とするのが好ましい。
半導体領域2001の不純物の含有量は、例えば、半導体領域1001の場合が、2.0X1016個/cm3程度であれば、3.0X1019個/cm3程度である。
ゲート電極1010aを構成する材料の仕事関数ΦG1、半導体領域1001を構成する材料の仕事関数Φ、ゲート電極1010bを構成する材料の仕事関数ΦG2との間の大きさの関係は、式(1)の通りであるが、具体的には、例えば、以下の通りでる。
ΦG1 =4.7eV(TiN)
ΦG = 4.18eV(n-Si)
ΦG2 = 4.05eV(n-poly-Si)
次に、図2に示す例のA型MOSFET2000の製造の工程と条件の典型例を説明する。
以下の製造工程の記載において、当該技術分野の当業者が容易に想定・設定できる手法・条件などに関しては省略してある。
次に、図1の半導体装置の製造条件の典型例の主な工程を示す。製造法は、半導体の製造法において一般的に採用されている手順と条件に従って実施される。
工程A1: SOI基板(SOI=70nm n-type 2e16cm-3, BOX=1nm, Sub p-type 1e20cm-3)
工程A2: S/D形成; As 1e15cm-2 、50keV 、tilt=0
工程A3: トンネルp+ソース形成;BF2、 5e15cm-2 、3keV、 tilt=0
工程A4: 活性化アニール;900℃、3sec
工程A5: エピタキシャル成長; 500℃、30min、 n-type 2e16cm-3、 Thickness=5nm
工程A6: エピタキシャル成長層パターニング
工程A7: ゲート酸化; 400℃、 ラジカル酸化、 1nm
工程A8: Poly-Si デポジション; n-type doped、 150nm、 630℃、 SiH4
工程A9: ゲートエッチング; Ar/HBr
工程A10: 層間絶縁膜形成; SiO2、 200nm、 400℃
工程A11: コンタクトホール開口; ウェットエッチング、 HF
工程A12: Alデポジション; 真空蒸着; 400nm
工程A13: Alパターニング; リン硝酢酸
「Version B工程 通常のSOIから始める工程例」
工程B1: SOI基板(SOI=70nm n-type 2e16/cm-3, BOX=150nm)
工程B2: S/D形成; As 1e15/cm-2 50keV tilt=0
工程B3: トンネルp+ソース形成; BF2 5e15/cm-2 3keV tilt=0
工程B4: 活性化アニール; 900℃ 3sec
工程B5: エピタキシャル成長; 500℃ 30min n-type 2e16/cm-3 Thickness=5nm
工程B6:エピタキシャル成長層、パターニング
工程B7: ゲート酸化; 400℃ ラジカル酸化 1nm
工程B8: Poly-Si デポジション; n-type doped 150nm 630℃ SiH4
工程B9: ゲートエッチング; Ar/HBr
工程B10: 層間絶縁膜形成; SiO2 200nm 400℃
工程B11: コンタクトホール開口; ウェットエッチング、 HF
工程B12: Alデポジション; 真空蒸着、 400nm
工程B13: Alパターニング; リン硝酢酸
工程B14: 上部支持基盤接着
工程B15: 裏面Siエッチング; HNO3/HF溶液
工程B16: BOXエッチング; C5F8
工程B17: 裏面ゲート酸化; 400℃、 ラジカル酸化、 1nm
工程B18: 裏面 p-type doped Poly-Siデポジション
Version工程AとVersion工程Bに共通のデバイス条件
LG=100nm
L1=30nm、
(LG−L1)=70nm、
T1=20nm、T2=5nm
ゲートの幅(W)=1μm、
ゲート絶縁層1011a、1011bの層厚(TOX)=1nm
オフセット長(L1−L2)=25nm
Version工程Aに従って作成されたA型MOSFET(A)及びVersion工程B従って作成されたA型MOSFET(B)を、それぞれ20ロット作成して、その特性を測定したところ、特許文献1に記載のA型MOSFET(P)に比べ、S値が50〜60 %改善されていた。
更には、又、上記においては、半導体としてSi半導体の例で説明したが、本発明では、他の半導体、例えば、Ge、SiGe、SiC等の半導体も採用できる。
1001・・・半導体領域
1002・・・ソ−ス領域
1003・・・ドレイン領域
1004a、1004b・・・ゲート領域部
1005・・・ソ―ス電極
1006・・・熱電子放出部
1007・・・トンネル電子放出部
1008・・・ドレイン電極部
1009・・・半導体領域部
1010a、1010b・・・ゲート電極
1011a、1011b・・・ゲート絶縁層
100・・・A型MOSFET
101・・・BOX層
102・・・n-領域
103・・・n+領域
104・・・ソース電極
105・・・ドレイン電極
106・・・シリサイド領域
107・・・絶縁層
108・・・ゲート電極
109・・・絶縁領域
110・・・p+埋め込み領域
Claims (6)
- 対向している第一の主面と第二の主面を有する第一の半導体層、前記第一の主面に設けた第一のゲート領域部、前記第二の主面に設けた第二のゲート領域部、前記第一の半導体層中にソース・ドレイン電流を形成すべく設けたソース領域部とドレイン領域部、を備え、
前記ソース領域部は、トンネル電子放出部と熱電子放出部を備え、前記トンネル電子放出部が前記ドレイン領域部に向かって前記第一の半導体層中に延在している構造を有する、ことを特徴とする電界効果トランジスタ。 - 前記トンネル電子放出部と前記熱電子放出部は、前記第二のゲート領域部側から順次積層している構造を有する請求項1に記載の電界効果トランジスタ。
- 前記トンネル電子放出部が前記第二のゲート領域部から隔離されている構造を有する請求項2に記載の電界効果トランジスタ。
- 前記トンネル電子放出部と前記第二のゲート領域部の間に前記第一の半導体層と異なる半導体領域を備え、該半導体領域は前記ドレイン領域部に向かって延在している構造を有す請求項3に記載の電界効果トランジスタ。
- 前記半導体領域は、前記前記トンネル電子放出部より前記前記ドレイン領域部に近くまで延在している請求項4に記載の電界効果トランジスタ。
- 請求項1乃至5に記載の何れかの電界効果トランジスタを使用して、OFF状態からON状態への遷移時にはトンネル電流によって駆動し、ON状態では、熱電子電流によって駆動することを特徴とする電界効果トランジスタの駆動方法。
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