KR101645228B1 - 나노와이어 구조의 질화물 반도체 소자 및 그 제조방법 - Google Patents
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Abstract
본 발명은 나노와이어 구조의 질화물 반도체 소자 제조방법에 관한 것으로서, 질화물 반도체 기판 상에 수직 방향의 나노와이어를 형성하는 단계; 상기 나노와이어와 상기 기판 상에 제 1 스페이서를 증착한 후 상기 제 1 스페이서 상에 제 1 PR코팅막을 형성하는 단계; 상기 나노와이어 부분이 노출되도록 상기 제 1 PR코팅막을 식각하는 단계; 상기 제 1 PR코팅막을 식각한 하부에 남아있는 상기 제 1 스페이서를 식각하는 단계; 상기 나노와이어와 상기 제 1 스페이서 상에 게이트 단자층을 형성하는 단계; 상기 게이트 단자층 상에 제 2 스페이서를 증착한 후 상기 제 2 스페이서 상에 제 2 PR코팅막을 형성하는 단계; 상기 나노와이어 부분이 노출되도록 상기 제 2 PR코팅막을 식각하는 단계; 상기 제 2 PR코팅막을 식각한 하부에 남아있는 상기 제 2 스페이서 및 상기 게이트 단자층을 차례로 식각하여 상기 나노와이어의 일부가 상부에 노출되도록 하는 단계; 상기 기판의 상부 일측에 소스 전극을 형성하고, 상기 나노와이어의 상부 일측에 드레인 전극을 형성하는 단계; 및 상기 게이트 단자층 일측에 게이트 단자를 형성하는 단계를 포함하는 것을 특징으로 한다.
Description
본 발명은 나노와이어 구조의 질화물 반도체 소자 및 그 제조방법에 관한 것으로서, 보다 상세하게는 수직 나노와이어를 형성하여 스위칭 속도가 우수한 소자특성을 가지면서도 노말리 오프(Normally Off) 특성을 구현할 수 있어 누설전류를 극소화할 수 있는 나노와이어 구조의 질화물 반도체 소자 및 그 제조방법에 관한 것이다.
최근 정보통신산업이 급격히 발달함에 따라, 무선통신기술과 관련된 개인 이동통신기, 위성통신기, 방송 통신기, 통신용 중계기, 군사용 레이더 등의 수요가 점차 확대되고 있다. 따라서, 마이크로파(㎛) 또는 밀리미터파(㎜) 대역의 초고속 정보 통신 시스템에 필요한 고속, 고전력의 전자소자가 요구된다. 또한, 고전력의 파워소자와, 파워소자의 에너지 손실을 감소시키기 위한 연구 및 개발이 요구된다.
갈륨질화물(GaN)계의 반도체 물질은 에너지 갭이 넓으며, 높은 열적/화학적 안정도, 높은 전자포화속도(~3×107㎝/sec) 등 뛰어난 물성을 가지기 때문에, 광소자, 고주파 또는 고출력 전자소자에 적용될 수 있다. 또한, 갈륨질화물(GaN)계 반도체 물질을 이용한 전자소자는 고항복 전계(~3×106V/㎝), 고전류 밀도, 고온에서의 안정된 동작, 고열전도도 등의 장점을 갖는다.
알루미늄 갈륨질화물(AlGaN)/갈륨 질화물(GaN)의 이종접합 구조를 이용한 HFET(Heterostructure Field Effect Transistor)는 접합 계면에서 밴드 불연속이 발생하며, 그 발생 정도가 크기 때문에 접합 계면에 전자가 높은 농도로 유기될 수 있다. 따라서, HFET는 높은 전자 이동도를 가질 수 있다. 이 같은 특징에 의해 HFET를 고파워 소자로 응용할 수 있다.
일반적으로, 파워 소자는 큰 전류 밀도가 필요하다. 그러나, HFET는 높은 전자 이동도를 갖기 때문에, 문턱전압이 0 V 이하가 되면서 신호 미인가 상태에서도 전류 흐름이 발생되어 전력이 소모되는 단점이 있다. 이러한 노말리 온(Normally on) 타입의 반도체 소자는 이 전류 흐름으로 인해 전력 손실이 크고 정상적인 스위칭 동작을 수행할 수 없으며 회로 자체가 복잡해지는 단점이 있다.
이를 보완하기 위하여, 게이트 영역에 해당하는 알루미늄 갈륨질화물(AlGaN)층을 일부 제거하는 등의 리세스 게이트(recess gate) 구조, 게이트 영역에 F 이온을 임플란트하는 기술 등 다양한 기술이 개발되고 있다. 그러나 종래의 기술들은 균일한 플라즈마 파워(plasma power) 조절이 어려워서, FET의 문턱전압을 조절하기 힘들거나 플라즈마 손상(plasma damage) 때문에 소자의 성능이 저하되는 등 문제점이 존재해 왔다.
본 발명은 상기와 같은 문제점을 해결하기 위해 제안된 것으로서, 본 발명의 목적은 수직 나노와이어를 형성하여 스위칭 속도가 우수한 소자특성을 가지면서도 노말리 오프(Normally Off) 특성을 구현할 수 있어 누설전류를 극소화할 수 있는 나노와이어 구조의 질화물 반도체 소자 및 그 제조방법을 제공하는 것이다.
나노와이어를 통해 볼륨 도치(volume inversion) 현상을 유도하여 기존의 질화물 반도체 소자보다 더 낮은 동작전압에서도 더 향상된 출력특성을 구현할 수 있는 나노와이어 구조의 질화물 반도체 소자 및 그 제조방법을 제공하는 것이다.
본 발명의 또 다른 목적은 방향성 식각이 가능한 용액을 이용해 나노와이어 패턴, 반도체 소자의 게이트 및 채널 길이 등을 미세하게 조절하여 기존의 리소그래피 공정보다 정교하고 소형화 제작이 가능한 나노와이어 구조의 질화물 반도체 소자의 제조방법을 제공하는 것이다.
상기와 같은 목적을 달성하기 위한 본 발명의 바람직한 일 측면에 따르면, 질화물 반도체 기판 상에 수직 방향의 나노와이어를 형성하는 단계; 상기 나노와이어와 상기 기판 상에 제 1 스페이서를 증착한 후 상기 제 1 스페이서 상에 제 1 PR코팅막을 형성하는 단계; 상기 나노와이어 부분이 노출되도록 상기 제 1 PR코팅막을 식각하는 단계; 상기 제 1 PR코팅막을 식각한 하부에 남아있는 상기 제 1 스페이서를 식각하는 단계; 상기 나노와이어와 상기 제 1 스페이서 상에 게이트 단자층을 형성하는 단계; 상기 게이트 단자층 상에 제 2 스페이서를 증착한 후 상기 제 2 스페이서 상에 제 2 PR코팅막을 형성하는 단계; 상기 나노와이어 부분이 노출되도록 상기 제 2 PR코팅막을 식각하는 단계; 상기 제 2 PR코팅막을 식각한 하부에 남아있는 상기 제 2 스페이서 및 상기 게이트 단자층을 차례로 식각하여 상기 나노와이어의 일부가 상부에 노출되도록 하는 단계; 상기 기판의 상부 일측에 소스 전극을 형성하고, 상기 나노와이어의 상부 일측에 드레인 전극을 형성하는 단계; 및 상기 게이트 단자층 일측에 게이트 전극을 형성하는 단계를 포함하는 나노와이어 구조의 질화물 반도체 소자 제조방법이 제공된다.
여기서, 상기 질화물 반도체 물질은 GaN일 수 있다.
그리고, 상기 질화물 반도체 기판 상에 수직 방향의 나노와이어를 형성하는 단계는, 상기 기판 상에 절연막을 증착한 후 중앙부를 제외한 양 측부를 식각하여 상기 질화물 반도체 물질의 일부가 측면 하부에서 외부로 노출되는 기초와이어를 형성하는 단계; 상기 기초와이어를 식각하여 폭을 축소하는 단계; 및 상기 절연막을 제거하는 단계를 포함할 수 있다.
이 때, 상기 기초와이어를 식각하여 폭을 축소하는 단계는, 상기 기초와이어를 수평 방향으로 습식 식각하는 것일 수 있으며, 상기 습식 식각은 TMAH (TetraMethyl Ammounium Hydroxide) 또는 KOH 용액을 이용하여 방향성 식각하는 것이 가능하다.
또한, 상기 절연막은 상기 질화물 반도체 물질과는 다른 식각 특성을 갖는 물질로서, 그 일례로 SiO2, SiN, HfO 중 어느 하나가 사용될 수 있다.
그리고, 상기 나노와이어와 상기 제 1 스페이서 상에 게이트 단자층을 형성하는 단계는, 상기 나노와이어와 상기 제 1 스페이서 상에 게이트 유전체층을 증착하는 단계; 및 상기 게이트 유전체층 상에 게이트 금속층을 증착하는 단계를 포함할 수 있다.
상기 나노와이어와 상기 제 1 스페이서 상에 게이트 단자층을 형성하는 단계 이전과, 상기 기판의 상부 일측에 소스 전극을 형성하고, 상기 나노와이어의 상부 일측에 드레인 전극을 형성하는 단계 이전에, 남아있는 상기 PR코팅막을 모두 제거하는 단계가 각각 선행하는 것이 바람직하다.
상기와 같은 목적을 달성하기 위한 본 발명의 바람직한 다른 일 측면에 따르면, 질화물 반도체 물질로 이루어지고, 상부 일측에 수직 방향의 나노와이어가 형성되는 기판; 상기 기판의 상부 일측에서 상기 나노와이어를 감싸도록 형성되는 게이트 단자층; 상기 게이트 단자층의 상하측에서 각각 상기 나노와이어를 감싸도록 형성되는 스페이서; 상기 기판의 상부 일측에 형성되는 소스 전극; 및 상기 나노와이어의 상부 일측에 형성되는 드레인 전극을 포함하는 나노와이어 구조의 질화물 반도체 소자가 제공된다.
여기서, 상기 게이트 단자층은 상기 나노와이어를 둘러싸도록 형성되는 게이트 유전체층과, 상기 게이트 유전체층을 감싸도록 형성되는 게이트 금속층을 포함하는 것이 가능하며, 상기 기판에는 복수 개의 나노와이어가 상호 이격형성되는 것이 바람직하다. 이 때, 상기 게이트 금속층은 상기 게이트 유전체층이 형성된 모든 나노와이어 전체를 둘러싸도록 형성되는 것이 가능하다.
본 발명에 따른 나노와이어 구조의 질화물 반도체 소자는 우수한 소자 특성을 가지고, 질화물 반도체에서 노말리 오프 특성을 구현할 수 있어 고주파 소자 및 고출력 파워소자에 적용이 가능한 효과가 있다.
그리고 양의 문턱전압을 유도하고 누설전류를 극소화할 수 있어 전력소모를 크게 줄일 수 있으며, 전자선 리소그래피(E-beam lithography) 장비로 구현하기 힘든 100nm 이하의 패턴을 방향성 식각이 가능한 용액을 이용해 정교한 제작이 가능하므로 공정 비용 또한 크게 절감할 수 있고, 동일 면적 대비하여 수평소자보다 더 높은 집적밀도를 얻을 수 있는 효과가 있다.
도 1은 본 발명의 일 실시예에 따른 나노와이어 구조의 질화물 반도체 소자를 도시한 구조도이다.
도 2는 도 1의 상방에서 바라본 평면도이다.
도 3A ~ 3M은 본 발명의 일 실시예에 따른 나노와이어 구조의 질화물 반도체 소자 제조방법을 순서적으로 나타낸 것이다.
도 2는 도 1의 상방에서 바라본 평면도이다.
도 3A ~ 3M은 본 발명의 일 실시예에 따른 나노와이어 구조의 질화물 반도체 소자 제조방법을 순서적으로 나타낸 것이다.
본 발명에 관한 설명은 구조적 내지 기능적 설명을 위한 실시예에 불과하므로, 본 발명의 권리범위는 본문에 설명된 실시예에 의하여 제한되는 것으로 해석되어서는 아니 된다. 즉, 실시예는 다양한 변경이 가능하고 여러 가지 형태를 가질 수 있으므로 본 발명의 권리범위는 기술적 사상을 실현할 수 있는 균등물들을 포함하는 것으로 이해되어야 한다. 또한, 본 발명에서 제시된 목적 또는 효과는 특정 실시예가 이를 전부 포함하여야 한다거나 그러한 효과만을 포함하여야 한다는 의미는 아니므로, 본 발명의 권리범위는 이에 의하여 제한되는 것으로 이해되어서는 아니 될 것이다.
여기서 사용되는 모든 용어들은 다르게 정의되지 않는 한, 본 발명이 속하는 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가진다. 일반적으로 사용되는 사전에 정의되어 있는 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 것으로 해석되어야 하며, 본 발명에서 명백하게 정의하지 않는 한 이상적이거나 과도하게 형식적인 의미를 지니는 것으로 해석될 수 없다.
도 1은 본 발명의 일 실시예에 따른 나노와이어 구조의 질화물 반도체 소자를 도시한 구조도, 도 2는 도 1의 상방에서 바라본 평면도이다.
도 1 및 도 2에 도시된 바와 같이, 본 발명의 일 실시예에 따른 나노와이어 구조의 질화물 반도체 소자는, 질화물 반도체 물질로 이루어지고, 상부 일측에 수직 방향의 나노와이어(W)가 형성되는 기판(10), 기판(10)의 상부 일측에서 나노와이어(W)를 감싸도록 형성되는 게이트 단자층(20), 게이트 단자층(20)의 상하측에서 각각 나노와이어(W)를 감싸도록 형성되는 스페이서(11,13), 기판(10)의 상부 일측에 형성되는 소스 전극(S) 및 나노와이어(W)의 상부 일측에 형성되는 드레인 전극(D)을 포함하여 구성된다.
기판(10)을 구성하는 질화물 반도체 물질은 질화갈륨(GaN)일 수 있다. 상술한 바와 같이, 갈륨질화물(GaN)계의 반도체 물질은 에너지 갭이 넓으며, 높은 열적/화학적 안정도, 높은 전자포화속도(~3×107㎝/sec) 등 뛰어난 물성을 가지기 때문에, 광소자, 고주파 또는 고출력 전자소자에 적용될 수 있고, 고항복 전계(~3×106V/㎝), 고전류 밀도, 고온에서의 안정된 동작, 고열전도도 등의 장점을 갖는다.
나노와이어(W)는 이러한 질화물 반도체 물질로 기판(10)으로부터 수직한 방향으로 연장 형성되는 원기둥 형태의 구조체이며, 직경은 약 50 ~ 100 nm 정도의 매우 미세한 사이즈로 구비되는 것이 바람직하다. 기판(10)에는 이러한 나노와이어(W)가 복수 개로 상호 이격형성될 수 있으며, 나노와이어(W)가 형성되지 않은 기판(10)의 상부 일측에는 소스 전극(S)이 형성된다.
게이트 단자층(20)은 나노와이어(W)를 둘러싸도록 형성되는 게이트 유전체층(21)과, 게이트 유전체층(21)을 감싸도록 형성되는 게이트 금속층(22)을 포함할 수 있다. 나노와이어(W)가 복수 개가 형성될 경우, 이러한 게이트 금속층(22)은 게이트 유전체층(21)이 형성된 모든 나노와이어(W) 전체를 둘러싸도록 형성되는 것이 바람직하다. 이러한 구조에서 게이트 금속층(22)의 종단 일측은 게이트 전극(G)에 연결된다.
스페이서(11,13)를 구성하는 물질은 SiO2일 수 있으며, 게이트 단자층(20)의 상부나 하부측에서 각 나노와이어(W)를 감싸도록 형성된다. 이 때 게이트 단자층(20)의 상부에 위치하는 스페이서(13)의 상부 일측에는 드레인 전극(D)이 형성되어, 나노와이어(W)의 상부 일측과 연결될 수 있다. 물론 복수 개의 나노와이어(W)가 모두 연결될 수 있도록, 드레인 전극(D)이 나노와이어(W)의 배열방향을 따라 바 형태로 형성되는 것이 바람직하다.
본 발명에 따른 질화물 반도체에서는, 게이트 금속층(22)이 전자채널로서 동작하는 나노와이어(W)를 둘러싸도록 형성되므로 채널이 2차원 평면을 갖는 일반적인 질화물 반도체 소자와는 달리 전자채널이 핀 전체에 형성되므로 소자의 동작 시에 이용 가능한 전자의 수가 상대적으로 많아지는 반면 전자채널이 각 스페이서(11,13)를 통해 기판(10)의 하부와 격리되어 누설전류가 크게 감소되는 장점이 있다.
또한, 각 나노와이어(W)가 나노 크기로 형성되어 핀의 단면이 작아짐에 따라, 입력전압이 없을 때 나노와이어(W) 내부가 항상 공핍상태를 유지되면서 양의 문턱전압 상태에 있도록 하는 노말리 오프(Normally-off) 특성 구현이 가능하고, 다수 개의 나노와이어(W)를 병렬적으로 형성함으로써 작은 단면으로 인한 채널 폭의 감소를 상계시킬 수 있도록 되어 있는 것이다. 뿐만 아니라, 나노와이어(W)의 구조적 특성 상 볼륨 도치(volume inversion) 현상을 유도하여 기존의 질화물 반도체 소자보다 더 낮은 동작전압에서도 더 향상된 출력특성을 구현할 수 있다.
도 3A ~ 3M은 본 발명의 일 실시예에 따른 나노와이어 구조의 질화물 반도체 소자 제조방법을 순서적으로 나타낸 것이다.
도 3을 참조하면, 본 발명의 일 실시예에 따른 나노와이어 구조의 질화물 반도체 소자 제조방법은, 질화물 반도체 기판(10) 상에 수직 방향의 나노와이어(W)를 형성하는 단계(S1), 나노와이어(W)와 기판(10) 상에 제 1 스페이서(11)를 증착한 후 제 1 스페이서(11) 상에 제 1 PR코팅막(12)을 형성하는 단계(S2), 나노와이어(W) 부분이 노출되도록 제 1 PR코팅막(12)을 식각하는 단계(S3), 제 1 PR코팅막(12)을 식각한 하부에 남아있는 제 1 스페이서(11)를 식각하는 단계(S4), 나노와이어(W)와 제 1 스페이서(11) 상에 게이트 단자층(20)을 형성하는 단계(S5), 게이트 단자층(20) 상에 제 2 스페이서(13)를 증착한 후 제 2 스페이서(13) 상에 제 2 PR코팅막(14)을 형성하는 단계(S6), 나노와이어(W) 부분이 노출되도록 제 2 PR코팅막(14)을 식각하는 단계(S7), 제 2 PR코팅막(14)을 식각한 하부에 남아있는 제 2 스페이서(13) 및 게이트 단자층(20)을 차례로 식각하여 나노와이어(W)의 일부가 상부에 노출되도록 하는 단계(S8), 기판(10)의 상부 일측에 소스 전극(S)을 형성하고, 나노와이어(W)의 상부 일측에 드레인 전극(D)을 형성하는 단계(S9) 및 게이트 단자층(20) 일측에 게이트 전극(G)을 형성하는 단계(S10)를 포함한다.
먼저 S1 단계에서는 도 3A ~ 도 3C와 같이 질화물 반도체 기판(10) 상에 수직 방향의 나노와이어(W)를 형성한다.
본 S1 단계는 보다 상세하게는, 도 3A와 같이 기판(10) 상에 절연막(M)을 증착한 후 중앙부를 제외한 양 측부를 식각하여 질화물 반도체 물질의 일부가 측면 하부에서 외부로 노출되는 기초와이어(W0)를 형성하는 단계(S1-1), 도 3B와 같이 기초와이어(W0)를 식각하여 폭을 축소하는 단계(S1-2) 및 도 3C와 같이 절연막(M)을 제거하는 단계(S1-3)로 이루어질 수 있다. 여기서 기판(10)을 이루는 질화물 반도체 물질은 질화갈륨(GaN)일 수 있으며, 그 장점은 상술한 바와 같다.
도 3A와 같이 기판(10)을 형성한 후, 기판(10) 상에 절연막(M)을 증착하고 중앙부를 제외한 양 측부를 식각하여, 질화물 반도체 물질의 일부가 측면 하부에서 외부로 노출되는 기초와이어(W0)를 형성한다.
절연막(M)은 상기의 질화물 반도체 물질과는 다른 식각 특성을 갖는 물질이 사용되는 것이 바람직하며, 그 예로서 SiO2, SiN, HfO 등의 유전 물질이 사용될 수 있다. 즉, 이러한 유전 물질들은 질화물 반도체의 식각에 사용되는 가스나 용액에 반응하지 않고, 반대로 질화물 반도체는 SiO2 등의 유전 물질의 식각에 사용되는 가스나 용액에 반응하지 않는 특성을 이용하여 나노와이어 구조의 질화물 반도체 소자를 용이하게 제조할 수 있게 된다.
그리고 기판(10) 상에 절연막(M)을 증착한 후 중앙부를 제외한 양 측부를 식각할 때, 절연막(M)을 먼저 건식 식각한 후에 하부의 질화물 반도체 물질을 건식 식각하는 것이 바람직하다. 여기서, 절연막(M)의 건식 식각시에는 CF4 가스를 비롯한 F 계열의 가스가 사용될 수 있으며, 기판(10)의 질화물 반도체 물질을 건식 식각시에는 BCl3/Cl2 mixture 를 비롯한 Cl 계열의 가스가 사용될 수 있다.
기초와이어(W0)를 형성한 후, 도 3B와 같이 기초와이어(W0)를 식각하여 폭을 축소한다. 기초와이어(W0)의 수직 측면을 수평 방향으로 습식 식각하여 그 폭을 줄이는 것으로, 이러한 습식 식각에는 TMAH(TetraMethyl Ammounium Hydroxide) 용액이 사용될 수 있다. TMAH 용액은 질화물 반도체 물질의 식각시 식각 방향성을 갖는 특성이 있다. 즉, TMAH 용액은 기초와이어(W0)의 형성방향과 직교방향으로는 식각이 잘 이루어지나 기초와이어(W0) 형성방향과 나란한 방향으로는 식각이 거의 되지않는 특성이 있다.
따라서, 약 5%의 TMAH 용액으로 수십분 정도 기초와이어(W0)를 식각하면 하부 기판(10) 부분은 식각이 되지 않고 기초와이어(W0)의 수직한 측면만 식각되어, 기초와이어(W0)의 폭을 원하는 대로 축소할 수 있게 된다. 본 단계에서 TMAH 용액 외에 KOH 용액 등의 다른 에칭 용액이 사용될 수도 있으며, 이 단계를 거치면 도 3C와 같이 나노와이어(W)가 형성된 기판(10)을 준비할 수 있는 것이다.
S1 단계에서 기판(10) 상에 나노와이어(W)를 형성한 후, S2 단계에서는 도 3D와 같이 나노와이어(W)와 기판(10) 상에 제 1 스페이서(11)를 증착한 후, 도 3E와 같이 제 1 스페이서(11) 상에 제 1 PR(Photoresist)코팅막을 형성한다. 여기서, 스페이서를 구성하는 물질은 SiO2일 수 있으며, PR코팅막은 메타크릴 수지인 PMMA(Polymethyl-Methacrylate) 용액을 이용하여 PR코팅하는 것이 바람직하다. PMMA로 제 1 스페이서(11) 상에 PR코팅을 할 경우, 기판(10)의 상부 측보다 나노와이어(W)의 상부 측에 상대적으로 얇게 스핀코팅(spin coating)되는 특성을 이용할 수 있다.
S2 단계에서 제 1 PR코팅막(12)을 형성한 후, S3 단계에서는 도 3F와 같이 나노와이어(W) 부분이 노출되도록 제 1 PR코팅막(12)을 식각한 후, 도 3G와 같이 제 1 PR코팅막(12)을 식각한 하부에 남아있는 제 1 스페이서(11)를 식각한다. PMMA가 나노와이어(W)의 상부 측에 코팅된 두께가 기판(10)의 상부 측보다 상대적으로 얇기 때문에, 아세톤 등을 이용하여 PMMA를 식각하면 먼저 나노와이어(W) 부분에 코팅되어 있는 제 1 PR코팅막(12)부터 제거가 이루어진다.
이렇게 나노와이어(W) 부분의 제 1 PR코팅막(12)을 제거한 후, 그 하부층에 남아있는 제 1 스페이서(11)를 건식 식각하면 나노와이어(W) 부분만 외부에 노출되어 있는 형태를 유도할 수 있는 것이다.
제 1 스페이서(11)를 식각한 후 남아있는 제 1 PR코팅막(12)을 모두 제거하는 것이 바람직하며, 이 후 S5 단계에서는 도 3H와 같이 나노와이어(W)와 제 1 스페이서(11) 상에 게이트 단자층(20)을 형성하고, S6 단계에서는 게이트 단자층(20) 상에 제 2 스페이서(13)를 증착한다.
본 나노와이어(W)와 제 1 스페이서(11) 상에 게이트 단자층(20)을 형성하는 단계(S5)는 보다 상세하게는, 나노와이어(W)와 제 1 스페이서(11) 상에 게이트 유전체층(21)을 증착하는 단계(S5-1) 및 게이트 유전체층(21) 상에 게이트 금속층(22)을 증착하는 단계(S5-2)로 이루어질 수 있다. 게이트 유전체층(21)은 SiO2, Al2O3, TiO2, HfO2 등의 다양한 물질이 사용될 수 있으며, 게이트 금속층(22)은 TiN, Al3Ti 등의 Ti/Al계 금속의 화합물을 사용할 수 있다.
Al3Ti는 공기 중의 산소와 Ti의 반응을 막아 Ti의 산화를 억제하고, TiN은 GaN의 질소를 소모하게 되어 반도체와 금속의 접합부위에서 많은 양의 질소 공공(vacancy)을 발생시킨다. 이러한 질소 공공으로 인해 표면에는 높은 도핑 영역이 형성되고 이 고농도의 표면으로 전자가 터널링하여 오믹 접촉을 형성하게 된다. Ti/Al계 오믹 금속의 장점은 우수한 전기적 특성을 나타내고 열적 안정성도 우수해서 800℃까지 접촉저항이 크게 증가하지 않는 장점이 있다.
또한 여기서, 제 2 스페이서(13)를 구성하는 물질은 제 1 스페이서(11)와 마찬가지로 SiO2일 수 있다.
S6단계에서는 게이트 단자층(20) 상에 제 2 스페이서(13)를 증착한 후, 계속하여 도 3I와 같이 제 2 스페이서(13) 상에 제 2 PR코팅막(14)을 형성하고, S7 단계에서는 도 3J와 같이 나노와이어(W) 부분이 노출되도록 제 2 PR코팅막(14)을 식각한 후, S8 단계에서는 도 3K와 같이 제 2 PR코팅막(14)을 식각한 하부에 남아있는 제 2 스페이서(13) 및 게이트 단자층(20)을 차례로 식각하여, 도 3L과 같이 나노와이어(W)의 일부가 상부에 노출되도록 한다.
이 단계들의 진행 방식과 원리는 S2 내지 S4 단계와 동일하므로, 자세한 설명은 생략하도록 한다. 다만, 제 2 스페이서(13) 및 게이트 단자층(20)을 차례로 식각할 때에는 각 구성 물질의 식각 특성에 따라 알맞은 식각 방법을 택하여야 한다. 또한 식각 후에 남아있는 제 2 PR코팅막(14)을 모두 제거하는 것이 바람직하며, 나노와이어(W)의 일부가 상부에 노출되면 본 단계에서 중단할 수도 있고, 필요에 따라 제 3 스페이서를 증착한 후 동일한 방법을 반복하여 층을 더 형성하는 것도 가능하다.
이 후, S9 단계에서는 도 3M과 같이 기판(10)의 상부 일측에 소스 전극(S)을 형성하고, 나노와이어(W)의 상부 일측에 드레인 전극(D)을 형성하며, S10 단계에서는 게이트 단자층(20) 일측에 게이트 전극(G)을 형성한다. 소스와 드레인의 저항이 크면 소자의 고주파 특성이 나빠지고 고출력 동작 시에 많은 열이 발생하여 소자의 특성을 저하시키므로, 접촉 저항을 감소시킬 수 있도록 오믹 금속 공정과 어닐링 공정을 실시한 후 마지막으로 게이트 단자층(20)과 연결되도록 게이트 전극(G)을 형성하는 것이다.
상기의 방법을 반복하여, 나노와이어(W)를 복수 개로 상호 이격형성할 수 있으며, 스페이서, 게이트 유전체층(21) 및 게이트 금속층(22) 등이 층층이 쌓여 있는 형태로 나노와이어 구조의 질화물 반도체 소자를 제조할 수 있다. 이에 대한 질화물 반도체 소자의 완성 형태는 도 1 및 도 2에서 전술한 바와 상통하는 바이다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
10 : 기판
11 : 제 1 스페이서 12 : 제 1 PR코팅막
13 : 제 2 스페이서 14 : 제 2 PR코팅막
20 : 게이트 단자층
21 : 게이트 유전체층 22 : 게이트 금속층
W : 나노와이어 W0 : 기초와이어
M : 절연막 S : 소스 전극
D : 드레인 전극 G : 게이트 전극
11 : 제 1 스페이서 12 : 제 1 PR코팅막
13 : 제 2 스페이서 14 : 제 2 PR코팅막
20 : 게이트 단자층
21 : 게이트 유전체층 22 : 게이트 금속층
W : 나노와이어 W0 : 기초와이어
M : 절연막 S : 소스 전극
D : 드레인 전극 G : 게이트 전극
Claims (13)
- 질화물 반도체 기판 상에 수직 방향의 나노와이어를 형성하는 단계;
상기 나노와이어와 상기 기판 상에 제 1 스페이서를 증착한 후 상기 제 1 스페이서 상에 제 1 PR코팅막을 형성하는 단계;
상기 나노와이어 부분이 노출되도록 상기 제 1 PR코팅막을 식각하는 단계;
상기 제 1 PR코팅막을 식각한 하부에 남아있는 상기 제 1 스페이서를 식각하는 단계;
상기 나노와이어와 상기 제 1 스페이서 상에 게이트 단자층을 형성하는 단계;
상기 게이트 단자층 상에 제 2 스페이서를 증착한 후 상기 제 2 스페이서 상에 제 2 PR코팅막을 형성하는 단계;
상기 나노와이어 부분이 노출되도록 상기 제 2 PR코팅막을 식각하는 단계;
상기 제 2 PR코팅막을 식각한 하부에 남아있는 상기 제 2 스페이서 및 상기 게이트 단자층을 차례로 식각하여 상기 나노와이어의 일부가 상부에 노출되도록 하는 단계;
상기 기판의 상부 일측에 소스 전극을 형성하고, 상기 나노와이어의 상부 일측에 드레인 전극을 형성하는 단계; 및
상기 게이트 단자층 일측에 게이트 전극을 형성하는 단계를 포함하는 나노와이어 구조의 질화물 반도체 소자 제조방법.
- 제 1 항에 있어서,
상기 질화물 반도체 물질은 GaN인 나노와이어 구조의 질화물 반도체 소자 제조방법.
- 제 1항에 있어서,
상기 질화물 반도체 기판 상에 수직 방향의 나노와이어를 형성하는 단계는,
상기 기판 상에 절연막을 증착한 후 중앙부를 제외한 양 측부를 식각하여 상기 질화물 반도체 물질의 일부가 측면 하부에서 외부로 노출되는 기초와이어를 형성하는 단계;
상기 기초와이어를 식각하여 폭을 축소하는 단계; 및
상기 절연막을 제거하는 단계를 포함하는 나노와이어 구조의 질화물 반도체 소자 제조방법.
- 제 3항에 있어서,
상기 기초와이어를 식각하여 폭을 축소하는 단계는, 상기 기초와이어를 수평 방향으로 습식 식각하는 것을 특징으로 하는 나노와이어 구조의 질화물 반도체 소자 제조방법.
- 제 4항에 있어서,
상기 습식 식각은 TMAH(TetraMethyl Ammounium Hydroxide) 또는 KOH 용액을 이용하여 방향성 식각하는 것을 특징으로 하는 나노와이어 구조의 질화물 반도체 소자 제조방법.
- 제 3항에 있어서,
상기 절연막은 상기 질화물 반도체 물질과는 다른 식각 특성을 갖는 물질이 사용되는 나노와이어 구조의 질화물 반도체 소자 제조방법.
- 제 3항에 있어서,
상기 절연막은 SiO2, SiN, HfO 중 어느 하나가 사용되는 것을 특징으로 하는 나노와이어 구조의 질화물 반도체 소자 제조방법.
- 제 1항에 있어서,
상기 나노와이어와 상기 제 1 스페이서 상에 게이트 단자층을 형성하는 단계는,
상기 나노와이어와 상기 제 1 스페이서 상에 게이트 유전체층을 증착하는 단계; 및
상기 게이트 유전체층 상에 게이트 금속층을 증착하는 단계를 포함하는 나노와이어 구조의 질화물 반도체 소자 제조방법.
- 제 1항에 있어서,
상기 나노와이어와 상기 제 1 스페이서 상에 게이트 단자층을 형성하는 단계 이전과,
상기 기판의 상부 일측에 소스 전극을 형성하고, 상기 나노와이어의 상부 일측에 드레인 전극을 형성하는 단계 이전에,
남아있는 상기 PR코팅막을 모두 제거하는 단계가 각각 선행하는 나노와이어 구조의 질화물 반도체 소자 제조방법.
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