KR101745553B1 - 쇼트 채널 구조를 갖는 질화물 반도체 소자의 제조방법 - Google Patents
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Abstract
본 발명은 쇼트 채널 구조를 갖는 질화물 반도체 소자의 제조방법에 관한 것으로서, 보다 상세하게는 소스 전극에서 게이트 영역으로의 액세스 저항 및 소스/드레인 영역과 게이트 영역의 접촉 저항을 감소시킬 수 있도록 게이트 길이를 최소화하여 스위칭 속도가 우수하고 전류의 크기를 최대화할 수 있는 쇼트 채널 구조를 갖는 질화물 반도체 소자의 제조방법에 관한 것이다.
상기와 같은 목적을 달성하기 위한 본 발명의 바람직한 일 측면에 따르면, 제 1 질화물 반도체 박막 상에 제 2 질화물 반도체 물질이 이종접합된 기판을 형성하는 단계; 상기 기판 상에 절연막을 증착한 후 중앙부를 제외한 양 측부를 식각하여, 상기 제 1 질화물 반도체 물질의 일부가 측면 하부에서 외부로 노출되는 기둥을 형성하는 단계; 상기 기둥을 식각하여 폭을 축소하는 단계; 상기 기둥의 양 측부에 고농도 n-type의 물질로 이루어지는 전극층을 재성장시키는 단계; 상기 절연막을 제거한 후 상기 기판의 표면에 게이트 유전체층을 증착하는 단계; 상기 기둥의 양 측부에 각각 소스 전극 및 드레인 전극을 형성하는 단계; 및 상기 기둥의 상부 일측에 게이트 단자를 형성하는 단계를 포함하는 쇼트 채널 구조를 갖는 질화물 반도체 소자의 제조방법이 제공된다.
상기와 같은 목적을 달성하기 위한 본 발명의 바람직한 일 측면에 따르면, 제 1 질화물 반도체 박막 상에 제 2 질화물 반도체 물질이 이종접합된 기판을 형성하는 단계; 상기 기판 상에 절연막을 증착한 후 중앙부를 제외한 양 측부를 식각하여, 상기 제 1 질화물 반도체 물질의 일부가 측면 하부에서 외부로 노출되는 기둥을 형성하는 단계; 상기 기둥을 식각하여 폭을 축소하는 단계; 상기 기둥의 양 측부에 고농도 n-type의 물질로 이루어지는 전극층을 재성장시키는 단계; 상기 절연막을 제거한 후 상기 기판의 표면에 게이트 유전체층을 증착하는 단계; 상기 기둥의 양 측부에 각각 소스 전극 및 드레인 전극을 형성하는 단계; 및 상기 기둥의 상부 일측에 게이트 단자를 형성하는 단계를 포함하는 쇼트 채널 구조를 갖는 질화물 반도체 소자의 제조방법이 제공된다.
Description
본 발명은 쇼트 채널 구조를 갖는 질화물 반도체 소자의 제조방법에 관한 것으로서, 보다 상세하게는 소스 전극에서 게이트 영역으로의 액세스 저항 및 소스/드레인 영역과 게이트 영역의 접촉 저항을 감소시킬 수 있도록 게이트 길이를 최소화하여 스위칭 속도가 우수하고 전류의 크기를 최대화할 수 있는 쇼트 채널 구조를 갖는 질화물 반도체 소자의 제조방법에 관한 것이다.
최근 정보통신산업이 급격히 발달함에 따라, 무선통신기술과 관련된 개인 이동통신기, 위성통신기, 방송 통신기, 통신용 중계기, 군사용 레이더 등의 수요가 점차 확대되고 있다. 따라서, 마이크로파(㎛) 또는 밀리미터파(㎜) 대역의 초고속 정보 통신 시스템에 필요한 고속, 고전력의 전자소자가 요구된다. 또한, 고전력의 파워소자와, 파워소자의 에너지 손실을 감소시키기 위한 연구 및 개발이 요구된다.
갈륨질화물(GaN)계의 반도체 물질은 에너지 갭이 넓으며, 높은 열적/화학적 안정도, 높은 전자포화속도(~3×107㎝/sec) 등 뛰어난 물성을 가지기 때문에, 광소자, 고주파 또는 고출력 전자소자에 적용될 수 있다. 또한, 갈륨질화물(GaN)계 반도체 물질을 이용한 전자소자는 고항복 전계(~3×106V/㎝), 고전류 밀도, 고온에서의 안정된 동작, 고열전도도 등의 장점을 갖는다.
특히 알루미늄 갈륨질화물(AlGaN)/갈륨 질화물(GaN)의 이종접합 구조를 이용한 HFET(Heterostructure Field Effect Transistor)는 접합 계면에서 밴드 불연속이 발생하며, 그 발생 정도가 크기 때문에 접합 계면에 전자가 높은 농도로 유기될 수 있다. 따라서, HFET는 높은 전자 이동도를 가질 수 있다. 이 같은 특징에 의해 HFET를 고파워 소자로 응용할 수 있다.
한편, 반도체 장치가 고 집적화됨에 따라, 공정상에서 소자의 집적도와 성능을 높이기 위해 경쟁적으로 소자 형성 영역 특히 액티브 영역의 크기를 축소하고 있으며, 이에 따라 액티브 영역에 형성되는 MOS 트랜지스터의 채널 길이를 줄일 필요가 생겨나게 되었다. 동시에 게이트 영역과 소스 및 드레인 전극 간의 액세스 저항과 접촉 저항을 감소시킬 수 있도록 하는 반도체 소자의 제조 기술에 대한 요구가 높아지고 있다.
본 발명은 상기와 같은 문제점을 해결하기 위해 제안된 것으로서, 본 발명의 목적은 소스 전극에서 게이트 영역으로의 액세스 저항 및 소스/드레인 영역과 게이트 영역의 접촉 저항을 감소시킬 수 있도록 게이트 길이를 최소화하여 스위칭 속도가 우수하고 전류의 크기를 최대화할 수 있는 쇼트 채널 구조를 갖는 질화물 반도체 소자의 제조방법을 제공함에 있다.
본 발명의 다른 목적은 방향성 식각이 가능한 용액을 이용해 용이하게 게이트 길이를 최소화하고, 고농도 n-type의 질화물 반도체 물질로 소스/드레인 영역을 재성장시킴으로써 간편하게 접촉 저항을 낮출 수 있는 쇼트 채널 구조를 갖는 질화물 반도체 소자의 제조방법을 제공함에 있다.
상기와 같은 목적을 달성하기 위한 본 발명의 바람직한 일 측면에 따르면, 제 1 질화물 반도체 박막 상에 제 2 질화물 반도체 물질이 이종접합된 기판을 형성하는 단계; 상기 기판 상에 절연막을 증착한 후 중앙부를 제외한 양 측부를 식각하여, 상기 제 1 질화물 반도체 물질의 일부가 측면 하부에서 외부로 노출되는 기둥을 형성하는 단계; 상기 기둥을 식각하여 폭을 축소하는 단계; 상기 기둥의 양 측부에 고농도 n-type의 물질로 이루어지는 전극층을 재성장시키는 단계; 상기 절연막을 제거한 후 상기 기판의 표면에 게이트 유전체층을 증착하는 단계; 상기 기둥의 양 측부에 각각 소스 전극 및 드레인 전극을 형성하는 단계; 및 상기 기둥의 상부 일측에 게이트 단자를 형성하는 단계를 포함하는 쇼트 채널 구조를 갖는 질화물 반도체 소자의 제조방법이 제공된다.
여기서, 상기 고농도 n-type의 전극층은 상기 제 1 질화물 반도체 물질로 이루어질 수 있다.
그리고 상기와 같은 목적을 달성하기 위한 본 발명의 바람직한 다른 일 측면에 따르면, 제 1 질화물 반도체 물질로 이루어지는 기판을 형성하는 단계; 상기 기판 상에 절연막을 증착한 후 중앙부를 제외한 양 측부를 식각하여, 상기 제 1 질화물 반도체 물질의 일부가 측면 하부에서 외부로 노출되는 기둥을 형성하는 단계; 상기 기둥을 식각하여 폭을 축소하는 단계; 상기 기둥의 양 측부에 고농도 n-type의 물질로 이루어지는 전극층을 재성장시키는 단계; 상기 절연막을 제거한 후 상기 기판의 표면에 게이트 유전체층을 증착하는 단계; 상기 기둥의 양 측부에 각각 소스 전극 및 드레인 전극을 형성하는 단계; 및 상기 기둥의 상부 일측에 게이트 단자를 형성하는 단계를 포함하는 쇼트 채널 구조를 갖는 질화물 반도체 소자의 제조방법이 제공된다.
여기서, 상기 고농도 n-type의 전극층은 제 2 질화물 반도체 물질로 이루어질 수 있다.
상기의 일 측면과 다른 일 측면에서, 상기 기둥을 식각하여 폭을 축소하는 단계는, 상기 기둥을 수평 방향으로 습식 식각하는 것이고, 상기 습식 식각은 TMAH(TetraMethyl Ammounium Hydroxide) 또는 KOH 용액을 이용하여 방향성 식각하는 것일 수 있다.
그리고 상기 제 1 질화물 반도체 물질은 GaN이고, 상기 제 2 질화물 반도체 물질은 AlGaN 또는 AIN일 수 있으며, 상기 절연막은 상기 제 1 질화물 반도체 물질 및 상기 제 2 질화물 반도체 물질과는 다른 식각 특성을 갖는 물질로서, 그 일례로 SiO2, SiN, HfO 중 어느 하나가 사용될 수 있다.
또한 상기 기판 상에 절연막을 증착한 후 중앙부를 제외한 양 측부를 식각할 때, 상기 절연막을 먼저 건식 식각한 후에 하부의 상기 질화물 반도체 물질을 건식 식각하는 것이 바람직하다.
상기와 같은 본 발명에 의하면, 소스 전극에서 게이트 영역으로의 액세스 저항 및 소스/드레인 영역과 게이트 영역의 접촉 저항을 감소시킬 수 있도록 게이트 길이를 최소화하기 때문에, 스위칭 속도가 우수하고 전류의 크기를 최대화할 수 있는 쇼트 채널 구조를 갖는 질화물 반도체 소자를 구비할 수 있는 효과가 있다.
그리고 방향성 식각이 가능한 용액을 이용해 용이하게 게이트 길이를 최소화하고, 고농도 n-type의 질화물 반도체 물질로 소스/드레인 영역을 재성장시킴으로써 간편하게 반도체 소자를 제조할 수 있어 공정 비용 및 크기를 줄일 수 있는 효과가 있다.
도 1A ~ 1G는 본 발명의 일 실시예에 따른 쇼트 채널 구조를 갖는 질화물 반도체 소자의 제조방법을 순서적으로 나타낸 것이다.
도 2A ~ 2G는 본 발명의 다른 일 실시예에 따른 쇼트 채널 구조를 갖는 질화물 반도체 소자의 제조방법을 순서적으로 나타낸 것이다.
도 2A ~ 2G는 본 발명의 다른 일 실시예에 따른 쇼트 채널 구조를 갖는 질화물 반도체 소자의 제조방법을 순서적으로 나타낸 것이다.
본 발명에 관한 설명은 구조적 내지 기능적 설명을 위한 실시예에 불과하므로, 본 발명의 권리범위는 본문에 설명된 실시예에 의하여 제한되는 것으로 해석되어서는 아니 된다. 즉, 실시예는 다양한 변경이 가능하고 여러 가지 형태를 가질 수 있으므로 본 발명의 권리범위는 기술적 사상을 실현할 수 있는 균등물들을 포함하는 것으로 이해되어야 한다. 또한, 본 발명에서 제시된 목적 또는 효과는 특정 실시예가 이를 전부 포함하여야 한다거나 그러한 효과만을 포함하여야 한다는 의미는 아니므로, 본 발명의 권리범위는 이에 의하여 제한되는 것으로 이해되어서는 아니 될 것이다.
여기서 사용되는 모든 용어들은 다르게 정의되지 않는 한, 본 발명이 속하는 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가진다. 일반적으로 사용되는 사전에 정의되어 있는 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 것으로 해석되어야 하며, 본 발명에서 명백하게 정의하지 않는 한 이상적이거나 과도하게 형식적인 의미를 지니는 것으로 해석될 수 없다.
도 1A ~ 1G는 본 발명의 일 실시예에 따른 쇼트 채널 구조를 갖는 질화물 반도체 소자의 제조방법을 순서적으로 나타낸 것이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 쇼트 채널 구조를 갖는 질화물 반도체 소자의 제조방법은, 제 1 질화물 반도체(A) 박막 상에 제 2 질화물 반도체(B) 물질이 이종접합된 기판(10)을 형성하는 단계(S1), 기판(10) 상에 절연막(20)을 증착한 후 중앙부를 제외한 양 측부를 식각하여, 제 1 질화물 반도체(A) 물질의 일부가 측면 하부에서 외부로 노출되는 기둥(P)을 형성하는 단계(S2), 기둥(P)을 식각하여 폭을 축소하는 단계(S3), 기둥(P)의 양 측부에 고농도 n-type의 물질로 이루어지는 전극층(30)을 재성장시키는 단계(S4), 절연막(20)을 제거한 후 기판(10)의 표면에 게이트 유전체층(40)을 증착하는 단계(S5), 기둥(P)의 양 측부에 각각 소스 전극(S) 및 드레인 전극(D)을 형성하는 단계(S6) 및 기둥(P)의 상부 일측에 게이트 단자(G)를 형성하는 단계(S7)를 포함한다.
먼저 S1 단계에서는 도 1A와 같이 제 1 질화물 반도체(A) 박막 상에 제 2 질화물 반도체(B) 물질이 이종접합된 기판(10)을 형성한다.
여기서 제 1 질화물 반도체(A) 물질은 질화갈륨(GaN)일 수 있다. 상술한 바와 같이, 갈륨질화물(GaN)계의 반도체 물질은 에너지 갭이 넓으며, 높은 열적/화학적 안정도, 높은 전자포화속도(~3×107㎝/sec) 등 뛰어난 물성을 가지기 때문에, 광소자, 고주파 또는 고출력 전자소자에 적용될 수 있고, 고항복 전계(~3×106V/㎝), 고전류 밀도, 고온에서의 안정된 동작, 고열전도도 등의 장점을 갖는다.
그리고 이종의 제 2 질화물 반도체(B) 물질은 AlGaN, AIN 등일 수 있다. 이러한 이종의 질화물 반도체 물질의 접합에 의해 질화물 반도체들 간의 계면에는 높은 전자밀도를 갖는 2차원 전자가스(2-DEG)층이 형성되므로 높은 전자 이동도 특성을 갖게 되어 고주파 소자에 보다 적합하다.
S1 단계에서 기판(10)을 형성한 후, S2 단계에서는 도 1B와 같이 기판(10) 상에 절연막(20)을 증착한 후 중앙부를 제외한 양 측부를 식각하여, 제 1 질화물 반도체(A) 물질의 일부가 측면 하부에서 외부로 노출되는 기둥(P)을 형성한다. 기둥(P) 부분은 후에 게이트 영역의 중심이자 채널이 되며, 기둥(P)의 양 측부는 소스/드레인 영역이 되는 것이다.
절연막(20)은 상기의 질화물 반도체 물질과는 다른 식각 특성을 갖는 물질이 사용되는 것이 바람직하며, 그 예로서 SiO2, SiN, HfO 등의 유전 물질이 사용될 수 있다. 즉, 이러한 유전 물질들은 질화물 반도체의 식각에 사용되는 가스나 용액에 반응하지 않고, 반대로 질화물 반도체는 SiO2 등의 유전 물질의 식각에 사용되는 가스나 용액에 반응하지 않는 특성을 이용하여 쇼트 채널 구조를 갖는 질화물 반도체 소자를 용이하게 제조할 수 있게 된다.
그리고 기판(10) 상에 절연막(20)을 증착한 후 중앙부를 제외한 양 측부를 식각할 때, 절연막(20)을 먼저 건식 식각한 후에 하부의 질화물 반도체 물질을 차례로 건식 식각하는 것이 바람직하다. 여기서, 절연막(20)의 건식 식각시에는 CF4 가스를 비롯한 F 계열의 가스가 사용될 수 있으며, 기판(10)의 질화물 반도체 물질을 건식 식각시에는 BCl3/Cl2 mixture 를 비롯한 Cl 계열의 가스가 사용될 수 있다.
S2 단계에서 기둥(P)을 형성한 후, S3 단계에서는 도 1C와 같이 기둥(P)을 식각하여 폭을 축소한다. 기둥(P)의 수직 측면을 수평 방향으로 습식 식각하여 그 폭을 줄이는 것으로, 이러한 습식 식각에는 TMAH(TetraMethyl Ammounium Hydroxide) 용액이 사용될 수 있다. TMAH 용액은 질화물 반도체 물질의 식각시 식각 방향성을 갖는 특성이 있다. 즉, TMAH 용액은 기둥(P)의 형성방향과 직교방향으로는 식각이 잘 이루어지나 기둥(P) 형성방향과 나란한 방향으로는 식각이 거의 되지않는 특성이 있다.
따라서, 도 1C에서처럼 5%의 TMAH 용액으로 수십분 정도 기둥(P)을 식각하면 하부 기판(10) 부분은 식각이 되지 않고 기둥(P)의 수직한 측면만 식각되어, 기둥(P)의 폭을 원하는 대로 축소할 수 있게 된다. 물론 본 단계에서 TMAH 용액 외에 KOH 용액 등의 다른 에칭 용액이 사용될 수도 있으며, 이러한 용액을 사용하는 시간에 따라 식각의 정도는 달라지게 되는데, 일례로 도 1b에 나타난 기둥(P)의 폭이 도 1c에 도시한 기둥(P)의 폭처럼 약 절반 이상이 축소되도록 식각할 수도 있는 것이다.
S3 단계에서 기둥(P)의 폭을 축소한 후, S4 단계에서는 도 1D와 같이 기둥(P)의 양 측부에 고농도 n-type의 물질로 이루어지는 전극층(30)을 재성장시킨다. 여기서, 고농도 n-type의 전극층(30)은 제 1 질화물 반도체(A) 물질인 GaN으로 이루어지는 것이 바람직하며, 전자의 분포가 매우 밀집되어 있는 고농도 n-type 물질로 형성하기 때문에 후에 소스 전극(S)에서 게이트 영역까지의 액세스 저항을 최소화하는 것이 가능한 것이다.
S4 단계에서 전극층(30)을 재성장시킨 후, S5 단계에서는 도 1E와 같이 절연막(20)을 제거한 후 기판(10)의 표면에 게이트 유전체층(40)을 증착한다. 게이트 유전체층(40)은 SiO2, Al2O3, TiO2, HfO2 등의 다양한 물질이 사용될 수 있으며, 본 발명에 따른 쇼트 채널 구조를 갖는 질화물 반도체 소자에서는 기둥(P)의 상면과 소스/드레인 영역이 되는 각 전극층(30)의 상면을 게이트 유전체층(40)이 커버하는 형태가 되는 것이다.
S5 단계에서 게이트 유전체층(40)을 증착한 후, S6 단계에서는 도 1F와 같이 기둥(P)의 양 측부에 각각 소스 전극(S) 및 드레인 전극(D)을 형성하고, S7 단계에서는 도 1G와 같이 기둥(P)의 상부 일측에 게이트 단자(G)를 형성하여 쇼트 채널 구조를 갖는 질화물 반도체 소자를 완성한다. 소스와 드레인의 저항이 크면 소자의 고주파 특성이 나빠지고 고출력 동작 시에 많은 열이 발생하여 소자의 특성을 저하시키므로, 접촉 저항을 감소시킬 수 있도록 오믹 금속 공정과 어닐링 공정을 실시한 후 마지막으로 게이트 금속 공정을 거쳐 게이트 단자(G)를 완성하게 된다.
도 2A ~ 2G는 본 발명의 다른 일 실시예에 따른 쇼트 채널 구조를 갖는 질화물 반도체 소자의 제조방법을 순서적으로 나타낸 것이다.
도 2를 참조하면, 본 발명의 다른 일 실시예에 따른 쇼트 채널 구조를 갖는 질화물 반도체 소자의 제조방법은, 제 1 질화물 반도체(A) 물질로 이루어지는 기판(10)을 형성하는 단계(S1′), 기판(10) 상에 절연막(20)을 증착한 후 중앙부를 제외한 양 측부를 식각하여, 제 1 질화물 반도체(A) 물질의 일부가 측면 하부에서 외부로 노출되는 기둥(P)을 형성하는 단계(S2′), 기둥(P)을 식각하여 폭을 축소하는 단계(S3′), 기둥(P)의 양 측부에 고농도 n-type의 물질로 이루어지는 전극층(30)을 재성장시키는 단계(S4′), 절연막(20)을 제거한 후 기판(10)의 표면에 게이트 유전체층(40)을 증착하는 단계(S5′), 기둥(P)의 양 측부에 각각 소스 전극(S) 및 드레인 전극(D)을 형성하는 단계(S6′) 및 기둥(P)의 상부 일측에 게이트 단자(G)를 형성하는 단계(S7′)를 포함한다.
도 2의 실시예는 기본적인 구조는 도 1의 실시예와 동일하나 기판(10)을 이종접합하지 않고 제 1 질화물 반도체(A) 물질로만 형성한다는 것만이 상이하다. 그리고 기둥(P)의 양 측부 소스/드레인 영역에 형성하는 고농도 n-type의 전극층(30)을 제 2 질화물 반도체(B) 물질을 이용할 수 있다는 점이 다르다.
일반적으로, 파워 소자는 큰 전류 밀도가 필요하다. 그러나, HFET는 높은 전자 이동도를 갖기 때문에, 신호 미인가 상태에서도 전류 흐름이 발생되어 전력이 소모되는 단점이 있다. 이러한 노말리 온(Normally-on) 타입의 반도체 소자는 이 전류 흐름으로 인해 전력 손실이 크고 정상적인 스위칭 동작을 수행할 수 없는 단점이 있으며, 이를 보완하기 위하여, 게이트 영역에 해당하는 알루미늄 갈륨질화물(AlGaN)층을 일부 제거하는 등의 여러가지 기술이 개발되고 있다.
본 발명의 다른 일 실시예에 따른 질화물 반도체 소자에서는 도 2D 내지 2G에서 살펴볼 수 있듯이, 전극층(30)과 기판(10)의 질화물 반도체를 이종의 물질로 형성함으로써 수평 계면에 높은 전자밀도를 갖는 2차원 전자가스(2-DEG)층이 형성된다. 이에 반해 게이트 영역의 채널 길이는 기둥(P)의 폭을 축소한 제조 방법에 의해 최소화되기 때문에, 접촉 단면이 작아짐에 따라 노말리 오프(Normally-off) 특성 구현이 가능하게 되는 것이다. 이렇게 본 실시예에서는 질화물 반도체 소자에서도 노말리 오프 특성을 구현할 수 있어, 고주파 소자 및 고출력 파워소자에 적용이 가능한 효과를 추가로 얻을 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
10 : 기판 20 : 절연막
30 : 전극층 40 : 게이트 유전체층
A : 제 1 질화물 반도체
B : 제 2 질화물 반도체
P : 기둥 S : 소스 전극
D : 드레인 전극 G : 게이트 단자
30 : 전극층 40 : 게이트 유전체층
A : 제 1 질화물 반도체
B : 제 2 질화물 반도체
P : 기둥 S : 소스 전극
D : 드레인 전극 G : 게이트 단자
Claims (11)
- 제 1 질화물 반도체 박막 상에 제 2 질화물 반도체 물질이 이종접합된 기판을 형성하는 단계;
상기 기판 상에 절연막을 증착한 후 중앙부를 제외한 양 측부를 식각하여, 상기 제 1 질화물 반도체 물질의 일부가 측면 하부에서 외부로 노출되는 기둥을 형성하는 단계;
상기 기둥을 식각하여 폭을 축소하는 단계;
상기 기둥의 양 측부에 고농도 n-type의 물질로 이루어지는 전극층을 재성장시키는 단계;
상기 절연막을 제거한 후 상기 기판의 표면에 게이트 유전체층을 증착하는 단계;
상기 기둥의 양 측부에 각각 소스 전극 및 드레인 전극을 형성하는 단계; 및
상기 기둥의 상부 일측에 게이트 단자를 형성하는 단계를 포함하는 쇼트 채널 구조를 갖는 질화물 반도체 소자의 제조방법.
- 제 1항에 있어서,
상기 고농도 n-type의 전극층은 상기 제 1 질화물 반도체 물질로 이루어지는 것을 특징으로 하는 쇼트 채널 구조를 갖는 질화물 반도체 소자의 제조방법.
- 제 1 질화물 반도체 물질로 이루어지는 기판을 형성하는 단계;
상기 기판 상에 절연막을 증착한 후 중앙부를 제외한 양 측부를 식각하여, 상기 제 1 질화물 반도체 물질의 일부가 측면 하부에서 외부로 노출되는 기둥을 형성하는 단계;
상기 기둥을 식각하여 폭을 축소하는 단계;
상기 기둥의 양 측부에 고농도 n-type의 물질로 이루어지는 전극층을 재성장시키는 단계;
상기 절연막을 제거한 후 상기 기판의 표면에 게이트 유전체층을 증착하는 단계;
상기 기둥의 양 측부에 각각 소스 전극 및 드레인 전극을 형성하는 단계; 및
상기 기둥의 상부 일측에 게이트 단자를 형성하는 단계를 포함하는 쇼트 채널 구조를 갖는 질화물 반도체 소자의 제조방법.
- 제 3항에 있어서,
상기 고농도 n-type의 전극층은 제 2 질화물 반도체 물질로 이루어지는 것을 특징으로 하는 쇼트 채널 구조를 갖는 질화물 반도체 소자의 제조방법.
- 제 1항 또는 제 3항에 있어서,
상기 기둥을 식각하여 폭을 축소하는 단계는, 상기 기둥을 수평 방향으로 습식 식각하는 것을 특징으로 하는 쇼트 채널 구조를 갖는 질화물 반도체 소자의 제조방법.
- 제 5항에 있어서,
상기 습식 식각은 TMAH(TetraMethyl Ammounium Hydroxide) 또는 KOH 용액을 이용하여 방향성 식각하는 것을 특징으로 하는 쇼트 채널 구조를 갖는 질화물 반도체 소자의 제조방법.
- 제 1항 또는 제 3항에 있어서,
상기 제 1 질화물 반도체 물질은 GaN인 것을 특징으로 하는 쇼트 채널 구조를 갖는 질화물 반도체 소자의 제조방법.
- 제 1항 또는 제 4항에 있어서,
상기 제 2 질화물 반도체 물질은 AlGaN 또는 AIN인 것을 특징으로 하는 쇼트 채널 구조를 갖는 질화물 반도체 소자의 제조방법.
- 제 1항 또는 제 4항에 있어서,
상기 절연막은 상기 제 1 질화물 반도체 물질 및 상기 제 2 질화물 반도체 물질과는 다른 식각 특성을 갖는 물질이 사용되는 쇼트 채널 구조를 갖는 질화물 반도체 소자의 제조방법.
- 제 1항 또는 제 3항에 있어서,
상기 절연막은 SiO2, SiN, HfO 중 어느 하나가 사용되는 것을 특징으로 하는 쇼트 채널 구조를 갖는 질화물 반도체 소자의 제조방법.
- 제 1항 또는 제 3항에 있어서,
상기 기판 상에 절연막을 증착한 후 중앙부를 제외한 양 측부를 식각할 때, 상기 절연막을 먼저 건식 식각한 후에 하부의 상기 질화물 반도체 물질을 건식 식각하는 것을 특징으로 하는 쇼트 채널 구조를 갖는 질화물 반도체 소자의 제조방법.
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| KR1020150004026A KR101745553B1 (ko) | 2015-01-12 | 2015-01-12 | 쇼트 채널 구조를 갖는 질화물 반도체 소자의 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| KR1020150004026A KR101745553B1 (ko) | 2015-01-12 | 2015-01-12 | 쇼트 채널 구조를 갖는 질화물 반도체 소자의 제조방법 |
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|---|---|
| KR20160087008A KR20160087008A (ko) | 2016-07-21 |
| KR101745553B1 true KR101745553B1 (ko) | 2017-06-12 |
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| KR1020150004026A KR101745553B1 (ko) | 2015-01-12 | 2015-01-12 | 쇼트 채널 구조를 갖는 질화물 반도체 소자의 제조방법 |
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|---|---|
| KR (1) | KR101745553B1 (ko) |
Citations (2)
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|---|---|---|---|---|
| JP2008243927A (ja) | 2007-03-26 | 2008-10-09 | Univ Nagoya | 電界効果トランジスタ及びその製造方法 |
| US20140335666A1 (en) | 2013-05-13 | 2014-11-13 | The Government Of The United States Of America, As Represented By The Secretary Of The Navy | Growth of High-Performance III-Nitride Transistor Passivation Layer for GaN Electronics |
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2015
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Patent Citations (2)
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| US20140335666A1 (en) | 2013-05-13 | 2014-11-13 | The Government Of The United States Of America, As Represented By The Secretary Of The Navy | Growth of High-Performance III-Nitride Transistor Passivation Layer for GaN Electronics |
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| KR20160087008A (ko) | 2016-07-21 |
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