CN111613668A - 增强型GaN基MIS-HEMT器件及其制备方法 - Google Patents
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Abstract
本发明涉及一种增强型GaN基MIS‑HEMT器件及其制备方法，该MIS‑HEMT器件中，在薄AlGaN势垒层的基础上设置凹陷状的AlGaN势垒层提高通道迁移率和改善导通电阻，在此基础上，采用电子束蒸发法(EBE)生长掩模层结合SAG方法，与常规工艺中使用的PECVD掩模相比，采用EBE生长掩模完全消除了掩模工艺中的等离子体损伤，使得薄的AlGaN/GaN异质结保留了无损伤的晶格，同时AlGaN薄势垒与凹陷状AlGaN势垒层的Al组分不同，进一步提高了阈值电压和沟道电子迁移率。另外本发明器件中栅极介质层采用三种不同介电常数的氧化物材料堆叠而成，在增加介质层厚度保证一定的阈值电压的同时，也通过增加介电常数的方法增加栅极电容，从而使得跨导值不至于过低。
Description
技术领域
本发明涉及微电子工艺领域，具体涉及一种增强型GaN基MIS-HEMT器件及其制备方法。
背景技术
GaN属于宽禁带半导体材料，由于其饱和电子漂移速度大、击穿电场强度、热导率高，还可与AlGaN形成异质结，并在该结构界面处形成高浓度、高迁移率的二维电子气。因此，利用GaN作为大功率、高频器件，可使得器件导通电阻小、开关速度快，在无线通信、雷达和航天等领域中得到了广泛的应用。
在大功率晶体管的应用领域中，GaN基HEMT器件有着很重要的地位。由于AlGaN/GaN异质结中较强极化电荷的存在，增强型器件的制作难度较大。目前使用凹槽栅法制作增强型HEMT器件居多，通过减薄或者完全去除栅区AlGaN层来降低该区二维电子气浓度，同时保留接入区的二维电子气。完全去除栅区AlGaN层可以增大器件的阈值电压，但同时也会导致器件的电子迁移率低、导通电阻大。尽管通过减薄可以缓解这一问题，然而由于薄层AlGaN的存在，栅区存在一定浓度的二维电子气造成阈值电压较小。通过使用干法、数字蚀刻混合工艺形成AlGaN/GaN的双沟道结构可以实现1400cm2/V·S的高通道迁移率。然而该方法需要非常严格的蚀刻条件以控制凹陷过程。通过PECVD生长的二氧化硅掩膜在有源区中引入了基于等离子体的损伤，从而导致迁移率较低。同时存在较低的沟道迁移率问题。
引入栅介质后，器件的栅电容变小，会导致栅控能力减弱，跨导降低。因此需要选择介电常数更大，介质厚度更小的材料作为栅介质，然而这样会导致器件阈值电压的降低，阈值电压会随着栅介质厚度的增大有所增大。
发明内容
针对现有技术中存在的技术问题，本发明的首要目的是提供一种增强型GaN基MIS-HEMT器件及其制备方法，基于该目的，本发明至少提供如下技术方案：
增强型GaN基MIS-HEMT器件，其包括，依次层叠于Si衬底上的GaN缓冲层、GaN沟道层、AlGaN薄势垒层、凹陷状AlGaN势垒层，所述AlGaN薄势垒层的Al组分不同于所述凹陷状AlGaN势垒层；
第一介质层和第二介质层，依次层叠于所述凹陷状AlGaN势垒层的凹陷之间，所述第一介质层与所述AlGaN薄势垒层接触；
凹槽状第三介质层，层叠于所述凹陷状AlGaN势垒层和所述第二介质层表面；
源极和漏极，分别位于所述凹陷状AlGaN势垒层表面的凹槽状第三介质层的两端，与所述凹陷状AlGaN势垒层接触；
凹槽状栅极，位于所述第三介质层上；
所述GaN沟道层和所述AlGaN薄势垒层形成异质结，其界面上形成二维电子气。
进一步的，所述AlGaN薄势垒层中Al元素的摩尔含量为20％，其厚度为5～8nm。
进一步的，所述凹陷状AlGaN势垒层中Al元素的摩尔含量为30％，其厚度为20～50nm。
进一步的，所述第一介质层、所述第二介质层以及所述第三介质层的介电常数依次增大。
进一步的，所述AlGaN薄势垒层与所述GaN沟道层之间设置有一AlN间隔层，所述AlN间隔层的厚度为0.3～0.5nm。
进一步的，所述第一介质层和第二介质层的厚度为2～15nm，所述第三介质层的厚度为25～30nm。
进一步的，所述凹槽状第三介质层的槽深为30～55nm。
本发明还提供一种增强型GaN基MIS-HEMT器件的制备方法，其包括以下步骤：
在Si衬底上依次外延GaN缓冲层、GaN沟道层以及AlGaN薄势垒层，其中所述AlGaN薄势垒层中Al元素的摩尔含量为20％；
在所述AlGaN薄势垒层表面的预定栅极区域进行电子束蒸发法生长二氧化硅掩模构图；
在所述二氧化硅掩模构图后的预定栅极区域之外的所述AlGaN薄势垒层表面外延生长Al元素摩尔含量为30％的凹陷状AlGaN势垒层；
去除预定栅极区域的二氧化硅掩模构图，暴露AlGaN薄势垒层，并进行器件隔离；
采用气相沉积法在暴露的AlGaN薄势垒层表面沉积厚度为2～15nm的第一介质层和第二介质层，所述第二介质层的介电常数大于第一介质层；
采用原子层沉积法沉积厚度为25～30nm的第三介质层，并刻蚀所述第三介质层上的预定栅极区域，形成深度为30～55nm的凹槽；
刻蚀所述第三介质层上的预定源/漏极区域，形成源/漏窗口；
采用电子束蒸发法沉积源/漏金属，退火后形成欧姆接触源/漏极；
刻蚀形成栅极窗口，采用电子束蒸发法沉积栅金属，形成金属绝缘体半导体栅极。
进一步的，所述原子层沉积法沉积第三介质层的步骤中，其沉积温度为300℃，所述第三介质层的介电常数大于所述第二介质层。
进一步的，所述源/漏极区域位于所述凹陷状AlGaN势垒层表面；所述AlGaN薄势垒层的生长步骤中，先外延生长厚度为0.3～0.5nm的AlN间隔层，然后在所述AlN间隔层上外延厚度为5～8nm的AlGaN薄势垒层。
与现有技术相比，本发明至少具有如下有益效果：
本发明的MIS-HEMT器件中，在薄AlGaN势垒层的基础上设置凹陷状的AlGaN势垒层提高通道迁移率和改善导通电阻，在此基础上，本发明采用电子束蒸发法(EBE)生长掩模层结合SAG方法，与常规工艺中使用的PECVD掩模相比，采用EBE生长掩模完全消除了掩模工艺中的等离子体损伤，使得薄的AlGaN/GaN异质结保留了无损伤的晶格，同时AlGaN薄势垒与凹陷状AlGaN势垒层的Al组分不同，进一步提高了阈值电压和沟道电子迁移率。另外本发明器件中栅极介质层采用三种不同介电常数的氧化物材料堆叠而成，在增加介质层厚度保证一定的阈值电压的同时，也通过增加介电常数的方法增加栅极电容，从而使得跨导值不至于过低。
附图说明
图1是本发明增强型GaN基MIS-HEMT器件的三维立体结构示意图。
图2是本发明增强型GaN基MIS-HEMT器件的剖面结构示意图。
图3是本发明增强型GaN基MIS-HEMT器件的制备工艺流程示意图。
具体实施方式
接下来将结合本发明的附图对本发明实施例中的技术方案进行清楚、完整地描述，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动的前提下所获得的其它实施例，均属于本发明保护的范围。
下面来对本发明做进一步详细的说明。如图1-2所示，本发明增强型GaN基MIS-HEMT器件包括依次层叠于Si衬底1上的GaN缓冲层2、GaN沟道层3、AlGaN薄势垒层(AlGaNTBL)5、凹陷状AlGaN势垒层(SAG-AlGaN)8，AlGaN薄势垒层5的Al组分不同于凹陷状AlGaN势垒层8，GaN沟道层3和AlGaN薄势垒层5形成异质结，其界面上形成二维电子气4。AlGaN薄势垒层中Al元素的摩尔含量为20％，其厚度为5～8nm。凹陷状AlGaN势垒层8中Al元素的摩尔含量为30％，其厚度为20～50nm。AlGaN薄势垒层5的Al元素摩尔含量不同于凹陷状AlGaN势垒层8进而提高了沟道的迁移率。
第一介质层6和第二介质层7，依次层叠于凹陷状AlGaN势垒层8的凹陷之间，如图2所示，第一介质层6与AlGaN薄势垒层5接触。凹槽状第三介质层9，层叠于凹陷状AlGaN势垒层8和第二介质层7的表面。第一介质层6、第二介质层7以及凹槽状第三介质层9的介电常数依次增大，在一具体实施方式中，介质层可以选用三种不同介电常数的氧化物材料层叠而成。第一介质层6和第二介质层7的厚度为2～15nm，第三介质层9的厚度为25～30nm。凹槽状第三介质层9的槽深为30～55nm。
源极10和漏极11，分别位于凹陷状AlGaN势垒层8表面的凹槽状第三介质层9的两端，与凹陷状AlGaN势垒层8表面接触。凹槽状栅极12位于第三介质层9上。
GaN缓冲层2和GaN沟道层3的厚度为50～100nm。
AlGaN薄势垒层5与GaN沟道层3之间设置有一AlN间隔层(图中未示出)，AlN间隔层的厚度为0.3～0.5nm。
基于该增强型GaN基MIS-HEMT器件结构，本发明进一步结合图3介绍该器件结构的制备方法，该制备方法包括如下步骤。
步骤1、在Si衬底上依次外延GaN缓冲层、GaN沟道层以及AlGaN薄势垒层，其中AlGaN薄势垒层中Al元素的摩尔含量为20％。
采用MOCVD在2英寸直径的Si(111)衬底上外延厚度为50nm～100nm的GaN层，即GaN缓冲层2和GaN沟道层3，然后在GaN层上外延厚度为5nm～8nm的AlGaN薄势垒层，其中Al元素的摩尔含量为20％，在生长AlGaN薄势垒层之前，生长厚度为0.3nm～0.5nm的AlN间隔层。Al0.2GaN/GaN构成异质结外延片。
步骤2、在AlGaN薄势垒层表面的预定栅极区域进行电子束蒸发法生长二氧化硅掩模构图。
在预定栅极区域采用电子束蒸发法(EBE)生长二氧化硅掩模图案，去除预定栅极区域之外的二氧化硅，形成预定栅极区域的二氧化硅掩模构图。
步骤3、在二氧化硅掩模构图后的预定栅极区域之外的AlGaN薄势垒层表面外延生长Al元素摩尔含量为30％的凹陷状AlGaN势垒层。
采用MOCVD在Al0.2GaN/GaN异质结外延片表面选择性生长(SAG)厚度为20～50nm的Al0.3GaN势垒层，以自然形成没有晶格损伤的凹陷状AlGaN势垒层。
步骤4、去除预定栅极区域的二氧化硅掩模构图，暴露AlGaN薄势垒层，并进行器件隔离。
使用缓冲氧化物蚀刻溶液去除预定栅极区域的二氧化硅掩模构图，形成如图3中d图所示的结构。采用ICP蚀刻进行器件隔离，其中蚀刻气体选用BCl3和Cl2混合气体。
步骤5、采用气相沉积法在暴露的AlGaN薄势垒层表面沉积厚度为2～15nm的第一介质层和第二介质层，第二介质层的介电常数大于第一介质层。
在暴露的Al0.2GaN薄势垒层表面，采用化学气相沉积(CVD)或者物理气相沉积(PVD)沉积厚度为2nm～15nm的第一介质层和第二介质层，形成如图3中e图所示的结构。
步骤6、采用原子层沉积法沉积厚度为25～30nm的第三介质层，并刻蚀第三介质层上的预定栅极区域，形成深度为30～55nm的凹槽。
清洁SAG-AlGaN层表面之后，采用原子层沉积法沉积厚度为25～30nm的第三介质层，其沉积温度为300℃。第三介质层的介电常数大于第二介质层。刻蚀第三介质层上的预定栅极区域，形成深度为30～55nm的凹槽，确保后续凹槽栅极的形状。
步骤7、刻蚀第三介质层上的预定源/漏极区域，形成源/漏窗口。
刻蚀第三介质层形成源极和漏极区域，再刻蚀出源极和漏极窗口。
步骤8、采用电子束蒸发法沉积源/漏金属，退火后形成欧姆接触源/漏极。
在刻蚀出源极和漏极窗口的外延片表面通过电子束蒸发法依次沉积Ti/Al/Ni/Au金属层，在830℃下退火形成欧姆接触的源/漏电极。
步骤9、刻蚀形成栅极窗口，采用电子束蒸发法沉积栅金属，形成金属绝缘体半导体栅极。
去除源/漏区域之外的金属层，在已形成源极、漏极的外延片上光刻出栅区，并采用电子束蒸发技术沉积Ni/Au作为栅金属，经剥离后，形成金属绝缘体半导体MIS栅极。
对已形成源极、漏极、栅极的外延片表面进行光刻，获得加厚电极图形，并采用电子束蒸发法对电极加厚处理，完成器件制作。
上述实施例为本发明较佳的实施方式，但本发明的实施方式并不受上述实施例的限制，其他的任何未背离本发明的精神实质与原理下所作的改变、修饰、替代、组合、简化，均应为等效的置换方式，都包含在本发明的保护范围之内。
Claims (10)
1.增强型GaN基MIS-HEMT器件，其特征在于，其包括，依次层叠于Si衬底上的GaN缓冲层、GaN沟道层、AlGaN薄势垒层、凹陷状AlGaN势垒层，所述AlGaN薄势垒层的Al组分不同于所述凹陷状AlGaN势垒层；
第一介质层和第二介质层，依次层叠于所述凹陷状AlGaN势垒层的凹陷之间，所述第一介质层与所述AlGaN薄势垒层接触；
凹槽状第三介质层，层叠于所述凹陷状AlGaN势垒层和所述第二介质层表面；
源极和漏极，分别位于所述凹陷状AlGaN势垒层表面的凹槽状第三介质层的两端，与所述凹陷状AlGaN势垒层接触；
凹槽状栅极，位于所述第三介质层上；
所述GaN沟道层和所述AlGaN薄势垒层形成异质结，其界面上形成二维电子气。
2.根据权利要求1的所述器件，其特征在于，所述AlGaN薄势垒层中Al元素的摩尔含量为20％，其厚度为5～8nm。
3.根据权利要求2的所述器件，其特征在于，所述凹陷状AlGaN势垒层中Al元素的摩尔含量为30％，其厚度为20～50nm。
4.根据权利要求1-3之一的所述器件，其特征在于，所述第一介质层、所述第二介质层以及所述第三介质层的介电常数依次增大。
5.根据权利要求2的所述器件，其特征在于，所述AlGaN薄势垒层与所述GaN沟道层之间设置有一AlN间隔层，所述AlN间隔层的厚度为0.3～0.5nm。
6.根据权利要求4的所述器件，其特征在于，所述第一介质层和第二介质层的厚度为2～15nm，所述第三介质层的厚度为25～30nm。
7.根据权利要求6的所述器件，其特征在于，所述凹槽状第三介质层的槽深为30～55nm。
8.增强型GaN基MIS-HEMT器件的制备方法，其特征在于，其包括以下步骤：
在Si衬底上依次外延GaN缓冲层、GaN沟道层以及AlGaN薄势垒层，其中所述AlGaN薄势垒层中Al元素的摩尔含量为20％；
在所述AlGaN薄势垒层表面的预定栅极区域进行电子束蒸发法生长二氧化硅掩模构图；
在所述二氧化硅掩模构图后的预定栅极区域之外的所述AlGaN薄势垒层表面外延生长Al元素摩尔含量为30％的凹陷状AlGaN势垒层；
去除预定栅极区域的二氧化硅掩模构图，暴露AlGaN薄势垒层，并进行器件隔离；
采用气相沉积法在暴露的AlGaN薄势垒层表面沉积厚度为2～15nm的第一介质层和第二介质层，所述第二介质层的介电常数大于第一介质层；
采用原子层沉积法沉积厚度为25～30nm的第三介质层，并刻蚀所述第三介质层上的预定栅极区域，形成深度为30～55nm的凹槽；
刻蚀所述第三介质层上的预定源/漏极区域，形成源/漏窗口；
采用电子束蒸发法沉积源/漏金属，退火后形成欧姆接触源/漏极；
刻蚀形成栅极窗口，采用电子束蒸发法沉积栅金属，形成金属绝缘体半导体栅极。
9.根据权利要求8的所述方法，其特征在于，所述原子层沉积法沉积第三介质层的步骤中，其沉积温度为300℃，所述第三介质层的介电常数大于所述第二介质层。
10.根据权利要求8或9的所述方法，其特征在于，所述源/漏极区域位于所述凹陷状AlGaN势垒层表面；所述AlGaN薄势垒层的生长步骤中，先外延生长厚度为0.3～0.5nm的AlN间隔层，然后在所述AlN间隔层上外延厚度为5～8nm的AlGaN薄势垒层。
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