JP5263755B2 - トンネル・ナノチューブ電界効果トランジスタおよびそれを製作する方法 - Google Patents

トンネル・ナノチューブ電界効果トランジスタおよびそれを製作する方法 Download PDF

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Description

本発明は、一般的に、半導体基板にデバイスを製作する方法に関する。より詳細には、本発明は、半導体基板にトンネル・ナノチューブ電界効果トランジスタを製作する方法に関する。
微小電子デバイスは、一般に、半導体基板に集積回路として製作される。相補型金属酸化物半導体（ＣＭＯＳ）電界効果トランジスタは、集積回路の中核素子の１つである。ＣＭＯＳトランジスタの寸法および動作電圧は、集積回路のいっそう高い性能および実装密度を得るように、絶えず減少され、すなわち縮小されている。特に、そのようなトランジスタでは閾値電圧Ｖｔｈ（すなわち、トランジスタをオンにするために必要な電圧）が減少される。
ＣＭＯＳトランジスタのスイッチング特性は、デバイスを流れる電流を一桁だけ変化させるために必要なゲート電圧を示す逆サブスレッショルド勾配として当技術分野で知られているパラメータで記述することができる。従来のＣＭＯＳトランジスタでは、逆サブスレッショルド勾配は約６０ｍＶ／桁であり、閾値電圧Ｖｔｈの減少に対して、トランジスタのオン状態とオフ状態の出力電流の差は減少する。余りにも小さすぎるオン／オフ電流比は、そのようなトランジスタを含むディジタル回路の適切な動作を妨げ、極端に縮小されたデバイスの主要な課題の１つと考えられる。
米国特許出願番号第１０／１０２，３６５号
したがって、当技術分野では、電界効果トランジスタを製作する改善された方法が必要とされている。
一実施形態では、本発明はトンネル・ナノチューブ電界効果トランジスタを製作する方法を開示する。本方法は、トランジスタのアンドープ・チャネル領域で隔てられたｎドープ領域とｐドープ領域をナノチューブ（またはナノワイヤ、すなわち軸方向開口の無いナノチューブ）に形成することを含む。電気コンタクトが、ドープ領域およびゲート電極に設けられ、ゲート電極は、トランジスタのチャネル領域の上に堆積されたゲート誘電体層の上に形成されている。
本発明の他の態様は、本発明方法を使用して製作されたトンネル・ナノチューブ電界効果トランジスタである。そのようなトランジスタは、ｎ型トランジスタ・デバイスまたはｐ型トランジスタ・デバイスとして利用することができる。
本発明の教示は、添付の図面に関連して以下の詳細な説明を考察することによって容易に理解することができる。
理解を容易にするために、複数の図に共通な同一要素を示すために、可能な場合は、同一参照数字を使用した。
しかし、留意すべきことであるが、添付の図面はただ本発明の例示の実施形態を示すだけであり、したがって本発明の範囲を制限するものと考えるべきでない。というのは、本発明は他の同等に有効な実施形態を認めることができるからである。
本発明は、ナノチューブの部分に選択的にドープすることを使用してトンネル・ナノチューブ電界効果トランジスタを製作する方法である。本明細書で、用語「ナノチューブ」は、ナノチューブとナノワイヤ（すなわち、軸方向開口の無いナノチューブ）の両方に交換可能に使用される。本方法は、超大規模集積（ＵＬＳＩ）回路およびデバイスの製作で使用することができる。
図１は、トンネル・ナノチューブ電界効果トランジスタを製作する本発明方法の一実施形態を、方法１００として示す流れ図である。方法１００は、少なくとも１つのトンネル・ナノチューブ電界効果トランジスタが製作されている基板に行なわれる処理ステップを含む。１つの説明的な実施形態では、そのような処理ステップは、示された順序で連続して行なわれる。別の実施形態では、少なくとも２つの処理ステップが、同時に、または異なる順序で行なわれる。リソグラフィ・マスクまたは犠牲層および保護層の塗布および除去のような従来の副プロセス、洗浄プロセスおよび同様なものは、当技術分野でよく知られており、図１に示されていない。
図２は、図１の方法を使用して製作された例示のトンネル・ナノチューブ電界効果トランジスタ２００の模式図を示す。図２の像は、一定の比率で描かれておらず、説明の目的のために簡単化されている。本発明を最良に理解するために、図１と図２を同時に参照されたい。
方法１００はステップ１０１から始まり、ステップ１０２に進む。ステップ１０２で、シリコン（Ｓｉ）またはガラス・ウェーハ、および同様なもののような基板（図示されない）の上に、半導体特性を有するナノチューブ２０２が形成される。個々の電荷担体（すなわち、電子および正孔）が、最小断面寸法だけでなく最小かつ類似の実効質量（例えば、約０．１ｍ０未満、ここでｍ０は自由電子の質量）を有し、かつ電荷移動のバリスティック機構を容易にするナノチューブを使用して、最良の結果を達成することができる。そのようなナノチューブを形成するのに適した方法は、例えば２００２年３月２０日に出願された一般的に譲渡された米国特許出願番号第１０／１０２，３６５号（２００３年９月２５日に公開）に開示されている。１つの例示の実施形態では、ナノチューブ２０２は、約５ｎｍ以下（好ましくは、約１から３ｎｍ以下）の外径２１４および約２５から１０００ｎｍの長さ２１６を有する炭素（Ｃ）ナノチューブである。別の実施形態では、他の材料（例えば、シリコンまたは、砒化ガリウム（ＧａＡｓ）、燐化インジウム（ＩｎＰ）、砒化インジウム・ガリウム（ＩｎＧａＡｓ）、および同様なもののような化合物半導体）の半導体ナノチューブが、トランジスタ２００を製作するために使用されることがある。
ステップ１０４で、ナノチューブ２０２の中心領域２２２にゲート誘電体層２０４が形成される。領域２２２は、５から２００ｎｍの範囲の長さ２１８を有することができ、製作されるトランジスタ２００の真性チャネル領域になる。１つの例示の実施形態では、ゲート誘電体層２０４は、約１から５ｎｍの厚さに形成された二酸化珪素（ＳｉＯ２）を備える。代わりに、ゲート誘電体層２０４は、酸化アルミニウム（Ａｌ２Ｏ３）、二酸化ハフニウム（ＨｆＯ２）および同様なもののような高誘電率（ｈｉｇｈ−ｋ）材料で形成することができる。図示の実施形態では、ゲート誘電体層２０４は、全チャネル領域２２２にわたって形成され、ナノチューブ２０２を包む。
ステップ１０６で、ゲート誘電体層２０４の上にゲート電極２０６が形成される。ゲート電極２０６は、一般に、５から５０ｎｍの厚さを有し、金属、金属合金、または導電性化合物のうちの少なくとも１つを備えることができる。ゲート電極２０６に適切な材料は、ゲート誘電体層２０４の材料および製作されるトランジスタ２００を外部集積回路およびデバイス（図３〜４に関連し以下で述べる）に相互接続する電気配線（例えば、銅（Ｃｕ）配線）に使用された材料と両立可能であるだけでなく、高導電率を有する。１つの例示の実施形態では、ゲート電極２０６は、チタン（Ｔｉ）で形成される。
ゲート誘電体層２０４およびゲート電極２０６は、原子層堆積（ＡＬＤ）、物理蒸着法（ＰＶＤ）、化学気相成長法（ＣＶＤ）、プラズマ増速ＣＶＤ（ＰＥＣＶＤ）、蒸着、および同様なもののような従来真空堆積技術を使用して形成することができる。
ステップ１０８で、少なくとも１つのｎ型ドーパントを使用して領域２２０に選択的にドープすることによって、第１のドレイン／ソース領域２２０が、チャネル領域２２２に近接したナノチューブ２０２に形成される。１つの例示の実施形態では、第１のドレイン／ソース領域２２０の長さ２３０は、約１０から４００ｎｍである。図示の実施形態では、第１のドレイン／ソース領域２２０は、チャネル領域２２２からナノチューブ２０２の第１の端２３４まで延びている。別の実施形態では、ナノチューブ２０２の末端部分２３６は、ドープされないことがある。適切なｎ型ドーパントには、カリウム（Ｋ）、ナトリウム（Ｎａ）、重合体でありその意味で分子の長い鎖であるポリエチレンイミン分子、および同様なもののような電子ドナーがある。ナノチューブのセグメント２２０はｎドープされるが、ナノチューブの他の部分は、例えばレジスト層、マスク層または同様なものを使用することによって、ナノチューブの他の領域のドーピングを防止するように保護される。
ステップ１１０で、少なくとも１つのｐ型ドーパントを使用して領域２２４に選択的にドープすることによって、第２のドレイン／ソース領域２２４が、チャネル領域２２２に近接したナノチューブ２０２に形成される。１つの例示の実施形態では、第２のドレイン／ソース領域２２４の長さ２３２は、約１０から４００ｎｍである。図示の実施形態では、第２のドレイン／ソース領域２２４は、チャネル領域２２２からナノチューブ２０２の第２の端２３８まで延びている。代替えの実施形態では、ナノチューブ２０２の末端部分２４０は、ドープされないことがある。適切なｐ型ドーパントには、塩素（Ｃｌ２）、臭素（Ｂｒ２）、および同様なもののような正孔ドナーがある。再び、ナノチューブのセグメント２２４はｐドープされるが、ナノチューブの他の部分は、例えばレジスト層、マスク層または同様なものを使用することによって、ナノチューブの他の領域のドーピングを防止するように保護される。
第１のドレイン／ソース領域２２０および第２のドレイン／ソース領域２２４の選択ドーピングは、金属／分子堆積プロセスを使用して行なうことができる。ドーパントは、一般に、異なる電子親和力または正孔親和力を有する材料である。ｐ型とｎ型の両方の堆積プロセスで、それぞれのドーパントからナノチューブへの電荷移動を使用して、ナノチューブ２０２の領域２２０および２２４にドープすることができる。
ステップ１１２で、電気コンタクト２０８、２１０、および２１２が、第１のドレイン／ソース領域２２０、ゲート電極２０６、および第２のドレイン／ソース領域２２４にそれぞれ形成される。コンタクト２０８、２１０および２１２は、トランジスタ２００を外部集積回路およびデバイスに接続するための端子として使用される。代替えの実施形態では、ゲート電極２０６をコンタクトとして使用することができ、そのようなものとして、コンタクト２１０は随意である。コンタクト２０８、２１０および２１２は、それぞれの下の材料層および上の材料層と両立可能な少なくとも１つの導電性材料（例えば、金属、金属の合金、または導電性化合物）で形成することができる。ｎコンタクト（コンタクト２０８）の材料は、ｐコンタクト（コンタクト２１２）の材料よりも小さな仕事関数を有すべきである。１つの例示の実施形態では、従来の真空堆積技術を使用して、コンタクト２０８および２１２が、アルミニウム（Ａｌ）およびパラジウム（Ｐｄ）でそれぞれ形成され、そしてコンタクト２１０がチタン（Ｔｉ）で形成される。
ステップ１１２を完了すると、トンネル・ナノチューブ電界効果トランジスタ２００の製作は完了する。ステップ１１４で、本方法１００は終わる。
集積回路では、トンネル・ナノチューブ電界効果トランジスタ２００は、ｎ型トランジスタ・デバイスまたはｐ型トランジスタ・デバイスのどちらとしても使用することができる。
図３は、トランジスタ２００をｐ型トランジスタ・デバイスとして使用するための例示の回路構成３００を示す。一実施形態では、回路構成３００は、トランジスタ２００、コンタクト２０８に結合された接地または共通電位の電源３０２（すなわち、接地端子）、コンタクト２１２に結合されたドレイン電圧Ｖｄｓの電源３０４、およびコンタクト２１０に結合されたゲート電圧Ｖｇｓの電源３０６を備える。動作時に、電源３０４および３０６は、制御された正電位（すなわち、負電圧）をコンタクト２１２および２１０にそれぞれ加え、一方で、電圧ＶｄｓおよびＶｇｓは接地電位に等しいか、またはこれより低い（すなわち、負電圧）。
図４は、トランジスタ２００をｎ型トランジスタ・デバイスとして使用するための例示の回路構成４００を示す。一実施形態では、回路構成４００は、トランジスタ２００、コンタクト２１２に結合された接地電位の電源３０２、コンタクト２０８に結合されたドレイン電圧Ｖｄｓの電源４０４、およびコンタクト２１０に結合されたゲート電圧Ｖｇｓの電源４０６を備える。動作時に、電源４０４および４０６は、制御された負電位（すなわち、正電圧）をコンタクト２０８および２１０にそれぞれ加え、一方で、電圧ＶｄｓおよびＶｇｓは接地電位に等しいか、またはこれより高い（すなわち、正電圧）。
図５は、炭素ナノチューブ２０２に沿った距離のトランジスタ２００の炭素ナノチューブ材料（ｘ軸５０４）への伝導帯および価電子帯の分布（ｙ軸５０２）の依存性を示す一連の例示のグラフである。図示の実施形態では、トランジスタ２００は、約１０ｎｍのそれぞれの長さ２３０および２３２を有する第１および第２のドレイン／ソース領域２２０および２２４、および約３０ｎｍの長さ２１８を有するチャネル領域２２２を備える。伝導帯および価電子帯の図示のグラフは、コンタクト２１２に加えられたドレイン電圧Ｖｄｓ=−０．１Ｖおよび−０．２から−０．５Ｖの範囲のゲート電圧Ｖｇｓでトランジスタ２００がｐ型デバイスとして動作する回路構成３００に関係している。第１のドレイン／ソース領域２２０の伝導帯の下の境界５０８がトランジスタのチャネル領域２２２の価電子帯の上の境界５１０より下にあり、したがって、伝導帯と価電子帯の間に電位または垂直ギャップ５１２を形成するとき、トランジスタ２００の電荷担体の実効量子力学的トンネリング（すなわち、トランジスタを通した電荷担体の流れ）が可能である。矢印５０６を使用して説明するように、炭素ナノチューブ２０２では、価電子帯と伝導帯の間のそのような実効トンネリングは、ゲート電圧Ｖｇｓ=−０．３Ｖ（例えば、Ｖｇｓ＝−０．５Ｖ）で存在する。対応して、Ｖｇｓ＞−０．３Ｖで（例えば、Ｖｇｓ＝−０．２Ｖで）、価電子帯と伝導帯の間にそのようなギャップおよび実効的トンネリングは無い。動作時に、Ｖｇｓ＝−０．３Ｖで、ｐ型トランジスタ２００は、オン（伝導）状態を示し、対応して、Ｖｇｓ＞−０．３Ｖで、トランジスタはオフ（非伝導）状態を示す。
図６は、３から３０ｎｍの範囲のＳｉＯ２ゲート誘電体層２０４の厚さｔｏｘを有する例示のｐ型トランジスタ２００のゲート電圧Ｖｇｓ（ｘ軸６０４）への出力電流Ｉｄ（ｙ軸６０２）の依存性を示す一連の例示のグラフを示す。これらのグラフは、トランジスタ２００の逆サブスレッショルド勾配Ｓ〜ｄＶｇｓ／ｄｌｏｇ（Ｉｄ）を計算するために使用することができる。逆サブスレッショルド勾配Ｓは、トランジスタのスイッチング特性の目安であり、また、トランジスタの出力電流Ｉｄの一桁（すなわち、桁）の変化を引き起こすゲート電圧Ｖｇｓの差を決定する。ＳｉＯ２ゲート誘電体層２０４の厚さｔｏｘ＝３ｎｍを有するトランジスタ２００では、逆サブスレッショルド勾配Ｓは、それぞれ、０．１ｐＡから０．１ｎＡの範囲の出力電流Ｉｄでは約１６ｍＶ／桁であり、１ｐＡから１ｎＡの範囲の出力電流では約２７ｍＶ／桁である。そのようなものとして、トランジスタ２００は、従来の相補型金属酸化物半導体（ＣＭＯＳ）電界効果トランジスタと同じゲート電圧Ｖｇｓで動作しながら、逆サブスレッショルド勾配Ｓ〜６０ｍＶ／１０倍を有するこのＣＭＯＳトランジスタより著しく性能が優れている。
図７は、−０．１から−０．４Ｖの範囲のドレイン電圧Ｖｄｓで、厚さｔｏｘ＝３ｎｍを有する図６の例示のｐ型トランジスタ２００のゲート電圧Ｖｇｓ（ｘ軸７０４）への出力電流Ｉｄ（ｙ軸７０２）の依存性を示す一連の例示のグラフを示す。他のｐ型トランジスタ・デバイスと同様に、トランジスタ２００の特性は、変化しないままであり、負のゲート電圧Ｖｇｓで、ドレインにより誘起された障壁低下のような（ＤＩＢＬ−ｌｉｋｅ）効果を示さない。
図８は、図２の例示のｐ型トランジスタ２００の出力特性を示す一連の例示のグラフを示す。より具体的には、図８のグラフは、−０．４から−０．７Ｖの範囲のゲート電圧Ｖｇｓで、ドレイン電圧Ｖｄｓ（ｘ軸８０４）による出力電流Ｉｄ（ｙ軸８０２）の依存性を示す。トランジスタ２００は、小さなドレイン電圧Ｖｄｓで直線領域８０６があり大きなドレイン電圧で飽和領域８０８のある出力特性を有している。
発明のトンネル・ナノチューブ電界効果トランジスタは、集積回路で使用するために特性の好ましい組合せを有している。すなわち、低閾値電圧および低ゲート電圧および低ドレイン電圧で達成可能であるだけでなく、ドレイン電圧の広い範囲でドレイン電圧に無関係な低逆サブスレッショルド勾配Ｓと組み合わせて、小さな占有面積および最小限の電力消費を有している。さらに、トンネル・ナノチューブ電界効果トランジスタは、ＣＭＯＳトランジスタの出力特性と両立可能な出力特性を有し、それで、そのようなものとして、ＣＭＯＳトランジスタと共に、またはＣＭＯＳトランジスタの代替品として、集積回路で使用することができる。
前述のものは、本発明の説明的な実施形態に向けられているが、本発明の他の実施形態およびさらに進んだ実施形態は、本発明の基本的な範囲から逸脱することなく考え出すことができ、本発明の範囲は添付の特許請求の範囲によって決定される。
本発明の一実施形態に従った、トンネル・ナノチューブ電界効果トランジスタを製作する方法を示す流れ図である。 図１の方法を使用して製作された例示のトンネル・ナノチューブ電界効果トランジスタを示す模式図である。 図２のトランジスタをｐ型トランジスタ・デバイスとして使用するための例示の回路構成を示す図である。 図２のトランジスタをｎ型トランジスタ・デバイスとして使用するための例示の回路構成を示す図である。 図２のトランジスタのナノチューブ材料の伝導帯および価電子帯の分布を示す例示のグラフである。 図２のトランジスタの特性を示す例示のグラフである。 図２のトランジスタの特性を示す例示のグラフである。 図２のトランジスタの特性を示す例示のグラフである。

Claims (11)

  1. トンネル・ナノチューブ電界効果トランジスタを製作する方法であって、
    半導体特性を有する炭素（Ｃ）ナノチューブを設けるステップと、
    前記トランジスタのチャネル領域、第１のドレイン／ソース領域、および第２のドレイン／ソース領域を前記ナノチューブに定義するステップであって、前記第１のドレイン／ソース領域が前記チャネル領域の第１の端に近接し、さらに前記第２のドレイン／ソース領域が前記チャネル領域の第２の端に近接しているステップと、
    前記チャネル領域の上にゲート誘電体層を形成するステップと、
    前記ゲート誘電体層の上にゲート電極を形成するステップと、
    ｎ型ドーパントを使用して前記第１のドレイン／ソース領域に選択的にドープするステップと、
    ｐ型ドーパントを使用して前記第２のドレイン／ソース領域に選択的にドープするステップと、
    前記ゲート電極および前記ドレイン／ソース領域の各々に少なくとも１つの電気コンタクトを形成するステップと、を含む方法。
  2. 前記ｎ型ドーパントをドープするステップによってドープされた前記第１のドレイン／ソース領域と、前記ｐ型ドーパントをドープするステップによってドープされた前記第２のドレイン／ソース領域とは、前記チャネル領域で電荷担体の量子力学的トンネリングを可能にする、請求項１に記載の方法。
  3. トンネル・ナノチューブ電界効果トランジスタであって、
    炭素（Ｃ）ナノチューブに画定された、半導体特性を有するチャネル領域と、
    前記チャネル領域の上に形成されたゲート誘電体層と、
    前記ゲート誘電体層の上に形成されたゲート電極と、
    前記チャネル領域の第１の端に近接して前記ナノチューブに形成された第１のドレイン／ソース領域であって、ｎ型ドーパントを使用して選択的にドープされた第１のドレイン／ソース領域と、
    前記チャネル領域の第２の端に近接して前記ナノチューブに形成された第２のドレイン／ソース領域であって、ｐ型ドーパントを使用して選択的にドープされた第２のドレイン／ソース領域と、
    前記ゲート電極および前記ドレイン／ソース領域の各々の上の少なくとも１つの電気コンタクトと、を備えるトンネル・ナノチューブ電界効果トランジスタ。
  4. 前記第１のドレイン／ソース領域が接地電位の電源に結合され、前記第２のドレイン／ソース領域がドレイン電圧の電源に結合され、さらに前記ゲート電極がゲート電圧の電源に結合され、それによってｐ型トランジスタ・デバイスを形成している、請求項３に記載のトランジスタ。
  5. 前記第２のドレイン／ソース領域が接地電位の電源に結合され、前記第１のドレイン／ソース領域がドレイン電圧の電源に結合され、さらに前記ゲート電極がゲート電圧の電源に結合され、それによってｎ型トランジスタ・デバイスを形成している、請求項３に記載のトランジスタ。
  6. 前記ナノチューブが、軸方向の開口を有しない、請求項３に記載のトランジスタ。
  7. 前記ナノチューブの外径が、５ｎｍ未満である、請求項３に記載のトランジスタ。
  8. 前記ｎ型ドーパントでドープされた前記第１のドレイン／ソース領域と前記ｐ型ドーパントでドープされた前記第２のドレイン／ソース領域とは、前記チャネル領域で電荷担体の量子力学的トンネリングを可能にする、請求項３に記載のトランジスタ。
  9. 前記ｎ型ドーパントが、カリウム（Ｋ）、ナトリウム（Ｎａ）、およびポリエチレンイミン分子のうちの少なくとも１つを含む、請求項３に記載のトランジスタ。
  10. 前記ｐ型ドーパントが、塩素（Ｃｌ２）および臭素（Ｂｒ２）のうちの少なくとも１つを含む、請求項３に記載のトランジスタ。
  11. 前記ゲート誘電体層が、ＳｉＯ２、ＨｆＯ２、およびＡｌ２Ｏ３のうちの少なくとも１つで１から１０ｎｍの厚さに形成されている、請求項３に記載のトランジスタ。
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