CN1176499C - 纳米金属氧化线单电子晶体管 - Google Patents

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Abstract

一种纳米金属氧化线单电子晶体管，采用超薄纳米金属氧化线作为单电子晶体管的沟道区，其厚度为3 nm，宽度为1个电子局域长度ξ，长度为2～5个ξ，源、漏、栅的电极由Au膜或Al膜引出。在侧栅型结构中，栅电极位于沟道区的一侧，与沟道区之间的间距d＝10nm；在顶栅型结构中，栅电极位于沟道区的上面，与沟道区之间为栅氧化层，源、漏及栅电极之间用场氧化层隔开。本发明单个器件的尺寸可以小至10nm尺度以下，在超高集成度和微功耗等方面具有独特优势，能够在室温和低电压下工作，能和CMOS超大规模集成电路技术兼容。

Description

纳米金属氧化线单电子晶体管
技术领域
本发明涉及一种纳米金属氧化线单电子晶体管，属于纳米电子技术领域。
背景技术
自从上世纪七十年代开始，微电子工业中的芯片集成度根据莫尔定律每十八个月翻一翻。这种特性的提高主要是由于通过优化和改进现有技术，从而使MOSFET器件的特征尺寸不断减小得到的。然而，最小特性尺寸将接近100nm，开关电流将只含1000个电子或者更少，物理上的量子效应和小电流的不确定行为和技术上的限制，比如功耗，设计的复杂性，隧道电流将会阻碍一般电路接比例缩小原则的应用。对于常规CMOS技术上的问题和不断增长的巨额投资，使得在任何情况下，都不能期待MOSFET的沟道长度，能够保持到低于10nm，人们只能寻找新的纳电子器件结构。由于单电子晶体的结构可以小至原子尺度，就成为首选对象。
已经提出和实验验证的多种单电子晶体管结构中，最有代表性的结构是钛库仑岛单电子晶体管(K.Matsumomoto，STM/AFM Nano-Oxidation Process toRoomTemperature Operated Single Electron Transistor and Other Devices，Proceeding of theIEEE.Vol.85.No.4，Appil 1997，612-628)。这种单电子晶体管虽然可以在室温下工作，但需要的势垒占用芯片尺寸太大，而且工艺复杂，对每个库仑岛四周都要精确构建几十nm宽的势垒层。
发明内容
本发明的目的在于针对现有技术的不足，提供一种纳米金属氧化线单电子晶体管，能够在室温下工作，更高的密度集成，工艺简便，并能和CMOS超大规模集成电路兼容的单电子晶体管。
为实现这样的目的，本发明的技术方案中，基于纳米金属氧化线中电子的输运依据了局域长度为ξ的局域电子态可以传输单个电子的特点，直接采用超薄纳米金属氧化线(如TiOx)作为单电子晶体管的沟道区(或称其为有源区)，这种纳米金属氧化线沟道区具有厚度为3nm，宽度为1个电子局域长度ξ，长度为2～5个电子局域长度ξ，源电极、漏电极、栅电极由Au膜或Al膜引出。
考虑到室温工作的需要，单电子晶体管的结构尺寸必须是纳米尺度，因而有利于高密度集成，由于结电容极小，RC时间常数相应减小，有利于工作速度的提高，由于工作电流和工作电压均很小，所以功耗极低。在超高集成度和微功耗等方面具有独特优势。超薄纳米金属氧化线由于工艺和半导体纳米CMOS超大规模集成电路技术兼容，使得超薄纳米金属氧化线单电子晶体管有可能成为一种极其具有竞争能力的高密度集成纳米器件。
本发明的超薄纳米金属氧化线单电子晶体管结构可以有两种形式，一种为侧栅型超薄纳米金属氧化线单电子晶体管结构，一种为顶栅型超薄纳米金属氧化线单电子晶体管结构。侧栅型结构中，源电极和漏电极在沟道区的两端，控制单电子对沟道区传导的开通或截止的栅电极位于沟道区的一侧，栅电极与沟道区之间的距离d为10nm。顶栅型结构中，源电极和漏电极在沟道区的两端，控制单电子对沟道区传导的开通或截止的栅电极位于沟道区的上面，栅电极与沟道区之间为栅氧化层，源电极、漏电极、栅电极之间用场氧化层隔开。
本发明的超薄纳米金属氧化线单电子晶体管能够在室温下工作，单个器件的尺寸可以小至10nm尺度以下，可以超密度集成，工作电压低，工艺简便，能和CMOS超大规模集成电路技术兼容。
本发明的超薄纳米金属氧化线单电子晶体管结构既适用于采用氧化钛TiOx制成的晶体管，也适用于其他金属氧化物，如氧化铌NbOx，氧化铝AlOx，钙钛矿结构氧化物等制成的单电子晶体管。
附图说明
图1为本发明侧栅型超薄纳米金属氧化线TiOx单电子晶体管结构示意图。
图1中，衬底1，绝缘层2，栅电极3，源电极4，漏电极5，沟道区6。
图2为顶栅型超薄纳米金属氧化线TiOx单电子晶体管结构示意图。
图2中，衬底1，绝缘层2，栅电极3，源电极4，漏电极5，沟道区6，栅氧化层7。
具体实施方式
以下结合附图和实施例对本发明的技术方案作进一步描述。
图1为本发明侧栅型超薄纳米金属氧化线TiOx单电子晶体管结构示意图。
如图1所示，硅片衬底1上有一层SiO2绝缘层2，绝缘层2上有厚度为3nm，宽度W为一个ξ，长度L为2～5个ξ的氧化钛(TiOx)线作为单电子晶体管的沟道区6，沟道区6的两端是源电极4和漏电极5，栅电极3位于沟道区6的一侧，与沟道区6中心的间距为d，栅电极3用于控制单电子对沟道区传导的开通或截止。
衬底1为0.3mm厚的单晶硅片，绝缘层2为100nm厚的SiO2薄膜，栅电极3与沟道区6之间的距离d为10nm，漏电极5，源电极4和栅电极3由Au或Al膜形成。
本发明的实施例中，首先选取抛光单晶硅片作为衬底1，然后生长一层SiO2绝缘膜2，用于对衬底电绝缘，接着用溅射法在SiO2绝缘膜2上沉积3nm厚的超薄钛(Ti)膜，用扫描隧道显微镜(STM)局域氧化出沟道区6，去掉除源、漏和栅电极以外的所有Ti膜，最后蒸发1000nm左右厚的Au或Al膜，反刻后形成(Au/Ti或Al/Ti)漏电极5、源电极4和栅电极3。
图2所示为顶栅型超薄纳米金属氧化线TiOx单电子晶体管结构。如图2所示，这种单电子晶体管的结构与位置的连接为：硅片衬底1上有一层SiO2绝缘层2，绝缘层2上有厚度为3nm，宽度W为一个ξ，长度L为2～5个ξ的氧化钛(TiOx)线作为单电子晶体管的沟道区6，沟道区6的两端是源电极4和漏电极5，栅电极3位于沟道区6的上面，用于控制单电子对沟道区6传导的开通或截止，栅电极3与沟道区6之间为栅氧化层7，源电极4、漏电极5和栅电极3之间用场氧化层8隔开。
本发明的实施例中，首先选取抛光单晶硅片作为衬底1，然后生长一层SiO2绝缘膜2，用于对衬底电绝缘，接着用溅射法在绝缘膜2上沉积3nm厚的超薄钛(Ti)膜，用扫描隧道显微镜(STM)局域氧化出宽度为W、长度为L的氧化钛(TiOx)线作为单电子晶体管的沟道区6，去掉除源、漏电极以外的所有Ti膜，接着是沉积场氧化层SiO2，刻蚀掉源、漏和栅电极上300nm厚的SiO2，紧接着再沉积50nm厚的栅氧，再刻蚀掉源、漏电极上50nm厚的SiO2。最后蒸发1000nm左右厚的Au或Al膜，反刻后形成Au/Ti或Al/Ti漏电极5、源电极4，Au或Al栅电极3，隔离源、漏和栅电极的是场氧化层8，厚度为300nm。
从超薄纳米金属氧化线TiOx单电子晶体管栅控漏、源电流-电压特性曲线中，可以看出本发明的单电子晶体管具有良好的库仑阻塞和单电子振荡效应。平均振荡周期大约为1.25 V左右，相应的等效栅电容为：CG＝e/VG＝1.28×10-19F左右。

Claims (5)

1、一种纳米金属氧化线单电子晶体管，其特征在于为侧栅型结构，硅片衬底(1)上有一层SiO2绝缘层(2)，绝缘层(2)上有厚度为3nm，宽度W为一个电子局域长度ξ，长度L为2～5个ξ的纳米金属氧化线沟道区(6)，沟道区(6)的两端是源电极(4)和漏电极(5)，栅电极(3)位于沟道区(6)的一侧，栅电极(3)与沟道区(6)之间的间距d为10nm。
2、一种纳米金属氧化线单电子晶体管，其特征在于为顶栅型结构，硅片衬底(1)上有一层SiO2绝缘层(2)，绝缘层(2)上有厚度为3nm，宽度W为一个电子局域长度ξ，长度L为2～5个ξ的纳米金属氧化线沟道区(6)，沟道区(6)的两端是源电极(4)和漏电极(5)，栅电极(3)位于沟道区(6)的上面，栅电极(3)与沟道区(6)之间为栅氧化层(7)，源电极(4)、漏电极(5)及栅电极(3)之间用场氧化层(8)隔开。
3、如权利要求1或2的纳米金属氧化线单电子晶体管，其特征在于所述衬底(1)为单晶硅片，绝缘层(2)为100nm厚的SiO2薄膜。
4、如权利要求1或2的纳米金属氧化线单电子晶体管，其特征在于所述的漏电极(5)，源电极(4)和栅电极(3)由Au或Al膜形成。
5、如权利要求1或2的纳米金属氧化线单电子晶体管，其特征在于所述的纳米金属氧化线采用氧化钛TiOx、氧化铌NbOx、氧化铝AlOx或钙钛矿结构氧化物。
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