CN100492664C

CN100492664C - 一种soi基顶栅单电子晶体管的制备方法

Info

Publication number: CN100492664C
Application number: CNB200610109563XA
Authority: CN
Inventors: 龙世兵; 王琴; 陈杰智; 刘明; 陈宝钦
Original assignee: Institute of Microelectronics of CAS
Current assignee: Semiconductor Manufacturing International Shanghai Corp; Institute of Microelectronics of CAS
Priority date: 2006-08-10
Filing date: 2006-08-10
Publication date: 2009-05-27
Anticipated expiration: 2026-08-10
Also published as: CN101123273A

Abstract

本发明公开了一种绝缘体上硅SOI基顶栅单电子晶体管，该单电子晶体管包括：库仑岛、位于库仑岛两侧的源和漏、连接库仑岛与源的隧道结、连接库仑岛与漏的隧道结、位于库仑岛上面的栅介质和多晶硅栅、源上沉积的源电极、漏上沉积的漏电极、以及顶栅上沉积的顶栅栅电极。本发明同时公开了一种SOI基顶栅单电子晶体管的制作方法。利用本发明，大大提高了单电子晶体管的可靠性及与传统CMOS工艺的兼容性，简化了制作工艺，降低了制作成本，提高了工艺稳定性和制作效率，非常有利于本发明的广泛推广和应用。另外，本发明非常适合于制作单电子晶体管，能够获得较高的操作温度，同时对高速操作也非常有利。

Description

一种SOI基顶栅单电子晶体管的制备方法

技术领域

本发明涉及纳米电子器件及纳米加工技术领域，尤其涉及一种绝缘体上硅(SOI)基顶栅单电子晶体管的制备方法。

背景技术

以互补性金属-氧化物-半导体(CMOS)器件为主流技术的集成电路一直遵循着摩尔定律迅速发展，在2004年集成电路已进入90nm技术节点。随着特征尺寸进入到纳米级，传统的CMOS技术面临着越来越严重的挑战，因此，基于新原理的纳米电子器件成为研究的热点。

单电子晶体管具有尺寸小、速度快、功耗低、可大规模集成等优点，而且具有十分广阔的应用前景，如可用来制作单电子存储器、单电子逻辑电路、电流标准、电阻标准、温度标准、超灵敏静电计、微波或红外探测器等。因此，单电子晶体管已经成为未来替代MOS晶体管的重要侯选器件之一。

一般情况下，单电子晶体管由绝缘衬底101、源102、漏103、隧道结104、库仑岛105、隧道结106、栅介质107、栅108等部分构成，如图1所示，图1为目前常规顶栅单电子晶体管的结构示意图。单电子晶体管的核心部分是库仑岛105、隧道结104和隧道结106。库仑岛105由极微小金属或半导体量子点颗粒构成，它在某一方向上分别通过两侧的隧道结104和106与源102、漏103相连接。源102和漏103位于库仑岛105的两侧。隧道结104和106一般由绝缘层、异质结势垒、以及由界面态或外加电压等引起的势场构成。栅起到调节岛的电化学势从而控制岛中的电子数的作用。源102、漏103、栅108一般由金属或掺杂半导体构成，与外部连接。

单电子晶体管要正常工作必须满足库仑岛的充电能大于热能的条件，即e²/2C>>k_BT，其中k_B为玻尔兹曼常数，因此必须通过降低岛的电容C来提高单电子晶体管的工作温度T，这样就必须通过尽量缩小隧道结面积特别是库仑岛尺寸来实现。因此，如何获得小尺寸的库仑岛结构即“隧道结-库仑岛-隧道结”结构是制作高温甚至常温单电子器件的关键。

目前，在制作单电子晶体管的库仑岛结构时大多采用碳纳米管、金属纳米颗粒、纳米金属氧化线、量子线材料或量子点材料等。例如，申请号为02244235.9或02157972.5的中国专利公开了一种采用碳纳米管制作库仑岛结构的方法，申请号为03131772.3或00229474.5的中国专利公开了一种采用金属纳米颗粒制作库仑岛结构的方法，申请号为02157972.5的中国专利公开了一种采用纳米金属氧化线制作库仑岛结构的方法，申请号为01200510.X或03142350.7的中国专利公开了一种采用量子线材料制作库仑岛结构的方法，申请号为01200511.8的中国专利公开了一种采用量子点材料制作库仑岛结构的方法。

利用上述制作的库仑岛结构制作的单电子晶体管一般都能获得较高的工作温度，但是利用上述库仑岛结构制作单电子晶体管，一般都存在制作工艺复杂、制作成本高、制作效率低、可行性差及与传统CMOS工艺兼容性差的缺点。

发明内容

(一)要解决的技术问题

针对上述现有技术存在的不足，本发明的一个目的在于提供一种SOI基顶栅单电子晶体管的制备方法，以简化制备工艺、降低制备成本和提高制备效率。

(二)技术方案

为达到上述目的，本发明的技术方案是这样实现的：

一种SOI基顶栅单电子晶体管的制备方法，该制备方法采用高温干氧氧化方法，具体包括以下步骤：

A、对SOI衬底的顶层硅进行离子注入及快速退火，所述快速退火为在N₂气氛中在1100℃温度下退火10秒；

B、在SOI衬底的顶层硅上涂敷电子抗蚀剂并前烘，采用电子束直写曝光、后烘、显影及定影在涂敷的电子抗蚀剂中形成具有源-隧道结-库仑岛-隧道结-漏结构的单电子晶体管图形；

C、将在电子抗蚀剂中形成的单电子晶体管图形作为掩模，刻蚀SOI衬底的顶层硅并去胶，在SOI衬底的顶层硅中形成具有源-隧道结-库仑岛-隧道结-漏结构的单电子晶体管图形；

D、对在顶层硅中形成的单电子晶体管图形进行高温干氧氧化，进一步减小库仑岛和隧道结的尺寸，同时形成SiO₂栅介质层，所述高温干氧氧化的温度为800℃至1200℃；

E、淀积多晶硅薄膜；

F、涂敷光学抗蚀剂，对涂敷的光学抗蚀剂进行前烘、光刻掩模版曝光、显影和定影，在涂敷的光学抗蚀剂中形成顶栅图形；

G、将光学抗蚀剂图形作为掩模，刻蚀多晶硅薄膜并去胶，形成多晶硅顶栅；

H、涂敷光学抗蚀剂，对涂敷的光学抗蚀剂进行前烘、光刻掩模版曝光和显影，在源、漏、栅上方形成接触孔图形；

I、利用光学抗蚀剂图形作为掩模，腐蚀源、漏接触孔中的SiO₂栅介质层；

J、在露出的源、漏、栅及未去除的光学抗蚀剂上蒸发一层厚度小于光学抗蚀剂厚度的金属电极材料；

K、剥离光学抗蚀剂及其上方蒸发的金属电极材料，对剥离后剩余的金属电极材料进行退火处理，形成电极。

步骤A中所述对SOI衬底的顶层硅进行离子注入包括：向SOI衬底的顶层硅注入磷离子，注入能量为50keV，注入剂量为1×10¹⁵cm^-2。

步骤B中所述在SOI衬底的顶层硅上涂敷电子抗蚀剂包括：在SOI衬底的顶层硅上用匀胶机涂敷SAL601负性电子抗蚀剂，涂敷转速为6000转/分钟，涂敷时间为60秒；

步骤B中所述对在SOI衬底的顶层硅上涂敷的电子抗蚀剂进行前烘包括：对涂敷的SAL601负性电子抗蚀剂采用热板在120℃下前烘3分钟；

步骤B中所述采用电子束直写曝光、后烘、显影及定影包括：采用加速电压为50KeV、电子束流为50pA、曝光剂量为10至30μC/cm²的电子束光刻系统，对SAL601负性电子抗蚀剂进行电子束直写曝光，对曝光后的SAL601负性电子抗蚀剂采用热板在120℃下后烘3分钟，并采用MFCD-26显影液在室温下显影1至10分钟，采用去离子水在室温下定影1分钟。

步骤C中所述刻蚀SOI衬底的顶层硅所采用的刻蚀方法为高密度电感耦合等离子ICP刻蚀；

所述ICP刻蚀采用CHF₃/N₂混合气体，CHF₃的流量为60sccm，N₂的流量为60sccm，在400W射频功率下刻蚀60秒；

所述在SOI衬底的顶层硅中形成的具有源-隧道结-库仑岛-隧道结-漏结构的单电子晶体管图形中，库仑岛的直径为5至20nm，隧道结的宽度为1至5nm。

步骤C和步骤G中所述的去胶方法为湿法去胶。

步骤D中所述高温干氧氧化采用的的氧化温度为800至1200℃。

步骤E中所述多晶硅薄膜的淀积方法为低压化学气相淀积LPCVD，所述多晶硅薄膜的厚度为200nm。

步骤F和步骤H中所述涂敷光学抗蚀剂，对涂敷的光学抗蚀剂进行前烘、光刻掩模版曝光、显影和定影包括：用匀胶机涂敷厚度为1.5μm的AZ9912正性光学抗蚀剂，采用热板在100℃下前烘100秒，在光刻机上采用光刻掩模版掩蔽进行曝光，然后用AZ9912的专用显影液在室温下显影50秒，用去离子水在室温下定影30秒。

步骤G中所述刻蚀多晶硅薄膜所采用的刻蚀方法为高密度电感耦合等离子ICP刻蚀；

所述ICP刻蚀采用CHF₃气体，CHF₃的流量为60sccm，在400W射频功率下刻蚀2分钟；所述多晶硅栅的宽度为1至2μm。

步骤H中所述在源、漏、栅上方形成的接触孔图形为长、宽分别为5至500μm的矩形图形。

步骤I中所述腐蚀SiO₂栅介质薄膜采用氢氟酸缓冲液HF+NH₄F+H₂O在常温下腐蚀。

步骤K中所述的剥离包括：采用丙酮超声剥离AZ9912正性光学抗蚀剂及其上方蒸发的金属电极材料。

(三)有益效果

从上述技术方案可以看出，本发明具有以下有益效果：

1、利用本发明，由于选用SOI衬底材料，通过采用电子束光刻(EBL)、干法刻蚀、高温干氧氧化等方法在SOI衬底的顶层硅上制作SOI基顶栅单电子晶体管，能够与传统CMOS工艺制作的器件或电路兼容，所以大大提高了单电子晶体管的可靠性及与传统CMOS工艺的兼容性。

2、利用本发明提供的制作SOI基顶栅单电子晶体管的方法，大大简化了制作工艺，降低了制作成本，提高了工艺稳定性和制作效率，非常有利于本发明的广泛推广和应用。

3、本发明采用的电子束光刻技术是一种有效的纳米加工手段，具有纳米级的分辨率，特别是在原子序数相对较小的衬底上，分辨率更高。本发明利用电子束光刻技术制作出的硅库仑岛和隧道结具有纳米尺度，在高温干氧氧化后形成的库仑岛的直径可达到5至20nm，形成的隧道结的宽度可达到1至5nm，非常适合于制作单电子晶体管。

4、本发明采用高温干氧氧化工艺，减小库仑岛和隧道结的尺寸的同时，也同时生长出了高质量的栅介质，简化了工艺流程。

5、本发明采用高温干氧氧化方法制作的单电子晶体管中库仑岛的总电容可低于10aF，可以获得较高的操作温度。

6、利用本发明制作出的单电子晶体管具有相对较低的隧道电阻，从几百KΩ到几MΩ，这对高速操作是非常有利的。

附图说明

图1为目前常规顶栅单电子晶体管的结构示意图；

图2为本发明提供的SOI基顶栅单电子晶体管的结构示意图；

图3为本发明制备SOI基顶栅单电子晶体管总体技术方案的实现流程图；

图4为本发明实施例中制备SOI基顶栅单电子晶体管的方法流程图；

图4-1为依照本发明实施例在SOI衬底的顶层硅上进行离子注入和快速退火的示意图；

图4-2为依照本发明实施例在SOI衬底的顶层硅上涂敷SAL601负性电子抗蚀剂并前烘的示意图；

图4-3为依照本发明实施例对涂敷的SAL601负性电子抗蚀剂进行电子束直写曝光、后烘、显影和定影的示意图；

图4-4为依照本发明实施例利用SAL601负性电子抗蚀剂为掩模刻蚀SOI衬底顶层硅并去胶的示意图；

图4-5为依照本发明实施例对刻蚀形成的单电子晶体管图形进行高温干氧氧化处理的示意图；

图4-6为依照本发明实施例在高温干氧氧化后的顶层硅上淀积多晶硅薄膜的示意图；

图4-7为依照本发明实施例在淀积的多晶硅薄膜上涂敷AZ9912正性光学抗蚀剂的示意图；

图4-8为依照本发明实施例对涂敷的AZ9912正性光学抗蚀剂进行光刻掩模版曝光、显影和定影的示意图；

图4-9为依照本发明实施例采用AZ9912正性光学抗蚀剂掩模进行掩蔽刻蚀多晶硅薄膜并去胶的示意图；

图4-10为依照本发明实施例涂敷AZ9912正性光学抗蚀剂的示意图；

图4-11为依照本发明实施例对涂敷的AZ9912正性光学抗蚀剂进行光刻掩模版曝光、显影和定影的示意图；

图4-12为依照本发明实施例采用AZ9912正性光学抗蚀剂掩模进行掩蔽腐蚀高温干氧氧化形成的SiO₂栅介质的示意图；

图4-13为依照本发明实施例蒸发金属电极材料的示意图；

图4-14为依照本发明实施例剥离、退火及形成电极的示意图。

具体实施方式

为使本发明的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本发明进一步详细说明。

如图2所示，图2为本发明提供的SOI基顶栅单电子晶体管的结构示意图，该SOI基顶栅单电子晶体管包括：硅基底201、埋氧层202、源203、漏204、隧道结205、库仑岛206、隧道结207、栅介质208、顶栅209、源电极210、漏电极211、栅电极212。其中，硅基底201用于支撑整个单电子晶体管，埋氧层202用于绝缘隔离单电子晶体管与SOI衬底的硅基底201。源203、漏204、隧道结205、库仑岛206、隧道结207由SOI衬底的顶层硅制作而成。源203和漏204位于库仑岛206的两侧，栅介质208和顶栅209位于库仑岛206的上方。SOI衬底顶层硅201的原始厚度为50nm。

基于图2所示的SOI基顶栅单电子晶体管结构示意图，图3示出了本发明制备SOI基顶栅单电子晶体管总体技术方案的实现流程图，该制备方法主要采用高温干氧氧化方法，具体包括以下步骤：

步骤301：对SOI衬底的顶层硅进行离子注入及快速退火；

步骤302：在SOI衬底的顶层硅上涂敷电子抗蚀剂并前烘，采用电子束直写曝光、后烘、显影及定影在涂敷的电子抗蚀剂中形成单电子晶体管图形；

步骤303：将在电子抗蚀剂中形成的单电子晶体管图形作为掩模，刻蚀SOI衬底的顶层硅并去胶，在SOI衬底的顶层硅中形成具有源-隧道结-库仑岛-隧道结-漏结构的单电子晶体管图形；

步骤304：对在顶层硅中形成的单电子晶体管图形进行高温干氧氧化，减小库仑岛和隧道结的尺寸，形成SiO₂栅介质层；

步骤305：淀积多晶硅薄膜；

步骤306：涂敷光学抗蚀剂，对涂敷的光学抗蚀剂进行前烘、光刻掩模版曝光、显影和定影，在涂敷的光学抗蚀剂中形成顶栅图形；

步骤307：将光学抗蚀剂图形作为掩模，刻蚀多晶硅薄膜并去胶，形成多晶硅顶栅；

步骤308：涂敷光学抗蚀剂，对涂敷的光学抗蚀剂进行前烘、光刻掩模版曝光、显影和定影，在源、漏、栅上方形成接触孔图形；

步骤309：利用光学抗蚀剂图形作为掩模，腐蚀SiO₂栅介质薄膜；

步骤310：在露出的源、漏、栅及未去除的光学抗蚀剂上蒸发一层厚度小于光学抗蚀剂厚度的金属电极材料；

步骤311：剥离光学抗蚀剂及其上方蒸发的金属电极材料，对剥离后剩余的金属电极材料进行退火处理，形成电极。

步骤304中所采用的高温干氧氧化方法是本发明成功制备SOI基顶栅单电子晶体管的关键步骤之一。硅材料在800至1200℃温度下的高温干氧氧化过程中，干氧气氛中的氧原子在高温作用下向裸露的硅表面扩散，裸露的硅被氧化形成SiO₂而消耗掉，从而使硅的厚度减薄、尺寸减小，氧化温度越高，被氧化的硅越多。而由SOI衬底的顶层硅构成的具有源-隧道结-库仑岛-隧道结-漏结构的单电子晶体管图形在高温干氧氧化过程中，库仑岛和两个隧道结的顶部和侧面均被氧化，由于岛和结的尺寸本来就比较小，一般小于100nm，因而岛和结的高度和宽度均减小，而源和漏由于面积较大，侧面的氧化对其面积的影响不大，只是厚度减薄。因此，通过高温干氧氧化，隧道结的面积和库仑岛的尺寸均降低，库仑岛的电容C得以降低，单电子晶体管的工作温度得以提高。

基于图3所述的制备SOI基顶栅单电子晶体管总体技术方案的实现流程图，以下结合具体的实施例对本发明制备SOI基顶栅单电子晶体管的方法进一步详细说明。

实施例一

如图4所示，图4为本发明实施例中制备SOI基顶栅单电子晶体管的方法流程图，该方法包括以下步骤：

步骤401：对SOI衬底的顶层硅进行离子注入及快速退火。

与本步骤对应的工艺流程如图4-1所示，图4-1为依照本发明实施例在SOI衬底的顶层硅上进行离子注入和快速退火的示意图。

图4-1中，SOI衬底从下到上依次由硅基底401、埋氧层402、50nm厚的顶层硅403三层构成。

所述对SOI衬底的顶层硅403进行离子注入及快速退火的目的是提高SOI衬底的顶层硅403的导电性，所述离子注入的条件为：注入P³¹⁺离子、注入剂量为1×10¹⁵cm^-2、注入能量为50keV。

所述快速退火的条件为：在N₂气氛中在1100℃温度下快速退火10秒。

步骤402：在SOI衬底的顶层硅上涂敷SAL601负性电子抗蚀剂并前烘。

与本步骤对应的工艺流程如图4-2所示，图4-2为依照本发明实施例在SOI衬底的顶层硅上涂敷SAL601负性电子抗蚀剂并前烘的示意图。

所述在SOI衬底的顶层硅403上涂敷SAL601负性电子抗蚀剂404的具体条件为：涂敷转速6000转/分钟、涂敷时间60秒。

所述对涂敷的SAL601负性电子抗蚀剂进行前烘的具体条件为：采用热板在120℃下前烘3分钟。

步骤403：采用电子束直写曝光、后烘、显影、定影在SAL601负性电子抗蚀剂中形成源-结-岛-结-漏结构。

与本步骤对应的工艺流程如图4-3所示，图4-3为依照本发明实施例对涂敷的SAL601负性电子抗蚀剂进行电子束直写曝光、后烘、显影和定影的示意图。

图4-3中，源405、漏406、岛407、结408、结409构成SAL601负性电子抗蚀剂单电子晶体管图形。

所述电子束直写曝光、后烘、显影、定影的具体条件为：采用加速电压为50KeV、电子束流为50pA、曝光剂量为10至30μC/cm²的电子束光刻系统，对SAL601负性电子抗蚀剂进行电子束直写曝光，然后采用热板在120℃下烘烤3分钟，并采用MF CD-26显影液在室温下显影1至10分钟，采用去离子水在室温下定影1分钟。

步骤404：将SAL601负性电子抗蚀剂图形作为掩模，刻蚀SOI衬底的顶层硅并去胶，在SOI衬底的顶层硅中形成具有“源-结-岛-结-漏”结构的单电子晶体管图形。

与本步骤对应的工艺流程如图4-4所示，图4-4为依照本发明实施例利用SAL601负性电子抗蚀剂为掩模刻蚀SOI衬底顶层硅并去胶的示意图。

图4-4中，410为源，411为漏，412为库仑岛，413、414为隧道结，源410、漏411、岛412、结413、结414均由SOI衬底的顶层硅403构成。

所述刻蚀SOI衬底的顶层硅403所采用的刻蚀方法为高密度电感耦合等离子(ICP)刻蚀。所述ICP刻蚀的具体条件为：采用CHF₃/N₂混合气体，CHF₃的流量为60sccm，N₂的流量为60sccm，在400W射频功率下刻蚀60秒。

所述去胶的方法为湿法去胶，所述湿法去胶为采用浓H₂SO₄+H₂O₂煮胶。

步骤405：对顶层硅中形成的单电子晶体管图形进行高温干氧氧化，减小岛和结的尺寸，同时形成SiO₂栅介质层。

与本步骤对应的工艺流程如图4-5所示，图4-5为依照本发明实施例对刻蚀形成的单电子晶体管图形进行高温干氧氧化处理的示意图。

图4-5中，415为图4-4中的源410在氧化之后厚度减薄了的源，416为图4-4中的漏411在氧化之后厚度减薄了的漏，417为图4-4中的岛412在氧化之后尺寸进一步缩小而形成的库仑岛，418、419为图4-4中的结413、414在氧化之后尺寸进一步缩小而形成的两个隧道结，420为氧化之后在顶层硅的上面和侧面生成的SiO₂介质，该SiO₂介质直接作为SOI基顶栅单电子晶体管的栅介质。库仑岛417的直径为5至20nm，隧道结418、419的宽度为1至5纳米。

所述高温干氧氧化采用的的氧化温度为800至1200℃。

步骤406：淀积多晶硅薄膜。

与本步骤对应的工艺流程如图4-6所示，图4-6为依照本发明实施例在高温干氧氧化后的顶层硅上淀积多晶硅薄膜的示意图。图4-6中，多晶硅薄膜421的厚度为200nm。步骤306中所述多晶硅薄膜的淀积方法为低压化学气相淀积(LPCVD)。

步骤407：涂敷AZ9912正性光学抗蚀剂并前烘。

与本步骤对应的工艺流程如图4-7所示，图4-7为依照本发明实施例在淀积的多晶硅薄膜上涂敷AZ9912正性光学抗蚀剂的示意图。

所述涂敷AZ9912正性光学抗蚀剂包括：用匀胶机涂敷厚度为1.5μm的AZ9912正性光学抗蚀剂；所述对涂敷的AZ9912正性光学抗蚀剂进行前烘为采用热板在100℃下前烘100秒。

步骤408：光刻掩模版曝光、显影、定影，在AZ9912正性光学抗蚀剂中形成顶栅图形。

与本步骤对应的工艺流程如图4-8所示，图4-8为依照本发明实施例对涂敷的AZ9912正性光学抗蚀剂进行光刻掩模版曝光、显影和定影的示意图。

图4-8中，423、424为曝光、显影、定影后留下的AZ9912正性光学抗蚀剂，其中423的宽度为1至2μm，位于库仑岛的正上方。

所述对涂敷的AZ9912正性光学抗蚀剂进行光刻掩模版曝光、显影、定影的具体条件包括：对AZ9912正性光学抗蚀剂在光刻机上采用光刻掩模版掩蔽进行曝光，然后用AZ9912的专用显影液在室温下显影50秒，用去离子水在室温下定影30秒。

步骤409：将AZ9912正性光学抗蚀剂图形作为掩模，刻蚀多晶硅薄膜并去胶，形成多晶硅栅。

与本步骤对应的工艺流程如图4-9所示，图4-9为依照本发明实施例采用AZ9912正性光学抗蚀剂掩模进行掩蔽刻蚀多晶硅薄膜并去胶的示意图。

图4-9中，425、426为刻蚀多晶硅薄膜421并去胶后形成的多晶硅栅，其中425的宽度为1至2μm，位于库仑岛的正上方。

所述刻蚀多晶硅薄膜421所采用的刻蚀方法为高密度电感耦合等离子(ICP)刻蚀。所述ICP刻蚀的具体条件为：采用CHF₃气体，CHF₃的流量为60sccm，在400W射频功率下刻蚀2分钟。所述去胶的方法为湿法去胶。所述湿法去胶为采用浓H₂SO₄+H₂O₂煮胶。

步骤410：涂敷AZ9912正性光学抗蚀剂并前烘。

与本步骤对应的工艺流程如图4-10所示，图4-10为依照本发明实施例涂敷AZ9912正性光学抗蚀剂的示意图。

步骤411：光刻掩模版曝光、显影、定影，在源、漏、栅上方形成接触孔图形。

与本步骤对应的工艺流程如图4-11所示，图4-11为依照本发明实施例对涂敷的AZ9912正性光学抗蚀剂进行光刻掩模版曝光、显影和定影的示意图。

图4-11中，在源、漏、栅上方形成的接触孔图形为长、宽分别为5至500μm的矩形图形。

步骤412：利用AZ9912正性光学抗蚀剂图形作为掩模，腐蚀SiO₂栅介质薄膜。

与本步骤对应的工艺流程如图4-12所示，图4-12为依照本发明实施例采用AZ9912正性光学抗蚀剂掩模进行掩蔽腐蚀高温干氧氧化形成的SiO₂栅介质的示意图。

所述SiO₂栅介质薄膜为高温干氧氧化过程中所形成的SiO₂栅介质薄膜420，具体如图4-5、图4-9、图4-11中的SiO₂介质420；所述腐蚀SiO₂栅介质薄膜420可采用氢氟酸缓冲液HF+NH₄F+H₂O在常温下腐蚀。

步骤413：在露出的源、漏、栅及未去除的AZ9912正性光学抗蚀剂上蒸发一层厚度小于AZ9912正性光学抗蚀剂厚度的金属电极材料。

与本步骤对应的工艺流程如图4-13所示，图4-13为依照本发明实施例蒸发金属电极材料的示意图。

所述金属电极材料428、429、430、431为Al-1％Si，其中Al-1％Si层的厚度为1μm。

步骤414：剥离AZ9912正性光学抗蚀剂及其上方蒸发的金属电极材料，对剥离后剩余的金属电极材料进行退火处理，在顶层硅与金属材料之间、多晶硅与金属材料之间形成欧姆接触，形成电极，完成SOI基顶栅单电子晶体管的制作。

与本步骤对应的工艺流程如图4-14所示，图4-14为依照本发明实施例剥离、退火及形成电极的示意图。

图4-14中，429为源415上的源电极，430为漏416上的漏电极，431为顶栅426上的顶栅电极。

所述剥离AZ9912正性光学抗蚀剂及其上方蒸发的金属电极材料采用丙酮超声进行。所述对剥离后剩余的金属电极材料进行退火处理的条件为：在400℃的N₂中退火处理5分钟，然后在400℃的N₂/H₂混合气体中退火20分钟，最后在400℃的N₂中退火5分钟。

以上所述的具体实施例，对本发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施例而已，并不用于限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims

1、一种SOI基顶栅单电子晶体管的制备方法，其特征在于，该制备方法采用高温干氧氧化方法，具体包括以下步骤：

E、淀积多晶硅薄膜；

2、根据权利要求1所述的SOI基顶栅单电子晶体管的制备方法，其特征在于，步骤A中所述对SOI衬底的顶层硅进行离子注入包括：

向SOI衬底的顶层硅注入磷离子，注入能量为50keV，注入剂量为1×10¹⁵cm^-2。

3、根据权利要求1所述的SOI基顶栅单电子晶体管的制备方法，其特征在于，

4、根据权利要求1所述的SOI基顶栅单电子晶体管的制备方法，其特征在于，

5、根据权利要求1所述的SOI基顶栅单电子晶体管的制备方法，其特征在于，步骤C和步骤G中所述的去胶方法为湿法去胶。

6、根据权利要求1所述的SOI基顶栅单电子晶体管的制备方法，其特征在于，步骤D中所述高温干氧氧化采用的氧化温度为800至1200℃。

7、根据权利要求1所述的SOI基顶栅单电子晶体管的制备方法，其特征在于，步骤E中所述多晶硅薄膜的淀积方法为低压化学气相淀积LPCVD，所述多晶硅薄膜的厚度为200nm。

8、根据权利要求1所述的SOI基顶栅单电子晶体管的制备方法，其特征在于，步骤F和步骤H中所述涂敷光学抗蚀剂，对涂敷的光学抗蚀剂进行前烘、光刻掩模版曝光、显影和定影包括：

用匀胶机涂敷厚度为1.5μm的AZ9912正性光学抗蚀剂，采用热板在100℃下前烘100秒，在光刻机上采用光刻掩模版掩蔽进行曝光，然后用AZ9912的专用显影液在室温下显影50秒，用去离子水在室温下定影30秒。

9、根据权利要求1所述的SOI基顶栅单电子晶体管的制备方法，其特征在于，

所述ICP刻蚀采用CHF₃气体，CHF₃的流量为60sccm，在400W射频功率下刻蚀2分钟；

所述多晶硅栅的宽度为1至2μm。

10、根据权利要求1所述的SOI基顶栅单电子晶体管的制备方法，其特征在于，步骤H中所述在源、漏、栅上方形成的接触孔图形为长、宽分别为5至500μm的矩形图形。

11、根据权利要求1所述的SOI基顶栅单电子晶体管的制备方法，其特征在于，步骤I中所述腐蚀SiO₂栅介质薄膜采用氢氟酸缓冲液HF+NH₄F+H₂O在常温下腐蚀。

12、根据权利要求1所述的SOI基顶栅单电子晶体管的制备方法，其特征在于，步骤K中所述的剥离包括：采用丙酮超声剥离AZ9912正性光学抗蚀剂及其上方蒸发的金属电极材料。