CN101090134A - 一种硅基平面侧栅单电子晶体管及其制作方法 - Google Patents
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Abstract
本发明公开了一种硅基平面侧栅单电子晶体管，包括：库仑岛，位于库仑岛两侧的源和漏，连接库仑岛与源和漏的两个隧道结，位于库仑岛两侧且垂直于源和漏所在方向上的两个侧栅，源上沉积的源电极，漏上沉积的漏电极，以及侧栅上沉积的栅电极。本发明同时公开了一种硅基平面侧栅单电子晶体管的制作方法。利用本发明，大大提高了单电子晶体管的可靠性及与传统CMOS工艺的兼容性，并简化了制作工艺，降低了制作成本，提高了制作效率，非常有利于本发明的广泛推广和应用。
Description
技术领域
本发明涉及纳米电子器件及纳米加工技术领域，尤其涉及一种硅基平面侧栅单电子晶体管及其制作方法。
背景技术
以互补性金属—氧化物—半导体(CMOS)器件为主流技术的集成电路一直遵循着摩尔定律迅速发展，在2004年集成电路已进入90nm技术节点。随着特征尺寸进入到纳米级，传统的CMOS技术面临着越来越严重的挑战，因此，基于新原理的纳米电子器件成为研究的热点。
单电子晶体管具有尺寸小、速度快、功耗低、可大规模集成等优点，而且具有十分广阔的应用前景，如可用来制作单电子存储器、单电子逻辑电路、电流标准、电阻标准、温度标准、超灵敏静电计、微波或红外探测器等。因此，单电子晶体管已经成为未来替代MOS晶体管的重要侯选器件之一。
一般情况下，单电子晶体管由一个库仑岛结构构成。如图1所示，图1为库仑岛结构的示意图。库仑岛结构包括源101、漏102、库仑岛103、隧道结104和隧道结105，还可以进一步包括侧栅106和侧栅107，其核心部分是库仑岛103、隧道结104和隧道结105。库仑岛103由极微小金属或半导体量子点颗粒构成，它在某一方向上分别通过两侧的隧道结104和105与源101、漏102相连接。源101和漏102位于库仑岛103的两侧。隧道结104和105一般由绝缘层、异质结势垒、以及由界面态或外加电压等引起的势场构成。栅起到调节岛的电化学势从而控制岛中的电子数的作用。源101、漏102、侧栅106和107一般由金属或掺杂半导体构成，与外部连接。
单电子晶体管要正常工作必须满足库仑岛的充电能大于热能的条件，即e2/2C＞＞kBT，其中kB为玻尔兹曼常数，因此必须通过降低岛的电容C来提高单电子晶体管的工作温度T，这样就必须通过尽量缩小隧道结面积特别是库仑岛尺寸来实现。因此，如何获得小尺寸的库仑岛结构是制作高温甚至常温单电子器件的关键。
目前，在制作单电子晶体管的库仑岛结构时大多采用碳纳米管、金属纳米颗粒、纳米金属氧化线、量子线材料或量子点材料等。例如，申请号为02244235.9或02157972.5的中国专利公开了一种采用碳纳米管制作库仑岛结构的方法，申请号为03131772.3或00229474.5的中国专利公开了一种采用金属纳米颗粒制作库仑岛结构的方法，申请号为02157972.5的中国专利公开了一种采用纳米金属氧化线制作库仑岛结构的方法，申请号为01200510.X或03142350.7的中国专利公开了一种采用量子线材料制作库仑岛结构的方法，申请号为01200511.8的中国专利公开了一种采用量子点材料制作库仑岛结构的方法。
利用上述制作的库仑岛结构制作的单电子晶体管一般都能获得较高的工作温度，但是利用上述库仑岛结构制作单电子晶体管，一般都存在制作工艺复杂、制作成本高、制作效率低、可行性差及与传统CMOS工艺兼容性差的缺点。
发明内容
(一)要解决的技术问题
针对上述现有技术存在的不足，本发明的一个主要目的在于提供一种硅基平面侧栅单电子晶体管，以提高单电子晶体管的可靠性及与传统CMOS工艺的兼容性。
本发明的一个主要目的在于提供一种硅基平面侧栅单电子晶体管的制作方法，以简化制作工艺、降低制作成本和提高制作效率。
(二)技术方案
为达到上述目的的一个方面，本发明提供了一种硅基平面侧栅单电子晶体管，该单电子晶体管包括：库仑岛，位于库仑岛两侧的源和漏，连接库仑岛与源和漏的两个隧道结，位于库仑岛两侧且垂直于源和漏所在方向上的两个侧栅，源上沉积的源电极，漏上沉积的漏电极，以及侧栅上沉积的栅电极。
所述库仑岛、源、漏、隧道结和侧栅由SOI衬底的顶层硅制作而成。
所述SOI衬底包括：硅基底，用于支撑整个单电子晶体管；埋氧层，用于绝缘隔离单电子晶体管与SOI衬底的硅基底；顶层硅，用于制作构成单电子晶体管的库仑岛、源、漏、隧道结和侧栅。
所述SOI衬底埋氧层的厚度为375nm，所述SOI衬底顶层硅的厚度为120nm。
为达到上述目的的另一个方面，本发明提供了一种硅基平面侧栅单电子晶体管的制作方法，该方法包括：
A、在SOI衬底的顶层硅上涂敷电子抗蚀剂，采用电子束直写曝光及显影在电子抗蚀剂中形成由源、漏、库仑岛、隧道结和侧栅构成的单电子晶体管图形；
B、将所述单电子晶体管图形作为掩模，刻蚀SOI衬底的顶层硅，在SOI衬底的顶层硅中形成单电子晶体管图形；
C、对顶层硅中形成的单电子晶体管图形进行高温干氧氧化，缩小单电子晶体管图形中的库仑岛和隧道结；
D、在SOI衬底的顶层硅上淀积介质；
E、在淀积的介质上涂敷光学抗蚀剂，对涂敷的光学抗蚀剂进行光刻掩模曝光，并显影去除源、漏和侧栅正上方的光学抗蚀剂；
F、腐蚀在SOI衬底的顶层硅上淀积的介质，露出源、漏和侧栅；
G、在露出的源、漏、侧栅及未去除的光学抗蚀剂上蒸发沉积一层厚度小于光学抗蚀剂厚度的金属电极材料；
H、将光学抗蚀剂及其上方沉积的金属电极材料从淀积的介质上剥离，对剥离后剩余的金属电极材料进行退火处理，形成电极。
所述步骤A之前进一步包括：对SOI衬底的顶层硅进行离子注入及快速退火。
所述对SOI衬底的顶层硅进行离子注入及快速退火包括：向SOI衬底的顶层硅注入P31+离子，注入能量为20keV，注入剂量为1×1015cm-2，然后在N2气氛中，在1200℃下快速退火15秒。
步骤A中所述在SOI衬底的顶层硅上涂敷电子抗蚀剂包括：在SOI衬底的顶层硅上用匀胶机涂敷正性电子抗蚀剂或负性电子抗蚀剂。
所述正性电子抗蚀剂为PMMA或ZEP520；所述负性电子抗蚀剂为SAL601、HSQ或Calixarene。
步骤A中所述在SOI衬底的顶层硅上涂敷电子抗蚀剂之后进一步包括：对涂敷的电子抗蚀剂进行前烘。
所述对涂敷的电子抗蚀剂进行前烘包括：对涂敷的电子抗蚀剂SAL601采用热板在120℃下前烘3分钟。
步骤A中所述采用电子束直写曝光及显影包括：采用加速电压为50KeV、电子束流为150pA、曝光剂量为21至30μC/cm2的电子束光刻系统，对电子抗蚀剂SAL601进行电子束直写曝光，并采用MF CD-26显影液在室温下显影6至10分钟。
所述在SOI衬底的顶层硅上涂敷电子抗蚀剂为化学放大抗蚀剂SAL601，步骤A中所述采用电子束直写曝光及显影之间进一步包括：对曝光后的电子抗蚀剂SAL601进行后烘。
所述对曝光后的电子抗蚀剂SAL601进行后烘包括：采用热板在120℃下后烘3分钟。
步骤B中所述刻蚀SOI衬底的顶层硅所采用的刻蚀方法为高密度电感耦合等离子ICP刻蚀、反应离子刻蚀RIE或电子回旋共振ECR刻蚀，采用的气体为CCl4、BCl3、CHF3、SF6或CF2Cl2；步骤B中所述的单电子晶体管图形的库仑岛的直径小于50nm，构成隧道结的缩颈的宽度小于5nm，侧栅与库仑岛的间隔为20至100nm。
所述刻蚀SOI衬底的顶层硅所采用的刻蚀方法为ICP刻蚀，所述ICP刻蚀采用CHF3气体或CHF3/N2混合气体，CHF3气体的流量为60sccm，在400W射频功率下刻蚀1.5分钟。
所述步骤B与步骤C之间进一步包括：采用干法氧等离子体RIE去胶、湿法去胶或专用去胶液去胶方法，去除刻蚀后单电子晶体管图形上残留的电子抗蚀剂。
所述湿法去胶为采用浓H2SO4+H2O2煮胶。
步骤C中所述高温干氧氧化采用的的氧化温度为800至1200℃。
步骤D中所述淀积方法为等离子增强化学气相淀积PECVD或低压化学气相淀积LPCVD，所述介质为SiO2或Si3N4薄膜，介质的厚度大于50nm。
步骤E中所述涂敷的光学抗蚀剂为AZ9912、AZ9918或AZ5214。
步骤E中所述在淀积的介质上涂敷光学抗蚀剂包括：在淀积的介质上用匀胶机涂敷厚度为1.5μm的光学抗蚀剂。
步骤E中所述在淀积的介质上涂敷光学抗蚀剂后进一步包括：采用热板在100℃下前烘100秒。
所述光学抗蚀剂为AZ5214，步骤E中所述对涂敷的光学抗蚀剂进行光刻掩模曝光，并显影去除源、漏和侧栅正上方的光学抗蚀剂包括：对光学抗蚀剂AZ5214进行30秒的光刻机掩模曝光，然后用热板在115℃下烘烤70秒，接着泛曝60秒，最后显影50秒，去除源、漏和侧栅正上方的光学抗蚀剂AZ5214。
步骤D中所述淀积的介质为SiO2，步骤F中所述腐蚀在SOI衬底的顶层硅上淀积的介质采用氢氟酸缓冲液HF+NH4F+H2O在常温下腐蚀；步骤D中所述淀积的介质为Si3N4薄膜，步骤F中所述腐蚀在SOI衬底的顶层硅上淀积的介质采用H3PO4在170℃腐蚀。
步骤G中所述沉积金属电极材料的方法为蒸发或溅射。
步骤G中所述金属电极材料为Al-1％Si或Ti/TiN/Al-1％Si/TiN，其中Al-Si层厚度为1μm。
步骤H中所述将光学抗蚀剂及其上方沉积的金属电极材料从淀积介质上剥离采用丙酮超声进行；所述对剥离后剩余的部分进行退火处理的条件为：在400℃的N2中退火处理5分钟，然后在400℃的N2/H2混合气体中退火20分钟，最后在400℃的N2中退火5分钟；或者所述对剥离后剩余的部分进行退火处理的条件为：在400℃的N2中退火处理30分钟。
(三)有益效果
从上述技术方案可以看出，本发明具有以下有益效果：
1、利用本发明，由于选用SOI衬底材料，通过采用电子束光刻(EBL)、干法刻蚀、干氧氧化等方法在SOI衬底的顶层硅上制作硅基单电子晶体管，能够与传统CMOS工艺制作的器件或电路兼容，所以大大提高了单电子晶体管的可靠性及与传统CMOS工艺的兼容性。
2、利用本发明提供的制作硅基平面侧栅单电子晶体管的方法，大大简化了制作工艺，降低了制作成本，提高了制作效率，非常有利于本发明的广泛推广和应用。
3、本发明采用的电子束光刻技术是一种有效的纳米加工手段，具有纳米级的分辨率，特别是在原子序数相对较小的衬底上，分辨率更高。本发明利用电子束光刻技术制备出的库仑岛结构具有纳米尺度，在氧化前可达到30至100nm，在氧化后可达到5至30nm，非常适合于制作单电子晶体管。
4、本发明采用高温氧化工艺，在减小隧道结的宽度的同时也减小了库仑岛的直径，从而提高了单电子晶体管的工作温度。
5、本发明使用侧栅来代替顶栅，它可以和源、漏、库仑岛在同一次电子束光刻中形成，这样也同时避免了顶栅的制作及其制作过程中所需的精确套准所带来的难度，大大简化了制作工艺。另外，侧栅和源、漏、库仑岛在同一次电子束光刻中形成，进一步简化了制作工艺。
附图说明
图1为库仑岛结构的示意图；
图2为本发明提供的硅基平面侧栅单电子晶体管的示意图；
图3为本发明制作硅基平面侧栅单电子晶体管总体技术方案的实现流程图；
图4为在SOI衬底的顶层硅上进行离子注入和快速退火的示意图；
图5为在SOI衬底的顶层硅上涂敷电子抗蚀剂的示意图；
图6为对涂敷的电子抗蚀剂进行电子束直写曝光的示意图；
图7为利用电子抗蚀剂为掩模刻蚀SOI衬底顶层硅的示意图；
图8为对刻蚀形成的单电子晶体管图形高温干氧氧化处理的示意图；
图9为在SOI衬底的顶层硅上淀积介质的示意图；
图10为在淀积的介质上涂敷光学抗蚀剂的示意图；
图11为对涂敷的光学抗蚀剂进行光刻掩模曝光显影的示意图；
图12为对顶层硅上淀积的介质进行腐蚀的示意图；
图13为沉积金属电极材料的示意图；
图14为剥离、退火及形成电极的示意图；
图15为依照本发明实施例在SOI衬底的顶层硅上进行离子注入和快速退火的示意图；
图16为依照本发明实施例在SOI衬底的顶层硅上涂敷电子抗蚀剂的示意图；
图17为依照本发明实施例对涂敷的电子抗蚀剂进行电子束直写曝光的示意图；
图18为依照本发明实施例利用电子抗蚀剂为掩模刻蚀SOI衬底顶层硅，并对刻蚀形成的单电子晶体管图形高温干氧氧化处理的示意图；
图19为依照本发明实施例在SOI衬底的顶层硅上淀积介质的示意图；
图20为依照本发明实施例在淀积的介质上涂敷光学抗蚀剂的示意图；
图21为依照本发明实施例对涂敷的光学抗蚀剂进行光刻掩模曝光显影的示意图；
图22为依照本发明实施例对顶层硅上淀积的介质进行腐蚀的示意图；
图23为依照本发明实施例沉积金属电极材料的示意图；
图24为依照本发明实施例剥离、退火及形成电极的示意图；
图25为依照本发明实施例制作硅基单电子晶体管在腐蚀后的实物扫描电子显微镜(SEM)照片。
图26为依照本发明实施例在ICP刻蚀后单电子晶体管核心部分的实物SEM照片。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本发明进一步详细说明。
如图2所示，图2为本发明提供的硅基平面侧栅单电子晶体管的示意图，该硅基平面侧栅单电子晶体管包括：硅基底1、埋氧层2、源3、漏4、库仑岛5、连接库仑岛5与源3和漏4的隧道结6、侧栅7、源电极8、漏电极9、栅电极10。
其中，库仑岛、源、漏、隧道结和侧栅由SOI衬底的顶层硅制作而成。源和漏位于库仑岛的两侧，侧栅位于库仑岛两侧且在垂直于源和漏所在方向上。硅基底用于支撑整个单电子晶体管，埋氧层用于绝缘隔离单电子晶体管与SOI衬底的硅基底。SOI衬底埋氧层的厚度为375nm，SOI衬底顶层硅的厚度为120nm。
基于图2所示的硅基平面侧栅单电子晶体管示意图，图3示出了本发明制作硅基平面侧栅单电子晶体管总体技术方案的实现流程图，该方法包括以下步骤：
步骤301：在SOI衬底的顶层硅上涂敷电子抗蚀剂，采用电子束直写曝光及显影在电子抗蚀剂中形成由源、漏、库仑岛、隧道结和侧栅构成的单电子晶体管图形；
步骤302：将所述单电子晶体管图形作为掩模，刻蚀SOI衬底的顶层硅，在SOI衬底的顶层硅中形成单电子晶体管图形；
步骤303：对顶层硅中形成的单电子晶体管图形进行高温干氧氧化，缩小单电子晶体管图形中的库仑岛和隧道结；
步骤304：在SOI衬底的顶层硅上淀积介质；
步骤305：在淀积的介质上涂敷光学抗蚀剂，对涂敷的光学抗蚀剂进行光刻掩模曝光，并显影去除源、漏和侧栅正上方的光学抗蚀剂；
步骤306：腐蚀在SOI衬底的顶层硅上淀积的介质，露出源、漏和侧栅；
步骤307：在露出的源、漏、侧栅及未去除的光学抗蚀剂上沉积一层厚度小于光学抗蚀剂厚度的金属电极材料；
步骤308：将光学抗蚀剂及其上方沉积的金属电极材料从淀积介质上剥离，对剥离后剩余的金属电极材料进行退火处理，在顶层硅与金属材料之间形成欧姆接触，形成电极，完成单电子晶体管的制备。
为提高SOI衬底顶层硅的导电性，上述步骤301之前可以进一步包括：对SOI衬底的顶层硅进行离子注入及快速退火。与本步骤对应的工艺流程如图4所示，图4为在SOI衬底的顶层硅上进行离子注入和快速退火的示意图。
上述步骤301中所述在SOI衬底的顶层硅上涂敷电子抗蚀剂包括：在SOI衬底的顶层硅上用匀胶机涂敷正性电子抗蚀剂或负性电子抗蚀剂。所述正性电子抗蚀剂为PMMA或ZEP520；所述负性电子抗蚀剂为SAL601、HSQ或Calixarene。与本步骤对应的工艺流程如图5所示，图5为在SOI衬底的顶层硅上涂敷电子抗蚀剂的示意图。
上述步骤301中所述在SOI衬底的顶层硅上涂敷电子抗蚀剂之后进一步包括：对涂敷的电子抗蚀剂进行前烘。
如果在SOI衬底的顶层硅上涂敷电子抗蚀剂为化学放大抗蚀剂SAL601，则步骤301中所述采用电子束直写曝光及显影之间进一步包括：对曝光后的电子抗蚀剂SAL601进行后烘。
与步骤301中所述对涂敷的电子抗蚀剂进行电子束直写曝光形成单电子晶体管图形的工艺流程如图6所示，图6为对涂敷的电子抗蚀剂进行电子束直写曝光的示意图。
上述步骤302中所述刻蚀SOI衬底的顶层硅所采用的刻蚀方法可以为高密度电感耦合等离子(ICP)刻蚀、反应离子(RIE)刻蚀或电子回旋共振(ECR)刻蚀，采用的气体可以为CCl4、BCl3、CHF3、SF6或CF2Cl2。所述的单电子晶体管图形的库仑岛的直径小于50nm，构成隧道结的缩颈的宽度小于5nm，侧栅与库仑岛的间隔为20至100nm。与本步骤对应的工艺流程如图7所示，图7为利用电子抗蚀剂为掩模刻蚀SOI衬底顶层硅的示意图。
上述步骤302与步骤303之间进一步包括：采用干法氧等离子(RIE)去胶、湿法去胶或专用液去胶方法，去除单电子晶体管图形上涂敷的电子抗蚀剂。所述湿法去胶为采用浓H2SO4+H2O2煮胶。
上述步骤303中所述高温干氧氧化采用的的氧化温度一般为800至1200℃。与步骤303对应的工艺流程如图8所示，图8为对刻蚀形成的单电子晶体管图形高温干氧氧化处理的示意图。
上述步骤304中所述淀积方法可以为等离子增强化学气相淀积(PECVD)或低压化学气相淀积(LPCVD)，所述介质可以为SiO2或Si3N4薄膜，介质的厚度大于50nm。上述步骤304中所述淀积的介质为SiO2，步骤306中所述腐蚀在SOI衬底的顶层硅上淀积的介质采用氢氟酸缓冲液HF+NH4F+H2O在常温下腐蚀；上述步骤304中所述淀积的介质为Si3N4薄膜，步骤306中所述腐蚀在SOI衬底的顶层硅上淀积的介质采用H3PO4在170℃腐蚀。与步骤304对应的工艺流程如图9所示，图9为在SOI衬底的顶层硅上淀积介质的示意图。
上述步骤305中所述涂敷的光学抗蚀剂可以为AZ9912、AZ9918或AZ5214。与步骤305所述涂敷的光学抗蚀剂对应的工艺流程如图10所示，图10为在淀积的介质上涂敷光学抗蚀剂的示意图。与步骤305所述对涂敷的光学抗蚀剂进行光刻掩模曝光，并显影去除源、漏和侧栅正上方的光学抗蚀剂对应的工艺流程如图11所示，图11为对涂敷的光学抗蚀剂进行光刻掩模曝光显影的示意图。
与步骤306所述工艺流程如图12所示，图12为对顶层硅上淀积的介质进行腐蚀的示意图。
上述步骤307中所述沉积金属电极材料的方法为蒸发或溅射，所述金属电极材料为Al—1％Si或Ti/TiN/Al-1％Si/TiN，其中Al-Si层厚度为1μm。与步骤307所述工艺流程如图13所示，图13为沉积金属电极材料的示意图。
与步骤308所述工艺流程如图14所示，图14为剥离、退火及形成电极的示意图。所述对剥离后剩余的金属电极材料进行退火处理的条件为：在400℃的N2中退火处理5分钟，然后在400℃的N2/H2混合气体中退火20分钟，最后在400℃的N2中退火5分钟；或者所述对剥离后剩余的部分进行退火处理的条件为：在400℃的N2中退火处理30分钟。
基于图3所述的制作硅基平面侧栅单电子晶体管总体技术方案的实现流程图，以下结合具体的实施例对本发明制作硅基平面侧栅单电子晶体管的方法进一步详细说明。
实施例一
本实施例采用p型、(111)晶向的SOI衬底、SAL601化学放大负性电子抗蚀剂、SiO2介质、AZ5214光学反转抗蚀剂、ICP刻蚀方法，所述SOI衬底从下到上依次由硅基底1、375nm厚的埋氧层2和120nm厚的顶层硅3三层构成，下面结合附图进一步说明本发明的详细工艺方法和步骤。
如图15所示，图15为依照本发明实施例在SOI衬底的顶层硅上进行离子注入和快速退火的示意图。
本实施例对所述p型、(111)晶向的SOI衬底的顶层硅3注入P31+离子，注入能量为20keV，注入剂量为1×1015cm-2，然后在N2气氛中，在1200℃下快速退火15秒。
如图16所示，图16为依照本发明实施例在SOI衬底的顶层硅上涂敷电子抗蚀剂的示意图。
本实施例在SOI衬底的顶层硅3上涂敷1∶1稀释的SAL601负性化学放大电子抗蚀剂4，涂敷转速为5000rpm，并采用热板在120℃下前烘3分钟。
如图17所示，图17为依照本发明实施例对涂敷的电子抗蚀剂进行电子束直写曝光的示意图。
本实施例采用电子束直写曝光、后烘、显影在电子抗蚀剂4中形成单电子晶体管图形的源5、漏6、库仑岛7、连接库仑岛与源和漏的缩颈8、侧栅9。电子束曝光采用加速电压为50KeV、电子束流为150pA、曝光剂量为21至30μC/cm2的电子束光刻系统。后烘条件为120℃、3分钟，即采用热板在120℃下烘烤3分钟。采用MF CD-26显影液在室温下显影6至10分钟，用去离子水在室温下定影20秒。
如图18所示，图18为依照本发明实施例利用电子抗蚀剂为掩模刻蚀SOI衬底顶层硅，并对刻蚀形成的单电子晶体管图形进行高温干氧氧化处理的示意图。
本实施例利用SAL601电子抗蚀剂图形5、6、7、8、9作为掩模采用高密度电感耦合等离子体(ICP)刻蚀方法刻蚀SOI衬底的顶层硅3，从而在顶层硅3中形成单电子晶体管图形的源10、漏11、岛12、缩颈13、侧栅14。ICP刻蚀采用CHF3气体或CHF3/N2混合气体，CHF3流量为60sccm，在400W射频功率下刻蚀1.5分钟。接着采用湿法去胶法(用#3号清洗液即浓H2SO4+H2O2煮胶)去除电子抗蚀剂掩模5、6、7、8、9。然后采用高温干氧氧化，使硅岛12和缩颈13的尺寸进一步缩小，形成最终的库仑岛和隧道结。氧化温度为800至1200℃，氧化后库仑岛的直径小于50nm，构成隧道结的缩颈的宽度小于5nm，侧栅与岛的间隔为20至100nm。
如图19所示，图19为依照本发明实施例在SOI衬底的顶层硅上淀积介质的示意图。本实施例采用PECVD或LPCVD方法淀积50nm厚的SiO2介质15。
如图20所示，图20为依照本发明实施例在淀积的介质上涂敷光学抗蚀剂的示意图。本实施例在淀积的介质上涂敷AZ5214光学反转抗蚀剂16，涂敷转速为3000rpm，抗蚀剂厚度为1.5μm，然后采用热板在100℃下前烘100秒。
如图21所示，图21为依照本发明实施例对涂敷的光学抗蚀剂进行光刻掩模曝光显影的示意图。本实施例对AZ5214光学抗蚀剂16进行30秒的光刻机掩模曝光，然后用热板在115℃下烘烤70秒，接着泛曝60秒，最后显影50秒。通过显影，去除掉源区10、漏区11、栅区14正上方的光学抗蚀剂16。
如图22所示，图22为依照本发明实施例对顶层硅上淀积的介质进行腐蚀的示意图。本实施例利用显影后的光学抗蚀剂16作为掩模，采用氢氟酸缓冲液湿法腐蚀SiO2介质，露出源区10、漏区11、栅区14。
如图23所示，图23为依照本发明实施例沉积金属电极材料的示意图。本实施例蒸发1μm厚的Al电极材料17、18、19、20，Al膜的厚度低于AZ5214抗蚀剂16的厚度，Al膜并不连续，一部分Al沉积于光学抗蚀剂掩模16之上，即17；另一部分Al沉积于源区10、漏区11、栅区12之上，分别形成源电极18、漏电极19、栅电极20。
如图24所示，图24为依照本发明实施例剥离、退火及形成电极的示意图。本实施例采用丙酮超声剥离AZ5214抗蚀剂掩模16及其上方的金属17，然后在400℃下在N2中退火30分钟，在顶层硅与金属材料之间形成欧姆接触，完成单电子晶体管的制备。
如图25所示，图25为依照本发明实施例制作硅基单电子晶体管在腐蚀后的实物扫描电子显微镜(SEM)照片。图中左右白色部分为源电极(18)、漏电极(19)，上下白色部分为侧栅电极(20)；电极下面的四部分黑色图形为相应的顶层硅源区(10)、漏区(11)、侧栅区(14)；顶层硅下面的灰色背底部分为SOI衬底的埋氧层(2)。
如图26所示，图26为依照本发明实施例在ICP刻蚀后单电子晶体管核心部分的实物SEM照片。图中黑色背底为SOI衬底的埋氧层(2)；灰色部分对应于SOI衬底的顶层硅层(3)，其中最中间的的圆点为未氧化的库仑岛(12)，左右两边稍大的图形为源区(10)和漏区(11)，源区或漏区与岛相连的部分即为未氧化的缩颈(13)，上下两块稍大的图形为侧栅区(14)。
以上所述的具体实施例，对本发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施例而已，并不用于限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
Claims (28)
1、一种硅基平面侧栅单电子晶体管，其特征在于，该单电子晶体管包括：
库仑岛，位于库仑岛两侧的源和漏，连接库仑岛与源和漏的两个隧道结，位于库仑岛两侧且垂直于源和漏所在方向上的两个侧栅，源上沉积的源电极，漏上沉积的漏电极，以及侧栅上沉积的栅电极。
2、根据权利要求1所述的硅基平面侧栅单电子晶体管，其特征在于，所述库仑岛、源、漏、隧道结和侧栅由SOI衬底的顶层硅制作而成。
3、根据权利要求2所述的硅基平面侧栅单电子晶体管，其特征在于，所述SOI衬底包括：
硅基底，用于支撑整个单电子晶体管；
埋氧层，用于绝缘隔离单电子晶体管与SOI衬底的硅基底；
顶层硅，用于制作构成单电子晶体管的库仑岛、源、漏、隧道结和侧栅。
4、根据权利要求2所述的硅基平面侧栅单电子晶体管，其特征在于，所述SOI衬底埋氧层的厚度为375nm，所述SOI衬底顶层硅的厚度为120nm。
5、一种硅基平面侧栅单电子晶体管的制作方法，其特征在于，该方法包括：
A、在SOI衬底的顶层硅上涂敷电子抗蚀剂，采用电子束直写曝光及显影在电子抗蚀剂中形成由源、漏、库仑岛、隧道结和侧栅构成的单电子晶体管图形；
B、将所述单电子晶体管图形作为掩模，刻蚀SOI衬底的顶层硅，在SOI衬底的顶层硅中形成单电子晶体管图形；
C、对顶层硅中形成的单电子晶体管图形进行高温干氧氧化，缩小单电子晶体管图形中的库仑岛和隧道结；
D、在SOI衬底的顶层硅上淀积介质；
E、在淀积的介质上涂敷光学抗蚀剂，对涂敷的光学抗蚀剂进行光刻掩模曝光，并显影去除源、漏和侧栅正上方的光学抗蚀剂；
F、腐蚀在SOI衬底的顶层硅上淀积的介质，露出源、漏和侧栅；
G、在露出的源、漏、侧栅及未去除的光学抗蚀剂上沉积一层厚度小于光学抗蚀剂厚度的金属电极材料；
H、将光学抗蚀剂及其上方沉积的金属电极材料从淀积的介质上剥离，对剥离后剩余的金属电极材料进行退火处理，形成电极。
6、根据权利要求5所述的硅基平面侧栅单电子晶体管的制作方法，其特征在于，所述步骤A之前进一步包括：对SOI衬底的顶层硅进行离子注入及快速退火。
7、根据权利要求6所述的硅基平面侧栅单电子晶体管的制作方法，其特征在于，所述对SOI衬底的顶层硅进行离子注入及快速退火包括：
向SOI衬底的顶层硅注入P31+离子，注入能量为20keV，注入剂量为1×1015cm-2，然后在N2气氛中，在1200℃下快速退火15秒。
8、根据权利要求5所述的硅基平面侧栅单电子晶体管的制作方法，其特征在于，步骤A中所述在SOI衬底的顶层硅上涂敷电子抗蚀剂包括：
在SOI衬底的顶层硅上用匀胶机涂敷正性电子抗蚀剂或负性电子抗蚀剂。
9、根据权利要求8所述的硅基平面侧栅单电子晶体管的制作方法，其特征在于，所述正性电子抗蚀剂为PMMA或ZEP520；所述负性电子抗蚀剂为SAL601、HSQ或Calixarene。
10、根据权利要求5所述的硅基平面侧栅单电子晶体管的制作方法，其特征在于，步骤A中所述在SOI衬底的顶层硅上涂敷电子抗蚀剂之后进一步包括：对涂敷的电子抗蚀剂进行前烘。
11、根据权利要求10所述的硅基平面侧栅单电子晶体管的制作方法，其特征在于，所述对涂敷的电子抗蚀剂进行前烘包括：
对涂敷的SAL601负性电子抗蚀剂采用热板在120℃下前烘3分钟。
12、根据权利要求5所述的硅基平面侧栅单电子晶体管的制作方法，其特征在于，步骤A中所述采用电子束直写曝光及显影包括：
采用加速电压为50KeV、电子束流为150pA、曝光剂量为21至30μC/cm2的电子束光刻系统，对SAL601负性电子抗蚀剂进行电子束直写曝光，并采用MF CD-26显影液在室温下显影6至10分钟。
13、根据权利要求5所述的硅基平面侧栅单电子晶体管的制作方法，其特征在于，所述在SOI衬底的顶层硅上涂敷电子抗蚀剂为化学放大抗蚀剂SAL601，步骤A中所述采用电子束直写曝光及显影之间进一步包括：
对曝光后的电子抗蚀剂SAL601进行后烘。
14、根据权利要求13所述的硅基平面侧栅单电子晶体管的制作方法，其特征在于，所述对曝光后的电子抗蚀剂SAL601进行后烘包括：
采用热板在120℃下后烘3分钟。
15、根据权利要求5所述的硅基平面侧栅单电子晶体管的制作方法，其特征在于，步骤B中所述刻蚀SOI衬底的顶层硅所采用的刻蚀方法为高密度电感耦合等离子ICP刻蚀、反应离子刻蚀RIE或电子回旋共振ECR刻蚀，采用的气体为CCl4、BCl3、CHF3、SF6或CF2Cl2；
步骤B中所述的单电子晶体管图形的库仑岛的直径小于50nm，构成隧道结的缩颈的宽度小于5nm，侧栅与库仑岛的间隔为20至100nm。
16、根据权利要求15所述的硅基平面侧栅单电子晶体管的制作方法，其特征在于，所述刻蚀SOI衬底的顶层硅所采用的刻蚀方法为ICP刻蚀，所述ICP刻蚀采用CHF3气体或CHF3/N2混合气体，CHF3气体的流量为60sccm，在400W射频功率下刻蚀1.5分钟。
17、根据权利要求5所述的硅基平面侧栅单电子晶体管的制作方法，其特征在于，所述步骤B与步骤C之间进一步包括：
采用干法氧等离子体RIE去胶、湿法去胶或专用去胶液去胶方法，去除刻蚀后单电子晶体管图形上残留的电子抗蚀剂。
18、根据权利要求17所述的方法，其特征在于，所述湿法去胶为采用浓H2SO4+H2O2煮胶。
19、根据权利要求5所述的硅基平面侧栅单电子晶体管的制作方法，其特征在于，步骤C中所述高温干氧氧化采用的的氧化温度为800至1200℃。
20、根据权利要求5所述的硅基平面侧栅单电子晶体管的制作方法，其特征在于，步骤D中所述淀积方法为等离子增强化学气相淀积PECVD或低压化学气相淀积LPCVD，所述介质为SiO2或Si3N4薄膜，介质的厚度大于50nm。
21、根据权利要求5所述的硅基平面侧栅单电子晶体管的制作方法，其特征在于，步骤E中所述涂敷的光学抗蚀剂为AZ9912、AZ9918或AZ5214。
22、根据权利要求5所述的硅基平面侧栅单电子晶体管的制作方法，其特征在于，步骤E中所述在淀积的介质上涂敷光学抗蚀剂包括：
在淀积的介质上用匀胶机涂敷厚度为1.5μm的光学抗蚀剂。
23、根据权利要求5所述的硅基平面侧栅单电子晶体管的制作方法，其特征在于，步骤E中所述在淀积的介质上涂敷光学抗蚀剂后进一步包括：
采用热板在100℃下前烘100秒。
24、根据权利要求5所述的硅基平面侧栅单电子晶体管的制作方法，其特征在于，所述光学抗蚀剂为AZ5214，步骤E中所述对涂敷的光学抗蚀剂进行光刻掩模曝光，并显影去除源、漏和侧栅正上方的光学抗蚀剂包括：
对光学抗蚀剂AZ5214进行30秒的光刻机掩模曝光，然后用热板在115℃下烘烤70秒，接着泛曝60秒，最后显影50秒，去除源、漏和侧栅正上方的光学抗蚀剂AZ5214。
25、根据权利要求5所述的硅基平面侧栅单电子晶体管的制作方法，其特征在于，步骤D中所述淀积的介质为SiO2，步骤F中所述腐蚀在SOI衬底的顶层硅上淀积的介质采用氢氟酸缓冲液HF+NH4F+H2O在常温下腐蚀；
步骤D中所述淀积的介质为Si3N4薄膜，步骤F中所述腐蚀在SOI衬底的顶层硅上淀积的介质采用H3PO4在170℃腐蚀。
26、根据权利要求5所述的硅基平面侧栅单电子晶体管的制作方法，其特征在于，步骤G中所述沉积金属电极材料的方法为蒸发或溅射。
27、根据权利要求5或26所述的硅基平面侧栅单电子晶体管的制作方法，其特征在于，步骤G中所述金属电极材料为Al-1％Si或Ti/TiN/Al-1％Si/TiN，其中Al-Si层厚度为1μm。
28、根据权利要求5所述的硅基平面侧栅单电子晶体管的制作方法，其特征在于，步骤H中所述将光学抗蚀剂及其上方沉积的金属电极材料从淀积介质上剥离采用丙酮超声进行；
所述对剥离后剩余的部分进行退火处理的条件为：在400℃的N2中退火处理5分钟，然后在400℃的N2/H2混合气体中退火20分钟，最后在400℃的N2中退火5分钟；
或者所述对剥离后剩余的部分进行退火处理的条件为：在400℃的N2中退火处理30分钟。
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