JP2002110989A - 半導体集積回路装置およびその製造方法 - Google Patents
半導体集積回路装置およびその製造方法Info
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Abstract
(57)【要約】 （修正有）
【課題】 ULSIに有用なショットキー・トンネル接合を
利用した電界効果型トランジスタ（ショットキー障壁型
MOS FET ）において、ＯＮ動作時のトンネル抵抗および
ドレイン端の抵抗を小さくする。 【解決手段】 イオン注入によりゲルマニウムをソース
／ドレイン領域に導入して熱アニール処理によりSi・Ge
混晶１９を形成し、その後金属シリサイド化２０を行な
って、ソース／ドレイン端にSi・Ge混晶領域を設ける。
Si・Ge混晶のバンドギャップは、Si単体よりも小さく
て、電子／正孔障壁が縮小されるので、ＯＮ動作時のト
ンネル抵抗及びドレイン端の抵抗が大幅に低減される。
利用した電界効果型トランジスタ（ショットキー障壁型
MOS FET ）において、ＯＮ動作時のトンネル抵抗および
ドレイン端の抵抗を小さくする。 【解決手段】 イオン注入によりゲルマニウムをソース
／ドレイン領域に導入して熱アニール処理によりSi・Ge
混晶１９を形成し、その後金属シリサイド化２０を行な
って、ソース／ドレイン端にSi・Ge混晶領域を設ける。
Si・Ge混晶のバンドギャップは、Si単体よりも小さく
て、電子／正孔障壁が縮小されるので、ＯＮ動作時のト
ンネル抵抗及びドレイン端の抵抗が大幅に低減される。
Description
【０００１】
【発明の属する技術分野】本発明は、超大規模半導体集
積回路（ULSI）に有用な半導体装置とその製造方法に関
するものであり、特にサブミクロントランジスタとして
期待されるショットキー・トンネル接合を利用した電界
効果型トランジスタ（以後、ショットキー障壁型MOS FE
T という）を含む半導体集積回路装置およびその製造方
法に関するものである。
積回路（ULSI）に有用な半導体装置とその製造方法に関
するものであり、特にサブミクロントランジスタとして
期待されるショットキー・トンネル接合を利用した電界
効果型トランジスタ（以後、ショットキー障壁型MOS FE
T という）を含む半導体集積回路装置およびその製造方
法に関するものである。
【０００２】
【従来の技術】現在、シリコンを材料とする集積回路技
術は飛躍的な進歩をとげ、高集積化、高密度化が急速に
進んでおり、すでに256Mb のメモリが商品化され、研究
段階では1Gb のDRAMも作製可能な状況となっている。こ
れらのメモリのほとんどは、MOS FET と呼ばれるトラン
ジスタを使用している。
術は飛躍的な進歩をとげ、高集積化、高密度化が急速に
進んでおり、すでに256Mb のメモリが商品化され、研究
段階では1Gb のDRAMも作製可能な状況となっている。こ
れらのメモリのほとんどは、MOS FET と呼ばれるトラン
ジスタを使用している。
【０００３】図５に、従来のＮチャネル型MOS FET の断
面構造を示す。簡単に説明すると、Ｎチャネル型MOS FE
T は、 P‐のシリコン基板８上に形成されたＰ型のウェ
ル領域７内に作られ、ウェル領域７の上部にゲート絶縁
膜５を介して設けられた N+ゲート電極１と、ゲート電
極１の両側に形成された N+ 拡散層のソース電極２およ
びドレイン電極３で構成される。動作時に印加されるゲ
ート電界によって、ゲート絶縁膜５の直下のN-ソース／
ドレインイクステンション４間のチャネル領域６に流れ
る電流が制御される。
面構造を示す。簡単に説明すると、Ｎチャネル型MOS FE
T は、 P‐のシリコン基板８上に形成されたＰ型のウェ
ル領域７内に作られ、ウェル領域７の上部にゲート絶縁
膜５を介して設けられた N+ゲート電極１と、ゲート電
極１の両側に形成された N+ 拡散層のソース電極２およ
びドレイン電極３で構成される。動作時に印加されるゲ
ート電界によって、ゲート絶縁膜５の直下のN-ソース／
ドレインイクステンション４間のチャネル領域６に流れ
る電流が制御される。
【０００４】このようなメモリの高集積化、高密度化が
急速に進んだ背景には、MOS FET を利用したCMOSプロセ
スにおいて、ムーアの法則と呼ばれる縮小（スケーリン
グ）則が存在していた。ムーアの法則によると、トラン
ジスタ内部の電界強度を一定とした場合、ゲート長を1/
K 倍にすれば、電圧を1/K 倍し、ゲート絶縁膜容量を1/
K 倍すればよく、これまでは、容易に半導体集積回路の
微細化と大容量化を達成することができた。しかしなが
ら、ゲート長がサブミクロン以下である領域において
は、短チャネル効果の存在により、このムーアの法則は
通用しなくなる。特に0.1 μm 以下のゲート長において
は、これまでの P、As、B などのイオン注入を利用した
トランジスタ形成法では、製造が困難になる。
急速に進んだ背景には、MOS FET を利用したCMOSプロセ
スにおいて、ムーアの法則と呼ばれる縮小（スケーリン
グ）則が存在していた。ムーアの法則によると、トラン
ジスタ内部の電界強度を一定とした場合、ゲート長を1/
K 倍にすれば、電圧を1/K 倍し、ゲート絶縁膜容量を1/
K 倍すればよく、これまでは、容易に半導体集積回路の
微細化と大容量化を達成することができた。しかしなが
ら、ゲート長がサブミクロン以下である領域において
は、短チャネル効果の存在により、このムーアの法則は
通用しなくなる。特に0.1 μm 以下のゲート長において
は、これまでの P、As、B などのイオン注入を利用した
トランジスタ形成法では、製造が困難になる。
【０００５】この状況を打破するために、世界中でMOS
FET の短チャネル効果を抑制する努力が続けられてい
る。例えば、分子量の大きいアンチモン及びデカボロン
のイオン注入や固相拡散による極浅のPN接合の形成が挙
げられる。しかし、PN接合は不純物拡散により形成され
るので、10-20nm の超極浅接合を安定して形成すること
は困難である。
FET の短チャネル効果を抑制する努力が続けられてい
る。例えば、分子量の大きいアンチモン及びデカボロン
のイオン注入や固相拡散による極浅のPN接合の形成が挙
げられる。しかし、PN接合は不純物拡散により形成され
るので、10-20nm の超極浅接合を安定して形成すること
は困難である。
【０００６】さらに近年、良好な短チャネル特性を示す
デバイスとして、ソース／ドレインを金属シリサイドで
形成したショットキー障壁型MOS FET が注目されてきて
いる。
デバイスとして、ソース／ドレインを金属シリサイドで
形成したショットキー障壁型MOS FET が注目されてきて
いる。
【０００７】図６は、このショットキー障壁型MOS FET
の構造を示す。シリコン基板14上にBOX 酸化膜13を持つ
SOI (Silicon On InsuIator)構造を有し、その上にショ
ットキー・トンネル接合を利用したMOS FET が作られ
る。シリコン層のチャネル領域15の上部にゲート絶縁膜
10を挟んでゲート電極 9が設けられ、チャネル領域15の
両側には金属シリサイドのソース領域11とドレイン領域
12が設けられている。このトランジスタの特徴として
は、(1) ソース領域11とドレイン領域12が金属であるか
ら、ソース／ドレイン抵抗は低い、(2) SOI (Silicon O
n InsuIator)構造を前提とするから、ソース領域11とド
レイン領域12の寄生容量は小さい、(3) 現在のサリサイ
ドプロセス(SALICIDE ：Self-Aligned Silicide)によっ
て作製可能である、という特徴がある。
の構造を示す。シリコン基板14上にBOX 酸化膜13を持つ
SOI (Silicon On InsuIator)構造を有し、その上にショ
ットキー・トンネル接合を利用したMOS FET が作られ
る。シリコン層のチャネル領域15の上部にゲート絶縁膜
10を挟んでゲート電極 9が設けられ、チャネル領域15の
両側には金属シリサイドのソース領域11とドレイン領域
12が設けられている。このトランジスタの特徴として
は、(1) ソース領域11とドレイン領域12が金属であるか
ら、ソース／ドレイン抵抗は低い、(2) SOI (Silicon O
n InsuIator)構造を前提とするから、ソース領域11とド
レイン領域12の寄生容量は小さい、(3) 現在のサリサイ
ドプロセス(SALICIDE ：Self-Aligned Silicide)によっ
て作製可能である、という特徴がある。
【０００８】図７により、サリサイドプロセスを説明す
る。基板としては、SOl 基板が使用される。まずでSO
l 基板16上にポリシリコンでゲート電極17を形成した
後、でゲートサイドウォール18をシリコン酸化膜堆積
後の枠付けエッチングにより形成し、さらにで金属を
スパッタ法などの手法により堆積した後に、ラピットサ
ーマルアニール(RTA) によりシリサイド反応を金属とシ
リコン間で発生させて、金属シリサイド20を、ソース、
ドレイン及びゲート上部に自己整合的に形成するもので
ある。
る。基板としては、SOl 基板が使用される。まずでSO
l 基板16上にポリシリコンでゲート電極17を形成した
後、でゲートサイドウォール18をシリコン酸化膜堆積
後の枠付けエッチングにより形成し、さらにで金属を
スパッタ法などの手法により堆積した後に、ラピットサ
ーマルアニール(RTA) によりシリサイド反応を金属とシ
リコン間で発生させて、金属シリサイド20を、ソース、
ドレイン及びゲート上部に自己整合的に形成するもので
ある。
【０００９】図８に示すエネルギーバンドプロファイル
により、ショットキー障壁型MOS FET の動作原理につい
て説明する。このトランジスタは、ソースーチャネル間
のトンネル抵抗をゲート電界により制御することを特徴
とする。図８は、ゲート電界の有無とFNトンネル電流
（Fowler−Nordheim電流）の関係を示す。図中の実線は
ゲート電界印加時のエネルギーバンド状態、点線はゲー
ト電界非印加時のエネルギーバンド状態である。ゲート
電界印加時にはトンネル抵抗が小さくなり、電流が流れ
やすくなる。しかしながら、このことはソース／ドレイ
ン端のショットキー接合が抵抗成分となって、トランジ
スタのＯＮ電流を抑制することにもなる。これまでソー
ス／ドレイン領域に使用する金属材料として、PtSi2 や
ErSi2 などの低電子（もしくは正孔）障壁をもつ材料を
用いた例が有る。しかし、やはり低抵抗ソース／ドレイ
ンという特徴を生かすには、TiSi2 や CoSi2 、NiSi2
などの低抵抗シリサイドを使用する必要があるが、これ
らの材料は、電子／正孔障壁が0.6eV と比較的高い。シ
ョットキー障壁型MOS FET において障壁が高いというこ
とは、ＯＦＦ電流の抑制には有効であるが、ＯＮ電流を
向上させるためには不利となる。
により、ショットキー障壁型MOS FET の動作原理につい
て説明する。このトランジスタは、ソースーチャネル間
のトンネル抵抗をゲート電界により制御することを特徴
とする。図８は、ゲート電界の有無とFNトンネル電流
（Fowler−Nordheim電流）の関係を示す。図中の実線は
ゲート電界印加時のエネルギーバンド状態、点線はゲー
ト電界非印加時のエネルギーバンド状態である。ゲート
電界印加時にはトンネル抵抗が小さくなり、電流が流れ
やすくなる。しかしながら、このことはソース／ドレイ
ン端のショットキー接合が抵抗成分となって、トランジ
スタのＯＮ電流を抑制することにもなる。これまでソー
ス／ドレイン領域に使用する金属材料として、PtSi2 や
ErSi2 などの低電子（もしくは正孔）障壁をもつ材料を
用いた例が有る。しかし、やはり低抵抗ソース／ドレイ
ンという特徴を生かすには、TiSi2 や CoSi2 、NiSi2
などの低抵抗シリサイドを使用する必要があるが、これ
らの材料は、電子／正孔障壁が0.6eV と比較的高い。シ
ョットキー障壁型MOS FET において障壁が高いというこ
とは、ＯＦＦ電流の抑制には有効であるが、ＯＮ電流を
向上させるためには不利となる。
【００１０】
【発明が解決しようとする課題】本発明の課題は、ショ
ットキー障壁型MOS FET において、ＯＮ動作時のトンネ
ル抵抗およびドレイン端の抵抗を小さくすることであ
る。
ットキー障壁型MOS FET において、ＯＮ動作時のトンネ
ル抵抗およびドレイン端の抵抗を小さくすることであ
る。
【００１１】
【課題を解決するための手段】本発明は、イオン注入に
よりゲルマニウムをソース／ドレイン領域に導入して、
ソース／ドレイン端にSi・Ge混晶を形成することによ
り、この課題の解決を図るものである。Si・Geのバンド
ギャップは、Si単体よりも小さくて電子／正孔障壁を減
少させるから、ＯＮ動作時のトンネル抵抗及びドレイン
端の抵抗を大幅に減らすことができる。
よりゲルマニウムをソース／ドレイン領域に導入して、
ソース／ドレイン端にSi・Ge混晶を形成することによ
り、この課題の解決を図るものである。Si・Geのバンド
ギャップは、Si単体よりも小さくて電子／正孔障壁を減
少させるから、ＯＮ動作時のトンネル抵抗及びドレイン
端の抵抗を大幅に減らすことができる。
【００１２】図１に、本発明のショットキー障壁型MOS
FET の製造方法の概要を示す。図示の例では、ダマシン
プロセスは用いられていない。また基板としては、SOl
基板が使用される。
FET の製造方法の概要を示す。図示の例では、ダマシン
プロセスは用いられていない。また基板としては、SOl
基板が使用される。
【００１３】まずで、SOl 基板16上にポリシリコンで
ゲート電極17を形成する。
ゲート電極17を形成する。
【００１４】では、ソース／ドレイン領域にゲルマニ
ュウム（Ge）を所定量イオン注入し、さらにアニール処
理によりSi・Ge混晶領域19を形成する。その後、ポリシ
リコンのゲート電極17の側壁にゲートサイドウォール18
をシリコン酸化膜堆積後の枠付けエッチング等により形
成する。
ュウム（Ge）を所定量イオン注入し、さらにアニール処
理によりSi・Ge混晶領域19を形成する。その後、ポリシ
リコンのゲート電極17の側壁にゲートサイドウォール18
をシリコン酸化膜堆積後の枠付けエッチング等により形
成する。
【００１５】では、金属をスパッタ法などの手法によ
り堆積した後に、ラピットサーマルアニール(RTA) によ
り金属とシリコン間でシリサイド反応を発生させて、金
属シリサイド20を、ソース、ドレイン及びゲート上部に
自己整合的に形成する。これにより、ソース／ドレイン
領域のゲート側の端部には、先に形成されたSi・Ge混晶
領域19の部分が残される。
り堆積した後に、ラピットサーマルアニール(RTA) によ
り金属とシリコン間でシリサイド反応を発生させて、金
属シリサイド20を、ソース、ドレイン及びゲート上部に
自己整合的に形成する。これにより、ソース／ドレイン
領域のゲート側の端部には、先に形成されたSi・Ge混晶
領域19の部分が残される。
【００１６】
【作用】図３により、本発明に基づくエネルギーバンド
プロファイルの変化について説明する。本発明はイオン
注入技術を用いてゲルマニウムをソース／ドレイン領域
に導入していることから、ゲルマニウムの注入量を変え
ることにより、チャネル領域のバンドギャップを選択的
に変化させることが可能であり、ソース／ドレイン端の
電子（正孔）障壁のみを縮めるのに有効である。ソース
端の電子（正孔）障壁を縮めると、ＯＮ電流が増加する
理由は次の通りである。
プロファイルの変化について説明する。本発明はイオン
注入技術を用いてゲルマニウムをソース／ドレイン領域
に導入していることから、ゲルマニウムの注入量を変え
ることにより、チャネル領域のバンドギャップを選択的
に変化させることが可能であり、ソース／ドレイン端の
電子（正孔）障壁のみを縮めるのに有効である。ソース
端の電子（正孔）障壁を縮めると、ＯＮ電流が増加する
理由は次の通りである。
【００１７】ショットキー障壁型トランジスタは、ゲー
ト電界によりソース端の電子（正孔）障壁をコントロー
ルすることで、その障壁を通過するトンネル電流を制御
することが特徴となっている。そのトンネル電流は、三
角ポテンシャル障壁を通過するトンネル電流であるFowl
er−Nordheim電流に代表できる。Fowler−Nordheim電流
の定式は、簡単には、次の〔数１〕に示す式で表わされ
る。
ト電界によりソース端の電子（正孔）障壁をコントロー
ルすることで、その障壁を通過するトンネル電流を制御
することが特徴となっている。そのトンネル電流は、三
角ポテンシャル障壁を通過するトンネル電流であるFowl
er−Nordheim電流に代表できる。Fowler−Nordheim電流
の定式は、簡単には、次の〔数１〕に示す式で表わされ
る。
【００１８】
【数１】
【００１９】上式から、φb を低下させることでトンネ
ル電流が指数的に増加することが知れる。また、ＯＮ状
態に於けるドレイン端には電子障壁は存在しないが、ド
レイン端の階段状ポテンシャルによる量子力学的反射が
起こり得る。図４により、これを説明する。図４は、電
子がポテンシャルの高い所から低い所に移動する様子を
示す。このとき、電子がポテンシャル段差を通過もしく
は反射する確率（これらをＴおよびＲで代表する）は次
の〔数２〕の式で表される。
ル電流が指数的に増加することが知れる。また、ＯＮ状
態に於けるドレイン端には電子障壁は存在しないが、ド
レイン端の階段状ポテンシャルによる量子力学的反射が
起こり得る。図４により、これを説明する。図４は、電
子がポテンシャルの高い所から低い所に移動する様子を
示す。このとき、電子がポテンシャル段差を通過もしく
は反射する確率（これらをＴおよびＲで代表する）は次
の〔数２〕の式で表される。
【００２０】
【数２】
【００２１】上式より、低エネルギーの電子に関して
は、領域１と領域２の伝導帯の底のエネルギー差つまり
ショットキー障壁高さが低い方がＴが増加し、Ｒが低下
することがわかる。それゆえ、ドレイン端の障壁高さを
低くすることで、ドレイン端での抵抗成分が少なくな
り、電流が流れやすくなることがわかる。
は、領域１と領域２の伝導帯の底のエネルギー差つまり
ショットキー障壁高さが低い方がＴが増加し、Ｒが低下
することがわかる。それゆえ、ドレイン端の障壁高さを
低くすることで、ドレイン端での抵抗成分が少なくな
り、電流が流れやすくなることがわかる。
【００２２】
【発明の実施の形態】図２により、本発明の１実施の形
態によるダマシンゲートプロセスを用いたショットキー
障壁型MOS FET の製造プロセスを説明する。プロセスの
処理順序は（１）〜（１０）で示される。
態によるダマシンゲートプロセスを用いたショットキー
障壁型MOS FET の製造プロセスを説明する。プロセスの
処理順序は（１）〜（１０）で示される。
【００２３】なお、基板としては、SOI 基板の使用を前
提とし、そのBODY膜厚及びBOX 酸化膜厚は最適化により
任意に決定する。 （１）SOI 基板21上に犠牲ゲート絶縁膜22を熱酸化膜に
て形成した後、ダミーゲートをポリシリコン23とシリコ
ン窒化膜24の二層構造で形成する。しかし、ダミーゲー
トをポリシリコン23のみで形成することもできる。ダミ
ーゲートの高さは、ドライエッチ特性等のプロセスに最
適化された膜厚にて行う。 （２）シリサイド化に先立ち、ゲルマニウム（Ge）をイ
オン注入により打ち込む。注入量としては1.0 ×１０15
／ｃｍ2 以上を注入する。続いて７００℃以上で熱アニ
ール処理を行なう。これにより、Si・Ge混晶領域25が形
成され、ソース／ドレイン端のバンドギャップは縮小す
る。 （３）ダミーゲートのポリシリコン23の部分の側壁に、
熱酸化または枠付けエッチによりゲートサイドウォール
26を形成する。本例ではLDD 構造は採らないことから、
サイドウォールの役目はソース／ドレインのシリサイド
とダミーゲートが接触することを防止することにあり、
10mn以上の厚さの酸化膜がダミーゲート側壁に有れば足
りる。 （４）ソース／ドレインを金属シリサイド27により形成
する。このとき、ソース／ドレインのゲート側端部に
は、Si・Ge混晶領域25' が残される。そのため、金属を
スパッタ法、CVD 法、真空蒸着法のいずれかの方法によ
りソース/ ドレイン領域に成膜し、高温熱処理によりシ
リサイド化を行う。その際の金属シリサイド27の形成温
度は、800 ℃程度まで設定可能であり、ゲート材料に起
因した温度の制約はほとんど存在しない。 （５）カバレッジのよい層間絶縁膜28をシリコン酸化膜
で堆積し、さらに平坦化する。このシリコン酸化膜によ
る層間絶縁膜28の堆積は、CVD 法によってもよいしスパ
ッタ法によってもよい。また、層間絶縁膜28の平坦化
は、CMP もしくはドライエッチを用いて行う。また、従
来のSOG を用いた平坦化プロセスを用いてもよい。 （６）層間絶縁膜28のエッチバックにより、ダミーゲー
トの頭を露出させる。このときダミーゲートの頭のシリ
コン窒化膜24は、エッチストッパーの役目をする。 （７）ダミーゲートのシリコン窒化膜24を除去する。シ
リコン窒化膜24は、熱リン酸(180℃) を用いて除去でき
る。 （８）シリコン窒化膜24を除去した後、ポリシリコン23
を除去する。ポリシリコン23は、TMAH（テトラアンモニ
ウムハイドロオキサイド溶液）などのアルカリ溶液に溶
けるが、CF4 ＋02のケミカルドライエッチを用いて除去
してもよい。さらに犠牲ゲート絶縁膜22を100:1DHFで除
去した後、再酸化して薄膜酸化膜( 〜0.1nm ) を成膜す
る。 （９）その上にTaO5、BST 等の高誘電率材料を堆積し、
高誘電率ゲート絶縁膜29を形成する。 （１０）金属ゲート材料(TiN、Ti、W)等を堆積し、金属
ゲート電極30を形成する。金属ゲート材料は、ダミーゲ
ートが除去された空間にドライエッチバックにて埋め込
まれる。
提とし、そのBODY膜厚及びBOX 酸化膜厚は最適化により
任意に決定する。 （１）SOI 基板21上に犠牲ゲート絶縁膜22を熱酸化膜に
て形成した後、ダミーゲートをポリシリコン23とシリコ
ン窒化膜24の二層構造で形成する。しかし、ダミーゲー
トをポリシリコン23のみで形成することもできる。ダミ
ーゲートの高さは、ドライエッチ特性等のプロセスに最
適化された膜厚にて行う。 （２）シリサイド化に先立ち、ゲルマニウム（Ge）をイ
オン注入により打ち込む。注入量としては1.0 ×１０15
／ｃｍ2 以上を注入する。続いて７００℃以上で熱アニ
ール処理を行なう。これにより、Si・Ge混晶領域25が形
成され、ソース／ドレイン端のバンドギャップは縮小す
る。 （３）ダミーゲートのポリシリコン23の部分の側壁に、
熱酸化または枠付けエッチによりゲートサイドウォール
26を形成する。本例ではLDD 構造は採らないことから、
サイドウォールの役目はソース／ドレインのシリサイド
とダミーゲートが接触することを防止することにあり、
10mn以上の厚さの酸化膜がダミーゲート側壁に有れば足
りる。 （４）ソース／ドレインを金属シリサイド27により形成
する。このとき、ソース／ドレインのゲート側端部に
は、Si・Ge混晶領域25' が残される。そのため、金属を
スパッタ法、CVD 法、真空蒸着法のいずれかの方法によ
りソース/ ドレイン領域に成膜し、高温熱処理によりシ
リサイド化を行う。その際の金属シリサイド27の形成温
度は、800 ℃程度まで設定可能であり、ゲート材料に起
因した温度の制約はほとんど存在しない。 （５）カバレッジのよい層間絶縁膜28をシリコン酸化膜
で堆積し、さらに平坦化する。このシリコン酸化膜によ
る層間絶縁膜28の堆積は、CVD 法によってもよいしスパ
ッタ法によってもよい。また、層間絶縁膜28の平坦化
は、CMP もしくはドライエッチを用いて行う。また、従
来のSOG を用いた平坦化プロセスを用いてもよい。 （６）層間絶縁膜28のエッチバックにより、ダミーゲー
トの頭を露出させる。このときダミーゲートの頭のシリ
コン窒化膜24は、エッチストッパーの役目をする。 （７）ダミーゲートのシリコン窒化膜24を除去する。シ
リコン窒化膜24は、熱リン酸(180℃) を用いて除去でき
る。 （８）シリコン窒化膜24を除去した後、ポリシリコン23
を除去する。ポリシリコン23は、TMAH（テトラアンモニ
ウムハイドロオキサイド溶液）などのアルカリ溶液に溶
けるが、CF4 ＋02のケミカルドライエッチを用いて除去
してもよい。さらに犠牲ゲート絶縁膜22を100:1DHFで除
去した後、再酸化して薄膜酸化膜( 〜0.1nm ) を成膜す
る。 （９）その上にTaO5、BST 等の高誘電率材料を堆積し、
高誘電率ゲート絶縁膜29を形成する。 （１０）金属ゲート材料(TiN、Ti、W)等を堆積し、金属
ゲート電極30を形成する。金属ゲート材料は、ダミーゲ
ートが除去された空間にドライエッチバックにて埋め込
まれる。
【００２４】
【発明の効果】本発明により、短チャネル特性に優れた
ショットキー障壁型MOS FET で問題になっていたソース
／ドレイン端の抵抗を大幅に低減させて、トランジスタ
能力を高めることが可能になり、トランジスタのＯＮ特
性の向上により、超高集積度な高速ＬＳＩを構築するこ
とが可能になり、ひいてはこれを用いた電子機器の性能
を飛躍的に向上させることが可能になる。
ショットキー障壁型MOS FET で問題になっていたソース
／ドレイン端の抵抗を大幅に低減させて、トランジスタ
能力を高めることが可能になり、トランジスタのＯＮ特
性の向上により、超高集積度な高速ＬＳＩを構築するこ
とが可能になり、ひいてはこれを用いた電子機器の性能
を飛躍的に向上させることが可能になる。
【図１】本発明によるショットキー障壁型MOS FET の製
造方法の説明図である。
造方法の説明図である。
【図２】本発明の１実施の形態によるダマシンゲート構
造を用いたショットキー障壁型MOS FET の製造プロセス
の説明図である。
造を用いたショットキー障壁型MOS FET の製造プロセス
の説明図である。
【図３】本発明に基づくショットキー障壁型MOS FET の
エネルギーバンドプロファイルの変化の説明図である。
エネルギーバンドプロファイルの変化の説明図である。
【図４】ショットキー障壁型MOS FET の断面構造図であ
る。
る。
【図５】従来のMOS FET の断面構造図である。
【図６】従来のショットキー障壁型MOS FET の断面構造
図である。
図である。
【図７】ダマシンゲートプロセスの説明図である。
【図８】従来のショットキー障壁型MOS FET のエネルギ
ーバンドプロファイルの変化の説明図である。
ーバンドプロファイルの変化の説明図である。
1 ：ゲート電極 2 ：ソース電極 3 ：ドレイン電極 4 ：ソース/ ドレインイクステンション 5 ：ゲート絶縁膜 6 ：チャネル領域 7 ：ウエル領域 8 ：シリコン基板 ９：ゲート電極 10：ゲート絶縁膜 11：ソース領域( 金属) 12：ドレイン領域( 金属) 13：BOX 酸化膜(SOI構造) 14：シリコン基板(SOI構造) 15：チャネル領域( 半導体) 16：SOI 基板 17：ポリシリコンゲート電極 18：ゲートサイドウォール 19：Si・Ge混晶領域 20：金属シリサイド 21：SOI 基板 22：犠牲ゲート絶縁膜 23：ポリシリコン（ダミーゲート） 24：シリコン窒化膜（ダミーゲート） 25：Si・Ge混晶領域（イオン注入） 25' ：Si・Ge混晶領域 26：ゲートサイドウォール 27：金属シリサイド（ソース／ドレイン領域） 28：層間絶縁膜 29：高誘電率ゲート絶縁膜 30：金属ゲート電極
フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/336 Ｈ０１Ｌ 29/78 ３０１Ｇ ６１６Ｊ ６１７Ｊ Ｆターム(参考） 4M104 AA09 BB14 BB18 BB30 CC03 DD34 DD37 DD43 DD65 DD80 DD82 DD84 DD88 DD91 EE14 EE16 FF40 GG09 HH20 5F040 DA22 DC01 EC04 ED03 EF09 EH02 EH10 FA02 FA05 FC15 FC19 5F110 AA03 AA04 BB03 CC01 DD05 DD13 EE01 EE04 EE05 EE09 EE14 EE32 EE50 FF01 GG02 GG12 HJ02 HJ04 HJ13 HK05 HK08 HK39 HK40 NN02 NN23 NN34 NN35 QQ04 QQ10 QQ11 QQ19
Claims (10)
- 【請求項１】 基板上のシリコン層に形成された金属シ
リサイドのソース領域およびドレイン領域と、ソース領
域とドレイン領域に挟まれたチャネル領域と、チャネル
領域の上にゲート絶縁膜を介して設けられたゲート電極
とを備え、 上記ソース領域とドレイン領域の側端部にシリコン・ゲ
ルマニュウム混晶領域を設けたことを特徴とするショッ
トキー・トンネル接合を利用した電界効果型トランジス
タを含む半導体集積回路装置。 - 【請求項２】 ゲート絶縁膜およびゲート電極は、ダマ
シンゲート構造を有することを特徴とする請求項１に記
載のショットキー・トンネル接合を利用した電界効果型
トランジスタを含む半導体集積回路装置。 - 【請求項３】 シリコン層は、SOI 基板上に形成された
ものであることを特徴とする請求項１または２に記載の
ショットキー・トンネル接合を利用した電界効果型トラ
ンジスタを含む半導体集積回路装置。 - 【請求項４】 ショットキー・トンネル接合を利用した
電界効果型トランジスタの製造方法において、基板上の
シリコン層にゲルマニュウムをイオン注入し、熱アニー
ル処理によりシリコン・ゲルマニュウム混晶のソース領
域およびドレイン領域を形成した後、ソース領域および
ドレイン領域の端部にシリコン・ゲルマニュウム混晶領
域が残るように金属シリサイド化を行なうことを特徴と
するショットキー・トンネル接合を利用した電界効果型
トランジスタを含む半導体集積回路装置の製造方法。 - 【請求項５】 ゲルマニュウムのイオン注入は、ゲート
電極のサイドウォール形成に先立って行なうことを特徴
とする請求項４に記載のショットキー・トンネル接合を
利用した電界効果型トランジスタを含む半導体集積回路
装置の製造方法。 - 【請求項６】 シリコン層へのゲルマニュウムのイオン
注入量は、1.0 ×１０15／ｃｍ2 以上であることを特徴
とする請求項４に記載のショットキー・トンネル接合を
利用した電界効果型トランジスを含む半導体集積回路装
置の製造方法。 - 【請求項７】 熱アニール処理は、700 ℃以上で行なわ
れることを特徴とする請求項４に記載のショットキー・
トンネル接合を利用した電界効果型トランジスを含む半
導体集積回路装置の製造方法。 - 【請求項８】 ゲート絶縁膜およびゲート電極をダマシ
ンゲートプロセスにより形成することを特徴とする請求
項４に記載のショットキー・トンネル接合を利用した電
界効果型トランジスを含む半導体集積回路装置の製造方
法。 - 【請求項９】 ダマシンゲートプロセスにおいてダミー
ゲートにサイドウォールを形成するのに先立ち、ソース
領域とドレイン領域にシリコン・ゲルマニュウム混晶を
形成することを特徴とする請求項８に記載のショットキ
ー・トンネル接合を利用した電界効果型トランジスを含
む半導体集積回路装置の製造方法。 - 【請求項１０】 基板は、SOI 基板であることを特徴と
する請求項４ないし９に記載のショットキー・トンネル
接合を利用した電界効果型トランジスタを含む半導体集
積回路装置の製造方法。
Priority Applications (1)
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|---|---|---|---|
| JP2000293611A JP2002110989A (ja) | 2000-09-27 | 2000-09-27 | 半導体集積回路装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000293611A JP2002110989A (ja) | 2000-09-27 | 2000-09-27 | 半導体集積回路装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002110989A true JP2002110989A (ja) | 2002-04-12 |
Family
ID=18776372
Family Applications (1)
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|---|---|---|---|
| JP2000293611A Pending JP2002110989A (ja) | 2000-09-27 | 2000-09-27 | 半導体集積回路装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002110989A (ja) |
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- 2000-09-27 JP JP2000293611A patent/JP2002110989A/ja active Pending
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