JPH0590541A - Sramメモリーセル - Google Patents
SramメモリーセルInfo
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- JPH0590541A JPH0590541A JP4061572A JP6157292A JPH0590541A JP H0590541 A JPH0590541 A JP H0590541A JP 4061572 A JP4061572 A JP 4061572A JP 6157292 A JP6157292 A JP 6157292A JP H0590541 A JPH0590541 A JP H0590541A
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/412—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using field-effect transistors only
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
- H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【目的】 メモリーセルの占有面積を減少させ、セル内
の相互連結を簡易化する。 【構成】 コンパクトSRAMメモリーセルは、縦軸に
沿って縦方向にオフセットすると共に、互いに入り込ん
だトランジスタゲートを有する2インバータ150,1
55を使用して、一方のインバータのゲート電極が縦軸
に垂直に延びて他方のインバータの出力ノードに接続す
る。隣接セル50,60は横縁部を介して180°回転
して、さらに縦縁部を介して反射させることにより重な
る。
の相互連結を簡易化する。 【構成】 コンパクトSRAMメモリーセルは、縦軸に
沿って縦方向にオフセットすると共に、互いに入り込ん
だトランジスタゲートを有する2インバータ150,1
55を使用して、一方のインバータのゲート電極が縦軸
に垂直に延びて他方のインバータの出力ノードに接続す
る。隣接セル50,60は横縁部を介して180°回転
して、さらに縦縁部を介して反射させることにより重な
る。
Description
【0001】
【産業上の利用分野】本発明は、集積回路プロセス(集
積回路の能動素子が下部絶縁層上に位置する分離シリコ
ンメサに形成されているシリコン絶縁体(SOI)技術
を使用する)に関わるスタテックランダムアクセスメモ
リー(SRAM)に関する。
積回路の能動素子が下部絶縁層上に位置する分離シリコ
ンメサに形成されているシリコン絶縁体(SOI)技術
を使用する)に関わるスタテックランダムアクセスメモ
リー(SRAM)に関する。
【0002】
【従来の技術】従来、シリコン絶縁体回路とSRAM回
路の製造は技術的に知られており、その回路では、従来
の6トランジスタSRAMメモリーセルは、Pチャンネ
ルとNチャンネルトランジスタを含んでおり、すべての
Nチャンネルトランジスタは、1以上のPウェルメサ上
に形成されており、PチャンネルトランジスタはNウェ
ルメサ上に形成されている。
路の製造は技術的に知られており、その回路では、従来
の6トランジスタSRAMメモリーセルは、Pチャンネ
ルとNチャンネルトランジスタを含んでおり、すべての
Nチャンネルトランジスタは、1以上のPウェルメサ上
に形成されており、PチャンネルトランジスタはNウェ
ルメサ上に形成されている。
【0003】図1には、標準の6トランジスタSRAM
セルの概略図が示されているが、その図において水平方
向に走るワードライン105は、2つのパストランジス
タ142,144、即ち本実施例では説明的にNチャン
ネルトランジスタを制御しており、メモリーセルの内側
またはラッチ部分をビットライン110とビットバーラ
イン115に接続する。SRAMセルの働きはよく知ら
れている。
セルの概略図が示されているが、その図において水平方
向に走るワードライン105は、2つのパストランジス
タ142,144、即ち本実施例では説明的にNチャン
ネルトランジスタを制御しており、メモリーセルの内側
またはラッチ部分をビットライン110とビットバーラ
イン115に接続する。SRAMセルの働きはよく知ら
れている。
【0004】そのSRAMセルは、正電圧と接地間を接
続するPチャンネルトランジスタ151とNチャンネル
トランジスタ153から構成された2つの交差接続イン
バータ150から構成されており、中間出力ノードとP
チャンネルトランジスタ156とNチャンネルトランジ
スタ158から構成された第2のインバータ155を有
する。2つの交差接続ノードは、「ビット」パストラン
ジスタ142をインバータ150の共通ノードとインバ
ータ155のゲートノードに接続するノード123であ
る。他の共通ノードは、「ビットバー」トランジスタ1
44をインバータ155の共通ノードとインバータ15
0のゲートノードとに接続する符号125である。ビッ
トとビットバーの用語は、パストランジスタが接続する
ペアのビットラインに対する従来の表示を引用してい
る。
続するPチャンネルトランジスタ151とNチャンネル
トランジスタ153から構成された2つの交差接続イン
バータ150から構成されており、中間出力ノードとP
チャンネルトランジスタ156とNチャンネルトランジ
スタ158から構成された第2のインバータ155を有
する。2つの交差接続ノードは、「ビット」パストラン
ジスタ142をインバータ150の共通ノードとインバ
ータ155のゲートノードに接続するノード123であ
る。他の共通ノードは、「ビットバー」トランジスタ1
44をインバータ155の共通ノードとインバータ15
0のゲートノードとに接続する符号125である。ビッ
トとビットバーの用語は、パストランジスタが接続する
ペアのビットラインに対する従来の表示を引用してい
る。
【0005】先のSOI SRAM回路に使用する先行
技術レイアウトは、図2に示されている。その図では、
メサ123,134はそれぞれすべてのNチャンネルト
ランジスタを含んでおり、N1とN4は図の上縁部にあ
り、N2とN3は底部にある。2つのPチャンネルメサ
はPチャンネルトランジスタを含んでいる。2つの交差
接続ノードは、同じ符号123,125により説明され
ている。そのノードは接続部分に対して符号123で、
補助部分に対して符号123−1,123−2で表示さ
れる。同じ表示はノード125に対して使用される。こ
のアプローチは過去にも使用されてきたが、同じ極性の
トランジスタがメサにあるので、トランジスタを形成す
るために使用された添加物から妨害を受ける問題がない
という明かな利点を示している。特に、パストランジス
タN1と第1のN2トランジスタは共通の電気ノード1
23を共有しているので、同一メサにノードを形成する
のに便利である。
技術レイアウトは、図2に示されている。その図では、
メサ123,134はそれぞれすべてのNチャンネルト
ランジスタを含んでおり、N1とN4は図の上縁部にあ
り、N2とN3は底部にある。2つのPチャンネルメサ
はPチャンネルトランジスタを含んでいる。2つの交差
接続ノードは、同じ符号123,125により説明され
ている。そのノードは接続部分に対して符号123で、
補助部分に対して符号123−1,123−2で表示さ
れる。同じ表示はノード125に対して使用される。こ
のアプローチは過去にも使用されてきたが、同じ極性の
トランジスタがメサにあるので、トランジスタを形成す
るために使用された添加物から妨害を受ける問題がない
という明かな利点を示している。特に、パストランジス
タN1と第1のN2トランジスタは共通の電気ノード1
23を共有しているので、同一メサにノードを形成する
のに便利である。
【0006】ノード125,123の接続点は交差しな
ければいけないという不利益があるので、信頼性はその
ような交点を取り除いた場合よりも低くなる。ライン1
23−1、即ちトランジスタN2,P1のポリゲートか
ら、ライン123−2、即ちトランジスタN1,N2の
ポリゲート間の接続点の間で、ライン123の中央部分
はライン125を交差しなければならない。従来は、第
1のレベル金属に行って戻ることによって成し遂げられ
ていたが、交点は不良の源であった。即ち、少ないほど
良いのである。
ければいけないという不利益があるので、信頼性はその
ような交点を取り除いた場合よりも低くなる。ライン1
23−1、即ちトランジスタN2,P1のポリゲートか
ら、ライン123−2、即ちトランジスタN1,N2の
ポリゲート間の接続点の間で、ライン123の中央部分
はライン125を交差しなければならない。従来は、第
1のレベル金属に行って戻ることによって成し遂げられ
ていたが、交点は不良の源であった。即ち、少ないほど
良いのである。
【0007】
【発明が解決しようとする課題】しかし、技術は絶えず
メモリーセルの占有面積の減少とセル内の相互連結の簡
易化による信頼性の向上を要求している。
メモリーセルの占有面積の減少とセル内の相互連結の簡
易化による信頼性の向上を要求している。
【0008】そこで、本発明の技術的課題は、メモリー
セルの占有面積を減少させ、セル内の相互連結の簡易化
による信頼性を向上させたSRAMメモリーセルを提供
することである。
セルの占有面積を減少させ、セル内の相互連結の簡易化
による信頼性を向上させたSRAMメモリーセルを提供
することである。
【0009】その他の特徴と利点は、明細書と請求項、
及び本発明の実施例を説明する添付図面から明らかとな
る。
及び本発明の実施例を説明する添付図面から明らかとな
る。
【0010】
【課題を解決するための手段】本発明によれば、絶縁層
の上に位置する1セットのシリコンメサに形成され、電
気的回路を形成するために接続されたNチャンネルとP
チャンネルトランジスタを有し、そのNチャンネルとP
チャンネルトランジスタが前記メサのドープされたシリ
コン領域に位置し、前記Nチャンネルトランジスタは少
なくとも1つのPウェルに分類され、前記Pチャンネル
トランジスタは少なくとも1つのNウェルに分類されて
いるCMOS集積回路において、前記Nウェルの少なく
とも1つがウェルインターフェイスでPウェルに隣接し
て、P−N接合点が前記ウェルインターフェイスで形成
され、電気的電導部材がそのP−N接合点上に位置し
て、そのP−N接合点が前記電気的電導ストラップによ
り短絡されていることを特徴とするCMOS集積回路が
得られる。
の上に位置する1セットのシリコンメサに形成され、電
気的回路を形成するために接続されたNチャンネルとP
チャンネルトランジスタを有し、そのNチャンネルとP
チャンネルトランジスタが前記メサのドープされたシリ
コン領域に位置し、前記Nチャンネルトランジスタは少
なくとも1つのPウェルに分類され、前記Pチャンネル
トランジスタは少なくとも1つのNウェルに分類されて
いるCMOS集積回路において、前記Nウェルの少なく
とも1つがウェルインターフェイスでPウェルに隣接し
て、P−N接合点が前記ウェルインターフェイスで形成
され、電気的電導部材がそのP−N接合点上に位置し
て、そのP−N接合点が前記電気的電導ストラップによ
り短絡されていることを特徴とするCMOS集積回路が
得られる。
【0011】また、本発明によれば、入力ノードと出力
ノードとを有するインバータから構成されると共に、P
ゲートを有してNウェルに形成されたPチャンネルトラ
ンジスタとNゲートとを有してPウェルに形成されたN
チャンネルトランジスタとから構成され、前記Pウェル
は、インバータウェルインターフェイスの前記Nウェル
に隣接して、前記PゲートとNゲートは、前記入力ノー
ドに接続されて、前記出力ノードは、前記インバータウ
ェルインターフェイスに形成されていることを特徴とす
る前記CMOS集積回路が得られる。
ノードとを有するインバータから構成されると共に、P
ゲートを有してNウェルに形成されたPチャンネルトラ
ンジスタとNゲートとを有してPウェルに形成されたN
チャンネルトランジスタとから構成され、前記Pウェル
は、インバータウェルインターフェイスの前記Nウェル
に隣接して、前記PゲートとNゲートは、前記入力ノー
ドに接続されて、前記出力ノードは、前記インバータウ
ェルインターフェイスに形成されていることを特徴とす
る前記CMOS集積回路が得られる。
【0012】また、本発明によれば、Nウェルに形成さ
れた2PチャンネルトランジスタとPウェルに形成され
た2Nチャンネルトランジスタとから構成されると共
に、そのPチャンネルとNチャンネルトランジスタは縦
軸に沿って配置され、前記PウェルとNウェルはその間
にウェルインターフェイスを有し、そのウェルインター
フェイスは前記縦軸と交差して、前記両Pチャンネルト
ランジスタは、正電圧接点と前記ウェルインターフェイ
スとの間に平行に接続されて、前記両Nチャンネルトラ
ンジスタは、前記ウェルインターフェイスと下部電圧接
点との間に直列に接続されて、各Pチャンネルトランジ
スタゲートは、対応するNチャンネルトランジスタゲー
トに接続されて、回路がNORゲートとなり、前記ウェ
ルインターフェイスは、前記PチャンネルとNチャンネ
ルトランジスタにより形成された前記NORゲートの出
力ターミナルを形成していることを特徴とする前記CM
OS集積回路が得られる。
れた2PチャンネルトランジスタとPウェルに形成され
た2Nチャンネルトランジスタとから構成されると共
に、そのPチャンネルとNチャンネルトランジスタは縦
軸に沿って配置され、前記PウェルとNウェルはその間
にウェルインターフェイスを有し、そのウェルインター
フェイスは前記縦軸と交差して、前記両Pチャンネルト
ランジスタは、正電圧接点と前記ウェルインターフェイ
スとの間に平行に接続されて、前記両Nチャンネルトラ
ンジスタは、前記ウェルインターフェイスと下部電圧接
点との間に直列に接続されて、各Pチャンネルトランジ
スタゲートは、対応するNチャンネルトランジスタゲー
トに接続されて、回路がNORゲートとなり、前記ウェ
ルインターフェイスは、前記PチャンネルとNチャンネ
ルトランジスタにより形成された前記NORゲートの出
力ターミナルを形成していることを特徴とする前記CM
OS集積回路が得られる。
【0013】また、本発明によれば、前記ウェルインタ
ーフェイスに隣接する最近接Pチャンネルトランジスタ
は、前記ウェルインターフェイスに隣接する最近接Nチ
ャンネルトランジスタに対応するNチャンネルゲートに
接続されたPチャンネルゲートを有し、前記最近接Pチ
ャンネルトランジスタと前記最近接Nチャンネルトラン
ジスタがインバータを形成していることを特徴とする前
記CMOS集積回路が得られる。
ーフェイスに隣接する最近接Pチャンネルトランジスタ
は、前記ウェルインターフェイスに隣接する最近接Nチ
ャンネルトランジスタに対応するNチャンネルゲートに
接続されたPチャンネルゲートを有し、前記最近接Pチ
ャンネルトランジスタと前記最近接Nチャンネルトラン
ジスタがインバータを形成していることを特徴とする前
記CMOS集積回路が得られる。
【0014】また、本発明によれば、Nウェルに形成し
た2PチャンネルトランジスタとPウェルに形成した2
Nチャンネルトランジスタとを有し、そのPチャンネル
とNチャンネルトランジスタは縦軸に沿って配置され、
前記PウェルとNウェルとは、その間にウェルインター
フェイスを有して、そのウェルインターフェイスは前記
縦軸と交差し、前記両Pチャンネルトランジスタは、正
電圧接点と前記ウェルインターフェイスの間に直列に接
続され、前記両Nチャンネルトランジスタは、前記ウェ
ルインターフェイスと下部電圧接点との間に平行に接続
され、各Pチャンネルトランジスタゲートは、対応する
Nチャンネルトランジスタゲートに接続されて、回路を
NANDゲートとし、前記ウェルインターフェイスは、
前記PチャンネルとNチャンネルトランジスタにより形
成された前記NANDゲートの出力ターミナルを形成す
ることを特徴とする前記CMOS集積回路が得られる。
た2PチャンネルトランジスタとPウェルに形成した2
Nチャンネルトランジスタとを有し、そのPチャンネル
とNチャンネルトランジスタは縦軸に沿って配置され、
前記PウェルとNウェルとは、その間にウェルインター
フェイスを有して、そのウェルインターフェイスは前記
縦軸と交差し、前記両Pチャンネルトランジスタは、正
電圧接点と前記ウェルインターフェイスの間に直列に接
続され、前記両Nチャンネルトランジスタは、前記ウェ
ルインターフェイスと下部電圧接点との間に平行に接続
され、各Pチャンネルトランジスタゲートは、対応する
Nチャンネルトランジスタゲートに接続されて、回路を
NANDゲートとし、前記ウェルインターフェイスは、
前記PチャンネルとNチャンネルトランジスタにより形
成された前記NANDゲートの出力ターミナルを形成す
ることを特徴とする前記CMOS集積回路が得られる。
【0015】また、本発明によれば、前記ウェルインタ
ーフェイスに隣接する最近接Pチャンネルトランジスタ
は、前記ウェルインターフェイスに隣接する最近接Nチ
ャンネルトランジスタの対応するNチャンネルゲートに
接続したPチャンネルゲートを有し、前記最近接Pチャ
ンネルトランジスタと前記最近接Nチャンネルトランジ
スタとがインバータを形成することを特徴とする前記C
MOS集積回路が得られる。
ーフェイスに隣接する最近接Pチャンネルトランジスタ
は、前記ウェルインターフェイスに隣接する最近接Nチ
ャンネルトランジスタの対応するNチャンネルゲートに
接続したPチャンネルゲートを有し、前記最近接Pチャ
ンネルトランジスタと前記最近接Nチャンネルトランジ
スタとがインバータを形成することを特徴とする前記C
MOS集積回路が得られる。
【0016】また、本発明によれば、2交差接続インバ
ータに接続した2パストランジスタと4倫理トランジス
タとから構成され、各々がシリコン基板上のシリコン層
にCMOS技術によって形成された、PゲートとNゲー
トに接続するゲートノードと出力ノードとを有するSR
AMメモリーセルにおいて、該メモリーセルは、セルの
パス側に前記パストランジスタを含むパス部分と、その
パス部分に対向する前記セルの側に位置するセルの論理
部分に前記論理トランジスタを含む論理部分とを有し、
また、そのメモリーセルは、前記パス部分と論理部分を
介してパス縁部から論理縁部まで延びる縦軸を有すると
共に、その縦軸の第1サイドにある第1グループのトラ
ンジスタは、第1グループの前記パストランジスタと第
1グループの前記2交差接続インバータから構成され、
前記縦軸の第2サイドにある第2グループのトランジス
タは、第2グループの前記パストランジスタと第2グル
ープの前記2交差接続インバータから構成され、前記2
交差接続インバータの各々は、Pウェルに形成したNチ
ャンネルトランジスタとNウェルに形成したPチャンネ
ルトランジスタから構成されて、そのNウェルとPウェ
ルは、前記基板上に位置する前記シリコン層の同一イン
バータ領域に形成されると共に、P−N半導体接合点を
含む共通P−Nインターフェイスを有し、さらに、前記
2交差接続インバータの前記PウェルとNウェルの各々
は、P−N接合点ストラップによって前記P−Nインタ
ーフェイスを交差して電気的に接続され、前記P−N半
導体接合点は前記P−N接合点ストラップと接続するこ
とにより電気的に短絡することを特徴とするSRAMメ
モリーセルが得られる。
ータに接続した2パストランジスタと4倫理トランジス
タとから構成され、各々がシリコン基板上のシリコン層
にCMOS技術によって形成された、PゲートとNゲー
トに接続するゲートノードと出力ノードとを有するSR
AMメモリーセルにおいて、該メモリーセルは、セルの
パス側に前記パストランジスタを含むパス部分と、その
パス部分に対向する前記セルの側に位置するセルの論理
部分に前記論理トランジスタを含む論理部分とを有し、
また、そのメモリーセルは、前記パス部分と論理部分を
介してパス縁部から論理縁部まで延びる縦軸を有すると
共に、その縦軸の第1サイドにある第1グループのトラ
ンジスタは、第1グループの前記パストランジスタと第
1グループの前記2交差接続インバータから構成され、
前記縦軸の第2サイドにある第2グループのトランジス
タは、第2グループの前記パストランジスタと第2グル
ープの前記2交差接続インバータから構成され、前記2
交差接続インバータの各々は、Pウェルに形成したNチ
ャンネルトランジスタとNウェルに形成したPチャンネ
ルトランジスタから構成されて、そのNウェルとPウェ
ルは、前記基板上に位置する前記シリコン層の同一イン
バータ領域に形成されると共に、P−N半導体接合点を
含む共通P−Nインターフェイスを有し、さらに、前記
2交差接続インバータの前記PウェルとNウェルの各々
は、P−N接合点ストラップによって前記P−Nインタ
ーフェイスを交差して電気的に接続され、前記P−N半
導体接合点は前記P−N接合点ストラップと接続するこ
とにより電気的に短絡することを特徴とするSRAMメ
モリーセルが得られる。
【0017】また、本発明によれば、前記縦軸の第1サ
イドの前記第1パストランジスタは、その縦軸の第1サ
イドの前記第1インバータ領域にある前記第1インバー
タの前記ゲートノードと、その縦軸の第2サイドの前記
第2インバータの前記出力ノードとに接続され、前記縦
軸の第2サイドの第2パストランジスタは、その縦軸の
第2サイドの前記第2インバータ領域にある前記第2イ
ンバータの前記ゲートノードと、その縦軸の第1サイド
の前記第1インバータの前記出力ノードとに接続され、
前記交差接続インバータの第1と第2Pゲート及び第1
と第2のNゲートとは、その縦軸に沿って異なる場所に
位置するように、前記第1と第2インバータは、その縦
軸に沿って縦方向にオフセットされ、前記第1パストラ
ンジスタを前記第1インバータの前記PゲートとNゲー
トに接続する第1ノードストラップは、前記縦軸に対し
て垂直に延びて前記第2インバータの前記出力ノードに
接続することを特徴とする前記SRAMメモリーセルが
得られる。
イドの前記第1パストランジスタは、その縦軸の第1サ
イドの前記第1インバータ領域にある前記第1インバー
タの前記ゲートノードと、その縦軸の第2サイドの前記
第2インバータの前記出力ノードとに接続され、前記縦
軸の第2サイドの第2パストランジスタは、その縦軸の
第2サイドの前記第2インバータ領域にある前記第2イ
ンバータの前記ゲートノードと、その縦軸の第1サイド
の前記第1インバータの前記出力ノードとに接続され、
前記交差接続インバータの第1と第2Pゲート及び第1
と第2のNゲートとは、その縦軸に沿って異なる場所に
位置するように、前記第1と第2インバータは、その縦
軸に沿って縦方向にオフセットされ、前記第1パストラ
ンジスタを前記第1インバータの前記PゲートとNゲー
トに接続する第1ノードストラップは、前記縦軸に対し
て垂直に延びて前記第2インバータの前記出力ノードに
接続することを特徴とする前記SRAMメモリーセルが
得られる。
【0018】また、本発明によれば、前記第1ノードス
トラップは、前記縦軸に概ね平行な前記第1パストラン
ジスタから延びると共に、その縦軸に垂直に延びる第1
と第2の横枝を有し、前記PとNチャンネルトランジス
タの前記ゲートに接続し、前記第1と第2の横枝の一つ
が前記PとNゲートの一つに延びて、前記第2インバー
タの前記出力ノードに接続することを特徴とする前記S
RAMメモリーセルが得られる。
トラップは、前記縦軸に概ね平行な前記第1パストラン
ジスタから延びると共に、その縦軸に垂直に延びる第1
と第2の横枝を有し、前記PとNチャンネルトランジス
タの前記ゲートに接続し、前記第1と第2の横枝の一つ
が前記PとNゲートの一つに延びて、前記第2インバー
タの前記出力ノードに接続することを特徴とする前記S
RAMメモリーセルが得られる。
【0019】また、本発明によれば、縦軸と同一平面上
の横軸に沿って矩形に配置され、各メモリーセルはその
反対側にパス縁部と論理縁部とを有し、そのパス縁部と
論理縁部とは、その縦軸に概ね垂直で、第1と第2の縦
サイドに縦軸に平行な第1と第2の縦の縁部を有する1
セットのメモリーセルにおいて、そのセルは、4セルの
モジュールに分類されて、各セルは、前記縦軸と同一平
面上の横軸によって形成され、前記縦軸と論理縁部の交
点に位置する平面に垂直な垂直軸の回りを180°回転
させると前記縦軸に沿って隣接セルに重なり、モジュー
ル内の各セルは、その第1と第2の縦の縁部の1つを介
して反射によって前記第1と第2の縦サイドの1つの隣
接セルに重なって、前記矩形のアレーは前記縦軸に平行
して延びる縦アレーから構成されて、その各セルは前記
論理縁部で前記垂直軸の回りを180°回転することに
より前記縦アレーにある隣接セルに重なり、その縦アレ
ーにある連続的セルは隣接論理縁部を有し、横アレー
は、前記同一平面上の横軸に平行に延びると共に、セル
から構成されているが、その横アレーの各セルは、その
縦の縁部を介して反射してその横軸に沿って隣接セルに
重なることになることを特徴とする1セットのメモリー
セルが得られる。
の横軸に沿って矩形に配置され、各メモリーセルはその
反対側にパス縁部と論理縁部とを有し、そのパス縁部と
論理縁部とは、その縦軸に概ね垂直で、第1と第2の縦
サイドに縦軸に平行な第1と第2の縦の縁部を有する1
セットのメモリーセルにおいて、そのセルは、4セルの
モジュールに分類されて、各セルは、前記縦軸と同一平
面上の横軸によって形成され、前記縦軸と論理縁部の交
点に位置する平面に垂直な垂直軸の回りを180°回転
させると前記縦軸に沿って隣接セルに重なり、モジュー
ル内の各セルは、その第1と第2の縦の縁部の1つを介
して反射によって前記第1と第2の縦サイドの1つの隣
接セルに重なって、前記矩形のアレーは前記縦軸に平行
して延びる縦アレーから構成されて、その各セルは前記
論理縁部で前記垂直軸の回りを180°回転することに
より前記縦アレーにある隣接セルに重なり、その縦アレ
ーにある連続的セルは隣接論理縁部を有し、横アレー
は、前記同一平面上の横軸に平行に延びると共に、セル
から構成されているが、その横アレーの各セルは、その
縦の縁部を介して反射してその横軸に沿って隣接セルに
重なることになることを特徴とする1セットのメモリー
セルが得られる。
【0020】また、本発明によれば、第1と第2のパス
トランジスタは、前記パス縁部に接する第1と第2のパ
スメサ上に位置して、各第1と第2のパスメサはそのパ
ス縁部に形成された半接点を有し、そのパスメサと半接
点とは前記縦軸から等距離に位置し、第1セルにある第
1パスメサの第1半接点は、前記垂直軸の回りをその第
1セルに対して180°回転した第2セルにある第2パ
スメサの第2半接点に隣接して、前記第1と第2のセル
両方のパス縁部に重なるように位置する合成パストラン
ジスタ接点を形成することを特徴とする前記1セットの
メモリーセルが得られる。
トランジスタは、前記パス縁部に接する第1と第2のパ
スメサ上に位置して、各第1と第2のパスメサはそのパ
ス縁部に形成された半接点を有し、そのパスメサと半接
点とは前記縦軸から等距離に位置し、第1セルにある第
1パスメサの第1半接点は、前記垂直軸の回りをその第
1セルに対して180°回転した第2セルにある第2パ
スメサの第2半接点に隣接して、前記第1と第2のセル
両方のパス縁部に重なるように位置する合成パストラン
ジスタ接点を形成することを特徴とする前記1セットの
メモリーセルが得られる。
【0021】また、本発明によれば、2インバータが前
記縦軸の反対側の第1と第2のインバータ領域に形成さ
れ、2インバータの各々は、NウェルにあるPチャンネ
ルトランジスタとPウェルにあるNチャンネルトランジ
スタとから構成され、そのNウェルはインバータインタ
ーフェイスでそのPウェルに隣接して、前記インバータ
インターフェイスで形成された第1と第2のP−N接合
点は、電気的電導部材により短絡されて、前記2インバ
ータの第1インバータは、前記縦軸に概ね平行に前記第
1パストランジスタから延びる電気的電導素材から構成
されると共に、前記NウェルとPウェル上をそれぞれ延
びる第1のNとPの横の拡張部分を有する第1インバー
タノードを有し、前記NとPチャンネルトランジスタの
NとPゲートを形成し、前記第1のNとPの横の拡張部
分は前記縦軸に沿って拡張して前記第2インバータに形
成した前記P−N接合点で前記第2電気的電導部材と電
気的に接続し、前記2インバータの前記第2インバータ
は、前記縦軸に平行な前記第2パストランジスタから延
びる電気的電導素材から構成され、前記NウェルとPウ
ェル上をそれぞれ延びる第2のNとPの横の拡張部分を
有する第2インバータノードを有しており、前記NとP
チャンネルトランジスタのNとPゲートを形成し、前記
第2のNとPの横の拡張部分の1つは前記縦軸を交差し
て延びて、前記第1インバータに形成された前記第1P
−N接合点で前記第1電気的電導部材と電気的に接続
し、前記第1とNとPの横の拡張部分は、前記第2のN
とPの横の拡張部分に互いに入り込んでいることを特徴
とする前記1セットのメモリーセルが得られる。
記縦軸の反対側の第1と第2のインバータ領域に形成さ
れ、2インバータの各々は、NウェルにあるPチャンネ
ルトランジスタとPウェルにあるNチャンネルトランジ
スタとから構成され、そのNウェルはインバータインタ
ーフェイスでそのPウェルに隣接して、前記インバータ
インターフェイスで形成された第1と第2のP−N接合
点は、電気的電導部材により短絡されて、前記2インバ
ータの第1インバータは、前記縦軸に概ね平行に前記第
1パストランジスタから延びる電気的電導素材から構成
されると共に、前記NウェルとPウェル上をそれぞれ延
びる第1のNとPの横の拡張部分を有する第1インバー
タノードを有し、前記NとPチャンネルトランジスタの
NとPゲートを形成し、前記第1のNとPの横の拡張部
分は前記縦軸に沿って拡張して前記第2インバータに形
成した前記P−N接合点で前記第2電気的電導部材と電
気的に接続し、前記2インバータの前記第2インバータ
は、前記縦軸に平行な前記第2パストランジスタから延
びる電気的電導素材から構成され、前記NウェルとPウ
ェル上をそれぞれ延びる第2のNとPの横の拡張部分を
有する第2インバータノードを有しており、前記NとP
チャンネルトランジスタのNとPゲートを形成し、前記
第2のNとPの横の拡張部分の1つは前記縦軸を交差し
て延びて、前記第1インバータに形成された前記第1P
−N接合点で前記第1電気的電導部材と電気的に接続
し、前記第1とNとPの横の拡張部分は、前記第2のN
とPの横の拡張部分に互いに入り込んでいることを特徴
とする前記1セットのメモリーセルが得られる。
【0022】また、本発明によれば、前記インバータ領
域の各々は、それに形成された電圧接点を有しており、
前記第1電圧接点は前記セルの前記論理縁部付近に位置
しており、前記第2電圧接点は前記インバータ領域の他
方の反対の端部に位置して、前記インバータ領域の各々
は、前記論理縁部を介して隣接セルに延びているので、
隣接セルにある前記2インバータ領域の各々は、その隣
接セルの対応する回転したインバータ領域と電気的に接
続することを特徴とする前記1セットのメモリーセルが
得られる。
域の各々は、それに形成された電圧接点を有しており、
前記第1電圧接点は前記セルの前記論理縁部付近に位置
しており、前記第2電圧接点は前記インバータ領域の他
方の反対の端部に位置して、前記インバータ領域の各々
は、前記論理縁部を介して隣接セルに延びているので、
隣接セルにある前記2インバータ領域の各々は、その隣
接セルの対応する回転したインバータ領域と電気的に接
続することを特徴とする前記1セットのメモリーセルが
得られる。
【0023】また、本発明によれば、縦軸と同一平面上
の横軸に沿って矩形のアレー状に配置され、各メモリー
セルは反対側のパス縁部と論理縁部を有し、前記パスと
論理縁部とは前記縦軸に垂直となり、第1と第2の縦サ
イドで前記縦軸に概ね平行な第1と第2の縦の縁部を有
し、第1セットのシリコンメサは、前記横軸に沿って前
記アレーに位置して、各メサは前記縦軸に平行なメサ軸
を有すると共に2インバータを含み、各インバータはN
ウェルにPチャンネルトランジスタとPウェルにNチャ
ンネルトランジスタとから構成され、前記NウェルとP
ウェルは前記インバータの出力ノードから構成されてい
るP−N半導体接合点を含む共通インターフェイスを有
し、前記横軸に沿って隣接するインバータは交差接続し
てSRAMメモリーセルのラッチ部分を形成して、第2
セットのメサは、前記横軸に沿って前記アレーに位置し
て、その第2セットの各メサはワードラインによって制
御されて、ビットラインと前記2交差接続インバータの
一方の前記出力ノードとの間を接続した少なくとも1パ
ストランジスタを有しており、前記第2セットのメサに
ある前記パストランジスタは前記交差接続インバータの
前記2ノードに直列に接続され、前記第1と第2セット
のメサは前記シリコン半導体基板上に前記縦軸に沿って
交互に配置され、1セットのSRAMメモリーセットは
前記第1と第2セットのメサの隣接部分から形成されて
いることを特徴とする1セットのメモリーセルが得られ
る。
の横軸に沿って矩形のアレー状に配置され、各メモリー
セルは反対側のパス縁部と論理縁部を有し、前記パスと
論理縁部とは前記縦軸に垂直となり、第1と第2の縦サ
イドで前記縦軸に概ね平行な第1と第2の縦の縁部を有
し、第1セットのシリコンメサは、前記横軸に沿って前
記アレーに位置して、各メサは前記縦軸に平行なメサ軸
を有すると共に2インバータを含み、各インバータはN
ウェルにPチャンネルトランジスタとPウェルにNチャ
ンネルトランジスタとから構成され、前記NウェルとP
ウェルは前記インバータの出力ノードから構成されてい
るP−N半導体接合点を含む共通インターフェイスを有
し、前記横軸に沿って隣接するインバータは交差接続し
てSRAMメモリーセルのラッチ部分を形成して、第2
セットのメサは、前記横軸に沿って前記アレーに位置し
て、その第2セットの各メサはワードラインによって制
御されて、ビットラインと前記2交差接続インバータの
一方の前記出力ノードとの間を接続した少なくとも1パ
ストランジスタを有しており、前記第2セットのメサに
ある前記パストランジスタは前記交差接続インバータの
前記2ノードに直列に接続され、前記第1と第2セット
のメサは前記シリコン半導体基板上に前記縦軸に沿って
交互に配置され、1セットのSRAMメモリーセットは
前記第1と第2セットのメサの隣接部分から形成されて
いることを特徴とする1セットのメモリーセルが得られ
る。
【0024】また、本発明によれば、前記第1セットの
メサは、4インバータのリング、即ち前記縦軸の第1サ
イドの第1ペアの2つと前記縦軸の第2サイドの第2ペ
アの2つから構成され、その4インバータの各々は前記
縦軸の反対側のその4インバータの各々と接続して交差
接続ペアのインバータを形成して、前記第1ペアの2イ
ンバータは前記第1セットのメサの第1部分にある一方
の極性の電圧接点の回りに位置し、前記電圧接点は第1
極性の内部ペアのトランジスタの間に位置し、前記内部
ペアのトランジスタは反対極性の外部ペアのトランジス
タの間に位置し、その外部ペアのトランジスタの各々は
前記P−N半導体接合部の1つと第2の極性の電圧接点
の間に接続され、前記第1セットのメサは前記第2セッ
トのメサの2つの間に位置し、前記第2セットのメサは
対応する出力ノードに接続したパストランジスタを含ん
でいるので、一方の前記電圧接続を共有するラッチ部分
を有する1セットのSRAMメモリーセルを形成するこ
とを特徴とする前記1セットのメモリーセルが得られ
る。
メサは、4インバータのリング、即ち前記縦軸の第1サ
イドの第1ペアの2つと前記縦軸の第2サイドの第2ペ
アの2つから構成され、その4インバータの各々は前記
縦軸の反対側のその4インバータの各々と接続して交差
接続ペアのインバータを形成して、前記第1ペアの2イ
ンバータは前記第1セットのメサの第1部分にある一方
の極性の電圧接点の回りに位置し、前記電圧接点は第1
極性の内部ペアのトランジスタの間に位置し、前記内部
ペアのトランジスタは反対極性の外部ペアのトランジス
タの間に位置し、その外部ペアのトランジスタの各々は
前記P−N半導体接合部の1つと第2の極性の電圧接点
の間に接続され、前記第1セットのメサは前記第2セッ
トのメサの2つの間に位置し、前記第2セットのメサは
対応する出力ノードに接続したパストランジスタを含ん
でいるので、一方の前記電圧接続を共有するラッチ部分
を有する1セットのSRAMメモリーセルを形成するこ
とを特徴とする前記1セットのメモリーセルが得られ
る。
【0025】すなわち、本発明は、シリコン絶縁体技術
と共に使用するために当初設計されたSRAMメモリー
セルに関し、そこでは、PチャンネルとNチャンネル両
トランジスタは、メモリーセルの記憶部分と共に使用す
るパストランジスタを含む1以上のメサから分離された
セルの記憶またはラッチ部分の同一メサに形成されてい
る。
と共に使用するために当初設計されたSRAMメモリー
セルに関し、そこでは、PチャンネルとNチャンネル両
トランジスタは、メモリーセルの記憶部分と共に使用す
るパストランジスタを含む1以上のメサから分離された
セルの記憶またはラッチ部分の同一メサに形成されてい
る。
【0026】セルのレイアウトは、2領域への分割、パ
ストランジスタ用のメサを含むパス領域と、メモリーセ
ルのラッチ部分用の4トランジスタを含むラッチ領域と
によって特徴づけられており、隣接セルの第1と第2の
パス領域は縦軸に沿って重なりあう連結関係に適合して
いる隣接セルのパス領域を有している。
ストランジスタ用のメサを含むパス領域と、メモリーセ
ルのラッチ部分用の4トランジスタを含むラッチ領域と
によって特徴づけられており、隣接セルの第1と第2の
パス領域は縦軸に沿って重なりあう連結関係に適合して
いる隣接セルのパス領域を有している。
【0027】さらに、セルのレイアウトは、第1の縦軸
の反対側に位置する2つの半セルに分割されることで特
徴づけられており、各半セルはパストランジスタとイン
バータを含んでおり、各パストランジスタの1つの電極
は、対応するインバータゲートのゲートノードと他の半
セルの他のインバータの出力ノードに直接接続されてい
る。さらに、各半セルはパストランジスタを含むパス部
分とインバータまたはインバータを含むラッチ部分に分
割され、2つのパス部分は横軸の同一側に位置する。そ
の結果、それらは共に2つのインバータを含むセルラッ
チ部分から分離されたセルパス部分を形成する。
の反対側に位置する2つの半セルに分割されることで特
徴づけられており、各半セルはパストランジスタとイン
バータを含んでおり、各パストランジスタの1つの電極
は、対応するインバータゲートのゲートノードと他の半
セルの他のインバータの出力ノードに直接接続されてい
る。さらに、各半セルはパストランジスタを含むパス部
分とインバータまたはインバータを含むラッチ部分に分
割され、2つのパス部分は横軸の同一側に位置する。そ
の結果、それらは共に2つのインバータを含むセルラッ
チ部分から分離されたセルパス部分を形成する。
【0028】前記セルは、ペアとして縦軸の回りを18
0°回転する関係にあることを特徴としたアレー状に配
置されている。その結果、隣接したセルのパス部分は隣
接しており、一方のセルの第1の半分の第1パストラン
ジスタは他のセルの第2の半分の第2パストランジスタ
に隣接し、逆に、第1セルの第2の半分の第2パストラ
ンジスタは第2セルの第1の半分の第1パストランジス
タに隣接している。
0°回転する関係にあることを特徴としたアレー状に配
置されている。その結果、隣接したセルのパス部分は隣
接しており、一方のセルの第1の半分の第1パストラン
ジスタは他のセルの第2の半分の第2パストランジスタ
に隣接し、逆に、第1セルの第2の半分の第2パストラ
ンジスタは第2セルの第1の半分の第1パストランジス
タに隣接している。
【0029】
【実施例】次に、本発明の実施例を図面を参照して説明
する。
する。
【0030】図3を参照して、本発明の実施例に従って
構成されたSRAMのメサとウェルを説明する。レイア
ウトはバルクシリコン技術とGaAsと共に使用するこ
とができるので、「トランジスタ領域」、「インバータ
領域」の用語は、「メサ」の代替物として使用されて、
トランジスタまたはインバータが形成されている領域を
示している。単一トランジスタの場合は、「トランジス
タ領域」はウェルと同一にすることができる。本明細書
で使用される用語「メサ」は、絶縁体に完全に囲まれた
シリコン層に限定されない。
構成されたSRAMのメサとウェルを説明する。レイア
ウトはバルクシリコン技術とGaAsと共に使用するこ
とができるので、「トランジスタ領域」、「インバータ
領域」の用語は、「メサ」の代替物として使用されて、
トランジスタまたはインバータが形成されている領域を
示している。単一トランジスタの場合は、「トランジス
タ領域」はウェルと同一にすることができる。本明細書
で使用される用語「メサ」は、絶縁体に完全に囲まれた
シリコン層に限定されない。
【0031】インバータ150,155の位置するシリ
コン層は、メサとして引用される。但し、領域273は
それらを接続して合成メサ230を形成する。セルの左
縁部またはパス縁部には、2つのメサ240,215が
あるが、それぞれメサ240のPウェル242の第1パ
ストランジスタN1とメサ245のPウェル244の第
2パストランジスタN4を含んでいる。このパストラン
ジスタは先行技術のように図の左縁部に示されている
が、その他のNチャンネルトランジスタと同じメサでは
ない。下記のような理由で、メサは縦軸10に沿って転
置される。横軸20により右側の論理またはラッチ部分
から左側のセルのバス部分が二分される。
コン層は、メサとして引用される。但し、領域273は
それらを接続して合成メサ230を形成する。セルの左
縁部またはパス縁部には、2つのメサ240,215が
あるが、それぞれメサ240のPウェル242の第1パ
ストランジスタN1とメサ245のPウェル244の第
2パストランジスタN4を含んでいる。このパストラン
ジスタは先行技術のように図の左縁部に示されている
が、その他のNチャンネルトランジスタと同じメサでは
ない。下記のような理由で、メサは縦軸10に沿って転
置される。横軸20により右側の論理またはラッチ部分
から左側のセルのバス部分が二分される。
【0032】図3の右側には、一般的にU字形をした単
一合成メサ230が示されているが、それはPウェル2
53,258におけるセルのラッチ部分のNチャンネル
トランジスタN2,N3の両方をU字形の底部に含んで
いる。その図の右側、またはU字形の枝に、Nウェル2
51,256の2つのPチャンネルトランジスタP1,
P2が形成されている。その図の上部またはメサ230
のU字形の左の枝に、トランジスタP1,P2から構成
されているインバータ150が形成されている。トラン
ジスタP1,P2の間に共通ノード123が形成されて
いる領域223を次に説明する。
一合成メサ230が示されているが、それはPウェル2
53,258におけるセルのラッチ部分のNチャンネル
トランジスタN2,N3の両方をU字形の底部に含んで
いる。その図の右側、またはU字形の枝に、Nウェル2
51,256の2つのPチャンネルトランジスタP1,
P2が形成されている。その図の上部またはメサ230
のU字形の左の枝に、トランジスタP1,P2から構成
されているインバータ150が形成されている。トラン
ジスタP1,P2の間に共通ノード123が形成されて
いる領域223を次に説明する。
【0033】同様に、その図の底部には、トランジスタ
P2とトランジスタN3とから構成され、その間に領域
225を有するインバータ155が形成されている。領
域223,225は、図1のノード123,125の部
分に対応している。メサ230の左側部分には、図1の
接地接続点173,178に対応する符号273,27
8によって表示される領域が示されている。メサ230
の右上縁部には、図1の+5V接点171に対応してい
る接点271が示されている。
P2とトランジスタN3とから構成され、その間に領域
225を有するインバータ155が形成されている。領
域223,225は、図1のノード123,125の部
分に対応している。メサ230の左側部分には、図1の
接地接続点173,178に対応する符号273,27
8によって表示される領域が示されている。メサ230
の右上縁部には、図1の+5V接点171に対応してい
る接点271が示されている。
【0034】図4は、別のセル説明図であり、トランジ
スタのゲートとその他の相互接続点を成形する第1レベ
ルポリシリコンストラップを示している。点鎖領域は、
シリコンメサの「能動」部分であり、そのメサより幾ら
か小さい。技術関係者は、あるプロセスでは一方の極性
に適する共通インプラントと他の極性のウェルを形成す
る1セットの小領域インプラントとが使用されることを
知っている。本実施例におけるウェルインターフェイス
は、背景領域と小ウェルとの境界である。ウェルインタ
ーフェイスの用語は、極性の反対の領域の間の境界を意
味するために使用されるが、その境界はトランジスタ
(ソースまたはドレイン)内に含まれているかどうか、
トランジスタとそのウェルの境界の間に許容変化量があ
るかどうかに係わらない。
スタのゲートとその他の相互接続点を成形する第1レベ
ルポリシリコンストラップを示している。点鎖領域は、
シリコンメサの「能動」部分であり、そのメサより幾ら
か小さい。技術関係者は、あるプロセスでは一方の極性
に適する共通インプラントと他の極性のウェルを形成す
る1セットの小領域インプラントとが使用されることを
知っている。本実施例におけるウェルインターフェイス
は、背景領域と小ウェルとの境界である。ウェルインタ
ーフェイスの用語は、極性の反対の領域の間の境界を意
味するために使用されるが、その境界はトランジスタ
(ソースまたはドレイン)内に含まれているかどうか、
トランジスタとそのウェルの境界の間に許容変化量があ
るかどうかに係わらない。
【0035】図4の点線410は、Pチャンネルトラン
ジスタのソースとドレイン用のP+インプラントと、N
チャンネルトランジスタのソースとドレイン用のN+イ
ンプラントの間の境界を示している。点線410に沿っ
て形成されたP−N接合点は下記のようなシリサイドス
トラップにより短絡している。
ジスタのソースとドレイン用のP+インプラントと、N
チャンネルトランジスタのソースとドレイン用のN+イ
ンプラントの間の境界を示している。点線410に沿っ
て形成されたP−N接合点は下記のようなシリサイドス
トラップにより短絡している。
【0036】ノード125の物理的認識は、パストラン
ジスタN4から軸10に平行に走る第1区分とトランジ
スタP1とN2のゲートである2つの横の拡張部分とを
有する「F」である。P1のゲートを形成する拡張部分
は、区分125−2のその他のインバータの接点出力ノ
ードまで続く。同様に、ノード123はパストランジス
タN1からセルの底縁部に沿って走り、横の拡張部分は
ノード123の拡張部分と互いに入り込んでいる(その
部分は、横軸に沿って重なる2つのノードから連続的に
互いに拡張していることを意味する)。
ジスタN4から軸10に平行に走る第1区分とトランジ
スタP1とN2のゲートである2つの横の拡張部分とを
有する「F」である。P1のゲートを形成する拡張部分
は、区分125−2のその他のインバータの接点出力ノ
ードまで続く。同様に、ノード123はパストランジス
タN1からセルの底縁部に沿って走り、横の拡張部分は
ノード123の拡張部分と互いに入り込んでいる(その
部分は、横軸に沿って重なる2つのノードから連続的に
互いに拡張していることを意味する)。
【0037】次に、メサ230の電気的特性を参照する
と、トランジスタP1とN2の間のノード223はP1
のドレインとN2のソースの間にP−N接合点を有して
いることは技術関係者には明かである。シリサイドスト
ラップ323は、ゲート123−2とこの領域のメサの
最上部に位置しており、ソースとドレインとを短絡して
いるので、その接合点でのダイオードの形成を阻止して
いる。
と、トランジスタP1とN2の間のノード223はP1
のドレインとN2のソースの間にP−N接合点を有して
いることは技術関係者には明かである。シリサイドスト
ラップ323は、ゲート123−2とこの領域のメサの
最上部に位置しており、ソースとドレインとを短絡して
いるので、その接合点でのダイオードの形成を阻止して
いる。
【0038】同様に、メサ230の下部の領域225に
P−N接合点があり、これもシリサイドストラップ32
5によって短絡している。ソースとドレインとの間のイ
ンターフェイスは便宜のため「ウェルインターフェイ
ス」として引用される。この回路に使用されるプロセス
において、ソースとドレインの縁部はウェルの縁部と同
じである。また、P−N接合点は、インバータ150,
155の間の交差接続を完成するために必要とされる接
続点123−2,125−2によっても短絡されている
ので、いかなる損失もその領域に与えずにダイオード作
動の抑制に影響を与えることが本発明の利点である。メ
サ230の左側において、領域273の接地接続点がそ
の領域のコンダクタンスを向上させるシリサイド被覆も
有している。
P−N接合点があり、これもシリサイドストラップ32
5によって短絡している。ソースとドレインとの間のイ
ンターフェイスは便宜のため「ウェルインターフェイ
ス」として引用される。この回路に使用されるプロセス
において、ソースとドレインの縁部はウェルの縁部と同
じである。また、P−N接合点は、インバータ150,
155の間の交差接続を完成するために必要とされる接
続点123−2,125−2によっても短絡されている
ので、いかなる損失もその領域に与えずにダイオード作
動の抑制に影響を与えることが本発明の利点である。メ
サ230の左側において、領域273の接地接続点がそ
の領域のコンダクタンスを向上させるシリサイド被覆も
有している。
【0039】従来の(むしろ、自己調整)シリサイドプ
ロセスにおいては、ポリシリコンの第1層が形成された
後、シリサイドストラップが置かれる。P−N接合点で
の短絡は、ポリシリコン層または金属層の使用によって
も得ることができる。PウェルがNウェルに隣接する境
界はウェルインターフェイスとして引用される。
ロセスにおいては、ポリシリコンの第1層が形成された
後、シリサイドストラップが置かれる。P−N接合点で
の短絡は、ポリシリコン層または金属層の使用によって
も得ることができる。PウェルがNウェルに隣接する境
界はウェルインターフェイスとして引用される。
【0040】符号110,115と表示された、図3の
左側の括弧は、ビットライン110,115がメモリー
セルを交差する部分を説明している。それは、説明的実
施例においては、第2のレベル金属で形成される。図3
の底部の、282,284と表示された追加の括弧は、
0Vと+5V用のバスラインがそれぞれ本図面上垂直に
走っている部分を説明している。
左側の括弧は、ビットライン110,115がメモリー
セルを交差する部分を説明している。それは、説明的実
施例においては、第2のレベル金属で形成される。図3
の底部の、282,284と表示された追加の括弧は、
0Vと+5V用のバスラインがそれぞれ本図面上垂直に
走っている部分を説明している。
【0041】次に、図5を参照すると、ペアのマクロセ
ル510,520が示されており、各々は4つの本発明
セルの合成物から形成されている。図面を整理して呈示
するため、ポリゲート、接点、メサのみが示されてお
り、そのメサはメサ内の能動サブ領域によって示されて
いる。マクロセル510の4サブセルは、それぞれ符号
50,55,60,65によって表示されている。マク
ロセル520は、セル70,75,80,85から構成
されている。セル60は、図3、図4において説明され
る。セル50は回路面に対する垂直軸の回りを180°
回転することによりセル60に重なる。セル55は、共
通セル縁部を介して反射したセル50のミラー形であ
る。同様に、セル65はセル60のミラー形である。ペ
アの縦のセル軸10,10′は、本図では水平になる。
水平と垂直の名称が、図面を読むときの便宜のためだけ
に使用されるのは、チップの軸方向が任意だからであ
る。ビットラインは、符号110,115、及び11
0′,115′を示す括弧によって表示された軸10に
平行に走っている。それは、従来のセンスアンプに接続
されて、各メモリーセルから値を読み出す。マクロセル
510では、セル50,60の能動領域246−50,
241−60に重なりあう接点262上でバイアスによ
りビットライン110に接続する。
ル510,520が示されており、各々は4つの本発明
セルの合成物から形成されている。図面を整理して呈示
するため、ポリゲート、接点、メサのみが示されてお
り、そのメサはメサ内の能動サブ領域によって示されて
いる。マクロセル510の4サブセルは、それぞれ符号
50,55,60,65によって表示されている。マク
ロセル520は、セル70,75,80,85から構成
されている。セル60は、図3、図4において説明され
る。セル50は回路面に対する垂直軸の回りを180°
回転することによりセル60に重なる。セル55は、共
通セル縁部を介して反射したセル50のミラー形であ
る。同様に、セル65はセル60のミラー形である。ペ
アの縦のセル軸10,10′は、本図では水平になる。
水平と垂直の名称が、図面を読むときの便宜のためだけ
に使用されるのは、チップの軸方向が任意だからであ
る。ビットラインは、符号110,115、及び11
0′,115′を示す括弧によって表示された軸10に
平行に走っている。それは、従来のセンスアンプに接続
されて、各メモリーセルから値を読み出す。マクロセル
510では、セル50,60の能動領域246−50,
241−60に重なりあう接点262上でバイアスによ
りビットライン110に接続する。
【0042】このとき、同一素子はセルの符号で表示さ
れる。ビットバー115は、セル50,60の能動領域
246−70,241−80に重なりあう接点265に
接続する。勿論、電気的対称があるとして、その関係は
特徴形式において完全に対称でないことに注意しなけれ
ばならない。
れる。ビットバー115は、セル50,60の能動領域
246−70,241−80に重なりあう接点265に
接続する。勿論、電気的対称があるとして、その関係は
特徴形式において完全に対称でないことに注意しなけれ
ばならない。
【0043】セル50,60は、縦軸10の回りを18
0°回転させることに重なる。セル60,70、及び7
0,80も同様である。それゆえ、物理的素子は、アレ
ーの連続的行上では交番する。こうして、セル50,6
0の境界において、接点262は、セル50の半接点2
66とセル60の半接点261から形成される。接点2
65は、セル60の半接点266とセル50の半接点2
61から形成される。これは、メサ240,245がセ
ル50,60の境界に隣接する結果そうなる。
0°回転させることに重なる。セル60,70、及び7
0,80も同様である。それゆえ、物理的素子は、アレ
ーの連続的行上では交番する。こうして、セル50,6
0の境界において、接点262は、セル50の半接点2
66とセル60の半接点261から形成される。接点2
65は、セル60の半接点266とセル50の半接点2
61から形成される。これは、メサ240,245がセ
ル50,60の境界に隣接する結果そうなる。
【0044】セル50,53、及び60,65等は、縦
のセル境界を介して反射されたミラー形である。反射と
回転を組み合わせる利点は、接点を参照して説明する。
ビットラインを共有することに加えて、+5V接点もセ
ル間で共有される。接点271、即ち、図1における接
点171の同一素子はトランジスタP1の縁部の合成メ
サ230上に位置するが、接点176の同一素子はこの
セルに存在しない。そのかわり、図5のセル60,70
の間のインターフェイスを検討してわかるように、セル
50のトランジスタP2のソースは、セル70の接点2
71−70を介して+5Vに接続されている。これは、
P2のソースはデザインルール許す限り接点271−7
0に接近している。
のセル境界を介して反射されたミラー形である。反射と
回転を組み合わせる利点は、接点を参照して説明する。
ビットラインを共有することに加えて、+5V接点もセ
ル間で共有される。接点271、即ち、図1における接
点171の同一素子はトランジスタP1の縁部の合成メ
サ230上に位置するが、接点176の同一素子はこの
セルに存在しない。そのかわり、図5のセル60,70
の間のインターフェイスを検討してわかるように、セル
50のトランジスタP2のソースは、セル70の接点2
71−70を介して+5Vに接続されている。これは、
P2のソースはデザインルール許す限り接点271−7
0に接近している。
【0045】同様に、接点271−60は、接点自身が
両セルに重なりあうのではなくて、むしろメサの電導率
を介してセル70と共有している。図5からわかるよう
に、チップ上の物理的メサ230はセル境界と交差して
連続的に延びて、通常の環状を有する単一メサを形成し
ている。
両セルに重なりあうのではなくて、むしろメサの電導率
を介してセル70と共有している。図5からわかるよう
に、チップ上の物理的メサ230はセル境界と交差して
連続的に延びて、通常の環状を有する単一メサを形成し
ている。
【0046】さらに、図4において、2つの接点(+5
Vと接地)が必要にしても、合成メサノ各枝は2トラン
ジスタと1接点の余地があることが明らかである。出力
ノードでトランジスタゲートと交差接続点を形成してい
る多結晶シリコン(ポリ)ストラップ123,125を
互いに入り込めることにより、図2に示されているよう
なレイアウトに必要とされるよりも少ない領域上には3
ポリストラップと1接点を配置することができる。
Vと接地)が必要にしても、合成メサノ各枝は2トラン
ジスタと1接点の余地があることが明らかである。出力
ノードでトランジスタゲートと交差接続点を形成してい
る多結晶シリコン(ポリ)ストラップ123,125を
互いに入り込めることにより、図2に示されているよう
なレイアウトに必要とされるよりも少ない領域上には3
ポリストラップと1接点を配置することができる。
【0047】合成メサ230上のトランジスタを能率的
に集積すると非対称となるが、下部枝はセル境界にトラ
ンジスタを有し、上部枝は接点を有する。これは、メサ
の左縁部に反射されるが、そこでは、下部枝が右に転置
される。この移転を利用するために、メサ240もメサ
245の右に転置され、デザインルールの許す限りメサ
の下部コーナーに接近させる。
に集積すると非対称となるが、下部枝はセル境界にトラ
ンジスタを有し、上部枝は接点を有する。これは、メサ
の左縁部に反射されるが、そこでは、下部枝が右に転置
される。この移転を利用するために、メサ240もメサ
245の右に転置され、デザインルールの許す限りメサ
の下部コーナーに接近させる。
【0048】もし、そのセルが倫理縁部またはパス縁部
を介して反射されるならば、この転置に利点はないが、
回転を利用するとスペースを節約することができる。こ
うして、パス側のセルの境界は直線にならないが、オフ
セットを有する。おわかりのように、その回転が意味す
ることは、セル50のメサ240は隣接セル60のメサ
245の延長でありそのセルの2パス縁部が互いに入り
込んでジクソーパズルのようにはまり込んでいる。
を介して反射されるならば、この転置に利点はないが、
回転を利用するとスペースを節約することができる。こ
うして、パス側のセルの境界は直線にならないが、オフ
セットを有する。おわかりのように、その回転が意味す
ることは、セル50のメサ240は隣接セル60のメサ
245の延長でありそのセルの2パス縁部が互いに入り
込んでジクソーパズルのようにはまり込んでいる。
【0049】図5を参照すると、セルアレーには2つの
タイプのメサがあることがわかる。第1のタイプはパス
トランジスタ用に使用され、単純で概ね矩形をしてい
る。このパストランジスタメサはワードライン105に
位置しており、各メサは、あるセルのノード121と隣
接セルのノード127の両方の中央(262をいう)に
共有接点を有している。この回転配置の一つの特徴は、
隣接セルのビットとビットバーのノードがライン110
を有する共通接点262を共有していることである。接
点265はあるセルのビットライン接点でもあり、隣接
セルのビットバー接点でもある。そのセルは電気的に対
称であるので、この交番はメモリー動作に違いをもたら
さない。
タイプのメサがあることがわかる。第1のタイプはパス
トランジスタ用に使用され、単純で概ね矩形をしてい
る。このパストランジスタメサはワードライン105に
位置しており、各メサは、あるセルのノード121と隣
接セルのノード127の両方の中央(262をいう)に
共有接点を有している。この回転配置の一つの特徴は、
隣接セルのビットとビットバーのノードがライン110
を有する共通接点262を共有していることである。接
点265はあるセルのビットライン接点でもあり、隣接
セルのビットバー接点でもある。そのセルは電気的に対
称であるので、この交番はメモリー動作に違いをもたら
さない。
【0050】メサの第2のタイプは、2つの隣接セル用
の合成メサ230を形成している。このメサはセル境界
を交差して連続し、接点は隣接セルにより電気的に共有
されている。セル60,70の間の論理縁部は直線で引
かれており、接点271はあるセル全体に位置してい
る。同様に、パス縁部上は同じ「凹凸」で引かれてい
る。縦軸は分離ラインであるので、一方の半セルに対す
る他方のこの転置は、その第1(またはビット)の半セ
ルが第2(またはビットバー)の半セルと縦にオフセッ
トされているものとして引証される。
の合成メサ230を形成している。このメサはセル境界
を交差して連続し、接点は隣接セルにより電気的に共有
されている。セル60,70の間の論理縁部は直線で引
かれており、接点271はあるセル全体に位置してい
る。同様に、パス縁部上は同じ「凹凸」で引かれてい
る。縦軸は分離ラインであるので、一方の半セルに対す
る他方のこの転置は、その第1(またはビット)の半セ
ルが第2(またはビットバー)の半セルと縦にオフセッ
トされているものとして引証される。
【0051】合成メサ230の各インバータメサまたは
インバータ領域は一方に電圧接点を有しており、隣接N
とPウェルから形成されたインバータは電圧接点の次に
位置する。縦のオフセットは、縦軸を交差するゲート電
極の拡張の結果として生じ、他のインバータの出力ノー
ドに接続する。ペアのインバータは、4つの縦方向に位
置するペアの平行シリコンメサとして考えることができ
る。第1と第4の位置は、一方のメサ上の電圧接点及び
他方のメサ上のトランジスタゲートによって占められて
いる。第2と第3の位置は、第1メサ上のトランジスタ
ゲート及び第2メサ上のノード接点によって占められて
おり、第2メサ上のトランジスタゲートに接続している
第1メサ上のノード接点の反転が続く。
インバータ領域は一方に電圧接点を有しており、隣接N
とPウェルから形成されたインバータは電圧接点の次に
位置する。縦のオフセットは、縦軸を交差するゲート電
極の拡張の結果として生じ、他のインバータの出力ノー
ドに接続する。ペアのインバータは、4つの縦方向に位
置するペアの平行シリコンメサとして考えることができ
る。第1と第4の位置は、一方のメサ上の電圧接点及び
他方のメサ上のトランジスタゲートによって占められて
いる。第2と第3の位置は、第1メサ上のトランジスタ
ゲート及び第2メサ上のノード接点によって占められて
おり、第2メサ上のトランジスタゲートに接続している
第1メサ上のノード接点の反転が続く。
【0052】そのレイアウトの別の見方をすると、中央
リングメサは環状四分円と四分円内のインバータの間に
4つの分割点で電圧接点を有しているということであ
る。「リング」の用語は、一般的に使用されているが、
メサが円いということを意味してはいない。リング内に
形成された素子は、180°回転しても変わらない配置
にレイアウトされている。3つの電圧バスは、リング上
の図面においては垂直に延びている。中央バスは、第1
電圧(5V)で印加されており、各外バスは別の同一電
圧(接地)で印加されている。
リングメサは環状四分円と四分円内のインバータの間に
4つの分割点で電圧接点を有しているということであ
る。「リング」の用語は、一般的に使用されているが、
メサが円いということを意味してはいない。リング内に
形成された素子は、180°回転しても変わらない配置
にレイアウトされている。3つの電圧バスは、リング上
の図面においては垂直に延びている。中央バスは、第1
電圧(5V)で印加されており、各外バスは別の同一電
圧(接地)で印加されている。
【0053】ワードラインは、図5において垂直に走っ
ており、本実施例では、多結晶シリコンにおいて、基板
上で第1レベル金属より下に位置しており、これは符号
30,40で表示されている。そのワードラインは、関
係技術者には知られているように、他のレベルの導体、
即ち多結晶シリコンの追加層か、多層金属ラインの一つ
に形成することができる。この実施例では、金属1全体
のワードラインは一般的にワードライン30,40に平
行に走っており、64セルの間隔で接続されている。
ており、本実施例では、多結晶シリコンにおいて、基板
上で第1レベル金属より下に位置しており、これは符号
30,40で表示されている。そのワードラインは、関
係技術者には知られているように、他のレベルの導体、
即ち多結晶シリコンの追加層か、多層金属ラインの一つ
に形成することができる。この実施例では、金属1全体
のワードラインは一般的にワードライン30,40に平
行に走っており、64セルの間隔で接続されている。
【0054】図5の左右の括弧は、(第2レベル金属上
の)ビットライン110,115、及び110′,11
5′を説明しており、図面の最上端の括弧は、括弧28
4によって表示された共通+5Vと括弧282,28
2′により表示された別個の接地バスとを説明してい
る。ワードライン30,40は、直線ではないが、異な
った大きさのメサ240,245を収容するために転置
されていることに注意すべきである。
の)ビットライン110,115、及び110′,11
5′を説明しており、図面の最上端の括弧は、括弧28
4によって表示された共通+5Vと括弧282,28
2′により表示された別個の接地バスとを説明してい
る。ワードライン30,40は、直線ではないが、異な
った大きさのメサ240,245を収容するために転置
されていることに注意すべきである。
【0055】本発明のレイアウトの驚くべき利点は、同
じデザインルールを使用した図2に示されたレイアウト
タイプと比較して、面積が33%減少している。実質的
スペース節約量は、完全なインバータ(NとPチャンネ
ルトランジスタ両方)を有するメサの使用から生じてい
る。「インバータメサ」の用語は、インバータ150,
155を含む合成メサ230の部分を参照するために使
用される。対照的に、前記理由のために、先行技術にお
いてはPとNチャネルトランジスタを別のメサ上に配置
した。この原則は回路にも拡張できる。
じデザインルールを使用した図2に示されたレイアウト
タイプと比較して、面積が33%減少している。実質的
スペース節約量は、完全なインバータ(NとPチャンネ
ルトランジスタ両方)を有するメサの使用から生じてい
る。「インバータメサ」の用語は、インバータ150,
155を含む合成メサ230の部分を参照するために使
用される。対照的に、前記理由のために、先行技術にお
いてはPとNチャネルトランジスタを別のメサ上に配置
した。この原則は回路にも拡張できる。
【0056】次に、図6、図7を参照すると、図6は直
列接続のペアのインバータの概略図を示している。図7
は、2メサ531,531′を示しているレイアウトの
平面図を示しており、各メサはその上にインバータを形
成している。メサ531は、上部550と下部580を
含んでいる。上部550は、第1Pチャンネルトランジ
スタ520を含んでおり、下部580は、Nチャンネル
トランジスタ530を含んでいる。それぞれのゲート5
22,532は、コネクタ525によって接続されてい
る。短絡ストラップ540は、異なるトランジスタ用の
インプラントが出会う交点にシリサイド領域が形成され
ている。図の右側にある既出符号によって表示された対
応する素子を有する同一メサは、545によって表示さ
れた接続点によって出力ノード540に接続されたコネ
クタ525′を有する。説明的に言うと、ゲート52
2,532及びコネクタ525は、第1レベルポリシリ
コンから形成されている。そして、接続点545は、接
続点525′のポリとシリサイド形成ストラップ540
の間に重なりあっている。
列接続のペアのインバータの概略図を示している。図7
は、2メサ531,531′を示しているレイアウトの
平面図を示しており、各メサはその上にインバータを形
成している。メサ531は、上部550と下部580を
含んでいる。上部550は、第1Pチャンネルトランジ
スタ520を含んでおり、下部580は、Nチャンネル
トランジスタ530を含んでいる。それぞれのゲート5
22,532は、コネクタ525によって接続されてい
る。短絡ストラップ540は、異なるトランジスタ用の
インプラントが出会う交点にシリサイド領域が形成され
ている。図の右側にある既出符号によって表示された対
応する素子を有する同一メサは、545によって表示さ
れた接続点によって出力ノード540に接続されたコネ
クタ525′を有する。説明的に言うと、ゲート52
2,532及びコネクタ525は、第1レベルポリシリ
コンから形成されている。そして、接続点545は、接
続点525′のポリとシリサイド形成ストラップ540
の間に重なりあっている。
【0057】インバータの原理を単一メサに応用した他
のレイアウトが図8、図9に示されている。
のレイアウトが図8、図9に示されている。
【0058】その図において、図8は、4トランジスタ
P1,P2、及びN1,N2から形成されたNANDゲ
ートの概略図を示している。その相互接続は図9で説明
されているが、単一メサ600は4トランジスタ全部を
含んでいる。図6、図7の回路と同様の素子には、対応
する番号を付けてある。このレイアウトでは、ストラッ
プ540は、図6、図7と同様にメサ600の別異にド
ープされた領域を短絡する。便宜的に、ストラップ54
0は、出力ノードの部分であるので、その結果、そのス
トラップが占有するスペースには接点を必要とするので
スペースが節約されない。ストラップ540′は、ポリ
かシリサイドであるが、P1を平行するP2に接続する
ことによって出力ノード545が完成される。
P1,P2、及びN1,N2から形成されたNANDゲ
ートの概略図を示している。その相互接続は図9で説明
されているが、単一メサ600は4トランジスタ全部を
含んでいる。図6、図7の回路と同様の素子には、対応
する番号を付けてある。このレイアウトでは、ストラッ
プ540は、図6、図7と同様にメサ600の別異にド
ープされた領域を短絡する。便宜的に、ストラップ54
0は、出力ノードの部分であるので、その結果、そのス
トラップが占有するスペースには接点を必要とするので
スペースが節約されない。ストラップ540′は、ポリ
かシリサイドであるが、P1を平行するP2に接続する
ことによって出力ノード545が完成される。
【0059】対応するNANDゲートは図10、図11
で説明される。この図におけるレイアウトは、ストラッ
プ540に隣接する隣接トランジスタは接続によりイン
バータを形成しないように選択される。このレイアウト
選択のポイントは、本発明がシリサイドストラップによ
り分離されたインバータの素子を用意することに基づく
のではなく、さらに一般的にはその応用には簡単なイン
バータより複雑な回路が含まれているということを説明
することである。
で説明される。この図におけるレイアウトは、ストラッ
プ540に隣接する隣接トランジスタは接続によりイン
バータを形成しないように選択される。このレイアウト
選択のポイントは、本発明がシリサイドストラップによ
り分離されたインバータの素子を用意することに基づく
のではなく、さらに一般的にはその応用には簡単なイン
バータより複雑な回路が含まれているということを説明
することである。
【0060】本発明は、本明細書で説明された特定の実
施例に限定されるのではなく、次の請求項に記載された
新規概念の精神と範囲から逸脱することなく、各種変更
修正をすることができる。
施例に限定されるのではなく、次の請求項に記載された
新規概念の精神と範囲から逸脱することなく、各種変更
修正をすることができる。
【0061】
【発明の効果】以上の説明のとおり、本発明によれば、
完全なインバータ(NとPチャンネルトランジスタ両
方)を有するメサを使用することから、メモリーセルの
占有面積を減少させ、セル内の相互連結を簡易化するこ
とができる効果を有する。
完全なインバータ(NとPチャンネルトランジスタ両
方)を有するメサを使用することから、メモリーセルの
占有面積を減少させ、セル内の相互連結を簡易化するこ
とができる効果を有する。
【図1】標準の6トランジスタSRAMセルの概略説明
図である。
図である。
【図2】従来技術のSRAMセルのレイアウト説明図で
ある。
ある。
【図3】本発明に従って構成されたSRAMセルの下部
層説明図である。
層説明図である。
【図4】本発明に従って構成されたSRAMセルの上部
層説明図である。
層説明図である。
【図5】4つの各メモリセルから構成されたマクロセル
を説明している。
を説明している。
【図6】本発明に従って構成されたペアのインバータの
概略説明図である。
概略説明図である。
【図7】本発明に従って構成されたペアのインバータの
概略説明図である。
概略説明図である。
【図8】本発明に従って構成されたNORゲートの概略
説明図である。
説明図である。
【図9】本発明に従って構成されたNORゲートの概略
説明図である。
説明図である。
【図10】本発明に従って構成されたNANDゲートの
概略説明図である。
概略説明図である。
【図11】本発明に従って構成されたNANDゲートの
概略説明図である。
概略説明図である。
105…ワードライン 110…ビットライン 115…ビットバーライン 150…交差接続インバータ 151,156…Pチャンネルトランジスタ 153,158…Nチャンネルトランジスタ 142,144…パスストランジスタ
Claims (15)
- 【請求項1】 絶縁層の上に位置する1セットのシリコ
ンメサに形成され、電気的回路を形成するために接続さ
れたNチャンネルとPチャンネルトランジスタを有し、
そのNチャンネルとPチャンネルトランジスタが前記メ
サのドープされたシリコン領域に位置し、前記Nチャン
ネルトランジスタは少なくとも1つのPウェルに分類さ
れ、前記Pチャンネルトランジスタは少なくとも1つの
Nウェルに分類されているCMOS集積回路において、 前記Nウェルの少なくとも1つがウェルインターフェイ
スでPウェルに隣接して、P−N接合点が前記ウェルイ
ンターフェイスで形成され、 電気的電導部材がそのP−N接合点上に位置して、その
P−N接合点が前記電気的電導ストラップにより短絡さ
れていることを特徴とするCMOS集積回路。 - 【請求項2】 入力ノードと出力ノードとを有するイン
バータから構成されると共に、Pゲートを有してNウェ
ルに形成されたPチャンネルトランジスタとNゲートと
を有してPウェルに形成されたNチャンネルトランジス
タとから構成され、 前記Pウェルは、インバータウェルインターフェイスの
前記Nウェルに隣接して、 前記PゲートとNゲートは、前記入力ノードに接続され
て、 前記出力ノードは、前記インバータウェルインターフェ
イスに形成されていることを特徴とする請求項1に記載
されたCMOS集積回路。 - 【請求項3】 Nウェルに形成された2Pチャンネルト
ランジスタとPウェルに形成された2Nチャンネルトラ
ンジスタとから構成されると共に、そのPチャンネルと
Nチャンネルトランジスタは縦軸に沿って配置され、 前記PウェルとNウェルはその間にウェルインターフェ
イスを有し、そのウェルインターフェイスは前記縦軸と
交差して、 前記両Pチャンネルトランジスタは、正電圧接点と前記
ウェルインターフェイスとの間に平行に接続されて、 前記両Nチャンネルトランジスタは、前記ウェルインタ
ーフェイスと下部電圧接点との間に直列に接続されて、 各Pチャンネルトランジスタゲートは、対応するNチャ
ンネルトランジスタゲートに接続されて、回路がNOR
ゲートとなり、 前記ウェルインターフェイスは、前記PチャンネルとN
チャンネルトランジスタにより形成された前記NORゲ
ートの出力ターミナルを形成していることを特徴とする
請求項1に記載されたCMOS集積回路。 - 【請求項4】 前記ウェルインターフェイスに隣接する
最近接Pチャンネルトランジスタは、前記ウェルインタ
ーフェイスに隣接する最近接Nチャンネルトランジスタ
に対応するNチャンネルゲートに接続されたPチャンネ
ルゲートを有し、前記最近接Pチャンネルトランジスタ
と前記最近接Nチャンネルトランジスタがインバータを
形成していることを特徴とする請求項3に記載されたC
MOS集積回路。 - 【請求項5】 Nウェルに形成した2Pチャンネルトラ
ンジスタとPウェルに形成した2Nチャンネルトランジ
スタとを有し、そのPチャンネルとNチャンネルトラン
ジスタは縦軸に沿って配置され、 前記PウェルとNウェルとは、その間にウェルインター
フェイスを有して、そのウェルインターフェイスは前記
縦軸と交差し、 前記両Pチャンネルトランジスタは、正電圧接点と前記
ウェルインターフェイスの間に直列に接続され、 前記両Nチャンネルトランジスタは、前記ウェルインタ
ーフェイスと下部電圧接点との間に平行に接続され、 各Pチャンネルトランジスタゲートは、対応するNチャ
ンネルトランジスタゲートに接続されて、回路をNAN
Dゲートとし、 前記ウェルインターフェイスは、前記PチャンネルとN
チャンネルトランジスタにより形成された前記NAND
ゲートの出力ターミナルを形成することを特徴とする請
求項1に記載されたCMOS集積回路。 - 【請求項6】 前記ウェルインターフェイスに隣接する
最近接Pチャンネルトランジスタは、前記ウェルインタ
ーフェイスに隣接する最近接Nチャンネルトランジスタ
の対応するNチャンネルゲートに接続したPチャンネル
ゲートを有し、前記最近接Pチャンネルトランジスタと
前記最近接Nチャンネルトランジスタとがインバータを
形成することを特徴とする請求項5に記載されたCMO
S集積回路。 - 【請求項7】 2交差接続インバータに接続した2パス
トランジスタと4倫理トランジスタとから構成され、各
々がシリコン基板上のシリコン層にCMOS技術によっ
て形成された、PゲートとNゲートに接続するゲートノ
ードと出力ノードとを有するSRAMメモリーセルにお
いて、 該メモリーセルは、セルのパス側に前記パストランジス
タを含むパス部分と、そのパス部分に対向する前記セル
の側に位置するセルの論理部分に前記論理トランジスタ
を含む論理部分とを有し、 また、そのメモリーセルは、前記パス部分と論理部分を
介してパス縁部から論理縁部まで延びる縦軸を有すると
共に、 その縦軸の第1サイドにある第1グループのトランジス
タは、第1グループの前記パストランジスタと第1グル
ープの前記2交差接続インバータから構成され、 前記縦軸の第2サイドにある第2グループのトランジス
タは、第2グループの前記パストランジスタと第2グル
ープの前記2交差接続インバータから構成され、 前記2交差接続インバータの各々は、Pウェルに形成し
たNチャンネルトランジスタとNウェルに形成したPチ
ャンネルトランジスタから構成されて、 そのNウェルとPウェルは、前記基板上に位置する前記
シリコン層の同一インバータ領域に形成されると共に、
P−N半導体接合点を含む共通P−Nインターフェイス
を有し、 さらに、前記2交差接続インバータの前記PウェルとN
ウェルの各々は、P−N接合点ストラップによって前記
P−Nインターフェイスを交差して電気的に接続され、
前記P−N半導体接合点は前記P−N接合点ストラップ
と接続することにより電気的に短絡することを特徴とす
るSRAMメモリーセル。 - 【請求項8】 前記縦軸の第1サイドの前記第1パスト
ランジスタは、その縦軸の第1サイドの前記第1インバ
ータ領域にある前記第1インバータの前記ゲートノード
と、その縦軸の第2サイドの前記第2インバータの前記
出力ノードとに接続され、 前記縦軸の第2サイドの第2パストランジスタは、その
縦軸の第2サイドの前記第2インバータ領域にある前記
第2インバータの前記ゲートノードと、その縦軸の第1
サイドの前記第1インバータの前記出力ノードとに接続
され、 前記交差接続インバータの第1と第2Pゲート及び第1
と第2のNゲートとは、 その縦軸に沿って異なる場所に位置するように、前記第
1と第2インバータは、その縦軸に沿って縦方向にオフ
セットされ、 前記第1パストランジスタを前記第1インバータの前記
PゲートとNゲートに接続する第1ノードストラップ
は、前記縦軸に対して垂直に延びて前記第2インバータ
の前記出力ノードに接続することを特徴とする請求項7
記載のSRAMメモリーセル。 - 【請求項9】 前記第1ノードストラップは、前記縦軸
に概ね平行な前記第1パストランジスタから延びると共
に、その縦軸に概ね垂直に延びる第1と第2の横枝を有
し、前記PとNチャンネルトランジスタの前記ゲートに
接続し、 前記第1と第2の横枝の一つが前記PとNゲートの一つ
に延びて、前記第2インバータの前記出力ノードに接続
することを特徴とする請求項8記載のSRAMメモリー
セル。 - 【請求項10】 縦軸と同一平面上の横軸に沿って矩形
に配置され、各メモリーセルはその反対側にパス縁部と
論理縁部とを有し、 そのパス縁部と論理縁部とは、その縦軸に概ね垂直で、
第1と第2の縦サイドに縦軸に平行な第1と第2の縦の
縁部を有する1セットのメモリーセルにおいて、 そのセルは、4セルのモジュールに分類されて、 各セルは、前記縦軸と同一平面上の横軸によって形成さ
れ、前記縦軸と論理縁部の交点に位置する平面に垂直な
垂直軸の回りを180°回転させると前記縦軸に沿って
隣接セルに重なり、 モジュール内の各セルは、その第1と第2の縦の縁部の
1つを介して反射によって前記第1と第2の縦サイドの
1つの隣接セルに重なって、 前記矩形のアレーは前記縦軸に平行して延びる縦アレー
から構成されて、その各セルは前記論理縁部で前記垂直
軸の回りを180°回転することにより前記縦アレーに
ある隣接セルに重なり、その縦アレーにある連続的セル
は隣接論理縁部を有し、 横アレーは、前記同一平面上の横軸に平行に延びると共
に、セルから構成されているが、その横アレーの各セル
は、その縦の縁部を介して反射してその横軸に沿って隣
接セルに重なることになることを特徴とする1セットの
メモリーセル。 - 【請求項11】 第1と第2のパストランジスタは、前
記パス縁部に接する第1と第2のパスメサ上に位置し
て、各第1と第2のパスメサはそのパス縁部に形成され
た半接点を有し、 そのパスメサと半接点とは前記縦軸から等距離に位置
し、 第1セルにある第1パスメサの第1半接点は、前記垂直
軸の回りをその第1セルに対して180°回転した第2
セルにある第2パスメサの第2半接点に隣接して、前記
第1と第2のセル両方のパス縁部に重なるように位置す
る合成パストランジスタ接点を形成することを特徴とす
る請求項10記載の1セットのメモリーセル。 - 【請求項12】 2インバータが前記縦軸の反対側の第
1と第2のインバータ領域に形成され、 2インバータの各々は、NウェルにあるPチャンネルト
ランジスタとPウェルにあるNチャンネルトランジスタ
とから構成され、 そのNウェルはインバータインターフェイスでそのPウ
ェルに隣接して、 前記インバータインターフェイスで形成された第1と第
2のP−N接合点は、電気的電導部材により短絡され
て、 前記2インバータの第1インバータは、前記縦軸に概ね
平行に前記第1パストランジスタから延びる電気的電導
素材から構成されると共に、前記NウェルとPウェル上
をそれぞれ延びる第1のNとPの横の拡張部分を有する
第1インバータノードを有し、 前記NとPチャンネルトランジスタのNとPゲートを形
成し、 前記第1のNとPの横の拡張部分は前記縦軸に沿って拡
張して前記第2インバータに形成した前記P−N接合点
で前記第2電気的電導部材と電気的に接続し、 前記2インバータの前記第2インバータは、前記縦軸に
平行な前記第2パストランジスタから延びる電気的電導
素材から構成され、 前記NウェルとPウェル上をそれぞれ延びる第2のNと
Pの横の拡張部分を有する第2インバータノードを有し
ており、 前記NとPチャンネルトランジスタのNとPゲートを形
成し、 前記第2のNとPの横の拡張部分の1つは前記縦軸を交
差して延びて、前記第1インバータに形成された前記第
1P−N接合点で前記第1電気的電導部材と電気的に接
続し、 前記第1とNとPの横の拡張部分は、前記第2のNとP
の横の拡張部分に互いに入り込んでいることを特徴とす
る請求項11記載の1セットのメモリーセル。 - 【請求項13】 前記インバータ領域の各々は、それに
形成された電圧接点を有しており、前記第1電圧接点は
前記セルの前記論理縁部付近に位置しており、前記第2
電圧接点は前記インバータ領域の他方の反対の端部に位
置して、 前記インバータ領域の各々は、前記論理縁部を介して隣
接セルに延びているので、隣接セルにある前記2インバ
ータ領域の各々は、その隣接セルの対応する回転したイ
ンバータ領域と電気的に接続することを特徴とする請求
項12記載の1セットのメモリーセル。 - 【請求項14】 縦軸と同一平面上の横軸に沿って矩形
のアレー状に配置され、各メモリーセルは反対側のパス
縁部と論理縁部を有し、 前記パスと論理縁部とは前記縦軸に垂直となり、 第1と第2の縦サイドで前記縦軸に概ね平行な第1と第
2の縦の縁部を有し、 第1セットのシリコンメサは、前記横軸に沿って前記ア
レーに位置して、各メサは前記縦軸に平行なメサ軸を有
すると共に2インバータを含み、 各インバータはNウェルにPチャンネルトランジスタと
PウェルにNチャンネルトランジスタとから構成され、 前記NウェルとPウェルは前記インバータの出力ノード
から構成されているP−N半導体接合点を含む共通イン
ターフェイスを有し、 前記横軸に沿って隣接するインバータは交差接続してS
RAMメモリーセルのラッチ部分を形成して、 第2セットのメサは、前記横軸に沿って前記アレーに位
置して、その第2セットの各メサはワードラインによっ
て制御されて、ビットラインと前記2交差接続インバー
タの一方の前記出力ノードとの間を接続した少なくとも
1パストランジスタを有しており、 前記第2セットのメサにある前記パストランジスタは前
記交差接続インバータの前記2ノードに直列に接続さ
れ、 前記第1と第2セットのメサは前記シリコン半導体基板
上に前記縦軸に沿って交互に配置され、 1セットのSRAMメモリーセットは前記第1と第2セ
ットのメサの隣接部分から形成されていることを特徴と
する1セットのメモリーセル。 - 【請求項15】 前記第1セットのメサは、4インバー
タのリング、即ち前記縦軸の第1サイドの第1ペアの2
つと前記縦軸の第2サイドの第2ペアの2つから構成さ
れ、 その4インバータの各々は前記縦軸の反対側のその4イ
ンバータの各々と接続して交差接続ペアのインバータを
形成して、 前記第1ペアの2インバータは前記第1セットのメサの
第1部分にある一方の極性の電圧接点の回りに位置し、 前記電圧接点は第1極性の内部ペアのトランジスタの間
に位置し、 前記内部ペアのトランジスタは反対極性の外部ペアのト
ランジスタの間に位置し、 その外部ペアのトランジスタの各々は前記P−N半導体
接合部の1つと第2の極性の電圧接点の間に接続され、 前記第1セットのメサは前記第2セットのメサの2つの
間に位置し、 前記第2セットのメサは対応する出力ノードに接続した
パストランジスタを含んでいるので、一方の前記電圧接
続を共有するラッチ部分を有する1セットのSRAMメ
モリーセルを形成することを特徴とする請求項14記載
の1セットのメモリーセル。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US670,557 | 1991-03-18 | ||
US07/670,557 US5166902A (en) | 1991-03-18 | 1991-03-18 | SRAM memory cell |
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---|---|
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---|---|---|---|
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---|---|
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