JPH0590541A

JPH0590541A - Ｓｒａｍメモリーセル

Info

Publication number: JPH0590541A
Application number: JP4061572A
Authority: JP
Inventors: John Silver; シルヴアージヨン
Original assignee: United Technologies Corp
Current assignee: Raytheon Technologies Corp
Priority date: 1991-03-18
Filing date: 1992-03-18
Publication date: 1993-04-09
Also published as: US5166902A

Abstract

(57)【要約】【目的】メモリーセルの占有面積を減少させ、セル内
の相互連結を簡易化する。【構成】コンパクトＳＲＡＭメモリーセルは、縦軸に
沿って縦方向にオフセットすると共に、互いに入り込ん
だトランジスタゲートを有する２インバータ１５０，１
５５を使用して、一方のインバータのゲート電極が縦軸
に垂直に延びて他方のインバータの出力ノードに接続す
る。隣接セル５０，６０は横縁部を介して１８０°回転
して、さらに縦縁部を介して反射させることにより重な
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、集積回路プロセス（集
積回路の能動素子が下部絶縁層上に位置する分離シリコ
ンメサに形成されているシリコン絶縁体（ＳＯＩ）技術
を使用する）に関わるスタテックランダムアクセスメモ
リー（ＳＲＡＭ）に関する。

【０００２】

【従来の技術】従来、シリコン絶縁体回路とＳＲＡＭ回
路の製造は技術的に知られており、その回路では、従来
の６トランジスタＳＲＡＭメモリーセルは、Ｐチャンネ
ルとＮチャンネルトランジスタを含んでおり、すべての
Ｎチャンネルトランジスタは、１以上のＰウェルメサ上
に形成されており、ＰチャンネルトランジスタはＮウェ
ルメサ上に形成されている。

【０００３】図１には、標準の６トランジスタＳＲＡＭ
セルの概略図が示されているが、その図において水平方
向に走るワードライン１０５は、２つのパストランジス
タ１４２，１４４、即ち本実施例では説明的にＮチャン
ネルトランジスタを制御しており、メモリーセルの内側
またはラッチ部分をビットライン１１０とビットバーラ
イン１１５に接続する。ＳＲＡＭセルの働きはよく知ら
れている。

【０００４】そのＳＲＡＭセルは、正電圧と接地間を接
続するＰチャンネルトランジスタ１５１とＮチャンネル
トランジスタ１５３から構成された２つの交差接続イン
バータ１５０から構成されており、中間出力ノードとＰ
チャンネルトランジスタ１５６とＮチャンネルトランジ
スタ１５８から構成された第２のインバータ１５５を有
する。２つの交差接続ノードは、「ビット」パストラン
ジスタ１４２をインバータ１５０の共通ノードとインバ
ータ１５５のゲートノードに接続するノード１２３であ
る。他の共通ノードは、「ビットバー」トランジスタ１
４４をインバータ１５５の共通ノードとインバータ１５
０のゲートノードとに接続する符号１２５である。ビッ
トとビットバーの用語は、パストランジスタが接続する
ペアのビットラインに対する従来の表示を引用してい
る。

【０００５】先のＳＯＩＳＲＡＭ回路に使用する先行
技術レイアウトは、図２に示されている。その図では、
メサ１２３，１３４はそれぞれすべてのＮチャンネルト
ランジスタを含んでおり、Ｎ１とＮ４は図の上縁部にあ
り、Ｎ２とＮ３は底部にある。２つのＰチャンネルメサ
はＰチャンネルトランジスタを含んでいる。２つの交差
接続ノードは、同じ符号１２３，１２５により説明され
ている。そのノードは接続部分に対して符号１２３で、
補助部分に対して符号１２３−１，１２３−２で表示さ
れる。同じ表示はノード１２５に対して使用される。こ
のアプローチは過去にも使用されてきたが、同じ極性の
トランジスタがメサにあるので、トランジスタを形成す
るために使用された添加物から妨害を受ける問題がない
という明かな利点を示している。特に、パストランジス
タＮ１と第１のＮ２トランジスタは共通の電気ノード１
２３を共有しているので、同一メサにノードを形成する
のに便利である。

【０００６】ノード１２５，１２３の接続点は交差しな
ければいけないという不利益があるので、信頼性はその
ような交点を取り除いた場合よりも低くなる。ライン１
２３−１、即ちトランジスタＮ２，Ｐ１のポリゲートか
ら、ライン１２３−２、即ちトランジスタＮ１，Ｎ２の
ポリゲート間の接続点の間で、ライン１２３の中央部分
はライン１２５を交差しなければならない。従来は、第
１のレベル金属に行って戻ることによって成し遂げられ
ていたが、交点は不良の源であった。即ち、少ないほど
良いのである。

【０００７】

【発明が解決しようとする課題】しかし、技術は絶えず
メモリーセルの占有面積の減少とセル内の相互連結の簡
易化による信頼性の向上を要求している。

【０００８】そこで、本発明の技術的課題は、メモリー
セルの占有面積を減少させ、セル内の相互連結の簡易化
による信頼性を向上させたＳＲＡＭメモリーセルを提供
することである。

【０００９】その他の特徴と利点は、明細書と請求項、
及び本発明の実施例を説明する添付図面から明らかとな
る。

【００１０】

【課題を解決するための手段】本発明によれば、絶縁層
の上に位置する１セットのシリコンメサに形成され、電
気的回路を形成するために接続されたＮチャンネルとＰ
チャンネルトランジスタを有し、そのＮチャンネルとＰ
チャンネルトランジスタが前記メサのドープされたシリ
コン領域に位置し、前記Ｎチャンネルトランジスタは少
なくとも１つのＰウェルに分類され、前記Ｐチャンネル
トランジスタは少なくとも１つのＮウェルに分類されて
いるＣＭＯＳ集積回路において、前記Ｎウェルの少なく
とも１つがウェルインターフェイスでＰウェルに隣接し
て、Ｐ−Ｎ接合点が前記ウェルインターフェイスで形成
され、電気的電導部材がそのＰ−Ｎ接合点上に位置し
て、そのＰ−Ｎ接合点が前記電気的電導ストラップによ
り短絡されていることを特徴とするＣＭＯＳ集積回路が
得られる。

【００１１】また、本発明によれば、入力ノードと出力
ノードとを有するインバータから構成されると共に、Ｐ
ゲートを有してＮウェルに形成されたＰチャンネルトラ
ンジスタとＮゲートとを有してＰウェルに形成されたＮ
チャンネルトランジスタとから構成され、前記Ｐウェル
は、インバータウェルインターフェイスの前記Ｎウェル
に隣接して、前記ＰゲートとＮゲートは、前記入力ノー
ドに接続されて、前記出力ノードは、前記インバータウ
ェルインターフェイスに形成されていることを特徴とす
る前記ＣＭＯＳ集積回路が得られる。

【００１２】また、本発明によれば、Ｎウェルに形成さ
れた２ＰチャンネルトランジスタとＰウェルに形成され
た２Ｎチャンネルトランジスタとから構成されると共
に、そのＰチャンネルとＮチャンネルトランジスタは縦
軸に沿って配置され、前記ＰウェルとＮウェルはその間
にウェルインターフェイスを有し、そのウェルインター
フェイスは前記縦軸と交差して、前記両Ｐチャンネルト
ランジスタは、正電圧接点と前記ウェルインターフェイ
スとの間に平行に接続されて、前記両Ｎチャンネルトラ
ンジスタは、前記ウェルインターフェイスと下部電圧接
点との間に直列に接続されて、各Ｐチャンネルトランジ
スタゲートは、対応するＮチャンネルトランジスタゲー
トに接続されて、回路がＮＯＲゲートとなり、前記ウェ
ルインターフェイスは、前記ＰチャンネルとＮチャンネ
ルトランジスタにより形成された前記ＮＯＲゲートの出
力ターミナルを形成していることを特徴とする前記ＣＭ
ＯＳ集積回路が得られる。

【００１３】また、本発明によれば、前記ウェルインタ
ーフェイスに隣接する最近接Ｐチャンネルトランジスタ
は、前記ウェルインターフェイスに隣接する最近接Ｎチ
ャンネルトランジスタに対応するＮチャンネルゲートに
接続されたＰチャンネルゲートを有し、前記最近接Ｐチ
ャンネルトランジスタと前記最近接Ｎチャンネルトラン
ジスタがインバータを形成していることを特徴とする前
記ＣＭＯＳ集積回路が得られる。

【００１４】また、本発明によれば、Ｎウェルに形成し
た２ＰチャンネルトランジスタとＰウェルに形成した２
Ｎチャンネルトランジスタとを有し、そのＰチャンネル
とＮチャンネルトランジスタは縦軸に沿って配置され、
前記ＰウェルとＮウェルとは、その間にウェルインター
フェイスを有して、そのウェルインターフェイスは前記
縦軸と交差し、前記両Ｐチャンネルトランジスタは、正
電圧接点と前記ウェルインターフェイスの間に直列に接
続され、前記両Ｎチャンネルトランジスタは、前記ウェ
ルインターフェイスと下部電圧接点との間に平行に接続
され、各Ｐチャンネルトランジスタゲートは、対応する
Ｎチャンネルトランジスタゲートに接続されて、回路を
ＮＡＮＤゲートとし、前記ウェルインターフェイスは、
前記ＰチャンネルとＮチャンネルトランジスタにより形
成された前記ＮＡＮＤゲートの出力ターミナルを形成す
ることを特徴とする前記ＣＭＯＳ集積回路が得られる。

【００１５】また、本発明によれば、前記ウェルインタ
ーフェイスに隣接する最近接Ｐチャンネルトランジスタ
は、前記ウェルインターフェイスに隣接する最近接Ｎチ
ャンネルトランジスタの対応するＮチャンネルゲートに
接続したＰチャンネルゲートを有し、前記最近接Ｐチャ
ンネルトランジスタと前記最近接Ｎチャンネルトランジ
スタとがインバータを形成することを特徴とする前記Ｃ
ＭＯＳ集積回路が得られる。

【００１６】また、本発明によれば、２交差接続インバ
ータに接続した２パストランジスタと４倫理トランジス
タとから構成され、各々がシリコン基板上のシリコン層
にＣＭＯＳ技術によって形成された、ＰゲートとＮゲー
トに接続するゲートノードと出力ノードとを有するＳＲ
ＡＭメモリーセルにおいて、該メモリーセルは、セルの
パス側に前記パストランジスタを含むパス部分と、その
パス部分に対向する前記セルの側に位置するセルの論理
部分に前記論理トランジスタを含む論理部分とを有し、
また、そのメモリーセルは、前記パス部分と論理部分を
介してパス縁部から論理縁部まで延びる縦軸を有すると
共に、その縦軸の第１サイドにある第１グループのトラ
ンジスタは、第１グループの前記パストランジスタと第
１グループの前記２交差接続インバータから構成され、
前記縦軸の第２サイドにある第２グループのトランジス
タは、第２グループの前記パストランジスタと第２グル
ープの前記２交差接続インバータから構成され、前記２
交差接続インバータの各々は、Ｐウェルに形成したＮチ
ャンネルトランジスタとＮウェルに形成したＰチャンネ
ルトランジスタから構成されて、そのＮウェルとＰウェ
ルは、前記基板上に位置する前記シリコン層の同一イン
バータ領域に形成されると共に、Ｐ−Ｎ半導体接合点を
含む共通Ｐ−Ｎインターフェイスを有し、さらに、前記
２交差接続インバータの前記ＰウェルとＮウェルの各々
は、Ｐ−Ｎ接合点ストラップによって前記Ｐ−Ｎインタ
ーフェイスを交差して電気的に接続され、前記Ｐ−Ｎ半
導体接合点は前記Ｐ−Ｎ接合点ストラップと接続するこ
とにより電気的に短絡することを特徴とするＳＲＡＭメ
モリーセルが得られる。

【００１７】また、本発明によれば、前記縦軸の第１サ
イドの前記第１パストランジスタは、その縦軸の第１サ
イドの前記第１インバータ領域にある前記第１インバー
タの前記ゲートノードと、その縦軸の第２サイドの前記
第２インバータの前記出力ノードとに接続され、前記縦
軸の第２サイドの第２パストランジスタは、その縦軸の
第２サイドの前記第２インバータ領域にある前記第２イ
ンバータの前記ゲートノードと、その縦軸の第１サイド
の前記第１インバータの前記出力ノードとに接続され、
前記交差接続インバータの第１と第２Ｐゲート及び第１
と第２のＮゲートとは、その縦軸に沿って異なる場所に
位置するように、前記第１と第２インバータは、その縦
軸に沿って縦方向にオフセットされ、前記第１パストラ
ンジスタを前記第１インバータの前記ＰゲートとＮゲー
トに接続する第１ノードストラップは、前記縦軸に対し
て垂直に延びて前記第２インバータの前記出力ノードに
接続することを特徴とする前記ＳＲＡＭメモリーセルが
得られる。

【００１８】また、本発明によれば、前記第１ノードス
トラップは、前記縦軸に概ね平行な前記第１パストラン
ジスタから延びると共に、その縦軸に垂直に延びる第１
と第２の横枝を有し、前記ＰとＮチャンネルトランジス
タの前記ゲートに接続し、前記第１と第２の横枝の一つ
が前記ＰとＮゲートの一つに延びて、前記第２インバー
タの前記出力ノードに接続することを特徴とする前記Ｓ
ＲＡＭメモリーセルが得られる。

【００１９】また、本発明によれば、縦軸と同一平面上
の横軸に沿って矩形に配置され、各メモリーセルはその
反対側にパス縁部と論理縁部とを有し、そのパス縁部と
論理縁部とは、その縦軸に概ね垂直で、第１と第２の縦
サイドに縦軸に平行な第１と第２の縦の縁部を有する１
セットのメモリーセルにおいて、そのセルは、４セルの
モジュールに分類されて、各セルは、前記縦軸と同一平
面上の横軸によって形成され、前記縦軸と論理縁部の交
点に位置する平面に垂直な垂直軸の回りを１８０°回転
させると前記縦軸に沿って隣接セルに重なり、モジュー
ル内の各セルは、その第１と第２の縦の縁部の１つを介
して反射によって前記第１と第２の縦サイドの１つの隣
接セルに重なって、前記矩形のアレーは前記縦軸に平行
して延びる縦アレーから構成されて、その各セルは前記
論理縁部で前記垂直軸の回りを１８０°回転することに
より前記縦アレーにある隣接セルに重なり、その縦アレ
ーにある連続的セルは隣接論理縁部を有し、横アレー
は、前記同一平面上の横軸に平行に延びると共に、セル
から構成されているが、その横アレーの各セルは、その
縦の縁部を介して反射してその横軸に沿って隣接セルに
重なることになることを特徴とする１セットのメモリー
セルが得られる。

【００２０】また、本発明によれば、第１と第２のパス
トランジスタは、前記パス縁部に接する第１と第２のパ
スメサ上に位置して、各第１と第２のパスメサはそのパ
ス縁部に形成された半接点を有し、そのパスメサと半接
点とは前記縦軸から等距離に位置し、第１セルにある第
１パスメサの第１半接点は、前記垂直軸の回りをその第
１セルに対して１８０°回転した第２セルにある第２パ
スメサの第２半接点に隣接して、前記第１と第２のセル
両方のパス縁部に重なるように位置する合成パストラン
ジスタ接点を形成することを特徴とする前記１セットの
メモリーセルが得られる。

【００２１】また、本発明によれば、２インバータが前
記縦軸の反対側の第１と第２のインバータ領域に形成さ
れ、２インバータの各々は、ＮウェルにあるＰチャンネ
ルトランジスタとＰウェルにあるＮチャンネルトランジ
スタとから構成され、そのＮウェルはインバータインタ
ーフェイスでそのＰウェルに隣接して、前記インバータ
インターフェイスで形成された第１と第２のＰ−Ｎ接合
点は、電気的電導部材により短絡されて、前記２インバ
ータの第１インバータは、前記縦軸に概ね平行に前記第
１パストランジスタから延びる電気的電導素材から構成
されると共に、前記ＮウェルとＰウェル上をそれぞれ延
びる第１のＮとＰの横の拡張部分を有する第１インバー
タノードを有し、前記ＮとＰチャンネルトランジスタの
ＮとＰゲートを形成し、前記第１のＮとＰの横の拡張部
分は前記縦軸に沿って拡張して前記第２インバータに形
成した前記Ｐ−Ｎ接合点で前記第２電気的電導部材と電
気的に接続し、前記２インバータの前記第２インバータ
は、前記縦軸に平行な前記第２パストランジスタから延
びる電気的電導素材から構成され、前記ＮウェルとＰウ
ェル上をそれぞれ延びる第２のＮとＰの横の拡張部分を
有する第２インバータノードを有しており、前記ＮとＰ
チャンネルトランジスタのＮとＰゲートを形成し、前記
第２のＮとＰの横の拡張部分の１つは前記縦軸を交差し
て延びて、前記第１インバータに形成された前記第１Ｐ
−Ｎ接合点で前記第１電気的電導部材と電気的に接続
し、前記第１とＮとＰの横の拡張部分は、前記第２のＮ
とＰの横の拡張部分に互いに入り込んでいることを特徴
とする前記１セットのメモリーセルが得られる。

【００２２】また、本発明によれば、前記インバータ領
域の各々は、それに形成された電圧接点を有しており、
前記第１電圧接点は前記セルの前記論理縁部付近に位置
しており、前記第２電圧接点は前記インバータ領域の他
方の反対の端部に位置して、前記インバータ領域の各々
は、前記論理縁部を介して隣接セルに延びているので、
隣接セルにある前記２インバータ領域の各々は、その隣
接セルの対応する回転したインバータ領域と電気的に接
続することを特徴とする前記１セットのメモリーセルが
得られる。

【００２３】また、本発明によれば、縦軸と同一平面上
の横軸に沿って矩形のアレー状に配置され、各メモリー
セルは反対側のパス縁部と論理縁部を有し、前記パスと
論理縁部とは前記縦軸に垂直となり、第１と第２の縦サ
イドで前記縦軸に概ね平行な第１と第２の縦の縁部を有
し、第１セットのシリコンメサは、前記横軸に沿って前
記アレーに位置して、各メサは前記縦軸に平行なメサ軸
を有すると共に２インバータを含み、各インバータはＮ
ウェルにＰチャンネルトランジスタとＰウェルにＮチャ
ンネルトランジスタとから構成され、前記ＮウェルとＰ
ウェルは前記インバータの出力ノードから構成されてい
るＰ−Ｎ半導体接合点を含む共通インターフェイスを有
し、前記横軸に沿って隣接するインバータは交差接続し
てＳＲＡＭメモリーセルのラッチ部分を形成して、第２
セットのメサは、前記横軸に沿って前記アレーに位置し
て、その第２セットの各メサはワードラインによって制
御されて、ビットラインと前記２交差接続インバータの
一方の前記出力ノードとの間を接続した少なくとも１パ
ストランジスタを有しており、前記第２セットのメサに
ある前記パストランジスタは前記交差接続インバータの
前記２ノードに直列に接続され、前記第１と第２セット
のメサは前記シリコン半導体基板上に前記縦軸に沿って
交互に配置され、１セットのＳＲＡＭメモリーセットは
前記第１と第２セットのメサの隣接部分から形成されて
いることを特徴とする１セットのメモリーセルが得られ
る。

【００２４】また、本発明によれば、前記第１セットの
メサは、４インバータのリング、即ち前記縦軸の第１サ
イドの第１ペアの２つと前記縦軸の第２サイドの第２ペ
アの２つから構成され、その４インバータの各々は前記
縦軸の反対側のその４インバータの各々と接続して交差
接続ペアのインバータを形成して、前記第１ペアの２イ
ンバータは前記第１セットのメサの第１部分にある一方
の極性の電圧接点の回りに位置し、前記電圧接点は第１
極性の内部ペアのトランジスタの間に位置し、前記内部
ペアのトランジスタは反対極性の外部ペアのトランジス
タの間に位置し、その外部ペアのトランジスタの各々は
前記Ｐ−Ｎ半導体接合部の１つと第２の極性の電圧接点
の間に接続され、前記第１セットのメサは前記第２セッ
トのメサの２つの間に位置し、前記第２セットのメサは
対応する出力ノードに接続したパストランジスタを含ん
でいるので、一方の前記電圧接続を共有するラッチ部分
を有する１セットのＳＲＡＭメモリーセルを形成するこ
とを特徴とする前記１セットのメモリーセルが得られ
る。

【００２５】すなわち、本発明は、シリコン絶縁体技術
と共に使用するために当初設計されたＳＲＡＭメモリー
セルに関し、そこでは、ＰチャンネルとＮチャンネル両
トランジスタは、メモリーセルの記憶部分と共に使用す
るパストランジスタを含む１以上のメサから分離された
セルの記憶またはラッチ部分の同一メサに形成されてい
る。

【００２６】セルのレイアウトは、２領域への分割、パ
ストランジスタ用のメサを含むパス領域と、メモリーセ
ルのラッチ部分用の４トランジスタを含むラッチ領域と
によって特徴づけられており、隣接セルの第１と第２の
パス領域は縦軸に沿って重なりあう連結関係に適合して
いる隣接セルのパス領域を有している。

【００２７】さらに、セルのレイアウトは、第１の縦軸
の反対側に位置する２つの半セルに分割されることで特
徴づけられており、各半セルはパストランジスタとイン
バータを含んでおり、各パストランジスタの１つの電極
は、対応するインバータゲートのゲートノードと他の半
セルの他のインバータの出力ノードに直接接続されてい
る。さらに、各半セルはパストランジスタを含むパス部
分とインバータまたはインバータを含むラッチ部分に分
割され、２つのパス部分は横軸の同一側に位置する。そ
の結果、それらは共に２つのインバータを含むセルラッ
チ部分から分離されたセルパス部分を形成する。

【００２８】前記セルは、ペアとして縦軸の回りを１８
０°回転する関係にあることを特徴としたアレー状に配
置されている。その結果、隣接したセルのパス部分は隣
接しており、一方のセルの第１の半分の第１パストラン
ジスタは他のセルの第２の半分の第２パストランジスタ
に隣接し、逆に、第１セルの第２の半分の第２パストラ
ンジスタは第２セルの第１の半分の第１パストランジス
タに隣接している。

【００２９】

【実施例】次に、本発明の実施例を図面を参照して説明
する。

【００３０】図３を参照して、本発明の実施例に従って
構成されたＳＲＡＭのメサとウェルを説明する。レイア
ウトはバルクシリコン技術とＧａＡｓと共に使用するこ
とができるので、「トランジスタ領域」、「インバータ
領域」の用語は、「メサ」の代替物として使用されて、
トランジスタまたはインバータが形成されている領域を
示している。単一トランジスタの場合は、「トランジス
タ領域」はウェルと同一にすることができる。本明細書
で使用される用語「メサ」は、絶縁体に完全に囲まれた
シリコン層に限定されない。

【００３１】インバータ１５０，１５５の位置するシリ
コン層は、メサとして引用される。但し、領域２７３は
それらを接続して合成メサ２３０を形成する。セルの左
縁部またはパス縁部には、２つのメサ２４０，２１５が
あるが、それぞれメサ２４０のＰウェル２４２の第１パ
ストランジスタＮ１とメサ２４５のＰウェル２４４の第
２パストランジスタＮ４を含んでいる。このパストラン
ジスタは先行技術のように図の左縁部に示されている
が、その他のＮチャンネルトランジスタと同じメサでは
ない。下記のような理由で、メサは縦軸１０に沿って転
置される。横軸２０により右側の論理またはラッチ部分
から左側のセルのバス部分が二分される。

【００３２】図３の右側には、一般的にＵ字形をした単
一合成メサ２３０が示されているが、それはＰウェル２
５３，２５８におけるセルのラッチ部分のＮチャンネル
トランジスタＮ２，Ｎ３の両方をＵ字形の底部に含んで
いる。その図の右側、またはＵ字形の枝に、Ｎウェル２
５１，２５６の２つのＰチャンネルトランジスタＰ１，
Ｐ２が形成されている。その図の上部またはメサ２３０
のＵ字形の左の枝に、トランジスタＰ１，Ｐ２から構成
されているインバータ１５０が形成されている。トラン
ジスタＰ１，Ｐ２の間に共通ノード１２３が形成されて
いる領域２２３を次に説明する。

【００３３】同様に、その図の底部には、トランジスタ
Ｐ２とトランジスタＮ３とから構成され、その間に領域
２２５を有するインバータ１５５が形成されている。領
域２２３，２２５は、図１のノード１２３，１２５の部
分に対応している。メサ２３０の左側部分には、図１の
接地接続点１７３，１７８に対応する符号２７３，２７
８によって表示される領域が示されている。メサ２３０
の右上縁部には、図１の＋５Ｖ接点１７１に対応してい
る接点２７１が示されている。

【００３４】図４は、別のセル説明図であり、トランジ
スタのゲートとその他の相互接続点を成形する第１レベ
ルポリシリコンストラップを示している。点鎖領域は、
シリコンメサの「能動」部分であり、そのメサより幾ら
か小さい。技術関係者は、あるプロセスでは一方の極性
に適する共通インプラントと他の極性のウェルを形成す
る１セットの小領域インプラントとが使用されることを
知っている。本実施例におけるウェルインターフェイス
は、背景領域と小ウェルとの境界である。ウェルインタ
ーフェイスの用語は、極性の反対の領域の間の境界を意
味するために使用されるが、その境界はトランジスタ
（ソースまたはドレイン）内に含まれているかどうか、
トランジスタとそのウェルの境界の間に許容変化量があ
るかどうかに係わらない。

【００３５】図４の点線４１０は、Ｐチャンネルトラン
ジスタのソースとドレイン用のＰ＋インプラントと、Ｎ
チャンネルトランジスタのソースとドレイン用のＮ＋イ
ンプラントの間の境界を示している。点線４１０に沿っ
て形成されたＰ−Ｎ接合点は下記のようなシリサイドス
トラップにより短絡している。

【００３６】ノード１２５の物理的認識は、パストラン
ジスタＮ４から軸１０に平行に走る第１区分とトランジ
スタＰ１とＮ２のゲートである２つの横の拡張部分とを
有する「Ｆ」である。Ｐ１のゲートを形成する拡張部分
は、区分１２５−２のその他のインバータの接点出力ノ
ードまで続く。同様に、ノード１２３はパストランジス
タＮ１からセルの底縁部に沿って走り、横の拡張部分は
ノード１２３の拡張部分と互いに入り込んでいる（その
部分は、横軸に沿って重なる２つのノードから連続的に
互いに拡張していることを意味する）。

【００３７】次に、メサ２３０の電気的特性を参照する
と、トランジスタＰ１とＮ２の間のノード２２３はＰ１
のドレインとＮ２のソースの間にＰ−Ｎ接合点を有して
いることは技術関係者には明かである。シリサイドスト
ラップ３２３は、ゲート１２３−２とこの領域のメサの
最上部に位置しており、ソースとドレインとを短絡して
いるので、その接合点でのダイオードの形成を阻止して
いる。

【００３８】同様に、メサ２３０の下部の領域２２５に
Ｐ−Ｎ接合点があり、これもシリサイドストラップ３２
５によって短絡している。ソースとドレインとの間のイ
ンターフェイスは便宜のため「ウェルインターフェイ
ス」として引用される。この回路に使用されるプロセス
において、ソースとドレインの縁部はウェルの縁部と同
じである。また、Ｐ−Ｎ接合点は、インバータ１５０，
１５５の間の交差接続を完成するために必要とされる接
続点１２３−２，１２５−２によっても短絡されている
ので、いかなる損失もその領域に与えずにダイオード作
動の抑制に影響を与えることが本発明の利点である。メ
サ２３０の左側において、領域２７３の接地接続点がそ
の領域のコンダクタンスを向上させるシリサイド被覆も
有している。

【００３９】従来の（むしろ、自己調整）シリサイドプ
ロセスにおいては、ポリシリコンの第１層が形成された
後、シリサイドストラップが置かれる。Ｐ−Ｎ接合点で
の短絡は、ポリシリコン層または金属層の使用によって
も得ることができる。ＰウェルがＮウェルに隣接する境
界はウェルインターフェイスとして引用される。

【００４０】符号１１０，１１５と表示された、図３の
左側の括弧は、ビットライン１１０，１１５がメモリー
セルを交差する部分を説明している。それは、説明的実
施例においては、第２のレベル金属で形成される。図３
の底部の、２８２，２８４と表示された追加の括弧は、
０Ｖと＋５Ｖ用のバスラインがそれぞれ本図面上垂直に
走っている部分を説明している。

【００４１】次に、図５を参照すると、ペアのマクロセ
ル５１０，５２０が示されており、各々は４つの本発明
セルの合成物から形成されている。図面を整理して呈示
するため、ポリゲート、接点、メサのみが示されてお
り、そのメサはメサ内の能動サブ領域によって示されて
いる。マクロセル５１０の４サブセルは、それぞれ符号
５０，５５，６０，６５によって表示されている。マク
ロセル５２０は、セル７０，７５，８０，８５から構成
されている。セル６０は、図３、図４において説明され
る。セル５０は回路面に対する垂直軸の回りを１８０°
回転することによりセル６０に重なる。セル５５は、共
通セル縁部を介して反射したセル５０のミラー形であ
る。同様に、セル６５はセル６０のミラー形である。ペ
アの縦のセル軸１０，１０′は、本図では水平になる。
水平と垂直の名称が、図面を読むときの便宜のためだけ
に使用されるのは、チップの軸方向が任意だからであ
る。ビットラインは、符号１１０，１１５、及び１１
０′，１１５′を示す括弧によって表示された軸１０に
平行に走っている。それは、従来のセンスアンプに接続
されて、各メモリーセルから値を読み出す。マクロセル
５１０では、セル５０，６０の能動領域２４６−５０，
２４１−６０に重なりあう接点２６２上でバイアスによ
りビットライン１１０に接続する。

【００４２】このとき、同一素子はセルの符号で表示さ
れる。ビットバー１１５は、セル５０，６０の能動領域
２４６−７０，２４１−８０に重なりあう接点２６５に
接続する。勿論、電気的対称があるとして、その関係は
特徴形式において完全に対称でないことに注意しなけれ
ばならない。

【００４３】セル５０，６０は、縦軸１０の回りを１８
０°回転させることに重なる。セル６０，７０、及び７
０，８０も同様である。それゆえ、物理的素子は、アレ
ーの連続的行上では交番する。こうして、セル５０，６
０の境界において、接点２６２は、セル５０の半接点２
６６とセル６０の半接点２６１から形成される。接点２
６５は、セル６０の半接点２６６とセル５０の半接点２
６１から形成される。これは、メサ２４０，２４５がセ
ル５０，６０の境界に隣接する結果そうなる。

【００４４】セル５０，５３、及び６０，６５等は、縦
のセル境界を介して反射されたミラー形である。反射と
回転を組み合わせる利点は、接点を参照して説明する。
ビットラインを共有することに加えて、＋５Ｖ接点もセ
ル間で共有される。接点２７１、即ち、図１における接
点１７１の同一素子はトランジスタＰ１の縁部の合成メ
サ２３０上に位置するが、接点１７６の同一素子はこの
セルに存在しない。そのかわり、図５のセル６０，７０
の間のインターフェイスを検討してわかるように、セル
５０のトランジスタＰ２のソースは、セル７０の接点２
７１−７０を介して＋５Ｖに接続されている。これは、
Ｐ２のソースはデザインルール許す限り接点２７１−７
０に接近している。

【００４５】同様に、接点２７１−６０は、接点自身が
両セルに重なりあうのではなくて、むしろメサの電導率
を介してセル７０と共有している。図５からわかるよう
に、チップ上の物理的メサ２３０はセル境界と交差して
連続的に延びて、通常の環状を有する単一メサを形成し
ている。

【００４６】さらに、図４において、２つの接点（＋５
Ｖと接地）が必要にしても、合成メサノ各枝は２トラン
ジスタと１接点の余地があることが明らかである。出力
ノードでトランジスタゲートと交差接続点を形成してい
る多結晶シリコン（ポリ）ストラップ１２３，１２５を
互いに入り込めることにより、図２に示されているよう
なレイアウトに必要とされるよりも少ない領域上には３
ポリストラップと１接点を配置することができる。

【００４７】合成メサ２３０上のトランジスタを能率的
に集積すると非対称となるが、下部枝はセル境界にトラ
ンジスタを有し、上部枝は接点を有する。これは、メサ
の左縁部に反射されるが、そこでは、下部枝が右に転置
される。この移転を利用するために、メサ２４０もメサ
２４５の右に転置され、デザインルールの許す限りメサ
の下部コーナーに接近させる。

【００４８】もし、そのセルが倫理縁部またはパス縁部
を介して反射されるならば、この転置に利点はないが、
回転を利用するとスペースを節約することができる。こ
うして、パス側のセルの境界は直線にならないが、オフ
セットを有する。おわかりのように、その回転が意味す
ることは、セル５０のメサ２４０は隣接セル６０のメサ
２４５の延長でありそのセルの２パス縁部が互いに入り
込んでジクソーパズルのようにはまり込んでいる。

【００４９】図５を参照すると、セルアレーには２つの
タイプのメサがあることがわかる。第１のタイプはパス
トランジスタ用に使用され、単純で概ね矩形をしてい
る。このパストランジスタメサはワードライン１０５に
位置しており、各メサは、あるセルのノード１２１と隣
接セルのノード１２７の両方の中央（２６２をいう）に
共有接点を有している。この回転配置の一つの特徴は、
隣接セルのビットとビットバーのノードがライン１１０
を有する共通接点２６２を共有していることである。接
点２６５はあるセルのビットライン接点でもあり、隣接
セルのビットバー接点でもある。そのセルは電気的に対
称であるので、この交番はメモリー動作に違いをもたら
さない。

【００５０】メサの第２のタイプは、２つの隣接セル用
の合成メサ２３０を形成している。このメサはセル境界
を交差して連続し、接点は隣接セルにより電気的に共有
されている。セル６０，７０の間の論理縁部は直線で引
かれており、接点２７１はあるセル全体に位置してい
る。同様に、パス縁部上は同じ「凹凸」で引かれてい
る。縦軸は分離ラインであるので、一方の半セルに対す
る他方のこの転置は、その第１（またはビット）の半セ
ルが第２（またはビットバー）の半セルと縦にオフセッ
トされているものとして引証される。

【００５１】合成メサ２３０の各インバータメサまたは
インバータ領域は一方に電圧接点を有しており、隣接Ｎ
とＰウェルから形成されたインバータは電圧接点の次に
位置する。縦のオフセットは、縦軸を交差するゲート電
極の拡張の結果として生じ、他のインバータの出力ノー
ドに接続する。ペアのインバータは、４つの縦方向に位
置するペアの平行シリコンメサとして考えることができ
る。第１と第４の位置は、一方のメサ上の電圧接点及び
他方のメサ上のトランジスタゲートによって占められて
いる。第２と第３の位置は、第１メサ上のトランジスタ
ゲート及び第２メサ上のノード接点によって占められて
おり、第２メサ上のトランジスタゲートに接続している
第１メサ上のノード接点の反転が続く。

【００５２】そのレイアウトの別の見方をすると、中央
リングメサは環状四分円と四分円内のインバータの間に
４つの分割点で電圧接点を有しているということであ
る。「リング」の用語は、一般的に使用されているが、
メサが円いということを意味してはいない。リング内に
形成された素子は、１８０°回転しても変わらない配置
にレイアウトされている。３つの電圧バスは、リング上
の図面においては垂直に延びている。中央バスは、第１
電圧（５Ｖ）で印加されており、各外バスは別の同一電
圧（接地）で印加されている。

【００５３】ワードラインは、図５において垂直に走っ
ており、本実施例では、多結晶シリコンにおいて、基板
上で第１レベル金属より下に位置しており、これは符号
３０，４０で表示されている。そのワードラインは、関
係技術者には知られているように、他のレベルの導体、
即ち多結晶シリコンの追加層か、多層金属ラインの一つ
に形成することができる。この実施例では、金属１全体
のワードラインは一般的にワードライン３０，４０に平
行に走っており、６４セルの間隔で接続されている。

【００５４】図５の左右の括弧は、（第２レベル金属上
の）ビットライン１１０，１１５、及び１１０′，１１
５′を説明しており、図面の最上端の括弧は、括弧２８
４によって表示された共通＋５Ｖと括弧２８２，２８
２′により表示された別個の接地バスとを説明してい
る。ワードライン３０，４０は、直線ではないが、異な
った大きさのメサ２４０，２４５を収容するために転置
されていることに注意すべきである。

【００５５】本発明のレイアウトの驚くべき利点は、同
じデザインルールを使用した図２に示されたレイアウト
タイプと比較して、面積が３３％減少している。実質的
スペース節約量は、完全なインバータ（ＮとＰチャンネ
ルトランジスタ両方）を有するメサの使用から生じてい
る。「インバータメサ」の用語は、インバータ１５０，
１５５を含む合成メサ２３０の部分を参照するために使
用される。対照的に、前記理由のために、先行技術にお
いてはＰとＮチャネルトランジスタを別のメサ上に配置
した。この原則は回路にも拡張できる。

【００５６】次に、図６、図７を参照すると、図６は直
列接続のペアのインバータの概略図を示している。図７
は、２メサ５３１，５３１′を示しているレイアウトの
平面図を示しており、各メサはその上にインバータを形
成している。メサ５３１は、上部５５０と下部５８０を
含んでいる。上部５５０は、第１Ｐチャンネルトランジ
スタ５２０を含んでおり、下部５８０は、Ｎチャンネル
トランジスタ５３０を含んでいる。それぞれのゲート５
２２，５３２は、コネクタ５２５によって接続されてい
る。短絡ストラップ５４０は、異なるトランジスタ用の
インプラントが出会う交点にシリサイド領域が形成され
ている。図の右側にある既出符号によって表示された対
応する素子を有する同一メサは、５４５によって表示さ
れた接続点によって出力ノード５４０に接続されたコネ
クタ５２５′を有する。説明的に言うと、ゲート５２
２，５３２及びコネクタ５２５は、第１レベルポリシリ
コンから形成されている。そして、接続点５４５は、接
続点５２５′のポリとシリサイド形成ストラップ５４０
の間に重なりあっている。

【００５７】インバータの原理を単一メサに応用した他
のレイアウトが図８、図９に示されている。

【００５８】その図において、図８は、４トランジスタ
Ｐ１，Ｐ２、及びＮ１，Ｎ２から形成されたＮＡＮＤゲ
ートの概略図を示している。その相互接続は図９で説明
されているが、単一メサ６００は４トランジスタ全部を
含んでいる。図６、図７の回路と同様の素子には、対応
する番号を付けてある。このレイアウトでは、ストラッ
プ５４０は、図６、図７と同様にメサ６００の別異にド
ープされた領域を短絡する。便宜的に、ストラップ５４
０は、出力ノードの部分であるので、その結果、そのス
トラップが占有するスペースには接点を必要とするので
スペースが節約されない。ストラップ５４０′は、ポリ
かシリサイドであるが、Ｐ１を平行するＰ２に接続する
ことによって出力ノード５４５が完成される。

【００５９】対応するＮＡＮＤゲートは図１０、図１１
で説明される。この図におけるレイアウトは、ストラッ
プ５４０に隣接する隣接トランジスタは接続によりイン
バータを形成しないように選択される。このレイアウト
選択のポイントは、本発明がシリサイドストラップによ
り分離されたインバータの素子を用意することに基づく
のではなく、さらに一般的にはその応用には簡単なイン
バータより複雑な回路が含まれているということを説明
することである。

【００６０】本発明は、本明細書で説明された特定の実
施例に限定されるのではなく、次の請求項に記載された
新規概念の精神と範囲から逸脱することなく、各種変更
修正をすることができる。

【００６１】

【発明の効果】以上の説明のとおり、本発明によれば、
完全なインバータ（ＮとＰチャンネルトランジスタ両
方）を有するメサを使用することから、メモリーセルの
占有面積を減少させ、セル内の相互連結を簡易化するこ
とができる効果を有する。

【図面の簡単な説明】

【図１】標準の６トランジスタＳＲＡＭセルの概略説明
図である。

【図２】従来技術のＳＲＡＭセルのレイアウト説明図で
ある。

【図３】本発明に従って構成されたＳＲＡＭセルの下部
層説明図である。

【図４】本発明に従って構成されたＳＲＡＭセルの上部
層説明図である。

【図５】４つの各メモリセルから構成されたマクロセル
を説明している。

【図６】本発明に従って構成されたペアのインバータの
概略説明図である。

【図７】本発明に従って構成されたペアのインバータの
概略説明図である。

【図８】本発明に従って構成されたＮＯＲゲートの概略
説明図である。

【図９】本発明に従って構成されたＮＯＲゲートの概略
説明図である。

【図１０】本発明に従って構成されたＮＡＮＤゲートの
概略説明図である。

【図１１】本発明に従って構成されたＮＡＮＤゲートの
概略説明図である。

【符号の説明】

１０５…ワードライン１１０…ビットライン１１５…ビットバーライン１５０…交差接続インバータ１５１，１５６…Ｐチャンネルトランジスタ１５３，１５８…Ｎチャンネルトランジスタ１４２，１４４…パスストランジスタ

Claims

【特許請求の範囲】

【請求項１】絶縁層の上に位置する１セットのシリコ
ンメサに形成され、電気的回路を形成するために接続さ
れたＮチャンネルとＰチャンネルトランジスタを有し、
そのＮチャンネルとＰチャンネルトランジスタが前記メ
サのドープされたシリコン領域に位置し、前記Ｎチャン
ネルトランジスタは少なくとも１つのＰウェルに分類さ
れ、前記Ｐチャンネルトランジスタは少なくとも１つの
Ｎウェルに分類されているＣＭＯＳ集積回路において、前記Ｎウェルの少なくとも１つがウェルインターフェイ
スでＰウェルに隣接して、Ｐ−Ｎ接合点が前記ウェルイ
ンターフェイスで形成され、電気的電導部材がそのＰ−Ｎ接合点上に位置して、その
Ｐ−Ｎ接合点が前記電気的電導ストラップにより短絡さ
れていることを特徴とするＣＭＯＳ集積回路。
【請求項２】入力ノードと出力ノードとを有するイン
バータから構成されると共に、Ｐゲートを有してＮウェ
ルに形成されたＰチャンネルトランジスタとＮゲートと
を有してＰウェルに形成されたＮチャンネルトランジス
タとから構成され、前記Ｐウェルは、インバータウェルインターフェイスの
前記Ｎウェルに隣接して、前記ＰゲートとＮゲートは、前記入力ノードに接続され
て、前記出力ノードは、前記インバータウェルインターフェ
イスに形成されていることを特徴とする請求項１に記載
されたＣＭＯＳ集積回路。
【請求項３】Ｎウェルに形成された２Ｐチャンネルト
ランジスタとＰウェルに形成された２Ｎチャンネルトラ
ンジスタとから構成されると共に、そのＰチャンネルと
Ｎチャンネルトランジスタは縦軸に沿って配置され、前記ＰウェルとＮウェルはその間にウェルインターフェ
イスを有し、そのウェルインターフェイスは前記縦軸と
交差して、前記両Ｐチャンネルトランジスタは、正電圧接点と前記
ウェルインターフェイスとの間に平行に接続されて、前記両Ｎチャンネルトランジスタは、前記ウェルインタ
ーフェイスと下部電圧接点との間に直列に接続されて、各Ｐチャンネルトランジスタゲートは、対応するＮチャ
ンネルトランジスタゲートに接続されて、回路がＮＯＲ
ゲートとなり、前記ウェルインターフェイスは、前記ＰチャンネルとＮ
チャンネルトランジスタにより形成された前記ＮＯＲゲ
ートの出力ターミナルを形成していることを特徴とする
請求項１に記載されたＣＭＯＳ集積回路。
【請求項４】前記ウェルインターフェイスに隣接する
最近接Ｐチャンネルトランジスタは、前記ウェルインタ
ーフェイスに隣接する最近接Ｎチャンネルトランジスタ
に対応するＮチャンネルゲートに接続されたＰチャンネ
ルゲートを有し、前記最近接Ｐチャンネルトランジスタ
と前記最近接Ｎチャンネルトランジスタがインバータを
形成していることを特徴とする請求項３に記載されたＣ
ＭＯＳ集積回路。
【請求項５】Ｎウェルに形成した２Ｐチャンネルトラ
ンジスタとＰウェルに形成した２Ｎチャンネルトランジ
スタとを有し、そのＰチャンネルとＮチャンネルトラン
ジスタは縦軸に沿って配置され、前記ＰウェルとＮウェルとは、その間にウェルインター
フェイスを有して、そのウェルインターフェイスは前記
縦軸と交差し、前記両Ｐチャンネルトランジスタは、正電圧接点と前記
ウェルインターフェイスの間に直列に接続され、前記両Ｎチャンネルトランジスタは、前記ウェルインタ
ーフェイスと下部電圧接点との間に平行に接続され、各Ｐチャンネルトランジスタゲートは、対応するＮチャ
ンネルトランジスタゲートに接続されて、回路をＮＡＮ
Ｄゲートとし、前記ウェルインターフェイスは、前記ＰチャンネルとＮ
チャンネルトランジスタにより形成された前記ＮＡＮＤ
ゲートの出力ターミナルを形成することを特徴とする請
求項１に記載されたＣＭＯＳ集積回路。
【請求項６】前記ウェルインターフェイスに隣接する
最近接Ｐチャンネルトランジスタは、前記ウェルインタ
ーフェイスに隣接する最近接Ｎチャンネルトランジスタ
の対応するＮチャンネルゲートに接続したＰチャンネル
ゲートを有し、前記最近接Ｐチャンネルトランジスタと
前記最近接Ｎチャンネルトランジスタとがインバータを
形成することを特徴とする請求項５に記載されたＣＭＯ
Ｓ集積回路。
【請求項７】２交差接続インバータに接続した２パス
トランジスタと４倫理トランジスタとから構成され、各
々がシリコン基板上のシリコン層にＣＭＯＳ技術によっ
て形成された、ＰゲートとＮゲートに接続するゲートノ
ードと出力ノードとを有するＳＲＡＭメモリーセルにお
いて、該メモリーセルは、セルのパス側に前記パストランジス
タを含むパス部分と、そのパス部分に対向する前記セル
の側に位置するセルの論理部分に前記論理トランジスタ
を含む論理部分とを有し、また、そのメモリーセルは、前記パス部分と論理部分を
介してパス縁部から論理縁部まで延びる縦軸を有すると
共に、その縦軸の第１サイドにある第１グループのトランジス
タは、第１グループの前記パストランジスタと第１グル
ープの前記２交差接続インバータから構成され、前記縦軸の第２サイドにある第２グループのトランジス
タは、第２グループの前記パストランジスタと第２グル
ープの前記２交差接続インバータから構成され、前記２交差接続インバータの各々は、Ｐウェルに形成し
たＮチャンネルトランジスタとＮウェルに形成したＰチ
ャンネルトランジスタから構成されて、そのＮウェルとＰウェルは、前記基板上に位置する前記
シリコン層の同一インバータ領域に形成されると共に、
Ｐ−Ｎ半導体接合点を含む共通Ｐ−Ｎインターフェイス
を有し、さらに、前記２交差接続インバータの前記ＰウェルとＮ
ウェルの各々は、Ｐ−Ｎ接合点ストラップによって前記
Ｐ−Ｎインターフェイスを交差して電気的に接続され、
前記Ｐ−Ｎ半導体接合点は前記Ｐ−Ｎ接合点ストラップ
と接続することにより電気的に短絡することを特徴とす
るＳＲＡＭメモリーセル。
【請求項８】前記縦軸の第１サイドの前記第１パスト
ランジスタは、その縦軸の第１サイドの前記第１インバ
ータ領域にある前記第１インバータの前記ゲートノード
と、その縦軸の第２サイドの前記第２インバータの前記
出力ノードとに接続され、前記縦軸の第２サイドの第２パストランジスタは、その
縦軸の第２サイドの前記第２インバータ領域にある前記
第２インバータの前記ゲートノードと、その縦軸の第１
サイドの前記第１インバータの前記出力ノードとに接続
され、前記交差接続インバータの第１と第２Ｐゲート及び第１
と第２のＮゲートとは、その縦軸に沿って異なる場所に位置するように、前記第
１と第２インバータは、その縦軸に沿って縦方向にオフ
セットされ、前記第１パストランジスタを前記第１インバータの前記
ＰゲートとＮゲートに接続する第１ノードストラップ
は、前記縦軸に対して垂直に延びて前記第２インバータ
の前記出力ノードに接続することを特徴とする請求項７
記載のＳＲＡＭメモリーセル。
【請求項９】前記第１ノードストラップは、前記縦軸
に概ね平行な前記第１パストランジスタから延びると共
に、その縦軸に概ね垂直に延びる第１と第２の横枝を有
し、前記ＰとＮチャンネルトランジスタの前記ゲートに
接続し、前記第１と第２の横枝の一つが前記ＰとＮゲートの一つ
に延びて、前記第２インバータの前記出力ノードに接続
することを特徴とする請求項８記載のＳＲＡＭメモリー
セル。
【請求項１０】縦軸と同一平面上の横軸に沿って矩形
に配置され、各メモリーセルはその反対側にパス縁部と
論理縁部とを有し、そのパス縁部と論理縁部とは、その縦軸に概ね垂直で、
第１と第２の縦サイドに縦軸に平行な第１と第２の縦の
縁部を有する１セットのメモリーセルにおいて、そのセルは、４セルのモジュールに分類されて、各セルは、前記縦軸と同一平面上の横軸によって形成さ
れ、前記縦軸と論理縁部の交点に位置する平面に垂直な
垂直軸の回りを１８０°回転させると前記縦軸に沿って
隣接セルに重なり、モジュール内の各セルは、その第１と第２の縦の縁部の
１つを介して反射によって前記第１と第２の縦サイドの
１つの隣接セルに重なって、前記矩形のアレーは前記縦軸に平行して延びる縦アレー
から構成されて、その各セルは前記論理縁部で前記垂直
軸の回りを１８０°回転することにより前記縦アレーに
ある隣接セルに重なり、その縦アレーにある連続的セル
は隣接論理縁部を有し、横アレーは、前記同一平面上の横軸に平行に延びると共
に、セルから構成されているが、その横アレーの各セル
は、その縦の縁部を介して反射してその横軸に沿って隣
接セルに重なることになることを特徴とする１セットの
メモリーセル。
【請求項１１】第１と第２のパストランジスタは、前
記パス縁部に接する第１と第２のパスメサ上に位置し
て、各第１と第２のパスメサはそのパス縁部に形成され
た半接点を有し、そのパスメサと半接点とは前記縦軸から等距離に位置
し、第１セルにある第１パスメサの第１半接点は、前記垂直
軸の回りをその第１セルに対して１８０°回転した第２
セルにある第２パスメサの第２半接点に隣接して、前記
第１と第２のセル両方のパス縁部に重なるように位置す
る合成パストランジスタ接点を形成することを特徴とす
る請求項１０記載の１セットのメモリーセル。
【請求項１２】２インバータが前記縦軸の反対側の第
１と第２のインバータ領域に形成され、２インバータの各々は、ＮウェルにあるＰチャンネルト
ランジスタとＰウェルにあるＮチャンネルトランジスタ
とから構成され、そのＮウェルはインバータインターフェイスでそのＰウ
ェルに隣接して、前記インバータインターフェイスで形成された第１と第
２のＰ−Ｎ接合点は、電気的電導部材により短絡され
て、前記２インバータの第１インバータは、前記縦軸に概ね
平行に前記第１パストランジスタから延びる電気的電導
素材から構成されると共に、前記ＮウェルとＰウェル上
をそれぞれ延びる第１のＮとＰの横の拡張部分を有する
第１インバータノードを有し、前記ＮとＰチャンネルトランジスタのＮとＰゲートを形
成し、前記第１のＮとＰの横の拡張部分は前記縦軸に沿って拡
張して前記第２インバータに形成した前記Ｐ−Ｎ接合点
で前記第２電気的電導部材と電気的に接続し、前記２インバータの前記第２インバータは、前記縦軸に
平行な前記第２パストランジスタから延びる電気的電導
素材から構成され、前記ＮウェルとＰウェル上をそれぞれ延びる第２のＮと
Ｐの横の拡張部分を有する第２インバータノードを有し
ており、前記ＮとＰチャンネルトランジスタのＮとＰゲートを形
成し、前記第２のＮとＰの横の拡張部分の１つは前記縦軸を交
差して延びて、前記第１インバータに形成された前記第
１Ｐ−Ｎ接合点で前記第１電気的電導部材と電気的に接
続し、前記第１とＮとＰの横の拡張部分は、前記第２のＮとＰ
の横の拡張部分に互いに入り込んでいることを特徴とす
る請求項１１記載の１セットのメモリーセル。
【請求項１３】前記インバータ領域の各々は、それに
形成された電圧接点を有しており、前記第１電圧接点は
前記セルの前記論理縁部付近に位置しており、前記第２
電圧接点は前記インバータ領域の他方の反対の端部に位
置して、前記インバータ領域の各々は、前記論理縁部を介して隣
接セルに延びているので、隣接セルにある前記２インバ
ータ領域の各々は、その隣接セルの対応する回転したイ
ンバータ領域と電気的に接続することを特徴とする請求
項１２記載の１セットのメモリーセル。
【請求項１４】縦軸と同一平面上の横軸に沿って矩形
のアレー状に配置され、各メモリーセルは反対側のパス
縁部と論理縁部を有し、前記パスと論理縁部とは前記縦軸に垂直となり、第１と第２の縦サイドで前記縦軸に概ね平行な第１と第
２の縦の縁部を有し、第１セットのシリコンメサは、前記横軸に沿って前記ア
レーに位置して、各メサは前記縦軸に平行なメサ軸を有
すると共に２インバータを含み、各インバータはＮウェルにＰチャンネルトランジスタと
ＰウェルにＮチャンネルトランジスタとから構成され、前記ＮウェルとＰウェルは前記インバータの出力ノード
から構成されているＰ−Ｎ半導体接合点を含む共通イン
ターフェイスを有し、前記横軸に沿って隣接するインバータは交差接続してＳ
ＲＡＭメモリーセルのラッチ部分を形成して、第２セットのメサは、前記横軸に沿って前記アレーに位
置して、その第２セットの各メサはワードラインによっ
て制御されて、ビットラインと前記２交差接続インバー
タの一方の前記出力ノードとの間を接続した少なくとも
１パストランジスタを有しており、前記第２セットのメサにある前記パストランジスタは前
記交差接続インバータの前記２ノードに直列に接続さ
れ、前記第１と第２セットのメサは前記シリコン半導体基板
上に前記縦軸に沿って交互に配置され、１セットのＳＲＡＭメモリーセットは前記第１と第２セ
ットのメサの隣接部分から形成されていることを特徴と
する１セットのメモリーセル。
【請求項１５】前記第１セットのメサは、４インバー
タのリング、即ち前記縦軸の第１サイドの第１ペアの２
つと前記縦軸の第２サイドの第２ペアの２つから構成さ
れ、その４インバータの各々は前記縦軸の反対側のその４イ
ンバータの各々と接続して交差接続ペアのインバータを
形成して、前記第１ペアの２インバータは前記第１セットのメサの
第１部分にある一方の極性の電圧接点の回りに位置し、前記電圧接点は第１極性の内部ペアのトランジスタの間
に位置し、前記内部ペアのトランジスタは反対極性の外部ペアのト
ランジスタの間に位置し、その外部ペアのトランジスタの各々は前記Ｐ−Ｎ半導体
接合部の１つと第２の極性の電圧接点の間に接続され、前記第１セットのメサは前記第２セットのメサの２つの
間に位置し、前記第２セットのメサは対応する出力ノードに接続した
パストランジスタを含んでいるので、一方の前記電圧接
続を共有するラッチ部分を有する１セットのＳＲＡＭメ
モリーセルを形成することを特徴とする請求項１４記載
の１セットのメモリーセル。