KR100632467B1 - 반도체 메모리 소자 및 그 제조 방법 - Google Patents

반도체 메모리 소자 및 그 제조 방법 Download PDF

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조영우
이경태
신헌종
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Abstract

반도체 메모리 소자 및 그 제조 방법이 제공된다. 반도체 메모리 소자는 반도체 기판 상부에 일 방향으로 형성된 하부 배선들, 하부 배선들을 덮는 층간 절연막 및 층간 절연막 내에 하부 배선들과 수직으로 형성되며, 하부 배선들 상에서 일측으로 돌출되고 돌출된 영역 하부에 하부 배선들과 연결되는 비아가 형성된 상부 다마신 배선을 포함한다.
하부 배선, 상부 다마신 배선, 돌출

Description

반도체 메모리 소자 및 그 제조 방법{Semiconductor memory device and method for fabricating the same}
도 1은 본 발명의 일 실시예에 따른 반도체 메모리 소자의 레이아웃도이다.
도 2는 도 1의 Ⅰ-Ⅰ' 선과 Ⅱ-Ⅱ' 선을 따라 자른 반도체 메모리 소자의 단면도이다.
도 3 내지 도 7은 본 발명의 일 실시예에 따른 반도체 메모리 소자의 제조 방법을 순서대로 나타낸 도면이다.
도 8은 본 발명의 다른 실시예에 따른 반도체 메모리 소자의 회로도이다.
도 9는 본 발명의 다른 실시예에 따른 반도체 메모리 소자의 레이아웃도이다.
도 10은 도 9의 Ⅲ-Ⅲ'선과 Ⅳ-Ⅳ' 선을 따라 자른 반도체 메모리 소자의 단면도이다.
도 11 내지 도 17은 본 발명의 다른 실시예에 따른 반도체 메모리 소자의 제조 방법을 순서대로 나타낸 도면이다.
<도면의 주요 부분에 관한 부호의 설명>
10: 반도체 기판 22: 하부 배선
24: 층간 절연막 26: 비아홀
28: 트렌치 32: 제 1 반사 방지막
34: 제 1 감광막 패턴 36: 희생막
38: 제 2 반사 방지막 39: 제 2 감광막 패턴
42: 확산 방지막 44: 도전막
46: 상부 다마신 배선
본 발명은 반도체 메모리 소자 및 그 제조 방법에 관한 것으로서, 더욱 상세하게는 공정 마진을 확보할 수 있으며, 전기적 특성을 향상시킬 수 있는 반도체 메모리 소자 및 그 제조 방법에 관한 것이다.
반도체 메모리 소자의 디자인 룰(design rule)이 감소됨에 따라 고속 동작을 요구하는 반도체 소자의 경우 배선의 저항 및 캐패시턴스의 증가에 의한 RC 지연 효과가 커져 반도체 메모리 소자의 동작 속도가 저하되고 있다.
이를 해결하기 위해 보다 낮은 저항을 갖는 배선 물질 및 낮은 유전율을 갖는 층간 절연막의 도입이 필요하게 된다. 이러한 배선 물질로는 종래의 알루미늄 합금에 비해 낮은 비저항을 가지며, 전기적 원자 이동도(electrical migration)가 작은 구리가 이용될 수 있다.
그러나 구리를 이용하여 배선을 형성하는 경우, 구리는 식각 특성이 매우 열악하기 때문에 다마신(damascene) 공정으로 배선을 형성한다. 이러한 다마신 공정 으로는 층간 절연막 내에 비아(via) 및 트렌치(trench)를 형성하고 비아 및 트렌치 내에 구리를 매립하여 배선을 형성하는 듀얼 다마신(dual damascene) 공정이 이용되고 있다.
이러한 듀얼 다마신 공정에서 비아와 트렌치를 형성하는 방법으로는 비아를 먼저 형성한 다음 트렌치를 형성하는 방법이 사용될 수 있다. 그러나, 비아를 먼저 형성한 다음 트렌치를 형성하는 과정에서 비아의 모서리가 무너져 슬로프(slope)가 발생된다. 이와 같이 비아에 슬로프가 발생할 경우, 하부에 위치하는 배선이 노출될 수 있으며 이에 따라 하부 배선과 상부 배선이 쇼트(short)될 수 있다.
본 발명이 이루고자 하는 기술적 과제는 공정 마진을 확보할 수 있으며, 전기적 특성을 향상시킬 수 있는 반도체 메모리 소자에 관한 것이다.
또한, 본 발명이 이루고자 하는 다른 기술적 과제는 이러한 반도체 메모리 소자를 제조하는 방법을 제공하는데 있다.
본 발명이 이루고자 하는 기술적 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위하여 본 발명의 일 실시예에 따른 반도체 메모리 소자는 반도체 기판 상부에 일 방향으로 형성된 하부 배선들, 하부 배선들을 덮는 층간 절연막 및 층간 절연막 내에 하부 배선들과 수직으로 형성되며, 하부 배 선들 상에서 일측으로 돌출되고 돌출된 영역 하부에 하부 배선들과 연결되는 비아가 형성된 상부 다마신 배선을 포함한다.
상기 다른 기술적 과제를 달성하기 위하여 본 발명의 일 실시예에 따른 반도체 메모리 소자 제조 방법은 반도체 기판 상에 일 방향으로 위치하는 하부 배선들을 형성하는 단계, 하부 배선들이 형성된 반도체 기판 상에 층간 절연막을 형성하는 단계, 층간 절연막을 선택적으로 식각하여 하부 배선들을 노출시키는 비아홀을 형성하는 단계, 층간 절연막 내에서 하부 배선들과 수직으로 위치하며, 하부 배선들 상에서 일측으로 돌출되고 돌출된 영역 하부가 비아홀과 연결되는 트렌치를 형성하는 단계 및 비아홀 및 트렌치를 채우는 도전막을 형성하고 평탄화하여 층간 절연막 내에 상부 다마신 배선을 형성하는 단계를 포함한다.
상기 기술적 과제를 달성하기 위하여 본 발명의 다른 실시예에 따른 반도체 메모리 소자는 제 1 및 제 2 활성 영역이 정의된 반도체 기판, 제 1 및 제 2 활성 영역을 가로지르는 제 1 및 제 2 게이트 전극, 제 1 또는 제 2 게이트 전극과 연결되고, 제 1 및 제 2 활성 영역을 연결하며, 일 방향으로 형성된 하부 배선들, 하부 배선들을 덮는 층간 절연막 및 층간 절연막 내에 하부 배선들과 수직으로 형성되며, 하부 배선들 상에서 일측으로 돌출되고 돌출된 영역 하부에 하부 배선들과 연결되는 비아가 형성된 상부 다마신 배선을 포함한다.
상기 다른 기술적 과제를 달성하기 위하여 본 발명의 다른 실시예에 따른 반도체 메모리 소자 제조 방법은 반도체 기판에 제 1 및 제 2 활성 영역을 정의하는 단계, 제 1 및 제 2 활성 영역을 가로지르는 제 1 및 제 2 게이트 전극을 형성하는 단계, 제 1 또는 제 2 게이트 전극과 연결되고, 제 1 및 제 2 활성 영역을 연결하며 일방향으로 하부 배선들을 형성하는 단계, 하부 배선들을 덮는 층간 절연막을 형성하는 단계, 층간 절연막을 부분적으로 식각하여 하부 배선을 노출시키는 비아홀을 형성하는 단계, 층간 절연막 내에서 하부 배선들과 수직으로 위치하며, 하부 배선들 상에서 일측으로 돌출되어 비아홀과 연결되는 트렌치를 형성하는 단계 및 비아홀 및 트렌치를 채우는 도전막을 형성하고 평탄화하여 층간 절연막 내에 상부 다마신 배선을 형성하는 단계를 포함한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
이하, 도 1 내지 도 7을 참조하여 본 발명의 일 실시예에 따른 반도체 메모리 소자 및 그 제조 방법에 대해 상세히 설명하기로 한다.
도 1 및 도 2에 도시된 바와 같이, 반도체 메모리 소자는 하부 배선들(22), 층간 절연막(24) 및 상부 다마신 배선(46)을 포함한다.
하부 배선들(22)은 반도체 기판(10) 상부에 일 방향으로 위치한다. 이 때, 하부 배선들(22)은 서로 실질적으로 평행하게 위치한다. 이러한 하부 배선들(22)은 구리 등과 같은 금속 물질로 형성된 금속 배선일 수 있다.
그리고 상부에 하부 배선들(22)이 위치하는 반도체 기판(10)에는 반도체 소자들(미도시)이 형성될 수 있으며, 하부 배선들(22)은 반도체 소자들(미도시)과 연결될 수 있다.
하부 배선들(22)이 위치하는 반도체 기판(10) 상에는 층간 절연막(24)이 위치하며, 층간 절연막(24) 내에는 하부 배선들(22)과 연결되는 상부 다마신 배선(46)이 형성되어 있다.
이 때, 층간 절연막(24)은 예를 들어, PSG(PhosphoSilicate Glass), BPSG(BoroPhosphoSilicate Glass), USG(Undoped Silicate Glass), PE-TEOS(Plasma Enhanced-TetraEthlyOrthoSilicate Glass) 등과 같은 실리콘 산화막이거나 불소 또는 탄소가 도핑된 저유전막이다.
층간 절연막(24) 내에 형성된 상부 다마신 배선(46)은 하부에 위치하는 하부 배선들(22)과 수직으로 위치한다. 그리고 상부 다마신 배선(46)은 하부 배선들(22)과 교차되는 부분에서 일측으로 돌출되어 있으며, 돌출된 영역 하부에는 하부 배선들(22)과 연결되는 비아(26)가 형성되어 있다.
이러한 상부 다마신 배선(46)은 양끝단에서 돌출된 형태로 형성되어 있어, 상부 다마신 배선(46)의 양끝단 하부에 위치하는 하부 배선들(22)을 전기적으로 연결할 수 있다. 이 때, 상부 다마신 배선(46)의 양끝단은 서로 같은 방향으로 돌출 되거나, 서로 다른 방향으로 돌출될 수 있으며, 각각의 돌출된 영역 하부에 비아가 형성되어 있어 하부 배선(22)과 연결된다.
그리고, 상부 다마신 배선(46)은 구리와 같은 금속 물질로 형성된 금속 배선이며, 금속 물질로 형성된 상부 다마신 배선(46)과 층간 절연막(24) 사이에는 금속 물질이 확산되는 것을 방지하기 위한 확산 방지막(42)이 형성되어 있다. 그리고 확산 방지막(42)과 상부 다마신 배선(46) 사이에는 씨드층(seed layer; 미도시)이 위치할 수 있다.
이하, 도 2 내지 도 7을 참조하여 본 발명의 일 실시예에 따른 반도체 메모리 소자의 제조 방법에 대해 설명한다.
먼저, 도 3에 도시된 바와 같이, 반도체 기판(10) 상에 일방향으로 위치하는 하부 배선들(22)을 형성한다. 반도체 기판(10) 상의 하부 배선들(22)은 금속 물질을 증착한 다음 통상의 사진 식각 공정을 수행하여 형성될 수 있다.
그리고 나서, 하부 배선들(22)이 형성된 반도체 기판(10) 상부에 층간 절연막(24) 및 제 1 반사 방지막(32)을 순차적으로 형성한다. 이 때, 층간 절연막(24)은 예를 들어, PSG(PhosphoSilicate Glass), BPSG(BoroPhosphoSilicate Glass), USG(Undoped Silicate Glass), PE-TEOS(Plasma Enhanced-TetraEthlyOrthoSilicate Glass) 등과 같은 실리콘 산화막이거나 불소 또는 탄소가 도핑된 저유전막일 수 있다. 그리고 제 1 반사 방지막(32)으로는 유기 물질을 이용할 수 있다.
그리고 나서 제 1 반사 방지막(32) 상부에 하부 배선들(22)을 노출시키는 비아홀(도 4의 26 참조)을 형성하기 위한 제 1 감광막 패턴(34)을 형성한다.
다음으로, 도 4에 도시된 바와 같이, 제 1 감광막 패턴(34)을 식각 마스크로 이용하여 제 1 반사 방지막(32) 및 층간 절연막(24)을 순차적으로 부분 식각한다. 이에 따라 하부 배선들(22)을 노출시키는 비아홀(26)이 형성된다.
이와 같이 비아홀(26)을 형성한 다음 도 5에 도시된 바와 같이, 층간 절연막(24) 상에 남아있는 제 1 반사 방지막(32) 및 제 1 감광막 패턴(34)을 제거한다. 그리고 나서 도 5에 도시된 바와 같이, 비아홀(26)이 형성된 층간 절연막(24) 상에 비아홀(26)을 매립시키는 희생막(36)을 형성한다.
이 때, 희생막(36)은 하부의 층간 절연막(24)과 비슷한 건식 식각률로 건식 식각되고, 저유전막에 대하여 큰 습식 식각 선택비를 갖는 SOD(Spin On Deposition)막으로 형성할 수 있다. 그리고 SOD막은 비아홀 매립 특성 및 평탄화 특성이 우수하여 통상적으로 매립 물질 또는 평탄화 물질로 이용된다. 이러한 SOD막으로는 HSQ(Hydrogen Silses Quioxane)막, MSQ(Methyl Silses Quioxane)막 또는 SOP(Spin On Polimer)막 등이 이용될 수 있다.
희생막(36)을 형성한 다음에 희생막(36) 상부에는 유기 물질로 이루어진 제 2 반사 방지막(38)을 형성한다. 그리고 제 2 반사 방지막(38) 상부에는 트렌치(28)를 형성하기 위한 제 2 감광막 패턴(39)을 형성한다.
그리고 나서, 제 2 감광막 패턴(39(을 식각 마스크로 이용하여 제 2 반사 방지막(38), 희생막(36) 및 층간 절연막(24) 일부를 순차적으로 식각한다. 이 때, 희생막(36)과 층간 절연막(24)은 식각 선택비 없이 식각된다. 이와 같이 수행함으로써 도 6에 도시된 바와 같이, 층간 절연막(24) 내에 하부의 비아홀(26)과 연결되는 트렌치(28)가 형성된다.
이 때, 트렌치(28)는 하부에 형성된 비아홀(26)와 중첩되지 않는 층간 절연막(24) 내에서, 일 방향으로 형성된 하부 배선들(22)과 수직으로 형성된다. 이와 동시에 트렌치(28)는 하부 배선들(22)과 교차하는 영역에서 비아홀(26)이 형성된 방향으로 돌출된다. 따라서 트렌치(28)는 양 끝단에서 동일 방향으로 돌출되거나 서로 반대 방향으로 돌출된 형태로 형성된다. 그리고 트렌치(28)는 돌출된 부분에서 비아홀(26)과 연결된다. 또한 비아홀(26)과 연결되는 돌출 영역의 트렌치(28)는 하부 배선들(22)의 폭과 동일하게 형성될 수 있다. 따라서 트렌치(28) 형성을 위한 식각 공정시 하부에 형성된 비아홀(26)의 모서리가 일측에 위치하는 하부 배선(22) 방향으로 무너지는 현상이 방지된다.
이와 같이 트렌치(28)를 형성한 다음 제 2 감광막 패턴(39)과 제 2 반사 방지막(38)을 제거한다. 그리고 나서 층간 절연막(24) 상부와 비아홀(26) 내에 잔류하는 희생막(36)을 제거한다.
이와 같이 수행하고 나면 층간 절연막(24) 내에는 하부 배선들(22)과 수직으로 위치하며, 하부 배선들(22) 상에서 일측으로 돌출된 트렌치(28)와 돌출된 트렌치(28)의 하부와 연결된 비아홀(26)이 완성된다.
그리고 나서, 도 7에 도시된 바와 같이, 트렌치(28) 및 비아홀(26)을 따라 컨포말하게 확산 방지막(42) 및 씨드층(미도시)을 증착한다. 이 때, 확산 방지막(42)으로는 Ta, TaN, TaSiN, Ti, TiN, TiSiN, W, WN 중 선택된 어느 하나이거나 이들의 조합으로 형성될 수 있다. 그리고 씨드층(미도시)은 구리막으로써 CVD 또는 PVD 방법으로 증착된다.
그리고 나서, 확산 방지막(42) 및 씨드층이 형성된 트렌치(28) 및 비아홀(26) 내에 전해 도금 또는 무전해 도금을 실시하여 도전막(44)을 형성한다. 이 때, 도전막(44)은 트렌치(28) 및 비아홀(26)를 매립시키도록 충분한 두께를 갖도록 형성한다. 그리고 도전막(44)은 다양한 도전 물질 및 이들의 조합으로 이루어질 수 있으며, 도전막(44)은 구리(Cu)를 포함하는 것이 바람직하다.
다음으로, 층간 절연막(24)이 노출될 때까지 CMP 공정을 실시하여 평탄화함으로써 도 2에 도시된 바와 같이 상부 다마신 배선(46)을 완성한다.
이하, 도 8 및 도 16을 참조하여 본 발명의 다른 실시예에 따른 반도체 메모리 소자 및 그 제조 방법에 대해 상세히 설명하기로 한다. 본 발명의 다른 실시예에서 반도체 메모리 소자는 SRAM 소자를 예로 들어 설명한다.
도 8은 본 발명의 다른 실시예에 따른 반도체 메모리 소자의 회로도이다.
도 8에 도시된 바와 같이, 본 발명의 일 실시예에 따른 반도체 메모리 소자는 완전(full) CMOS SRAM 소자로써 하나의 셀은 제 1 및 제 2 액세스 트랜지스터(Q1, Q2), 제 1 및 제 2 구동 트랜지스터(Q3, Q4) 및 제 1 및 제 2 부하 트랜지스터(Q5, Q6)로 구성된다.
이 때, 제 1 및 제 2 구동 트랜지스터(Q3, Q4)의 소스는 접지 라인(VSS)에 연결되며, 제 1 및 제 2 부하 트랜지스터(Q5, Q6)의 소스는 전원 라인(VDD)에 연결된다.
그리고 NMOS 트랜지스터로 이루어진 제 1 구동 트랜지스터(Q3)와 PMOS 트랜지스터로 이루어진 제 1 부하 트랜지스터(Q5)가 제 1 인버터(inverter)를 구성하며, NMOS 트랜지스터로 이루어진 제 2 구동 트랜지스터(Q4)와 PMOS 트랜지스터로 이루어진 제 2 부하 트랜지스터(Q6)가 제 2 인버터(inverter)를 구성한다.
제 1 및 제 2 인버터의 출력단은 제 1 액세스 트랜지스터(Q1)과 제 2 액세스 트랜지스터(Q2)의 소스와 연결된다. 또한 제 1 및 제 2 인버터는 하나의 래치(latch) 회로를 구성하기 위해 입력단과 출력단이 서로 교차되어 연결된다.
그리고 제 1 및 제 2 액세스 트랜지스터(Q1, Q2)의 드레인은 각각 제 1 및 제 2 비트 라인(BL, /BL)이 연결된다.
도 9는 본 발명의 다른 실시예에 따른 반도체 메모리 소자의 레이아웃도이다. 도 10은 도 9의 Ⅲ-Ⅲ'선과 Ⅳ-Ⅳ' 선을 따라 자른 반도체 메모리 소자의 단면도이다.
도 9 및 도 10에 도시된 바와 같이, 반도체 기판(100)은 소자 분리막(102)에 의해 제 1 및 제 2 활성 영역(104a, 104b, 106a, 106b)으로 정의되어 있다. 이 때, 제 1 활성 영역(104a, 104b)은 n형 불순물 영역이며, 제 2 활성 영역(106a, 106b)은 p형 불순물 영역이다. 이 때, 제 1 및 제 2 활성 영역(104a, 104b, 106a, 106b)은 하나의 셀 내에서 대칭적으로 위치하며, 제 1 및 제 2 활성 영역(104a, 104b, 106a, 106b) 각각은 소자 분리막(102)에 의해 두개의 영역으로 분리되어 있다.
이와 같이 소자 분리막(102)에 의해 제 1 및 제 2 활성 영역(104a, 104b, 106a, 106b)이 정의된 반도체 기판 상부에는 제 1 및 제 2 게이트 전극(114a, 114b)이 각각 제 1 및 제 2 활성 영역(104a, 104b, 106a, 106b)을 가로질러 위치한다. 그리고 분리된 제 1 활성 영역(104a, 104b)을 가로지르며, 제 1 및 제 2 게이트 전극(114a, 114b)과는 수직으로 제 3 게이트 전극(114c)이 위치한다. 이 중, 제 1 또는 2 게이트 전극(114a, 114b)은 제 1 및 제 2 활성 영역(104a, 104b, 106a, 106b) 사이의 소자 분리막(102) 상에서 다른 게이트 전극 향해 일측으로 돌출될 수 있다. 그리고 제 1 내지 제 3 게이트 전극(114a, 114b, 114c)들 하부에는 게이트 산화막(112)이 위치하며 양측에는 게이트 스페이서(116)가 위치한다.
따라서, 제 1 활성 영역(104a, 104b) 상에 위치하는 제 1 및 제 2 게이트 전극(114a, 114b)은 제 3 및 제 4 구동 트랜지스터(도 8의 Q3, Q4 참조)의 게이트를 형성하며, 제 2 활성 영역(106a, 106b) 상에 위치하는 제 1 및 제 2 게이트 전극(114a, 114b)은 제 5 및 제 6 부하 트랜지스터(도 8의 Q5, Q6 참조)의 게이트를 형성한다. 또한, 제 1 활성 영역(104a, 104b)을 가로질러 위치하는 제 3 게이트 전극(114c)은 제 1 및 제 2 액세스 트랜지스터(도 8의 Q1, Q2 참조)의 게이트를 형성한다.
이와 같이 게이트 전극들(114a, 114b, 114c)이 형성된 반도체 기판(100) 상에는 제 1 층간 절연막(118)이 위치하며, 제 1 층간 절연막(118) 내에는 게이트 전극들(114a, 114b, 114c) 및 활성 영역들(104a, 104b, 106a, 106b)과 연결되는 콘택(119)들이 형성되어 있다. 그리고 제 1 층간 절연막(118) 상부에는 콘택(119)들과 연결되는 하부 배선들(122)이 형성되어 있다.
이 때, 하부 배선들(122)은 제 1 게이트 전극(114a)과 연결된 제 1 하부 배 선(122a), 제 1 및 제 2 활성 영역(104a, 104b, 106a, 106b)과 제 2 게이트 전극(114b)을 연결하는 제 2 하부 배선(122b) 및 상기 제 1 및 제 2 활성 영역(104a, 104b, 106a, 106b)을 연결하는 제 3 하부 배선(122c)을 포함한다. 그리고 제 1 내지 제 3 하부 배선들(122a, 122b, 122c)은 서로 실질적으로 평행하게 위치한다.
그리고 하부 배선들(122)이 형성된 제 1 층간 절연막(118) 상부에는 제 2 층간 절연막(124)이 위치하며, 제 2 층간 절연막(124) 내에는 하부 배선(122)과 연결되는 상부 다마신 배선(146)이 위치한다. 이 때, 제 1 내지 제 3 하부 배선들(122a, 122b, 122c) 상에 위치하는 상부 다마신 배선(146)은 하부 배선들(122)과 교차되는 부분에서 일측으로 돌출되어 있으며, 돌출된 영역 하부에는 하부 배선들(122)과 연결되는 비아홀(126)이 형성되어 있다.
상세히 설명하면, 상부 다마신 배선(146)은 양끝단에서 돌출된 형태로 형성되어 있으며 돌출된 영역 하부에 비아홀(126)이 연결되어 있어, 상부 다마신 배선(146)의 양끝단 하부에 위치하는 제 1 하부 배선(122a)과 제 3 하부 배선(122c)을 전기적으로 연결할 수 있다. 그리고 상부 다마신 배선(146)의 양끝단은 서로 같은 방향으로 돌출되거나, 서로 다른 방향으로 돌출될 수 있다.
그리고, 상부 다마신 배선(146)은 구리와 같은 금속 물질로 형성된 금속 배선이며, 금속 물질로 형성된 상부 다마신 배선(146)과 제 2 층간 절연막(124) 사이에는 금속 물질이 확산되는 것을 방지하기 위한 확산 방지막(도 17의 142 참조)이 형성되어 있다. 그리고 확산 방지막(도 7의 142 참조)과 상부 다마신 배선(146) 사이에는 씨드층(미도시)이 위치할 수 있다.
또한, 제 1 내지 제 3 하부 배선(122a, 122b, 122c) 이외의 다른 하부 배선들(122)을 선택적으로 연결하기 위한 상부 다마신 배선(146)이 일직선 형태로 제 2 층간 절연막(124) 내에 위치한다.
이하, 도 10 내지 도 17을 참조하여 본 발명의 다른 실시예에 따른 반도체 메모리 소자의 제조 방법에 대해 설명한다.
먼저, 도 11 및 도 12에 도시된 바와 같이, 반도체 기판(100) 내에 소자 분리막(102)을 형성하여 제 1 및 제 2 활성 영역(104a, 104b, 106a, 106b)을 정의한다. 이 때, 소자 분리막(102)은 반도체 기판(100)을 선택적으로 식각 하여 트렌치를 형성하고, 트렌치를 채우는 절연 물질을 매립시켜 형성된다
그리고 소자 분리막(102)이 형성된 반도체 기판(100) 내에 선택적으로 n형 및 p형 불순물 물질을 이온 주입하여 제 1 및 제 2 활성 영역(104a, 104b, 106a, 106b)을 형성한다. 이 때, 제 1 활성 영역(104a, 104b)은 n형 불순물 물질로 형성되며, 제 2 활성 영역(106a, 106b)은 p형 불순물 물질로 형성된다. 그리고 제 1 및 제 2 활성 영역(104a, 104b, 106a, 106b)은 서로 대칭적으로 위치하며, 각각 두 영역으로 분리되어 형성된다.
이와 같이 제 1 및 제 2 활성 영역(104a, 104b, 106a, 106b)을 형성한 다음, 반도체 기판(100) 상부에 제 1 내지 제 3 게이트 전극(114a, 114b, 114c)을 형성한다. 상세히 설명하면, 제 1 및 제 2 활성 영역(104a, 104b, 106a, 106b)이 형성된 반도체 기판(100) 상에 게이트 산화막 및 게이트용 도전막을 순착적으로 적층한다. 그리고 나서, 사진 식각 공정을 수행하여 제 1 내지 제 3 게이트 전극(114a, 114b, 114c)을 형성한다. 이 때, 제 1 및 제 2 게이트 전극(114a, 114b)은 제 1 및 제 2 활성 영역(104a, 104b, 106a, 106b)을 가로지르도록 형성된다. 그리고 제 1 또는 제 2 게이트 전극(114a, 114b)은 제 1 및 제 2 활성 영역(104a, 104b, 106a, 106b) 사이의 소자 분리막(102) 상에서 다른 게이트 전극 향해 일측으로 돌출되어 형성될 수 있다. 또한, 제 3 게이트 전극(114c)은 분리된 제 1 활성 영역(104a, 104b)을 가로지르도록 형성된다.
이와 같이 제 1 내지 제 3 게이트 전극(114a, 114b, 114c)을 형성한 다음에는 제 1 내지 제 3 게이트 전극(114a, 114b, 114c) 양측의 제 1 및 제 2 활성 영역(104a, 104b, 106a, 106b) 내에 불순물을 이온 주입하여 소스/드레인 영역을 형성한다. 그리고 나서, 전면에 절연막을 증착하고 에치백을 수행하여 제 1 내지 제 3 게이트 전극(114c) 측벽에 게이트 스페이서(116)를 형성한다.
다음으로, 도 13 및 도 14에 도시된 바와 같이, 결과물 전면에 제 1 층간 절연막(118)을 증착한다. 그리고 나서 제 1 층간 절연막(118)을 부분적으로 식각하여 제 1 및 제 2 활성 영역(104a, 104b, 106a, 106b)과 제 1 내지 제 3 게이트 전극(114a, 114b, 114c) 상부를 각각 노출시키는 콘택홀들을 형성한다. 그리고 콘택홀들을 매립시키는 도전 물질을 증착한 다음 제 1 층간 절연막(118)이 노출될 때까지 평탄화하여 제 1 층간 절연막(118) 내에 콘택(119)들을 형성한다.
그리고 나서, 콘택(119)들을 포함하는 제 1 층간 절연막(118) 내에 금속 물질을 증착하고 사진 식각 공정을 실시하여 콘택(119)들과 각각 연결되는 하부 배선들(122)을 형성한다. 이 때, 하부 배선들(122)은 제 1 게이트 전극과 연결된 제 1 하부 배선(122a), 제 1 및 제 2 활성 영역(104a, 104b, 106a, 106b) 과 제 2 게이트 전극(114b)을 연결하는 제 2 하부 배선(122b) 및 제 1 및 제 2 활성 영역(104a, 104b, 106a, 106b) 연결하는 제 3 하부 배선(122c)을 포함한다. 그리고 제 1 내지 제 3 하부 배선(122a, 122b, 122c)은 실질적으로 평행하게 일방향으로 형성된다.
다음으로, 도 15에 도시된 바와 같이, 하부 배선들(122)이 형성된 제 1 층간 절연막(118) 상에 제 2 층간 절연막(124) 및 제 1 반사 방지막(132)을 순차적으로 형성한다. 이 때, 제 2 층간 절연막(124)은 예를 들어, PSG(PhosphoSilicate Glass), BPSG(BoroPhosphoSilicate Glass), USG(Undoped Silicate Glass), PE-TEOS(Plasma Enhanced-TetraEthlyOrthoSilicate Glass) 등과 같은 실리콘 산화막으로 형성하거나 불소 또는 탄소가 도핑된 저유전막으로 형성할 수 있다. 그리고 제 1 반사 방지막(132)은 유기 물질로 형성할 수 있다.
그리고 제 1 반사 방지막(132) 상부에는 제 1 및 제 3 하부 배선들(122a, 122c)을 각각 노출시키는 비아홀(126)을 형성하기 위한 제 1 감광막 패턴(134)을 형성한다. 그리고 나서 제 1 감광막 패턴(134)을 식각 마스크로 이용하여 제 1 반사 방지막(132) 및 제 2 층간 절연막(124)을 순차적으로 부분 식각한다. 따라서, 제 1 및 제 3 하부 배선(122a, 122c)을 노출시키는 비아홀(126)이 형성된다.
비아홀(126)을 형성한 다음 제 2 층간 절연막(124) 상에 남아있는 제 1 감광막 패턴(134)과 제 1 반사 방지막(132)을 제거한다. 그리고 나서, 도 16에 도시된 바와 같이, 비아홀(126)을 매립시키는 희생막(136)을 제 2 층간 절연막(124) 상에 형성한다. 이 때, 희생막(136)은 하부의 제 2 층간 절연막(124)과 비슷한 건식 식 각률로 건식 식각되고, 저유전막에 대하여 큰 습식 식각 선택비를 갖는 SOD(Spin On Deposition)막으로 형성할 수 있다. 그리고 SOD막은 비아홀 매립 특성 및 평탄화 특성이 우수하여 통상적으로 매립 물질 또는 평탄화 물질로 이용된다. 이러한 SOD막으로는 HSQ(Hydrogen Silses Quioxane)막, MSQ(Methyl Silses Quioxane)막 또는 SOP(Spin On Polimer)막이 이용될 수 있다.
희생막(136)을 형성한 다음에 희생막(136) 상부에는 유기 물질로 이루어진 제 2 반사 방지막(138)을 형성한다. 그리고 제 2 반사 방지막(138) 상부에는 트렌치(128)를 형성하기 위한 제 2 감광막 패턴(139)을 형성한다.
그리고 나서, 제 2 감광막 패턴(139)을 식각 마스크로 이용하여 제 2 반사 방지막(138), 희생막(136) 및 제 2 층간 절연막(124) 일부를 순차적으로 식각한다. 이 때, 희생막(136)과 제 2 층간 절연막(124)은 식각 선택비 없이 식각된다. 이와 같이 수행함으로써 제 2 층간 절연막(124) 내에는 하부의 비아홀(126)들과 연결되는 트렌치(128)가 형성된다.
이 때, 제 1 내지 제 3 하부 배선(122a, 122b, 122c) 상에 형성되는 트렌치(128)는 하부에 형성된 비아홀(126)과 중첩되지 않는 제 2 층간 절연막(124) 내에서, 일 방향으로 형성된 제 1 내지 제 3 하부 배선들(122a, 122b, 122c)과 수직으로 형성된다. 이와 동시에 제 1 및 제 3 하부 배선들(122a, 122c)과 교차하는 영역에서 비아홀(126)이 형성된 방향으로 돌출된다. 즉, 비아홀(126) 위치에 따라 트렌치(128)는 양 끝단에서 동일 방향으로 돌출되거나 서로 반대 방향으로 돌출된 형태로 형성된다. 그리고 트렌치(128)는 돌출된 부분에서 비아홀(126)과 연결된다. 즉, 제 1 하부 배선(122a)과 연결된 비아홀(126) 및 제 3 하부 배선(122c)과 연결된 비아홀(126)이 트렌치(128)와 연결된다. 또한, 비아홀(126)과 연결되는 돌출 영역의 트렌치(128)는 하부의 비아홀(126)의 폭과 비슷한 폭으로 형성될 수 있다. 따라서 트렌치(128) 형성을 위한 식각 공정시 하부에 형성된 비아홀(126)의 모서리가 일측에 위치하는 제 2 하부 배선(122b) 방향으로 무너지는 현상이 방지된다.
이와 같이 트렌치(128)를 형성한 다음 제 2 감광막 패턴(139)과 제 2 반사 방지막(138)을 제거한다. 그리고 나서 제 2 층간 절연막(124) 상부와 비아홀(126) 내에 잔류하는 희생막(136)을 제거한다.
이와 같이 수행하고 나면 제 2 층간 절연막(124) 내에는 제 1 내지 제 3 하부 배선들(122a, 122b, 122c)과 수직으로 위치하며, 제 1 및 제 3 하부 배선들(122a, 122b, 122c) 상에서 일측으로 돌출된 트렌치(128)와 돌출된 트렌치(128)의 하부와 연결된 비아홀(126)이 완성된다.
다음으로, 도 17에 도시된 바와 같이, 트렌치(128) 및 비아홀(126)을 따라 컨포말하게 확산 방지막(142) 및 씨드층(미도시)을 증착한다. 이 때, 확산 방지막(142)으로는 Ta, TaN, TaSiN, Ti, TiN, TiSiN, W, WN 중 선택된 어느 하나이거나 이들의 조합으로 형성될 수 있다. 그리고 씨드층(미도시)은 구리막으로써 CVD 또는 PVD 방법으로 증착된다.
그리고 나서, 확산 방지막(142) 및 씨드층(미도시)이 형성된 트렌치(128) 및 비아홀(126) 내에 전해 도금 또는 무전해 도금을 실시하여 도전막(144)을 형성한다. 이 때, 도전막(144)은 트렌치(128) 및 비아홀(126)을 매립시키도록 충분한 두 께를 갖도록 형성한다. 그리고 도전막(144)은 다양한 도전 물질 및 이들의 조합으로 이루어질 수 있으며, 도전막(144)은 구리(Cu)를 포함하는 것이 바람직하다.
다음으로, 제 2 층간 절연막(124)이 노출될 때까지 CMP 공정을 실시하여 평탄화함으로써 도 10에 도시된 바와 같이 상부 다마신 배선(146)을 완성한다.
그리고, 상부 다마신 배선(146)은 제 1 내지 제 3 하부 배선(122a, 122b, 122c) 이외의 다른 하부 배선들(122) 상에 형성되어 다른 하부 배선들(122)을 선택적으로 연결한다. 다른 하부 배선들(122)을 선택적으로 연결하는 상부 다마신 배선(146)은 돌출 부분없이 일직선 형태로 형성될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
상기한 바와 같이 본 발명의 반도체 메모리 소자 및 그 제조 방법에 따르면 일방향으로 위치하는 하부 배선들과 수직으로 형성되며, 하부 배선들 상에서 일측으로 돌출되고 돌출된 영역 하부에 하부 배선들과 연결되는 비아를 포함하는 상부 다마신 배선을 포함한다. 그러므로, 비아홀과 연결되는 트렌치 형성시 일측에 위치하는 하부 배선 방향으로 비아홀의 모서리가 무너지는 현상을 방지할 수 있다.
따라서, 비아홀의 모서리가 무너져 일측의 하부 배선이 노출되어 상부 배선 과 하부 배선이 쇼트되는 것을 방지할 수 있다. 그러므로, 반도체 메모리 소자의 전기적 특성을 향상시킬 수 있다.
또한, 이와 같은 형태의 상부 다마신 배선을 형성함으로써 공정 마진을 확보할 수 있다.

Claims (22)

  1. 반도체 기판 상부에 일 방향으로 형성된 하부 배선들;
    상기 하부 배선들을 덮는 층간 절연막; 및
    상기 층간 절연막 내에 상기 하부 배선들과 수직으로 형성되며, 상기 하부 배선들 상에서 일측으로 돌출되고 돌출된 영역 하부에 상기 하부 배선들과 연결되는 비아가 형성된 상부 다마신 배선을 포함하는 반도체 메모리 소자.
  2. 제 1 항에 있어서,
    상기 상부 다마신 배선은 양끝단에서 일측으로 돌출된 반도체 메모리 소자.
  3. 제 2 항에 있어서,
    상기 상부 다마신 배선은 양끝단에서 서로 다른 방향으로 돌출된 반도체 메모리 소자.
  4. 반도체 기판 상에 일 방향으로 위치하는 하부 배선들을 형성하는 단계;
    상기 하부 배선들이 형성된 상기 반도체 기판 상에 층간 절연막을 형성하는 단계;
    상기 층간 절연막을 선택적으로 식각하여 상기 하부 배선들을 노출시키는 비아홀을 형성하는 단계;
    상기 층간 절연막 내에서 상기 하부 배선들과 수직으로 위치하며, 상기 하부 배선들 상에서 일측으로 돌출되고 돌출된 영역 하부가 상기 비아홀과 연결되는 트렌치를 형성하는 단계; 및
    상기 비아홀 및 상기 트렌치를 채우는 도전막을 형성하고 평탄화하여 상기 층간 절연막 내에 상부 다마신 배선을 형성하는 단계를 포함하는 반도체 메모리 소자 제조 방법.
  5. 제 4 항에 있어서,
    상기 트렌치는 양끝단에서 일측으로 돌출된 반도체 메모리 소자 제조 방법.
  6. 제 5 항에 있어서,
    상기 트렌치는 양끝단에서 서로 다른 방향으로 돌출된 반도체 메모리 소자 제조 방법.
  7. 제 1 및 제 2 활성 영역이 정의된 반도체 기판;
    상기 제 1 및 제 2 활성 영역을 가로지르는 제 1 및 제 2 게이트 전극;
    상기 제 1 또는 제 2 게이트 전극과 연결되고, 상기 제 1 및 제 2 활성 영역을 연결하며, 일 방향으로 형성된 하부 배선들;
    상기 하부 배선들을 덮는 층간 절연막; 및
    상기 층간 절연막 내에 상기 하부 배선들과 수직으로 형성되며, 상기 하부 배선들 상에서 일측으로 돌출되고 돌출된 영역 하부에 상기 하부 배선들과 연결되는 비아가 형성된 상부 다마신 배선을 포함하는 반도체 메모리 소자.
  8. 제 7 항에 있어서,
    상기 상부 다마신 배선은 양끝단에서 일측으로 돌출된 반도체 메모리 소자.
  9. 제 8 항에 있어서,
    상기 상부 다마신 배선은 양끝단에서 서로 다른 방향으로 돌출된 반도체 메모리 소자.
  10. 제 7 항에 있어서,
    상기 하부 배선들은 상기 제 1 게이트 전극과 연결된 제 1 하부 배선, 상기 제 1 및 제 2 활성 영역과 상기 제 2 게이트 전극을 연결하는 제 2 하부 배선 및 상기 제 1 및 제 2 활성 영역을 연결하는 제 3 하부 배선을 포함하는 반도체 메모리 소자.
  11. 제 10 항에 있어서,
    상기 제 1 내지 제 3 하부 배선들은 일 방향으로 실질적으로 평행한 반도체 메모리 소자.
  12. 제 10 항에 있어서,
    상기 상부 다마신 배선은 상기 제 1 하부 배선과 상기 제 3 하부 배선을 연결하는 반도체 메모리 소자.
  13. 제 7 항에 있어서,
    상기 제 1 및 제 2 활성 영역은 각각 두 개의 영역으로 분리된 반도체 메모리 소자.
  14. 제 13 항에 있어서,
    분리된 상기 제 1 활성 영역을 가로지르는 제 3 게이트 전극을 더 포함하는 반도체 메모리 소자.
  15. 반도체 기판에 제 1 및 제 2 활성 영역을 정의하는 단계;
    상기 제 1 및 제 2 활성 영역을 가로지르는 제 1 및 제 2 게이트 전극을 형성하는 단계;
    상기 제 1 또는 제 2 게이트 전극과 연결되고, 상기 제 1 및 제 2 활성 영역을 연결하며 일방향으로 하부 배선들을 형성하는 단계;
    상기 하부 배선들을 덮는 층간 절연막을 형성하는 단계;
    상기 층간 절연막을 부분적으로 식각하여 상기 하부 배선을 노출시키는 비아홀을 형성하는 단계;
    상기 층간 절연막 내에서 상기 하부 배선들과 수직으로 위치하며, 상기 하부 배선들 상에서 일측으로 돌출되어 상기 비아홀과 연결되는 트렌치를 형성하는 단계; 및
    상기 비아홀 및 상기 트렌치를 채우는 도전막을 형성하고 평탄화하여 상기 층간 절연막 내에 상부 다마신 배선을 형성하는 단계를 포함하는 반도체 메모리 소자 제조 방법.
  16. 제 15 항에 있어서,
    상기 트렌치는 양끝단에서 일측으로 돌출된 메모리 소자 제조 방법.
  17. 제 16 항에 있어서,
    상기 트렌치 양끝단에서 서로 다른 방향으로 돌출된 메모리 소자 제조 방법.
  18. 제 15 항에 있어서,
    상기 하부 배선들은 상기 제 1 게이트 전극과 연결된 제 1 하부 배선, 상기 제 1 및 제 2 활성 영역과 상기 제 2 게이트 전극을 연결하는 제 2 하부 배선 및 상기 제 1 및 제 2 활성 영역을 연결하는 제 3 하부 배선을 포함하는 메모리 소자 제조 방법.
  19. 제 18 항에 있어서,
    상기 제 1 내지 제 3 하부 배선들은 일 방향으로 실질적으로 평행한 메모리 소자 제조 방법.
  20. 제 18 항에 있어서,
    상기 상부 다마신 배선은 상기 제 1 하부 배선과 상기 제 3 하부 배선을 연결하는 메모리 소자 제조 방법.
  21. 제 15 항에 있어서,
    상기 제 1 및 제 2 활성 영역은 각각 두 개의 영역으로 분리된 메모리 소자 제조 방법.
  22. 제 21 항에 있어서,
    분리된 상기 제 1 활성 영역을 가로지르는 제 3 게이트 전극을 더 포함하는 메모리 소자 제조 방법.
KR1020050074448A 2005-08-12 2005-08-12 반도체 메모리 소자 및 그 제조 방법 KR100632467B1 (ko)

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