KR102272740B1 - 후면측 전력 공급 회로를 포함하는 반도체 디바이스 - Google Patents

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KR102272740B1
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Abstract

반도체 디바이스는 기판, 기판의 전면 위에 배치된 전면측 회로, 및 후면 위에 배치되고 제1 전위에 결합된 후면측 전력 공급 배선을 포함하는 후면측 전력 전달 회로를 포함한다. 전면측 회로는 반도체 핀 및 반도체 핀의 하부 부분을 커버하는 제1 전면측 절연층, 제1 전면측 절연층에 매립된 복수의 매립 전력 공급 배선으로서, 복수의 매립 전력 공급 배선은 제1 매립 전력 공급 배선 및 제2 매립 전력 공급 배선을 포함하는 것인 복수의 매립 전력 공급 배선, 및 제1 매립 전력 공급 배선과 제2 매립 전력 공급 배선을 전기적으로 접속 및 접속 해제하도록 구성된 전원 스위치를 포함한다. 제2 매립 전력 공급 배선은 기판을 통과하는 제1 스루 실리콘 비아에 의해 후면측 전력 공급 배선에 접속된다.

Description

후면측 전력 공급 회로를 포함하는 반도체 디바이스{SEMICONDUCTOR DEVICE INCLUDING BACK SIDE POWER SUPPLY CIRCUIT}
반도체 디바이스의 크기가 더 작아짐에 따라, 표준 셀의 셀 높이도 또한 더 작아지고 있다. 셀 높이는 일반적으로 2개의 전력 공급 라인, VDD 및 VSS 사이의 주기적 거리(피치)로서 정의되고, 일반적으로 핀 구조체(fin structures) 및/또는 금속 라인의 수 및 피치에 의해 결정된다. 셀 높이는 또한 트랙 높이라 칭한다. 전형적인 트랙 높이는 7.5T, 6.5T 또는 5.5T인데, 여기서 T는 표준 셀에 걸쳐 연장되는 금속 라인의 최소 피치이다. 4.5T 또는 4T로 소형화(scaling down)가 반도체 디바이스의 크기를 더 최소화하기 위해 현재 요구된다.
본 개시내용의 양태는 첨부 도면과 함께 숙독될 때 이하의 상세한 설명으로부터 가장 양호하게 이해된다. 산업 분야에서의 표준 실시에 따르면, 다양한 특징부는 실제 축척대로 도시되어 있지는 않다는 것이 주목된다. 실제로, 다양한 특징부의 치수는 설명의 명료화를 위해 임의로 증가되거나 감소될 수도 있다.
도 1은 본 개시내용의 실시예에 따른 반도체 디바이스의 회로도.
도 2a, 도 2b 및 도 2c는 본 개시내용의 실시예에 따른 전원 스위치 회로 및 논리 회로의 레이아웃을 도시하고 있는 도면.
도 3a, 도 3b, 도 3c 및 도 3d는 본 개시내용의 실시예에 따른 전원 스위치 회로 및 논리 회로의 단면도.
도 4는 본 개시내용의 실시예에 따른 전원 스위치 회로 및 논리 회로의 다양한 구조를 도시하고 있는 도면.
도 5는 본 개시내용의 실시예에 따른 전원 스위치 회로 및 논리 회로의 레이아웃을 도시하고 있는 도면.
도 6은 본 개시내용의 실시예에 따른 전원 스위치 회로 및 논리 회로의 레이아웃을 도시하고 있는 도면.
도 7 및 도 8은 본 개시내용의 실시예에 따른 전원 스위치 회로 및 논리 회로의 레이아웃을 도시하고 있는 도면.
도 9a 및 도 9b는 본 개시내용의 실시예에 따른 전원 스위치 회로 및 논리 회로의 레이아웃을 도시하고 있는 도면.
도 10a 및 도 10b는 본 개시내용의 실시예에 따른 전원 스위치 회로 및 논리 회로의 레이아웃을 도시하고 있는 도면.
도 11 및 도 12는 본 개시내용의 실시예에 따른 전원 스위치 회로의 레이아웃을 도시하고 있는 도면.
도 13a, 도 13b 및 도 13c는 본 개시내용의 실시예에 따른 전면측 회로의 매립 전력 배선의 제조 동작을 도시하고 있는 단면도.
도 14a, 도 14b 및 도 14c는 본 개시내용의 실시예에 따른 전면측 회로의 매립 전력 배선의 제조 동작을 도시하고 있는 단면도.
도 15a, 도 15b 및 도 15c는 본 개시내용의 실시예에 따른 전면측 회로의 매립 전력 배선의 제조 동작을 도시하고 있는 다양한 도면.
도 16a, 도 16b 및 도 16c는 본 개시내용의 실시예에 따른 전면측 회로의 매립 전력 배선의 제조 동작을 도시하고 있는 단면도.
도 17a 및 도 17b는 본 개시내용의 실시예에 따른 전면측 회로의 매립 전력 배선의 제조 동작을 도시하고 있는 다양한 도면.
도 18a, 도 18b 및 도 18c는 본 개시내용의 실시예에 따른 후면측 전원 스위치 회로를 갖는 반도체 디바이스의 제조 동작을 도시하고 있는 단면도.
도 19a, 도 19b 및 도 19c는 본 개시내용의 실시예에 따른 후면측 전원 스위치 회로를 갖는 반도체 디바이스의 제조 동작을 도시하고 있는 단면도.
도 20은 본 개시내용의 실시예에 따른 후면측 전력 공급 회로를 갖는 반도체 디바이스의 제조 동작의 유동을 도시한다.
이하의 개시내용은 본 발명의 상이한 특징부를 구현하기 위한 다수의 상이한 실시예 또는 예를 제공한다는 것이 이해되어야 한다. 구성요소 및 장치의 특정 실시예 또는 예가 본 개시내용을 간단화하기 위해 이하에 설명된다. 이들은 물론 단지 예일 뿐이고, 한정이 되도록 의도된 것은 아니다. 예를 들어, 요소의 치수는 개시된 범위 또는 값에 한정되는 것은 아니고, 프로세스 조건 및/또는 디바이스의 원하는 특성에 의존할 수도 있다. 더욱이, 이어지는 설명에서 제2 특징부 위에 또는 상에 제1 특징부의 형성은 제1 및 제2 특징부가 직접 접촉하여 형성되어 있는 실시예를 포함할 수도 있고, 부가의 특징부가 제1 및 제2 특징부 사이에 형성될 수도 있어, 제1 및 제2 특징부가 직접 접촉하지 않을 수도 있게 되는 실시예를 또한 포함할 수도 있다. 다양한 특징부는 간단화 및 명료화를 위해 상이한 축적으로 임의로 도시되어 있을 수도 있다. 첨부 도면에서, 몇몇 층/특징부는 간단화를 위해 생략될 수도 있다.
또한, "밑", "아래", "하부", "위", "상부" 등과 같은 공간적 상대 용어는 도면에 도시되어 있는 바와 같이 다른 요소(들) 또는 특징부(들)에 대한 일 요소 또는 특징부의 관계를 설명하기 위해 용이한 설명을 위해 본 명세서에서 사용될 수도 있다. 공간적 상대 용어는 도면에 도시되어 있는 배향에 추가하여 사용 또는 동작시에 디바이스의 상이한 배향을 포함하도록 의도된다. 디바이스는 다른 방식으로 배향될 수도 있고(90도 회전되거나 다른 배향에 있음), 본 명세서에 사용된 공간적 상대 기술자는 마찬가지로 이에 따라 해석될 수도 있다. 게다가, 용어 "~로 제조된"은 "포함하는" 또는 "~으로 이루어진"을 의미할 수도 있다. 또한, 이하의 제조 프로세스에서, 설명된 동작들 내에/사이에 하나 이상의 부가의 동작이 존재할 수도 있고, 동작 순서는 변경될 수도 있다. 이하의 실시예에서, 용어 "상부", "위" 및/또는 "위에"는 전면 및 후면으로부터의 거리의 증가에 따라 방향을 따라 정의된다. 일 실시예에 관하여 설명된 바와 같은 재료, 구성, 치수, 프로세스 및/또는 동작은 다른 실시예에 채용될 수도 있고, 그 상세한 설명은 생략될 수도 있다.
집적 회로(integrated circuit: IC)와 같은 반도체 디바이스 내의 전력 소비의 최소화가 고속 동작용 반도체 디바이스 및/또는 모바일 단말용 반도체 디바이스에서 중요한 과제이다. 전력 소비를 감소시키기 위한 다양한 기술이 제안되어 왔지만, 이들 중 다수는 전력을 제어하기 위한 부가의 회로에 기인하여 더 큰 칩 면적을 필요로 한다. 하나의 이러한 기술은 메인 전력 공급 라인(VDD 및/또는 VSS)과 가상 전력 공급 라인 사이에 헤더 스위치 및/또는 푸터 스위치(footer switch)와 함께 가상 전력 공급 라인(VVDD 및/또는 VVSS)을 제공하는 것을 포함한다. 가상 전력 공급 라인은 로컬 전력 공급 라인이라 칭할 수도 있고, 반면에 메인 전력 공급 라인은 전역 전력 공급 라인이라 칭할 수도 있다. VDD는 일반적으로 VSS보다 더 높은 전위(전압)에 있고, 몇몇 실시예에서, VSS는 접지(0 V)에 결합된다는 것이 주목된다. 전력 소비는 반도체 디바이스 내의 비활성 기능 회로에 결합된 헤더/푸터 스위치를 턴오프(개방)함으로써 감소된다.
도 1은 본 개시내용의 실시예에 따른 반도체 디바이스의 회로도를 도시하고 있다. 도 1에 도시되어 있는 바와 같이, p-형 MOS FET이 헤더 스위치로서 사용되고, n-형 MOS FET이 로컬 VVDD로의 전력 공급을 차단하기 위한 푸터 스위치로서 사용되는데, 로컬 VVDD는 또한 기능 회로(예를 들어, CMOS 인버터)를 각각 포함하는 하나 이상의 표준 셀(STDC)을 포함하는 블록에 전력을 공급한다. 몇몇 실시예에서, 푸터 스위치가 사용되지 않고, 표준 셀이 VSS에 직접 결합된다. 몇몇 실시예에서, 도 1에 도시되어 있는 바와 같이, 제1 메인 전력 공급 라인(VDD)이 0.5 V, 0.8 V, 1.0 V, 1.2 V, 1.8 V, 2.4 V, 3.3 V 또는 5.0 V와 같은 전압을 발생하는 VDD 발생 회로(Vdd 소스)에 결합된다. 제2 메인 전력 공급 라인(VSS)은 몇몇 실시예에서, VDD, 또는 접지보다 낮은 전압을 발생하는 VSS 발생 회로(Vss 소스)에 결합된다. 도 1에 도시되어 있는 바와 같이, 로컬 전력 공급 라인(VVDD)은 셀 블록으로서, 하나 이상의 표준 셀(STDC)이 접속되어 있는 복수의 로컬 전력 공급 라인으로 분할된다. 이에 따라, 표준 셀로의 전력 공급은 블록 단위 기반(block-by-block basis)으로 제어될 수 있다.. 또한, 몇몇 실시예에서, 표준 셀(STDC)은 내부 전력 공급 라인(버스 라인)(INT)을 포함하고, 로컬 전력 공급 라인(VVDD)은 스위치를 갖거나 갖지 않는 내부 전력 공급 라인에 결합된다.
본 개시내용에서, 반도체 디바이스는 반도체 기판, 기판의 전면 위에 배치된 전면측 회로, 및 기판의 후면 위에 배치된 후면측 전력 전달 회로를 포함한다. 후면측 전력 전달 회로는 제1 전위(예를 들어, Vdd 또는 Vss)에 결합된 제1 후면측 전력 공급 배선을 포함한다. 전면측 회로는 논리 회로 및 전원 스위치 회로로서 표준 셀을 포함한다. 전면측 회로는 핀 전계 효과 트랜지스터(fin field effect transistors: FinFET)를 구성하는 복수의 반도체 핀 및 복수의 반도체 핀의 하부 부분을 커버하는 전면측 절연층[예를 들어, 얕은 트렌치 격리(shallow trench isolation: STI)]을 포함한다. 전면측 회로는 전면측 절연층에 매립된 복수의 매립 전력 공급 배선(예를 들어, 매립 전력 라인 또는 매립 전력 레일)을 더 포함한다. 복수의 매립 전력 공급 배선은 제1 매립 전력 공급 배선(예를 들어, VVDD) 및 제2 매립 전력 공급 배선(예를 들어, VDD)을 포함한다. 전면측 회로는 제1 매립 전력 공급 배선과 제2 매립 전력 공급 배선을 전기적으로 접속 및 접속 해제하도록 구성된 전원 스위치 회로를 포함한다. 제2 매립 전력 공급 배선(VDD)은 기판을 통과하는 스루 실리콘 비아(through-silicon via: TSV)에 의해 제1 후면측 전력 공급 배선에 접속된다.
도 2a 내지 2c는 전력 공급 회로를 갖는 반도체 디바이스의 레이아웃을 도시하고 있다. 도 2a 내지 도 2c에 도시되어 있는 바와 같이, 반도체 디바이스는 전원 스위치 회로(영역) 및 논리 회로(영역)를 포함한다. 논리 회로는 몇몇 실시예에서 셀 높이(H1)를 갖고 행 방향(row direction)(예를 들어, X)으로 배열된 복수의 표준 셀을 포함한다. 표준 셀의 셀 높이는 몇몇 실시예에서 상이한 전위(예를 들어, Vdd 및 Vss)에 대한 2개의 전력 공급 라인의 피치로 정의된다. 몇몇 실시예에서, 셀 높이(H1)는 전면측 회로의 설계 규칙에 따라 약 120 nm 내지 약 240 nm의 범위에 있다. 도 2b에서, 스루 실리콘 비아(100)가 생략되어 있으며, 도 2c에서, 게이트 전극(40) 및 소스/드레인 접촉층(50, 51, 52)가 생략되어 있다.
표준 셀의 각각의 행은 X 방향으로 연장되는 복수의 반도체 핀을 포함한다. 몇몇 실시예에서, n-형 FinFET를 위한 2개의 핀 구조체(20N) 또는 NFIN(n-형 핀) 및 p-형 FinFET를 위한 핀 구조체(20P) 또는 PFIN(p-형 핀)이 배치된다. 몇몇 실시예에서, 핀(20N, 20P)은 일정한 피치(P1)로 배열된다. 피치(P1)는 설계 규칙에 따라 몇몇 실시예에서 약 30 nm 내지 약 80 nm의 범위에 있다. 몇몇 실시예에서, 핀은 각각의 전기 기능부(회로) 사이에 격리를 제공하기 위해 X 방향을 따라 다수의 단편으로 분할된다.
도 2a에 도시되어 있는 바와 같이, Y 방향[열 방향(column direction)]으로 연장되는 복수의 게이트 전극(40)이 핀 위에 배치된다. 몇몇 실시예에서, 각각의 게이트 전극(40)은 CMOS 구조체를 구성하는 하나의 n-형 핀 및 하나의 p-형 핀 위에 배치된다. 게이트 전극(40)의 피치(P2)는 설계 규칙에 따라 몇몇 실시예에서 약 30 nm 내지 약 50 nm의 범위에 있다.
논리 회로는 표준 셀에 전력(Vdd 및 Vss)을 공급하기 위한 매립 전력 공급 라인(배선)을 더 포함한다. 매립 전력 공급 배선의 상세한 구조가 이하에 설명된다. 몇몇 실시예에서, 도 2a에 도시되어 있는 바와 같이, 논리 회로는 제1 전위(Vdd)를 공급하기 위한 하나의 제1 매립 전력 공급 배선(66) 및 제2 전위(Vss)를 공급하기 위한 2개의 제3 매립 전력 공급 배선(64)을 포함한다. 제1 매립 전력 공급 배선(66)은 가상 또는 로컬 전력 공급 배선(VVDD)으로서 기능한다. 제3 매립 전력 공급 배선(64)은 전력 공급 배선(VSS)으로서 기능한다. 도 2b에 도시되어 있는 바와 같이, 제1 전위(Vdd)를 위한 제1 매립 전력 공급 배선(66)은 평면에서 볼 때 2개의 인접한 p-형 핀 사이에 배치되고, 제2 전위(Vss)를 위한 제3 매립 전력 공급 배선(64)은 평면에서 볼 때 2개의 인접한 n-형 핀 사이에 배치된다. 어떠한 게이트 전극도 제1 전위(Vdd)를 위한 제1 매립 전력 공급 배선(66)과 중첩하지 않는다.
도 2b에 도시되어 있는 바와 같이, 매립 전력 공급 배선은 소스/드레인 접촉층(50)에 의해 핀(FinFET)의 소스 구역에 결합된다. 몇몇 실시예에서, 플러그(55)가 소스/드레인 접촉층(50)과 매립 전력 공급 배선 사이에 배치된다. 특정 실시예에서, 플러그(55)는 소스/드레인 접촉층(50)의 부분이고, 따라서 일체로 형성된다. 도 2b에 도시되어 있는 바와 같이, 제1 전위(Vdd)를 공급하기 위한 제1 매립 전력 공급 배선(66)은 p-형 핀에 접속되고, 제2 전위(Vss)를 공급하기 위한 제3 매립 전력 공급 배선(64)은 n-형 핀에 접속된다.
제2 전위(Vss)를 공급하기 위한 제3 매립 전력 공급 배선(64)(즉, 전면측 전력 공급 배선)은 도 2c에 도시되어 있는 바와 같이, 하나 이상의 스루 실리콘 비아(TSV)(100)에 의해 제2 후면측 전력 공급 배선(120S)에 접속된다. 제2 후면측 전력 공급 배선(120S)은 제3 매립 전력 공급 배선(64)과 각각 중첩한다. 몇몇 실시예에서 도 2c에 도시되어 있는 바와 같이, 2개 이상의 TSV(100)는 X 방향을 따라 일정한 피치(P3)로 배열된다. 도 2c에 도시되어 있는 바와 같이, 몇몇 실시예에서 후면측 전력 공급 배선은 로컬 전력 공급 배선(66)과 중첩하도록 배열되지 않는다. 몇몇 실시예에서, TSV(100)는 소스/드레인 접촉층(50)의 플러그(55)와 중첩하지 않는다(즉, 오프셋됨). 다른 실시예에서, TSV(100)는 소스/드레인 접촉층(50)의 플러그(55)와 중첩한다.
전원 스위치 회로는 X 방향으로 연장되는 복수의 반도체 핀을 또한 포함한다. 몇몇 실시예에서, 단지 하나의 유형의 핀만이 전원 스위치 회로에 포함된다. 몇몇 실시예에서, 4개 이상의 p-형 핀 구조체(20P)가 2개의 매립 전력 공급 배선(62) 사이에 배치된다. 몇몇 실시예에서, 핀(20P)은 피치(P1)와 동일한 일정한 피치로 배열된다. 몇몇 실시예에서, 핀은 하나의 전원 스위치 회로 내에서 연속적이다.
도 2a에 도시되어 있는 바와 같이, Y 방향으로 연장되는 복수의 게이트 전극(40)이 p-형 핀 위에 배치된다. 몇몇 실시예에서, 각각의 게이트 전극(40)은 모든 p-형 핀 위에 배치되어, 이에 의해 PMOS 구조체를 구성한다. 게이트 전극(40)의 피치는 몇몇 실시예에서 피치(P2)와 동일하다.
전원 스위치 회로는 표준 셀에 전력(Vdd)을 공급하기 위한 매립 전력 공급 라인(배선)을 더 포함한다. 몇몇 실시예에서, 도 2a에 도시되어 있는 바와 같이, 전원 스위치 회로는 제1 전위(Vdd)를 수신하여 공급하기 위한 2개의 제2 매립 전력 공급 배선(62)(메인 또는 실제 VDD) 및 제1 전위(Vdd)를 논리 회로에 공급하기 위한 하나의 제1 매립 전력 공급 배선(66)을 포함한다. 제1 매립 전력 공급 배선(66)은 가상 또는 로컬 전력 공급 배선(VVDD)으로서 기능하고, 도 2a에 도시되어 있는 바와 같이 전원 스위치 회로 및 논리 회로 위에 연속적으로 형성된다. 제2 매립 전력 공급 배선(62)은 후면측 전력 공급 배선으로부터 제1 전위를 수신한다. 도 2b에 도시되어 있는 바와 같이, 제1 전위(Vdd)를 위한 제1 매립 전력 공급 배선(66)은 평면에서 볼 때 2개의 인접한 p-형 핀 사이에 배치되고, 제2 매립 전력 공급 배선(62)은 평면에서 볼 때 2개의 인접한 p-형 핀 사이에 배치된다. 게이트 전극(40)은 제1 전위(Vdd)를 위한 제1 매립 전력 공급 배선(66)과 중첩한다.
도 2b에 도시되어 있는 바와 같이, 매립 전력 공급 배선은 소스/드레인 접촉층(51)에 의해 p-형 핀(FinFET)의 드레인 구역에 결합된다. 도 2b에 도시되어 있는 바와 같이, 2개 이상의 소스/드레인 접촉층(51)은 몇몇 실시예에서 4개의 핀 구조체(20P)를 제1 전위(Vdd)를 위한 제1 매립 전력 공급 배선(66)에 접속한다. 또한, 적어도 하나의 소스/드레인 접촉층(52)은 몇몇 실시예에서 4개의 핀 구조체(20P)의 소스를 제1 전위(Vdd)를 위한 2개의 제2 매립 전력 공급 배선(62)에 접속한다. 몇몇 실시예에서, 적어도 하나의 소스/드레인 접촉층(52)은 인접한 행의 p-형 핀(Y 방향에서 인접한 다른 전원 스위치 회로)에 또한 접속된다.
제1 전위(Vdd)를 공급하기 위한 제2 매립 전력 공급 배선(62)(즉, 전면측 전력 공급 배선)은 도 2c에 도시되어 있는 바와 같이, 하나 이상의 TSV(100)에 의해 제1 후면측 전력 공급 배선(120D)에 접속된다. 제1 후면측 전력 공급 배선(120D)은 제2 매립 전력 공급 배선(62)과 각각 중첩한다. 몇몇 실시예에서 2개 이상의 TSV(100)는 X 방향을 따라 일정한 피치(예를 들어, P3)로 배열된다. 도 2c에 도시되어 있는 바와 같이, 몇몇 실시예에서 후면측 전력 공급 배선은 로컬 전력 공급 배선(66)과 중첩하도록 배열되지 않는다. 몇몇 실시예에서, TSV(100)는 소스/드레인 접촉층(52)의 플러그(55)와 중첩하지 않는다(즉, 오프셋됨). 다른 실시예에서, TSV(100)는 소스/드레인 접촉층(52)의 플러그(55)와 중첩한다.
상기 구성에 의해, 제1 후면측 전력 공급 배선(120D)으로부터 공급된 제1 전위(Vdd)는 제1 전위를 위한 제2 매립 전력 공급 배선(62)에 공급되고, PMOS 스위치는 제2 매립 전력 공급 배선(62)으로부터 제1 매립 전력 공급 배선(66)으로의 제1 전위의 공급을 제어한다. 도 2a에 도시되어 있는 바와 같이, 전원 스위치 회로는 2개의 제2 매립 전력 공급 배선(62) 사이에 있는 전원 스위치 경계에 의해 형성된다. 몇몇 실시예에서, 하나의 전력 공급 회로 내의 게이트 전극(40)의 수는 다양한 회로 요구에 따라 약 20 내지 40개의 범위에 있다. 도 2a 내지 도 2c에 도시되어 있는 바와 같이, 하나의 전원 스위치 회로는 논리 회로 내의 표준 셀의 2개의 행에 제1 전위(Vdd)를 공급할 수 있다. 몇몇 실시예에서, 하나의 전원 스위치 회로에 의해 제어되는 논리 회로의 하나의 행은 약 400 내지 약 600개의 게이트 전극을 포함한다. 논리 회로 내의 게이트 전극의 수에 대한 전원 스위치 회로 내의 게이트 전극의 수의 비는 약 0.033 내지 0.1의 범위이다. 따라서, 전원 스위치 회로는 총 회로 면적의 약 3.2% 내지 약 9.1%를 차지한다.
몇몇 실시예에서, 하나의 전원 스위치 회로에 의해 제어되는 표준 셀의 행의 수는 몇몇 실시예에서 1 내지 4개이고, 특정 실시예에서 2 또는 4와 같은 짝수이다.
도 2a 내지 도 2c에 도시되어 있는 바와 같이, 제3 매립 전력 공급 배선(64)은 평면에서 볼 때 X 방향으로 제2 매립 전력 공급 배선(62)으로부터 분리되어 정렬된다. 달리 말하면, 매립 전력 공급 배선이 전원 스위치 회로와 논리 회로의 경계에서 절단된다. 대조적으로, 제1 매립 전력 공급 배선(66)은 전원 스위치 회로 및 전원 스위치 회로에 의해 제어되는 논리 회로 위로 연속적으로 연장된다. 또한, 도 2a 내지 도 2c에 도시되어 있는 바와 같이, 전력 공급 회로 내의 핀은 평면에서 볼 때 각각 X 방향으로 논리 회로 내의 핀으로부터 분리되고 정렬된다. 몇몇 실시예에서, 전력 공급 회로 내의 p-형 핀 중 하나는 평면에서 볼 때 X 방향으로 논리 회로 내의 n-형 핀 중 하나로부터 분리되어 정렬된다. 후면측에서, 제1 후면측 전력 공급 배선(120D)은 평면에서 볼 때 X 방향으로 제2 후면측 전력 공급 배선(120S)으로부터 분리되어 정렬된다. 도 2a 내지 도 2c에 도시되어 있는 바와 같이, 전원 스위치 회로의 레이아웃은 제1 매립 전력 공급 배선(66)에 대해 대칭이다.
도 3a 내지 도 3d는 본 개시내용의 실시예에 따른 후면측 전력 공급 회로를 갖는 반도체 디바이스의 단면도를 도시하고 있다. 도 3a는 도 2a의 라인 Y1-Y1에 대응하고, 도 3b는 도 2a의 라인 Y2-Y2에 대응한다.
도 3c 및 도 3d는 본 개시내용의 실시예에 따른 후면측 전력 공급 회로를 갖는 반도체 디바이스의 단면도를 도시하고 있다. 도 3c는 도 2a의 라인 Y3-Y3에 대응하고, 도 3d는 도 2a의 라인 Y4-Y4에 대응한다.
기판(10)의 후면측 표면에는, 후면측 절연층(130)이 배치되고, 제1 및 제2 후면측 전력 공급 배선(120S, 120D)이 후면측 절연층(130)에 매립되어 있다. 몇몇 실시예에서, 후면측 절연층(130)은 하나 이상의 절연 재료의 층을 포함한다. 전면측에는, 전면측 절연층(30)이 배치되고, 복수의 핀 구조체가 전면측 절연층(30)에 매립되어 있다. 몇몇 실시예에서, 전면측 절연층(30)은 하나 이상의 절연 재료의 층을 포함한다. 몇몇 실시예에서, 층들 중 하나는 얕은 트렌치 격리(STI)와 같은 격리 절연층이다.
도 3a 내지 도 3d에 도시되어 있는 바와 같이, 제1 내지 제3 매립 전력 공급 배선(62, 64, 66)은 2개의 인접한 핀들 사이에 배치되고 격리 절연층에 매립된다. 제1 전위(Vdd)를 공급하기 위한 제1 후면측 전력 공급 배선(120D)은 하나 이상의 TSV(100)에 의해 제2 매립 전력 공급 배선(62)에 접속되고, 제2 전위(Vss)를 공급하기 위한 제2 후면측 전력 공급 배선(120S)은 하나 이상의 TSV(100)에 의해 제3 매립 전력 공급 배선(64)에 접속된다.
소스/드레인 접촉층(50, 51, 52)은 핀의 소스/드레인 구역 위에 각각 배치된다. 몇몇 실시예에서, 핀의 소스/드레인 구역은 하나 이상의 반도체 에피텍셜층을 포함하고 소스/드레인 접촉층(50, 51, 52)은 반도체 에피텍셜층의 적어도 하나와 접촉한다. 다른 실시예에서, 소스/드레인 접촉층(50, 51, 52)은 각각 핀의 소스/드레인 구역을 직접 커버한다. 다른 실시예에서, 매립 전력 공급 배선은 인접한 핀을 연결하는 소스/드레인 접촉층 위에 위치된 상부층 배선을 통해 핀의 소스/드레인 구역에 결합된다.
도 4는 논리 회로 내의 매립 전력 공급 배선과 핀의 소스 구역을 연결하는 다양한 구성을 도시하고 있다. 몇몇 실시예에서, 하나의 소스/드레인 접촉층(50)은 매립 전력 공급 배선을 샌드위칭하는 2개의 핀(n-형 핀 또는 p-형 핀)에 연결된다. 다른 실시예에서, 하나의 소스/드레인 접촉층(50)은 상부 행에 위치된 매립 전력 공급 배선을 샌드위칭하는 2개의 핀(n-형 핀 또는 p-형 핀) 중 하나에 연결되고, 다른 소스/드레인 접촉층(50)은 하부 행에 위치된 2개의 핀 중 다른 하나에 연결된다. 몇몇 실시예에서, 하나 이상의 더미 패턴(56)이 형성된다. 몇몇 실시예에서, 플러그는 일정한 피치로 배치된다.
도 5는 본 개시내용의 실시예에 따른 전력 공급 회로 및 논리 회로의 레이아웃을 도시하고 있다. 몇몇 실시예에서, 도 5의 영역(A1)에 도시되어 있는 바와 같이, 하나의 전원 스위치 회로가 논리 회로의 하나 이상의 표준 셀(STDC)에 제공된다. 다른 실시예에서, 도 5의 영역(A2)에 도시되어 있는 바와 같이, 2개의 전원 스위치 회로가 논리 회로의 하나 이상의 표준 셀(STDC)을 샌드위칭한다. 이러한 경우에, 제1 매립 전력 공급 배선(66)은 2개의 전원 스위치 회로 및 논리 회로 위에 연속적으로 배치된다. 전원 스위치 회로는 대응 논리 회로를 선택적으로 활성화하도록 독립적으로 제어된다. 제1 매립 전력 공급 배선(66)은 몇몇 실시예에서 독립 전원 스위치 회로 사이에서 불연속적이다.
도 6은 본 개시내용의 다른 실시예에 따른 전력 공급 회로 및 논리 회로의 레이아웃을 도시하고 있다. 도 2a의 레이아웃에서, 하나의 Fin FET는 하나의 핀(p-형 또는 n-형)을 포함한다. 도 6의 레이아웃에서, 다수의 핀(예를 들어, 2 또는 3개)이 논리 회로의 하나의 Fin FET 내에 포함된다. 다수의 핀의 피치는 설계 규칙에 따라 약 15 nm 내지 약 25 nm의 범위에 있다. 유사하게, 다수의 p-형 핀이 논리 회로의 다수의 핀에 대응하는 위치에서 전원 스위치 회로에 배치된다. 이 구성은 구동 전류 용량을 증가시킨다.
도 7 및 도 8은 본 개시내용의 다른 실시예에 따른 전원 스위치 회로 및 논리 회로의 레이아웃을 도시하고 있다. 도 7 및 도 8의 실시예에서, 부가의 p-형 핀(21P)이 도 2a 및 도 2b에 도시되어 있는 p-형 핀(20P) 사이에 배치된다. 부가의 p-형 핀(21P)은 평면에서 볼 때 X 방향으로 논리 회로 내의 어떠한 핀과도 정렬되지 않는다. 이 구성은 전원 스위치 회로의 구동 전류 용량을 증가시킨다.
도 9a 및 도 9b는 본 개시내용의 다른 실시예에 따른 전원 스위치 회로 및 논리 회로의 레이아웃을 도시하고 있다. 도 9a 및 도 9b의 실시예에서, 부가의 제2 매립 전력 공급 배선(63)은 기존의 제2 매립 전력 공급 배선(62)과 제1 매립 전력 공급 배선(66) 사이에 제공된다. 부가의 후면측 제1 전력 공급 배선(도시되지 않음)이 후면측에 제공되고 하나 이상의 TSV(100)에 의해 부가의 제2 매립 전력 공급 배선(63)에 접속된다. 부가의 제2 매립 전력 공급 배선(63)은 평면에서 볼 때 X 방향으로 논리 회로 내의 어떠한 핀 및 어떠한 매립 전력 공급 배선에도 정렬되지 않는다. 이 구성은 제1 전력 공급 경로의 저항을 감소시키고 전자 이동(electro migration)과 같은 신뢰성을 향상시킨다.
도 10a 및 도 10b는 본 개시내용의 다른 실시예에 따른 전원 스위치 회로 및 논리 회로의 레이아웃을 도시하고 있다. 도 10a 및 도 10b의 실시예에서, 제2 매립 전력 공급 배선(63)이 제2 매립 전력 공급 배선(62) 대신에 제공된다. 이에 따라, 제2 매립 전력 공급 배선(63)은 평면에서 볼 때 X 방향으로 제3 매립 전력 공급 배선(64)으로부터 분리되고 정렬되지 않는다.
도 11 및 도 12는 본 개시내용의 다른 실시예에 따른 전원 스위치 회로 및 논리 회로의 레이아웃을 도시하고 있다. 도 11 및 도 12의 실시예에서, 도 9a 및 도 9b에 도시되어 있는 레이아웃에 추가하여, 부가의 p-형 핀(22P)이 제2 매립 전력 공급 배선(62)이 배치되어 있는 위치에 제공된다. 달리 말하면, 제2 매립 전력 공급 배선(62)은 부가의 p-형 핀(22P)으로 대체된다. 부가의 p-형 핀(22P)은 몇몇 실시예에서 평면에서 볼 때 X 방향으로 제3 매립 전력 공급 배선(64)과 정렬된다. 이 구성에서, 전원 스위치 회로의 경계는 도 11 및 도 12에 도시되어 있는 바와 같이 Y 방향으로 시프트되고, 전원 스위치 회로의 레이아웃은 제1 매립 전력 공급 배선(66)에 대해 대칭이 아니다.
도 13a 내지 17b는 본 개시내용의 실시예에 따른 매립 전력 공급 배선(60)을 위한 순차적인 제조 동작을 도시하고 있다. 도 13a 내지 도 17b에 의해 도시되어 있는 프로세스 전, 중, 및 후에 부가의 동작이 제공될 수 있고, 이하에 설명된 동작의 일부는 방법의 부가의 실시예에 대해 대체되거나 제거될 수 있다는 것이 이해된다. 동작/프로세스의 순서는 상호교환 가능할 수도 있다.
도 13a에 도시되어 있는 바와 같이, 전면측 회로는 메인(제1) 기판(1010)의 전면 위에 형성된다. 전면측 회로는 반도체 기판(1010) 위에 형성된 하나 이상의 핀 구조체(1020)를 포함한다. 몇몇 실시예에서, 기판(1010)은 실리콘, 다이아몬드 또는 게르마늄과 같은 적합한 원소 반도체; IV족 화합물 반도체[실리콘 게르마늄(SiGe), 실리콘 카바이드(SiC), 실리콘 게르마늄 카바이드(SiGeC), GeSn, SiSn, SiGeSn], III-V족 화합물 반도체[예를 들어, 갈륨 비소(GaAs), 인듐 갈륨 비화물(InGaAs), 인듐 비소(InAs), 인듐 포스파이드(InP), 인듐 안티모나이드(InSb), 갈륨 비소 포스파이드(GaAsP) 또는 갈륨 인듐 포스파이드(GaInP)] 등과 같은 적합한 합금 또는 화합물 반도체로 제조된다. 또한, 기판(1010)은 성능 향상을 위해 긴장될(strained) 수도 있는 하나 이상의 에피택셜 층(에피층)을 포함할 수도 있고, 그리고/또는 실리콘 온 절연체(silicon-on-insulator: SOI) 구조체를 형성하기 위한 매립 절연층을 포함할 수도 있다.
핀 구조체(1020)는 임의의 적합한 방법에 의해 패터닝될 수도 있다. 예를 들어, 핀 구조체는 이중 패터닝 또는 다중 패터닝 프로세스를 포함하여, 하나 이상의 포토리소그래피 프로세스를 사용하여 패터닝될 수도 있다. 일반적으로, 이중 패터닝 또는 다중 패터닝 프로세스는 포토리소그래피 및 자기 정렬(self-aligned) 프로세스를 조합하여, 예를 들어 단일의 직접 포토리소그래피 프로세스를 사용하여 다른 방식으로 얻어질 수 있는 것보다 더 작은 피치를 갖는 패턴이 생성되게 한다. 예를 들어, 일 실시예에서, 희생층이 기판 위에 형성되고 포토리소그래피 프로세스를 사용하여 맨드릴 내로 패터닝된다. 스페이서는 자기 정렬 프로세스를 사용하여 맨드릴을 따라 형성된다. 맨드릴은 이어서 제거되고, 나머지 스페이서는 이어서 핀 구조체를 패터닝하는 데 사용될 수도 있다. 포토리소그래피 및 자기 정렬 프로세스를 조합한 다중 패터닝 프로세스는 일반적으로 한 쌍의 핀 구조체를 형성한다. 도 13a에는, 4개의 핀 구조체(1020)가 도시되어 있다. 그러나, 핀 구조체의 수는 4개에 한정되는 것은 아니다. 몇몇 실시예에서, 하나 이상의 더미 핀 구조체가 활성 FinFET의 핀 구조체(1020)에 인접하여 형성된다. 도 13a는 또한 핀 구조체(1020)를 패터닝하는 데 사용된 하드마스크(1025)를 도시하고 있다.
다음에, 도 13b에 도시되어 있는 바와 같이, 얕은 트렌치 격리(STI)를 위한 절연층이 핀 구조체(1020)를 그 내에 매립하기 위해 형성된다. 절연층(1030)은 예를 들어, LPCVD(low pressure chemical vapor deposition: 저압 화학 기상 증착), 플라즈마 향상(plasma-enhanced: PE) CVD 또는 유동성 CVD에 의해 형성된 실리콘 이산화물, 실리콘 산질화물 및/또는 실리콘 질화물과 같은 하나 이상의 절연 재료의 층을 포함한다. 유동성 CVD에서, 실리콘 산화물 대신에 유동성 유전 재료가 증착된다. 유동성 유전 재료는 이들의 명칭이 시사하는 바와 같이, 높은 종횡비(aspect ratio)를 갖는 간극 또는 공간을 충전하기 위해 증착 중에 "유동"할 수 있다. 일반적으로, 다양한 화학물이 증착된 필름을 유동하게 하기 위해 실리콘 함유 전구체에 추가된다. 몇몇 실시예에서, 질소 하이드라이드 본드가 첨가된다. 유동성 유전성 전구체, 특히 유동성 실리콘 산화물 전구체의 예는 실리케이트, 실록산, 메틸 실세스퀴옥산(MSQ), 수소 실세스퀴옥산(HSQ), MSQ/HSQ, 퍼하이드로실라잔(TCPS), 퍼하이드로-폴리실라잔(PSZ), 테트라에틸 오소실리케이트(TEOS), 또는 실릴-아민, 예를 들어 트리실릴아민(TSA)을 포함한다. 이들 유도성 실리콘 산화물 재료는 다중 동작 프로세스에서 형성된다. 유동성 필름이 증착된 후에, 이는 경화되고 이어서 어닐링되어 원하지 않는 원소(들)를 제거하여 실리콘 산화물을 형성한다. 원하지 않는 원소(들)가 제거될 때, 유동성 필름은 치밀화되고 수축한다. 몇몇 실시예에서, 다중 어닐링 프로세스가 행해진다. 유동성 필름은 1회 초과 경화되고 어닐링된다. 유동성 필름은 붕소 및/또는 인으로 도핑될 수도 있다. 격리 절연층(1030)은 몇몇 실시예에서 SOG, SiO, SiON, SiOCN 또는 불소 도핑된 실리케이트 글래스(FSG)의 하나 이상의 층에 의해 형성될 수 있다. 격리 절연 구역(1030)을 형성하기 전에, 몇몇 실시예에서, 하나 이상의 라이너 층(도시되어 있지 않음)이 기판(1010) 및 핀 구조체(1020)의 하부 부분의 측벽 위에 형성된다.
다음에, 도 13c에 도시되어 있는 바와 같이, 트렌치 개구(1035)가 하나 이상의 리소그래피 및 에칭 작업을 사용하여, 격리 절연층(1030) 내에 형성된다.
몇몇 실시예에서, 라이너 절연층(1040)이 트렌치 개구 내에 형성된 후에, 도 14a에 도시되어 있는 바와 같이 전도성 재료(1050)가 트렌치 개구 내에 충전된다. 라이너 층(1040)은 실리콘 산화물, 실리콘 질화물, SiON, SiOC, SiOCN 또는 임의의 다른 적합한 재료 중 하나 이상을 포함한다. 전도성 재료(1050)는 ALD, PVD, CVD, 도금 또는 임의의 다른 적합한 방법에 의해 형성된, 도핑된 폴리실리콘, W, Cu, Ti, Ag, Al, TiAl, TiAlN, TaC, TaCN, TaSiN, Mn, Co, Mo, Pd, Ni, Re, Ir, Ru, Pt, 및 Zr과 같은 하나 이상의 전도성 재료를 포함한다. 전도성 재료(1050)가 형성된 후, 화학 기계적 연마(chemical mechanical polishing: CMP) 작업과 같은 평탄화 작업이 수행된다.
이후에, 도 14b에 도시되어 있는 바와 같이, 전도성 재료(1050)는 소정 깊이까지 리세스 형성되어 상부 개구(1045)를 형성한다. 상부 개구(1045)는 도 14c에 도시되어 있는 바와 같이 절연 재료(1055)로 충전된다. 절연 재료(1055)는 실리콘 산화물, 실리콘 질화물, SiON, SiOC, SiOCN 또는 임의의 다른 적합한 재료 중 하나 이상을 포함한다.
절연 재료(1055)가 형성된 후에, 에치백 작업이 수행되어 핀 구조체(1020)의 상부 부분을 노출시킨다. 몇몇 실시예에서, 격리 절연층(1030), 라이너 층(1040) 및 절연 재료(1055)는 단일 에칭 프로세스, 또는 건식 에칭, 화학 에칭 또는 습식 세정 프로세스를 포함하는 다중 에칭 프로세스를 사용하여 리세스 형성된다. 도 15a에 도시되어 있는 바와 같이, 절연 재료(1055)의 일부는 매립 전력 공급 배선(60)에 대응하는 전도성 재료(1050) 상에 남아있다. 도 15b는 매립 전력 공급 배선(1050)(60)이 형성된 후의 평면도를 도시하고 있다. 다음에, 도 15c에 도시되어 있는 바와 같이, 하나 이상의 게이트 전극(1060)이 형성된다. 몇몇 실시예에서, 게이트 전극(1060)은 희생 게이트 전극인데, 이들은 이후에 금속 게이트 전극으로 대체된다. 몇몇 실시예에서, 매립 전력 공급 배선은 상이한 전위를 위한 배선의 단편으로 절단된다.
게이트 전극(1060)이 형성된 후에, 소스/드레인 구역에서 핀 구조체(1020)가 리세스 형성되고, 이어서 소스/드레인 에피텍셜 층(1070)이 형성된다. 소스/드레인 에피텍셜 층(1070)을 위해 사용되는 재료는 n-형 및 p-형 FinFET에 대해 변경될 수도 있어, 하나의 유형의 재료가 채널 구역 내에 인장 응력을 인가하기 위해 n-형 FinFET에 사용되고 다른 유형의 재료가 압축 응력을 인가하기 위해 p-형 FinFET에 사용되게 된다. 예를 들어, SiP 또는 SiC가 n-형 FinFET를 형성하는 데 사용될 수도 있고, SiGe 또는 Ge가 p-형 FinFET를 형성하는 데 사용될 수도 있다. 몇몇 실시예에서, 붕소(B)가 p-형 FinFET의 소스/드레인 에피텍셜 층에 도핑된다. 다른 재료가 사용될 수 있다. 몇몇 실시예에서, 소스/드레인 에피텍셜 층(1070)은 상이한 조성 및/또는 상이한 도펀트 농도를 갖는 2개 이상의 에피텍셜 층을 포함한다. 소스/드레인 에피텍셜 층(1070)은 CVD, ALD, 분자빔 에피택시(molecular beam epitaxy: MBE), 또는 임의의 다른 적합한 방법에 의해 형성될 수 있다.
소스/드레인 에피텍셜 층(1070)이 형성된 후에, 층간 유전체(interlayer dielectric: ILD) 층(1080)이 형성된다. 몇몇 실시예에서, ILD 층을 형성하기 전에, 에칭 정지층(도시되어 있지 않음)이 소스/드레인 에피텍셜 층(1070) 및 게이트 전극(1060) 위에 형성된다. 에칭 정지층은 실리콘 질화물 또는 실리콘 질화물계 재료(예를 들어, SiON, SiCN 또는 SiOCN)로 제조된다. ILD 층을 위한 재료는 실리콘 산화물, SiCOH 및 SiOC와 같은, Si, O, C 및/또는 H를 포함하는 화합물을 포함한다. 폴리머와 같은 유기 재료가 ILD 층(1080)을 위해 사용될 수도 있다. ILD 층(1080)이 형성된 후에, 에치백 프로세스 및/또는 화학 기계적 연마(CMP) 프로세스와 같은 평탄화 작업이 수행된다.
다음에, 도 16c에 도시되어 있는 바와 같이, ILD 층(1080)은 하나 이상의 리소그래피 및 에칭 작업을 사용하여, 소스/드레인 에피택셜 층(1070)의 일부를 노출시켜 개구(1085)를 형성하도록 패터닝된다. 이 에칭에서, 절연 재료(1055)가 또한 제거되고, 따라서 매립 전력 공급 배선(1050)은 개구(1085) 내에 노출된다. 개구(1085)는 도 17a에 도시되어 있는 바와 같이 전도성 재료(1090)로 충전된다. 전도성 재료(1090)는 소스/드레인 에피텍셜 층(1070)과 매립 전력 공급 배선(1050)을 연결한다. 전도성 재료(1090)는 소스/드레인 접촉 패턴(50 또는 52)에 대응한다. 도 17b는 소스/드레인 접촉 패턴(1090)(50/52)이 형성된 후의 평면도를 도시하고 있다. 게이트 전극(1060)이 희생 게이트 전극일 때, 게이트 교체 작업이 수행되어 희생 게이트 전극을 금속 게이트 전극으로 교체한다.
도 18a 내지 도 19c는 본 개시내용의 실시예에 따른 후면측 전력 공급 회로 및 TSV에 대한 순차적인 제조 동작을 도시하고 있다. 도 18a 내지 도 19c에 의해 도시되어 있는 프로세스 전, 중, 및 후에 부가의 동작이 제공될 수 있고, 이하에 설명된 동작의 일부는 방법의 부가의 실시예에 대해 대체되거나 제거될 수 있다는 것이 이해된다. 동작/프로세스의 순서는 상호교환 가능할 수도 있다.
게이트 전극(금속 게이트 전극)이 형성된 후에, 층간 유전체(ILD) 내에 매립된 다층의 금속 배선 구조체를 포함하는 상호 접속층(1100)이 게이트 전극 위에 형성된다. 도 18a에 도시되어 있는 바와 같이, 절연층(1220)(예를 들어, 실리콘 산화물)을 갖는 제2 기판(1210)(예를 들어, Si)이 상호 접속층(1100)의 상부에 부착된다. 다음에, 조합된 구조체는 플립되고, 도 18b 및 도 18c에 도시되어 있는 바와 같이, 기판(1010)의 후면측은 예를 들어 에치백 또는 CMP에 의해 박형화된다.
기판(1010)이 박형화된 후에, 제1 후면측 ILD 층(1230)[몇몇 실시예에서 ILD 층(132)에 대응함]이 도 19a에 도시되어 있는 바와 같이 형성된다. 다음에, 하나 이상의 리소그래피 및 에칭 작업을 사용함으로써, TSV를 위한 비아 홀(via holes)이 제1 후면측 ILD 층(1230) 및 박형화된 기판(1010)을 통과하여 형성되고, 홀은 전도성 재료로 충전되어 도 19b에 도시되어 있는 바와 같이 TSV(1240)[TSV(100)에 대응함]를 형성한다. TSV(1240)는 매립 전력 공급 배선(1050)에 결합된다. 그 후에, 도 19c에 도시되어 있는 바와 같이, 전력 공급 배선(1250)[후면측 전력 공급 배선(120S, 120D)에 대응함]이 형성된다. 또한, 몇몇 실시예에서, 후면측 비아(1255)를 통해 배선(1250)에 접속된 부가의 후면측 배선(1260)이 형성되고, 전극(범프)(1265)이 외부 회로를 접속하도록 형성된다.
도 20은 본 개시내용의 실시예에 따른 후면측 전력 공급 회로를 갖는 반도체 디바이스의 제조 동작의 유동을 도시한다. 도 20에 의해 도시되어 있는 프로세스 흐름 전, 중, 및 후에 부가의 동작이 제공될 수 있고, 이하에 설명된 동작의 일부는 방법의 부가의 실시예에 대해 대체되거나 제거될 수 있다는 것이 이해된다. 동작/프로세스의 순서는 상호교환 가능할 수도 있다. 상기 실시예에 관하여 설명된 바와 같은 재료, 구성, 치수, 프로세스 및/또는 동작은 이하의 실시예에 채용될 수도 있고, 그 상세한 설명은 생략될 수도 있다.
S2010에서, 전면측 회로가 제1 기판 상에 제조된다. 전면측 회로는 전술된 바와 같은 FinFET, 매립 전력 공급 배선 및 다층 배선 구조체를 포함한다. 다음에, S2020에서, 절연층을 갖는 제2 기판이 제1 기판의 전면측에 부착되고, 제1 기판은 박형화된다. S2030에서, TSV는 매립 전력 공급 배선에 접속되도록 형성된다. 몇몇 실시예에서, TSV 중 일부는 매립 전력 공급 배선 이외의 다른 회로 소자에 접속된다. S2040에서, 후면측 전력 공급 배선이 형성된다. 전력 공급 배선이 형성된 후에, 하나 이상의 ILD 층이 형성되고, S2050에서, 외부 및 다른 배선에 접속될 전극이 형성된다.
상기 실시예에서, PMOS FET를 포함하는 전원 스위칭 회로가 제1 메인 전력 공급 배선(VDD)(62)과 로컬 전력 공급 배선(VVDD)(66) 사이에 제공된다. 다른 실시예에서, 대안적으로 또는 상기 실시예에 추가하여, NMOS FET를 포함하는 전원 스위칭 회로가 제2 메인 전력 공급 배선(VSS)과 로컬 전원(VVSS) 사이에 제공된다(도 1 참조). 당 기술 분야의 숙련자는 제2 메인 전력 공급 배선(VSS)과 로컬 전원(VVSS) 사이에 제공된 NMOS FET를 포함하는 전원 스위칭 회로를 실현하기 위해 전술된 바와 같은 회로 및/또는 구조체를 어떻게 수정해야 하는지를 이해할 수 있을 것이다.
본 실시예에서, 메인 전원(VDD 또는 VSS)으로부터 로컬 전원(VVDD 또는 VVSS) 및 전력 공급 배선으로부터 전력 공급을 스위칭하기 위한 전원 스위칭 회로가 기판의 후면측에 위치되기 때문에, 표준 셀의 셀 높이를 감소시키는 것이 가능하다.
모든 장점이 본 명세서에 반드시 설명되어 있는 것은 아니고, 어떠한 특정 장점도 모든 실시예 또는 예에 대해 요구되는 것은 아니고, 다른 실시예 또는 예는 상이한 장점을 제공할 수도 있다는 것이 이해될 수 있을 것이다.
본 개시내용의 양태에 따르면, 반도체 디바이스는 기판, 기판의 전면 위에 배치된 전면측 회로, 및 기판의 후면 위에 배치되고 제1 전위에 결합된 제1 후면측 전력 공급 배선을 포함하는 후면측 전력 전달 회로를 포함한다. 전면측 회로는 복수의 반도체 핀 및 복수의 반도체 핀의 하부 부분을 커버하는 제1 전면측 절연층, 제1 전면측 절연층에 매립된 복수의 매립 전력 공급 배선으로서, 복수의 매립 전력 공급 배선은 제1 매립 전력 공급 배선 및 제2 매립 전력 공급 배선을 포함하는 것인 복수의 매립 전력 공급 배선, 및 제1 매립 전력 공급 배선과 제2 매립 전력 공급 배선을 전기적으로 접속 및 접속 해제하도록 구성된 전원 스위치를 포함한다. 제2 매립 전력 공급 배선은 기판을 통과하는 제1 스루 실리콘 비아(TSV)에 의해 제1 후면측 전력 공급 배선에 접속된다. 상기 및/또는 이하의 실시예 중 하나 이상에서, 후면측 전력 전달 회로는 제1 전위와는 상이한 제2 전위에 결합된 제2 후면측 전전력 공급 배선을 포함하고, 복수의 매립 전력 공급 배선은 제3 매립 전력 공급 배선을 포함하고, 제3 매립 전력 공급 배선은 제2 TSV에 의해 제2 후면측 전력 공급 배선에 접속된다. 상기 및/또는 이하의 실시예 중 하나 이상에서, 복수의 매립 전력 공급 배선은 제1 방향으로 연장되고, 제2 매립 전력 공급 배선은 제1 방향에서 제3 매립 전력 공급 배선으로부터 분리되어 정렬된다. 상기 및/또는 이하의 실시예 중 하나 이상에서, 반도체 디바이스는 전원 스위치 영역 및 논리 회로 영역을 더 포함한다. 전원 스위치 영역은 전원 스위치, 제2 매립 전력 공급 배선 및 제1 TSV를 포함하고, 논리 회로 영역은 제3 매립 전력 공급 배선 및 제2 TSV를 포함하고, 제1 매립 전력 공급 배선은 전원 스위치 영역 및 논리 회로 영역에 연속적으로 배치된다. 상기 및/또는 이하의 실시예 중 하나 이상에서, 전원 스위치 영역은 단지 하나의 도전성 타입 핀 전계 효과 트랜지스터(FinFET)를 포함하고, 논리 회로 영역은 CMOS 회로를 포함한다. 상기 및/또는 이하의 실시예 중 하나 이상에서, 어떠한 TSV도 제1 매립 전력 공급 배선에 접속되지 않는다. 상기 및/또는 이하의 실시예 중 하나 이상에서, 복수의 매립 전력 공급 배선은 제1 방향으로 연장되고, 제2 매립 전력 공급 배선은 평면에서 볼 때 제1 방향에서 제3 매립 전력 공급 배선으로부터 분리되고 정렬되지 않는다. 상기 및/또는 이하의 실시예 중 하나 이상에서, 복수의 반도체 핀 중 하나는 평면에서 볼 때 제1 방향에서 제3 매립 전력 공급 배선과 정렬된다. 상기 및/또는 이하의 실시예 중 하나 이상에서, 전원 스위치는 핀 전계 효과 트랜지스터(FinFET)를 포함하고, FinFET의 소스는 제2 매립 전력 공급 배선에 접속되고 FinFET의 드레인은 제1 매립 전력 공급 배선에 접속된다.
본 개시내용의 다른 양태에 따르면, 반도체 디바이스는 전원 스위치 영역 및 논리 회로 영역을 포함한다. 반도체 디바이스는 기판, 및 기판의 전면 위에 배치된 전면측 회로를 포함한다. 전면측 회로는 복수의 반도체 핀 및 복수의 반도체 핀의 하부 부분을 커버하는 제1 전면측 절연층, 제1 전면측 절연층에 매립되고 제1 방향으로 연장되는 복수의 매립 전력 공급 배선을 포함한다. 복수의 매립 전력 공급 배선은 제1 매립 전력 공급 배선을 포함한다. 한 쌍의 제2 매립 전력 공급 배선은 제1 매립 전력 공급 배선, 제3 매립 전력 공급 배선을 샌드위칭한다. 한 쌍의 제4 매립 전력 공급 배선은 제3 매립 전력 공급 배선을 샌드위칭한다. 전면측 회로의 전원 스위치 영역은 제1 매립 전력 공급 배선, 한 쌍의 제2 매립 전력 공급 배선, 및 제1 매립 전력 공급 배선과 한 쌍의 제2 매립 전력 공급 배선을 전기적으로 접속 및 접속 해제하도록 구성된 전원 스위치를 포함한다. 전면측 회로의 논리 회로 영역은 제3 매립 전력 공급 배선, 및 한 쌍의 제4 매립 전력 공급 배선을 포함한다. 한 쌍의 제2 매립 전력 공급 배선은 각각 한 쌍의 제4 매립 전력 공급 배선으로부터 분리되고, 제1 매립 전력 공급 배선 및 제3 매립 전력 공급 배선은 전원 스위치 영역 및 논리 회로 영역에 배치된 하나의 연속적으로 연장되는 배선을 형성한다. 상기 및/또는 이하의 실시예 중 하나 이상에서, 한 쌍의 제2 매립 전력 공급 배선은 제1 방향에서 한 쌍의 제4 매립 전력 공급 배선과 각각 정렬된다. 상기 및/또는 이하의 실시예 중 하나 이상에서, 반도체 디바이스는 기판의 후면 위에 배치되고 제1 전위에 결합된 제1 후면측 전력 공급 배선 및 제1 전위와는 상이한 제2 전위에 결합된 제2 후면측 전력 공급 배선을 포함하는 후면측 전력 전달 회로를 더 포함한다. 제2 매립 전력 공급 배선은 기판을 통과하는 제1 스루 실리콘 비아(TSV)에 의해 제1 후면측 전력 공급 배선에 접속되고, 제3 매립 전력 공급 배선은 제2 TSV에 의해 제2 후면측 전력 공급 배선에 접속된다. 상기 및/또는 이하의 실시예 중 하나 이상에서, 전원 스위치 영역에서, 2개 이상의 핀 구조체는 제1 매립 전력 공급 배선과 한 쌍의 제2 매립 전력 공급 배선 중 하나 사이에서 제1 방향과 교차하는 제2 방향을 따라 배열되고, 논리 회로 영역에서, 2개 이상의 핀 구조체는 제3 매립 전력 공급 배선과 한 쌍의 제4 매립 전력 공급 배선 중 하나 사이에서 제2 방향을 따라 배열되고, 전원 스위치 영역의 2개 이상의 핀 구조체는 동일한 도전성 타입을 갖는 FET를 위한 것이고, 전원 스위치 영역의 2개 이상의 핀 구조체는 다른 도전성 타입을 갖는 FET를 위한 것이다. 상기 및/또는 이하의 실시예 중 하나 이상에서, 전원 스위치 영역의 2개 이상의 핀 구조체는 제1 방향에서 전원 스위치 영역의 2개 이상의 핀 구조체와 각각 정렬된다. 상기 및/또는 이하의 실시예 중 하나 이상에서, 전원 스위치 영역의 2개 이상의 핀 구조체의 수는 전원 스위치 영역의 2개 이상의 핀 구조체의 수와는 상이하다. 상기 및/또는 이하의 실시예 중 하나 이상에서, 전원 스위치 영역의 2개 이상의 핀 구조체와 동일한 도전성 타입을 갖는 논리 회로 영역의 2개 이상의 핀 구조체 중 하나는 제3 매립 전력 공급 배선에 결합된다. 상기 및/또는 이하의 실시예 중 하나 이상에서, 전원 스위치 영역의 2개 이상의 핀 구조체와 상이한 도전성 타입을 갖는 논리 회로 영역의 2개 이상의 핀 구조체 중 하나는 한 쌍의 제4 매립 전력 공급 배선 중 하나에 결합된다. 상기 및/또는 이하의 실시예 중 하나 이상에서, 한 쌍의 제2 매립 전력 공급 배선 중 하나와 제1 매립 전력 공급 배선 사이의 거리는 한 쌍의 제4 매립 전력 공급 배선 중 하나와 제3 매립 전력 공급 배선 사이의 거리보다 작다.
본 개시내용의 다른 양태에 따르면, 반도체 디바이스는 전원 스위치 영역 및 논리 회로 영역을 포함한다. 반도체 디바이스는 기판, 및 기판의 전면 위에 배치된 전면측 회로를 포함한다. 전면측 회로는 복수의 반도체 핀 및 복수의 반도체 핀의 하부 부분을 커버하는 제1 전면측 절연층, 제1 전면측 절연층에 매립되고 제1 방향으로 연장되는 복수의 매립 전력 공급 배선을 포함한다. 복수의 매립 전력 공급 배선은 제1 매립 전력 공급 배선 및 제2 매립 전력 공급 배선을 포함한다. 전면측 회로의 전원 스위치 영역은 제1 및 매립 전력 공급 배선, 및 제1 매립 전력 공급 배선과 한 쌍의 제2 매립 전력 공급 배선을 전기적으로 접속 및 접속 해제하도록 구성된 전원 스위치를 포함한다. 제2 매립 전력 공급 배선은 논리 회로 영역 내로 연장되고, 제1 매립 전력 공급 배선은 논리 회로 영역 내로 연장되지 않고, 전원 스위치는 제1 매립 전력 공급 배선을 통해 논리 회로로의 전원을 턴온 및 턴오프하도록 구성된다. 상기 및/또는 이하의 실시예 중 하나 이상에서, 반도체 디바이스는 기판의 후면 위에 배치되고 제1 전위에 결합된 제1 후면측 전력 공급 배선 및 제1 전위와는 상이한 제2 전위에 결합된 제2 후면측 전력 공급 배선을 포함하는 후면측 전력 전달 회로를 더 포함한다. 논리 회로 영역은 제3 매립 전력 공급 배선을 포함하고, 제2 매립 전력 공급 배선은 기판을 통과하는 제1 스루 실리콘 비아(TSV)에 의해 제1 후면측 전력 공급 배선에 접속되고, 제3 매립 전력 공급 배선은 제2 TSV에 의해 제2 후면측 전력 공급 배선에 접속된다.
본 개시내용의 다른 양태에 따르면, 반도체 디바이스를 제조하는 방법에서, 전면측 회로가 제1 기판의 전면측에 형성된다. 전면측 회로는 매립 전력 공급 배선을 포함한다. 절연층을 갖는 제2 기판이 제1 기판의 후면측에 부착된다. 제1 기판을 통과하는 스루 실리콘 비아(TSV)가 매립형 전력 공급 배선에 접속되도록 형성된다. 후면측 전력 공급 배선이 형성된다. 제1 층간 유전체(ILD) 층이 후면측 전력 공급 배선 위에 형성된다. 전면측 회로는 후면측 전력 공급 배선으로부터 매립 전력 공급 배선으로의 전력 공급을 제어하는 전원 스위칭 회로를 포함한다. 상기 및/또는 이하의 실시예 중 하나 이상에서, 외부 및 부가의 배선에 접속될 전극이 형성된다. 상기 및/또는 이하의 실시예 중 하나 이상에서, 전면측 회로는 FinFET 및 다층 배선 구조체를 포함한다.
1) 본 개시의 실시형태에 따른 반도체 디바이스는, 기판; 상기 기판의 전면 위에 배치된 전면측 회로; 및 상기 기판의 후면 위에 배치되고 제1 전위에 결합된 제1 후면측 전력 공급 배선을 포함하는 후면측 전력 전달 회로를 포함하고, 상기 전면측 회로는, 복수의 반도체 핀 및 상기 복수의 반도체 핀의 하부 부분을 커버하는 제1 전면측 절연층; 상기 제1 전면측 절연층에 매립된 복수의 매립 전력 공급 배선으로서, 상기 복수의 매립 전력 공급 배선은 제1 매립 전력 공급 배선 및 제2 매립 전력 공급 배선을 포함하는 것인, 상기 복수의 매립 전력 공급 배선; 및 상기 제1 매립 전력 공급 배선과 상기 제2 매립 전력 공급 배선을 전기적으로 접속 및 접속 해제하도록 구성된 전원 스위치를 포함하고, 상기 제2 매립 전력 공급 배선은, 상기 기판을 통과하는 제1 스루 실리콘 비아(through-silicon via; TSV)에 의해 상기 제1 후면측 전력 공급 배선에 접속된다.
2) 본 개시의 실시형태에 따른 반도체 디바이스에 있어서, 상기 후면측 전력 전달 회로는 상기 제1 전위와는 상이한 제2 전위에 결합된 제2 후면측 전력 공급 배선을 포함하고, 상기 복수의 매립 전력 공급 배선은 제3 매립 전력 공급 배선을 포함하고, 상기 제3 매립 전력 공급 배선은 제2 TSV에 의해 상기 제2 후면측 전력 공급 배선에 접속된다.
3) 본 개시의 실시형태에 따른 반도체 디바이스에 있어서, 상기 복수의 매립 전력 공급 배선은 제1 방향으로 연장되고, 상기 제2 매립 전력 공급 배선은 상기 제1 방향에서 상기 제3 매립 전력 공급 배선으로부터 분리되어 정렬된다.
4) 본 개시의 실시형태에 따른 반도체 디바이스는, 전원 스위치 영역 및 논리 회로 영역을 더 포함하고, 상기 전원 스위치 영역은 상기 전원 스위치, 상기 제2 매립 전력 공급 배선, 및 상기 제1 TSV를 포함하고, 상기 논리 회로 영역은 상기 제3 매립 전력 공급 배선 및 상기 제2 TSV를 포함하고, 상기 제1 매립 전력 공급 배선은 상기 전원 스위치 영역 및 상기 논리 회로 영역에 연속적으로 배치된다.
5) 본 개시의 실시형태에 따른 반도체 디바이스에 있어서, 상기 전원 스위치 영역은 단지 하나의 도전성 타입 핀 전계 효과 트랜지스터(FinFET)를 포함하고, 상기 논리 회로 영역은 CMOS 회로를 포함한다.
6) 본 개시의 실시형태에 따른 반도체 디바이스에 있어서, 상기 제1 매립 전력 공급 배선에는 TSV가 접속되지 않는다.
7) 본 개시의 실시형태에 따른 반도체 디바이스에 있어서, 상기 복수의 매립 전력 공급 배선은 제1 방향으로 연장되고, 상기 제2 매립 전력 공급 배선은 평면에서 볼 때 상기 제1 방향에서 상기 제3 매립 전력 공급 배선으로부터 분리되고 정렬되지 않는다.
8) 본 개시의 실시형태에 따른 반도체 디바이스에 있어서, 상기 복수의 반도체 핀 중 하나는 평면에서 볼 때 상기 제1 방향에서 상기 제3 매립 전력 공급 배선과 정렬된다.
9) 본 개시의 실시형태에 따른 반도체 디바이스에 있어서, 상기 전원 스위치는 핀 전계 효과 트랜지스터(FinFET)를 포함하고, 상기 FinFET의 소스는 상기 제2 매립 전력 공급 배선에 접속되고, 상기 FinFET의 드레인은 상기 제1 매립 전력 공급 배선에 접속된다.
10) 본 개시의 다른 실시형태에 따른, 전원 스위치 영역 및 논리 회로 영역을 포함하는 반도체 디바이스는, 기판; 및 상기 기판의 전면 위에 배치된 전면측 회로를 포함하고, 상기 전면측 회로는, 복수의 반도체 핀 및 상기 복수의 반도체 핀의 하부 부분을 커버하는 제1 전면측 절연층; 상기 제1 전면측 절연층에 매립되고 제1 방향으로 연장되는 복수의 매립 전력 공급 배선으로서, 상기 복수의 매립 전력 공급 배선은 제1 매립 전력 공급 배선, 상기 제1 매립 전력 공급 배선을 샌드위칭하는 한 쌍의 제2 매립 전력 공급 배선, 제3 매립 전력 공급 배선, 및 상기 제3 매립 전력 공급 배선을 샌드위칭하는 한 쌍의 제4 매립 전력 공급 배선을 포함하는 것인, 상기 복수의 매립 전력 공급 배선을 포함하고, 상기 전면측 회로의 전원 스위치 영역은, 상기 제1 매립 전력 공급 배선; 상기 한 쌍의 제2 매립 전력 공급 배선; 및 상기 제1 매립 전력 공급 배선과 상기 한 쌍의 제2 매립 전력 공급 배선을 전기적으로 접속 및 접속 해제하도록 구성된 전원 스위치를 포함하고, 상기 전면측 회로의 논리 회로 영역은, 상기 제3 매립 전력 공급 배선; 및 상기 한 쌍의 제4 매립 전력 공급 배선을 포함하고, 상기 한 쌍의 제2 매립 전력 공급 배선은 각각 상기 한 쌍의 제4 매립 전력 공급 배선으로부터 분리되고, 상기 제1 매립 전력 공급 배선 및 상기 제3 매립 전력 공급 배선은 상기 전원 스위치 영역 및 상기 논리 회로 영역에 배치된 하나의 연속적으로 연장되는 배선을 형성한다.
11) 본 개시의 다른 실시형태에 따른, 전원 스위치 영역 및 논리 회로 영역을 포함하는 반도체 디바이스에 있어서, 상기 한 쌍의 제2 매립 전력 공급 배선은 상기 제1 방향에서 상기 한 쌍의 제4 매립 전력 공급 배선과 각각 정렬된다.
12) 본 개시의 다른 실시형태에 따른, 전원 스위치 영역 및 논리 회로 영역을 포함하는 반도체 디바이스는, 상기 기판의 후면 위에 배치되고 제1 전위에 결합된 제1 후면측 전력 공급 배선 및 상기 제1 전위와는 상이한 제2 전위에 결합된 제2 후면측 전력 공급 배선을 포함하는 후면측 전력 전달 회로를 더 포함하고, 상기 제2 매립 전력 공급 배선은 상기 기판을 통과하는 제1 스루 실리콘 비아(TSV)에 의해 상기 제1 후면측 전력 공급 배선에 접속되고, 상기 제3 매립 전력 공급 배선은 제2 TSV에 의해 상기 제2 후면측 전력 공급 배선에 접속된다.
13) 본 개시의 다른 실시형태에 따른, 전원 스위치 영역 및 논리 회로 영역을 포함하는 반도체 디바이스에 있어서, 상기 전원 스위치 영역에서, 상기 제1 매립 전력 공급 배선과 상기 한 쌍의 제2 매립 전력 공급 배선 중 하나와의 사이에서 상기 제1 방향과 교차하는 제2 방향을 따라 2개 이상의 핀 구조체가 배열되고, 상기 논리 회로 영역에서, 상기 제3 매립 전력 공급 배선과 상기 한 쌍의 제4 매립 전력 공급 배선 중 하나와의 사이에서 상기 제2 방향을 따라 2개 이상의 핀 구조체가 배열되고, 상기 전원 스위치 영역의 상기 2개 이상의 핀 구조체는 동일한 도전성 타입을 갖는 FET를 위한 것이고, 상기 전원 스위치 영역의 상기 2개 이상의 핀 구조체는 상이한 도전성 타입을 갖는 FET를 위한 것이다.
14) 본 개시의 다른 실시형태에 따른, 전원 스위치 영역 및 논리 회로 영역을 포함하는 반도체 디바이스에 있어서, 상기 전원 스위치 영역의 상기 2개 이상의 핀 구조체는 제1 방향에서 상기 전원 스위치 영역의 상기 2개 이상의 핀 구조체와 각각 정렬된다.
15) 본 개시의 다른 실시형태에 따른, 전원 스위치 영역 및 논리 회로 영역을 포함하는 반도체 디바이스에 있어서, 상기 전원 스위치 영역의 상기 2개 이상의 핀 구조체의 수는 상기 전원 스위치 영역의 상기 2개 이상의 핀 구조체의 수와는 상이하다.
16) 본 개시의 다른 실시형태에 따른, 전원 스위치 영역 및 논리 회로 영역을 포함하는 반도체 디바이스에 있어서, 상기 전원 스위치 영역의 상기 2개 이상의 핀 구조체와 동일한 도전성 타입을 갖는 상기 논리 회로 영역의 상기 2개 이상의 핀 구조체 중 하나는 상기 제3 매립 전력 공급 배선에 결합된다.
17) 본 개시의 다른 실시형태에 따른, 전원 스위치 영역 및 논리 회로 영역을 포함하는 반도체 디바이스에 있어서, 상기 전원 스위치 영역의 상기 2개 이상의 핀 구조체와 상이한 도전성 타입을 갖는 상기 논리 회로 영역의 상기 2개 이상의 핀 구조체 중 하나는 상기 한 쌍의 제4 매립 전력 공급 배선 중 하나에 결합된다.
18) 본 개시의 다른 실시형태에 따른, 전원 스위치 영역 및 논리 회로 영역을 포함하는 반도체 디바이스에 있어서, 상기 한 쌍의 제2 매립 전력 공급 배선 중 하나와 상기 제1 매립 전력 공급 배선과의 사이의 거리는 상기 한 쌍의 제4 매립 전력 공급 배선 중 하나와 상기 제3 매립 전력 공급 배선과의 사이의 거리보다 작다.
19) 본 개시의 또 다른 실시형태에 따른, 전원 스위치 영역 및 논리 회로 영역을 포함하는 반도체 디바이스는, 기판; 및 상기 기판의 전면 위에 배치된 전면측 회로를 포함하고, 상기 전면측 회로는, 복수의 반도체 핀 및 상기 복수의 반도체 핀의 하부 부분을 커버하는 제1 전면측 절연층; 및 상기 제1 전면측 절연층에 매립되고 제1 방향으로 연장되는 복수의 매립 전력 공급 배선으로서, 상기 복수의 매립 전력 공급 배선은 제1 매립 전력 공급 배선 및 제2 매립 전력 공급 배선을 포함하는 것인, 상기 복수의 매립 전력 공급 배선을 포함하고, 상기 전면측 회로의 전원 스위치 영역은, 상기 제1 및 제2 매립 전력 공급 배선; 및 상기 제1 매립 전력 공급 배선과 상기 제2 매립 전력 공급 배선을 전기적으로 접속 및 접속 해제하도록 구성된 전원 스위치를 포함하고, 상기 제2 매립 전력 공급 배선은 상기 논리 회로 영역 내로 연장되고, 상기 제1 매립 전력 공급 배선은 상기 논리 회로 영역 내로 연장되지 않고, 상기 전원 스위치는 상기 제1 매립 전력 공급 배선을 통해 상기 논리 회로로의 전원을 턴온 및 턴오프하도록 구성된다.
20) 본 개시의 또 다른 실시형태에 따른, 전원 스위치 영역 및 논리 회로 영역을 포함하는 반도체 디바이스는, 상기 기판의 후면 위에 배치되고 제1 전위에 결합된 제1 후면측 전력 공급 배선 및 상기 제1 전위와는 상이한 제2 전위에 결합된 제2 후면측 전력 공급 배선을 포함하는 후면측 전력 전달 회로를 더 포함하고, 상기 논리 회로 영역은 상기 제3 매립 전력 공급 배선을 포함하고, 상기 제2 매립 전력 공급 배선은 상기 기판을 통과하는 제1 스루 실리콘 비아(TSV)에 의해 상기 제1 후면측 전력 공급 배선에 접속되고, 상기 제3 매립 전력 공급 배선은 제2 TSV에 의해 상기 제2 후면측 전력 공급 배선에 접속된다.
상기에는 당 기술 분야의 숙련자들이 본 개시내용의 양태를 더 양호하게 이해할 수도 있도록 다수의 실시예 또는 예의 특징을 개략 설명하였다. 당 기술 분야의 숙련자들은 이들이 본 명세서에 소개된 실시예 또는 예의 동일한 목적을 수행하고 그리고/또는 동일한 장점을 성취하기 위해 다른 프로세스 및 구조를 설계하거나 수정하기 위한 기초로서 본 개시내용을 즉시 사용할 수도 있다는 것을 이해해야 한다. 당 기술 분야의 숙련자들은 또한 이러한 등가의 구성이 본 개시내용의 사상 및 범주로부터 벗어나지 않는다는 것과, 이들이 본 개시내용의 사상 및 범주로부터 벗어나지 않고 본 명세서의 다양한 변경, 치환, 및 변형을 행할 수도 있다는 것을 또한 인식해야 한다.

Claims (10)

  1. 반도체 디바이스로서,
    기판;
    상기 기판의 전면 위에 배치된 전면측 회로; 및
    상기 기판의 후면 위에 배치되고 제1 전위에 결합된 제1 후면측 전력 공급 배선을 포함하는 후면측 전력 전달 회로
    를 포함하고,
    상기 전면측 회로는,
    복수의 반도체 핀 및 상기 복수의 반도체 핀의 하부 부분을 커버하는 제1 전면측 절연층;
    상기 제1 전면측 절연층에 매립된 복수의 매립 전력 공급 배선으로서, 상기 복수의 매립 전력 공급 배선은 제1 매립 전력 공급 배선 및 제2 매립 전력 공급 배선을 포함하는 것인, 상기 복수의 매립 전력 공급 배선; 및
    상기 제1 매립 전력 공급 배선과 상기 제2 매립 전력 공급 배선을 전기적으로 접속 및 접속 해제하도록 구성된 전원 스위치
    를 포함하고,
    상기 제2 매립 전력 공급 배선은, 상기 기판을 통과하는 제1 스루 실리콘 비아(through-silicon via; TSV)에 의해 상기 제1 후면측 전력 공급 배선에 접속되는 것인, 반도체 디바이스.
  2. 제1항에 있어서,
    상기 후면측 전력 전달 회로는 상기 제1 전위와는 상이한 제2 전위에 결합된 제2 후면측 전력 공급 배선을 포함하고,
    상기 복수의 매립 전력 공급 배선은 제3 매립 전력 공급 배선을 포함하고,
    상기 제3 매립 전력 공급 배선은 제2 TSV에 의해 상기 제2 후면측 전력 공급 배선에 접속되는 것인, 반도체 디바이스.
  3. 제2항에 있어서,
    상기 복수의 매립 전력 공급 배선은 제1 방향으로 연장되고,
    상기 제2 매립 전력 공급 배선은 상기 제1 방향에서 상기 제3 매립 전력 공급 배선으로부터 분리되어 정렬되는 것인, 반도체 디바이스.
  4. 제3항에 있어서,
    전원 스위치 영역 및 논리 회로 영역을 더 포함하고,
    상기 전원 스위치 영역은 상기 전원 스위치, 상기 제2 매립 전력 공급 배선, 및 상기 제1 TSV를 포함하고,
    상기 논리 회로 영역은 상기 제3 매립 전력 공급 배선 및 상기 제2 TSV를 포함하고,
    상기 제1 매립 전력 공급 배선은 상기 전원 스위치 영역 및 상기 논리 회로 영역에 연속적으로 배치되는 것인, 반도체 디바이스.
  5. 제4항에 있어서,
    상기 제1 매립 전력 공급 배선에는 TSV가 접속되지 않는 것인, 반도체 디바이스.
  6. 제2항에 있어서,
    상기 복수의 매립 전력 공급 배선은 제1 방향으로 연장되고,
    상기 제2 매립 전력 공급 배선은 평면에서 볼 때 상기 제1 방향에서 상기 제3 매립 전력 공급 배선으로부터 분리되고 정렬되지 않는 것인, 반도체 디바이스.
  7. 제6항에 있어서,
    상기 복수의 반도체 핀 중 하나는 평면에서 볼 때 상기 제1 방향에서 상기 제3 매립 전력 공급 배선과 정렬되는 것인, 반도체 디바이스.
  8. 제1항에 있어서,
    상기 전원 스위치는 핀 전계 효과 트랜지스터(FinFET)를 포함하고,
    상기 FinFET의 소스는 상기 제2 매립 전력 공급 배선에 접속되고, 상기 FinFET의 드레인은 상기 제1 매립 전력 공급 배선에 접속되는 것인, 반도체 디바이스.
  9. 전원 스위치 영역 및 논리 회로 영역을 포함하는 반도체 디바이스로서,
    기판; 및
    상기 기판의 전면 위에 배치된 전면측 회로
    를 포함하고,
    상기 전면측 회로는,
    복수의 반도체 핀 및 상기 복수의 반도체 핀의 하부 부분을 커버하는 제1 전면측 절연층;
    상기 제1 전면측 절연층에 매립되고 제1 방향으로 연장되는 복수의 매립 전력 공급 배선으로서, 상기 복수의 매립 전력 공급 배선은 제1 매립 전력 공급 배선, 상기 제1 매립 전력 공급 배선을 샌드위칭하는 한 쌍의 제2 매립 전력 공급 배선, 제3 매립 전력 공급 배선, 및 상기 제3 매립 전력 공급 배선을 샌드위칭하는 한 쌍의 제4 매립 전력 공급 배선을 포함하는 것인, 상기 복수의 매립 전력 공급 배선
    을 포함하고,
    상기 전면측 회로의 전원 스위치 영역은,
    상기 제1 매립 전력 공급 배선;
    상기 한 쌍의 제2 매립 전력 공급 배선; 및
    상기 제1 매립 전력 공급 배선과 상기 한 쌍의 제2 매립 전력 공급 배선을 전기적으로 접속 및 접속 해제하도록 구성된 전원 스위치
    를 포함하고,
    상기 전면측 회로의 논리 회로 영역은,
    상기 제3 매립 전력 공급 배선; 및
    상기 한 쌍의 제4 매립 전력 공급 배선
    을 포함하고,
    상기 한 쌍의 제2 매립 전력 공급 배선은 각각 상기 한 쌍의 제4 매립 전력 공급 배선으로부터 분리되고,
    상기 제1 매립 전력 공급 배선 및 상기 제3 매립 전력 공급 배선은 상기 전원 스위치 영역 및 상기 논리 회로 영역에 배치된 하나의 연속적으로 연장되는 배선을 형성하는 것인, 반도체 디바이스.
  10. 전원 스위치 영역 및 논리 회로 영역을 포함하는 반도체 디바이스로서,
    기판; 및
    상기 기판의 전면 위에 배치된 전면측 회로
    를 포함하고,
    상기 전면측 회로는,
    복수의 반도체 핀 및 상기 복수의 반도체 핀의 하부 부분을 커버하는 제1 전면측 절연층; 및
    상기 제1 전면측 절연층에 매립되고 제1 방향으로 연장되는 복수의 매립 전력 공급 배선으로서, 상기 복수의 매립 전력 공급 배선은 제1 매립 전력 공급 배선 및 제2 매립 전력 공급 배선을 포함하는 것인, 상기 복수의 매립 전력 공급 배선
    을 포함하고,
    상기 전면측 회로의 전원 스위치 영역은,
    상기 제1 및 제2 매립 전력 공급 배선; 및
    상기 제1 매립 전력 공급 배선과 상기 제2 매립 전력 공급 배선을 전기적으로 접속 및 접속 해제하도록 구성된 전원 스위치
    를 포함하고,
    상기 제2 매립 전력 공급 배선은 상기 논리 회로 영역 내로 연장되고,
    상기 제1 매립 전력 공급 배선은 상기 논리 회로 영역 내로 연장되지 않고,
    상기 전원 스위치는 상기 제1 매립 전력 공급 배선을 통해 상기 논리 회로로의 전원을 턴온 및 턴오프하도록 구성되는 것인, 반도체 디바이스.
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