CN112530940A - 半导体器件 - Google Patents

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CN112530940A
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supply wiring
buried power
buried
semiconductor device
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荷尔本·朵尔伯斯
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Abstract

本发明的实施例涉及一种半导体器件，包括：衬底，设置在衬底的前表面上方的前侧电路；以及设置在后表面上方并且包括耦合到第一电势的后侧电源布线的后侧电力输送电路。前侧电路包括半导体鳍和覆盖半导体鳍的底部的第一前侧绝缘层，嵌入在第一前侧绝缘层中的多个掩埋电源布线，多个掩埋电源布线包括第一掩埋电源布线和第二掩埋电源布线，以及电源开关，配置为将第一掩埋电源布线和第二掩埋电源布线电连接和断开。第二掩埋电源布线通过穿过衬底的第一硅贯通孔连接到后侧电源布线。

Description

半导体器件
技术领域
本发明的实施例涉及一种半导体器件。
背景技术
随着半导体器件的尺寸变小，标准单元的单元高度也变小。单元高度通常被定义为两条电源布线VDD和VSS之间的周期性距离(节距)，并且通常由鳍结构和/或金属线的数量和节距确定。单元高度也称为轨道高度。典型的轨道高度是7.5T、6.5T或5.5T，其中T是在标准单元上方运行的金属线的最小节距。当前需要按比例缩小到4.5T或4T，以进一步减小半导体器件的尺寸。
发明内容
本发明的实施例提供了一种半导体器件，包括：衬底；前侧电路，设置在衬底的前表面上方；以及后侧电力输送电路，设置在衬底的后表面上方并且包括耦合到第一电势的第一后侧电源布线，其中：前侧电路包括：多个半导体鳍和覆盖多个半导体鳍的底部的第一前侧绝缘层；多个掩埋电源布线，嵌入在第一前侧绝缘层中，多个掩埋电源布线包括第一掩埋电源布线和第二掩埋电源布线；和电源开关，配置为将第一掩埋电源布线和第二掩埋电源布线电连接和断开，以及第二掩埋电源布线通过穿过衬底的第一硅贯通孔(TSV)连接到第一后侧电源布线。
本发明的另一实施例提供了一种包括电源开关区域和逻辑电路区域的半导体器件，半导体器件包括：衬底；以及前侧电路，设置在衬底的前表面上方，其中：前侧电路包括：多个半导体鳍和覆盖多个半导体鳍的底部的第一前侧绝缘层；多个掩埋电源布线，嵌入在第一前侧绝缘层中并且在第一方向上延伸，多个掩埋电源布线包括第一掩埋电源布线、将第一掩埋电源布线夹在中间的第二掩埋电源布线对、第三掩埋电源布线、和将第三掩埋电源布线夹在中间的第四掩埋电源布线对，前侧电路的电源开关区域包括：第一掩埋电源布线；第二掩埋电源布线对；和电源开关，配置为将第一掩埋电源布线和第二掩埋电源布线对电连接和断开，前侧电路的逻辑电路区域包括：第三掩埋电源布线；和第四掩埋电源布线对，第二掩埋电源布线对分别与第四掩埋电源布线对分离，以及第一掩埋电源布线和第三掩埋电源布线形成设置在电源开关区域和逻辑电路区域中的连续延伸的一个布线。
本发明的又一实施例提供了一种包括电源开关区域和逻辑电路区域的半导体器件，半导体器件包括：衬底；以及前侧电路，设置在衬底的前表面上方，其中：前侧电路包括：多个半导体鳍和覆盖多个半导体鳍的底部的第一前侧绝缘层；和多个掩埋电源布线，嵌入在第一前侧绝缘层中并且在第一方向上延伸，多个掩埋电源布线包括第一掩埋电源布线和第二掩埋电源布线，前侧电路的电源开关区域包括：第一掩埋电源布线和第二掩埋电源布线；和电源开关，配置为将第一掩埋电源布线和第二掩埋电源布线对电连接和断开，第二掩埋电源布线延伸到逻辑电路区域中，第一掩埋电源布线未延伸到逻辑电路区域中，以及电源开关配置为通过第一掩埋电源布线导通和断开对逻辑电路的电源。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该强调，根据工业中的标准实践，各个部件未按比例绘制并且仅用于说明的目的。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1示出了根据本公开实施例的半导体器件的电路图。
图2A、图2B和图2C示出了根据本公开实施例的电源开关电路和逻辑电路的布局。
图3A、图3B、图3C和图3D示出了根据本公开的实施例的电源开关电路和逻辑电路的截面图。
图4示出了根据本公开实施例的电源开关电路和逻辑电路的各种结构。
图5示出了根据本公开实施例的电源开关电路和逻辑电路的布局。
图6示出了根据本公开实施例的电源开关电路和逻辑电路的布局。
图7和图8示出了根据本公开实施例的电源开关电路和逻辑电路的布局。
图9A和图9B示出了根据本公开的实施例的电源开关电路和逻辑电路的布局。
图10A和图10B示出了根据本公开实施例的电源开关电路和逻辑电路的布局。
图11和图12示出了根据本公开实施例的电源开关电路的布局。
图13A、图13B和图13C示出了根据本公开实施例的前侧电路的掩埋电源布线的制造操作的截面图。
图14A、图14B和图14C示出了根据本公开实施例的前侧电路的掩埋电源布线的制造操作的截面图。
图15A、图15B和图15C示出了根据本公开实施例的前侧电路的掩埋电源布线的制造操作的各种视图。
图16A、图16B和图16C示出了根据本公开实施例的前侧电路的掩埋电源布线的制造操作的截面图。
图17A和图17B示出了根据本公开的实施例的前侧电路的掩埋电源布线的制造操作的各种视图。
图18A、图18B和图18C示出了根据本公开实施例的具有后侧电源开关电路的半导体器件的制造操作的截面图。
图19A、图19B和图19C示出了根据本公开实施例的具有后侧电源开关电路的半导体器件的制造操作的截面图。
图20示出了根据本公开实施例的具有后侧电源电路的半导体器件的制造操作的流程。
具体实施方式
应当理解，以下公开提供了许多用于实现本发明的不同特征不同的实施例或实例。下面描述了组件和布置的具体实施例或实例以简化本发明。当然这些仅是实例而不旨在限制。例如，元件的尺寸可以取决于工艺条件和/或装置的期望特性而不限于所公开的范围或值。此外，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。为了简单和清楚起见，可以以不同比例任意绘制各种部件。为了简化，在附图中可以省略一些层/部件。
此外，为了便于描述，本文中可以使用诸如“在…下方”、“在…下面”、“下部”、“在…上面”、“上部”等的空间关系术语，以描述如图中所示的一个元件或部件与另一元件或部件的关系。除了图中所示的方位外，空间关系术语旨在包括器件在使用或操作工艺中的不同方位。装置可以以其它方式定位(旋转90度或在其它方位)，并且在本文中使用的空间关系描述符可以同样地作相应地解释。另外，术语“由...制成”可以表示“包含”或“由...组成”。此外，在随后的制造过程中，在所描述的操作之中/之间可能存在一个或多个附加操作，并且操作顺序可以改变。在以下实施例中，术语“上部”、“在…上方”和/或“在…上”是沿着与前表面和后表面的距离增加的方向定义的。关于一个实施例所说明的材料、配置、尺寸、工艺和/或操作可以在其他实施例中采用，并且可以省略其详细描述。
诸如集成电路(IC)的半导体器件中的功耗最小化对于用于高速操作的半导体器件和/或用于移动终端的半导体器件而言是至关重要的问题。已经提出了各种技术以降低功耗，但是由于用于控制功率的附加电路，其中许多技术需要更大的芯片面积。一种这样的技术包括一起提供虚拟电源布线(VVDD和/或VVSS)，其中头部开关和/或脚部开关在主电源布线(VDD和/或VSS)和虚拟电源布线之间。虚拟电源布线可以称为局部电源布线，而主电源布线可以称为全局电源布线。注意，VDD通常处于比VSS更高的电势(电压)，并且在一些实施例中，VSS耦合到地(0V)。通过截止(断开)耦合到半导体器件中非有源功能电路的头部/脚部开关来降低功耗。
图1示出了根据本公开实施例的半导体器件的电路图。如图1所示，p型MOS FET用作头部开关并且n型MOS FET用作脚部开关以切断到局部VVDD的电源，局部VVDD进一步向包括一个或多个标准单元STDC的块供电，每个标准单元STDC包括功能电路(例如，CMOS反相器)。在一些实施例中，不使用脚部开关并且标准单元直接耦合到VSS。在一些实施例中，如图1所示，第一主电源布线VDD耦合到VDD生成电路(Vdd源)，VDD生成电路生成诸如0.5V、0.8V、1.0V、1.2V、1.8V、2.4V、3.3V或5.0V的电压。在一些实施例中，第二主电源布线VSS耦合到VSS生成电路(Vss源)，VSS生成电路生成低于VDD或地的电压。如图1所示，局部电源布线VVDD被分成多个局部电源布线，每个局部电源布线连接一个或多个标准单元STDC作为单元块。因此，可以以逐个块为基础控制向标准单元的供电。此外，在一些实施例中，标准单元STDC包括内部电源布线(总线)INT，并且局部电源布线VVDD耦合到具有或不具有开关的内部电源布线。
在本公开中，半导体器件包括半导体衬底、设置在衬底的前表面上方的前侧电路、以及设置在衬底的后表面上方的后侧电力输送电路。后侧电力输送电路包括耦合到第一电势(例如，Vdd或Vss)的第一后侧电源布线。前侧电路包括作为逻辑电路和电源开关电路的标准单元。前侧电路包括构成鳍式场效应晶体管(FinFET)的多个半导体鳍和覆盖多个半导体鳍的底部的前侧绝缘层(例如，浅沟槽隔离(STI))。前侧电路还包括嵌入在前侧绝缘层中的多个掩埋电源布线(例如，掩埋电源布线或掩埋电源轨)。多个掩埋电源布线包括第一掩埋电源布线(例如，VVDD)和第二掩埋电源布线(例如，VDD)。前侧电路还包括电源开关电路，电源开关电路配置为电连接和断开第一掩埋电源布线和第二掩埋电源布线。第二掩埋电源布线(VDD)通过穿过衬底的硅贯通孔(TSV)连接到第一后侧电源布线。
图2A至图2C示出了具有电源电路的半导体器件的布局。如图2A至图2C所示，半导体器件包括电源开关电路(区域)和逻辑电路(区域)。在一些实施例中，逻辑电路包括具有单元高度H1并且在行方向(例如，X)上布置的多个标准单元。在一些实施例中，标准单元的单元高度被定义为用于不同电势(例如，Vdd和Vss)的两条电源布线的节距。在一些实施例中，取决于前侧电路的设计规则，单元高度H1在从约120nm到约240nm的范围内。在图2B中省略了硅贯通孔100，并且在图2C中省略了栅电极40和源极/漏极接触层50、51、52。
标准单元的每个行包括在X方向上延伸的多个半导体鳍。在一些实施例中，设置用于n型FinFET的两个鳍结构20N或N鳍(n型鳍)和用于p型FinFET的20P或P鳍(p型鳍)。在一些实施例中，鳍20N、20P以恒定的节距P1布置。在一些实施例中，取决于设计规则，节距P1在约30nm至约80nm的范围内。在一些实施例中，鳍沿着X方向被分成多个段，以在各个电功能(电路)之间提供隔离。
如图2A所示，多个栅电极40设置在鳍上方在Y方向(列方向)上延伸。在一些实施例中，每个栅电极40设置在构成CMOS结构的一个n型鳍和一个p型鳍上方。在一些实施例中，取决于设计规则，栅电极40的节距P2在约30nm至约50nm的范围内。
逻辑电路还包括用于向标准单元供应电力Vdd和Vss的掩埋电源布线(布线)。掩埋电源布线的详细结构将在后面说明。在一些实施例中，如图2A所示，逻辑电路包括用于提供第一电势Vdd的一个第一掩埋电源布线66和用于提供第二电势Vss的两个第三掩埋电源布线64。第一掩埋电源布线66用作虚拟或局部电源布线VVDD。第三掩埋电源布线64用作电源布线VSS。如图2B所示，在平面图中用于第一电势Vdd的第一掩埋电源布线66设置在两个相邻的p型鳍之间，并且在平面图中用于第二电势Vss的第三掩埋电源布线64设置在两个相邻的n型鳍之间。没有栅电极与用于第一电势Vdd的第一掩埋电源布线66重叠。
如图2B所示，掩埋电源布线通过源极/漏极接触层50耦合到鳍(FinFET)的源极区域。在一些实施例中，插塞55设置在源极/漏极接触层50和掩埋电源布线之间。在某些实施例中，插塞55是源极/漏极接触层50的部分，并因此是整体形成的。如图2B所示，用于提供第一电势Vdd的第一掩埋电源布线66连接到p型鳍，并且用于提供第二电势Vss的第三掩埋电源布线64连接到n型鳍。
用于提供第二电势Vss的第三掩埋电源布线64(即，前侧电源布线)通过一个或多个硅贯通孔(TSV)100连接到第二后侧电源布线120S，如图2C所示。第二后侧电源布线120S分别与第三掩埋电源布线64重叠。如图2C所示，在一些实施例，两个或多个TSV 100沿着X方向以恒定的节距P3布置。如图2C所示，在一些实施例中，没有将后侧电源布线布置成与局部电源布线66重叠。在一些实施例中，TSV 100不与源极/漏极接触层50的插塞55重叠(即，偏置)。在其他实施例中，TSV 100与源极/漏极接触层50的插塞55重叠。
电源开关电路还包括在X方向上延伸的多个半导体鳍。在一些实施例中，电源开关电路中仅包括一种类型的鳍。在一些实施例中，四个或更多个p型鳍结构20P设置在两个掩埋电源布线62之间。在一些实施例中，鳍20P以恒定的节距布置，该节距与节距P1相同。在一些实施例中，鳍在一个电源开关电路内是连续的。
如图2A所示，多个栅电极40沿Y方向延伸设置在p型鳍上方。在一些实施例中，每个栅电极40设置在所有p型鳍上方，从而构成PMOS结构。在一些实施例中，栅电极40的节距与节距P2相同。
如图2A所示，沿Y方向延伸的多个栅电极40设置在p型鳍上方。在一些实施例中，每个栅电极40设置在所有p型鳍上，从而构成PMOS结构。在一些实施例中，栅电极40的节距与节距P2相同。
电源开关电路还包括用于向标准单元提供电力Vdd的掩埋电源布线(布线)。在一些实施例中，如图2A所示，电源开关电路包括用于接收和提供第一电势Vdd的两个第二掩埋电源布线62(主或实VDD)和用于将第一电势Vdd提供给逻辑电路的一个第一掩埋电源布线66。如图2A所示，第一掩埋电源布线66用作虚拟或局部电源布线VVDD，并且连续地形成在电源开关电路和逻辑电路上方。第二掩埋电源布线62从后侧电源布线接收第一电势。如图2B所示，在平面图中用于第一电势Vdd的第一掩埋电源布线66设置在两个相邻的p型鳍之间，并且在平面图中第二掩埋电源布线62设置在两个相邻的p型鳍之间。栅电极40与用于第一电势Vdd的第一掩埋电源布线66重叠。
如图2B所示，掩埋电源布线通过源极/漏极接触层51耦合到p型鳍(FinFET)的漏极区域。如图2B所示，在一些实施例中，两个或更多个源极/漏极接触层51将四个鳍结构20P连接到用于第一电势Vdd的第一掩埋电源布线66。此外，在一些实施例中，至少一个源极/漏极接触层52将四个鳍结构20P的源极连接到用于第一电势Vdd的两个第二掩埋电源布线62。在一些实施例中，至少一个源极/漏极接触层52还连接到相邻行(在Y方向上相邻的其他电源开关电路)中的p型鳍。
如图2C所示，用于提供第一电势Vdd的第二掩埋电源布线62(即，前侧电源布线)通过一个或多个TSV 100连接到第一后侧电源布线120D。第一后侧电源布线120D分别与第二掩埋电源布线62重叠。在一些实施例中，两个或更多个TSV 100沿着X方向以恒定的节距(例如，P3)布置。如图2C所示，在一些实施例中，没有将后侧电源布线布置成与局部电源布线66重叠。在一些实施例中，TSV 100不与源极/漏极接触层52的插塞55重叠(即，偏置)。在其他实施例中，TSV 100与源极/漏极接触层52的插塞55重叠。
利用前述配置，将从第一后侧电源布线120D提供的第一电势Vdd提供给用于第一电势的第二掩埋电源布线62，并且PMOS开关控制提供从第二掩埋电源布线62到第一掩埋电源布线66的第一电势。如图2A所示，电源开关电路由电源开关边界来定义，电源开关边界在两个第二掩埋电源布线62之间。在一些实施例中，取决于各种电路要求，一个电源电路内的栅电极40的数量在约20到40的范围内。如图2A至图2C所示，一个电源开关电路可以将第一电势Vdd提供给逻辑电路中的两行标准单元。在一些实施例中，由一个电源开关电路控制的逻辑电路的一个行包括约400至约600个栅电极。电源开关电路中的栅电极的数量与逻辑电路中的栅电极的数量的比率在约0.033至0.1的范围内。因此，电源开关电路占总电路面积的约3.2％至约9.1％。
在一些实施例中，由一个电源开关电路控制的标准单元的行数是1至4，在某些实施例中行数是偶数，诸如2或4。
如图2A至图2C所示，在平面图中，第三掩埋电源布线64在X方向上与第二掩埋电源布线62分离并且对准。换句话说，在电源开关电路和逻辑电路的边界处切断掩埋电源布线。相反，第一掩埋电源布线66在由电源开关电路控制的电源开关电路和逻辑电路上方连续延伸。此外，如图2A至图2C所示，在平面图中，电源电路中的鳍分别在X方向上与逻辑电路中的鳍分离并且对准。在一些实施例中，在平面图中，电源电路中的p型鳍中的一个在X方向上与逻辑电路中的n型鳍中的一个分离并且对准。在后侧上，在平面图中，第一后侧电源布线120D在X方向上与第二后侧电源布线120S分离并且对准。如图2A至图2C所示，电源开关电路的布局相对于第一掩埋电源布线66对称。
图3A至图3D示出了根据本公开实施例的具有后侧电源电路的半导体器件的截面图。图3A对应于图2A的线Y1-Y1，并且图3B对应于图2A的线Y2-Y2。
图3C和图3D示出了根据本公开实施例的具有后侧电源电路的半导体器件的截面图。图3C对应于图2A的线Y3-Y3，图3D对应于图2A的线Y4-Y4。
后侧绝缘层130设置在衬底10的后侧上，并且第一和第二后侧电源布线120S和120D嵌入在后侧绝缘层130中。在一些实施例中，后侧绝缘层130包括一层或多层绝缘材料。前侧绝缘层30设置在前侧上，并且多个鳍结构嵌入在前侧绝缘层30中。在一些实施例中，前侧绝缘层30包括一层或多层绝缘材料。在一些实施例中，层中的一个是隔离绝缘层，例如浅沟槽隔离(STI)。
如图3A至图3D所示，第一至第三掩埋电源布线62、64和66设置在两个相邻的鳍之间并且嵌入在隔离绝缘层中。通过一个或多个TSV 100将用于提供第一电势Vdd的第一后侧电源布线120D连接到第二掩埋电源布线62，并且通过一个或多个TSV 100将用于提供第二电势Vss的第二后侧电源布线120S连接到第三掩埋电源布线64。
源极/漏极接触层50、51和52分别设置在鳍的源极/漏极区域上方。在一些实施例中，鳍的源极/漏极区包括一个或多个半导体外延层，并且源极/漏极接触层50、51和52与半导体外延层中的至少一个接触。在其他实施例中，源极/漏极接触层50、51和52分别直接覆盖鳍的源极/漏极区域。在其他实施例中，经由位于连接相邻鳍的源极/漏极接触层上方的上层布线，掩埋电源布线耦合到鳍的源极/漏极区域。
图4示出了连接掩埋电源布线和逻辑电路中的鳍的源极区域的各种配置。在一些实施例中，一个源极/漏极接触层50连接到夹在掩埋电源布线之间的两个鳍(n型鳍或p型鳍)。在其他实施例中，一个源极/漏极接触层50连接到夹在位于上部行中的掩埋电源布线之间的两个鳍中的一个(n型鳍或p型鳍)，而另一源极/漏极接触层50连接到位于下部行中的两个鳍中的另一个。在一些实施例中，形成一个或多个伪图案56。在一些实施例中，以恒定的节距设置插塞。
图5示出了根据本公开实施例的电源电路和逻辑电路的布局。在一些实施例中，如图5的区域A1中所示，为逻辑电路的一个或多个标准单元STDC提供一个电源开关电路。在其他实施例中，如图5的区域A2中所示，两个电源开关电路将逻辑电路的一个或多个标准单元STDC夹在中间。在这种情况下，第一掩埋电源布线66连续设置在两个电源开关电路和逻辑电路上方。独立地控制电源开关电路以选择性地激活相应的逻辑电路。在一些实施例中，第一掩埋电源布线66在独立的电源开关电路之间是不连续的。
图6示出了根据本公开的另一实施例的电源电路和逻辑电路的布局。在图2A的布局中，一个Fin FET包括一个鳍(p型或n型)。在图6的布局中，逻辑电路的一个Fin FET中包括多个鳍(例如图2A至图2C或图3A至图3D)。取决于设计规则，多个鳍的节距在约15nm至约25nm的范围内。类似地，在电源开关电路中与逻辑电路的多个鳍相对应的位置处设置多个p型鳍。这种配置增加了驱动电流容量。
图7和图8示出根据本公开的另一实施例的电源开关电路和逻辑电路的布局。在图7和图8的实施例中，附加的p型鳍21P设置在图2A和图2B所示的p型鳍20P之间。在平面图中，附加的p型鳍21P在X方向上不与逻辑电路中的任何鳍对齐。这种配置增加了电源开关电路的驱动电流容量。
图9A和图9B示出根据本公开的另一实施例的电源开关电路和逻辑电路的布局。在图9A和图9B的实施例中，在现有的第二掩埋电源布线62和第一掩埋电源布线66之间设置提供附加的第二掩埋电源布线63。在后侧处提供附加的后侧侧第一电源布线(未图示)，并且附加的后侧侧第一电源布线通过一个或多个TSV 100连接到附加的第二掩埋电源布线63。在平面图中，附加的第二掩埋电源布线63不与逻辑电路中的任何鳍和任何掩埋电源布线对准。这种配置减小了第一电源路径的电阻并且改善了可靠性，诸如电迁移。
图10A和图10B示出了根据本公开的另一实施例的电源开关电路和逻辑电路的布局。在图10A和图10B的实施例中，提供的第二掩埋电源布线63代替了第二掩埋电源布线62。因此，在平面图中，第二掩埋电源布线63在X方向上与第三掩埋电源布线64分离并且不与第三掩埋电源布线64对准。
图11和图12示出根据本公开的另一实施例的电源开关电路和逻辑电路的布局。在图11和图12的实施例中，除了图9A和图9B所示的布局之外，在设置第二掩埋电源布线62的位置处提供附加的p型鳍22P。换句话说，第二掩埋电源布线62被附加的p型鳍22P代替。在一些实施例中，在平面图中，附加的p型鳍22P在X方向上与第三掩埋电源布线64对准。在该配置中，如图11和图12所示，电源开关电路的边界在Y方向上移动，并且电源开关电路的布局相对于第一掩埋电源布线66不对称。
图13A至图17B示出了根据本公开实施例的用于掩埋电源布线60的顺序制造的操作。应该理解的是，对于方法的附加实施例可以在图13A至图17B所示的工艺之前、之中和之后提供附加的操作，并且以下描述的一些操作可以被替换或消除。操作/工艺的顺序可以互换。
如图13A所示，在主(第一)衬底1010的前表面上方形成前侧电路。前侧电路包括形成在半导体衬底1010上方的一个或多个鳍结构1020。在一些实施例中，衬底1010由：合适的元素半导体，诸如硅、金刚石或锗；合适的合金或化合物半导体，诸如IV组化合物半导体(硅锗(SiGe)、碳化硅(SiC)、碳化硅锗(SiGeC)、GeSn，SiSn，SiGeSn)、III-V组化合物半导体(例如砷化镓(GaAs)、砷化铟镓(InGaAs)、砷化铟(InAs)、磷化铟(InP)、锑化铟(InSb)、砷化镓磷化(GaAsP)或磷化镓铟(GaInP))等制成。此外，衬底1010可以包括一个或多个外延层(epi-层)，外延层可以进行应变以提高性能，和/或外延层可以包括掩埋绝缘层以形成绝缘体上硅(SOI)结构。
可以通过任何合适的方法来图案化鳍结构1020。例如，可以使用一种或多种光刻工艺来图案化鳍结构，光刻工艺包括双重图案化或多重图案化工艺。通常，双重图案化或多重图案化工艺将光刻和自对准工艺相结合，从而允许创建具有例如节距小于使用单个直接光刻法可获得的节距的图案。例如，在一个实施例中，在衬底上方形成牺牲层并使用光刻工艺将牺牲层图案化为心轴。使用自对准工艺在心轴旁边形成间隔件。然后去除心轴，并且然后可以使用保留的间隔件来图案化鳍结构。结合光刻和自对准工艺的多图案工艺通常导致形成一对鳍结构。在图13A中，示出了四个鳍结构1020。但是，鳍结构的数量不限于四个。在一些实施例中，一个或多个伪鳍结构形成为与有源FinFET的鳍结构1020相邻。图13A还示出了用于对鳍结构1020进行图案化的硬掩模1025。
然后，如图13B所示，用于浅沟槽隔离(STI)的绝缘层以将鳍结构1020嵌入其中。绝缘层1030包括一层或多层绝缘材料，例如，通过LPCVD(低压化学气相沉积)、等离子体增强(PE)CVD或可流动CVD形成的二氧化硅、氮氧化硅和/或氮化硅。在可流动CVD中，沉积可流动的介电材料而不是氧化硅。顾名思义，可流动的介电材料可以在沉积期间“流动”，以填充具有高纵横比的间隙或间隔。通常，将各种化学方法添加到含硅的前体中以允许沉积的膜流动。在一些实施例中，添加氢氮键。可流动的介电前体(特别是可流动的氧化硅前体)的实例包括硅酸盐、硅氧烷、甲基倍半硅氧烷(MSQ)、倍半硅氧烷氢(HSQ)、MSQ/HSQ，全氢硅氮烷(TCPS)、全氢聚硅氮烷(PSZ)、原硅酸四乙酯(TEOS)或甲硅烷基胺，诸如三甲硅烷基胺(TSA)。这些可流动的氧化硅材料是在多次操作工艺中形成的。在沉积可流动膜之后，将其固化然后退火以去除不期望的元素以形成氧化硅。当去除不期望的元素时，使得可流动膜致密化和收缩。在一些实施例中，进行多次退火工艺。将可流动膜固化并退火一次以上。可流动膜可以掺杂有硼和/或磷。在一些实施例中，隔离绝缘层1030可以由一层或多层SOG、SiO、SiON、SiON、SiOCN或掺氟硅酸盐玻璃(FSG)形成。在一些实施例中，在形成隔离绝缘区域1030之前，在衬底1010和鳍结构1020的底部的侧壁上方形成一个或多个衬垫层(未示出)。
接下来如图13C所示，通过使用一种或多种光刻和蚀刻操作在隔离绝缘层1030中形成沟槽开口1035。
在一些实施例中，在沟槽开口中形成衬垫绝缘层1040之后，在如图14A所示的沟槽开口中填充导电材料1050。衬垫层1040包括氧化硅、氮化硅、SiON、SiOC、SiOCN或任何其他合适的材料中的一种或多种。导电材料1050包括通过ALD、PVD、CVD、镀或任何其他合适的方法形成的一种或多种导电材料，诸如掺杂的多晶硅、W、Cu、Ti、Ag、Al、TiAl、TiAlN、TaC、TaCN、TaSiN、Mn、Co、Mo、Pd、Ni、Re、Ir、Ru、Pt和Zr。在形成导电材料1050之后，执行诸如化学机械抛光(CMP)操作的平坦化操作。
随后，如图14B所示，将导电材料1050向下凹进至给定深度以形成上部开口1045。如图14C所示，用绝缘材料1055填充上部开口1045。绝缘材料1055包括氧化硅、氮化硅、SiON、SiOC、SiOCN或任何其他合适的材料中的一种或多种。
在形成绝缘材料1055之后，执行回蚀操作以暴露鳍结构1020的上部。在一些实施例中，使用单个蚀刻工艺或者包括干蚀刻、化学蚀刻或湿清洁工艺的多个蚀刻工艺，使隔离绝缘层1030、衬垫层1040和绝缘材料1055凹进。如图15A所示，绝缘材料1055的部分保留在导电材料1050上，导电材料1050对应于掩埋电源布线60。图15B示出了形成掩埋电源布线1050(60)之后的平面图。接下来，如图15C所示，形成一个或多个栅电极1060。在一些实施例中，栅电极1060是牺牲栅电极，牺牲栅电极随后被金属栅电极代替。在一些实施例中，将掩埋电源布线切割成用于不同电势的布线的段。
在形成栅电极1060之后，使源极/漏极区处的鳍结构1020凹进，然后形成源极/漏极外延层1070。对于n型和p型FinFET，用于源极/漏极外延层1070的材料可以变化，以使得一种类型的材料用于n型FinFET以在沟道区域中施加拉应力，并且另一种类型的材料用于p型FinFET以在沟道区域中施加压应力。例如，SiP或SiC可以用于形成n型FinFET，并且SiGe或Ge可以用于形成p型FinFET。在一些实施例中，硼(B)被掺杂在用于p型FinFET的源极/漏极外延层中。可以使用其他材料。在一些实施例中，源极/漏极外延层1070包括具有不同组成和/或不同掺杂剂浓度的两个或更多个外延层。源极/漏极外延层1070可以通过CVD、ALD、分子束外延(MBE)或任何其他合适的方法形成。
在形成源极/漏极外延层1070之后，形成层间介电(ILD)层1080。在一些实施例中，在形成ILD层之前，在源极/漏极外延层1070和栅电极1060上方形成蚀刻停止层(未示出)。蚀刻停止层由氮化硅或氮化硅衬底料(例如，SiON、SiCN或SiOCN)制成。用于ILD层的材料包括包含Si、O、C和/或H的化合物，诸如氧化硅、SiCOH和SiOC。诸如聚合物的有机材料可以用于ILD层1080。在形成ILD层1080之后，执行诸如回蚀刻工艺和/或化学机械抛光(CMP)工艺的平坦化操作。
然后，如图16C所示，通过使用一种或多种光刻和蚀刻操作来图案化ILD层1080，以暴露源极/漏极外延层1070的部分以形成开口1085。在该蚀刻中，绝缘材料1055也被去除，从而掩埋电源布线1050在开口1085中暴露。如图17A所示，用导电材料1090填充开口1085。导电材料1090连接源极/漏极外延层1070和掩埋电源布线1050。导电材料1090对应于源极/漏极接触件图案50或52。图17B示出了在形成源极/漏极接触件图案1090(50/52)之后的平面图。当栅电极1060是牺牲栅电极时，执行栅极替换操作以用金属栅电极替换牺牲栅电极。
图18A至图19C示出了根据本公开实施例的用于后侧电源电路和TSV的顺序制造的操作。应该理解的是，对于方法的附加的实施例，可以在图18A至图19C所示的工艺之前、之中和之后提供附加的操作，并且下面描述的一些操作可以被替换或消除。操作/工艺的顺序可以互换。
在形成栅电极(金属栅电极)之后，在栅电极上方形成互连层1100，互连层1100包括嵌入在层间电介质(ILD)中的多层金属布线结构。如图18A所示，将具有绝缘层1220(例如，氧化硅)的第二衬底1210(例如，Si)附接到互连层1100的顶部。然后组合的结构被翻转，如图18B和图18C所示，通过例如回蚀刻或CMP来减薄衬底1010的后侧。
在减薄衬底1010之后，如图19A所示，形成第一后侧ILD层1230(对应于一些实施例中的ILD层132)。然后，通过使用一种或多种光刻和蚀刻操作，形成用于TSV的孔，孔穿过第一后侧ILD层1230和减薄的衬底1010，并且用导电材料填充孔以形成TSV 1240(对应于TSV100)，如图19B所示。TSV 1240耦合到掩埋电源布线1050。随后，如图19C所示，形成电源布线1250(对应于后侧电源布线120S、120D)。此外，在一些实施例中，形成通过后侧通孔1255连接到布线1250的附加的后侧布线1260，并且形成电极(凸块)1265以连接外部电路。
图20示出了根据本公开实施例的具有后侧电源电路的半导体器件的制造操作的流程。应该理解，对于方法的附加的实施例，可以在图20所示的工艺流程之前、之中和之后提供附加的操作，并且下面描述的一些操作可以被替换或消除。操作/工艺的顺序可以互换。可以在以下实施例中采用相对于前述实施例所解释的材料、配置、尺寸、工艺和/或操作，并且可以省略对其的详细描述。
在S2010处，在第一衬底上制造前侧电路。如上所述，前侧电路包括FinFET、掩埋电源布线和多层布线结构。然后，在S2020处，将具有绝缘层的第二衬底附接到第一衬底的前侧，并且减薄第一衬底。在S2030处，形成TSV，TSV连接到要连接的掩埋电源布线。在一些实施例中，一些TSV连接到除了掩埋电源布线之外的其他电路元件。在S2040处，形成后侧电源布线。在形成电源布线之后，形成一个或多个ILD层，并且在S2050处，形成要连接到外部和其他布线的电极。
在前述实施例中，在第一主电源布线(VDD)62和局部电源布线(VVDD)66之间提供包括PMOS FET的电源开关电路。在其他实施例中，作为替代或补充，在第二主电源布线VSS和局部电源VVSS(见图1)之间提供包括NMOS FET的电源开关电路。本领域普通技术人员将理解如何修改上述的电路和/或结构，以实现在第二主电源布线VSS和局部电源VVSS之间提供的包括NMOS FET的电源开关电路。
在本实施例中，由于用于将电源从主电源(VDD或VSS)切换到局部电源(VVDD或VVSS)的电源开关电路和电源布线位于衬底的后侧，可以减小标准单元的单元高度。
将理解的是，并非在本文中必须讨论所有益处，对于所有实施例或示例不需要特定的益处，并且其他实施例或示例可以提供不同的益处。
根据本公开的一方面，一种半导体器件包括：衬底；前侧电路，设置在所述衬底的前表面上方；以及后侧电力输送电路，设置在所述衬底的后表面上方并且包括耦合到第一电势的第一后侧电源布线。前侧电路包括多个半导体鳍和覆盖多个半导体鳍的底部的第一前侧绝缘层，多个掩埋电源布线，嵌入在所述第一前侧绝缘层中，所述多个掩埋电源布线包括第一掩埋电源布线和第二掩埋电源布线；和电源开关，配置为将所述第一掩埋电源布线和所述第二掩埋电源布线电连接和断开。所述第二掩埋电源布线通过穿过所述衬底的第一硅贯通孔(TSV)连接到所述第一后侧电源布线。在前述和/或以下实施例中的一个或多个中，所述后侧电力输送电路包括耦合到不同于所述第一电势的第二电势的第二后侧电源，所述多个掩埋电源布线包括第三掩埋电源布线。所述第三掩埋电源布线通过第二硅贯通孔连接到所述第二后侧电源布线。在前述和/或以下实施例中的一个或多个中，所述多个掩埋电源布线在第一方向上延伸，以及所述第二掩埋电源布线在所述第一方向上与所述第三掩埋电源布线分离并且对准。在前述和/或以下实施例中的一个或多个中，半导体器件还包括电源开关区域和逻辑电路区域。所述电源开关区域包括电源开关、所述第二掩埋电源布线和所述第一硅贯通孔，所述逻辑电路区域包括所述第三掩埋电源布线和所述第二硅贯通孔，以及所述第一掩埋电源布线连续设置在所述电源开关区域和所述逻辑电路区域中。在前述和/或以下实施例中的一个或多个中，所述电源开关区域仅包括一个导电类型的鳍式场效应晶体管(FinFET)，并且所述逻辑电路区域包括CMOS电路。在前述和/或以下实施例中的一个或多个中，没有硅贯通孔连接到所述第一掩埋电源布线。在前述和/或以下实施例中的一个或多个中，所述多个掩埋电源布线在第一方向上延伸，以及在平面图中，所述第二掩埋电源布线在所述第一方向上与所述第三掩埋电源布线分离并且未对准。在前述和/或以下实施例中的一个或多个中，在平面图中，所述多个半导体鳍中的一个在所述第一方向上与所述第三掩埋电源布线对准。在前述和/或以下实施例中的一个或多个中，所述电源开关包括鳍式场效应晶体管(FinFET)，以及所述鳍式场效应晶体管的源极连接到所述第二掩埋电源布线，并且所述鳍式场效应晶体管的漏极连接到所述第一掩埋电源布线。
根据本公开的另一方面，一种半导体器件包括电源开关区域和逻辑电路区域。该半导体器件包括衬底和设置在衬底的前表面上方的前侧电路。前侧电路包括多个半导体鳍和覆盖多个半导体鳍的底部的第一前侧绝缘层，嵌入在第一前侧绝缘层中并且在第一方向上延伸的多个掩埋电源布线。所述多个掩埋电源布线包括第一掩埋电源布线、将所述第一掩埋电源布线夹在中间的第二掩埋电源布线对、第三掩埋电源布线、和将所述第三掩埋电源布线夹在中间的第四掩埋电源布线对。前侧电路的电源开关区域包括第一掩埋电源布线、所述第二掩埋电源布线对、以及配置为将所述第一掩埋电源布线和所述第二掩埋电源布线对电连接和断开的电源开关。前侧电路的逻辑电路区域包括第三掩埋电源布线和所述第四掩埋电源布线对。所述第二掩埋电源布线对分别与所述第四掩埋电源布线对分离，以及所述第一掩埋电源布线和所述第三掩埋电源布线形成设置在所述电源开关区域和所述逻辑电路区域中的连续延伸的一个布线。在前述和/或以下实施例中的一个或多个中，所述第二掩埋电源布线对与所述第四掩埋电源布线对分别在所述第一方向上对准。在前述和/或以下实施例中的一个或多个中，半导体器件还包括后侧电力输送电路，设置在所述衬底的后表面上方，并且包括耦合到第一电势的第一后侧电源布线和耦合到不同于所述第一电势的第二电势的第二后侧电源布线。所述第二掩埋电源布线通过穿过所述衬底的第一硅贯通孔(TSV)连接到所述第一后侧电源布线，以及所述第三掩埋电源布线通过第二硅贯通孔连接到所述第二后侧电源布线。在前述和/或以下实施例中的一个或多个中，在所述电源开关区域中，沿着与所述第一方向交叉的第二方向在所述第一掩埋电源布线和所述第二掩埋电源布线对中的一个第二掩埋电源布线之间布置两个或更多个鳍结构。在所述逻辑电路区域中，沿着所述第二方向在所述第三掩埋电源布线与所述第四掩埋电源布线对中的一个第四掩埋电源布线之间布置两个或更多个鳍结构，所述电源开关区域中的所述两个或更多个鳍结构用于具有相同导电类型的FET，以及所述电源开关区域中的所述两个或更多个鳍结构用于具有不同导电类型的FET。在前述和/或以下实施例中的一个或多个中，所述电源开关区域中的所述两个或更多个鳍结构分别与所述电源开关区域中的所述两个或更多个鳍结构在所述第一方向上对准。在前述和/或以下实施例中的一个或多个中，所述电源开关区域中的所述两个或更多个鳍结构的数量不同于所述电源开关区域中的所述两个或更多个鳍结构的数量。在前述和/或以下实施例中的一个或多个中，与所述电源开关区域中的所述两个或更多个鳍结构具有相同的导电类型的所述逻辑电路区域中的所述两个或更多个鳍结构中的一个耦合到所述第三掩埋电源布线。在前述和/或以下实施例中的一个或多个中，与所述电源开关区域中的所述两个或更多个鳍结构具有不同的导电类型的所述逻辑电路区域中的所述两个或更多个鳍结构中的一个耦合到所述第四掩埋电源布线对中的一个第四掩埋电源布线。在前述和/或以下实施例中的一个或多个中，一个所述第二掩埋电源布线对与所述第一掩埋电源布线之间的距离小于所述一个所述第四掩埋电源布线对与所述第三掩埋电源布线之间的距离。
根据本公开的另一方面，一种半导体器件包括电源开关区域和逻辑电路区域。该半导体器件包括衬底和设置在衬底的前表面上方的前侧电路。所述前侧电路包括：多个半导体鳍和覆盖所述多个半导体鳍的底部的第一前侧绝缘层，以及嵌入在所述第一前侧绝缘层中并且在第一方向上延伸的多个掩埋电源布线。所述多个掩埋电源布线包括第一掩埋电源布线和第二掩埋电源布线。前侧电路的电源开关区域包括第一掩埋电源布线和第二掩埋电源布线，以及配置为将所述第一掩埋电源布线和所述第二掩埋电源布线对电连接和断开的电源开关。所述第二掩埋电源布线延伸到所述逻辑电路区域中，所述第一掩埋电源布线未延伸到所述逻辑电路区域中，并且所述电源开关配置为通过所述第一掩埋电源布线导通和断开对所述逻辑电路的电源。在前述和/或以下实施例中的一个或多个中，半导体器件还包括后侧电力输送电路，设置在所述衬底的后表面上方并且包括耦合到第一电势的第一后侧电源布线和耦合到不同于所述第一电势的第二电势的第二后侧电源布线。逻辑电路区域包括第三掩埋电源布线，所述第二掩埋电源布线通过穿过所述衬底的第一硅贯通孔(TSV)连接到所述第一后侧电源布线，并且所述第三掩埋电源布线通过第二硅贯通孔连接到所述第二后侧电源布线。
根据本公开的另一方面，在制造半导体器件的方法中，在第一衬底的前侧形成前侧电路。前侧电路包括掩埋电源布线。具有绝缘层的第二衬底附接到第一衬底的后侧。穿过第一衬底的硅贯通孔(TSV)形成为连接到掩埋电源布线。形成后侧电源布线。在后侧电源布线上方形成第一层间介电(ILD)层。前侧电路包括电源开关电路，该电源开关电路控制从后侧电源布线到掩埋电源布线的供电。在前述和/或以下实施例中的一个或多个中，形成要连接到外部和附加布线的电极。在前述和/或以下实施例中的一个或多个中，前侧电路包括FinFET和多层布线结构。
上面概述了若干实施例的特征，使得本领域人员可以更好地理解本发明的方面。本领域人员应该理解，它们可以容易地使用本发明作为基底来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其它工艺和结构。本领域技术人员也应该意识到，这种等同构造并且不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。

Claims (10)

1.一种半导体器件，包括：
衬底；
前侧电路，设置在所述衬底的前表面上方；以及
后侧电力输送电路，设置在所述衬底的后表面上方并且包括耦合到第一电势的第一后侧电源布线，其中：
所述前侧电路包括：
多个半导体鳍和覆盖所述多个半导体鳍的底部的第一前侧绝缘层；
多个掩埋电源布线，嵌入在所述第一前侧绝缘层中，所述多个掩埋电源布线包括第一掩埋电源布线和第二掩埋电源布线；和
电源开关，配置为将所述第一掩埋电源布线和所述第二掩埋电源布线电连接和断开，以及
所述第二掩埋电源布线通过穿过所述衬底的第一硅贯通孔(TSV)连接到所述第一后侧电源布线。
2.根据权利要求1所述的半导体器件，其中：
所述后侧电力输送电路包括耦合到不同于所述第一电势的第二电势的第二后侧电源，
所述多个掩埋电源布线包括第三掩埋电源布线，以及
所述第三掩埋电源布线通过第二硅贯通孔连接到所述第二后侧电源布线。
3.根据权利要求2所述的半导体器件，其中：
所述多个掩埋电源布线在第一方向上延伸，以及
所述第二掩埋电源布线在所述第一方向上与所述第三掩埋电源布线分离并且对准。
4.根据权利要求3所述的半导体器件，还包括电源开关区域和逻辑电路区域，其中：
所述电源开关区域包括电源开关、所述第二掩埋电源布线和所述第一硅贯通孔，
所述逻辑电路区域包括所述第三掩埋电源布线和所述第二硅贯通孔，以及
所述第一掩埋电源布线连续设置在所述电源开关区域和所述逻辑电路区域中。
5.根据权利要求4所述的半导体器件，其中：
所述电源开关区域仅包括一个导电类型的鳍式场效应晶体管(FinFET)，以及
所述逻辑电路区域包括CMOS电路。
6.根据权利要求4所述的半导体器件，其中，没有硅贯通孔连接到所述第一掩埋电源布线。
7.根据权利要求2所述的半导体器件，其中：
所述多个掩埋电源布线在第一方向上延伸，以及
在平面图中，所述第二掩埋电源布线在所述第一方向上与所述第三掩埋电源布线分离并且未对准。
8.根据权利要求7所述的半导体器件，其中：
在平面图中，所述多个半导体鳍中的一个在所述第一方向上与所述第三掩埋电源布线对准。
9.一种包括电源开关区域和逻辑电路区域的半导体器件，所述半导体器件包括：
衬底；以及
前侧电路，设置在所述衬底的前表面上方，其中：
所述前侧电路包括：
多个半导体鳍和覆盖所述多个半导体鳍的底部的第一前侧绝缘层；
多个掩埋电源布线，嵌入在所述第一前侧绝缘层中并且在第一方向上延伸，所述多个掩埋电源布线包括第一掩埋电源布线、将所述第一掩埋电源布线夹在中间的第二掩埋电源布线对、第三掩埋电源布线、和将所述第三掩埋电源布线夹在中间的第四掩埋电源布线对，
所述前侧电路的所述电源开关区域包括：
所述第一掩埋电源布线；
所述第二掩埋电源布线对；和
电源开关，配置为将所述第一掩埋电源布线和所述第二掩埋电源布线对电连接和断开，
所述前侧电路的所述逻辑电路区域包括：
第三掩埋电源布线；和
所述第四掩埋电源布线对，
所述第二掩埋电源布线对分别与所述第四掩埋电源布线对分离，以及
所述第一掩埋电源布线和所述第三掩埋电源布线形成设置在所述电源开关区域和所述逻辑电路区域中的连续延伸的一个布线。
10.一种包括电源开关区域和逻辑电路区域的半导体器件，所述半导体器件包括：
衬底；以及
前侧电路，设置在所述衬底的前表面上方，其中：
所述前侧电路包括：
多个半导体鳍和覆盖所述多个半导体鳍的底部的第一前侧绝缘层；和
多个掩埋电源布线，嵌入在所述第一前侧绝缘层中并且在第一方向上延伸，所述多个掩埋电源布线包括第一掩埋电源布线和第二掩埋电源布线，
所述前侧电路的所述电源开关区域包括：
第一掩埋电源布线和第二掩埋电源布线；和
电源开关，配置为将所述第一掩埋电源布线和所述第二掩埋电源布线对电连接和断开，
所述第二掩埋电源布线延伸到所述逻辑电路区域中，
所述第一掩埋电源布线未延伸到所述逻辑电路区域中，以及
所述电源开关配置为通过所述第一掩埋电源布线导通和断开对所述逻辑电路的电源。
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