TW201330199A - 具有基板貫穿電極的半導體裝置 - Google Patents
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Abstract
依據一個實施形態，半導體裝置，係設有第1電路區塊，第1基板貫穿電極，及背面配線。第1電路區塊係形成於半導體基板之表面側。第1基板貫穿電極，係以分離上述第1電路區塊與其他電路區塊的方式，沿著上述第1電路區塊之外周而設置，貫穿上述基板之表背而設置，係和周圍之間被實施絕緣分離，具有導電性。背面配線，係設於上述基板之背面側，連接於上述第1基板貫穿電極，用於將上述第1基板貫穿電極連接於電源端子或蔽磁電位端子。
Description
本發明主張2012年1月12日申請之JP2012-004041之優先權，本發明亦引用其全部內容。
於此說明的實施形態，係關於具有基板貫穿電極的半導體裝置。
CMOS影像感測器等之固態攝像裝置，有必要防止周邊電路部之雜訊之混入感測器電路部。因此，為防止來自周邊之雜訊，而於感測器電路部或雜訊產生要因的周邊電路部之外周配置深溝分離(Deep Trench Isolation)。深溝分離，係在未電連接於浮置狀態，或使用設於矽基板表面側的表面配線進行電位固定之狀態下被利用。
深溝分離為浮置之情況下雜訊遮斷能力弱。又，使用表面配線對深溝分離實施電位固定時，基於表面配線而導致矽基板之表面側之配線區域減少之問題。
發明所欲解決的課題在於提供，不會減少形成於基板表面的電路之配線資源，可達成電路部間之雜訊抑制效果之提升的半導體裝置。
依據一個實施形態，半導體裝置，係設有第1電路區塊，第1基板貫穿電極，及背面配線。第1電路區塊係形成於半導體基板之表面側。第1基板貫穿電極，係以分離上述第1電路區塊與其他電路區塊的方式，沿著上述第1電路區塊之外周而設置，貫穿上述基板之表背而設置，係和周圍之間被實施絕緣分離，具有導電性。背面配線，係設於上述基板之背面側，連接於上述第1基板貫穿電極，用於將上述第1基板貫穿電極連接於電源端子或蔽磁電位端子。
本發明可達成電路部間之雜訊抑制效果之提升。
以下，更進一步參照圖面說明複數個實施形態。圖面中同一符號係表示同一或類似部分。
以下，參照圖1說明第1實施形態的半導體裝置。圖1係表示半導體裝置之概略構造圖，圖1(a)為平面圖，圖1(b)為沿著圖1(a)之A-A線的斷面圖。
如圖1(a)及圖1(b)所示，於半導體裝置1設置第1電路區塊100，及基板貫穿電極(through-substrate via)200。基板10，係於矽基板11上形成有阱區域12的基板。於基板10之表面側，形成具有MOS電晶體等的第1電路區塊100。於第1電路區塊100之周邊部，形成有其他電路區塊(未圖示，第2，第3，...第n之電路區塊)。第1電路區塊100，係藉由貫穿基板10之表背而設置的基板貫穿電極(through-substrate via)200將其周圍包圍，而和其他電路區塊呈被分離。基板為矽之情況下，亦稱為矽貫穿電極(through-silicon via)。又，圖中之基板貫穿電極(through-substrate via)係以DT(深溝、deep trench)予以標記(圖2~7、圖9亦同樣標記為DT(deep trench))。於基板貫穿電極200，係於貫穿基板10之表背而設置的貫穿孔(via hole)50之側面形成有介電體層、亦即矽氧化膜21。隔著矽氧化膜21而將作為導電材之導電性之多結晶矽膜22填埋於貫穿孔(via hole)50。藉由以包圍第1電路區塊100的方式形成基板貫穿電極200，而使基板貫穿電極200作為元件分離用之所謂深溝分離(Deep Trench Isolation)之機能。於此，介電體層係使用矽氧化膜。導電材係使用N型之多結晶矽膜，但亦可使用P型之多結晶矽膜。例如以高濃度摻雜有N型或P型之雜質的多結晶矽膜作為導電材使用，則可以大幅減低基板貫穿電極之電阻。
於基板10之背面側，形成有矽氧化膜等之絕緣膜31。於絕緣膜31係於位於基板貫穿電極200之下面的部分設置開口部。於絕緣膜31上形成有背面配線32，背面配線32，係於絕緣膜31之開口部電連接於基板貫穿電極200之下面。背面配線32，係連接於未圖示的電源端子或蔽磁電位端子。於此，電源端子或蔽磁電位端子係以表面側之配線區域不被縮小的方式設於背面側，但亦可設於表面側。亦即，本實施形態之基板貫穿電極200，係和習知之深溝分離(Deep Trench Isolation)不同，係自基板10之表面到達背面，而且使用背面配線32而被設為特定之電位。
於閘極絕緣膜13上設有閘極電極14。於基板貫穿電極200之導電性之多結晶矽膜22之表面側、源極/汲極區域15，係分別設有接觸部16。個別之接觸部16，係連接於未圖示的基板表面側之配線。藉由將基板貫穿電極200連接於背面配線32，而可以經由基板貫穿電極200將背面配線32連接於表面側之配線。
依據本實施形態，以包圍第1電路區塊100之周圍的方式設有基板貫穿電極200，可使第1電路區塊100和其他電路區塊呈分離，可以有效達成電路間之雜訊抑制。而且，藉由將基板貫穿電極200之電位予以固定，可獲得高的雜訊抑制效果。又，藉由將基板貫穿電極200連接於背面配線32，則具有可以在不減少基板10之表面側所形成
的電路之配線資源(resource)之情況下，將端子與基板貫穿電極予以連接的優點。
於本實施形態，藉由將基板貫穿電極200連接於例如背面側之電源端子，則不僅雜訊抑制，亦可達成矽表面電路之電源補強，可以期待IR電壓降(IR drop)之減輕、表面配線區域之增加。
在基板背面側設有配線的半導體裝置，係於電路區域內設置基板貫穿電極。於此種半導體裝置，可以和電路區域內之基板貫穿電極同時形成基板貫穿電極200，因此無須形成基板貫穿電極200之新的製程。因此，不會導致製造成本之增大而可以形成基板貫穿電極200，可以提升實用性。
以下，參照圖2說明第2實施形態的半導體裝置。圖2係表示半導體裝置之概略構造圖，圖2(a)為平面圖，圖2(b)為圖2(a)之B-B線之斷面圖。
以下，和第一之實施形態同一構成部分，係附加同一符號而省略該部分之說明，僅說明不同部分。
如圖2(a)及圖2(b)所示，本實施形態之半導體裝置2係將基板貫穿電極構成為二重。亦即，第1電路區塊100，係藉由第1基板貫穿電極210將周圍予以包圍。第1基板貫穿電極210，係藉由分離配置的第2基板貫穿電極220將周圍予以包圍。基板貫穿電極210與基板貫穿電極220，係和第1實施形態之基板貫穿電極200同樣，由介電體層之矽氧化膜21及導電材之多結晶矽膜22等構
成，貫穿基板10之表背。於基板貫穿電極220之外側形成未圖示的其他電路區塊。
第1基板貫穿電極210、第2基板貫穿電極220，係個別於背面側被電連接於背面配線32，被形成於未圖示的電源端子或蔽磁電位端子。又，第1基板貫穿電極210、第2基板貫穿電極210未必連接於同一背面配線32，亦可連接於不同之背面配線。
如上述說明，於本實施形態之半導體裝置，可獲得和第1實施形態同樣之效果。即使基板貫穿電極為一重亦可獲得雜訊抑制效果，但是基板貫穿電極設為二重時，基板貫穿電極210、基板貫穿電極220係同時被電氣固定，可減低基板貫穿電極之電阻，比起一重之情況下具有2倍以上之效果。又，和藉由深的n阱(deep-n阱)/深的p阱(deep-p阱)等實施雜訊對策的習知之情況比較，本實施形態之半導體裝置2可以削減工程數。
以下，參照圖3(a)~圖3(c)說明第3實施形態的半導體裝置。圖3(a)~圖3(c)係半導體裝置之概略構造之表示用平面圖。
以下，和第一之實施形態同一構成部分，係附加同一符號而將該部分之說明省略，僅說明不同部分。
本實施形態和第1實施形態不同之點在於，並非藉由基板貫穿電極完全包圍第1電路區塊100，而是藉由基板貫穿電極僅包圍第1電路區塊100之一部分。
如圖3(a)所示，於半導體裝置3a係設置第1電路區塊100，第2電路區塊120，第3電路區塊130，基板貫穿電極201，及基板貫穿電極202。使第1電路區塊100由上下之兩側藉由馬蹄形形狀之基板貫穿電極201，202予以挾持。基板貫穿電極201、基板貫穿電極202，係和電路區塊端部比較其端部被更延伸。例如基板貫穿電極201較第2電路區塊120僅更延長距離L1。結果，第1電路區塊100與上側之第2電路區塊120係藉由基板貫穿電極201被分離，第1電路區塊100與下側之第3電路區塊130係藉由基板貫穿電極202實施被分離。
如圖3(b)所示，於半導體裝置3b，係設有第1電路區塊100，第2電路區塊120，第3電路區塊130，第4電路區塊140，及基板貫穿電極203。係藉由C字型之基板貫穿電極203包圍第1電路區塊100。結果，第1電路區塊100與第2電路區塊120(上側)，第1電路區塊100與第3電路區塊130(下側)，第1電路區塊100與第4電路區塊140(左側)，係個別藉由基板貫穿電極203被分離。
如圖3(c)所示，於半導體裝置3c，係設有第1電路區塊100，第2電路區塊120，第3電路區塊130，第4電路區塊140，及基板貫穿電極204。針對第1電路區塊100由上側藉由馬蹄形形狀之基板貫穿電極204予以挾持。結果，第1電路區塊100與第2電路區塊120(上側)，第1電路區塊100與第3電路區塊130(左側)，第1
電路區塊100與第4電路區塊140(右側)，個別係藉由基板貫穿電極204予以被分離。
又，雖未圖示，基板貫穿電極201乃至204，係和第1實施形態之基板貫穿電極200同樣由介電體層之矽氧化膜21及導電材之多結晶矽膜22等構成，貫穿基板10之表背。連接於基板10之背面側之配線，通過背面配線被連接於電源端子或蔽磁電位端子。
如上述說明，於本實施形態之半導體裝置，可使第1電路區塊100與第2乃至4之電路區塊120、130、140充分分離，可獲得和第1實施形態同樣之效果。
以下，參照圖4(a)~圖4(d)說明第4實施形態的半導體裝置。圖4(a)~圖4(d)為半導體裝置之概略構造之表示用平面圖。
以下，和第一之實施形態同一構成部分係附加同一符號並將該部分之說明省略，僅說明不同部分。
本實施形態和第1實施形態之不同點在於，並非藉由基板貫穿電極將第1電路區塊100完全包圍，而是藉由基板貫穿電極包圍第1電路區塊100之一部分。
如圖4(a)所示，於半導體裝置4a，係設有第1電路區塊100，第2電路區塊120，及基板貫穿電極205。於第1電路區塊100之上側係配置著橫方向比起縱方向長的矩形狀之基板貫穿電極205，第1電路區塊100與第2電路區塊120係被分離。基板貫穿電極205之端部係較電路區塊更被延伸。例如基板貫穿電極205係比起第2電路區
塊120僅更延伸距離L1。結果，第1電路區塊100與上側之第2電路區塊120係藉由基板貫穿電極205被分離。
如圖4(b)所示，於半導體裝置4b，係設有第1電路區塊100，第2電路區塊120，第3電路區塊130，基板貫穿電極205，及基板貫穿電極206。藉由橫方向比起縱方向長的矩形狀之基板貫穿電極205、基板貫穿電極206將第1電路區塊100由上下之兩側予以挾持。結果，第1電路區塊100與上側之第2電路區塊120係藉由基板貫穿電極205被分離，第1電路區塊100與下側之第3電路區塊130係藉由基板貫穿電極206被分離。
如圖4(c)所示，於半導體裝置4c，係設有第1電路區塊100，第2電路區塊120，及基板貫穿電極207。於第1電路區塊100之左側配置著縱方向比起橫方向長的矩形狀之基板貫穿電極207，於基板貫穿電極207之右側，係配置著縱方向比起橫方向長的矩形狀之第2電路區塊120。基板貫穿電極207，例如比起第1電路區塊100係於縱方向僅更延伸距離L11。結果，第1電路區塊100與第2電路區塊120係藉由基板貫穿電極207被分離。
如圖4(d)所示，於半導體裝置4d，係設有第1電路區塊100，第2電路區塊120，第3電路區塊130，基板貫穿電極207，及基板貫穿電極208。使第1電路區塊100由左右之兩側藉由縱方向比起橫方向長的矩形狀之基板貫穿電極207、基板貫穿電極208予以挾持。結果，第1電路區塊100與左側之第2電路區塊120係藉由基板貫
穿電極207被分離，第1電路區塊100與右側之第3電路區塊130係藉由基板貫穿電極208被分離。
雖未圖示，基板貫穿電極205乃至208，係和第1實施形態之基板貫穿電極200同樣藉由介電體層之矽氧化膜21及導電材之多結晶矽膜22等構成，貫穿基板10之表背。係被連接於基板10之背面側之配線，成為連接於電源端子或蔽磁電位端子。又，基板貫穿電極205乃至208，為了確實將第1電路區塊100與其他電路區塊予以分離，較好是設為較第1電路區塊100之對面邊之長度為更長。
如上述說明，於本實施形態之半導體裝置，係僅於分離必要之部分配將板貫穿電極205乃至208予以配置，因此可以確實將第1電路區塊100與第2乃至4電路區塊120、130、140予以分離，可獲得和第1實施形態同樣之效果。
以下，參照圖5(a)，圖5(b)說明第5實施形態之半導體裝置。圖5(a)為半導體裝置之概略構造之表示用平面圖，圖5(b)為圖5(a)之C-C線之斷面圖。
以下，和第一實施形態同一構成部分被附加同一符號並省略該部分之說明，僅說明不同部分。
本實施形態為適用背面照射型之CMOS影像感測器之例，基本的構成係和第1實施形態同樣。
如圖5(a)及圖5(b)所示，於半導體裝置5，係設有畫素電路區塊(第1電路區塊)500，及基板貫穿電極200。畫
素電路區塊500，係具有構成CMOS影像感測器之畫素部的MOS電晶體等，係被形成於基板10之表面側。於畫素電路區塊500之周邊部係形成有其他周邊電路區塊。畫素電路區塊500，係藉由貫穿基板10之表背而設置的基板貫穿電極200將其周圍予以包圍，而和其他周邊電路區塊間被分離。
於基板10之背面側係形成有矽氧化膜等之絕緣膜31，於絕緣膜31係在位於基板貫穿電極200之下面的部分設有開口部。於絕緣膜31上形成有背面配線32，背面配線32係藉由絕緣膜31之開口部電連接於基板貫穿電極200之下面。又，背面配線32，係連接於未圖示的電源端子或蔽磁電位端子。
在射入畫素電路區塊500的光之路徑存在著背面配線32時，會導致射入光量之降低或畫質之劣化，因此背面配線32係以不重疊於畫素電路區塊500而被配置形成。
以下，參照圖6及圖7說明CMOS影像感測器使用的感測器部與端子之關係。圖6及圖7為半導體裝置之感測器部與端子部之關係之表示用斷面圖。
如圖6所示，於周邊電路，係設有和背面側之端子40呈連接的複數個基板貫穿電極41，藉由複數個之基板貫穿電極41使背面側之端子40與表面配線17被連接。亦即，基板貫穿電極41係連接於設於基板背面側的背面配線32之一部分、亦即端子40，於基板表面側藉由接觸
部16連接於表面配線17。圖7，係於圖6之構成另外設置接觸部18及更上層之表面配線19者。
藉由表面之配線追加，則比起第1實施形態之半導體裝置，更進一步可提升雜訊抑制效果。
以下，參照圖8說明包含端子部的半導體裝置。圖8為本實施形態之CMOS影像感測器之全體構成之表示用平面圖。
如圖8所示，於畫素電路區塊500之周邊，例如左側配置著類比電路區塊600。畫素電路區塊500係藉由基板貫穿電極200被包圍，類比電路區塊600係藉由基板貫穿電極250被包圍。
於畫素電路區塊500之上方之基板周邊部，係設有配置著複數個端子45的I/O區塊310，於I/O區塊310與畫素電路區塊500之間，係設有橫方向比起縱方向長的矩形狀之基板貫穿電極260。
於畫素電路區塊500之下方之基板周邊部，係設有配置著複數個端子45的I/O區塊320，於I/O區塊320與畫素電路區塊500之間，係設有橫方向比起縱方向長的矩形狀之基板貫穿電極270。
雖未圖示，基板貫穿電極200、250、260、270，係和第1實施形態同樣藉由介電體層之矽氧化膜21及導電材之多結晶矽膜22等構成，貫穿基板10之表背而設置。於基板10之背面側之配線係連接著基板貫穿電極200、250、260、270，被連接於電源端子或蔽磁電位端子。
以下，參照圖9說明半導體裝置之I/O區塊內之端子。圖9係表示本實施形態之CMOS影像感測器之I/O區塊310內之端子45之擴大圖。如圖9所示，於個別之端子45，係設有複數個之基板貫穿電極41，端子45係藉由複數個之基板貫穿電極41連接於背面側之配線。於端子45，例如係設有3×8之24個之基板貫穿電極41。
如上述說明，於本實施形態之半導體裝置，針對由類比電路區塊600混入CMOS影像感測器之畫素電路區塊500之雜訊，可獲得抑制效果，CMOS影像感測器之畫質可被提升。
又，於本實施形態，係藉由基板貫穿電極200包圍畫素電路區塊500之周邊，因此基板貫穿電極200藉由不透明材料形成時，亦可防止光由周邊侵入畫素電路區塊500。另外，畫素電路區塊500之周邊之基板貫穿電極200，可以和連接於端子45的基板貫穿電極41同時形成，基板貫穿電極200之形成無須新的製程之追加。關於基板貫穿電極250、260、270亦同樣。因此，基板貫穿電極200、250、260、270之形成伴隨的製造成本之增大可以被抑制。
又，本發明不限定於上述各實施形態。
基板貫穿電極，係如第1，2，5之實施形態般無須完全包圍第1電路區塊之全體而被形成，如第3實施形態般僅包圍一部分而形成亦可。另外，如第4實施形態而於鄰接的電路區塊間將基板貫穿電極以直線狀形成亦可。亦
即，基板貫穿電極，只要沿著第1電路區塊之外周，設於其和電路間雜訊抑制必要的電路區塊之間即可。
又，設於基板貫穿電極的導電材係使用導電性之多結晶矽膜，但亦可取代其而改用導電性之非晶質矽膜、矽化物膜、多晶矽化物膜、Cu(銅)、Al(鋁)等。設於基板貫穿電極的介電體層係使用矽氧化膜，但亦可改用氮化矽膜，絕緣性有機膜等。另外，不限定於CMOS影像感測器，對於具備為防止雜訊由周邊混入的電路區塊之各種半導體裝置亦適用。
以上說明本發明之幾個實施形態，但是彼等實施形態僅為一例，並非用來限定本發明。彼等新規之實施形態可以其他各種形態實施，在不脫離發明要旨之範圍內可進行各種省略、取代或變更。彼等實施形態或其變形亦包含於發明之範圍或要旨之同時，亦包含於申請專利範圍記載之發明及其之等效範圍。
1‧‧‧半導體裝置
100‧‧‧第1電路區塊
200‧‧‧基板貫穿電極
10‧‧‧基板
11‧‧‧矽基板
12‧‧‧阱區域
50‧‧‧貫穿孔
21‧‧‧矽氧化膜
22‧‧‧多結晶矽膜
31‧‧‧絕緣膜
32‧‧‧背面配線
13‧‧‧閘極絕緣膜
14‧‧‧閘極電極
15‧‧‧源極/汲極區域
16‧‧‧接觸部
DT‧‧‧深溝
[圖1]第1實施形態的半導體裝置之概略構造之表示用平面圖與斷面圖。
[圖2]第2實施形態的半導體裝置之概略構造之表示用平面圖與斷面圖。
[圖3]第3實施形態的半導體裝置之概略構造之表示用平面圖。
[圖4]第4實施形態的半導體裝置之概略構造之表示用平面圖。
[圖5]第5實施形態的半導體裝置之概略構造之表示用平面圖與斷面圖。
[圖6]圖5之半導體裝置之感測器部與端子部之關係之表示用斷面圖。
[圖7]圖5之半導體裝置之感測器部與端子部之關係之表示用斷面圖。
[圖8]第5實施形態之半導體裝置之全體構成之表示用平面圖。
[圖9]圖8之半導體裝置之I/O區塊內之端子之擴大圖。
1‧‧‧半導體裝置
100‧‧‧第1電路區塊
200‧‧‧基板貫穿電極
10‧‧‧基板
11‧‧‧矽基板
12‧‧‧阱區域
50‧‧‧貫穿孔
21‧‧‧矽氧化膜
22‧‧‧多結晶矽膜
31‧‧‧絕緣膜
32‧‧‧背面配線
13‧‧‧閘極絕緣膜
14‧‧‧閘極電極
15‧‧‧源極/汲極區域
16‧‧‧接觸部
DT‧‧‧深溝
Claims (15)
- 一種半導體裝置，其特徵為具備：第1電路區塊，係形成於半導體基板之表面側；第1基板貫穿電極，係以分離上述第1電路區塊與其他電路區塊的方式，沿著上述第1電路區塊之外周而設置，貫穿上述半導體基板之表背而設置，係和周圍之間被實施絕緣分離，具有導電性；及背面配線，係設於上述半導體基板之背面側，連接於上述第1基板貫穿電極，用於將上述第1基板貫穿電極連接於電源端子或蔽磁電位端子。
- 如申請專利範圍第1項之半導體裝置，其中，另具有：第2基板貫穿電極，係沿著上述第1基板貫穿電極之外周而設置，和上述第1基板貫穿電極呈分離配置，貫穿上述半導體基板之表背而設置，和周圍之間被實施絕緣分離，連接於上述背面配線，具有導電性。
- 如申請專利範圍第1項之半導體裝置，其中，上述第1基板貫穿電極，係以包圍上述第1電路區塊之周圍全體的方式以環狀被配置。
- 如申請專利範圍第3項之半導體裝置，其中，上述第2基板貫穿電極，係以包圍上述第1基板貫穿電極之周圍全體的方式以環狀被配置。
- 如申請專利範圍第1項之半導體裝置，其中，上述第1基板貫穿電極，係以包圍上述第1電路區塊之外周之一部分的方式以馬蹄形形狀被配置，或於上述第 1電路區塊之1邊，以較該邊為長而延伸為直線狀。
- 如申請專利範圍第1項之半導體裝置，其中，上述第1電路區塊，係CMOS影像感測器中之畫素電路區塊。
- 如申請專利範圍第1項之半導體裝置，其中，設於背面側的背面電源端子係連接於上述背面配線，上述背面配線係經由上述第1基板貫穿電極而連接於設於上述半導體基板之表面側的配線。
- 如申請專利範圍第1項之半導體裝置，其中，另外具備：設有複數個端子的I/O區塊，及第3基板貫通電極，係設於上述第1基板貫穿電極與上述I/O區塊之間，端部比起上述I/O區塊之端部更加被延伸配置，貫穿上述半導體基板之表背而設置，和周圍之間被實施絕緣分離，具有導電性。
- 如申請專利範圍第1項之半導體裝置，其中，上述蔽磁電位端子係設於特定之蔽磁電位。
- 如申請專利範圍第1項之半導體裝置，其中，上述第1基板貫穿電極，係於貫穿孔之側面設置介電體層，隔著上述介電體層而使導電材以覆蓋上述貫穿孔的方式被填埋。
- 一種半導體裝置，其特徵為具備：第1電路區塊，係形成於半導體基板之表面側；第2電路區塊，係和上述第1電路區塊呈分離配置，被形成於上述半導體基板之表面側； 第1基板貫穿電極，係於上述第1電路區塊與上述第2電路區塊之間，以相接於上述第1及第2電路區塊的方式而設置，端部比起上述第1及第2電路區塊之端部更呈直線狀延伸，貫穿上述半導體基板之表背而設置，和周圍之間被實施絕緣分離，具有導電性；及背面配線，係設於上述半導體基板之背面側，連接於上述第1基板貫穿電極，用於將上述第1基板貫穿電極連接於電源端子或蔽磁電位端子。
- 如申請專利範圍第11項之半導體裝置，其中，上述第1及第2電路區塊，係CMOS影像感測器之畫素電路區塊。
- 如申請專利範圍第11項之半導體裝置，其中，設於背面側的背面電源端子係連接於上述背面配線，上述背面配線係經由上述第1基板貫穿電極，連接於設於上述半導體基板之表面側的配線。
- 如申請專利範圍第11項之半導體裝置，其中，上述蔽磁電位端子係設於特定之蔽磁電位。
- 如申請專利範圍第11項之半導體裝置，其中，上述第1基板貫穿電極，係於貫穿孔之側面設置介電體層，隔著上述介電體層而使導電材以覆蓋上述貫穿孔的方式被填埋。
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