CN103208485A - 具有基板贯通电极的半导体装置 - Google Patents
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Abstract
根据一个实施方式，在半导体装置，设置第1电路块、第1基板贯通电极、和背面布线被设置。第1电路块形成在半导体基板的表面侧。第1基板贯通电极以将第1电路块和其他的电路块分离的方式，沿着第1电路块的外周设置，贯通基板的表面背面设置，与周围绝缘分离，并具有导电性。背面布线设置在基板背面侧，与第1基板贯通电极连接，将第1基板贯通电极连接到电源端子或屏蔽电位端子。
Description
关联文献的引用
本申请以2012年1月12日申请的现有的日本申请专利2012-004041号的优先权的利益为基础，而且，要求其利益，其内容全部通过引用包含于此。
技术领域
在这里说明的实施方式涉及具有基板贯通电极的半导体装置。
背景技术
CMOS图像传感器等的固体拍摄装置中，必须防止来自周边电路部的噪音向传感器电路部的混入。因此，为了防止来自周边的噪音，在传感器电路部或成为噪音发生主要原因的周边电路部的外周配置深沟隔离(DeepTrench Isolation)。深沟隔离在未电连接的浮动状态、或者使用配置于硅基板的表面侧的表面布线进行电位固定的状态下被利用。
在深沟隔离浮动的情况下，噪音遮断能力弱。还有，采用表面布线对深沟隔离进行电位固定的情况下，存在由于表面布线使得硅基板的表面侧的布线区域减少这样的问题。
发明内容
本发明打算解决的课题是提供不减少在基板表面形成的电路的布线资源，并能得到电路部间的噪音抑制效果的提高的半导体装置。
根据一个实施方式，在半导体装置，设置第1电路块、第1基板贯通电极、和背面布线被设置。第1电路块形成在半导体基板的表面侧。第1基板贯通电极以将第1电路块和其他的电路块分离的方式，沿着第1电路块的外周设置，贯通基板的表面背面设置，与周围绝缘分离，并具有导电性。背面布线设置在基板背面侧，与第1基板贯通电极连接，将第1基板贯通电极连接到电源端子或屏蔽电位端子。
本发明能谋求电路部间的噪音抑制效果的提高。
附图说明
图1是表示第1实施方式涉及的半导体装置的概略结构的俯视图和断面图。
图2是表示第2实施方式涉及的半导体装置的概略结构的俯视图和断面图。
图3是表示第3实施方式涉及的半导体装置的概略结构的俯视图。
图4是表示第4实施方式涉及的半导体装置的概略结构的俯视图。
图5是表示第5实施方式涉及的半导体装置的概略结构的俯视图和断面图。
图6是表示图5的半导体装置的传感器部和端子部的关系的断面图。
图7是表示图5的半导体装置的传感器部和端子部的关系的断面图。
图8是表示第5实施方式的半导体装置的全部构成的俯视图。
图9是表示图8的半导体装置的I/O块内的端子的放大图。
具体实施方式
以下，关于多个实施方式，一边参照附图一边说明。在附图中，相同的符号表示相同或类似部分。
关于第1实施方式涉及的半导体装置，参照图1进行说明。图1是表示半导体装置的概略结构的图，图1(a)是俯视图，图1(b)是沿着图1(a)的A-A线的断面图。
如图1(a)及图1(b)所示，在半导体装置1，设置第1电路块100、基板贯通电极(through-substrate via)200。基板10是在硅基板11上形成阱区域12的基板。在基板10的表面侧，形成具有MOS晶体管等的第1电路块100。在第1电路块100的周边部，形成其他的电路块(未图示的第2、第3、...第n的电路块)。第1电路块100通过贯通基板10的内外设置的基板贯通电极(through-substrate via)200在周围进行包围，与其他的电路块分离。在基板为硅的情况下，还称为硅贯通电极(through-silicon via)。再者，将图中的基板贯通电极(through-substrate via)表示为DT(deep trench：深沟槽)(图2～7，图9也相同地表示为DT(deep trench))。在基板贯通电极200中，在贯通基板10的内外设置的贯通孔(via hole)50的侧面形成作为电介质层的硅氧化膜21。经由硅氧化膜21，向贯通孔(via hole)50埋入作为导电材料的导电性的多结晶硅膜22。通过以包围第1电路块100的方式形成基板贯通电极200，基板贯通电极200作为用于元件分离的所谓深沟隔离(Deep Trench Isolation)起作用。这里，对电介质层使用硅氧化膜。对导电材料使用N型的多结晶硅膜，但是也可以使用P型的多结晶硅膜。例如，若对导电材料使用以高浓度掺杂N型或P型的杂质的多结晶硅膜，能大幅度降低基板贯通电极的阻抗。
在基板10的背面侧，形成硅氧化膜等的绝缘膜31。在绝缘膜31中，在位于基板贯通电极200的下面的部分设置开口部。在绝缘膜31上形成背面布线32，背面布线32通过绝缘膜31的开口部与基板贯通电极200的下面电连接。背面布线32连接到未图示的电源端子或屏蔽电位端子。在这里，电源端子或屏蔽电位端子以表面侧的布线区域不缩小的方式设置于背面侧，但是，也可以设置于表面侧。总之，本实施方式的基板贯通电极200与以前的深沟隔离(Deep Trench Isolation)不同，从基板10的表面到达背面，而且使用背面布线32设定在规定的电位。
在栅绝缘膜13上，设置栅电极14。在基板贯通电极200的导电性的多结晶硅膜22的表面侧、源极/漏极区域15，分别设置接触部16。各个接触部16连接在未图示的基板表面侧的布线。通过将基板贯通电极200连接到背面布线32，可以经由基板贯通电极200，将背面布线32连接到表面侧的布线。
根据本实施方式，通过以包围第1电路块100的周围的方式设置基板贯通电极200，能将第1电路块100与其他的电路块分离，电路间的噪音抑制有效。而且，通过固定基板贯通电极200的电位，能得到高的噪音抑制效果。还有，通过将基板贯通电极200连接到背面布线32，存在不减少在基板10的表面侧形成的电路的布线资源，并能连接端子和基板贯通电极的优点。
在本实施方式，通过将基板贯通电极200例如连接到背面侧的电源端子，不仅是噪音抑制，硅表面电路的电源加强也是可能的，所以能期待IR下降的减轻，和表面布线区域的增加。
通过在基板背面侧设置布线的半导体装置，能在电路区域内设置基板贯通电极。在这样的半导体装置中，因为只要与电路区域内的基板贯通电极同时形成基板贯通电极200即可，所以不需要过程来重新形成基板贯通电极200。因此，能不导致制造成本的增大，而形成基板贯通电极200，实用性提高。
关于第2实施方式涉及的半导体装置，参照图2进行说明。图2是表示半导体装置的概略结构的图，图2(a)是俯视图，图2(b)是沿着图2(a)的B-B线的断面图。
以下，对于与第一实施方式相同的构成部分，附加相同符号，省略那个部分的说明，仅说明不同的部分。
如图2(a)及图2(b)所示，在本实施方式的半导体装置2，使基板贯通电极为双重。即，第1电路块100通过第1基板贯通电极210将周围包围。第1基板贯通电极210通过离开配置的第2基板贯通电极220将周围包围。基板贯通电极210和基板贯通电极220，与第1实施方式的基板贯通电极200相同，包括电介质层的硅氧化膜21及导电材料的多结晶硅膜22等，贯通基板10的表面背面设置。并且，在基板贯通电极220的外侧形成未图示的其他的电路块。
第1基板贯通电极210、第2基板贯通电极220分别在背面侧与背面布线32电连接，连接到未图示的电源端子或屏蔽电位端子。再者，第1基板贯通电极210、第2基板贯通电极210不是必须与相同的背面布线32连接，也可以连接在另外的背面布线。
如上述，通过本实施方式的半导体装置，得到与第1实施方式相同的效果。即使基板贯通电极是一重，也能得到噪音抑制效果，但是在基板贯通电极为双重的情况下，因为基板贯通电极210、基板贯通电极220共同被电固定，能降低基板贯通电极的阻抗，与一重的情况相比能得到2倍以上的效果。还有，与通过深n阱(deep-n阱)/深p阱(deep-p阱)等实施噪音对策的以前的情况相比，通过本实施方式的半导体装置2，能削减步骤数目。
关于第3实施方式涉及的半导体装置，参照图3(a)～图3(c)进行说明。图3(a)～图3(c)是表示半导体装置的概略结构的俯视图。
以下，对于与第一实施方式相同的构成部分，附加相同符号，省略那个部分的说明，仅说明不同的部分。
本实施方式与第1实施方式不同的点在于，没有通过基板贯通电极完全包围第1电路块100，而是通过基板贯通电极包围第1电路块100的一部分。
如图3(a)所示，在半导体装置3a，设置第1电路块100、第2电路块120、第3电路块130、基板贯通电极201、和基板贯通电极202。成为从上下两侧由马蹄形形状的基板贯通电极201、202夹着第1电路块100的方式。与电路块相比，基板贯通电极201、基板贯通电极202的端部延伸。例如，基板贯通电极201与第2电路块120相比，仅延伸距离L1。其结果，第1电路块100和上侧的第2电路块120通过基板贯通电极201分离，第1电路块100和下侧的第3电路块130通过基板贯通电极202分离。
如图3(b)所示，在半导体装置3b，设置第1电路块100、第2电路块120、第3电路块130、第4电路块140、和基板贯通电极203。成为以C字型的基板贯通电极203包围第1电路块100。其结果，第1电路块100和第2电路块120(上侧)、第1电路块100和第3电路块130(下侧)、第1电路块100和第4电路块140(左侧)分别通过基板贯通电极203分离。
如图3(c)所示，在半导体装置3c，设置第1电路块100、第2电路块120、第3电路块130、第4电路块140、和基板贯通电极204。从上侧以马蹄形形状的基板贯通电极204夹着第1电路块100。其结果，第1电路块100和第2电路块120(上侧)、第1电路块100和第3电路块130(左侧)、第1电路块100和第4电路块140(右侧)分别通过基板贯通电极204分离。
还有，尽管未图示，但是，基板贯通电极201至204，与第1实施方式的基板贯通电极200相同地包括电介质层的硅氧化膜21及导电材料的多结晶硅膜22等，贯通基板10的表面背面设置。与基板10的背面侧的布线连接，通过背面布线，连接到电源端子或屏蔽电位端子。
如上述，通过本实施方式的半导体装置，能充分地分离第1电路块100和第2至4电路块120、130、140，得到与第1实施方式相同的效果。
关于第4实施方式涉及的半导体装置，参照图4(a)～图4(d)进行说明。图4(a)～图4(d)是表示半导体装置的概略结构的俯视图。
以下，对于与第一实施方式相同的构成部分，附加相同符号，省略那个部分的说明，仅说明不同的部分。
本实施方式与第1实施方式不同的点在于，没有通过基板贯通电极完全包围第1电路块100，而是通过基板贯通电极包围第1电路块100的一部分。
如图4(a)所示，在半导体装置4a，设置第1电路块100、第2电路块120，、和基板贯通电极205。在第1电路块100的上侧，配置横方向比纵方向长的矩形状的基板贯通电极205，将第1电路块100和第2电路块120分离。与电路块相比，基板贯通电极205的端部延伸。例如，基板贯通电极205与第2电路块120相比，仅延伸距离L1。其结果，第1电路块100和上侧的第2电路块120通过基板贯通电极205分离。
如图4(b)所示，在半导体装置4b，设置第1电路块100、第2电路块120、第3电路块130、基板贯通电极205、和基板贯通电极206。成为从上下两侧由横方向比纵方向长的矩形状的基板贯通电极205、基板贯通电极206夹着第1电路块100的方式。其结果，第1电路块100和上侧的第2电路块120通过基板贯通电极205分离，第1电路块100和下侧的第3电路块130通过基板贯通电极206分离。
如图4(c)所示，在半导体装置4c，设置第1电路块100、第2电路块120，和基板贯通电极207。在第1电路块100的左侧，设置纵方向比横方向长的矩形状的基板贯通电极207，在基板贯通电极207的左侧设置纵方向比横方向长的矩形状的第2电路块120。基板贯通电极207例如与第1电路块100相比，在纵方向仅延伸距离L11。其结果，第1电路块100和第2电路块120通过基板贯通电极207分离。
如图4(d)所示，在半导体装置4d，设置第1电路块100、第2电路块120、第3电路块130、基板贯通电极207、和基板贯通电极208。成为从左右两侧由纵方向比横方向长的矩形状的基板贯通电极207、基板贯通电极208夹着第1电路块100的方式。其结果，第1电路块100和左侧的第2电路块120通过基板贯通电极207分离，第1电路块100和右侧的第3电路块130通过基板贯通电极208分离。
尽管未图示，但是，基板贯通电极205至208，与第1实施方式的基板贯通电极200相同地包括电介质层的硅氧化膜21及导电材料的多结晶硅膜22等，贯通基板10的内外设置。并且，成为与基板10的背面侧的布线连接，连接到电源端子或屏蔽电位端子的方式。还有，基板贯通电极205至208，为了将第1电路块100和其他的电路块的分离可靠，期望地比第1电路块100的相对的边的长度更长。
如上述，通过本实施方式的半导体装置，由于仅在必需分离的部分配置基板贯通电极205至208，能充分地分离第1电路块100和第2至4电路块120、130、140，得到与第1实施方式相同的效果。
关于第5实施方式涉及的半导体装置，参照图5(a)、图5(b)进行说明。图5(a)是表示半导体装置的概略结构的俯视图，图5(b)是沿着图5(a)的C-C线的断面图。
以下，对于与第一实施方式相同的构成部分，附加相同符号，省略那个部分的说明，仅说明不同的部分。
本实施方式是适用背面照射型的CMOS图像传感器的例子，基本的构成与第1实施方式相同。
如图5(a)及图5(b)所示，在半导体装置5，设置像素电路块(第1电路块)500、基板贯通电极200。像素电路块500具有构成CMOS图像传感器的像素部的MOS晶体管等，形成在基板10的表面侧。在像素电路块500的周边部形成其他周边电路块。像素电路块500通过贯通基板10的内外设置的基板贯通电极200将周围包围，与其他周边电路块分离。
在基板10的背面侧，形成硅氧化膜等的绝缘膜31，在绝缘膜31中，在位于基板贯通电极200的下面的部分设置开口部。在绝缘膜31上形成背面布线32，背面布线32通过绝缘膜31的开口部与基板贯通电极200的下面电连接。还有，背面布线32连接到未图示的电源端子或屏蔽电位端子。
若背面布线32存在于入射像素电路块500的光的路径中，则产生入射光量的降低和/或画质的劣化，因此背面布线32以不重叠于像素电路块500的方式配置形成。
关于CMOS图像传感器中使用的传感器部和端子的关系，参照图6及图7进行说明。图6及图7是表示半导体装置的传感器部和端子部的关系的断面图。
如图6所示，在周边电路，设置与背面侧的端子40相连的多个基板贯通电极41，通过多个基板贯通电极41将背面侧的端子40和表面布线17连接。即，基板贯通电极41与作为设置于基板背面侧的背面布线32的一部分的端子40连接，在基板表面侧经由接触部16与表面布线17连接。图7是除了图6的构成之外还设置接触部18及进而设置上层的表面布线19的图。
通过追加来自表面的布线，与第1实施方式的半导体装置相比，能进一步增强噪音抑制效果。
关于包括端子部的半导体装置，参照图8进行说明。图8是表示本实施方式的CMOS图像传感器的全部构成的俯视图。
如图8所示，在像素电路块500的周边，例如左侧，配置模拟电路块600。像素电路块500通过基板贯通电极200包围，模拟电路块600通过基板贯通电极250包围。
在像素电路块500的上方的基板周边部，设置配置有多个端子45的I/O块310，在I/O块310和像素电路块500之间，设置横方向比纵方向长的矩形状的基板贯通电极260。
在像素电路块500的下方的基板周边部，设置配置有多个端子45的I/O块320，在I/O块320和像素电路块500之间，设置横方向比纵方向长的矩形状的基板贯通电极270。
尽管未图示，但是，基板贯通电极200、250、260、270，与第1实施方式相同地包括电介质层的硅氧化膜21及导电材料的多结晶硅膜22等，贯通基板10的内外设置。将基板贯通电极200、250、260、270与基板10的背面侧的布线连接，连接到电源端子或屏蔽电位端子。
关于半导体装置的I/O块内的端子，参照图9进行说明。图9是本实施方式的CMOS图像传感器的I/O块310内的端子45的放大图。如图9所示，在各个端子45，设置多个基板贯通电极41，端子45经由多个基板贯通电极41连接在背面侧的布线。在端子45，设置例如3x8的24个基板贯通电极41。
如上述，通过本实施方式的半导体装置，能得到抑制来自模拟电路块600的对于CMOS图像传感器的像素电路块500的噪音的效果，使CMOS图像传感器的画质提高。
还有，通过本实施方式，由基板贯通电极200包围像素电路块500的周边，所以如果由不透明材料形成基板贯通电极200，也能防止从周边向像素电路块500的光的侵入。并且，像素电路块500的周边的基板贯通电极200能与连接至端子45的基板贯通电极41同时形成，不需要过程来重新形成基板贯通电极200。关于基板贯通电极250、260、270也相同。因此，能抑制伴随基板贯通电极200、250、260、270的形成的制造成本的增大。
还有，本发明不限于上述的各实施方式。
基板贯通电极不需要以如第1、2、5实施方式那样完全包围第1电路块的全部的方式形成，也可以如第3实施方式那样包围一部分的方式形成。并且，也可以如第4实施方式那样在相邻的电路块间以直线状形成基板贯通电极。总之，基板贯通电极沿着第1电路块的外周，设置于使得电路间噪音抑制为必要的电路块之间即可。
还有，尽管对设置于基板贯通电极的导电材料使用导电性的多结晶硅膜，但是也可以使用导电性的非晶硅膜、硅化物膜、多晶硅膜、Cu(铜)、Al(铝)等来取代。对设置于基板贯通电极的电介质层使用硅氧化膜，但是也可以使用硅氮化膜、绝缘性有机膜等来取代。并且，不限于CMOS图像传感器，可适用于想极力避开来自周边的噪音的混入的具有电路块的各种的半导体装置。
虽然说明本发明的几个实施例，但是这些实施例只是作为例示，而不是限定发明的范围。这些新实施例可以各种各样的形态实施，在不脱离发明的要旨的范围，可进行各种省略、置换、变更。这些实施例及其变形也是发明的范围、要旨所包含的，同时也是权利要求的范围所述的发明及其均等的范围所包含的。
Claims (15)
1.一种半导体装置，其特征在于，包括：
第1电路块，形成在半导体基板的表面侧；
第1基板贯通电极，以将上述第1电路块和其他的电路块分离的方式，沿着上述第1电路块的外周设置，贯通上述半导体基板的表面背面设置，与周围绝缘分离，并具有导电性；和
背面布线，设置在上述半导体基板的背面侧，与上述第1基板贯通电极连接，将上述第1基板贯通电极连接到电源端子或屏蔽电位端子。
2.如权利要求1所述的半导体装置，其特征在于，还包括：
第2基板贯通电极，沿着上述第1基板贯通电极的外周设置，与上述第1基板贯通电极离开配置，贯通上述半导体基板的表面背面设置，与周围绝缘分离，与上述背面布线连接，并具有导电性。
3.如权利要求1所述的半导体装置，其特征在于，
上述第1基板贯通电极以包围上述第1电路块的周围全部的方式以环状配置。
4.如权利要求3所述的半导体装置，其特征在于，
上述第2基板贯通电极以包围上述第1基板贯通电极的周围全部以环状配置。
5.如权利要求1所述的半导体装置，其特征在于，
上述第1基板贯通电极以包围上述第1电路块的外周的一部分的方式以马蹄形形状配置，或者在上述第1电路块的1边，以比该边长的直线状延伸。
6.如权利要求1所述的半导体装置，其特征在于，
上述第1电路块是CMOS图像传感器的像素电路块。
7.如权利要求1所述的半导体装置，其特征在于，
设置在背面侧的背面电源端子与上述背面布线连接，上述背面布线经由上述第1基板贯通电极与设置在上述半导体基板的表面侧的布线连接。
8.如权利要求1所述的半导体装置，其特征在于，还包括：
I/O块，设置有多个端子；和
第3基板贯通电极，设置在上述第1基板贯通电极和上述I/O块之间，端部与上述I/O块的端部相比延伸配置，贯通上述半导体基板的表面背面设置，与周围绝缘分离，并具有导电性。
9.如权利要求1所述的半导体装置，其特征在于，
上述屏蔽电位端子设定在规定的屏蔽电位。
10.如权利要求1所述的半导体装置，其特征在于，
对上述第1基板贯通电极，在贯通孔的侧面设置电介质层，经由上述电介质层以覆盖上述贯通孔的方式埋入导电材料。
11.一种半导体装置，其特征在于，包括：
第1电路块，形成在半导体基板的表面侧；
第2电路块，与上述第1电路块离开配置，形成在上述半导体基板的表面侧；
第1基板贯通电极，在上述第1电路块和上述第2电路块之间，以与上述第1及第2电路相接的方式设置，端部与上述第1及第2电路块的端部相比以直线状延伸，贯通上述半导体基板的表面背面设置，与周围绝缘分离，并具有导电性；和
背面布线，设置在上述半导体基板的背面侧，与上述第1基板贯通电极连接，将上述第1基板贯通电极连接到电源端子或屏蔽电位端子。
12.如权利要求11所述的半导体装置，其特征在于，
上述第1及第2电路块是CMOS图像传感器的像素电路块。
13.如权利要求11所述的半导体装置，其特征在于，
设置在背面侧的背面电源端子与上述背面布线连接，上述背面布线经由上述第1基板贯通电极与设置在上述半导体基板的表面侧的布线连接。
14.如权利要求11所述的半导体装置，其特征在于，
上述屏蔽电位端子设定在规定的屏蔽电位。
15.如权利要求11所述的半导体装置，其特征在于，
对上述第1基板贯通电极，在贯通孔的侧面设置电介质层，经由上述电介质层以覆盖上述贯通孔的方式埋入导电材料。
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Application publication date: 20130717 |