KR20130083361A - 기판 관통 전극을 갖는 반도체 장치 - Google Patents

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Abstract

하나의 실시 형태에 따르면, 반도체 장치에는, 제1 회로 블록, 제1 기판 관통 전극 및 이면 배선이 설치된다. 제1 회로 블록은 반도체 기판의 표면측에 형성된다. 제1 기판 관통 전극은, 제1 회로 블록과 그 밖의 회로 블록을 분리하도록, 제1 회로 블록의 외주를 따라 설치되고, 기판의 표리를 관통하여 설치되고, 주위와는 절연 분리되고, 도전성을 갖는다. 이면 배선은, 기판의 이면측에 설치되고, 제1 기판 관통 전극에 접속되고, 제1 기판 관통 전극을 전원 단자 또는 실드 전위 단자에 접속한다.

Description

기판 관통 전극을 갖는 반도체 장치{SEMICONDUCTOR DEVICE WITH THROUGH SUBSTRATE VIA}
본 출원은, 2012년 1월 12일에 출원한 선행하는 일본 특허 출원 제2012-004041호에 의한 우선권의 이익에 기초를 두고, 또한, 그 이익을 구하고 있으며, 그 내용 전체가 인용에 의해 본 명세서에 포함된다.
여기서 설명하는 실시 형태는, 기판 관통 전극을 갖는 반도체 장치에 관한 것이다.
CMOS 이미지 센서 등의 고체 촬상 장치에서는, 센서 회로부에의 주변 회로부로부터의 노이즈의 혼입을 방지할 필요가 있다. 이로 인해, 주변으로부터의 노이즈를 방지하기 위해, 센서 회로부 또는 노이즈 발생 요인으로 되는 주변 회로부의 외주에 깊은 홈 분리(Deep Trench Isolation)가 배치된다. 깊은 홈 분리는, 전기적으로 접속되어 있지 않은 플로팅 상태, 혹은 실리콘 기판의 표면측에 설치되는 표면 배선을 사용하여 전위 고정한 상태로 이용된다.
깊은 홈 분리가 플로팅인 경우에는 노이즈 차단 능력이 약하다. 또한, 표면 배선을 사용하여 깊은 홈 분리를 전위 고정하는 경우에는, 표면 배선에 의해 실리콘 기판의 표면측의 배선 영역이 감소한다고 하는 문제점이 있다.
본 발명이 해결하고자 하는 과제는, 기판 표면에 형성되는 회로의 배선 리소스를 감소시키는 일 없이, 회로부간의 노이즈 억제 효과의 향상을 도모할 수 있는 반도체 장치를 제공하는 것이다.
하나의 실시 형태에 따르면, 반도체 장치에는, 제1 회로 블록, 제1 기판 관통 전극 및 이면 배선이 설치된다. 제1 회로 블록은 반도체 기판의 표면측에 형성된다. 제1 기판 관통 전극은, 제1 회로 블록과 그 밖의 회로 블록을 분리하도록, 제1 회로 블록의 외주를 따라 설치되고, 기판의 표리를 관통하여 설치되고, 주위와는 절연 분리되고, 도전성을 갖는다. 이면 배선은, 기판의 이면측에 설치되고, 제1 기판 관통 전극에 접속되고, 제1 기판 관통 전극을 전원 단자 또는 실드 전위 단자에 접속한다.
본 발명은, 회로부간의 노이즈 억제 효과의 향상을 도모할 수 있다.
도 1은 제1 실시 형태에 관한 반도체 장치의 개략 구조를 나타내는 평면도와 단면도.
도 2는 제2 실시 형태에 관한 반도체 장치의 개략 구조를 나타내는 평면도와 단면도.
도 3은 제3 실시 형태에 관한 반도체 장치의 개략 구조를 나타내는 평면도.
도 4는 제4 실시 형태에 관한 반도체 장치의 개략 구조를 나타내는 평면도.
도 5는 제5 실시 형태에 관한 반도체 장치의 개략 구조를 나타내는 평면도와 단면도.
도 6은 도 5의 반도체 장치의 센서부와 단자부의 관계를 나타내는 단면도.
도 7은 도 5의 반도체 장치의 센서부와 단자부의 관계를 나타내는 단면도.
도 8은 제5 실시 형태의 반도체 장치의 전체 구성을 나타내는 평면도.
도 9는 도 8의 반도체 장치의 I/O 블록 내의 단자의 확대도.
이하에, 다른 복수의 실시 형태에 대해, 도면을 참조하면서 설명한다. 도면에 있어서, 동일한 부호는 동일 혹은 유사 부분을 나타내고 있다.
제1 실시 형태에 관한 반도체 장치에 대해, 도 1을 참조하여 설명한다. 도 1은 반도체 장치의 개략 구조를 나타내는 도면이며, 도 1의 (a)는 평면도, 도 1의 (b)는 도 1의 (a)의 A―A선을 따르는 단면도이다.
도 1의 (a) 및 도 1의 (b)에 도시하는 바와 같이, 반도체 장치(1)에는, 제1 회로 블록(100), 기판 관통 전극(through-substrate via)(200)이 설치된다. 기판(10)은, 실리콘 기판(11) 상에 웰 영역(12)이 형성된 기판이다. 기판(10)의 표면측에, MOS 트랜지스터 등을 갖는 제1 회로 블록(100)이 형성되어 있다. 제1 회로 블록(100)의 주변부에는, 다른 회로 블록(도시하지 않음, 제2, 제3, …제n의 회로 블록)이 형성되어 있다. 제1 회로 블록(100)은, 기판(10)의 표리를 관통하여 설치된 기판 관통 전극(through-substrate via)(200)으로 주위가 둘러싸여 있고, 다른 회로 블록과는 분리되어 있다. 기판이 실리콘인 경우, 실리콘 관통 전극(through-silicon via)이라고도 호칭된다. 또한, 도면 중의 기판 관통 전극(through-substrate via)을 DT(deep trench)라고 표기하고 있다[도 2 내지 7, 도 9도 마찬가지로 DT(deep trench)라고 표기]. 기판 관통 전극(200)에는, 기판(10)의 표리를 관통하여 설치된 관통 구멍(via hole)(50)의 측면에 유전체층인 실리콘 산화막(21)이 형성된다. 실리콘 산화막(21)을 거쳐서 도전재로서의 도전성의 다결정 실리콘막(22)이 관통 구멍(via hole)(50)에 매립된다. 제1 회로 블록(100)을 둘러싸도록 기판 관통 전극(200)을 형성함으로써, 기판 관통 전극(200)은 소자 분리를 위한 소위 깊은 홈 분리(Deep Trench Isolation)로서 기능한다. 여기서, 유전체층에는, 실리콘 산화막을 사용하고 있다. 도전재에는 N형의 다결정 실리콘막을 사용하고 있지만, P형의 다결정 실리콘막을 사용해도 된다. 예를 들어, N형 혹은 P형의 불순물이 고농도로 도프된 다결정 실리콘막을 도전재에 사용하면 기판 관통 전극의 저항을 대폭으로 저감할 수 있다.
기판(10)의 이면측에는, 실리콘 산화막 등의 절연막(31)이 형성된다. 절연막(31)에는 기판 관통 전극(200)의 하면에 위치하는 부분에 개구부가 설치된다. 절연막(31) 상에는 이면 배선(32)이 형성되고, 이면 배선(32)은, 절연막(31)의 개구부에서 기판 관통 전극(200)의 하면과 전기적으로 접속되어 있다. 이면 배선(32)은, 도시하지 않은 전원 단자 또는 실드 전위 단자에 접속되어 있다. 여기에서는, 전원 단자 또는 실드 전위 단자는 표면측의 배선 영역이 축소하지 않도록 이면측에 설치되어 있지만, 표면측에 설치해도 된다. 즉, 본 실시 형태의 기판 관통 전극(200)은, 종래의 깊은 홈 분리(Deep Trench Isolation)와는 달리, 기판(10)의 표면으로부터 이면까지 도달하고 있고, 게다가 이면 배선(32)을 사용하여 소정의 전위로 설정된다.
게이트 절연막(13) 상에는, 게이트 전극(14)이 설치된다. 기판 관통 전극(200)의 도전성의 다결정 실리콘막(22)의 표면측, 소스/드레인 영역(15)에는, 각각 콘택트(16)가 설치된다. 각각의 콘택트(16)는, 도시하지 않은 기판 표면측의 배선에 접속된다. 기판 관통 전극(200)을 이면 배선(32)에 접속함으로써, 기판 관통 전극(200)을 거쳐서 이면 배선(32)을 표면측의 배선에 접속하는 것이 가능해진다.
본 실시 형태에 따르면, 제1 회로 블록(100)의 주위를 둘러싸도록 기판 관통 전극(200)을 설치함으로써, 제1 회로 블록(100)을 그 밖의 회로 블록과 분리할 수 있어, 회로간의 노이즈 억제에 유효하다. 게다가, 기판 관통 전극(200)의 전위를 고정함으로써, 높은 노이즈 억제 효과를 얻을 수 있다. 또한, 기판 관통 전극(200)을 이면 배선(32)에 접속함으로써, 기판(10)의 표면측에 형성되어 있는 회로의 배선 리소스를 감소하는 일 없이, 단자와 기판 관통 전극을 접속할 수 있는 이점이 있다.
본 실시 형태에서는, 기판 관통 전극(200)을, 예를 들어 이면측의 전원 단자에 접속함으로써, 노이즈 억제뿐만 아니라, 실리콘 표면 회로의 전원 보강도 가능해지므로, IR 드롭의 경감, 표면 배선 영역의 증가를 기대할 수 있다.
기판 이면측에 배선이 설치되는 반도체 장치에서는, 회로 영역 내에 기판 관통 전극을 설치하는 것이 행해진다. 이러한 반도체 장치에 있어서는, 회로 영역 내의 기판 관통 전극과 동시에 기판 관통 전극(200)을 형성하면 되므로, 기판 관통 전극(200)을 형성하기 위해 새롭게 프로세스가 필요해지는 일도 없다. 이로 인해, 제조 비용의 증대를 초래하는 일 없이 기판 관통 전극(200)을 형성할 수 있어, 실용성이 향상된다.
제2 실시 형태에 관한 반도체 장치에 대해, 도 2를 참조하여 설명한다. 도 2는 반도체 장치의 개략 구조를 나타내는 도면이며, 도 2의 (a)는 평면도, 도 2의 (b)는 도 2의 (a)의 B―B선을 따르는 단면도이다.
이하, 제1 실시 형태와 동일한 구성 부분에는, 동일한 부호를 부여하여 그 부분의 설명을 생략하고, 다른 부분만 설명한다.
도 2의 (a) 및 도 2의 (b)에 도시하는 바와 같이, 본 실시 형태의 반도체 장치(2)에서는, 기판 관통 전극을 이중으로 하고 있다. 즉, 제1 회로 블록(100)은, 제1 기판 관통 전극(210)에 의해 주위가 둘러싸여 있다. 제1 기판 관통 전극(210)은, 이격 배치되는 제2 기판 관통 전극(220)에 의해 주위가 둘러싸여 있다. 기판 관통 전극(210)과 기판 관통 전극(220)은, 제1 실시 형태의 기판 관통 전극(200)과 마찬가지로, 유전체층의 실리콘 산화막(21) 및 도전재의 다결정 실리콘막(22) 등으로 이루어지고, 기판(10)의 표리를 관통하여 설치되어 있다. 그리고 기판 관통 전극(220)의 외측에 도시하지 않은 다른 회로 블록이 형성된다.
제1 기판 관통 전극(210), 제2 기판 관통 전극(220)은, 각각 이면측에서 이면 배선(32)에 전기적으로 접속되고, 도시하지 않은 전원 단자 또는 실드 전위 단자에 접속되어 있다. 또한, 제1 기판 관통 전극(210), 제2 기판 관통 전극(210)은 반드시 동일한 이면 배선(32)에 접속될 필요는 없고, 다른 이면 배선에 접속해도 된다.
상술한 바와 같이, 본 실시 형태의 반도체 장치에서는, 제1 실시 형태와 마찬가지의 효과가 얻어진다. 기판 관통 전극이 한 겹이라도 노이즈 억제 효과는 얻어지지만, 기판 관통 전극을 이중으로 한 경우에는, 기판 관통 전극(210), 기판 관통 전극(220)이 함께 전기적으로 고정되어 있으므로, 기판 관통 전극의 저항을 저감할 수 있고, 한 겹인 경우에 비해 2배 이상의 효과를 얻을 수 있다. 또한, 깊은 n웰(deep-n웰)/깊은 p웰(deep-p웰) 등에 의해 노이즈 대책을 실시하고 있었던 종래의 경우와 비교하여, 본 실시 형태의 반도체 장치(2)에서는, 공정수를 삭감할 수 있다.
제3 실시 형태에 관한 반도체 장치에 대해, 도 3의 (a) 내지 도 3의 (c)를 참조하여 설명한다. 도 3의 (a) 내지 도 3의 (c)는 반도체 장치의 개략 구조를 나타내는 평면도이다.
이하, 제1 실시 형태와 동일한 구성 부분에는, 동일한 부호를 부여하여 그 부분의 설명을 생략하고, 다른 부분만 설명한다.
본 실시 형태가 제1 실시 형태와 다른 점은, 기판 관통 전극으로 제1 회로 블록(100)을 완전히 둘러싸는 것이 아니라, 기판 관통 전극으로 제1 회로 블록(100)의 일부를 둘러싸도록 한 것이다.
도 3의 (a)에 도시하는 바와 같이, 반도체 장치(3a)에서는, 제1 회로 블록(100), 제2 회로 블록(120), 제3 회로 블록(130), 기판 관통 전극(201) 및 기판 관통 전극(202)이 설치된다. 제1 회로 블록(100)을 상하의 양측으로부터 말굽형 형상의 기판 관통 전극(201, 202)으로 끼우도록 되어 있다. 기판 관통 전극(201), 기판 관통 전극(202)은, 회로 블록보다도 단부가 연장되어 있다. 예를 들어, 기판 관통 전극(201)은 제2 회로 블록(120)보다도 거리 L1만큼 연장되어 있다. 이 결과, 제1 회로 블록(100)과 상측의 제2 회로 블록(120)은 기판 관통 전극(201)에 의해 분리되고, 제1 회로 블록(100)과 하측의 제3 회로 블록(130)은 기판 관통 전극(202)에 의해 분리된다.
도 3의 (b)에 도시하는 바와 같이, 반도체 장치(3b)에서는, 제1 회로 블록(100), 제2 회로 블록(120), 제3 회로 블록(130), 제4 회로 블록(140) 및 기판 관통 전극(203)이 설치된다. C자형의 기판 관통 전극(203)으로 제1 회로 블록(100)을 둘러싸도록 되어 있다. 이 결과, 제1 회로 블록(100)과 제2 회로 블록(120)(상측), 제1 회로 블록(100)과 제3 회로 블록(130)(하측), 제1 회로 블록(100)과 제4 회로 블록(140)(좌측)은, 각각 기판 관통 전극(203)에 의해 분리된다.
도 3의 (c)에 도시하는 바와 같이, 반도체 장치(3c)에서는, 제1 회로 블록(100), 제2 회로 블록(120), 제3 회로 블록(130), 제4 회로 블록(140) 및 기판 관통 전극(204)이 설치된다. 제1 회로 블록(100)을 상측으로부터 말굽형 형상의 기판 관통 전극(204)으로 끼우도록 되어 있다. 이 결과, 제1 회로 블록(100)과 제2 회로 블록(120)(상측), 제1 회로 블록(100)과 제3 회로 블록(130)(좌측), 제1 회로 블록(100)과 제4 회로 블록(140)(우측)은, 각각 기판 관통 전극(204)에 의해 분리된다.
또한, 도시하지 않지만, 기판 관통 전극(201 내지 204)은, 제1 실시 형태의 기판 관통 전극(200)과 마찬가지로 유전체층의 실리콘 산화막(21) 및 도전재의 다결정 실리콘막(22) 등으로 이루어지고, 기판(10)의 표리를 관통하여 설치되어 있다. 기판(10)의 이면측의 배선에 접속되고, 이면 배선을 통해 전원 단자 또는 실드 전위 단자에 접속된다.
상술한 바와 같이, 본 실시 형태의 반도체 장치에서는, 제1 회로 블록(100)과 제2 내지 4의 회로 블록(120, 130, 140)을 충분히 분리할 수 있고, 제1 실시 형태와 마찬가지의 효과가 얻어진다.
제4 실시 형태에 관한 반도체 장치에 대해, 도 4의 (a) 내지 도 4의 (d)를 참조하여 설명한다. 도 4의 (a) 내지 도 4의 (d)는 반도체 장치의 개략 구조를 나타내는 평면도이다.
이하, 제1 실시 형태와 동일한 구성 부분에는, 동일한 부호를 부여하여 그 부분의 설명을 생략하고, 다른 부분만 설명한다.
본 실시 형태가 제1 실시 형태와 다른 점은, 기판 관통 전극으로 제1 회로 블록(100)을 완전히 둘러싸는 것이 아니라, 기판 관통 전극으로 제1 회로 블록(100)의 일부를 둘러싸도록 한 것이다.
도 4의 (a)에 도시하는 바와 같이, 반도체 장치(4a)에서는, 제1 회로 블록(100), 제2 회로 블록(120) 및 기판 관통 전극(205)이 설치된다. 제1 회로 블록(100)의 상측에 횡방향이 종방향보다도 긴 직사각 형상의 기판 관통 전극(205)이 배치되어 있고, 제1 회로 블록(100)과 제2 회로 블록(120)이 분리되어 있다. 기판 관통 전극(205)은, 회로 블록보다도 단부가 연장되어 있다. 예를 들어, 기판 관통 전극(205)은 제2 회로 블록(120)보다도 거리 L1만큼 연장되어 있다. 이 결과, 제1 회로 블록(100)과 상측의 제2 회로 블록(120)이 기판 관통 전극(205)에 의해 분리된다.
도 4의 (b)에 도시하는 바와 같이, 반도체 장치(4b)에서는, 제1 회로 블록(100), 제2 회로 블록(120), 제3 회로 블록(130), 기판 관통 전극(205) 및 기판 관통 전극(206)이 설치된다. 제1 회로 블록(100)을 상하의 양측으로부터 횡방향이 종방향보다도 긴 직사각 형상의 기판 관통 전극(205), 기판 관통 전극(206)으로 끼우도록 되어 있다. 이 결과, 제1 회로 블록(100)과 상측의 제2 회로 블록(120)이 기판 관통 전극(205)에 의해 분리되고, 제1 회로 블록(100)과 하측의 제3 회로 블록(130)이 기판 관통 전극(206)에 의해 분리된다.
도 4의 (c)에 도시하는 바와 같이, 반도체 장치(4c)에서는, 제1 회로 블록(100), 제2 회로 블록(120) 및 기판 관통 전극(207)이 설치된다. 제1 회로 블록(100)의 좌측에 종방향이 횡방향보다도 긴 직사각 형상의 기판 관통 전극(207)이 배치되고, 기판 관통 전극(207)의 우측에는 종방향이 횡방향보다도 긴 직사각 형상의 제2 회로 블록(120)이 배치된다. 기판 관통 전극(207)은, 예를 들어 제1 회로 블록(100)보다도 종방향으로 거리 L11만큼 연장되어 있다. 이 결과, 제1 회로 블록(100)과 제2 회로 블록(120)이 기판 관통 전극(207)에 의해 분리되어 있다.
도 4의 (d)에 도시하는 바와 같이, 반도체 장치(4d)에서는, 제1 회로 블록(100), 제2 회로 블록(120), 제3 회로 블록(130), 기판 관통 전극(207) 및 기판 관통 전극(208)이 설치된다. 제1 회로 블록(100)을 좌우의 양측으로부터 종방향이 횡방향보다도 긴 직사각 형상의 기판 관통 전극(207), 기판 관통 전극(208)으로 끼우도록 되어 있다. 이 결과, 제1 회로 블록(100)과 좌측의 제2 회로 블록(120)이 기판 관통 전극(207)에 의해 분리되고, 제1 회로 블록(100)과 우측의 제3 회로 블록(130)이 기판 관통 전극(208)에 의해 분리된다.
도시하지 않지만, 기판 관통 전극(205 내지 208)은, 제1 실시 형태의 기판 관통 전극(200)과 마찬가지로 유전체층의 실리콘 산화막(21) 및 도전재의 다결정 실리콘막(22) 등으로 이루어지고, 기판(10)의 표리를 관통하여 설치되어 있다. 그리고 기판(10)의 이면측의 배선에 접속되고, 전원 단자 또는 실드 전위 단자에 접속되도록 되어 있다. 또한, 기판 관통 전극(205 내지 208)은, 제1 회로 블록(100)과 다른 회로 블록의 분리를 확실히 하기 위해, 제1 회로 블록(100)의 대면하는 변의 길이보다도 길게 한 쪽이 바람직하다.
상술한 바와 같이, 본 실시 형태의 반도체 장치에서는, 분리를 필요로 하는 부분에만 기판 관통 전극(205 내지 208)을 배치함으로써, 제1 회로 블록(100)과 제2 내지 제4의 회로 블록(120, 130, 140)을 충분히 분리할 수 있고, 제1 실시 형태와 마찬가지의 효과가 얻어진다.
제5 실시 형태에 관한 반도체 장치에 대해, 도 5의 (a), 도 5의 (b)를 참조하여 설명한다. 도 5의 (a)는 반도체 장치의 개략 구조를 나타내는 평면도, 도 5의 (b)는 도 5의 (a)의 C―C선을 따르는 단면도이다.
이하, 제1 실시 형태와 동일한 구성 부분에는, 동일한 부호를 부여하여 그 부분의 설명을 생략하고, 다른 부분만 설명한다.
본 실시 형태는, 이면 조사형의 CMOS 이미지 센서에 적용한 예이며, 기본적인 구성은 제1 실시 형태와 마찬가지이다.
도 5의 (a) 및 도 5의 (b)에 도시하는 바와 같이, 반도체 장치(5)에서는, 화소 회로 블록(제1 회로 블록)(500), 기판 관통 전극(200)이 설치된다. 화소 회로 블록(500)은, CMOS 이미지 센서의 화소부를 구성하는 MOS 트랜지스터 등을 갖고, 기판(10)의 표면측에 형성된다. 화소 회로 블록(500)의 주변부에는 다른 주변 회로 블록이 형성되어 있다. 화소 회로 블록(500)은, 기판(10)의 표리를 관통하여 설치된 기판 관통 전극(200)으로 주위가 둘러싸여 있고, 다른 주변 회로 블록과는 분리되어 있다.
기판(10)의 이면측에는, 실리콘 산화막 등의 절연막(31)이 형성되고, 절연막(31)에는 기판 관통 전극(200)의 하면에 위치하는 부분에 개구부가 설치되어 있다. 절연막(31) 상에는 이면 배선(32)이 형성되고, 이면 배선(32)은 절연막(31)의 개구부에서 기판 관통 전극(200)의 하면과 전기적으로 접속되어 있다. 또한, 이면 배선(32)은, 도시하지 않은 전원 단자 또는 실드 전위 단자에 접속되어 있다.
화소 회로 블록(500)에 입사하는 광의 경로에 이면 배선(32)이 존재하면, 입사광량의 저하나 화질의 열화가 발생하므로, 이면 배선(32)은 화소 회로 블록(500)과 겹치지 않도록 배치 형성된다.
CMOS 이미지 센서에 사용한 센서부와 단자의 관계에 대해, 도 6 및 도 7을 참조하여 설명한다. 도 6 및 도 7은 반도체 장치의 센서부와 단자부의 관계를 나타내는 단면도이다.
도 6에 도시하는 바와 같이, 주변 회로에서는, 이면측의 단자(40)에 연결되는 복수개의 기판 관통 전극(41)이 설치되고, 복수개의 기판 관통 전극(41)에 의해 이면측의 단자(40)와 표면 배선(17)이 접속되어 있다. 즉, 기판 관통 전극(41)은 기판 이면측에 설치되는 이면 배선(32)의 일부인 단자(40)에 접속되고, 기판 표면측에서 콘택트(16)를 거쳐서 표면 배선(17)에 접속되어 있다. 도 7은 도 6의 구성에 더하여 콘택트(18) 및 더욱 상층의 표면 배선(19)을 설치한 것이다.
표면으로부터의 배선을 추가함으로써, 제1 실시 형태의 반도체 장치와 비교하여 노이즈 억제 효과를 한층 더 높일 수 있다.
단자부를 포함하는 반도체 장치에 대해, 도 8을 참조하여 설명한다. 도 8은 본 실시 형태의 CMOS 이미지 센서의 전체 구성을 나타내는 평면도이다.
도 8에 도시하는 바와 같이, 화소 회로 블록(500)의 주변, 예를 들어 좌측에 아날로그 회로 블록(600)이 배치되어 있다. 화소 회로 블록(500)은 기판 관통 전극(200)에 의해 둘러싸여 있고, 아날로그 회로 블록(600)은 기판 관통 전극(250)에 의해 둘러싸여 있다.
화소 회로 블록(500)의 상방의 기판 주변부에는, 복수개의 단자(45)가 배치된 I/O 블록(310)이 설치되어 있고, I/O 블록(310)과 화소 회로 블록(500) 사이에는, 횡방향이 종방향보다 긴 직사각 형상의 기판 관통 전극(260)이 설치된다.
화소 회로 블록(500)의 하방의 기판 주변부에는, 복수개의 단자(45)를 배치한 I/O 블록(320)이 설치되고, I/O 블록(320)과 화소 회로 블록(500) 사이에는, 횡방향이 종방향보다 긴 직사각 형상의 기판 관통 전극(270)이 설치되어 있다.
도시하고 있지 않지만, 기판 관통 전극(200, 250, 260, 270)은, 제1 실시 형태와 마찬가지로 유전체층인 실리콘 산화막(21) 및 도전재의 다결정 실리콘막(22) 등으로 이루어지고, 기판(10)의 표리를 관통하여 설치되어 있다. 기판(10)의 이면측의 배선에 기판 관통 전극(200, 250, 260, 270)이 접속되고, 전원 단자 또는 실드 전위 단자에 접속된다.
반도체 장치의 I/O 블록 내의 단자에 대해, 도 9를 참조하여 설명한다. 도 9는 본 실시 형태의 CMOS 이미지 센서의 I/O 블록(310) 내의 단자(45)의 확대도이다. 도 9에 도시하는 바와 같이, 각각의 단자(45)에는, 복수개의 기판 관통 전극(41)이 설치되고, 단자(45)는 복수개의 기판 관통 전극(41)을 거쳐서 이면측의 배선에 접속되어 있다. 단자(45)에는, 예를 들어 3×8의 24개의 기판 관통 전극(41)이 설치된다.
상술한 바와 같이, 본 실시 형태의 반도체 장치에서는, CMOS 이미지 센서에서의 화소 회로 블록(500)에 대한 아날로그 회로 블록(600)으로부터의 노이즈를 억제하는 효과가 얻어져, CMOS 이미지 센서의 화질을 향상시킬 수 있다.
또한, 본 실시 형태에서는, 화소 회로 블록(500)의 주변을 기판 관통 전극(200)으로 둘러싸고 있으므로, 기판 관통 전극(200)을 불투명 재료로 형성하면, 주변으로부터 화소 회로 블록(500)으로의 광의 침입을 방지할 수도 있다. 또한, 화소 회로 블록(500)의 주변의 기판 관통 전극(200)은, 단자(45)에 접속되는 기판 관통 전극(41)과 동시에 형성할 수 있으므로, 기판 관통 전극(200)을 형성하기 위해 새롭게 프로세스가 필요해지는 일은 없다. 기판 관통 전극(250, 260, 270)에 관해서도 마찬가지이다. 따라서, 기판 관통 전극(200, 250, 260, 270)의 형성에 수반하는 제조 비용의 증대를 억제할 수 있다.
또한, 본 발명은 상술한 각 실시 형태에 한정되는 것은 아니다.
기판 관통 전극은, 제1, 2, 5의 실시 형태와 같이 제1 회로 블록의 전체를 완전히 둘러싸도록 형성할 필요는 없고, 제3 실시 형태와 같이 일부를 둘러싸도록 형성해도 된다. 또한, 제4 실시 형태와 같이 인접하는 회로 블록간에 기판 관통 전극을 직선 형상으로 형성해도 된다. 즉, 기판 관통 전극은, 제1 회로 블록의 외주를 따라, 회로간 노이즈 억제를 필요로 하는 회로 블록과의 사이에 설치된 것이면 된다.
또한, 기판 관통 전극에 설치되는 도전재에 도전성의 다결정 실리콘막을 사용하고 있지만, 도전성의 아몰퍼스 실리콘막, 실리사이드막, 폴리사이드막, Cu(구리), Al(알루미늄) 등을 대신 사용해도 된다. 기판 관통 전극에 설치되는 유전체층에 실리콘 산화막을 사용하고 있지만, 실리콘 질화막, 절연성 유기막 등을 대신 사용해도 된다. 또한, CMOS 이미지 센서에 한정하지 않고, 주변으로부터의 노이즈의 혼입을 최대한 피하고 싶은 회로 블록을 갖는 각종 반도체 장치에 적용하는 것이 가능하다.
본 발명의 몇 개의 실시 형태를 설명하였지만, 이들 실시 형태는, 예로서 제시한 것이며, 발명의 범위를 한정하는 것은 의도하고 있지 않다. 이들 신규의 실시 형태는, 그 밖의 여러 가지 형태로 실시되는 것이 가능하며, 발명의 요지를 일탈하지 않는 범위에서, 다양한 생략, 치환, 변경을 행할 수 있다. 이들 실시 형태나 그 변형은, 발명의 범위나 요지에 포함되는 동시에, 특허청구범위에 기재된 발명과 그 균등한 범위에 포함된다.

Claims (15)

  1. 반도체 장치로서,
    반도체 기판의 표면측에 형성된 제1 회로 블록과,
    상기 제1 회로 블록과 그 밖의 회로 블록을 분리하도록, 상기 제1 회로 블록의 외주를 따라 설치되고, 상기 반도체 기판의 표리를 관통하여 설치되고, 주위와는 절연 분리되고, 도전성을 갖는 제1 기판 관통 전극과,
    상기 반도체 기판의 이면측에 설치되고, 상기 제1 기판 관통 전극에 접속되고, 상기 제1 기판 관통 전극을 전원 단자 또는 실드 전위 단자에 접속하는 이면 배선
    을 구비한 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서, 상기 제1 기판 관통 전극의 외주를 따라 설치되고, 상기 제1 기판 관통 전극과 이격 배치되고, 상기 반도체 기판의 표리를 관통하여 설치되고, 주위와는 절연 분리되고, 상기 이면 배선에 접속되고, 도전성을 갖는 제2 기판 관통 전극을 더 구비하는 것을 특징으로 하는 반도체 장치.
  3. 제1항에 있어서, 상기 제1 기판 관통 전극은 상기 제1 회로 블록의 주위 전체를 둘러싸도록 링 형상으로 배치되어 있는 것을 특징으로 하는 반도체 장치.
  4. 제3항에 있어서, 상기 제2 기판 관통 전극은 상기 제1 기판 관통 전극의 주위 전체를 둘러싸도록 링 형상으로 배치되어 있는 것을 특징으로 하는 반도체 장치.
  5. 제1항에 있어서, 상기 제1 기판 관통 전극은, 상기 제1 회로 블록의 외주의 일부를 둘러싸도록 말굽형 형상으로 배치, 혹은 상기 제1 회로 블록의 1변에 있어서, 그 변보다도 길게 직선 형상으로 연장되어 있는 것을 특징으로 하는 반도체 장치.
  6. 제1항에 있어서, 상기 제1 회로 블록은 CMOS 이미지 센서에서의 화소 회로 블록인 것을 특징으로 하는 반도체 장치.
  7. 제1항에 있어서, 이면측에 설치된 이면 전원 단자는 상기 이면 배선에 접속되고, 상기 이면 배선은 상기 제1 기판 관통 전극을 거쳐서 상기 반도체 기판의 표면측에 설치되는 배선에 접속되는 것을 특징으로 하는 반도체 장치.
  8. 제1항에 있어서,
    복수의 단자가 설치되는 I/O 블록과,
    상기 제1 기판 관통 전극과 상기 I/O 블록 사이에 설치되고, 단부가 상기 I/O 블록의 단부보다도 연장 배치되고, 상기 반도체 기판의 표리를 관통하여 설치되고, 주위와는 절연 분리되고, 도전성을 갖는 제3 기판 관통 전극
    을 더 구비하는 것을 특징으로 하는 반도체 장치.
  9. 제1항에 있어서, 상기 실드 전위 단자는 소정의 실드 전위로 설정되는 것을 특징으로 하는 반도체 장치.
  10. 제1항에 있어서, 상기 제1 기판 관통 전극은 관통 구멍의 측면에 유전체층이 설치되고, 상기 유전체층을 거쳐서 도전재가 상기 관통 구멍을 덮도록 매립되어 있는 것을 특징으로 하는 반도체 장치.
  11. 반도체 장치로서,
    반도체 기판의 표면측에 형성된 제1 회로 블록과,
    상기 제1 회로 블록과 이격 배치되고, 상기 반도체 기판의 표면측에 형성된 제2 회로 블록과,
    상기 제1 회로 블록과 상기 제2 회로 블록 사이에, 상기 제1 및 제2 회로 블록과 접하도록 설치되고, 단부가 상기 제1 및 제2 회로 블록의 단부보다도 직선 형상으로 연장되고, 상기 반도체 기판의 표리를 관통하여 설치되고, 주위와는 절연 분리되고, 도전성을 갖는 제1 기판 관통 전극과,
    상기 반도체 기판의 이면측에 설치되고, 상기 제1 기판 관통 전극에 접속되고, 상기 제1 기판 관통 전극을 전원 단자 또는 실드 전위 단자에 접속하는 이면 배선을 구비한 것을 특징으로 하는 반도체 장치.
  12. 제11항에 있어서, 상기 제1 및 제2 회로 블록은 CMOS 이미지 센서에서의 화소 회로 블록인 것을 특징으로 하는 반도체 장치.
  13. 제11항에 있어서, 이면측에 설치된 이면 전원 단자는 상기 이면 배선에 접속되고, 상기 이면 배선은 상기 제1 기판 관통 전극을 거쳐 상기 반도체 기판의 표면측에 설치되는 배선에 접속되는 것을 특징으로 하는 반도체 장치.
  14. 제11항에 있어서, 상기 실드 전위 단자는 소정의 실드 전위로 설정되는 것을 특징으로 하는 반도체 장치.
  15. 제11항에 있어서, 상기 제1 기판 관통 전극은 관통 구멍의 측면에 유전체층이 설치되고, 상기 유전체층을 거쳐서 도전재가 상기 관통 구멍을 덮도록 매립되어 있는 것을 특징으로 하는 반도체 장치.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9312298B2 (en) 2014-02-10 2016-04-12 Kabushiki Kaisha Toshiba Solid-state imaging device with a signal storing portion including first and second semiconductor regions
US10804308B2 (en) 2018-12-12 2020-10-13 SK Hynix Inc. Image sensing device including noise blocking structure

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
IT1398204B1 (it) 2010-02-16 2013-02-14 St Microelectronics Srl Sistema e metodo per eseguire il test elettrico di vie passanti nel silicio (tsv - through silicon vias).
US9105701B2 (en) * 2013-06-10 2015-08-11 Micron Technology, Inc. Semiconductor devices having compact footprints
TWI528525B (zh) * 2013-09-03 2016-04-01 瑞昱半導體股份有限公司 金屬溝渠減噪結構及其製造方法
JP6335132B2 (ja) * 2015-03-13 2018-05-30 東芝メモリ株式会社 半導体装置、および、半導体装置の製造方法
CN107851648B (zh) * 2015-07-16 2022-08-16 索尼半导体解决方案公司 固态摄像元件、制造方法和电子装置
US9620548B1 (en) 2015-10-30 2017-04-11 Taiwan Semiconductor Manufacturing Co., Ltd. Image sensor with wide contact
US9966318B1 (en) * 2017-01-31 2018-05-08 Stmicroelectronics S.R.L. System for electrical testing of through silicon vias (TSVs)
US10096550B2 (en) 2017-02-21 2018-10-09 Raytheon Company Nitride structure having gold-free contact and methods for forming such structures
US10224285B2 (en) * 2017-02-21 2019-03-05 Raytheon Company Nitride structure having gold-free contact and methods for forming such structures
US20190088695A1 (en) 2017-09-18 2019-03-21 Stmicroelectronics (Crolles 2) Sas Bonding pad architecture using capacitive deep trench isolation (cdti) structures for electrical connection
EP3460842B1 (en) * 2017-09-21 2022-03-16 IMEC vzw Shielding in an integrated circuit
JP7291495B2 (ja) * 2019-02-12 2023-06-15 ローム株式会社 半導体装置
TW202109615A (zh) * 2019-06-26 2021-03-01 日商索尼半導體解決方案公司 攝像裝置
US10950546B1 (en) 2019-09-17 2021-03-16 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device including back side power supply circuit

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005303138A (ja) * 2004-04-14 2005-10-27 Seiko Epson Corp 半導体装置及びその製造方法
JP2007067012A (ja) * 2005-08-29 2007-03-15 Matsushita Electric Ind Co Ltd 半導体装置
DE102006022360B4 (de) * 2006-05-12 2009-07-09 Infineon Technologies Ag Abschirmvorrichtung
US7427803B2 (en) * 2006-09-22 2008-09-23 Taiwan Semiconductor Manufacturing Company, Ltd. Electromagnetic shielding using through-silicon vias
US7485940B2 (en) * 2007-01-24 2009-02-03 Taiwan Semiconductor Manufacturing Company, Ltd. Guard ring structure for improving crosstalk of backside illuminated image sensor
EP2031653B1 (en) * 2007-08-27 2014-03-05 Denso Corporation Manufacturing method for a semiconductor device having multiple element formation regions
US8227902B2 (en) * 2007-11-26 2012-07-24 Taiwan Semiconductor Manufacturing Company, Ltd. Structures for preventing cross-talk between through-silicon vias and integrated circuits
US8169059B2 (en) * 2008-09-30 2012-05-01 Infineon Technologies Ag On-chip RF shields with through substrate conductors
US7948064B2 (en) * 2008-09-30 2011-05-24 Infineon Technologies Ag System on a chip with on-chip RF shield
JP2010219425A (ja) * 2009-03-18 2010-09-30 Toshiba Corp 半導体装置
WO2011086612A1 (ja) * 2010-01-15 2011-07-21 パナソニック株式会社 半導体装置
US8569856B2 (en) * 2011-11-03 2013-10-29 Omnivision Technologies, Inc. Pad design for circuit under pad in semiconductor devices

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9312298B2 (en) 2014-02-10 2016-04-12 Kabushiki Kaisha Toshiba Solid-state imaging device with a signal storing portion including first and second semiconductor regions
US10804308B2 (en) 2018-12-12 2020-10-13 SK Hynix Inc. Image sensing device including noise blocking structure

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Publication number Publication date
JP2013143532A (ja) 2013-07-22
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