KR20080052441A - 반도체 장치의 제조 방법 및 반도체 장치 - Google Patents

반도체 장치의 제조 방법 및 반도체 장치 Download PDF

Info

Publication number
KR20080052441A
KR20080052441A KR1020070125462A KR20070125462A KR20080052441A KR 20080052441 A KR20080052441 A KR 20080052441A KR 1020070125462 A KR1020070125462 A KR 1020070125462A KR 20070125462 A KR20070125462 A KR 20070125462A KR 20080052441 A KR20080052441 A KR 20080052441A
Authority
KR
South Korea
Prior art keywords
contact hole
conductor layer
layer
buried conductor
formation
Prior art date
Application number
KR1020070125462A
Other languages
English (en)
Other versions
KR101455386B1 (ko
Inventor
나오끼 고마이
다꾸야 나까무라
Original Assignee
소니 가부시끼 가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 소니 가부시끼 가이샤 filed Critical 소니 가부시끼 가이샤
Publication of KR20080052441A publication Critical patent/KR20080052441A/ko
Application granted granted Critical
Publication of KR101455386B1 publication Critical patent/KR101455386B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76898—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics formed through a semiconductor substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/563—Encapsulation of active face of flip-chip device, e.g. underfilling or underencapsulation of flip-chip, encapsulation preform on chip or mounting substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04042—Bonding areas specifically adapted for wire connectors, e.g. wirebond pads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05571—Disposition the external layer being disposed in a recess of the surface
    • H01L2224/05572—Disposition the external layer being disposed in a recess of the surface the external layer extending out of an opening
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1302—Disposition
    • H01L2224/13025—Disposition the bump connector being disposed on a via connection of the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/2612—Auxiliary members for layer connectors, e.g. spacers
    • H01L2224/26122—Auxiliary members for layer connectors, e.g. spacers being formed on the semiconductor or solid-state body to be connected
    • H01L2224/26145—Flow barriers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/2612—Auxiliary members for layer connectors, e.g. spacers
    • H01L2224/26152—Auxiliary members for layer connectors, e.g. spacers being formed on an item to be connected not being a semiconductor or solid-state body
    • H01L2224/26175—Flow barriers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/921—Connecting a surface with connectors of different types
    • H01L2224/9212—Sequential connecting processes
    • H01L2224/92122—Sequential connecting processes the first connecting process involving a bump connector
    • H01L2224/92125—Sequential connecting processes the first connecting process involving a bump connector the second connecting process involving a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/0651—Wire or wire-like electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06513—Bump or bump-like direct electrical connections between devices, e.g. flip-chip connection, solder bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06517—Bump or bump-like direct electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06568—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking the devices decreasing in size, e.g. pyramidical stack
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01004—Beryllium [Be]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01014—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01018—Argon [Ar]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01022—Titanium [Ti]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01023—Vanadium [V]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/0105—Tin [Sn]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01073—Tantalum [Ta]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01074—Tungsten [W]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01075—Rhenium [Re]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/049—Nitrides composed of metals from groups of the periodic table
    • H01L2924/0495—5th Group
    • H01L2924/04953—TaN
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/049—Nitrides composed of metals from groups of the periodic table
    • H01L2924/0504—14th Group
    • H01L2924/05042—Si3N4
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19043—Component type being a resistor

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

반도체 기판과 매립 도체층 사이의 열팽창차에 의한 영향을 완화할 수 있어, 고정밀도의 위치 정렬을 필요로 하지 않고 원하는 비아를 형성할 수 있는 반도체 장치의 제조 방법을 제공한다. 본 발명에 따른 반도체 장치의 제조 방법은, 반도체 기판(기판 본체)(21)의 제1 면(21A)측에 소자 형성층(30)이 형성되고, 반도체 기판(21)의 제1 면(21A)과 대향하는 제2 면(21B)측에 비아를 통해서 소자 형성층(30)과 전기적으로 접속되는 외부 접속 단자(48)가 형성된 반도체 장치의 제조 방법으로서, 상기 비아는, 상기 제1 면(21A)에, 반도체 기판(21)에 대하여 전기적으로 절연된 매립 도체층(27)을 형성하는 공정과, 상기 제2 면(21B)에, 매립 도체층(27)과 연락하는 연락 구멍(40)(40A, 40B)을 형성하는 공정과, 매립 도체층(27)과 연락 구멍(47) 사이를 전기적으로 접속하는 공정을 거쳐서 형성된다.
비아, 연락 구멍, 매립 도체층, 열팽창차, 외부 접속 단자

Description

반도체 장치의 제조 방법 및 반도체 장치{METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE AND SEMICONDUCTOR DEVICE}
본 발명은, 반도체 기판을 관통하는 비아를 구비한 반도체 장치의 제조 방법 및 반도체 장치에 관한 것이다.
근년, 전자 기기의 고기능화나 경박단소화의 요구에 수반하여, 전자 부품의 고밀도 집적화나 고밀도 실장화가 진행되어, 플립 칩 실장을 이용한 MCM(멀티칩 모듈) 또는　SIP(시스템-인-패키지) 타입의 반도체 장치가 주류로 되고 있다. 이러한 종류의 반도체 장치 중에는, 제1 반도체 칩 상에 제2 반도체 칩이 플립 칩 접속된 칩-온-칩(COC) 구조를 갖는 것이 있다.
도 16은, 칩-온-칩 구조의 종래의 반도체 디바이스의 개략 구성을 도시하는 단면도이다. 도시한 반도체 디바이스는, 제1 반도체 칩(1)과 제2 반도체 칩(2)에 의해 구성되어 있다. 제2 반도체 칩(2)은 제1 반도체 칩(1)의 주면의 거의 중앙부에 복수의 범프(3)를 이용하여 플립 칩 실장되어 있다. 제1 반도체 칩(1)의 주연부에는, 제2 반도체 칩(2)이 실장되는 영역을 둘러싸는 상태에서 복수의 전극 패드(4)가 형성되어 있다. 또한, 제1 반도체 칩(1)의 주면 상으로서, 칩 실장 영역 과 전극 패드(4)의 형성 영역 사이에는 댐(5)이 형성되어 있다. 댐(5)은, 칩 실장 영역을 둘러싸도록 평면에서 보아 사각 형상의 틀형으로 형성되어 있다. 그리고, 댐(5)의 내측에서, 제1 반도체 칩(1)과 제2 반도체 칩(2) 사이에는, 언더필재(6)가 충전되어 있다.
이상과 같이 구성되는 종래의 반도체 디바이스는, 도 16에 도시한 바와 같이 실장 기판(7) 상에 접착 재료층(8)를 개재하여 접착된 후, 제1 반도체 칩(1) 상의 전극 패드(4)와 실장 기판(7) 상의 랜드(9) 사이에, 본딩 와이어(10)를 통해서 전기적 접속이 행해져 있다.
근년, 칩-온-칩 구조의 반도체 디바이스에서는, 신호 처리의 고속화나 실장 면적의 저감 등이 요구되고 있다. 즉, 도 16에 도시한 와이어 본딩 방식에 의해 실장되는 반도체 디바이스는, 본딩 와이어(10)의 배선 길이에 기인하는 신호 전달의 지연이나 본딩 와이어(10)의 주회에 필요한 실장 면적의 확보가 문제로 된다.
따라서, 도 17에 모식적으로 도시한 바와 같이, 제1 반도체 칩(1)에 대하여, 상층측의 제2 반도체 칩(2)과 접합되는 범프(3)와, 하층측의 실장 기판(7)과 접합되는 범프(12) 사이를 층간 접속하는 비아(관통 전극)(11)를 형성하도록 하면, 신호 전달 속도의 고속화와 실장 면적의 저감을 동시에 실현할 수 있으므로 매우 유리하다.
한편, 비아를 형성하기 위해서는, 가공 시간의 단축과 협피치화를 실현하기 위해서, 웨이퍼(반도체 기판)를 박후화할 필요가 있다. 종래부터, 웨이퍼의 박후화에는 이면 연삭(백 그라인딩)이 실시되고 있다. 따라서, 비아를 형성하는 제1 방법으로서, 웨이퍼 표면에 관통 전극을 매립하여 형성한 후, 웨이퍼 이면을 연삭하여 관통 전극의 저부를 외부에 노출시키고, 이것을 단자면으로 하는 방법이 알려져 있다(하기 특허 문헌1 참조).
또한, 제2 비아 형성 방법으로서, 반도체 소자나 배선 등의 소자 형성층을 표면에 형성한 웨이퍼의 이면측으로부터 상기 배선층에 연락하는 컨택트홀을 형성 한 후, 이 컨택트홀을 도전화 처리하여 비아로 하는 방법이 제안되어 있다(하기 특허 문헌2 참조).
또한, 제3 비아 형성 방법으로서, 소자 형성층이 형성된 반도체 기판의 표면측으로부터 웨이퍼를 관통하는 관통 구멍을 형성한 후, 이 관통 구멍을 도전화 처리하여 비아로 하는 방법도 알려져 있다(하기 특허 문헌3 참조).
[특허 문헌1] 일본 특허 2004-241479호 공보
[특허 문헌2] 일본 특개 2006-41450호 공보
[특허 문헌3] 일본 특개 2002-50736호 공보
그러나, 웨이퍼의 이면을 연삭하여 매립 도체층의 저부를 노출시키는 제1 비아 형성 방법에서는, 비아 전체가 상기 매립 도체층으로 구성되게 되기 때문에, 웨이퍼에 매립되는 도체층의 구성 재료에 제한이 생겨, 원하는 소자 특성이 얻어지지 않게 되는 경우가 있다.
예를 들면, 형성되는 비아가 전원 공급계나 고주파 신호 전송계 등의 배선층 을 구성하는 경우, 매립 도체층은 Cu(구리)나 W(텅스텐) 등의 저저항의 금속 재료로 구성되는 것이 바람직하다. 그러나，Cu나 W는, 웨이퍼를 구성하는 Si(실리콘)의 열팽창율과 크게 상이하기 때문에, 그 후의 소자 형성 공정에서 가열 시에 웨이퍼 깨짐을 일으킬 가능성이 높아진다. 그 한편，매립 도체층의 구성 재료로서, Si와 동등한 열팽창율을 갖는 폴리실리콘(poly-Si)을 이용하는 것도 가능하지만, 이 경우, 저저항의 비아를 형성하는 것이 곤란하게 되어, 전원 공급이나 전송 속도에 과제를 남기게 된다. 또한, 웨이퍼를 매우 얇게 가공함으로써 매립 도체층의 열팽창율차의 영향을 저감하는 것도 가능하지만, 웨이퍼가 극박으로 됨으로써 소자 특성의 변동을 초래하거나, 핸들링성이 저하되어 생산성을 악화시키거나 할 가능성이 있다.
또한, 전술한 제2 비아 형성 방법에서는, 웨이퍼의 이면으로부터 소자 형성층의 목적으로 하는 배선 영역에 컨택트홀을 형성할 필요가 있지만, 웨이퍼 이면으로부터의 얼라인먼트 정밀도는 현상에서 0.5㎛가 한계로, 필요 스펙에 도달하고 있지 않다. 따라서, 포토리소그래피 기술을 이용하여 상기 컨택트홀을 형성하는 경우, 마스크 패턴을 필요한 위치 정렬 정밀도로 형성할 수 없을 뿐만 아니라, 배선층의 층 두께가 박후하기 때문에, 가공 시에 충분한 에칭 스토퍼로서 기능시키는 것이 어렵다고 하는 문제가 있다.
또한, 전술한 제3 비아 형성 방법에서는, 소자 형성층이 형성된 반도체 기판의 표면측으로부터 웨이퍼를 관통하는 관통 구멍을 형성하도록 하고 있기 때문에, 관통 구멍을 형성할 수 있을 정도로 웨이퍼 두께를 매우 얇게 형성할 필요가 있다. 웨이퍼 두께의 극박 가공은, 전술한 바와 같이, 그 후의 웨이퍼의 핸들링성을 손상시켜 생산성을 악화시키게 된다.
본 발명은 전술한 문제를 감안하여 이루어진 것으로서, 반도체 기판과 매립 도체층 사이의 열팽창차에 의한 영향을 완화할 수 있으며, 고정밀도의 위치 정렬이나 웨이퍼의 극박 가공을 필요로 하지 않고 원하는 비아를 형성할 수 있는 반도체 장치의 제조 방법 및 반도체 장치를 제공하는 것을 과제로 한다.
이상의 과제를 해결하는 데 있어서, 본 발명의 반도체 장치의 제조 방법은, 반도체 기판의 제1 면측에 소자 형성층이 형성되고, 반도체 기판의 제1 면과 대향하는 제2 면측에 비아를 통해서 소자 형성층과 전기적으로 접속되는 외부 접속 단자가 형성된 반도체 장치의 제조 방법으로서, 상기 비아는, 상기 제1 면에, 반도체 기판에 대하여 전기적으로 절연된 매립 도체층을 형성하는 공정과, 상기 제2 면에, 상기 매립 도체층과 연락하는 연락 구멍을 형성하는 공정과, 상기 매립 도체층과 상기 연락 구멍 사이를 전기적으로 접속하는 공정을 거쳐서 형성되는 것을 특징으로 한다.
본 발명의 반도체 장치의 제조 방법에서는, 제1 면에 매립 도체층을 형성하고, 제2 면에 상기 매립 도체층과 연락하는 연락 구멍을 형성한 후, 이들 매립 도체층과 연락 구멍 사이를 전기적으로 접속함으로써, 반도체 기판의 제1 면측과 제2 면측을 전기적으로 접속하는 비아를 형성하도록 하고 있다. 이에 의해, 비아 전체를 매립 도체층으로 구성하는 경우에 비해 반도체 기판과 매립 도체층 사이의 열팽 창차에 의한 영향을 완화할 수 있어, 이들 열팽창차에 기인하는 기판 깨짐 등의 문제를 회피하는 것이 가능하게 된다. 또한, 기판의 표리를 가공하여 비아를 형성하도록 하고 있기 때문에, 비아의 형상 제어가 용이해짐과 함께, 기판의 극박 가공이 불필요하게 된다.
매립 도체층을 구성하는 도전 재료는 특별히 제한되지 않고, Cu나 W 등의 금속 재료 외에, 폴리실리콘 등의 반금속 재료를 이용할 수 있다. 매립 도체층은, 반도체 기판에 대하여 전기적으로 절연될 필요가 있지만, 그 절연막도 특별히 제한되지 않고, 예를 들면 실리콘 질화막이 바람직하다. 매립 도체층의 형성 방법으로서는, 반도체 기판의 제1 면에, 도전 재료가 매립되는 바닥이 있는 구멍 혹은 홈을 형성한 후, 절연막을 형성하고, 도전 재료를 충전한다.
매립 도체층의 형성 공정은, 반도체 기판의 제1 면에 소자 형성층을 형성하기 전이어도 되고, 소자 형성층을 형성한 후이어도 된다. 소자 형성층을 형성하기 전에 매립 도체층을 형성하는 경우에는, 소자 형성층의 형성에 필요한 열처리에 의한 기판의 휘어짐이나 깨짐을 억제하기 위해서, 매립 도체층의 구성 재료로서 반도체 기판와 동등한 열팽창율을 갖는 재료(예를 들면 폴리실리콘)를 이용하는 것이 바람직하다. 한편, 소자 형성층을 형성한 후에 매립 도체층을 형성하는 경우에는, 매립 도체층의 구성 재료로서 Cu나 W 등의 금속 재료를 이용할 수 있다. 또한, 목적으로 하는 비아의 배선 계통의 종류(예를 들면 전원 공급계, 신호 전달계 등)에 따라서, 매립 도체층의 형성 타이밍, 매립 도체층의 재료의 종류 등을 선정하도록 하여도 된다.
또한, 본 발명의 반도체 장치의 제조 방법에서는, 제1 면측에 형성한 매립 형성층에 대하여 연락 구멍을 제2 면측으로부터 형성하도록 하고 있기 때문에, 소자 형성층 내의 배선층을 향하여 컨택트홀을 형성하는 경우에 비해 높은 위치 정렬 정밀도를 필요로 하지 않고 연락 구멍을 형성하는 것이 가능하다. 이에 의해, 비아의 형성이 용이해지고, 반도체 기판의 극박 가공도 필요로 하지 않으므로, 작업성 및 생산성의 향상을 도모할 수 있다. 이 경우, 연락 구멍의 형성 폭(혹은 형성 직경)을 매립 도체층의 형성 폭(혹은 형성 직경)보다도 크게, 예를 들면, 얼라인먼트 정밀도보다도 큰 형성 폭으로 설정할 수 있다.
또한, 연락 구멍의 형성 시에, 제작되는 비아의 접속 저항을 조정하는 것도 가능하다. 예를 들면, 매립 도체층을 미리 복수 배열하여 형성해 놓고, 하나의 연락 구멍에 대한 매립 도체층의 접속 개수로 비아의 전기 저항을 조정할 수 있다. 혹은, 매립 도체층에 대한 비아의 접속 길이로 비아의 전기 저항을 조정할 수 있다. 이와 같은 방법에 의해, 비아의 배선계에 필요로 되는 원하는 전기 저항을 얻는 것이 가능하게 된다.
본 발명에서，매립 도체층과 연락 구멍 사이를 전기적으로 접속하는 공정에서는, 연락 구멍을 형성한 후, 연락 구멍의 내면을 절연 처리하는 공정과, 매립 도체층의 저부를 피복하는 절연막을 제거하는 공정과, 연락 구멍의 내면과 매립 도체층의 저부를 동시에 피복하는 도체막을 형성하는 공정을 갖는다.
매립 도체층의 저부를 피복하는 절연막의 제거 공정에서는, 미리 연락 구멍을 매립 도체층의 형성 폭(혹은 형성 직경)보다도 큰 형성 폭(혹은 형성 직경)으로 형성해 놓고，매립 도체층의 저부 위치보다도 연락 구멍의 저부 위치쪽이, 퇴적량이 많아지도록 절연성의 보호막을 형성한 후, 매립 도체층의 저부에 형성된 보호막을 에칭 제거하고, 연락 구멍의 내부에 노출된 절연막을 선택적으로 에칭 제거한다. 이에 의해, 연락 구멍의 저부의 절연성을 확보하면서 매립 도체층의 저부를 피복하는 절연막을 확실하게 제거할 수 있어, 매립 도체층과 연락 구멍 사이의 전기적 접속의 신뢰성을 높일 수 있다.
한편, 본 발명의 반도체 장치는, 반도체 기판의 제1 면에 형성된 소자 형성층과, 반도체 기판의 제1 면과 대향하는 제2 면에 형성된 외부 접속 단자와, 상기 소자 형성층과 상기 외부 접속 단자 사이를 전기적으로 접속하는 비아를 구비한 반도체 장치로서, 상기 비아는, 상기 제1 면측에 형성된 매립 도체층과, 상기 제2 면측에 형성된 연락 구멍과, 상기 매립 도체층과 상기 연락 구멍 사이를 전기적으로 접속하는 접속 처리층을 구비한 것을 특징으로 한다.
본 발명의 반도체 장치에서는, 반도체 기판의 제1 면측에 형성한 매립 도체층과 제2 면측에 형성한 연락 구멍에 의해 반도체 기판을 관통하는 비아를 구성하고 있으므로, 매립 도체층만으로 비아를 구성하는 경우에 비해, 반도체 기판과 매립 도체층 사이의 열팽창차에 의한 영향을 완화할 수 있어, 이들 열팽창차에 기인하는 기판 깨짐 등의 문제를 회피하는 것이 가능하게 된다.
접속 처리층은, 연락 구멍의 내면과, 연락 구멍의 저부로부터 노출되는 매립 도체층을 동시에 피복하는 도체막으로 구성할 수 있다. 도체막은, 연락 구멍을 피복하는 도체 도금이어도 되고, 연락 구멍을 충전하는 도체층이어도 된다. 외부 접 속 단자는, 이 도체막 상에 형성된 도금 범프나 땜납 범프 등으로 구성할 수 있다.
또한, 외부 접속 단자는, 반도체 기판의 제2 면에 형성된 재배선층 상에 형성되어 있어도 되고, 연락 구멍의 형성 위치에 형성되어 있어도 된다. 이와 같이 하여 제작된 반도체 장치는, 칩-온-칩 구조의 반도체 디바이스에서의 하층측의 반도체 칩으로서 적합하게 이용할 수 있다.
이상 설명한 바와 같이, 본 발명에 따르면, 매립 도체층과 반도체 기판 사이의 열팽창차에 기인하는 기판 깨짐을 방지할 수 있는 비아 구조를, 작업성 및 생산성을 손상시키지 않고 안정적으로 형성할 수 있다.
이하, 본 발명의 각 실시예에 대해서 도면을 참조하여 설명한다.
<제1 실시예>
도 1은 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법을 설명하는 공정 플로우이다. 본 실시예의 반도체 장치의 제조 방법은, 반도체 기판의 한쪽의 면(제1 면)에 매립 도체층을 형성하는 공정(S11)과, 반도체 기판의 제1 면에 트랜지스터 등의 반도체 소자나 배선, 각종 절연층, 전극 패드 등을 포함하는 소자 형성층을 형성하는 공정(S12)과, 반도체 기판의 다른 쪽의 면(제2 면)에 매립 도체층과 연락하는 연락 구멍을 형성하는 공정(S13)과, 매립 도체층과 연락 구멍 사이를 전기적으로 접속하는 비아 접속 처리 공정(S14)과, 반도체 기판의 제2 면에 외부 접속 단자를 형성하는 공정(S15)을 갖는다.
[매립 도체층 형성 공정]
도 2 및 도 3은, 매립 도체층의 형성 공정을 설명하기 위한 반도체 기판(웨이퍼)의 주요부 공정 단면도이다. 도 2의 A에 도시한 바와 같이, 실리콘 기판으로 이루어지는 기판 본체(반도체 기판)(21)의 제1 면(21A)에는 SiO2막(22), SiN막(23)을 순서대로 적층 형성한다. 또한, 이들 절연막(22, 23)의 구성 재료, 막 두께, 조합은 임의이며, 이 예에 특별히 한정되지 않는다.
다음으로, 도 2의 B에 도시한 바와 같이, 기판 본체(21)의 제1 면(21A)에 바닥이 있는 구멍(혹은 홈)(24)을 필요 위치에 필요 수 각각 형성한다. 구멍(24)의 형성 방법으로서는, 공지의 포토리소그래피 기술이 이용되고, 도시하지 않더라도 SiN막(23) 상에 구멍(24)의 형성 위치가 개구하는 레지스트 패턴을 형성한 후, SiN막(23), SiO2막(22), 기판 본체(21)를 순서대로 에칭한다. 에칭 방법은 드라이 에칭이어도 되고 웨트 에칭이어도 된다. 또한, 구멍(25)의 형상은 환공이어도 되고 각 형상의 것이어도 된다.
여기서, 구멍(24)의 깊이는 기판 본체(21)를 관통하지 않는 깊이로 되며, 예를 들면, 1㎛∼50㎛이다. 또한, 구멍(24)의 형성 폭(혹은 형성 직경)은, 형성 수나 저항 등에 따라서 적절히 설정되며, 예를 들면, 0.5㎛∼5㎛로 된다.
다음으로, 도 3의 C에 도시한 바와 같이, 기판 본체(21)의 제1 면(21A)에, 예를 들면 LPCVD(저압 CVD)법 등을 이용하여 SiN막을 성막하여, 구멍(24)의 내벽(구멍(24)의 내주부 및 저부)을 SiN막(또는 SiO2막)(25)으로 피복한 후, 기판 본 체(21)의 제1 면(21A)에, 예를 들면 비소를 함유한 폴리실리콘막(26)을 성막한다. 이에 의해，SiN막(25)으로 절연 처리된 구멍(24)의 내부에 폴리실리콘막(26)이 충전되어 이루어지는 매립 도체층(27)이 형성된다.
구멍(24)에 대한 폴리실리콘막(26)의 충전 후, 기판 본체(21)의 제1 면(21A)에 잔존하는 잉여의 폴리실리콘막(26)을 CMP(화학적 기계적 연마)법으로 제거하고,에치백법으로 리세스를 형성한 후, 기판 본체(21)의 제1 면(21A)에 SiO2막(28)을 성막한다(도 3의 D, E). 이상과 같이 하여, 기판 본체(21)의 제1 면(21A)에 매립 도체층(폴리실리콘 플러그)(27)을 형성하는 공정이 완료된다.
[소자 형성층 형성 공정]
다음으로, 기판 본체(21)의 제1 면(21A)에, 트랜지스터 등의 반도체 소자나 배선층, 절연층, 전극 패드 등을 포함하는 소자 형성층이 형성된다. 도 4의 A에, 소자 형성층(30)의 구성예를 개략적으로 도시한다. 도면에서，참조 부호 31은 트랜지스터 소자, 참조 부호 32는 배선층, 참조 부호 33은 절연층, 참조 부호 34는 전극 패드를 각각 나타내고 있다. 또한, 기판 본체(21)에 형성된 매립 도체층(27)은, 소자 형성층(30) 내의 소정의 배선층(32)에 대하여 W(텅스텐) 플러그 등의 층간 접속부(35)를 통하여 접속되어 있다.
여기서, 본 실시예에서는, 소자 형성층(30)의 형성 전에 형성한 매립 도체층(27)을 기판 본체(21)와 동등한 열팽창율을 갖는 폴리실리콘을 주체로 하여 구성하였으므로, 소자 형성층(30)의 형성에서 실시되는 필요한 열처리 공정 시에, 기판 본체(21)와 매립 도체층(27) 사이의 열팽창차에 기인하는 기판의 휘어짐이나 깨짐을 방지할 수 있다.
[연락 구멍 형성 공정]
다음으로, 연락 구멍 형성 공정에 대해서 설명한다. 도 4의 A는, 기판 본체(21)의 상하를 반전하여 도시한 반도체 기판의 개략 측단면도이다. 도 4의 A에 도시한 바와 같이, 소자 형성층(30)이 형성된 기판 본체(21)의 제1 면(21A)에, 접착 재료층(37)을 개재하여 서포트 기판(37)을 접합한다. 이 서포트 기판(지지 기판)(37)은, 기판 본체(21)와 동등한 크기를 갖고 있으며, 주로, 기판 본체(21)의 핸들링성을 높이기 위해서 이용된다. 이 후, 필요에 따라서, 기판 본체(21)의 제1 면(21A)과 대향하는 제2 면(21B)을 백 그라인딩 혹은 에치백을 실시하여, 기판 본체(21)의 박후화를 행한다.
다음으로, 도 4의 B에 도시한 바와 같이, 기판 본체(21)의 제2 면(21B)에 CVD법 등에 의해 SiO2막(38)을 형성한다. SiO2막(38)은 자연 산화막이어도 된다. 다음으로，이 SiO2막(38) 상에, 레지스트 마스크(혹은 하드마스크)(39)를 형성한다. 이 레지스트 마스크(39)는 연락 구멍의 형성 위치가 개구하는 소정의 패턴 형상을 갖고 있어, 마스크 개구부로부터 노출되는 SiO2막(38)을 에칭 제거한다.
다음으로, 도 5의 C에 도시한 바와 같이, SiO2막(38)을 마스크로 하여 기판 본체(21)의 제2 면(21B)을 에칭하여, 매립 도체층(27)과 연락하는 컨택트홀(41)을 형성한다. 컨택트홀(41)은, 그 저부에 매립 도체층(27)이 노출될 정도의 깊이로 형성된다. 본 실시예에서는，에칭량을 시간 제어하여 컨택트홀(41)이 형성된다. 컨택트홀(41)의 개구 형상은 환공이어도 되고 각공이어도 된다.
다음으로, 기판 본체(21)의 제2 면(21B)에 SiN막(또는 SiO2막)(42)을 형성하고, 컨택트홀(41)의 내면을 그 SiN막(42)으로 피복한다. 본 실시예에서는，SiN막(42)은 플라즈마 CVD법을 이용하여 15㎚의 막 두께로 형성된다. 이상과 같이 하여, 기판 본체(21)에 연락 구멍(40)(40A, 40B)이 형성된다.
여기서, 연락 구멍(40)(컨택트홀(41))의 형성 시에는, 공지의 적외선 얼라인먼트법을 이용하여 마스크(SiO2막(38)) 개구부의 위치 정렬이 행해진다. 본 실시예에서는, 연락 구멍(40)의 형성 폭(혹은 형성 직경)은, 각 매립 도체층(27)의 형성 폭(혹은 형성 직경)보다도 크게 형성된다. 구체적으로, 연락 구멍(40)의 형성 폭은, 상기 마스크 위치 정렬의 얼라인먼트 정밀도보다도 크고, 예를 들면 그 얼라인먼트 정밀도의 2배의 형성 직경으로 된다. 따라서, 높은 얼라인먼트 정밀도를 필요로 하지 않고，매립 도체층(27)에 대한 연락 구멍(40)의 접속을 행하는 것이 가능해지므로, 연락 구멍(40)의 형성 작업을 용이하게 행할 수 있다. 또한, 연락 구멍(40)의 형성 시에 기판 본체(21)를 극박하게 가공하지 않더라도, 매립 도체층(27)에 대한 연락 구멍(40)의 접속 작업을 확실하게 행할 수 있다.
연락 구멍(40)의 형성 폭은 모든 위치에서 동일할 필요는 없으며, 복수 배열하여 형성된 매립 도체층(27)에 대하여 연락 구멍(40)의 접속 개수를 서로 다르게 해도 된다. 도 5의 C는, 좌방측의 연락 구멍(40A)이 1개의 매립 도체층(27)에 접 속되고, 우방측의 연락 구멍(40B)이 3개의 매립 도체층(27)에 접속된 예를 도시하고 있다. 후술하는 바와 같이, 연락 구멍(40)에 대한 매립 도체층(27)의 접속 개수로, 형성되는 비아의 도통 저항을 조정할 수 있다.
[비아 접속 처리 공정]
다음으로, 비아 접속 처리 공정이 행해진다. 이 비아 접속 처리 공정에서는，매립 도체층(27)과 연락 구멍(40) 사이를 전기적으로 접속하는 접속 처리층을 형성하고, 기판 본체(21)를 관통하는 비아를 형성한다.
연락 구멍(40)을 구성하는 컨택트홀(41) 상에 형성된 SiN막(42)은, 컨택트홀(41)의 내부와 기판 본체(21) 사이를 전기적으로 절연한다. 그 SiN막(42)의 형성 시에, 컨택트홀(41)의 내면(내주면 및 저부) 외에, 컨택트홀(41)의 저부로부터 돌출되는 매립 도체층(27)의 저부(도 5의 C에서 정부)에도 SiN막(42)이 형성되지만, 당초부터 매립 도체층(27)의 주위를 피복하고 있는 절연막(SiN)(25)과 동종 재료이므로, 이하의 설명에서는，매립 도체층(27)의 저부에 형성되는 SiN막(42)을, 매립 도체층(27)의 저부를 당초부터 피복하고 있는 SiN막에 포함시켜, SiN막(25)으로 나타내는 것으로 한다.
그런데, 비아 접속 처리 공정에서는, 연락 구멍(40)의 저부로부터 노출되는 매립 도체층(27)의 저부를 피복하는 절연막(SiN막)(25)을 제거한 후, 연락 구멍(40)의 내부와 그 매립 도체층(27)의 저부 도체층(폴리실리콘층)을 동시에 피복하는 도체막을 형성함으로써 행해진다. 그러나，매립 도체층(27)의 저부를 피복하는 절연막(25)을 에칭 제거할 때, 매립 도체층(27)의 저부뿐만 아니라, 연락 구 멍(40)의 내부를 피복하는 절연막(SiN막)(42)도 동시에 제거됨으로써, 연락 구멍(40)의 내부와 기판 본체(21) 사이의 전기적 절연이 도모되지 않게 된다.
따라서, 본 실시예에서의 매립 도체층(27)의 저부를 피복하는 절연막(25)의 제거 공정에서는, 매립 도체층(27)의 저부 위치보다도 연락 구멍(40)의 저부 위치쪽이, 퇴적량이 많아지도록 전기 절연성의 보호막을 형성한 후, 매립 도체층(27)의 저부에 형성된 상기 보호막을 에칭 제거하고, 연락 구멍(40)의 내부에 노출된 절연막(25)을 선택적으로 에칭 제거하도록 하고 있다.
이하, 구체적으로 설명한다.
우선, 도 5의 D에 도시한 바와 같이, 기판 본체(21)의 제2 면(21B)에 대하여, 상기 절연성 보호막(43)을 성막한다. 본 실시예에서는, 보호막(43)을 하이덴서티 플라즈마(HDP) CVD법으로 성막한 SiO2막으로 구성한다. 막 두께는 예를 들면 500㎚로 한다. 이에 의해, 도 5의 D에 도시한 바와 같이，매립 도체층(27)의 저부 위치에 형성되는 보호막(43a)보다도, 매립 도체층(27)의 형성 폭보다도 큰 형성 폭으로 형성된 연락 구멍(40)의 저부 위치에 형성되는 보호막(43b)쪽이, 퇴적량을 많게 할 수 있다.
HDP-CVD법은, 기판에 바이어스를 인가하여 피처리면을 스퍼터하면서 기상 성장시키는 것으로，커버리지성보다도 저부에 막을 두껍게 붙이는 성막 방법이다. 이 방법으로 성막된 보호막(43)은, 도 4의 B에 도시한 바와 같이, 이온의 스퍼터 작용에 의해 각부가 떨어진다. 그 결과, 매립 도체층(27)의 저부에 형성되는 보호 막(43a)보다도, 연락 구멍(40)의 저부에 형성되는 보호막(43a)쪽이, 퇴적량이 많아진다.
계속해서, 도 6의 E에 도시한 바와 같이, 기판 본체(21)의 제2 면(21B)측에 예를 들면 RIE(반응성 이온 에칭)을 실시하여, 연락 구멍(40)의 저부로부터 노출되는 매립 도체층(27)의 저부 바로 위에 형성된 보호막(43a)을 제거한다. 매립 도체층(27)의 저부 위치에 형성된 보호막(43a)의 퇴적량보다도 연락 구멍(40)의 저부 위치에 형성된 보호막(43b)의 퇴적량쪽이 많기 때문에, 매립 도체층(27)의 저부를 피복하는 절연막(25)이 노출되어도, 연락 구멍(40)의 저부에 형성된 보호막(43b)을 잔존시킬 수 있다.
다음으로, 도 6의 F에 도시한 바와 같이, 연락 구멍(40)의 내부에 노출되어 있는 매립 도체층(27)의 절연막(SiN막)(25)을 에칭 제거한다. 에천트(에칭액 혹은 에칭 가스)로서는, SiN막을 에칭하고 SiO2막은 에칭하지 않는 선택성이 있는 것을 이용한다. 예를 들면, CHF3과 Ar과 O2의 혼합 가스(CHF3/Ar/O2=20/200/10sccm)를 이용한 드라이 에칭에 의해 절연막(25)을 제거한다. 이에 의해，매립 도체층(27)의 저부로부터 폴리실리콘 플러그(26)가 노출된다. 한편, 연락 구멍(40)의 저부에 형성되어 있는 SiN막(42)은, 그 상을 피복하는 보호막(43b)에 의해 에칭되지 않고 잔존하므로, 연락 구멍(40)의 내부와 기판 본체(21) 사이의 전기적 절연은, 확실하게 유지된다.
다음으로, 도 7의 G에 도시한 바와 같이, 기판 본체(21)의 제2 면(21B) 및 연락 구멍(40)의 내면에 형성한 보호막(43)을 에칭 제거한다. 그리고, 도 7의 H에 도시한 바와 같이, 연락 구멍(40)의 내부 및 매립 도체층(27)의 저부(폴리실리콘 플러그(26))를 동시에 피복하도록, 기판 본체(21B) 상에 Ti(TiN)계 혹은 Ta(TaN)계의 배리어 메탈(44)을 형성한 후, 이 배리어 메탈(44) 상에 Cu 시드층(45)을 형성한다. 이에 의해, 연락 구멍(40)의 내면과 매립 도체층(27) 사이가 전기적으로 접속되어, 기판 본체(21)를 관통하는 비아가 완성된다.
배리어 메탈(44) 및 시드층(45)은, 연락 구멍(40)의 내면과 매립 도체층(27)의 저부를 동시에 피복하는 본 발명의 「도체막」을 구성한다. 또한，SiN막(42), 배리어 메탈(44) 및 시드층(45)에 의해, 매립 도체층(27)과 연락 구멍(40) 사이를 전기적으로 접속하는 접속 처리층(46)이 구성된다.
또한, 배리어 메탈(44)의 형성 전에, 아르곤 플라즈마를 이용한 역스퍼터법으로 매립 도체층(27)의 폴리실리콘 플러그(26) 계면을 크리닝하는 것이 바람직하다. 또한, 배리어 메탈(44)의 형성 전에, 연락 구멍(40)의 내면에 부착된 보호막(43)을 제거하였지만, 보호막(43) 상으로부터 배리어 메탈(44)을 형성하도록 하여도 된다.
[외부 접속 단자 형성 공정]
이 공정에서는, 도 8에 도시한 바와 같이, 기판 본체(21)의 제2 면(21B)에 형성한 시드층(45) 상에, 전해 도금법에 의해 외부 접속 단자(48)를 형성한 후, 포토리소그래피 기술을 이용하여 시드층(45) 및 배리어 메탈(44)의 각 층을 소정 형상으로 패터닝하여 재배선층(47)을 형성한다.
전술한 바와 같이 하여 형성되는 비아는, 연락 구멍(40)에 대한 매립 도체층(27)의 접속 개수로 비아 접속 저항을 상이하게 할 수 있다. 즉, 도 8에 도시한 예에서, 좌방측의 연락 구멍(40A)보다도 우방측의 연락 구멍(40B)쪽이, 매립 도체층(27)의 접속 개수가 많은 만큼, 비아 접속 저항을 낮게 할 수 있다. 이와 같이, 연락 구멍(40)에 대한 매립 도체층(27)의 접속 개수에 의해, 형성되는 비아의 접속 저항을 임의로 조정하는 것이 가능하게 된다. 이에 의해, 목적으로 하는 비아의 배선계의 종류(전원계, 신호 전달계 등)에 따른 적절한 비아 설계가 가능하게 된다. 구체적으로, 전원 공급계나 고주파 전송계의 배선 용도로는, 전압 강하나 신호 전달 속도의 지연에 의한 영향을 회피하기 위해서, 연락 구멍(40B)과 같은 매립 도체층(27)이 복수 접속된 비아 구성으로 한다.
예를 들면, 폴리실리콘 플러그(26)의 형상을 1㎛φ, 깊이 1㎛로 하면, 플러그 저항은 51Ω으로 된다(비저항 4mΩ㎝). 비아 저항을 0.5Ω으로 하는 경우에는, 100개의 폴리실리콘 플러그를 비아 피치 1 : 1로 형성한다. 플러그의 어레이 형상은, 예를 들면 20㎛×20㎛□(square)로 한다. 연락 구멍(40)은, 얼라인먼트 어긋남량이 예를 들면 1㎛인 경우, 얼라인먼트 어긋남을 고려하여, 25㎛□(square)의 각공으로 한다. 연락 구멍을 피복하는 Cu층(시드층(45))은, 10㎛ 이상으로 한다. 또한，이 Cu층으로 연락 구멍을 충전하여도 된다.
또한, 비아 저항을 1Ω으로 하는 경우에는, 폴리실리콘 플러그의 개수를 절반으로 한다. 어레이 형상이 7㎛×7㎛□인 멀티 비아를 형성한 경우에는, 연락 구멍은, 9㎛□의 각공으로 한다.
한편，매립 도체층(27)에 대한 연락 구멍(40)의 접속 길이로 비아의 접속 저항을 조정하는 것도 가능하다. 예를 들면, 연락 구멍(40)을 깊게 형성하면, 연락 구멍(40)의 저부로부터의 매립 도체층(27)의 돌출 길이가 커지게 된다. 그 결과, 매립 도체층(27)의 저부를 피복하는 절연막(25)의 제거 시, 폴리실리콘 플러그(26)의 노출 길이가 길어짐으로써, 도체막의 형성 시에 연락 구멍(40)과 폴리실리콘 플러그(26) 사이의 접속 면적이 커지게 되어, 비아 접속 저항이 낮아진다. 반대로, 연락 구멍(40)이 얕으면, 매립 도체층(27)과의 접속 길이가 짧아짐으로써, 비아 접속 저항이 높아진다.
또한，매립 도체층(27)을 구성하는 도체 재료의 종류를 바꿈으로써, 비아 접속 저항을 조정하는 것도 가능하다. 본 예에서는, 폴리실리콘으로 매립 도체층(27)을 구성하였지만, 텅스텐이나 구리 등의 금속 재료로 매립 도체층을 구성함으로써, 비아 접속 저항을 더욱 저감하는 것이 가능하게 된다. 또한, 금속 플러그의 적용예에 대해서는 후술한다.
또한, 도 8에 도시한 예에서는, 외부 접속 단자(48)는 Cu 도금 범프로 구성되며, 기판 본체(21)의 제2 면(21B) 상에서 각 연락 구멍(40)의 바로 위 위치로부터 오프셋한 위치에 형성되어 있다. 또한, 외부 접속 단자(48)의 형성예는 전술한 예에 한하지 않고, 예를 들면 도 9에 도시한 바와 같이, 연락 구멍(40)의 내부를 시드층(45)으로 충전하고, 연락 구멍(40)의 바로 위 위치에 외부 접속 단자(48)를 형성하도록 하여도 된다. 외부 접속 단자(48)는, 도금 범프에 한하지 않고, 땜납 범프이어도 된다.
이상과 같이 하여, 매립 도체층(27)과 외부 접속 단자(48) 사이가 비아를 통해서 전기적으로 접속된 본 발명에 따른 반도체 장치(50)가 제작된다. 본 실시예의 반도체 장치(50)는, COC 구조의 반도체 디바이스에서의 하층측의 반도체 칩으로서 구성할 수 있다.
도 10의 A, B는, 제작한 반도체 장치(50)의 제2 면(21B)측에, 미리 준비한 상층측의 반도체 칩(51)을 탑재하여 COC 구조의 반도체 디바이스(53)를 구성한 예를 도시하고 있다. 이 경우, 상층측의 반도체 칩(51)은 하층측의 반도체 장치(50)에 대하여 플립 칩 실장되어, 반도체 칩(51)의 외부 접속 단자(땜납 범프)(52)가 반도체 장치(50)의 외부 접속 단자(48) 상에 접합된다. 접합 후, 반도체 장치(50)와 반도체 칩(51) 사이에 언더필 수지층(54)을 충전하여 경화시킨다. 그 후, 반도체 장치(50)를 칩 사이즈로 개편화함으로써, 도 10의 B에 도시하는 반도체 디바이스(53)가 제작된다.
도 10의 예에서는, 반도체 장치(50)의 전극 패드(34)를 범프화 처리하여 외부 단자(49)를 구성한 예를 도시하고 있다. 또한, 반도체 장치(50)의 제2 면(21B)측에 형성한 외부 접속 단자(48)를 반도체 칩(51)에 대한 접합 단자로서 이용하였지만, 반도체 장치(50)의 전극 패드(34)를 상기 접합 단자로서 이용하고, 외부 접속 단자(48)를 실장 기판용의 접합 단자로서 이용해도 된다.
이상과 같이, 본 실시예에 따르면, 반도체 장치(50)의 제1 면측(21A)에 형성한 매립 도체층(27)과 제2 면측에 형성한 연락 구멍(40)에 의해 반도체 기판을 관통하는 비아를 구성하고 있으므로, 매립 도체층만으로 비아를 구성하는 경우에 비 해, 반도체 기판과 매립 도체층 사이의 열팽창차에 의한 영향을 완화할 수 있어, 이들 열팽창차에 기인하는 기판 깨짐 등의 문제를 회피하는 것이 가능하게 된다. 또한, 기판의 표리를 가공하여 비아를 형성하도록 하고 있기 때문에, 비아의 형상제어가 용이해짐과 함께, 기판의 극박 가공이 불필요하게 된다.
또한, 본 실시예에 따르면, 제1 면(21A)측에 형성한 매립 형성층(27)에 대하여 연락 구멍(40)을 제2 면(21B)측으로부터 형성하도록 하고 있기 때문에, 소자 형성층 내의 배선층을 향하여 컨택트홀을 형성하는 경우에 비해 높은 위치 정렬 정밀도를 필요로 하지 않고 연락 구멍을 형성하는 것이 가능하다. 이에 의해, 비아의 형성이 용이해지고, 반도체 기판의 극박 가공도 필요로 하지 않으므로, 작업성 및 생산성의 향상을 도모할 수 있다. 이 경우, 연락 구멍의 형성 폭(혹은 형성 직경)을 매립 도체층의 형성 폭(혹은 형성 직경)보다도 크게, 예를 들면, 얼라인먼트 정밀도보다도 큰 형성 폭으로 설정할 수 있다.
<제2 실시예>
도 11은 본 발명의 제2 실시예에 따른 반도체 장치의 제조 방법을 설명하는 공정 플로우이다. 본 실시예의 반도체 장치의 제조 방법은, 반도체 기판의 제1 면에 소자 형성층을 형성하는 공정(S21)과, 소자 형성층을 개재하여 반도체 기판의 제1 면에 매립 도체층을 형성하는 공정(S22)과, 반도체 기판의 제2 면에 매립 도체층과 연락하는 연락 구멍을 형성하는 공정(S23)과, 매립 도체층과 연락 구멍 사이를 전기적으로 접속하는 비아 접속 처리 공정(S24)과, 반도체 기판의 제2 면에 외부 접속 단자를 형성하는 공정(S25)을 갖는다.
즉, 전술한 제1 실시예에서는，매립 도체층의 형성 공정을 소자 형성층의 형성 공정 전에 행하고 있었던 것에 대하여, 본 실시예에서는，매립 도체층의 형성 공정을 소자 형성층의 형성 공정 후에 행하는 점에서 상위하다.
도 12∼도 14는, 본 실시예에서의 매립 도체층의 형성 공정을 설명하는 주요부의 공정 단면도이다. 도 12의 A는, 기판 본체(21)의 제1 면(21A)측에 소자 형성층(30)을 형성한 상태를 도시하고 있다. 또한, 도면에서 전술한 제1 실시예와 대응하는 부분에 대해서는 동일한 부호를 붙이고, 그 상세한 설명은 생략한다.
소자 형성층(30) 상에는, 매립 도체층을 형성할 때에 이용하는 SiN막 혹은 SiO2막으로 이루어지는 하드마스크층(60)이 형성되어 있다. 따라서, 도 12의 B에 도시한 바와 같이, 하드마스크층(60) 상에 레지스트 마스크(61)를 형성하고, 소자 형성층(30) 및 하드마스크층(60)을 관통하는 구멍(62)을 형성한다. 구멍(62)은, 소자 형성층(30)에서 반도체 소자나 배선이 형성되어 있지 않은 영역에 형성된다.
다음으로, 도 13의 C에 도시한 바와 같이, 레지스트 마스크(61)를 제거한 후, 하드마스크층(60)을 마스크로 한 에칭 처리를 행하여 기판 본체(21)에 바닥이 있는 구멍(63)을 형성한다. 바닥이 있는 구멍(63)은, 기판 본체(21)를 관통하지 않는 임의의 깊이로 형성된다. 또한，이하의 설명에서는, 이들 구멍(62) 및 바닥이 있는 구멍(63)을 총칭하여 간단히 바닥이 있는 구멍이라고 한다.
계속해서, 도 13의 D에 도시한 바와 같이, 바닥이 있는 구멍의 내부와 기판 본체(21) 사이를 전기적으로 절연하기 위해서, 바닥이 있는 구멍의 내면을 피복하 는 절연막(64)을 기판 본체(21)의 제2 면(21B)에 예를 들면 15㎚의 막 두께로 형성한다. 절연막(64)의 구성 재료에는, 예를 들면, 먼저 형성한 하드마스크층(60)과 동종의 절연 재료(SiN 혹은 SiO2)가 이용된다. 이하의 설명에서는, 이들 하드마스크층(60) 및 절연막(64)을 총칭하여 간단히 절연막(64)이라고 한다.
다음으로, 도 14의 E에 도시한 바와 같이, 절연막(64) 상에 기초층(65)을 형성한 후, W(텅스텐)막(66)을 성막하여, 바닥이 있는 구멍의 내부를 W막(66)으로 충전한다. W막(66)의 성막 시에는, 암모니아 플라즈마 등으로 절연막(64)의 개질을 행한 후, CVD법 혹은 ALD법에 의해 기초층(65)으로서 WN막을 형성하고, 계속해서 W막(66)을 CVD법으로 형성하여 바닥이 있는 구멍을 충전하는 방법을 이용할 수 있다. 혹은, 기초층(65)에 배리어 메탈(Ti/TiN)층을 적용해도 되고, 이 경우, PVD법으로 Ti를 형성한 후, CVD법으로 TiN을 형성하고, 또한, 예를 들면 550℃에서 어닐링을 행한 후, W막(66)을 성막한다.
그 후, 도 14의 F에 도시한 바와 같이, 기판 본체(21)의 제2 면(21B)을 덮는 W막(66) 및 배리어 메탈층(65)을 CMP법이나 에치백법 등으로 제거한다. 이상과 같은 다마신 프로세스를 거쳐, 기판 본체(21)의 내부에 W 플러그(66)를 포함하는 매립 도체층(67)이 제작된다.
계속해서, 기판 본체(21)의 제2 면측에, 전술한 매립 도체층(67)과 연락하는 연락 구멍을 형성하는 공정(S23)과, 이 연락 구멍과 매립 도체층(67) 사이를 전기적으로 접속하는 비아 접속 처리 공정(S24)과, 기판 본체(21)의 제2 면측에 외부 접속 단자를 형성하는 공정(S25)을 거쳐, 본 발명에 따른 반도체 장치가 제작된다. 또한, 상기 각 공정 S23∼S25는, 전술한 제1 실시예에서의 공정 S13∼S15와 마찬가지므로, 그 상세한 설명은 생략한다.
본 실시예에 의해서도 전술한 제1 실시예와 마찬가지의 효과를 얻을 수 있다. 특히, 매립 도체층(67)을 구성하는 도체 플러그가 금속 텅스텐으로 구성되어 있지만, 소자 형성층(30)의 형성 후에 매립 도체층(67)을 형성하도록 하고 있기 때문에, 열팽창차에 기인하는 기판 깨짐이나 휘어짐 등의 문제를 회피할 수 있다. 또한, 도체 플러그는 금속 텅스텐에 한하지 않고, 구리 등의 다른 금속 재료나 폴리실리콘 등의 반도체 재료를 이용해도 된다.
또한，매립 도체층(67)에 금속 텅스텐 플러그를 이용함으로써, 비아의 저항을 전술한 제1 실시예보다도 낮게 할 수 있다. 예를 들면, W 플러그(66)의 형상을0.5㎛φ, 깊이 1㎛로 하면, 플러그 저항은 0.5Ω으로 된다. 비아 저항을 5mΩ으로 하는 경우에는, 100개의 W 플러그를 5㎛×5㎛□로 한다. 연락 구멍은, 9㎛□ 이상의 각공으로 하고, Cu막으로 피복한다.
이상, 본 발명의 각 실시예에 대해서 설명하였지만, 물론, 본 발명은 이들에 한정되는 것은 아니며, 본 발명의 기술적 사상에 기초하여 다양한 변형이 가능하다.
예를 들면 이상의 실시예에서는, 제작한 비아를 가진 반도체 기판을 COC 구조의 반도체 디바이스에서의 하층측의 반도체 기판에 적용하는 예에 대해서 설명하였지만, 이에 한하지 않고, 도 14에 모식적으로 도시한 바와 같이, 제1∼제3 반도 체 칩C1∼C3으로 이루어지는 3층 구조의 COC　디바이스에서, 비아 V1, V2를 각각 갖는 최하층측의 제1 반도체 칩 C1과 중간의 제2 반도체 칩 C2의 비아 형성 방법 및 비아 구조에 본 발명을 적용하는 것도 가능하다. 또한 도면에서，R은, 각 층의 반도체 칩 C1∼C3의 접합부를 보호하는 수지층이다.
도 1은 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 공정 플로우.
도 2는 본 발명의 제1 실시예에서의 매립 도체층 형성 공정을 설명하는 주요부의 공정 단면도.
도 3은 본 발명의 제1 실시예에서의 매립 도체층 형성 공정을 설명하는 주요부의 공정 단면도.
도 4는 본 발명의 제1 실시예에서의 연락 구멍 형성 공정을 설명하는 주요부의 공정 단면도.
도 5는 본 발명의 제1 실시예에서의 연락 구멍 형성 공정을 설명하는 주요부의 공정 단면도다.
도 6은 본 발명의 제1 실시예에서의 비아 접속 처리 공정을 설명하는 주요부의 공정 단면도.
도 7은 본 발명의 제1 실시예에서의 비아 접속 처리 공정을 설명하는 주요부의 공정 단면도.
도 8은 본 발명의 제1 실시예에서의 외부 접속 단자 형성 공정을 설명하는 주요부의 단면도.
도 9는 외부 접속 단자의 구성의 변형예를 도시하는 주요부의 단면도.
도 10은 본 발명의 제1 실시예에서 제작한 반도체 기판을 이용하여 COC 구조의 반도체 디바이스의 제작하는 공정을 설명하는 개략 단면도.
도 11은 본 발명의 제2 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 공정 플로우.
도 12는 본 발명의 제2 실시예에서의 매립 도체층 형성 공정을 설명하는 주요부의 공정 단면도.
도 13은 본 발명의 제2 실시예에서의 매립 도체층 형성 공정을 설명하는 주요부의 공정 단면도.
도 14는 본 발명의 제2 실시예에서의 매립 도체층 형성 공정을 설명하는 주요부의 공정 단면도.
도 15는 본 발명이 적용되는 COC 구조의 반도체 디바이스의 다른 구성예를 도시하는 개략 단면도.
도 16은 칩-온-칩 구조의 종래의 반도체 디바이스의 일 구성예를 도시하는 개략 단면도.
도 17은 칩-온-칩 구조의 종래의 반도체 디바이스의 다른 구성예를 도시하는 개략 단면도.
<도면의 주요 부분에 대한 부호의 설명>
21 : 기판 본체
21A : 제1 면
21B : 제2 면
25 : SiN막(절연막)
26 : 폴리실리콘막(폴리실리콘 플러그)
27 : 매립 도체층
30 : 소자 형성층
37 : 서포트 기판
40(40A, 40B) : 연락 구멍
41 : 컨택트홀
43 : 절연성 보호막
45 : Cu 시드층(도체막)
46 : 접속 처리층
47 : 재배선층
48 : 외부 접속 단자
50 : 반도체 장치
51 : 상층측 반도체 칩
53 : 반도체 디바이스
66 : 텅스텐막(텅스텐 플러그)
67 : 매립 도체층

Claims (18)

  1. 반도체 기판의 제1 면측에 소자 형성층이 형성되고, 상기 반도체 기판의 상기 제1 면과 대향하는 제2 면측에 비아를 통해서 상기 소자 형성층과 전기적으로 접속되는 외부 접속 단자가 형성된 반도체 장치의 제조 방법으로서,
    상기 비아는,
    상기 제1 면에, 상기 반도체 기판에 대하여 전기적으로 절연된 매립 도체층을 형성하는 공정과,
    상기 제2 면에, 상기 매립 도체층과 연락하는 연락 구멍을 형성하는 공정과,
    상기 매립 도체층과 상기 연락 구멍 사이를 전기적으로 접속하는 공정을 거쳐서 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  2. 제1항에 있어서,
    상기 매립 도체층의 형성 공정이, 상기 소자 형성층의 형성 전에 행해지는 것을 특징으로 하는 반도체 장치의 제조 방법.
  3. 제1항에 있어서,
    상기 매립 도체층의 형성 공정이, 상기 소자 형성층의 형성 후에 행해지는 것을 특징으로 하는 반도체 장치의 제조 방법.
  4. 제1항에 있어서,
    상기 연락 구멍의 형성 공정에서는, 상기 연락 구멍의 형성 폭을 상기 매립 도체층의 형성 폭보다도 크게 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  5. 제1항에 있어서,
    상기 매립 도체층을 복수 배열하여 형성하고, 상기 연락 구멍에 대한 상기 매립 도체층의 접속 개수로 상기 비아의 전기 저항을 조정하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  6. 제1항에 있어서,
    상기 매립 도체층에 대한 상기 연락 구멍의 접속 길이로 상기 비아의 전기 저항을 조정하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  7. 제1항에 있어서,
    상기 매립 도체층과 상기 연락 구멍 사이를 전기적으로 접속하는 공정에서는,
    상기 연락 구멍을 형성한 후,
    상기 연락 구멍의 내면을 절연 처리하는 공정과,
    상기 매립 도체층의 저부를 피복하는 절연막을 제거하는 공정과,
    상기 연락 구멍의 내면과 상기 매립 도체층의 저부를 동시에 피복하는 도체막을 형성하는 공정
    을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
  8. 제7항에 있어서,
    상기 절연막의 제거 공정에서는,
    미리 상기 연락 구멍을 상기 매립 도체층의 형성 폭보다도 큰 형성 폭으로 형성해 놓고,
    상기 매립 도체층의 저부 위치보다도 상기 연락 구멍의 저부 위치쪽이, 퇴적량이 많아지도록 절연성의 보호막을 형성한 후,
    상기 매립 도체층의 저부에 형성된 상기 보호막을 에칭 제거하고,
    상기 연락 구멍의 내부에 노출된 상기 절연막을 선택적으로 에칭 제거하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  9. 제8항에 있어서,
    상기 보호막에, 하이덴서티 플라즈마 CVD법으로 성막한 실리콘 산화막을 이용하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  10. 반도체 기판의 제1 면에 형성된 소자 형성층과, 상기 반도체 기판의 상기 제1 면과 대향하는 제2 면에 형성된 외부 접속 단자와, 상기 소자 형성층과 상기 외 부 접속 단자 사이를 전기적으로 접속하는 비아를 구비한 반도체 장치로서,
    상기 비아는,
    상기 제1 면측에 형성된 매립 도체층과,
    상기 제2 면측에 형성된 연락 구멍과,
    상기 매립 도체층과 상기 연락 구멍 사이를 전기적으로 접속하는 접속 처리층
    을 구비한 것을 특징으로 하는 반도체 장치.
  11. 제10항에 있어서,
    상기 매립 도체층은, 상기 소자 형성층의 하층측에 형성되어 있는 것을 특징으로 하는 반도체 장치.
  12. 제10항에 있어서,
    상기 매립 도체층은, 상기 소자 형성층을 관통하여 형성되어 있는 것을 특징으로 하는 반도체 장치.
  13. 제10항에 있어서,
    상기 연락 구멍의 형성 폭은, 상기 매립 도체층의 형성 폭보다도 크게 형성되어 있는 것을 특징으로 하는 반도체 장치.
  14. 제10항에 있어서,
    단일의 상기 연락 구멍에 대하여, 복수의 상기 매립 도체층이 전기적으로 접속되어 있는 것을 특징으로 하는 반도체 장치.
  15. 제10항에 있어서,
    상기 접속 처리층은, 상기 연락 구멍의 내면과, 상기 연락 구멍의 저부로부터 노출되는 상기 매립 도체층을 동시에 피복하는 도체막으로 이루어지는 것을 특징으로 하는 반도체 장치.
  16. 제10항에 있어서,
    상기 외부 접속 단자는, 상기 연락 구멍과 전기적으로 접속되며 상기 제2 면에 형성된 재배선층 상에 형성되어 있는 것을 특징으로 하는 반도체 장치.
  17. 제10항에 있어서,
    상기 외부 접속 단자는, 상기 연락 구멍의 형성 위치에 형성되어 있는 것을 특징으로 하는 반도체 장치.
  18. 제10항에 있어서,
    상기 외부 접속 단자에는, 다른 반도체 디바이스의 외부 접속 단자가 접속되어 있는 것을 특징으로 하는 반도체 장치.
KR1020070125462A 2006-12-06 2007-12-05 반도체 장치의 제조 방법 및 반도체 장치 KR101455386B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JPJP-P-2006-00329179 2006-12-06
JP2006329179A JP4415984B2 (ja) 2006-12-06 2006-12-06 半導体装置の製造方法

Publications (2)

Publication Number Publication Date
KR20080052441A true KR20080052441A (ko) 2008-06-11
KR101455386B1 KR101455386B1 (ko) 2014-10-27

Family

ID=39497011

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020070125462A KR101455386B1 (ko) 2006-12-06 2007-12-05 반도체 장치의 제조 방법 및 반도체 장치

Country Status (5)

Country Link
US (1) US8034704B2 (ko)
JP (1) JP4415984B2 (ko)
KR (1) KR101455386B1 (ko)
CN (1) CN101197298B (ko)
TW (1) TW200836321A (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20110008831A (ko) * 2009-07-21 2011-01-27 삼성전자주식회사 반도체 패키지 및 그 제조 방법
CN112530940A (zh) * 2019-09-17 2021-03-19 台湾积体电路制造股份有限公司 半导体器件

Families Citing this family (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7465654B2 (en) * 2004-07-09 2008-12-16 Megica Corporation Structure of gold bumps and gold conductors on one IC die and methods of manufacturing the structures
US8569876B2 (en) 2006-11-22 2013-10-29 Tessera, Inc. Packaged semiconductor chips with array
KR101494591B1 (ko) * 2007-10-30 2015-02-23 삼성전자주식회사 칩 적층 패키지
US8138036B2 (en) * 2008-08-08 2012-03-20 International Business Machines Corporation Through silicon via and method of fabricating same
WO2010026956A1 (ja) * 2008-09-02 2010-03-11 日本電気株式会社 半導体装置及びその製造方法
US8513119B2 (en) * 2008-12-10 2013-08-20 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming bump structure having tapered sidewalls for stacked dies
US20100171197A1 (en) * 2009-01-05 2010-07-08 Hung-Pin Chang Isolation Structure for Stacked Dies
US7986048B2 (en) * 2009-02-18 2011-07-26 Stats Chippac Ltd. Package-on-package system with through vias and method of manufacture thereof
US8441123B1 (en) * 2009-08-13 2013-05-14 Amkor Technology, Inc. Semiconductor device with metal dam and fabricating method
US8791549B2 (en) 2009-09-22 2014-07-29 Taiwan Semiconductor Manufacturing Company, Ltd. Wafer backside interconnect structure connected to TSVs
US8466059B2 (en) 2010-03-30 2013-06-18 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-layer interconnect structure for stacked dies
US8492878B2 (en) * 2010-07-21 2013-07-23 International Business Machines Corporation Metal-contamination-free through-substrate via structure
US9640437B2 (en) 2010-07-23 2017-05-02 Tessera, Inc. Methods of forming semiconductor elements using micro-abrasive particle stream
US8796135B2 (en) * 2010-07-23 2014-08-05 Tessera, Inc. Microelectronic elements with rear contacts connected with via first or via middle structures
US9437561B2 (en) 2010-09-09 2016-09-06 Advanced Micro Devices, Inc. Semiconductor chip with redundant thru-silicon-vias
US8847380B2 (en) 2010-09-17 2014-09-30 Tessera, Inc. Staged via formation from both sides of chip
KR101697573B1 (ko) 2010-11-29 2017-01-19 삼성전자 주식회사 반도체 장치, 그 제조 방법, 및 상기 반도체 장치를 포함하는 반도체 패키지
US8587126B2 (en) 2010-12-02 2013-11-19 Tessera, Inc. Stacked microelectronic assembly with TSVs formed in stages with plural active chips
US8736066B2 (en) 2010-12-02 2014-05-27 Tessera, Inc. Stacked microelectronic assemby with TSVS formed in stages and carrier above chip
US8853072B2 (en) 2011-06-06 2014-10-07 Micron Technology, Inc. Methods of forming through-substrate interconnects
US8900994B2 (en) 2011-06-09 2014-12-02 Taiwan Semiconductor Manufacturing Company, Ltd. Method for producing a protective structure
JP6082577B2 (ja) * 2012-11-29 2017-02-15 株式会社アルバック タングステン配線層の形成方法
JP6508044B2 (ja) * 2013-05-01 2019-05-08 ソニー株式会社 センサデバイス及び電子機器
KR20150073473A (ko) * 2013-12-23 2015-07-01 에스케이하이닉스 주식회사 반도체 소자 및 제조 방법
US9768147B2 (en) * 2014-02-03 2017-09-19 Micron Technology, Inc. Thermal pads between stacked semiconductor dies and associated systems and methods
KR20160034698A (ko) * 2014-09-22 2016-03-30 에스케이하이닉스 주식회사 반도체장치 및 이를 포함하는 반도체시스템
JP6419762B2 (ja) * 2016-09-06 2018-11-07 株式会社Ｋｏｋｕｓａｉ Ｅｌｅｃｔｒｉｃ 半導体装置の製造方法、基板処理装置およびプログラム
JP2018129412A (ja) * 2017-02-09 2018-08-16 ソニーセミコンダクタソリューションズ株式会社 半導体装置、および半導体装置の製造方法
KR102542614B1 (ko) 2017-10-30 2023-06-15 삼성전자주식회사 이미지 센서
US11843020B2 (en) 2017-10-30 2023-12-12 Samsung Electronics Co., Ltd. Image sensor
KR102674033B1 (ko) 2020-05-29 2024-06-13 삼성전자주식회사 반도체 장치
CN114512469A (zh) * 2020-11-16 2022-05-17 长鑫存储技术有限公司 半导体结构及其制作方法

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6239491B1 (en) * 1998-05-18 2001-05-29 Lsi Logic Corporation Integrated circuit structure with thin dielectric between at least local interconnect level and first metal interconnect level, and process for making same
TW442873B (en) * 1999-01-14 2001-06-23 United Microelectronics Corp Three-dimension stack-type chip structure and its manufacturing method
JP2002050736A (ja) 2000-08-02 2002-02-15 Canon Inc Ｉｃ、ｉｃの製造方法、３次元実装ｉｃ、３次元実装ｉｃの製造方法、及びこれらｉｃ又は３次元実装ｉｃを組み込んだ電子機器
US7354798B2 (en) * 2002-12-20 2008-04-08 International Business Machines Corporation Three-dimensional device fabrication method
US6730950B1 (en) * 2003-01-07 2004-05-04 Texas Instruments Incorporated Local interconnect using the electrode of a ferroelectric
JP4035066B2 (ja) 2003-02-04 2008-01-16 株式会社ルネサステクノロジ 半導体装置の製造方法
US6908856B2 (en) * 2003-04-03 2005-06-21 Interuniversitair Microelektronica Centrum (Imec) Method for producing electrical through hole interconnects and devices made thereof
KR100594229B1 (ko) * 2003-09-19 2006-07-03 삼성전자주식회사 반도체 패키지 및 그 제조방법
JP2005243689A (ja) 2004-02-24 2005-09-08 Canon Inc 半導体チップの製造方法および半導体装置
WO2005086216A1 (ja) 2004-03-09 2005-09-15 Japan Science And Technology Agency 半導体素子及び半導体素子の製造方法
JP4327644B2 (ja) 2004-03-31 2009-09-09 Ｎｅｃエレクトロニクス株式会社 半導体装置の製造方法
JP3897036B2 (ja) 2004-07-27 2007-03-22 株式会社ザイキューブ 半導体集積回路装置およびその製造方法
CN100463584C (zh) * 2004-11-05 2009-02-18 财团法人工业技术研究院 孔柱分割式连通孔结构与其制造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20110008831A (ko) * 2009-07-21 2011-01-27 삼성전자주식회사 반도체 패키지 및 그 제조 방법
CN112530940A (zh) * 2019-09-17 2021-03-19 台湾积体电路制造股份有限公司 半导体器件

Also Published As

Publication number Publication date
TWI371097B (ko) 2012-08-21
CN101197298B (zh) 2011-04-13
JP2008147224A (ja) 2008-06-26
KR101455386B1 (ko) 2014-10-27
US8034704B2 (en) 2011-10-11
US20080136023A1 (en) 2008-06-12
JP4415984B2 (ja) 2010-02-17
TW200836321A (en) 2008-09-01
CN101197298A (zh) 2008-06-11

Similar Documents

Publication Publication Date Title
KR101455386B1 (ko) 반도체 장치의 제조 방법 및 반도체 장치
US10629568B2 (en) Stacked integrated circuits with redistribution lines
JP5274004B2 (ja) 半導体基板内に導電性ビア構造体を製造する方法
US8592310B2 (en) Methods of manufacturing a semiconductor device
TWI463584B (zh) 將淺溝槽隔離及穿透基板之通孔整合至積體電路設計中
KR100827667B1 (ko) 기판 내에 반도체 칩을 갖는 반도체 패키지 및 이를제조하는 방법
TWI479601B (zh) 用於形成一穿透一半導體裝置結構之導電連通之方法，用於製造一半導體裝置結構之方法，半導體裝置結構及電子裝置
US9142511B2 (en) Structures with through vias passing through a substrate comprising a planar insulating layer between semiconductor layers
WO2010100705A1 (ja) 半導体装置及びその製造方法
US9484293B2 (en) Semiconductor devices with close-packed via structures having in-plane routing and method of making same
CN103794584A (zh) 用于半导体晶圆的混合接合机制
EP2831913B1 (en) Method of providing a via hole and routing structure
TW201023331A (en) Semiconductor device and method for forming the same
US8704358B2 (en) Method for forming an integrated circuit
KR20130092825A (ko) 관통전극을 갖는 반도체 소자 및 그 제조방법
CN109712959B (zh) Mems与ic装置的单块整合
TWI701792B (zh) 半導體元件及其製備方法
KR20210018775A (ko) 반도체 디바이스 및 제조 방법
TWI344685B (en) An integrated circuit device and a process for forming the same
KR101052366B1 (ko) 후면 입출력 단자를 갖는 반도체 장치 및 그 제조방법
KR20060054690A (ko) 후면 입출력 단자를 갖는 반도체 장치 및 그 제조방법
KR20060054689A (ko) 후면 입출력 단자를 갖는 반도체 장치 및 그 제조방법
KR101624851B1 (ko) 내장형 재배선을 갖는 반도체 장치 및 이의 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant